د بهرنۍ حافظې انٹرفیسونه Intel Stratix 10 FPGA IP ډیزاین Example

ډیزاین Exampد بهرنۍ حافظې انٹرفیس Intel® Stratix® 10 FPGA IP لپاره د چټک پیل لارښود

یو نوی انٹرفیس او ډیر اتومات ډیزاین exampلی فلو د Intel® Stratix® 10 بهرني حافظې انٹرفیسونو لپاره شتون لري. د Exampد پیرامیټر مدیر کې د ډیزاین ټب تاسو ته اجازه درکوي د ترکیب او سمولیشن رامینځته کول مشخص کړئ file هغه سیټونه چې تاسو یې د خپل EMIF IP تصدیق کولو لپاره کارولی شئ. تاسو کولی شئ یو پخوانی پیدا کړئampپه ځانګړي ډول د Intel FPGA پراختیایی کټ لپاره ډیزاین کړئ ، یا د هر EMIF IP لپاره چې تاسو یې رامینځته کوئ.

شکل 1. عمومي ډیزاین Exampد کار جریان

شکل 2. د مثال په توګه د EMIF تولیدampد Intel Stratix 10 پراختیای کټ سره ډیزاین

د EMIF پروژې جوړول

د Intel Quartus® Prime سافټویر نسخه 17.1 او وروسته لپاره، تاسو باید د EMIF IP او ډیزاین پخوانی تولید کولو دمخه د Intel Quartus Prime پروژه جوړه کړئ.ample.

1. د Intel Quartus Prime سافټویر لانچ کړئ او غوره کړئ File ➤ نوې پروژې وزرډ. بل کلیک وکړئ.
2. د پروژې لپاره لارښود او nme مشخص کړئ چې تاسو یې رامینځته کول غواړئ. بل کلیک وکړئ.
3. تایید کړئ چې خالي پروژه غوره شوې. بل دوه ځله کلیک وکړئ.
4. د نوم فلټر لاندې، د وسیلې برخې شمیره ولیکئ.
5. د شته وسیلو لاندې، مناسب وسیله غوره کړئ.
6. په پای کې کلیک وکړئ.

د EMIF IP تولید او تنظیم کول

لاندې مرحلې روښانه کوي چې څنګه د EMIF IP تولید او تنظیم کړئ. دا واک د DDR4 انٹرفیس رامینځته کوي ، مګر مرحلې د نورو پروتوکولونو لپاره ورته دي.

1. د IP کتلاګ کړکۍ کې، د Intel Stratix 10 External Memory Interfaces غوره کړئ. (که چیرې د IP کتلاګ کړکۍ نه لیدل کیږي، غوره کړئ View ➤ یوټیلټي وینډوز ➤ IP کتلاګ.)
2. د IP پیرامیټر ایډیټر کې، د EMIF IP لپاره د ادارې نوم چمتو کړئ (هغه نوم چې تاسو یې دلته چمتو کوئ هغه بدلیږي. file د IP لپاره نوم) او لارښود مشخص کړئ. جوړ کړئ کلیک وکړئ.
3. د پیرامیټر مدیر ډیری ټبونه لري چیرې چې تاسو باید د خپل EMIF پلي کولو منعکس کولو لپاره پیرامیټونه تنظیم کړئ:

د Intel Stratix 10 EMIF پیرامیټر مدیر لارښوونې

جدول 1. د EMIF پیرامیټر مدیر لارښوونې

د پیرامیټر مدیر ټب	لارښوونې
جنرال	ډاډ ترلاسه کړئ چې لاندې پیرامیټونه په سمه توګه داخل شوي دي: • د آلې لپاره د سرعت درجه. • د حافظې ساعت فریکونسي. • د PLL حوالې ساعت فریکونسۍ.
حافظه	• د خپل حافظې وسیلې لپاره ډیټا شیټ ته مراجعه وکړئ ترڅو پیرامیټرونه دننه کړئ حافظه ټب • تاسو باید د ALERT# پن لپاره یو ځانګړی ځای هم دننه کړئ. (یوازې د DDR4 حافظې پروتوکول کې پلي کیږي.)
میم I/O	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ Mem I/O ټب • د پرمختللې ډیزاین تایید لپاره، تاسو باید د تختې سمول ترسره کړئ ترڅو غوره پای ته رسیدو ترتیبات ترلاسه کړئ.
FPGA I/O	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ FPGA I/O ټب • د پرمختللي ډیزاین تایید لپاره، تاسو باید د اړونده IBIS ماډلونو سره د بورډ سمولیشن ترسره کړئ ترڅو مناسب I/O معیارونه غوره کړئ.
د یاد وخت	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ د یاد وخت ټب • د پرمختللي ډیزاین تایید لپاره، تاسو باید د خپل حافظې وسیلې ډیټا شیټ سره سم پیرامیټونه دننه کړئ.
بورډ	• د پروژې د لومړنیو پلټنو لپاره، تاسو کولی شئ د ډیفالټ ترتیباتو څخه کار واخلئ بورډ ټب • د پرمختللې ډیزاین تایید او د دقیق وخت بندولو لپاره، تاسو باید د کره انټرسیمبول مداخلې (ISI)/ crosstalk او تختې او کڅوړې سکیو معلوماتو ترلاسه کولو لپاره د بورډ سمولیشن ترسره کړئ، او په پاڼه کې یې دننه کړئ. بورډ ټب
کنټرولر	د خپل حافظې کنټرولر لپاره د مطلوب ترتیب او چلند سره سم د کنټرول پیرامیټرې تنظیم کړئ.
تشخیص	تاسو کولی شئ د پیرامیټونو څخه کار واخلئ تشخیص ستاسو د حافظې انٹرفیس ازموینې او ډیبګ کولو کې د مرستې لپاره ټب.
Exampد ډیزاین	د Exampد ډیزاین tab تاسو ته اجازه درکوي ډیزاین تولید کړئ exampد ترکیب او سمولو لپاره. تولید شوی ډیزاین example یو بشپړ EMIF سیسټم دی چې د EMIF IP او ډرایور څخه جوړ دی چې د حافظې انٹرفیس اعتبار کولو لپاره تصادفي ترافیک رامینځته کوي.

د انفرادي پیرامیټونو په اړه د تفصيلي معلوماتو لپاره، د Intel Stratix 10 External Memory Interfaces IP کارن لارښود کې ستاسو د حافظې پروتوکول لپاره مناسب فصل ته مراجعه وکړئ.

د ترکیب وړ EMIF ډیزاین تولید کول Example

د Intel Stratix 10 پراختیایي کټ لپاره، دا کافي دي چې د Intel Stratix 10 EMIF IP ترتیبات د دوی په ډیفالټ ارزښتونو کې پریږدي. د ترکیب وړ ډیزاین رامینځته کولو لپاره exampاو، دا ګامونه تعقیب کړئ:

1. د تشخیص په ټب کې، د EMIF Debug Toolkit/On-Chip Debug Port او In-System-Sources-and-Probes فعال کړئ ترڅو شته ډیبګ کولو ځانګړتیاو ته لاسرسی چمتو کړي.
2. په Exampد ډیزاین ټب کې، ډاډ ترلاسه کړئ چې د ترکیب بکس چک شوی.
3. د EMIF IP تنظیم کړئ او د تولید Ex کلیک وکړئampد کړکۍ په پورتنۍ ښیې کونج کې ډیزاین.
4. د EMIF ډیزاین مثال لپاره لارښود مشخص کړئample او په OK کلیک وکړئ. د EMIF ډیزاین بریالي نسل پخوانیample لاندې جوړوي fileد qii لارښود لاندې تنظیم شوی.

شکل 3. تولید شوي ترکیب وړ ډیزاین مثالample File جوړښت

یادونه: که تاسو سمولیشن یا ترکیب چیک باکس غوره نه کړئ، د منزل لارښود به د پلیټ فارم ډیزاینر ډیزاین ولري files، کوم چې د Intel Quartus Prime سافټویر لخوا په مستقیم ډول د تالیف وړ ندي، مګر کیدی شي viewد پلیټ فارم ډیزاینر لاندې ایډ یا ایډیټ شوی. پدې حالت کې تاسو کولی شئ لاندې کمانډونه چل کړئ ترڅو ترکیب او سمول تولید کړئ file سیټونه

• د تالیف وړ پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_qii_design.tcl سکریپټ چل کړئ.
• د سمولو پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_sim_design.tcl سکریپټ چل کړئ.

اړوند معلومات

• ترکیب Example ډیزاین په 19 پاڼه کې
• د DDR10 لپاره د Intel Stratix 3 EMIF IP پیرامیټر توضیحات
• د DDR10 لپاره د Intel Stratix 4 EMIF IP پیرامیټر توضیحات
• د QDRII/II+/Xtreme لپاره د Intel Stratix 10 EMIF IP پیرامیټر توضیحات
• د QDR-IV لپاره د Intel Stratix 10 EMIF IP پیرامیټر توضیحات
• د RLDRAM 10 لپاره د Intel Stratix 3 EMIF IP پیرامیټر توضیحات

د EMIF ډیزاین تولید کول Exampد سمولو لپاره
د Intel Stratix 10 پراختیایي کټ لپاره، دا کافي دي چې د Intel Stratix 10 EMIF IP ترتیبات د دوی په ډیفالټ ارزښتونو کې پریږدي. د ډیزاین تولید لپاره example for
سمول، دا ګامونه تعقیب کړئ:

1. د تشخیص په ټب کې، تاسو کولی شئ د دوه کیلیبریشن حالتونو ترمنځ انتخاب وکړئ: د کیلیبریشن او بشپړ کیلیبریشن پریږدئ. (د دې موډلونو په اړه د جزیاتو لپاره، د سمولیشن په مقابل کې د هارډویر تطبیق ته مراجعه وکړئ، وروسته په دې فصل کې.) د سمولو وخت کمولو لپاره، د چټک سمولو لپاره خلاص PHY غوره کړئ.
2. په Exampد ډیزاین ټب کې، ډاډ ترلاسه کړئ چې د سمولو بکس چک شوی. همدارنګه د اړین سمولیشن HDL بڼه غوره کړئ، یا هم ویریلوګ یا VHDL.
3. د EMIF IP تنظیم کړئ او د تولید Ex کلیک وکړئampد کړکۍ په پورتنۍ ښیې کونج کې ډیزاین.
4. د EMIF ډیزاین مثال لپاره لارښود مشخص کړئample او په OK کلیک وکړئ.

د EMIF ډیزاین بریالي نسل پخوانیample ګڼ شمیر جوړوي file د سیم/ed_sim لارښود لاندې د مختلف ملاتړ شوي سمیلیټرونو لپاره سیټونه.

شکل 4. تولید شوي سمولیشن ډیزاین مثالample File جوړښت

یادونه: که تاسو سمولیشن یا ترکیب چیک باکس غوره نه کړئ، د منزل لارښود به د پلیټ فارم ډیزاینر ډیزاین ولري files، کوم چې د Intel Quartus Prime سافټویر لخوا په مستقیم ډول د تالیف وړ ندي، مګر کیدی شي viewد پلیټ فارم ډیزاینر لاندې ایډ یا ایډیټ شوی. پدې حالت کې تاسو کولی شئ لاندې کمانډونه چل کړئ ترڅو ترکیب او سمول تولید کړئ file سیټونه

• د تالیف وړ پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_qii_design.tcl سکریپټ چل کړئ.
• د سمولو پروژې رامینځته کولو لپاره ، تاسو باید د منزل لارښود کې quartus_sh -t make_sim_design.tcl سکریپټ چل کړئ.

اړوند معلومات
• سمولیشن Exampپه ډیزاین کې
• Intel Stratix 10 EMIF IP - د حافظې IP سمول
• د هارډویر تطبیق په مقابل کې سمولیشن

سمولیشن د هارډویر پلي کول
د بهرنۍ حافظې انٹرفیس سمولیشن لپاره، تاسو کولی شئ د IP تولید په جریان کې د تشخیص په ټب کې یا د کیلیبریشن پریږدئ یا بشپړ کیلیبریشن غوره کړئ.
د EMIF سمولو ماډلونه
دا جدول د سکیپ کیلیبریشن ځانګړتیاوې او د بشپړ کیلیبریشن ماډلونو سره پرتله کوي.

جدول 2. د EMIF سمولو ماډلونه: د بشپړ کیلیبریشن په مقابل کې د کیلیبریشن پریږدئ

کیلیبریشن پریږدئ	بشپړ کیلیبریشن
د سیسټم په کچه سمول د کارونکي منطق باندې تمرکز کوي.	د حافظې انٹرفیس سمولیشن په کیلیبریشن تمرکز کوي.
د کیلیبریشن توضیحات ندي نیول شوي.	ټول نیولtagد کیلیبریشن es.
د معلوماتو ذخیره کولو او ترلاسه کولو وړتیا لري.	لیول کول، د هر بټ ډیسک او داسې نور شامل دي.
د دقیق موثریت استازیتوب کوي.
د بورډ سکیو په پام کې نه نیسي.

د هارډویر تطبیق په مقابل کې RTL سمولیشن

دا جدول د EMIF سمولیشن او هارډویر پلي کولو ترمینځ کلیدي توپیرونه روښانه کوي.

جدول 3. د هارډویر پلي کولو په مقابل کې د EMIF RTL سمولیشن

RTL سمول	د هارډویر تطبیق
Nios® ابتکار او کیلیبریشن کوډ په موازي ډول اجرا کوي.	د Nios ابتکار او کیلیبریشن کوډ په ترتیب سره اجرا کیږي.
انټرفیسونه په سمولټ کې په ورته وخت کې د cal_done سیګنال سیګنال تاییدوي.	د فټر عملیات د کیلیبریشن ترتیب ټاکي، او انٹرفیسونه په ورته وخت کې د کال_ډون ادعا نه کوي.

تاسو باید د خپل ډیزاین غوښتنلیک لپاره د ترافیک نمونو پراساس RTL سمولونه پرمخ وړئ. په یاد ولرئ چې د RTL سمولیشن د PCB ټریس ځنډونو ماډل نه کوي کوم چې ممکن د RTL سمولیشن او هارډویر پلي کولو ترمینځ په ځنډ کې د توپیر لامل شي.

د ماډل سیم سره د بهرني حافظې انٹرفیس IP سمول

دا کړنلاره ښیې چې څنګه د EMIF ډیزاین نمونه جوړه کړئample.

1. د مینټر ګرافیک * ماډل سیم سافټویر لانچ کړئ او غوره کړئ File ➤ لارښود بدل کړئ. د تولید شوي ډیزاین په دننه کې sim/ed_sim/mentor لارښود ته لاړ شئample فولډر.
2. تایید کړئ چې د لیږد کړکۍ د سکرین په ښکته کې ښودل کیږي. که د لیږد کړکۍ نه لیدل کیږي، په کلیک کولو سره یې ښکاره کړئ View ➤ نقل.
3. د لیږد په کړکۍ کې، سرچینه msim_setup.tcl چل کړئ.
4. د سرچینې msim_setup.tcl د چلولو پای ته رسیدو وروسته، د لیږد کړکۍ کې ld_debug چل کړئ.
5. وروسته له دې چې ld_debug د چلولو پای ته ورسید، تصدیق کړئ چې د شیانو کړکۍ ښکاره شوې. که د شیانو کړکۍ نه لیدل کیږي، په کلیک کولو سره یې ښکاره کړئ View ➤ څیزونه.
6. د څیزونو په کړکۍ کې، هغه سیګنالونه غوره کړئ چې تاسو یې د ښي کلیک کولو او د څپې اضافه کولو غوره کولو سره سمولټ کول غواړئ.
7. وروسته له دې چې تاسو د سمولیشن لپاره د سیګنالونو غوره کول پای ته ورسوئ، د VTranscript کړکۍ کې ټول چلول اجرا کړئ. سمولیشن تر هغه وخته پورې دوام کوي چې بشپړ شي.
8. که سمول نه لیدل کیږي، کلیک وکړئ View ➤ څپې.

اړوند معلومات
Intel Stratix 10 EMIF IP - د حافظې IP تقلید کول

د Intel Stratix 10 EMIF IP لپاره د پن ځای پرځای کول

دا موضوع د پن ځای پرځای کولو لپاره لارښوونې وړاندې کوي.

اوورview

Intel Stratix 10 FPGAs لاندې جوړښت لري:

• هر وسیله د 2 او 3 I/O کالمونو ترمنځ لري.
• هر I/O کالم تر 12 I/O بانکونه لري.
• هر I/O بانک څلور لینونه لري.
• هر لین د 12 عمومي مقصد I/O (GPIO) پنونه لري.

د پن عمومي لارښوونې
لاندې ټکي د پن عمومي لارښوونې وړاندې کوي:

• ډاډ ترلاسه کړئ چې د ورکړل شوي بهرني حافظې انٹرفیس لپاره پنونه په یو واحد I/O کالم کې پاتې کیږي.
• انٹرفیسونه چې ډیری بانکونه لري باید لاندې اړتیاوې پوره کړي:
  • بانکونه باید یو بل ته نږدې وي. د نږدې بانکونو په اړه د معلوماتو لپاره، د Intel Stratix 10 External Memory Interfaces IP کارن لارښود ته مراجعه وکړئ.
  • پته او کمانډ بانک باید په مرکزي بانک کې اوسیږي ترڅو ځنډ کم کړي. که چیرې د حافظې انٹرفیس د حتی شمیر بانکونو څخه کار واخلي، پته او کمانډ بانک ممکن د دواړو مرکزي بانکونو څخه یو کې استوګن وي.
• غیر استعمال شوي پنونه د عمومي هدف I/O پنونو په توګه کارول کیدی شي.
• ټول پته او کمانډ او اړونده پنونه باید په یوه بانک کې پاتې شي.
• پته او کمانډ او ډیټا پنونه کولی شي د لاندې شرایطو لاندې بانک شریک کړي:
  • پته او کمانډ او ډیټا پنونه نشي کولی I/O لین شریک کړي.
  • په پته او کمانډ بانک کې یوازې یو نه کارول شوی I/O لین د ډیټا پنونو لپاره کارول کیدی شي.

جدول 4. د پنې عمومي محدودیتونه

د سیګنال ډول	خنډ
ډیټا سټروب	ټول سیګنالونه چې د DQ ګروپ پورې اړه لري باید په ورته I/O لین کې اوسیږي.
ډاټا	اړونده DQ پنونه باید په ورته I/O لین کې اوسیږي. د پروتوکولونو لپاره چې د دوه اړخیز ډیټا لاینونو ملاتړ نه کوي ، د لوستلو سیګنالونه باید د لیکلو سیګنالونو څخه جلا ګروپ شي.
پته او امر	پته او کمانډ پنونه باید په I/O بانک کې له مخکې ټاکل شوي ځایونو کې اوسیږي.

نږدې بانکونه

د دې لپاره چې بانکونه نږدې وګڼل شي، دوی باید په ورته I/O کالم کې پاتې شي، د دې لپاره چې معلومه کړي چې بانکونه سره نږدې دي، د ماډلر I/O بانکونو موقعیت او د سټراټیکس 10 وسیلو برخې کې د پن شمیرو ته مراجعه وکړئ چې د Stratix 10 عمومي هدف I کې موقعیت لري. /او
د کارن لارښود.

کله چې د Stratix 10 عمومي مقصد I/O کارن لارښود کې جدولونو ته اشاره وکړئ، دا خوندي ده چې فرض کړئ چې ټول ښودل شوي بانکونه سره نږدې دي، پرته لدې چې د '-' سمبول شتون ولري؛ a '-' سمبول ښیي چې بانک د بسته بندۍ لپاره نه دی تړل شوی.
دندې وساتئ

د ټولو EMIF I/O پنونو لپاره د ځایونو ټاکلو لپاره تاسو باید د خپل وسیله لپاره د پن جدول ته مراجعه وکړئ. کله چې د پن جدول ته مراجعه وکړئ، د بانک شمیرې، د I/O بانک شاخصونه، او د پن نومونه چمتو شوي. تاسو کولی شئ د پتې او کمانډ پنونو لپاره د پن شاخصونه ومومئ د سټراټیکس 10 سکیم جدول کې چې په Intel FPGA کې موقعیت لري webسایټ تاسو کولی شئ د پن دندې په مختلفو لارو ترسره کړئ. وړاندیز شوی چلند دا دی چې په لاسي ډول د انٹرفیس ځینې سیګنالونه محدود کړي او اجازه ورکړي چې د انټیل کوارټس پریم فټر پاتې برخه اداره کړي. دا میتود د پن جدولونو سره مشوره کوي ترڅو د ځینې انٹرفیس پنونو لپاره قانوني موقعیتونه ومومي او د .qsf له لارې یې وټاکي. file چې د EMIF ډیزاین سره تولید شوی example. د I/O ځای پرځای کولو د دې میتود لپاره، تاسو باید لاندې نښې محدود کړئ:

• CK0
• په هر ګروپ کې یو DQS پن
• د PLL حواله ساعت
• RZQ

د پورته محدودیتونو پراساس ، د انټیل کوارټس پریم فټر د اړتیا سره سم په هر لین کې پنونه ګرځوي. لاندې انځور یو پخوانی څرګندويampد لاندې انتخابونو سره د DDR3 x72 انٹرفیس لپاره د پن دندې دندې:

• پته او کمانډ پن په بانک 2M کې ایښودل شوی او 3 لینونو ته اړتیا لري.
  • CK0 په بانک 8M کې د پن 2 لپاره محدود دی.
  • د PLL حوالې ساعت پنونه په بانک 24M کې 25 او 2 پنونو پورې محدود دي.
  • RZQ په بانک 26M کې د 2 پن کولو لپاره محدود دی.
• ډاټا په 2N، 2M، او 2L بانکونو کې ځای پر ځای شوي، او 9 لینونو ته اړتیا لري.
  • د DQS ګروپونه 1-4 په بانک 2N کې ځای پرځای شوي.
  • د DQS ګروپ 0 په بانک 2M کې ځای پرځای شوی.
  • د DQS ګروپونه 5-8 په بانک 2L کې ځای پرځای شوي.

شکل 5. د پین تفویض مثالونهample: DDR3 x73 انٹرفیس

په دې کې پخوانيampد دې لپاره چې په بانک 0M کې CK8 د 2 پن XNUMX پورې محدود کړي، تاسو به لاندې کرښه په .qsf کې اضافه کړئ fileد مناسب پن جدول پر بنسټ:

د پورتنۍ پن تفویض بڼه په ټولو پنونو کې پلي کیدی شي:

اړوند معلومات

• په Intel Stratix 10 وسیلو کې ماډلر I/O بانکونه
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP د DDR4 لپاره
• Intel Stratix 10 EMIF IP د QDRII/II+/Xtreme لپاره
• Intel Stratix 10 EMIF IP د QDR-IV لپاره
• Intel Stratix 10 EMIF IP د RLDRAM 3 لپاره

د Intel Stratix 10 EMIF ډیزاین تالیف او برنامه کولample

وروسته له دې چې تاسو په .qsf کې اړین پن دندې ترسره کړې file، تاسو کولی شئ ډیزاین تالیف کړئ exampد Intel Quartus Prime سافټویر کې.

1. د Intel Quartus Prime فولډر ته لاړشئ چې ډیزاین پکې شامل ديampد لارښود.
2. د Intel Quartus Prime پروژه پرانیزئ file، (.qpf).
3. د تالیف پیل کولو لپاره، په پروسس کولو کلیک وکړئ ➤ تالیف پیل کړئ. د تالیف بریالیتوب بشپړول یو .sof تولیدوي file، کوم چې ډیزاین د هارډویر چلولو وړتیا ورکوي.
4. د کمپل شوي ډیزاین سره د خپل وسیله برنامه کولو لپاره ، د اوزار ➤ پروګرامر په کلیک کولو سره پروګرامر خلاص کړئ.
5. په پروګرامر کې، د ملاتړ شوي وسایلو موندلو لپاره په اتوماتیک کشف کلیک وکړئ.
6. د Intel Stratix 10 وسیله غوره کړئ او بیا بدلون غوره کړئ File.
7. پیدا شوي ed_synth.sof ته لاړ شئ file او خلاص انتخاب کړئ.
8. د Intel Stratix 10 وسیلې برنامه کولو پیل کولو لپاره Start کلیک وکړئ. کله چې وسیله په بریالیتوب سره برنامه شي ، د کړکۍ په پورتنۍ ښیې کې د پرمختګ بار باید 100٪ (بریالیتوب) په ګوته کړي.

د Intel Stratix 10 EMIF ډیزاین ډیبګ کولample
د EMIF Debug Toolkit د بهرنۍ حافظې انٹرفیس ډیزاینونو ډیبګ کولو کې د مرستې لپاره شتون لري. وسیلې کټ تاسو ته اجازه درکوي د لوستلو او لیکلو حاشیې ښکاره کړئ او د سترګو ډیاګرامونه رامینځته کړئ. وروسته له دې چې تاسو د Intel Stratix 10 پراختیایی کټ پروګرام کړی، تاسو کولی شئ د EMIF Debug Toolkit په کارولو سره د هغې عملیات تایید کړئ.

1. د EMIF Debug Toolkit د پیلولو لپاره، Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit ته لاړ شئ.
2. د اړیکو پیل کلیک وکړئ.
3. وسیلې ته د پروژې لینک کلیک وکړئ. یوه کړکۍ ښکاري؛ تایید کړئ چې سمه وسیله غوره شوې او دا سمه .sof file ټاکل شوی دی.
4. د حافظې انٹرفیس اتصال رامینځته کړئ کلیک وکړئ. د OK په کلیک کولو سره ډیفالټ تنظیمات ومنئ.

د Intel Stratix 10 پراختیایی کټ اوس د EMIF Debug Toolkit سره د فعالیت کولو لپاره تنظیم شوی، او تاسو کولی شئ په اړونده اختیار کې دوه ځله کلیک کولو سره لاندې راپورونه تولید کړئ:

• کیلیبریشن بیا چلول. د کیلیبریشن راپور تولیدوي چې د هر DQ/DQS ګروپ لپاره د حاشیې سره د هر DQ/DQS پن لپاره د کیلیبریشن وضعیت لنډیز کوي.
• د موټر چلوونکي حاشیه. یو راپور تولیدوي چې په هر I/O پن کې د لوستلو او لیکلو حاشیو لنډیز کوي. دا د کیلیبریشن حاشیه کولو څخه توپیر لري ځکه چې د چلونکي حاشیه د کیلیبریشن پرمهال د کارونکي حالت ترافیک په جریان کې نیول کیږي
• د سترګو ډیاګرام جوړ کړئ. د کیلیبریشن ډیټا نمونو پراساس د هر DQ پن لپاره د سترګو ډیاګرامونه لوستل او لیکل رامینځته کوي.
• د ختمیدو اندازه کول. د ختمولو مختلف ارزښتونه پاکوي او د حاالتو راپور ورکوي چې د هر ختمیدو ارزښت چمتو کوي. د حافظې انٹرفیس لپاره د غوره پای ته رسیدو غوره کولو کې د مرستې لپاره دا فیچر وکاروئ.

اړوند معلومات
Intel Stratix 10 EMIF IP Debugging

ډیزاین Exampد بهرنۍ حافظې انٹرفیسونو لپاره توضیحات Intel Stratix 10 FPGA IP

کله چې تاسو خپل EMIF IP پیرامیټریز او تولید کړئ، تاسو کولی شئ مشخص کړئ چې سیسټم د سمولو او ترکیب لپاره لارښودونه رامینځته کوي file سیټ کوي، او تولیدوي file په اتوماتيک ډول ټاکل کيږي. که تاسو د Ex لاندې سمولیشن یا ترکیب غوره کړئampد ډیزاین Fileپه Exampد ډیزاین ټب، سیسټم یو بشپړ سمول جوړوي file سیټ یا بشپړ ترکیب file ستاسو د انتخاب سره سم تنظیم کړئ.

ترکیب Exampد ډیزاین

د ترکیب پخوانیample ډیزاین لوی بلاکونه لري چې په لاندې شکل کې ښودل شوي.

• د ټرافیک جنراتور، کوم چې د ترکیب وړ Avalon®-MM example ډرایور چې د پیرامیټ شوي پتې شمیرې ته د لوستلو او لیکلو سیډو - تصادفي نمونه پلي کوي. د ټرافیک جنراتور د حافظې څخه لوستل شوي ډاټا هم څاري ترڅو ډاډ ترلاسه کړي چې دا د لیکل شوي معلوماتو سره سمون لري او که نه نو د ناکامۍ ادعا کوي.
• د حافظې انٹرفیس یوه بیلګه چې پکې شامل دي:
  • د حافظې کنټرولر چې د Avalon-MM انٹرفیس او AFI انٹرفیس ترمینځ اعتدال کوي.
  • PHY، کوم چې د لوستلو او لیکلو عملیاتو ترسره کولو لپاره د حافظې کنټرولر او بهرني حافظې وسیلو ترمینځ د انٹرفیس په توګه کار کوي.

شکل 6. ترکیب Exampد ډیزاین

که تاسو د Ping Pong PHY خصوصیت کاروئ، د ترکیب پخوانیample ډیزاین کې دوه ټرافيکي جنراتورونه شامل دي چې دوه خپلواک حافظې وسیلو ته د دوه خپلواک کنټرولرونو او یو عام PHY له لارې امرونه صادروي، لکه څنګه چې په لاندې شکل کې ښودل شوي.

شکل 7. ترکیب Exampد پینګ پونګ PHY لپاره ډیزاین

که تاسو RLDRAM 3 کاروئ، په ترکیب کې د ټرافیک جنراتور example ډیزاین په مستقیم ډول د PHY سره د AFI په کارولو سره اړیکه نیسي، لکه څنګه چې په لاندې شکل کې ښودل شوي.

شکل 8. ترکیب Exampد RLDRAM 3 انٹرفیس لپاره ډیزاین

یادونه: که چیرې یو یا ډیر د PLL شریکولو حالت، د DLL شریکولو حالت، یا د OCT شریکولو حالت پیرامیټرونه د نه شریکولو پرته بل کوم ارزښت ته ټاکل شوي وي، ترکیب پخوانیample ډیزاین به دوه ټرافيکي جنراتور / د حافظې انٹرفیس مثالونه ولري. دوه ټرافيکي جنراتور / د حافظې انٹرفیس مثالونه یوازې د شریک PLL/DLL/OCT ارتباطاتو سره تړاو لري لکه څنګه چې د پیرامیټر ترتیباتو لخوا تعریف شوي. د ترافیک جنراتور / حافظې انٹرفیس مثالونه ښیې چې تاسو څنګه کولی شئ دا ډول اړیکې په خپلو ډیزاینونو کې رامینځته کړئ.
یادونه: د دریمې ډلې ترکیب جریان لکه څنګه چې د Intel Quartus Prime Standard Edition کارونکي لارښود کې تشریح شوی: د دریمې ډلې ترکیب د EMIF IP لپاره ملاتړ شوی جریان ندی.
اړوند معلومات
د ترکیب وړ EMIF ډیزاین تولید کول Example on

سمولیشن Exampد ډیزاین
سمولیشن exampد ډیزاین لوی بلاکونه لري چې په لاندې شکل کې ښودل شوي.

• د ترکیب یوه بیلګه د مثال په توګهampد ډیزاین. لکه څنګه چې په تیرو برخه کې تشریح شوي، ترکیب example ډیزاین د ترافیک جنراتور او د حافظې انٹرفیس مثال لري. دا بلاکونه د خلاصې سمولیشن ماډلونو لپاره ډیفالټ دي چیرې چې د ګړندي سمولو لپاره مناسب وي.
• د حافظې ماډل، کوم چې د عمومي ماډل په توګه کار کوي چې د حافظې پروتوکول مشخصاتو سره سمون لري. په مکرر ډول ، د حافظې پلورونکي د دوی ځانګړي حافظې اجزاو لپاره سمولیشن ماډلونه چمتو کوي چې تاسو یې له دوی څخه ډاونلوډ کولی شئ webسایټونه.
• د حالت چیکر، کوم چې د بهرني حافظې انٹرفیس IP او ټرافیک جنریټر څخه د وضعیت سیګنالونه څاري، ترڅو د عمومي پاس یا ناکام حالت سیګنال وکړي.

شکل 9. سمولیشن Exampد ډیزاین

که تاسو د Ping Pong PHY خصوصیت کاروئ، د سمولیشن پخوانیample ډیزاین کې دوه ټرافيکي جنراتورونه شامل دي چې دوه خپلواک حافظې وسیلو ته د دوه خپلواک کنټرولرونو او یو عام PHY له لارې امرونه صادروي، لکه څنګه چې په لاندې شکل کې ښودل شوي.

شکل 10. سمولیشن Exampد پینګ پونګ PHY لپاره ډیزاین

که تاسو RLDRAM 3 کاروئ، په سمولیشن کې د ټرافیک جنراتور example ډیزاین په مستقیم ډول د PHY سره د AFI په کارولو سره اړیکه نیسي، لکه څنګه چې په لاندې شکل کې ښودل شوي.

شکل 11. سمولیشن Exampد RLDRAM 3 انٹرفیس لپاره ډیزاین

اړوند معلومات
د EMIF ډیزاین تولید کول Exampد سمولو لپاره le

Exampد ډیزاین انٹرفیس ټب
د پیرامیټر مدیر کې یو Exampد ډیزاین ټب چې تاسو ته اجازه درکوي خپل پخوانی پیرامیټریز او تولید کړئample designs.l
شته Exampد ډیزاین برخه
د انتخاب ډیزاین پل ډاون تاسو ته اجازه درکوي چې مطلوب پخوانی غوره کړئampد ډیزاین. اوس مهال، EMIF Example ډیزاین یوازینی موجود انتخاب دی، او د ډیفالټ لخوا غوره شوی.

د بهرنۍ حافظې انٹرفیسونو لپاره د اسنادو بیاکتنې تاریخ Intel Stratix 10 FPGA IP ډیزاین Exampد کارونکي لارښود

د سند نسخه	د Intel Quartus Prime نسخه	بدلونونه
2021.03.29	21.1	• په Exampد ډیزاین چټک پیل څپرکی، د NCSim * سمیلیټر ته حواله لرې شوې.
2018.09.24	18.1	• په کې تازه شوي ارقام د ترکیب وړ EMIF ډیزاین تولید کول Example او د EMIF ډیزاین تولید کول Exampد سمولو لپاره موضوعات
2018.05.07	18.0	• د سند سرلیک له څخه بدل شوی د Intel Stratix 10 بهرنۍ حافظې انٹرفیس IP ډیزاین Exampد کارونکي لارښود ته د بهرنۍ حافظې انٹرفیسونه Intel Stratix 10 FPGA IP ډیزاین Exampد کارونکي لارښود. • د مرمۍ ټکي سم شوي اوورview برخه د Intel Stratix 10 EMIF IP لپاره د پن ځای پرځای کول موضوع

نیټه	نسخه	بدلونونه
نومبر ۲۰۲۰	2017.11.06	ابتدايي خوشې کول.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

اسناد / سرچینې

د انټیل بهرنۍ حافظې انٹرفیسونه انټیل سټراټیکس 10 FPGA IP ډیزاین Example [pdf] د کارونکي لارښود د بهرنۍ حافظې انٹرفیسونه Intel Stratix 10 FPGA IP ډیزاین Example، بهرنۍ، د حافظې انٹرفیس Intel Stratix 10 FPGA IP ډیزاین Example، Intel Stratix 10 FPGA IP ډیزاین Example، 10 FPGA IP ډیزاین Example

حوالې

• د کارن لارښود