STMicroelectronics STM32MP133C F 32-битна крачна кортекс-A7 1GHz MPU

Спецификации

• Јадро: Рачка Cortex-A7
• Меморија: Надворешна SDRAM, Вградена SRAM
• Податочна магистрала: 16-битен паралелен интерфејс
• Безбедност/заштита: Ресетирање и управување со енергија, LPLV-Stop2, режим на подготвеност
• Пакување: LFBGA, TFBGA со минимален наклон од 0.5 mm
• Управување со часовникот
• Влез/Излез за општа намена
• Матрица за интерконекција
• 4 DMA контролери
• Периферни комуникациски уреди: до 29
• Аналогни периферни уреди: 6
• Тајмери: До 24, Надзорници: 2
• Забрзување на хардверот
• Режим за отстранување грешки
• Осигурувачи: 3072-битни, вклучувајќи уникатен ID и HUK за AES 256 клучеви
• Усогласен со ECOPACK2

Подсистем на раката Cortex-A7

Подсистемот Arm Cortex-A7 на STM32MP133C/F обезбедува…

Спомени

Уредот вклучува надворешна SDRAM и вградена SRAM за складирање на податоци…

DDR контролер

Контролерот DDR3/DDR3L/LPDDR2/LPDDR3 го управува пристапот до меморијата…

Управување со напојување
Шемата за напојување и надзорникот обезбедуваат стабилно снабдување со електрична енергија…

Управување со часовникот
RCC се справува со дистрибуцијата и конфигурациите на часовникот…

Влез/Излез за општа намена (GPIO)
GPIO-ата обезбедуваат можности за интерфејс за надворешни уреди…

Контролер за заштита на TrustZone
ETZPC ја подобрува безбедноста на системот преку управување со правата за пристап…

Матрица за меѓусебно поврзување на магистралата
Матрицата го олеснува преносот на податоци помеѓу различни модули…

Најчесто поставувани прашања

П: Кој е максималниот број на поддржани комуникациски периферни уреди?
A: STM32MP133C/F поддржува до 29 комуникациски периферни уреди.

П: Колку аналогни периферни уреди се достапни?
A: Уредот нуди 6 аналогни периферни уреди за различни аналогни функции.

„`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 до 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 тајмери, аудио, крипто и напредна безбедност
Лист со податоци – податоци за производство

Карактеристики
Вклучува најсовремена патентирана технологија ST
Јадро
· 32-битен Arm® Cortex®-A7 L1 32-Кбајт I / 32-Кбајт D 128-Кбајт унифициран кеш од ниво 2 Arm® NEONTM и Arm® TrustZone®

Спомени
· Надворешна DDR меморија до 1 Gbyte до LPDDR2/LPDDR3-1066 16-битен до DDR3/DDR3L-1066 16-битен
· 168 Kbyt внатрешна SRAM: 128 Kbyt AXI SYSRAM + 32 Kbyt AHB SRAM и 8 Kbyt SRAM во резервниот домен
· Двоен Quad-SPI мемориски интерфејс · Флексибилен надворешен мемориски контролер со до
16-битна податочна магистрала: паралелен интерфејс за поврзување на надворешни интегрални кола и SLC NAND мемории со до 8-битен ECC
Безбедност/заштита
· Безбедно стартување, периферни уреди TrustZone®, 12 xtampпинови, вклучувајќи 5 x активни tampерс
· Температура, вол.tage, фреквенција и мониторинг од 32 kHz
Ресетирање и управување со енергија
· Напојување од 1.71 V до 3.6 VI/Os (5 V-толерантни влезни/излезни) · POR, PDR, PVD и BOR · LDO-и на чипот (USB 1.8 V, 1.1 V) · Регулатор за резервна копија (~0.9 V) · Внатрешни сензори за температура · Режими на ниска потрошувачка на енергија: Sleep, Stop, LPLV-Stop,
LPLV-Stop2 и режим на подготвеност

LFBGA

ТФБГА

LFBGA289 (14 × 14 mm) Растојание 0.8 mm

TFBGA289 (9 × 9 мм) TFBGA320 (11 × 11 мм)
минимален чекор 0.5 мм

· Задржување на DDR во режим на подготвеност · Контроли за придружниот чип на PMIC

Управување со часовникот
· Внатрешни осцилатори: HSI осцилатор од 64 MHz, CSI осцилатор од 4 MHz, LSI осцилатор од 32 kHz
· Надворешни осцилатори: HSE осцилатор од 8-48 MHz, LSE осцилатор од 32.768 kHz
· 4 × PLL со фракционен режим

Влез/излез за општа намена
· До 135 безбедни I/O порти со можност за прекин
· До 6 будење

Матрица за меѓусебно поврзување
· 2 магистрални матрици 64-битна Arm® AMBA® AXI интерконекција, до 266 MHz 32-битна Arm® AMBA® AHB интерконекција, до 209 MHz

4 DMA контролери за растоварување на процесорот
· Вкупно 56 физички канали
· 1 x брз генерален главен контролер за директен пристап до меморија (MDMA)
· 3 × DMA со двоен порт со можности за FIFO и барање за рутер за оптимално управување со периферните уреди

септември 2024 година
Ова е информација за производ во целосно производство.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

До 29 комуникациски периферни уреди
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816 интерфејс, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, вклучувајќи 4 со целосен дуплекс
Точност на I2S аудио класата преку внатрешен аудио PLL или надворешен часовник (+2 QUADSP + 4 со USART) · 2 × SAI (стерео аудио: I2S, PDM, SPDIF Tx) · SPDIF Rx со 4 влезови · 2 × SDMMC до 8 бита (SD/e·MMCTM/SDIO) · 2 × CAN контролери кои поддржуваат CAN FD протокол · 2 × USB 2.0 брз хост или 1 × USB 2.0 брз хост

+ 1 × USB 2.0 брз OTG истовремено · 2 x Ethernet MAC/GMAC IEEE 1588v2 хардвер, MII/RMII/RGMII
6 аналогни периферни уреди
· 2 × аналогни конвертори со 12-битна максимална резолуција до 5 Msps
· 1 x сензор за температура · 1 x дигитален филтер за сигма-делта модулатор
(DFSDM) со 4 канали и 2 филтри · Внатрешен или надворешен ADC референтен VREF+
До 24 тајмери ​​и 2 чувари
· 2 × 32-битни тајмери ​​со до 4 IC/OC/PWM или импулсен бројач и влез за квадратурен (инкрементален) енкодер
· 2 × 16-битни напредни тајмери ​​· 10 × 16-битни тајмери ​​за општа намена (вклучувајќи
2 основни тајмери ​​без PWM) · 5 × 16-битни тајмери ​​со мала потрошувачка на енергија · Безбеден RTC со точност од помалку од секунда и
хардверски календар · 4 системски тајмери ​​Cortex®-A7 (безбедни,
небезбеден, виртуелен, хипервизор) · 2 × независни чувари
Хардверско забрзување
· AES 128, 192, 256 DES/TDES

2 (независно, независно безбедно) 5 (2 сигурносни) 4 5 (3 сигурносни)
4 + 4 (вклучувајќи 2 безбедни USART), некои можат да бидат извор за подигање
2 (до 4 аудио канали), со I2S главен/подложен, PCM влез, SPDIF-TX 2 порти
Вграден HSPHY со BCD Вграден HS PHY со BCD (обезбеден), може да биде извор за подигнување
2 × HS споделени помеѓу Host и OTG 4 влезови

2 (1 × TTCAN), калибрација на часовник, 10 Kbyte споделен бафер 2 (8 + 8 бита) (обезбеден), e·MMC или SD може да биде извор за стартување 2 опционални независни напојувања за интерфејси на SD картички
1 (двоен-четирикратен) (обезбеден), може да биде извор за подигање

–
–
Багање
–
Багање
Чизма Чизма
(1)

Паралелна адреса/податоци 8/16-битна FMC Паралелна AD-mux 8/16-битна
NAND 8/16-битна 10/100M/Gigabit Ethernet DMA криптографија
Хеширање Точен генератор на случајни броеви Осигурувачи (еднократно програмирани)

4 × CS, до 4 × 64 Mbyte
Да, 2× CS, SLC, BCH4/8, може да биде извор за стартување 2 x (MII, RMI, RGMII) со PTP и EEE (обезбедени)
3 инстанци (1 безбедна), 33-канален MDMA PKA (со DPA заштита), DES, TDES, AES (со DPA заштита)
(сите се обезбедени) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(обезбедено) True-RNG (обезбедено) 3072 ефективни битови (безбедно, 1280 бити достапни за корисникот)

–
Чизма –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Опис

Табела 1. Карактеристики на STM32MP133C/F и број на периферни уреди (продолжение)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Разно

Карактеристики

LFBGA289

ТФБГА289

ТФБГА320

GPIO со прекин (вкупен број)

135 (2)

Безбедни GPIO пинови за будење

Сите
6

Tampер пинови (активни тampе)

12 (5)

DFSDM До 12-битен синхронизиран ADC

4 влезни канали со 2 филтри

–

2(3) (до 5 Msps на 12-битна секоја) (обезбедена)

ADC1: 19 канали, вклучувајќи 1x внатрешен, достапни се 18 канали за

Вкупно 12-битни ADC канали (4)

корисник вклучувајќи 8x диференцијал

–

ADC2: 18 канали, вклучувајќи 6x внатрешен, достапни се 12 канали за

корисник вклучувајќи 6x диференцијал

Внатрешен ADC VREF VREF+ влезен пин

1.65 V, 1.8 V, 2.048 V, 2.5 V или VREF+ влез –
Да

1. QUADSPI може да се стартува или од наменски GPIO или користејќи некои FMC Nand8 GPIO за стартување (PD4, PD1, PD5, PE9, PD11, PD15 (видете Табела 7: Дефиниции на топчиња STM32MP133C/F).
2. Овој вкупен број на GPIO вклучува четири JTAG GPIO и три BOOT GPIO со ограничена употреба (може да биде во конфликт со поврзувањето на надворешниот уред за време на скенирањето на границите или стартувањето).
3. Кога се користат двата ADC-а, часовникот на јадрото треба да биде ист за двата ADC-а и вградените ADC-прескалери не можат да се користат.
4. Покрај тоа, постојат и внатрешни канали: – ADC1 внатрешен канал: VREFINT – ADC2 внатрешни канали: температура, внатрешен волуменtagе референца, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Опис 18/219

STM32MP133C/F

Слика 1. Блок-дијаграм на STM32MP133C/F

ИЦ материјали

@VDDA

HSI

AXIM: 64-битна AXI интерконекција со рака (266 MHz) T

@VDDCPU

ГИЦ

T

Cortex-A7 процесор 650/1000 MHz + MMU + FPU + NEONT

32 илјади динари

32 илјади И долари

CNT (тајмер) T

ETM

T

2561K2B8LK2B$L+2$SCU T
асинхрон

128 бита

TT

CSI

LSI

Време за отстранување грешкиamp

генератор TSGEN

T

ДАП
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (без GMII)

ФИФО

ТТ

T

BKPSRAM 8KB

T

RNG

T

HASH

16б ФИЗИКАЛНА

DDRCTRL 58
LPDDR2/3, DDR3/3L

асинхрон

T

КРИП

T

САЕС

DDRMCE T TZC T

ДДРФИК
T

13

DLY

8б QUADSPI (двоен) T

37

16б

FMC

T

CRC

T

DLYBSD1

(SDMC1 DLY контрола)

T

DLYBSD2

(SDMC2 DLY контрола)

T

DLYBQS

(QUADSPI DLY контрола)

ФИФО ФИФО

DLY DLY

14 8б SDMMC1 Т 14 8б SDMMC2 Т

ФИЗ

2

USBH

2

(2xHS домаќин)

PLLUSB

ФИФО

T

СПС

ФИФО

Т MDMA 32 канали

AXIMC TT

17 16б Порт за трасирање

ETZPC

T

IWDG1

T

@VBAT

БСЕЦ

T

OTP осигурувачи

@VDDA

2

RTC / AWU

T

12

TAMP / Регистри за резервни копии Т

@VBAT

2

LSE (32kHz XTAL)

T

Системско тајминг STGENC

генерација

STGENR

USBPHYC
(USB 2 x PHY контрола)
IWDG2

@VBAT

@VDDA

1

ВРЕФБУФ

T

4

16б LPTIM2

T

1

16б LPTIM3

T

1

16б LPTIM4

1

16б LPTIM5

3

BOOT иглички

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4-канален DFSDM

Бафер 10KB CCU

4

FDCAN1

4

FDCAN2

ФИФО ФИФО
APB2 (100 MHz)

8KB FIFO
APB5 (100MHz)

APB3 (100 MHz)

APB4

асинхрон AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 потоци
DMAMUX1
DMA2
8 потоци

DMAMUX2

DMA3
8 потоци

T

PMB (монитор на процеси)
DTS (дигитален сензор за температура)

Voltagрегулатори

@VDDA

Надзор на снабдување

ФИФО

ФИФО

ФИФО

2×2 Матрица
AHB2APB

64-битен AXI

64-битен AXI мастер

32 бита AHB 32 бита AHB мастер

32 бита APB

Безбедносна заштита на T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
ФИФО ФИФО ФИФО ФИФО ФИФО ФИФО ФИФО

MLAHB: 32-битна мулти-AHB магистрална матрица за рака (209 MHz)
APB6
ФИФО ФИФО ФИФО ФИФО ФИФО

@VBAT
T
ФИФО

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

Т PWR

9

T

EXTI

16-екст

176

T

USBO

(OTG HS)

ФИЗ

2

T

12б ADC1

18

T

12б ADC2

18

T

GPIOA

16б

16

T

ГПИОБ

16б

16

T

GPIOC

16б

16

T

ГПИОД

16б

16

T

ГПИОЕ

16б

16

T

ГПИОФ

16б

16

T

ГПИОГ 16б 16

T

ГПИОХ

16б

15

T

ГПИОИ

16б

8

AHB2APB

T

УСАРТ1

Паметна картичка IrDA

5

T

УСАРТ2

Паметна картичка IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Филтер Филтер Филтер

T

TIM12

16б

2

T

TIM13

16б

1

T

TIM14

16б

1

T

TIM15

16б

4

T

TIM16

16б

3

T

TIM17

16б

3

ТИМ2 ТИМ3 ТИМ4

32б

5

16б

5

16б

5

ТИМ5 ТИМ6 ТИМ7

32б

5

16б

16б

LPTIM1 16б

4

УСАРТ3

Паметна картичка IrDA

5

УАРТ4

4

УАРТ5

4

УАРТ7

4

УАРТ8

4

Филтер за филтрирање

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

УСАРТ6

Паметна картичка IrDA

5

SPI1/I2S1

5

ФИФО ФИФО

ФИФО ФИФО

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Функционално завршеноview

Функционално завршеноview

3.1
3.1.1
3.1.2

Подсистем за рачка Cortex-A7
Карактеристики
· ARMv7-A архитектура · 32-килобајт кеш за инструкции L1 · 32-килобајт кеш за податоци L1 · 128-килобајт кеш за ниво 2 · Arm + сет инструкции Thumb®-2 · Arm TrustZone безбедносна технологија · Arm NEON напреден SIMD · DSP и SIMD екстензии · VFPv4 со подвижна запирка · Поддршка за хардверска виртуелизација · Вграден модул за трасирање (ETM) · Интегриран генерички контролер за прекини (GIC) со 160 споделени периферни прекини · Интегриран генерички тајмер (CNT)
Во текот наview
Процесорот Cortex-A7 е многу енергетски ефикасен процесор за апликации, дизајниран да обезбеди богати перформанси кај врвни носиви уреди и други вградени и потрошувачки апликации со мала потрошувачка на енергија. Обезбедува до 20% повеќе перформанси со еден нишка од Cortex-A5 и обезбедува слични перформанси од Cortex-A9.
Cortex-A7 ги вклучува сите карактеристики на високо-перформансните процесори Cortex-A15 и CortexA17, вклучувајќи поддршка за виртуелизација во хардвер, NEON и 128-битен AMBA 4 AXI шински интерфејс.
Процесорот Cortex-A7 се базира на енергетски ефикасниот 8-stagе цевковод на процесорот Cortex-A5. Исто така, има корист од интегриран L2 кеш дизајниран за мала потрошувачка на енергија, со помали доцнења на трансакциите и подобрена поддршка на оперативниот систем за одржување на кешот. ​​Покрај ова, има подобрено предвидување на гранки и подобрени перформанси на меморискиот систем, со 64-битна патека за складирање на оптоварување, 128-битни AMBA 4 AXI магистрали и зголемена големина на TLB (256 записи, во споредба со 128 записи за Cortex-A9 и Cortex-A5), зголемувајќи ги перформансите за големи работни оптоварувања како што се web прелистување
Технологија Thumb-2
Овозможува врвни перформанси на традиционалниот Arm код, а истовремено обезбедува до 30% намалување на потребната меморија за складирање на инструкции.
Технологија TrustZone
Обезбедува сигурна имплементација на безбедносни апликации, почнувајќи од управување со дигитални права до електронско плаќање. Широка поддршка од технолошки и индустриски партнери.

DS13875 Rev 5

19/219
48

Функционално завршеноview

STM32MP133C/F

НЕОН
NEON технологијата може да ги забрза мултимедијалните алгоритми и алгоритмите за обработка на сигнали, како што се кодирање/декодирање на видео, 2D/3D графика, игри, обработка на аудио и говор, обработка на слики, телефонија и синтеза на звук. Cortex-A7 обезбедува мотор кој нуди и перформанси и функционалност на единицата со подвижна запирка (FPU) на Cortex-A7 и имплементација на напредниот SIMD сет на инструкции на NEON за понатамошно забрзување на функциите за обработка на медиуми и сигнали. NEON го проширува FPU-то на процесорот Cortex-A7 за да обезбеди quad-MAC и дополнителен 64-битен и 128-битен сет на регистри кои поддржуваат богат сет на SIMD операции преку 8-, 16- и 32-битни целобројни и 32-битни податочни количини со подвижна запирка.
Виртуелизација на хардвер
Високо ефикасна хардверска поддршка за управување со податоци и арбитража, при што повеќе софтверски средини и нивните апликации се во можност истовремено да пристапат до системските можности. Ова овозможува реализација на робусни уреди, со виртуелни средини кои се добро изолирани една од друга.
Оптимизирани L1 кешови
L1 кешовите оптимизирани за перформанси и енергија комбинираат техники за минимална латентност на пристап за да ги максимизираат перформансите и да ја минимизираат потрошувачката на енергија.
Интегриран L2 кеш контролер
Овозможува пристап до кеширана меморија со мала латентност и висок пропусен опсег на висока фреквенција или за намалување на потрошувачката на енергија поврзана со пристап до меморија надвор од чипот.
Единица со подвижна запирка Cortex-A7 (FPU)
FPU-то обезбедува високо-перформансни инструкции со единечна и двојна прецизност со подвижна запирка компатибилни со архитектурата Arm VFPv4 која е софтверски компатибилна со претходните генерации на Arm копроцесори со подвижна запирка.
Контролна единица Snoop (SCU)
SCU е одговорна за управување со меѓусебното поврзување, арбитражата, комуникацијата, трансферите од кеш до кеш и системската меморија, кохерентноста на кешот и други можности за процесорот.
Оваа кохерентност на системот, исто така, ја намалува комплексноста на софтверот вклучена во одржувањето на кохерентноста на софтверот во рамките на секој драјвер на оперативниот систем.
Општ контролер за прекини (GIC)
Со имплементација на стандардизиран и архитектиран контролер на прекини, GIC обезбедува богат и флексибилен пристап кон меѓупроцесорската комуникација и насочувањето и приоритизацијата на системските прекини.
Поддршка за до 192 независни прекини, под софтверска контрола, со приоритет на хардверот и насочување помеѓу оперативниот систем и слојот за управување со софтвер TrustZone.
Оваа флексибилност на рутирање и поддршката за виртуелизација на прекини во оперативниот систем, обезбедуваат една од клучните карактеристики потребни за подобрување на можностите на решението што користи хипервизор.

20/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.2
3.2.1
3.2.2

Спомени
Надворешен SDRAM
Уредите STM32MP133C/F имаат вграден контролер за надворешна SDRAM меморија кој поддржува следново: · LPDDR2 или LPDDR3, 16-битни податоци, до 1 Gbyte, до 533 MHz такт · DDR3 или DDR3L, 16-битни податоци, до 1 Gbyte, до 533 MHz такт
Вграден SRAM
Сите уреди се одликуваат со: · SYSRAM: 128 Kbytes (со програмабилна големина на безбедна зона) · AHB SRAM: 32 Kbytes (може да се обезбеди) · BKPSRAM (резервна SRAM): 8 Kbytes
Содржината на оваа област е заштитена од можни несакани пристапи за пишување и може да се чува во режим на подготвеност или VBAT. BKPSRAM може да се дефинира (во ETZPC) како достапна само преку безбеден софтвер.

3.3

Контролер DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL во комбинација со DDRPHYC обезбедува комплетно решение за мемориски интерфејс за подсистемот на DDR меморија. · Еден 64-битен AMBA интерфејс со 4 AXI порти (XPI) · AXI часовник асинхрон со контролерот · DDR мемориски шифрирачки мотор (DDRMCE) со AES-128 DDR запишување во живо
енкрипција/декрипција на читање. · Поддржани стандарди:
Спецификација за JEDEC DDR3 SDRAM, JESD79-3E за DDR3/3L со 16-битен интерфејс
Спецификација за JEDEC LPDDR2 SDRAM, JESD209-2E за LPDDR2 со 16-битен интерфејс
Спецификација за JEDEC LPDDR3 SDRAM, JESD209-3B за LPDDR3 со 16-битен интерфејс
· Напреден распоредувач и генератор на SDRAM команди · Програмабилна целосна ширина на податоци (16-битна) или половина ширина на податоци (8-битна) · Напредна QoS поддршка со три класи на сообраќај при читање и две класи на сообраќај при запишување · Опции за избегнување на гладување на сообраќај со понизок приоритет · Загарантирана кохерентност за запишување-по-прочитување (WAR) и читање-по-пропишување (RAW) на
AXI порти · Програмабилна поддршка за опции за должина на наплив (4, 8, 16) · Комбинирано запишување за да се овозможи комбинирање на повеќе запишувања на истата адреса во едно
единечно пишување · Конфигурација со еден ранг

DS13875 Rev 5

21/219
48

Функционално завршеноview

STM32MP133C/F

· Поддршка за автоматско вклучување и исклучување на SDRAM предизвикано од недостаток на пристигнување на трансакции за програмирано време
· Поддршка за автоматско запирање на часовникот (LPDDR2/3) за влез и излез предизвикан од недостаток на пристигнување на трансакции
· Поддршка за автоматско работење во режим на ниска потрошувачка на енергија предизвикано од недостаток на пристигнување на трансакции за програмирано време преку хардверски интерфејс за ниска потрошувачка на енергија
· Програмабилна политика за страничење · Поддршка за автоматски или софтверски контролиран влез и излез со самоосвежување · Поддршка за длабински влез и излез при исклучување под софтверска контрола (LPDDR2 и
LPDDR3) · Поддршка за експлицитни ажурирања на регистрите на SDRAM режим под контрола на софтверот · Флексибилна логика на маперот на адреси за да се овозможи мапирање на редови, колони, специфично за апликацијата
битови на банката · Опции за контрола на освежување што може да ги избере корисникот · Блок поврзан со DDRPERFM за помош при следење и подесување на перформансите
DDRCTRL и DDRPHYC може да се дефинираат (во ETZPC) како достапни само преку безбеден софтвер.
Главните карактеристики на DDRMCE (DDR memory cypher engine) се наведени подолу: · AXI интерфејси за системска шина master/slave (64-битни) · Вградено енкрипција (за запишување) и декрипција (за читање), врз основа на вграден заштитен ѕид
програмирање · Два режима на шифрирање по регион (максимум еден регион): без шифрирање (режим на бајпас),
режим на блок-шифрирање · Почеток и крај на региони дефинирани со грануларност од 64 Kbyte · Стандардно филтрирање (регион 0): дозволен е секој пристап · Филтрирање на пристап до региони: нема
Поддржана блок шифра: AES Поддржан режим на ланчење · Режимот на блокирање со AES шифра е компатибилен со ECB режимот наведен во NIST FIPS публикација 197 стандард за напредно шифрирање (AES), со поврзана функција за изведување на клучеви базирана на алгоритмот Keccak-400 објавен на https://keccak.team webлокација. · Еден сет регистри со главен клуч само за пишување и заклучување · AHB конфигурациски порт, со привилегиран аудитивен систем

22/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.4

Контролер на просторот за адреси TrustZone за DDR (TZC)

TZC се користи за филтрирање на пристапите за читање/пишување до DDR контролерот според правата на TrustZone и според небезбеден мастер (NSAID) на до девет програмабилни региони: · Конфигурацијата е поддржана само од доверлив софтвер · Една единица за филтрирање · Девет региони:
Регионот 0 е секогаш овозможен и го покрива целиот опсег на адреси. Регионите од 1 до 8 имаат програмабилна база/крајна адреса и можат да бидат доделени на
кој било или двата филтри. · Безбедни и небезбедни дозволи за пристап програмирани по регион · Небезбедни пристапи филтрирани според NSAID · Регионите контролирани од истиот филтер не смеат да се преклопуваат · Режими на неуспеси со грешка и/или прекин · Можност за прифаќање = 256 · Логика на чуварот на портата за овозможување и оневозможување на секој филтер · Шпекулативни пристапи

DS13875 Rev 5

23/219
48

Функционално завршеноview

STM32MP133C/F

3.5

Режими на подигање

При стартување, изворот за подигање што го користи внатрешниот ROM-меморија за подигање се избира од BOOT пинот и OTP бајтите.

Табела 2. Режими на стартување

BOOT2 BOOT1 BOOT0 Почетен режим на подигнување

Коментари

Чекај дојдовна врска на:

0

0

0

UART и USB(1)

USART3/6 и UART4/5/7/8 на стандардните пинови

USB уред со голема брзина на пиновите OTG_HS_DP/DM (2)

0

0

1 Сериски NOR флеш (3) Сериски NOR флеш на QUADSP (5)

0

1

0

e·MMC(3)

e·MMC на SDMMC2 (стандардно)(5)(6)

0

1

1

NAND флеш меморија (3)

SLC NAND флеш меморија на FMC

1

0

0

Подигање на развој (без подигање на флеш меморија)

Се користи за добивање пристап за дебагирање без стартување од флеш меморијата (4)

1

0

1

SD картичка (3)

SD картичка на SDMMC1 (стандардно)(5)(6)

Чекај дојдовна врска на:

1

1

0 UART и USB(1)(3) USART3/6 и UART4/5/7/8 на стандардните пинови

USB уред со голема брзина на пиновите OTG_HS_DP/DM (2)

1

1

1 сериска NAND флеш меморија (3) Сериска NAND флеш меморија на QUADSP (5)

1. Може да се оневозможи преку поставките на OTP. 2. USB бара HSE часовник/кристал (видете AN5474 за поддржани фреквенции со и без поставки на OTP). 3. Изворот на стартување може да се промени преку поставките на OTP (на пр.ampпочетното стартување на SD картичка, потоа e·MMC со OTP поставки). 4. Јадрото Cortex®-A7 е во бесконечна јамка и вклучува PA13. 5. Стандардните пинови можат да се променат со OTP. 6. Алтернативно, друг SDMMC интерфејс различен од овој стандарден може да се избере со OTP.

Иако стартувањето на ниско ниво се врши со помош на внатрешни часовници, софтверските пакети испорачани од ST, како и главните надворешни интерфејси како што се DDR, USB (но не ограничувајќи се на) бараат кристал или надворешен осцилатор да биде поврзан на HSE пиновите.
Видете RM0475 „STM32MP13xx напредни 32-битни MPU-а базирани на Arm®“ или AN5474 „Започнување со развој на хардвер за линии STM32MP13xx“ за ограничувања и препораки во врска со поврзувањето на HSE пиновите и поддржаните фреквенции.

24/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.6

Управување со напојување

3.6.1
Внимание:

Шема за напојување
· VDD е главното напојување за влезно/излезни влезни излези, а внатрешниот дел се напојува за време на режим на подготвеност. Корисен волуменtagОпсегот е од 1.71 V до 3.6 V (типично 1.8 V, 2.5 V, 3.0 V или 3.3 V)
VDD_PLL и VDD_ANA мора да бидат поврзани со ѕвезда на VDD. · VDDCPU е наменскиот волумен на процесорот Cortex-A7.tagе-снабдување, чија вредност зависи од
посакувана фреквенција на процесорот. 1.22 V до 1.38 V во режим на работа. VDD мора да биде присутен пред VDDCPU. · VDDCORE е главниот дигитален волуменtage и обично се исклучува за време на режим на подготвеност. VoltagОпсегот е од 1.21 V до 1.29 V во режим на работа. VDD мора да биде присутен пред VDDCORE. · VBAT пинот може да се поврзе со надворешната батерија (1.6 V < VBAT < 3.6 V). Ако не се користи надворешна батерија, овој пин мора да се поврзе со VDD. · VDDA е аналоген (ADC/VREF), напојувањеtage (1.62 V до 3.6 V). Користењето на внатрешниот VREF+ бара VDDA еднаков или поголем од VREF+ + 0.3 V. · Пинот VDDA1V8_REG е излезот на внатрешниот регулатор, поврзан внатрешно со USB PHY и USB PLL. Внатрешниот регулатор VDDA1V8_REG е овозможен по дифолт и може да се контролира со софтвер. Секогаш е исклучен за време на режимот на подготвеност.
Специфичниот пин BYPASS_REG1V8 никогаш не смее да лебди. Мора да биде поврзан или со VSS или со VDD за да се активира или деактивира волуменот.tagрегулатор. Кога VDD = 1.8 V, треба да се постави BYPASS_REG1V8. · Пинот VDDA1V1_REG е излезот на внатрешниот регулатор, поврзан внатрешно со USB PHY. Внатрешниот регулатор VDDA1V1_REG е овозможен по дифолт и може да се контролира со софтвер. Секогаш е исклучен за време на режим на подготвеност.
· VDD3V3_USBHS е USB брзо напојување. Voltagопсегот е од 3.07 V до 3.6 V.
VDD3V3_USBHS не смее да биде присутен освен ако не е присутен VDDA1V8_REG, во спротивно може да се појави трајно оштетување на STM32MP133C/F. Ова мора да се обезбеди со рангирање на PMIC или со надворешна компонента во случај на имплементација на напојување со дискретни компоненти.
· VDDSD1 и VDDSD2 се соодветно SDMMC1 и SDMMC2 напојувачи за SD картичка за поддршка на ултра-брз режим.
· VDDQ_DDR е DDR IO напојување. 1.425 V до 1.575 V за поврзување на DDR3 мемории (типично 1.5 V)
1.283 V до 1.45 V за поврзување на DDR3L мемории (типично 1.35 V)
1.14 V до 1.3 V за поврзување на LPDDR2 или LPDDR3 мемории (типично 1.2 V)
За време на фазите на вклучување и исклучување, мора да се почитуваат следниве барања за редоследот на напојувањето:
· Кога VDD е под 1 V, другите напојувања (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) мора да останат под VDD + 300 mV.
· Кога VDD е над 1 V, сите напојувања се независни.
За време на фазата на исклучување, VDD може привремено да стане помал од другите напојувања само ако енергијата што се доставува до STM32MP133C/F останува под 1 mJ. Ова им овозможува на надворешните кондензатори за одвојување да се празнат со различни временски константи за време на преодната фаза на исклучување.

DS13875 Rev 5

25/219
48

Функционално завршеноview
V 3.6
VBOR0 1

Слика 2. Редослед на вклучување/исклучување

STM32MP133C/F

VDDX(1) VDD

3.6.2
Забелешка: 26/219

0.3

Вклучување

Работен режим

Намалување на напојувањето

време

Неважечка област за снабдување

VDDX < VDD + 300 mV

VDDX независен од VDD

MSv47490V1

1. VDDX се однесува на кое било напојување меѓу VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Супервизор за напојување

Уредите имаат интегрирано коло за ресетирање при вклучување (POR)/ресетирање при исклучување (PDR) поврзано со коло за ресетирање при истекување на пренапон (BOR):
· Ресетирање при вклучување (POR)
Супервизорот на POR го следи напојувањето на VDD и го споредува со фиксен праг. Уредите остануваат во режим на ресетирање кога VDD е под овој праг, · Ресетирање при исклучување на напојувањето (PDR)
Супервизорот на PDR го следи напојувањето на VDD. Ресетирање се генерира кога VDD ќе падне под фиксен праг.
· Ресетирање на прекин на напојувањето (BOR)
Супервизорот на BOR го следи напојувањето на VDD. Три BOR прагови (од 2.1 до 2.7 V) можат да се конфигурираат преку бајти на опции. Ресетирање се генерира кога VDD ќе падне под овој праг.
· Ресетирање при вклучување VDDCORE (POR_VDDCORE) Супервизорот на POR_VDDCORE го следи напојувањето на VDDCORE и го споредува со фиксен праг. Доменот VDDCORE останува во режим на ресетирање кога VDDCORE е под овој праг.
· Ресетирање при исклучување на VDDCORE (PDR_VDDCORE) Супервизорот на PDR_VDDCORE го следи напојувањето на VDDCORE. Ресетирање на доменот VDDCORE се генерира кога VDDCORE ќе падне под фиксен праг.
· VDDCPU при ресетирање на напојување (POR_VDDCPU) Супервизорот на POR_VDDCPU го следи напојувањето на VDDCPU и го споредува со фиксен праг. Доменот VDDCPU останува во режим на ресетирање кога VDDCORE е под овој праг.
Пинот PDR_ON е резервиран за производствени тестови на STMicroelectronics и секогаш мора да биде поврзан со VDD во апликацијата.

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.7

Стратегија со ниска потрошувачка на енергија

Постојат неколку начини за намалување на потрошувачката на енергија на STM32MP133C/F: · Намалете ја динамичката потрошувачка на енергија со забавување на тактовите на процесорот и/или
матрични часовници на магистралата и/или контролирање на поединечни периферни часовници. · Заштедете ја потрошувачката на енергија кога процесорот е во мирување, со избирање помеѓу достапните ниско-
режими на напојување според потребите на апликацијата на корисникот. Ова овозможува постигнување на најдобар компромис помеѓу кратко време на стартување, ниска потрошувачка на енергија, како и достапни извори на будење. · Користете го DVFS (динамичен волуменtage и скалирање на фреквенција) работни точки кои директно ја контролираат фреквенцијата на процесорот, како и излезното напојување на VDDCPU.
Режимите на работа овозможуваат контрола на распределбата на часовникот до различните делови на системот и на напојувањето на системот. Режимот на работа на системот е управуван од подсистемот MPU.
Режимите на ниска потрошувачка на енергија на подсистемот на MPU се наведени подолу: · CSleep: Часовниците на процесорот се запираат и часовникот на периферната(ите) единица(и) работи како
претходно поставено во RCC (контролер за ресетирање и часовник). · CStop: Часовниците на периферните уреди на процесорот се запрени. · CStandby: VDDCPU OFF
Режимите на ниска потрошувачка на енергија CSleep и CStop се внесуваат од процесорот при извршување на инструкциите WFI (чекај прекин) или WFE (чекај настан).
Достапните режими на работа на системот се следниве: · Работи (системот е во полн капацитет, VDDCORE, VDDCPU и тактовите се ВКЛУЧЕНИ) · Стоп (тактовите се ИСКЛУЧЕНИ) · LP-Стоп (тактовите се ИСКЛУЧЕНИ) · LPLV-Стоп (тактовите се ИСКЛУЧЕНИ, нивото на напојување на VDDCORE и VDDCPU може да се намали) · LPLV-Стоп2 (VDDCPU е исклучено, VDDCORE е намален и тактовите се исклучени) · Режим на подготвеност (VDDCPU, VDDCORE и тактовите се исклучени)

Табела 3. Системски наспроти режим на напојување на процесорот

Режим на напојување на системот

Процесорот

Режим на работа

CRun или CSleep

Режим на стоп LP-Стоп режим LPLV-Стоп режим LPLV-Стоп2 режим
Режим на подготвеност

CStop или CStandby CStandby

3.8

Ресетирање и контролер на часовник (RCC)

Контролерот за часовник и ресетирање управува со генерирањето на сите часовници, како и со затворањето на часовникот и контролата на ресетирањето на системот и периферните уреди. RCC обезбедува голема флексибилност при изборот на извори на часовник и овозможува примена на соодноси на часовникот за подобрување на потрошувачката на енергија. Покрај тоа, на некои комуникациски периферни уреди кои се способни да работат со

DS13875 Rev 5

27/219
48

Функционално завршеноview

STM32MP133C/F

3.8.1 3.8.2

два различни домени на часовникот (или часовник на интерфејсот на магистралата или периферен часовник на јадрото), системската фреквенција може да се промени без да се модифицира баудрата.
Управување со часовникот
Уредите содржат четири внатрешни осцилатори, два осцилатори со надворешен кристал или резонатор, три внатрешни осцилатори со брзо време на стартување и четири PLL конектори.
RCC ги прима следните влезни сигнали за извор на часовник: · Внатрешни осцилатори:
64 MHz HSI часовник (1% точност) 4 MHz CSI часовник 32 kHz LSI часовник · Надворешни осцилатори: 8-48 MHz HSE часовник 32.768 kHz LSE часовник
RCC обезбедува четири PLL: · PLL1 наменет за тактирање на процесорот · PLL2 обезбедува:
часовници за AXI-SS (вклучувајќи ги мостовите APB4, APB5, AHB5 и AHB6) часовници за DDR интерфејсот · PLL3 обезбедува: часовници за повеќеслојната AHB и периферната магистрална матрица (вклучувајќи ја APB1,
APB2, APB3, APB6, AHB1, AHB2 и AHB4) часовници на јадрото за периферни уреди · PLL4 наменет за генерирање на часовници на јадрото за различни периферни уреди
Системот се стартува на HSI часовникот. Корисничката апликација потоа може да ја избере конфигурацијата на часовникот.
Извори за ресетирање на системот
Ресетирањето при вклучување ги иницијализира сите регистри освен дебагирањето, дел од RCC, дел од RTC и регистрите за статус на контролерот на напојување, како и доменот за резервна моќност.
Ресетирањето на апликацијата се генерира од еден од следниве извори: · ресетирање од NRST плочката · ресетирање од POR и PDR сигналот (генерално наречено ресетирање при вклучување) · ресетирање од BOR (генерално наречено престанок на напонот) · ресетирање од независниот watchdog 1 · ресетирање од независниот watchdog 2 · ресетирање на софтверскиот систем од Cortex-A7 (CPU) · дефект на HSE, кога е активирана функцијата на безбедносниот систем на часовникот
Ресетирањето на системот се генерира од еден од следниве извори: · ресетирање на апликацијата · ресетирање од сигналот POR_VDDCORE · излез од режим на подготвеност во режим на работа

28/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

Ресетирањето на процесорот на MPU се генерира од еден од следниве извори: · ресетирање на системот · секој пат кога MPU ќе излезе од CStandby · ресетирање на софтверот на MPU од Cortex-A7 (CPU)

3.9

Влез/излез за општа намена (GPIO)

Секој од GPIO пиновите може да се конфигурира со софтвер како излез (притисни-повлечи или отворен-исцеди, со или без повлекување или повлекување надолу), како влез (со или без повлекување или повлекување надолу) или како периферна алтернативна функција. Повеќето од GPIO пиновите се делат со дигитални или аналогни алтернативни функции. Сите GPIO се способни за висока струја и имаат избор на брзина за подобро управување со внатрешниот шум, потрошувачката на енергија и електромагнетната емисија.
По ресетирањето, сите GPIO уреди се во аналоген режим за да се намали потрошувачката на енергија.
Конфигурацијата на I/O може да се заклучи доколку е потребно со следење на одредена секвенца со цел да се избегне лажно запишување во I/O регистрите.
Сите GPIO пинови можат индивидуално да се постават како безбедни, што значи дека пристапот до софтверот до овие GPIO и поврзаните периферни уреди дефинирани како безбедни е ограничен на безбеден софтвер што работи на процесорот.

3.10
Забелешка:

Контролер за заштита на TrustZone (ETZPC)
ETZPC се користи за конфигурирање на безбедноста на TrustZone на главните и помошните шини со атрибути за програмабилна безбедност (обезбедени ресурси). На пример: · Големината на безбедниот регион SYSRAM на чипот може да се програмира. · Периферните уреди AHB и APB можат да бидат безбедни или небезбедни. · AHB SRAM може да биде безбедна или небезбедна.
Стандардно, SYSRAM, AHB SRAM и безбедните периферни уреди се поставени само на безбеден пристап, па затоа не се достапни од небезбедни мастер уреди како што е DMA1/DMA2.

DS13875 Rev 5

29/219
48

Функционално завршеноview

STM32MP133C/F

3.11

Матрица за меѓусебно поврзување на магистралата
Уредите имаат AXI матрица на магистралата, една главна AHB матрица на магистралата и магистрални мостови што им овозможуваат на главните магистрални единици да бидат меѓусебно поврзани со помошните магистрални единици (видете ја сликата подолу, точките ги претставуваат овозможените врски главен/подложен).
Слика 3. Матрица на магистралата STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG од MLAHB меѓусебна конекција USBH

Процесорот

ETH1 ETH2

128-битни

АКСИМ

M9

M0

М1 М2

M3

М11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Стандарден роб AXIMC

NIC-400 AXI 64 бита 266 MHz – 10 главни / 10 помошни порти

Од AXIM интерконекцијата DMA1 DMA2 USBO DMA3

M0

М1 М2

М3 М4

M5

М6 М7

S0

S1

S2

S3

S4 S5 Интерконекциска AHB 32 бита 209 MHz – 8 главни / 6 помошни уреди

DDRCTRL 533 MHz AHB мост до AHB6 До MLAHB меѓусебна конекција FMC/NAND QUADSP SYSRAM 128 KB ROM 128 KB AHB мост до AHB5 APB мост до APB5 APB мост до DBG APB
AXI 64 синхрон главен порт AXI 64 синхрон помошен порт AXI 64 асинхрон главен порт AXI 64 асинхрон помошен порт AHB 32 синхрон главен порт AHB 32 синхрон помошен порт AHB 32 асинхрон главен порт AHB 32 асинхрон помошен порт
Мост до AHB2 SRAM1 SRAM2 SRAM3 Меѓусебно поврзување со AXIM Мост до AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.12

DMA контролери
Уредите ги имаат следните DMA модули за растоварување на активноста на процесорот: · главен директен пристап до меморијата (MDMA)
MDMA е брз DMA контролер, кој е задолжен за сите видови преноси на меморија (од периферна кон меморија, од меморија до меморија, од меморија до периферна конструкција), без никакво дејство на процесорот. Има главен AXI интерфејс. MDMA е способен да се поврзе со другите DMA контролери за да ги прошири стандардните DMA можности или може директно да управува со периферните DMA барања. Секој од 32-та канали може да извршува преноси на блокови, повторени преноси на блокови и преноси на поврзани листи. MDMA може да се постави да прави безбедни преноси до обезбедени мемории. · три DMA контролери (небезбедни DMA1 и DMA2, плус безбеден DMA3) Секој контролер има AHB со двоен порт, за вкупно 16 небезбедни и осум безбедни DMA канали за извршување на преноси на блокови базирани на FIFO.
Две DMAMUX единици мултиплексираат и насочуваат барањата на DMA периферните уреди кон трите DMA контролери, со висока флексибилност, максимизирајќи го бројот на DMA барања што се извршуваат истовремено, како и генерирајќи DMA барања од периферни излезни тригери или DMA настани.
DMAMUX1 ги мапира DMA барањата од небезбедни периферни уреди на DMA1 и DMA2 канали. DMAMUX2 ги мапира DMA барањата од безбедни периферни уреди на DMA3 канали.

3.13

Проширен контролер за прекини и настани (EXTI)
Проширениот контролер за прекини и настани (EXTI) го управува будењето на процесорот и системот преку конфигурабилни и директни влезови за настани. EXTI испраќа барања за будење до контролата на напојувањето и генерира барање за прекин до GIC и настани до влезот за настани на процесорот.
Барањата за будење EXTI овозможуваат системот да се разбуди од режим на стоп, а процесорот да се разбуди од режимите CStop и CStandby.
Барањето за прекин и генерирањето на барање за настан може да се користи и во режим на извршување.
EXTI го вклучува и изборот на EXTI IOport.
Секој прекин или настан може да се постави како безбеден за да се ограничи пристапот само на безбеден софтвер.

3.14

Единица за пресметување на циклична проверка на вишок (CRC)
Единицата за пресметување CRC (проверка на циклична редундантност) се користи за добивање на CRC код со користење на програмабилен полином.
Меѓу другите апликации, техниките базирани на CRC се користат за проверка на интегритетот на преносот или складирањето на податоци. Во рамките на стандардот EN/IEC 60335-1, тие нудат начин за проверка на интегритетот на флеш меморијата. Единицата за пресметување на CRC помага во пресметувањето на потписот на софтверот за време на извршување, за да се спореди со референтниот потпис генериран во времето на поврзување и складиран на дадена локација во меморијата.

DS13875 Rev 5

31/219
48

Функционално завршеноview

STM32MP133C/F

3.15

Флексибилен контролер на меморијата (FMC)
Главните карактеристики на FMC контролерот се следниве: · Интерфејс со уреди со мапирана статичка меморија, вклучувајќи:
NOR флеш меморија Статичка или псевдостатичка меморија за случаен пристап (SRAM, PSRAM) NAND флеш меморија со 4-битен/8-битен BCH хардвер ECC · 8-, 16-битна ширина на податочната магистрала · Независна контрола на избор на чип за секоја мемориска банка · Независна конфигурација за секоја мемориска банка · Write FIFO
Регистрите за конфигурација на FMC можат да бидат безбедни.

3.16

Двоен Quad-SPI мемориски интерфејс (QUADSPI)
QUADSPI е специјализиран комуникациски интерфејс насочен кон единечни, двојни или четири SPI флеш мемории. Може да работи во кој било од следниве три режими: · Индиректен режим: сите операции се извршуваат со користење на регистрите QUADSPI. · Режим на анкетирање на статус: регистарот на статус на надворешната флеш меморија периодично се чита и
може да се генерира прекин во случај на поставување на знаме. · Режим со мапирање на меморијата: надворешната флеш меморија е мапирана во просторот за адреси
и системот го гледа како да е внатрешна меморија.
И пропусноста и капацитетот можат да се зголемат двојно со користење на режим со двоен флеш, каде што се пристапува до две Quad-SPI флеш мемории истовремено.
QUADSPI е поврзан со блок за доцнење (DLYBQS) што овозможува поддршка на надворешна фреквенција на податоци над 100 MHz.
Регистрите за конфигурација QUADSPI можат да бидат безбедни, како и нивниот блок за доцнење.

3.17

Аналогно-дигитални конвертори (ADC1, ADC2)
Уредите имаат вградено два аналогно-дигитални конвертори, чија резолуција може да се конфигурира на 12, 10, 8 или 6 битни. Секој аналогно-дигитален конвертор споделува до 18 надворешни канали, извршувајќи конверзии во режим на единечно снимање или скенирање. Во режим на скенирање, автоматската конверзија се извршува на избрана група аналогни влезови.
И двата аналогни конвертори имаат безбедни магистрални интерфејси.
Секој ADC може да биде опслужуван од DMA контролер, со што се овозможува автоматски пренос на ADC конвертираните вредности до одредишна локација без никакво софтверско дејство.
Покрај тоа, функцијата за аналогно набљудување може прецизно да го следи конвертираниот волумен.tagе од еден, некои или сите избрани канали. Се генерира прекин кога конвертираниот волtage е надвор од програмираните прагови.
За да се синхронизираат A/D конверзијата и тајмерите, аналогните и преносните конвертори можат да се активираат од кој било од тајмерите TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 и LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.18

Сензор за температура
Уредите имаат вграден сензор за температура кој генерира волуменtage (VTS) што линеарно варира со температурата. Овој сензор за температура е внатрешно поврзан со ADC2_INP12 и може да ја мери температурата на околината на уредот во опсег од 40 до +125 °C со прецизност од ±2%.
Сензорот за температура има добра линеарност, но мора да се калибрира за да се добие добра целокупна точност на мерењето на температурата. Бидејќи поместувањето на сензорот за температура варира од чип до чип поради варијација на процесот, некалибрираниот внатрешен сензор за температура е погоден за апликации што детектираат само промени во температурата. За да се подобри точноста на мерењето на сензорот за температура, секој уред е индивидуално фабрички калибриран од ST. Податоците за фабричка калибрација на сензорот за температура се чуваат од ST во OTP областа, која е достапна само за читање.

3.19

Дигитален сензор за температура (DTS)
Уредите имаат вграден сензор за температура на излезната фреквенција. DTS ја брои фреквенцијата врз основа на LSE или PCLK за да ги обезбеди информациите за температурата.
Поддржани се следните функции: · генерирање на прекини според прагот на температура · генерирање на сигнал за будење според прагот на температура

3.20
Забелешка:

VBAT операција
VBAT доменот на моќност ги содржи RTC, резервните регистри и резервната SRAM меморија.
За да се оптимизира траењето на батеријата, овој домен на моќност се снабдува од VDD кога е достапен или од vol.tage се применува на VBAT пинот (кога нема напојување со VDD). Напојувањето на VBAT се вклучува кога PDR детектира дека VDD паднал под нивото на PDR.
ВолtagНапонот на VBAT пинот може да се обезбеди од надворешна батерија, суперкондензатор или директно од VDD. Во вториот случај, VBAT режимот не е функционален.
VBAT операцијата се активира кога VDD не е присутен.
Ниеден од овие настани (надворешни прекини, ТAMP настан или RTC аларм/настани) се во можност директно да го вратат напојувањето на VDD и да го принудат уредот да се исклучи од VBAT операцијата. Сепак, ТAMP Настаните и RTC алармот/настаните може да се користат за генерирање сигнал до надворешно коло (обично PMIC) што може да го врати напојувањето на VDD.

DS13875 Rev 5

33/219
48

Функционално завршеноview

STM32MP133C/F

3.21

Voltagреферентен бафер (VREFBUF)
Уредите вградуваат вол.tagреферентен бафер што може да се користи како волуменtagе референца за аналогни конвертори (ADC), а исто така и како томtagе референца за надворешни компоненти преку VREF+ пинот. VREFBUF може да биде безбеден. Внатрешниот VREFBUF поддржува четири волуменскиtages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Надворешен волуменtagРеференцата може да се обезбеди преку VREF+ пинот кога внатрешниот VREFBUF е исклучен.
Слика 4. Voltagреферентен тампон

ВРЕФИНТ

+

–

VREF+

ВССА

MSv64430V1

3.22

Дигитален филтер за сигма-делта модулатор (DFSDM)
Уредите имаат вградено еден DFSDM со поддршка за два модули за дигитални филтри и четири надворешни влезни сериски канали (примопредаватели) или наизменично четири внатрешни паралелни влезови.
DFSDM поврзува надворешни модулатори со уредот и врши дигитално филтрирање на примените податочни потоци. Модулаторите се користат за конвертирање на аналогни сигнали во дигитално-сериски потоци кои ги сочинуваат влезовите на DFSDM.
DFSDM може да се поврзе и со PDM (модулација на густина на пулсот) микрофони и да изврши конверзија и филтрирање од PDM во PCM (хардверски забрзано). DFSDM има опционални паралелни влезови на податоци од ADC или од меморијата на уредот (преку DMA/CPU трансфери во DFSDM).
DFSDM примопредавателите поддржуваат неколку формати на сериски интерфејс (за поддршка на различни модулатори). DFSDM дигиталните филтер модули вршат дигитална обработка според кориснички дефинирани параметри на филтерот со конечна ADC резолуција до 24-битна.

34/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

DFSDM периферниот уред поддржува: · Четири мултиплексирани влезни дигитални сериски канали:
конфигурабилен SPI интерфејс за поврзување на различни модулатори конфигурабилен Манчестер кодиран едножичен интерфејс PDM (модулација на густина на пулс) влез за микрофон максимална влезна фреквенција на такт до 1 MHz (20 MHz за Манчестер кодирање) излез на такт за модулатори (10 до 0 MHz) · Алтернативни влезови од четири внатрешни дигитални паралелни канали (до 20-битна влезна резолуција): внатрешни извори: ADC податоци или мемориски потоци на податоци (DMA) · Два дигитални филтерски модули со прилагодлива дигитална обработка на сигнали: Синхронизиран филтер: редослед/тип на филтер (16 до 1), преклопувањаampинтегратор на односот на линг (1 до 1024): овериampсооднос на линг (1 до 256) · Резолуција на излезни податоци до 24-битна, формат на потпишани излезни податоци · Автоматска корекција на поместување на податоци (поместувањето е зачувано во регистарот од страна на корисникот) · Континуирана или единечна конверзија · Почеток на конверзијата активиран од: софтверско активирање внатрешни тајмери ​​надворешни настани почеток на конверзијата синхроно со првиот дигитален филтерски модул (DFSDM) · Аналоген надзорник со: регистри за прагови на податоци со ниска и висока вредност наменски конфигурабилен дигитален филтер Sincx (ред = 1 до 3,
oversampling однос = 1 до 32) влез од конечни излезни податоци или од избрани влезни дигитални сериски канали континуирано следење независно од стандардната конверзија · Детектор за краток спој за откривање на заситени аналогни влезни вредности (долен и горен опсег): до 8-битен бројач за откривање на 1 до 256 последователни 0-ки или 1-ки на сериски проток на податоци континуирано следење на секој влезен сериски канал · Генерирање на сигнал за прекин при аналоген watchdog настан или при детектор за краток спој · Детектор за екстреми: складирање на минимални и максимални вредности на конечните податоци за конверзија освежени од софтвер · DMA можност за читање на конечните податоци за конверзија · Прекини: крај на конверзија, пречекорување, аналоген watchdog, краток спој, отсуство на часовник на влезен сериски канал · „Регуларни“ или „инјектирани“ конверзии: „редовните“ конверзии може да се побараат во секое време или дури и во континуиран режим
без никакво влијание врз времето на „инјектираните“ конверзии „инјектираните“ конверзии за прецизно временско ограничување и со висок приоритет на конверзија

DS13875 Rev 5

35/219
48

Функционално завршеноview

STM32MP133C/F

3.23

Вистински генератор на случаен број (RNG)
Уредите вклучуваат еден RNG кој испорачува 32-битни случајни броеви генерирани од интегрирано аналогно коло.
RNG може да се дефинира (во ETZPC) како достапен само преку безбеден софтвер.
Вистинскиот RNG се поврзува со обезбедените AES и PKA периферни уреди преку наменска магистрала (не може да се чита од процесорот).

3.24

Криптографски и хеш процесори (CRYP, SAES, PKA и HASH)
Уредите вклучуваат еден криптографски процесор кој ги поддржува напредните криптографски алгоритми што обично се потребни за да се обезбеди доверливост, автентикација, интегритет на податоците и неотфрлање при размена на пораки со друг.
Уредите исто така имаат вградено наменски DPA отпорен безбеден AES 128- и 256-битен клуч (SAES) и PKA хардверски забрзувач за енкрипција/декрипција, со наменска хардверска шина до која не може да пристапи процесорот.
Главни карактеристики на CRYP: · DES/TDES (стандард за енкрипција на податоци/троен стандард за енкрипција на податоци): ECB (електронски
код книга) и CBC (синџирирање на блокови на шифри), 64-, 128- или 192-битен клуч · AES (напреден стандард за енкрипција): ECB, CBC, GCM, CCM и CTR (режим на бројач) алгоритми за синхронизирање, 128-, 192- или 256-битен клуч
Главни карактеристики на универзален HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (безбедни HASH алгоритми) · HMAC
Криптографскиот забрзувач поддржува генерирање на DMA барања.
CRYP, SAES, PKA и HASH можат да се дефинираат (во ETZPC) како достапни само преку безбеден софтвер.

3.25

Подигање и безбедност и контрола на OTP (BSEC)
BSEC (вчитување и безбедност и OTP контрола) е наменет за контрола на OTP (еднократно програмирана) кутија со осигурувачи, која се користи за вградено неиспарливо складирање на конфигурација на уредот и безбедносни параметри. Некој дел од BSEC мора да биде конфигуриран како достапен само од безбеден софтвер.
BSEC може да користи OTP зборови за складирање на HWKEY 256-бит за SAES (безбеден AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.26

Тајмери ​​и чувари
Уредите вклучуваат два тајмери ​​со напредна контрола, десет тајмери ​​за општа намена (од кои седум се обезбедени), два основни тајмери, пет тајмери ​​со ниска потрошувачка на енергија, два watchdogs и четири системски тајмери ​​во секој Cortex-A7.
Сите бројачи на тајмер можат да бидат замрзнати во режим на дебагирање.
Табелата подолу ги споредува карактеристиките на тајмерите со напредна контрола, општата намена, основните и тајмерите со ниска потрошувачка на енергија.

Тип на тајмер

Тајмер

Табела 4. Споредба на карактеристиките на тајмерот

Контрарезолуција
ција

Тип на бројач

Прескалер фактор

Генерирање на DMA барање

Снимајте/споредете канали

Комплементарен излез

Максимален интерфејс
часовник (MHz)

Макс
тајмер
часовник (MHz)(1)

Напреден TIM1, -контрола TIM8

16-битни

Горе, било кој цел број надолу, помеѓу 1 горе/долу и 65536

Да

ТИМ2 ТИМ5

32-битни

Горе, било кој цел број надолу, помеѓу 1 горе/долу и 65536

Да

ТИМ3 ТИМ4

16-битни

Горе, било кој цел број надолу, помеѓу 1 горе/долу и 65536

Да

Било кој цел број

TIM12(2) 16-битен

Помеѓу 1

бр

Општо

и 65536

цел

ТИМ13(2) ТИМ14(2)

16-битни

Било кој цел број помеѓу 1
и 65536

бр

Било кој цел број

TIM15(2) 16-битен

Помеѓу 1

Да

и 65536

ТИМ16(2) ТИМ17(2)

16-битни

Било кој цел број помеѓу 1
и 65536

Да

Основни

ТИМ6, ТИМ7

16-битни

Било кој цел број помеѓу 1
и 65536

Да

LPTIM1,

Ниска моќност

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-битни

1, 2, 4, 8, Нагоре 16, 32, 64,
128

бр

LPTIM5

6

4

104.5

209

4

бр

104.5

209

4

бр

104.5

209

2

бр

104.5

209

1

бр

104.5

209

2

1

104.5

209

1

1

104.5

209

0

бр

104.5

209

1 (3)

бр

104.5 104.5

1. Максималниот тајмерски часовник е до 209 MHz во зависност од битот TIMGxPRE во RCC. 2. Тајмер што може да се обезбеди. 3. Нема канал за снимање на LPTIM.

DS13875 Rev 5

37/219
48

Функционално завршеноview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Тајмери ​​со напредна контрола (TIM1, TIM8)
Тајмерите со напредна контрола (TIM1, TIM8) може да се сметаат како трифазни PWM генератори мултиплексирани на 6 канали. Тие имаат комплементарни PWM излези со програмабилни вметнати мртви времиња. Тие исто така може да се сметаат за комплетни тајмери ​​за општа намена. Нивните четири независни канали може да се користат за: · снимање на влезови · споредување на излези · генерирање на PWM (режими порамнети со рабови или центри) · излез во режим на еден импулс
Доколку се конфигурирани како стандардни 16-битни тајмери, тие имаат исти карактеристики како и тајмерите за општа намена. Доколку се конфигурирани како 16-битни PWM генератори, тие имаат целосна модулациска способност (0-100%).
Тајмерот со напредна контрола може да работи заедно со тајмерите за општа намена преку функцијата за поврзување на тајмерот за синхронизација или поврзување на настани.
TIM1 и TIM8 поддржуваат независно генерирање на DMA барања.
Тајмери ​​за општа намена (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Во уредите STM32MP133C/F се вградени десет синхронизирачки тајмери ​​за општа намена (видете ја Табела 4 за разликите). · TIM2, TIM3, TIM4, TIM5
TIM 2 и TIM5 се базираат на 32-битен бројач за зголемување/намалување со автоматско повторно вчитување и 16-битен претскалер, додека TIM3 и TIM4 се базираат на 16-битен бројач за зголемување/намалување со автоматско повторно вчитување и 16-битен претскалер. Сите тајмери ​​имаат четири независни канали за споредба на влез/излез, PWM или излез со еден импулсен режим. Ова дава до 16 споредба на влез/излез/PWM на најголемите пакети. Овие тајмери ​​за општа намена можат да работат заедно или со другите тајмери ​​за општа намена и тајмерите со напредна контрола TIM1 и TIM8, преку функцијата за поврзување на тајмерот за синхронизација или синџирење на настани. Секој од овие тајмери ​​за општа намена може да се користи за генерирање на PWM излези. TIM2, TIM3, TIM4, TIM5 сите имаат независно генерирање на DMA барања. Тие се способни да ракуваат со квадратурни (инкрементални) сигнали на кодерот и дигитални излези од еден до четири сензори со ефект на Хол. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Овие тајмери ​​се базираат на 16-битен бројач нагоре со автоматско повторно вчитување и 16-битен претскалер. TIM13, TIM14, TIM16 и TIM17 имаат еден независен канал, додека TIM12 и TIM15 имаат два независни канали за споредување на влез/излез, PWM или излез со еден импулсен режим. Тие можат да се синхронизираат со целокупните тајмери ​​за општа намена TIM2, TIM3, TIM4, TIM5 или да се користат како едноставни временски бази. Секој од овие тајмери ​​може да се дефинира (во ETZPC) како достапен само преку безбеден софтвер.
Основни тајмери ​​(TIM6 и TIM7)
Овие тајмери ​​главно се користат како генеричка 16-битна временска база.
TIM6 и TIM7 поддржуваат независно генерирање на DMA барања.

38/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.26.4
3.26.5 3.26.6

Тајмери ​​со ниска потрошувачка на енергија (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Секој тајмер со мала потрошувачка на енергија има независен часовник и работи и во режим на стоп ако е тактен од LSE, LSI или надворешен часовник. LPTIMx е во можност да го разбуди уредот од режим на стоп.
Овие тајмери ​​со мала потрошувачка на енергија ги поддржуваат следниве карактеристики: · 16-битен бројач на нагорни вредности со 16-битен регистар за автоматско повторно вчитување · 16-битен регистар за споредба · ​​Конфигурабилен излез: пулсен, PWM · Континуиран/еднократен режим · Можност за избор на активирање на влез од софтвер/хардвер · Можност за избор на извор на часовник:
внатрешен извор на часовник: LSE, LSI, HSI или APB надворешен извор на часовник преку LPTIM влез (работи дури и без внатрешен часовник)
изворот работи, се користи од апликацијата за бројач на пулси) · Програмабилен дигитален филтер за грешки · Режим на кодирање
LPTIM2 и LPTIM3 може да се дефинираат (во ETZPC) како достапни само преку безбеден софтвер.
Независни надзорни тела (IWDG1, IWDG2)
Независниот watchdog се базира на 12-битен downcounter и 8-битен prescaler. Тој е тактен од независен 32 kHz внатрешен RC (LSI) и, бидејќи работи независно од главниот тактен часовник, може да работи во режими Stop и Standby. IWDG може да се користи како watchdog за ресетирање на уредот кога ќе се појави проблем. Може да се конфигурира хардверски или софтверски преку бајтите на опциите.
IWDG1 може да се дефинира (во ETZPC) како достапен само преку безбеден софтвер.
Општи тајмери ​​(Cortex-A7 CNT)
Генеричките тајмери ​​Cortex-A7 вградени во Cortex-A7 се напојуваат со вредност од генерирање на системско време (STGEN).
Процесорот Cortex-A7 ги обезбедува следниве тајмери: · физички тајмер за употреба во безбедни и небезбедни режими
Регистрите за физичкиот тајмер се банкираат за да обезбедат безбедни и небезбедни копии. · виртуелен тајмер за употреба во небезбедни режими · физички тајмер за употреба во режим на хипервизор
Генеричките тајмери ​​не се периферни уреди мапирани во меморијата и потоа се достапни само преку специфични инструкции на копроцесорот Cortex-A7 (cp15).

3.27

Генерирање на системски тајмер (STGEN)
Генерирањето на системскиот тајминг (STGEN) генерира вредност за броење на времето што обезбедува конзистентна view на време за сите генерички тајмери ​​​​Cortex-A7.

DS13875 Rev 5

39/219
48

Функционално завршеноview

STM32MP133C/F

Генерирањето на системското време ги има следниве клучни карактеристики: · Широк опсег од 64 бита за да се избегнат проблеми со превртување · Стартување од нула или програмабилна вредност · Контролен APB интерфејс (STGENC) што овозможува зачувување и враќање на тајмерот
низ настани на исклучување на напојувањето · APB интерфејс само за читање (STGENR) што овозможува вредноста на тајмерот да биде прочитана од не-
безбеден софтвер и алатки за дебагирање · Зголемување на вредноста на тајмерот што може да се запре за време на дебагирање на системот
STGENC може да се дефинира (во ETZPC) како достапен само преку безбеден софтвер.

3.28

Часовник во реално време (РТЦ)
RTC овозможува автоматско будење за управување со сите режими на ниска потрошувачка на енергија. RTC е независен BCD тајмер/бројач и обезбедува часовник/календар за времето од денот со програмабилни прекини на алармот.
RTC исто така вклучува периодично програмирано знаме за будење со можност за прекин.
Два 32-битни регистри содржат секунди, минути, часови (12- или 24-часовен формат), ден (ден од неделата), датум (ден од месецот), месец и година, изразени во бинарно кодиран децимален формат (BCD). Вредноста на подсекундите е достапна и во бинарен формат.
Поддржан е бинарен режим за полесно управување со драјверите на софтверот.
Компензациите за месеци од 28, 29 (престапна година), 30 и 31 ден се извршуваат автоматски. Може да се изврши и компензација за летно сметање на времето.
Дополнителни 32-битни регистри ги содржат програмираните подсекунди, секунди, минути, часови, ден и датум за аларм.
Достапна е функција за дигитална калибрација за да се компензира секое отстапување во точноста на кристалниот осцилатор.
По ресетирањето на резервниот домен, сите RTC регистри се заштитени од можни паразитски пристапи за пишување и се заштитени со безбеден пристап.
Додека обемот на снабдувањеtage останува во работен опсег, RTC никогаш не запира, без оглед на статусот на уредот (режим на работа, режим на ниска потрошувачка на енергија или е под ресетирање).
Главните карактеристики на RTC се следниве: · Календар со подсекунди, секунди, минути, часови (формат 12 или 24), ден (ден од
недела), датум (ден од месецот), месец и година · Компензација за летно сметање на светлината што може да се програмира со софтвер · Програмабилен аларм со функција за прекин. Алармот може да се активира од било кој
комбинација од полињата на календарот. · Автоматска единица за будење што генерира периодично знаме што активира автоматско будење
прекин · Детекција на референтен часовник: може да се користи попрецизен часовник од втор извор (50 или 60 Hz)
се користи за подобрување на прецизноста на календарот. · Прецизна синхронизација со надворешен часовник со помош на функцијата за поместување под секунда · Дигитално коло за калибрација (корекција на периодичен бројач): точност од 0.95 ppm, добиена во
прозорец за калибрација од неколку секунди

40/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

· Timestamp функција за зачувување на настани · Складирање на SWKEY во резервни регистри на RTC со директен пристап до магистралата до SAE (не
читливо од процесорот) · Прекини/настани што може да се маскираат:
Аларм А Аларм Б Временски прекин на будењеamp · Поддршка за TrustZone: RTC целосно обезбеден аларм А, аларм Б, тајмер за будење и временска рамкаamp индивидуално безбедно или небезбедно
конфигурација RTC калибрација извршена во безбедна на небезбедна конфигурација

3.29

Tamper и резервни регистри (ТAMP)
32 x 32-битни регистри за резервна копија се задржуваат во сите режими на ниска потрошувачка на енергија, а исто така и во VBAT режим. Тие можат да се користат за складирање на чувствителни податоци бидејќи нивната содржина е заштитена од...ampколо за детекција на er.
Седум тampвлезни пинови и пет тampизлезни пинови се достапни за анти-тampдетекција на ер. Надворешниот тampПиновите можат да се конфигурираат за детекција на рабови, рабови и нивоа, детекција на ниво со филтрирање или активно tampшто го зголемува нивото на безбедност со автоматска проверка дека тampпиновите не се надворешно отворени или кратко споени.
TAMP главни карактеристики · 32 резервни регистри (ТAMP_BKPxR) имплементиран во RTC доменот што останува
се напојува со VBAT кога напојувањето на VDD е исклучено · 12 tampдостапни се пинови (седум влезови и пет излези) · Било кој tampдетекцијата на er може да генерира RTC временска вредностamp настан. · Било кој тampДетекцијата на er ги брише регистрите за резервни копии. · Поддршка за TrustZone:
Тampбезбедна или небезбедна конфигурација Резервната копија ја регистрира конфигурацијата во три области со конфигурабилна големина:
. една безбедна област за читање/пишување . една безбедна област за пишување/читање небезбедна област . една небезбедна област за читање/пишување · Монотонски бројач

3.30

Интерфејси на меѓуинтегрирани кола (I2C1, I2C2, I2C3, I2C4, I2C5)
Уредите имаат вградено пет I2C интерфејси.
I2C магистралниот интерфејс ги обработува комуникациите помеѓу STM32MP133C/F и сериската I2C магистрала. Тој ги контролира сите секвенционирања, протоколи, арбитражи и тајминг специфични за I2C магистралата.

DS13875 Rev 5

41/219
48

Функционално завршеноview

STM32MP133C/F

I2C периферниот уред поддржува: · Спецификација на I2C-bus и компатибилност со упатството за корисникот ревизија 5:
Режими на помошник и господар, можност за повеќемастер Стандарден режим (Sm), со битрејт до 100 kbit/s Брз режим (Fm), со битрејт до 400 kbit/s Брз режим Плус (Fm+), со битрејт до 1 Mbit/s и 20 mA излезни влезно-излезни дискови 7-битен и 10-битен режим на адресирање, повеќе 7-битни помошни адреси Програмабилно поставување и време на задржување Опционално истегнување на часовникот · Компатибилност со спецификацијата на системската шина за управување (SMBus) rev 2.0: Генерирање и верификација на хардвер PEC (проверка на грешки во пакетите) со ACK
контрола Поддршка за протокол за резолуција на адреса (ARP) SMBus аларм · Компатибилност со спецификација на протокол за управување со енергетскиот систем (PMBusTM) rev 1.1 · Независен часовник: избор на независни извори на часовник што овозможува брзината на комуникација на I2C да биде независна од репрограмирањето на PCLK · Будење од режим на стоп при совпаѓање на адресата · Програмабилни аналогни и дигитални филтри за шум · 1-бајтен бафер со DMA можност
I2C3, I2C4 и I2C5 може да се дефинираат (во ETZPC) како достапни само преку безбеден софтвер.

3.31

Универзален синхрон асинхрон приемник-трансмитер (USART1, USART2, USART3, USART6 и UART4, UART5, UART7, UART8)
Уредите имаат вградени четири универзални синхрони приемници-предаватели (USART1, USART2, USART3 и USART6) и четири универзални асинхрони приемници-предаватели (UART4, UART5, UART7 и UART8). Погледнете ја табелата подолу за резиме на карактеристиките на USARTx и UARTx.
Овие интерфејси овозможуваат асинхрона комуникација, поддршка за IrDA SIR ENDEC, режим на комуникација со повеќе процесори, режим на комуникација со еден кабел со полудуплекс и имаат LIN можност за поврзување со главен/подложен порт. Тие овозможуваат управување со хардверот на CTS и RTS сигналите и овозможување на драјвер RS485. Тие се способни да комуницираат со брзина до 13 Mbit/s.
USART1, USART2, USART3 и USART6 исто така овозможуваат режим на паметна картичка (усогласен со ISO 7816) и можност за комуникација слична на SPI.
Сите USART имаат домен на такт независен од тактот на процесорот, што му овозможува на USARTx да го разбуди STM32MP133C/F од режим на стоп користејќи баудрити до 200 Kbaud. Настаните за будење од режим на стоп се програмабилни и можат да бидат:
· почетна детекција на битови
· која било примена рамка за податоци
· специфична програмирана рамка за податоци

42/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

Сите USART интерфејси може да се опслужуваат од DMA контролерот.

Табела 5. Карактеристики на USART/UART

Режими/карактеристики на USART (1)

USART1/2/3/6

UART4/5/7/8

Хардверска контрола на проток за модем

X

X

Континуирана комуникација со користење на DMA

X

X

Мултипроцесорска комуникација

X

X

Синхрон SPI режим (главен/подложен)

X

–

Режим на паметна картичка

X

–

Едножична полудуплекс комуникација IrDA SIR ENDEC блок

X

X

X

X

LIN режим

X

X

Двоен часовник и будење од режим на мала потрошувачка на енергија

X

X

Прекин на истекот на времето на приемникот за комуникација со Modbus

X

X

X

X

Автоматско откривање брзина на бауд

X

X

Овозможи драјвер

X

X

Должина на податоци на USART

7, 8 и 9 бита

1. X = поддржано.

USART1 и USART2 може да се дефинираат (во ETZPC) како достапни само преку безбеден софтвер.

3.32

Сериски периферни интерфејси (SPI1, SPI2, SPI3, SPI4, SPI5) меѓусебно интегрирани звучни интерфејси (I2S1, I2S2, I2S3, I2S4)
Уредите имаат до пет SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 и SPI5) што овозможуваат комуникација до 50 Mbit/s во master и slave режими, во half-duplex, full-duplex и simplex режими. 3-битниот prescaler дава осум фреквенции во master режим, а рамката може да се конфигурира од 4 до 16 бита. Сите SPI интерфејси поддржуваат NSS импулсен режим, TI режим, хардверска пресметка на CRC и множење на 8-битни вградени Rx и Tx FIFO со DMA можност.
I2S1, I2S2, I2S3 и I2S4 се мултиплексирани со SPI1, SPI2, SPI3 и SPI4. Тие можат да работат во главен или подреден режим, во целосен дуплекс и полудуплекс комуникациски режими и можат да се конфигурираат да работат со 16- или 32-битна резолуција како влезен или излезен канал. Аудио sampПоддржани се ling фреквенции од 8 kHz до 192 kHz. Сите I2S интерфејси поддржуваат множење на 8-битни вградени Rx и Tx FIFO со DMA можност.
SPI4 и SPI5 може да се дефинираат (во ETZPC) како достапни само преку безбеден софтвер.

3.33

Сериски аудио интерфејси (SAI1, SAI2)
Уредите вградуваат два SAI што овозможуваат дизајнирање на многу стерео или моно аудио протоколи.

DS13875 Rev 5

43/219
48

Функционално завршеноview

STM32MP133C/F

како што се I2S, LSB или MSB-justified, PCM/DSP, TDM или AC'97. SPDIF излез е достапен кога аудио блокот е конфигуриран како предавател. За да се обезбеди ова ниво на флексибилност и реконфигурабилност, секој SAI содржи два независни аудио подблокови. Секој блок има свој генератор на часовник и I/O контролер на линијата. Аудио sampПоддржани се фреквенции на линг до 192 kHz. Покрај тоа, може да се поддржат до осум микрофони благодарение на вградениот PDM интерфејс. SAI може да работи во главна или подредена конфигурација. Аудио подблоковите можат да бидат приемник или предавател и можат да работат синхроно или асинхроно (во однос на другиот). SAI може да се поврзе со други SAI за да работи синхроно.

3.34

SPDIF интерфејс за приемник (SPDIFRX)
SPDIFRX е дизајниран да прима S/PDIF проток усогласен со IEC-60958 и IEC-61937. Овие стандарди поддржуваат едноставни стерео потоци до високи фреквенции.ampле стапка и компресиран повеќеканален опкружувачки звук, како оние дефинирани од Dolby или DTS (до 5.1).
Главните карактеристики на SPDIFRX се следниве: · Достапни се до четири влеза · Автоматско откривање на брзина на симболи · Максимална брзина на симболи: 12.288 MHz · Поддржан е стерео поток од 32 до 192 kHz · Поддршка за аудио IEC-60958 и IEC-61937, потрошувачки апликации · Управување со битови за парност · Комуникација со користење на DMA за аудио сигналиampлес · Комуникација со користење на DMA за контрола и информации за корисничкиот канал · Можности за прекин
SPDIFRX приемникот ги обезбедува сите потребни функции за детекција на брзината на симболите и декодирање на дојдовниот поток на податоци. Корисникот може да го избере саканиот SPDIF влез, и кога е достапен валиден сигнал, SPDIFRX повторно го поврзува.ampГо анализира дојдовниот сигнал, го декодира потокот од Манчестер и ги препознава рамките, подрамките и блоковите елементи. SPDIFRX доставува до процесорот декодирани податоци и поврзаните ознаки за статус.
SPDIFRX исто така нуди сигнал наречен spdif_frame_sync, кој се префрлува на S/PDIF под-фрејм фреквенцијата што се користи за пресметување на точниот s.ample rate за алгоритми за поместување на часовникот.

3.35

Безбеден дигитален влез/излез MultiMediaCard интерфејси (SDMC1, SDMMC2)
Два безбедни дигитални влезно/излезни интерфејси за MultiMediaCard (SDMC) обезбедуваат интерфејс помеѓу AHB магистралата и SD мемориските картички, SDIO картичките и MMC уредите.
Карактеристиките на SDMMC вклучуваат следново: · Усогласеност со спецификацијата на вградениот систем за мултимедијални картички верзија 5.1
Поддршка на картички за три различни режими на податочна магистрала: 1-бит (стандардно), 4-бит и 8-бит

44/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

(Брзината на HS200 SDMMC_CK е ограничена на максималната дозволена брзина на влез/излез (HS400 не е поддржан)
· Целосна компатибилност со претходните верзии на MultiMediaCards (компатибилност со понови верзии)
· Целосна усогласеност со спецификациите на SD мемориската картичка верзија 4.1 (брзината на SDR104 SDMMC_CK е ограничена на максималната дозволена брзина на влез/излез, SPI режимот и UHS-II режимот не се поддржани)
· Целосна усогласеност со спецификацијата на SDIO картичката верзија 4.0 Поддршка за картичка за два различни режими на податочна магистрала: 1-бит (стандардно) и 4-бит (брзината на SDR104 SDMMC_CK е ограничена на максималната дозволена брзина на влез/излез, SPI режимот и UHS-II режимот не се поддржани)
· Пренос на податоци до 208 Mbyte/s за 8-битен режим (во зависност од максималната дозволена брзина на влезно/излезно поврзување)
· Излезот на податоци и команди овозможува сигналите да контролираат надворешни двонасочни драјвери
· Наменски DMA контролер вграден во интерфејсот на домаќинот SDMMC, овозможувајќи брзи трансфери помеѓу интерфејсот и SRAM
· Поддршка за IDMA поврзани листи
· Наменски напојувања, VDDSD1 и VDDSD2 за SDMMC1 и SDMMC2 соодветно, со што се отстранува потребата од вметнување на менувач на ниво на интерфејсот на SD картичката во UHS-I режим
Само некои GPIO-а за SDMMC1 и SDMMC2 се достапни на наменски пин за напојување VDDSD1 или VDDSD2. Тие се дел од стандардните GPIO-а за стартување за SDMMC1 и SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Тие можат да се идентификуваат во табелата со алтернативни функции преку сигнали со наставка „_VSD1“ или „_VSD2“.
Секој SDMMC е поврзан со блок за доцнење (DLYBSD) што овозможува поддршка на надворешна фреквенција на податоци над 100 MHz.
И двата SDMMC интерфејси имаат безбедни конфигурациски порти.

3.36

Контролерска мрежа (FDCAN1, FDCAN2)
Подсистемот на контролерската мрежа (CAN) се состои од два CAN модули, RAM меморија за споделени пораки и единица за калибрација на часовникот.
И двата CAN модули (FDCAN1 и FDCAN2) се во согласност со ISO 11898-1 (спецификација на протоколот CAN верзија 2.0 дел А, Б) и спецификација на протоколот CAN FD верзија 1.0.
RAM меморијата за пораки од 10 килобајти имплементира филтри, прима FIFO-а, примачки бафери, пренесува FIFO-а на настани и пренесувачки бафери (плус тригери за TTCAN). Оваа RAM меморија за пораки се дели помеѓу двата модули FDCAN1 и FDCAN2.
Заедничката единица за калибрација на часовникот е опционална. Може да се користи за генерирање на калибриран часовник и за FDCAN1 и за FDCAN2 од внатрешниот HSI RC осцилатор и PLL, со евалуација на CAN пораките примени од FDCAN1.

DS13875 Rev 5

45/219
48

Функционално завршеноview

STM32MP133C/F

3.37

Универзален сериски магистрален брз домаќин (USBH)
Уредите вградуваат еден USB хост со голема брзина (до 480 Mbit/s) со два физички порти. USBH поддржува операции со ниска, полна брзина (OHCI), како и операции со голема брзина (EHCI) независно на секој порт. Интегрира два примопредаватели кои можат да се користат за работа со мала брзина (1.2 Mbit/s), полна брзина (12 Mbit/s) или голема брзина (480 Mbit/s). Вториот примопредавател со голема брзина се дели со OTG хост со голема брзина.
USBH е компатибилен со USB 2.0 спецификацијата. USBH контролерите бараат наменски часовници кои се генерирани од PLL во внатрешноста на USB високобрзинскиот PHY.

3.38

USB за движење со голема брзина (OTG)
Уредите вградуваат еден USB OTG уред/домаќин/OTG периферна единица со голема брзина (до 480 Mbit/s). OTG поддржува операции и со полна брзина и со голема брзина. Примопредавателот за работа со голема брзина (480 Mbit/s) се дели со вториот порт на USB Host.
USB OTG HS е компатибилен со спецификацијата USB 2.0 и со спецификацијата OTG 2.0. Има софтверски конфигурабилно поставување на крајната точка и поддржува суспендирање/продолжување. USB OTG контролерите бараат наменски часовник од 48 MHz кој е генериран од PLL во RCC или во USB high-speed PHY.
Главните карактеристики на USB OTG HS се наведени подолу: · Комбинирана големина на Rx и Tx FIFO од 4 Kbyte со динамичко FIFO одредување на големината · Поддршка за SRP (протокол за барање сесија) и HNP (протокол за преговори за домаќин) · Осум двонасочни крајни точки · 16 канали на домаќин со периодична поддршка за OUT · Софтвер што може да се конфигурира за режими на работа OTG1.3 и OTG2.0 · Поддршка за USB 2.0 LPM (управување со енергија на врската) · Поддршка за спецификација за полнење на батеријата - ревизија 1.2 · Поддршка за HS OTG PHY · Внатрешен USB DMA · HNP/SNP/IP внатре (нема потреба од надворешен отпорник) · За режимите OTG/Host, потребен е прекинувач за напојување во случај уредите да се напојуваат од магистралата
поврзани.
USB OTG конфигурацискиот порт може да биде безбеден.

46/219

DS13875 Rev 5

STM32MP133C/F

Функционално завршеноview

3.39

Гигабитен етернет MAC интерфејс (ETH1, ETH2)
Уредите обезбедуваат два гигабитни контролери за пристап до медиуми (GMAC) компатибилни со IEEE-802.3-2002 за Ethernet LAN комуникации преку индустриски стандарден медиумски независен интерфејс (MII), намален медиумски независен интерфејс (RMII) или намален гигабитен медиумски независен интерфејс (RGMII).
Уредите бараат надворешен физички интерфејсен уред (PHY) за да се поврзат со физичката LAN магистрала (извртени парици, оптички влакна, итн.). PHY е поврзан со портата на уредот користејќи 17 сигнали за MII, 7 сигнали за RMII или 13 сигнали за RGMII, и може да се тактира користејќи ги 25 MHz (MII, RMII, RGMII) или 125 MHz (RGMII) од STM32MP133C/F или од PHY.
Уредите ги вклучуваат следните карактеристики: · Режими на работа и PHY интерфејси
Брзини на пренос на податоци од 10, 100 и 1000 Mbit/s Поддршка за операции со целосен дуплекс и полудуплекс MII, RMII и RGMII PHY интерфејси · Контрола на обработка Филтрирање на повеќеслојни пакети: MAC филтрирање на извор (SA) и дестинација (DA)
адреса со совршен и хаш филтер, VLAN tag-базирано филтрирање со совршен и хаш филтер, Слој 3 филтрирање на IP извор (SA) или дестинација (DA) адреса, Слој 4 филтрирање на извор (SP) или дестинација (DP) порт Двојна VLAN обработка: вметнување на до два VLAN tags во патеката за пренос, tag филтрирање во патеката за прием Поддршка за IEEE 1588-2008/PTPv2 Поддржува мрежна статистика со RMON/MIB бројачи (RFC2819/RFC2665) · Обработка на хардверско растоварување Вметнување или бришење на преамбула и податоци од почеток на рамка (SFD) Мотор за растоварување на проверка на интегритет за IP заглавие и TCP/UDP/ICMP товар: пресметка и вметнување на проверка на пренос, пресметка и споредба на проверка на прием Автоматски одговор на ARP барање со MAC адресата на уредот TCP сегментација: автоматско делење на голем TCP пакет за пренос во повеќе мали пакети · Режим на ниска потрошувачка на енергија Енергетски ефикасен Ethernet (стандард IEEE 802.3az-2010) Пакет за далечинско будење и откривање на AMD Magic PacketTM
И ETH1 и ETH2 можат да се програмираат како безбедни. Кога се безбедни, трансакциите преку AXI интерфејсот се безбедни, а конфигурациските регистри можат да се модифицираат само преку безбедни пристапи.

DS13875 Rev 5

47/219
48

Функционално завршеноview

STM32MP133C/F

3.40

Инфраструктура за дебагирање
Уредите нудат следниве функции за дебагирање и следење за поддршка на развојот на софтвер и системската интеграција: · Дебагирање на точки на прекин · Следење на извршување на код · Софтверска инструментација · JTAG порт за дебагирање · Порт за дебагирање со сериска жица · Влез и излез за активирање · Порт за трагање · Компоненти за дебагирање и трагање на Arm CoreSight
Дебагирањето може да се контролира преку JTAG/serial-wire порт за пристап за дебагирање, користејќи стандардни алатки за дебагирање во индустријата.
Портот за трагање овозможува снимање на податоци за евидентирање и анализа.
Пристапот за дебагирање до безбедните области е овозможен од сигналите за автентикација во BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Пин-аут, опис на пинот и алтернативни функции

4

Пин-аут, опис на пинот и алтернативни функции

Слика 5. Балаут STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

ПЕ7

PD5

ПЕ8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

ПЕ12

ПЕ1

ПЕ9

PH14

ПЕ10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

ПЕ14

ПЕ13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

ПЕ11

PD1

ПЕ0

PG0

ПЕ15

PB12

PB10

VDDSD2

VSS

ПЕ3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ РЕСЕТН

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

ВДД

ВДДЦПУ ВДДЦПУ

ВДД

ВДД

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

ВДД

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

ПЕ4

VDDCPU

VSS

ВДДКОР ВДДКОР ВДДКОР

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

ВБАТ

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
ИЗЛЕЗ

VSS

PC13

PI1

ВДД

VSS

ВДДКОР ВДДКОР ВДДКОР

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

ПЕ2

PF4

PH6

PI0

PG3

ВДД

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

ВДД

ВДД

ВДД

ВДД

ВДД

ВДД

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

ПЕ6

PG1

PD7

VSS

PB11

PF13

ВССА

PA3

НЈТРСТ

VSS_USB VDDA1V1_

HS

РЕГ

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

ВДДА

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ВКЛУЧЕНО

PA1

VSS

VREF+

PC5

VSS

ВДД

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

ПЕ5

PDR_ON USB_DP2

PA14

USB_DP1

ЗАОБИКОЛКУ_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

НРСТ

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Горенаведената слика го прикажува горниот дел од пакувањето view.

DS13875 Rev 5

49/219
97

Пин-аут, опис на пинот и алтернативни функции

STM32MP133C/F

Слика 6. Балаут STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

ПЕ9

PG0

PD15

ПЕ15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

ПЕ12

PD8

ПЕ0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

ПЕ3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

ПЕ13

PD1

ПЕ1

ПЕ7

VSS

ВДД

ПЕ10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

ВДД

PB15

ВДД

VSS

VDDQ_ DDR

DDR_ РЕСЕТН

DDR_DQ7 DDR_DQ6

E

PD0

ПЕ14

VSS

ПЕ11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

ВДД

VDDCPU

VSS

VDDCORE

PD14

ПЕ8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

ЗАОБИКОЛКУ_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

ВБАТ

PH6

PF7

PA8

PF12

ВДД

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

ПЕ4

PF10

PB2

ВДД

VSS

VDDCORE

PA13

PA1

PC4

НРСТ

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

ПЕ5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
ИЗЛЕЗ

PC13

ВДД

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

ВДД

PC3

PC5

ВДД

ВДД

PI4-BOOT0

ВДД

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

ПЕ6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

НЈТРСТ

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

ПЕ2

PH3

PF13

PC0

ВССА

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

ВДДА

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Горенаведената слика го прикажува горниот дел од пакувањето view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Пин-аут, опис на пинот и алтернативни функции

Слика 7. Балаут STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

ПЕ13 ПЕ12

PD12

PG0

ПЕ15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

ПЕ11

PF5

PA15

PD8

ПЕ0

ПЕ9

PH14

ПЕ8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

ПЕ3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

ПЕ7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD процесор

ПЕ1

PD15

VDD процесор

VSS

ВДД

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

ПД11 ПА12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD процесор

H

ПЕ4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD процесор

VSS

ВДД

VDD процесор

VDD CORE

VSS

ВДД

VSS

VDDQ_ DDR

VSS

VSS

ВДД

ВДД

VSS

VDD CORE

VSS

ВДД

VDD CORE

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ РЕСЕТИРАЈ
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD процесор

PC15-

L

VBAT OSC32 PI3

VSS

_ИЗЛЕЗ

PC14-

M

VSS OSC32 PC13

_ВО

ВДД

N

ПЕ2

PF4

PH6

PI2

VDD процесор
VDD CORE
VSS
ВДД

VSS

VSS

VSS

VSS

VSS

VDD CORE

VSS

VSS

VDD CORE

VSS

VSS

VSS

VSS

VSS

ВДД

VDD CORE

VSS

ВДД

VDD CORE

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD CORE

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

ВДД

ВДД

VSS

ВДД

VDD CORE

VSS

ВДД

VDD CORE

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

ПЕ6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ OUT

VSS_ ANA

VSS

VSS

ВДД

VDDA VSSA

PA6

VSS

VDD CORE

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ВКЛУЧЕНО

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

Њу Џерси ТРСТ

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

ПЕ5

ВДД

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

НРСТ

PF15

USB_ VSS_

PI6-

USB_

PI4-

ВДД_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ВКЛУЧЕНО

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Горенаведената слика го прикажува горниот дел од пакувањето view.

MSv65068V5

DS13875 Rev 5

51/219
97

Пин-аут, опис на пинот и алтернативни функции

STM32MP133C/F

Табела 6. Легенда/кратенки употребени во табелата со пинаути

Име

Кратенка

Дефиниција

Име на пин Тип на пин
I/O структура
Белешки Алтернативни функции Дополнителни функции

Освен ако не е поинаку наведено, функцијата на пинот за време и по ресетирањето е иста како и вистинското име на пинот.

S

Игла за снабдување

I

Внесете само пин

O

Игла само за излез

I/O

Влезен/излезен пин

A

Аналоген или специјален пин за ниво

FT(U/D/PD) 5 V толерантен влез/излез (со фиксно влечење нагоре / влечење надолу / програмирано влечење надолу)

ДДР

1.5 V, 1.35 V или 1.2 VI/O за DDR3, DDR3L, LPDDR2/LPDDR3 интерфејс

A

Аналоген сигнал

РСТ

Ресетирајте го пинот со слаб отпорник за повлекување

_f(1) _a(2) _u(3) _h(4)

Опција за FT I/O I2C FM+ опција Аналогна опција (обезбедена од VDDA за аналогниот дел од I/O) USB опција (обезбедена од VDD3V3_USBxx за USB делот од I/O) Излез со голема брзина за 1.8V типичен VDD (за SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Опција со многу голема брзина за 1.8V типична VDD (за ETH, SPI, SDMMC, QUADSPI, TRACE)

Освен ако не е поинаку наведено со забелешка, сите влезно-излезни приклучоци се поставуваат како лебдечки влезови за време и по ресетирањето.

Функции избрани преку регистрите GPIOx_AFR

Функции директно избрани/овозможени преку периферни регистри

1. Поврзаните I/O структури во Табела 7 се: FT_f, FT_fh, FT_fvh 2. Поврзаните I/O структури во Табела 7 се: FT_a, FT_ha, FT_vha 3. Поврзаните I/O структури во Табела 7 се: FT_u 4. Поврзаните I/O структури во Табела 7 се: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Поврзаните I/O структури во Табела 7 се: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Пин-аут, опис на пинот и алтернативни функции

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
Б2 Д1 Б3 Б1 Г6 Ц2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

Влез/Излез FT_h

VSS VDD

S

–

S

–

ПЕ11

Влез/Излез FT_vh

PF5

Влез/Излез FT_h

PD3

Влез/Излез FT_f

ПЕ14

Влез/Излез FT_h

VDDCPU

S

–

PD0

Влезно/Излезно FT

PH12

Влез/Излез FT_fh

PB6

Влез/Излез FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(подигање)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(подигање)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(подигање)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(подигање)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

ТРАКЕДЕН6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Пин-аут, опис на пинот и алтернативни функции

STM32MP133C/F

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

Влезно/Излезно FT

Влез/Излез FT_fh

Влез/Излез FT_f

Влез/Излез FT_h

S

–

Влез/Излез FT_h

S

–

Влез/Излез FT_h

Влез/Излез FT_f

Влез/Излез FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(подигање)

ТРАКЕД9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(подигање)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(подигање),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(boot)/FMC_A16,

UART7_RX

ДБТРГО, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(подигање)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(подигање)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Пин-аут, опис на пинот и алтернативни функции

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Влез/Излез FT_h

VDDCPU PG5

S

–

Влез/Излез FT_h

PG15

Влез/Излез FT_h

PG10

Влез/Излез FT_h

VSS

S

–

PF10

Влез/Излез FT_h

VDDCORE S

–

PF6

Влез/Излез FT_vh

VSS VDD

S

–

S

–

PF9

Влез/Излез FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(подигање),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(подигање)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(подигање),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_MK

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(подигање),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Пин-аут, опис на пинот и алтернативни функции

STM32MP133C/F

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

Влез/Излез FT_h

S

–

Влез/Излез FT_h

S

–

Влез/Излез FT_fh

Влез/Излез FT_fh

Влез/Излез FT_h

S

–

S

–

Влезно/Излезно FT

Влезно/Излезно FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(подигање),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

РЕФ_ЦЛК, ФМЦ_А12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

АУТ5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, ТAMP_IN1/TAMP_

АУТ2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Пин-аут, опис на пинот и алтернативни функции

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

J3 J4 N5

PI2

Влезно/Излезно FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ АУТ4, WKUP5

К5 Н4 П4

PI1

Влезно/Излезно FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ АУТ3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

ВБАТ

S

–

–

–

–

L4 N3 P5

PI0

Влезно/Излезно FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ АУТ1

К2 М2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

К1 М1 М2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

М10 М4 Н9

ВДД

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

Влез/Излез FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

М2 Ј8 П2

PA8

Влез/Излез FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

ТРАЦЕЦЛК, ТИМ2_ЕТР,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

Л1 Т1 Н1

ПЕ2

Влез/Излез FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Пин-аут, опис на пинот и алтернативни функции

STM32MP133C/F

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

М1 Ј7 П3

PF7

Влез/Излез FT_vh –

М3 Р1 Р2

PG11

Влез/Излез FT_vh –

L3 J6 N3

PH6

Влез/Излез FT_fh –

Н2 П4 Р1

PG1

Влез/Излез FT_vh –

М11 – Н12

ВДД

S

–

–

N1 R2 T2

ПЕ6

Влез/Излез FT_vh –

P1 P1 T3 PH0-OSC_IN Влез/Излез FT

–

Г9 У1 Н11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT Влез/Излез FT

–

Р2 Т2 Р3

PH3

Влез/Излез FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(подигање),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Пин-аут, опис на пинот и алтернативни функции

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

L5 U2 W1

PG3

Влез/Излез FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

Влезно/Излезно FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

Т1 Л6 В2

PG12

Влезно/Излезно FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

ВДД

S

–

–

–

Г10 Е8 Т1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Влез/Излез FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

РЕФ_ЦЛК,

QUADSPI_BK1_IO2,

FMC_NE1

П3 К7 Т4

PA13

Влезно/Излезно FT

–

ДБТРГО, ДБТРГИ, МКО1, УАРТ4_ТХ

R3 R4 W3 PWR_CPU_ON O FT

–

–

Т2 N5 Y1

PA11

Влез/Излез FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

Влез/Излез FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_MK

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Пин-аут, опис на пинот и алтернативни функции

STM32MP133C/F

Број на пинови

Табела 7. Дефиниции на топчиња STM32MP133C/F (продолжение)

Функции на топката

Име на пин (функција по
ресетирање)

Алтернативни функции

Дополнителни функции

LFBGA289 TFBGA289 TFBGA320
Влезно/Излезна структура од тип на пин
Белешки

П4 У4

Y2

PF14 (JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

Влез/Излез FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

Влез/Излез FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

Ф10 -

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

Влез/Излез FT_a

Влез/Излез FT_a Влез/Излез FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

Т3 Т4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

Влез/Излез FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

Т4 Ј9 АА4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

Влез/Излез FT_vha –

VREF+

S

–

–

ВДДА

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, ТAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Документи / ресурси

STMicroelectronics STM32MP133C F 32-битна крачна кортекс-A7 1GHz MPU [pdf] Упатство за корисникот STM32MP133C F 32-битна рака Cortex-A7 1GHz MPU, STM32MP133C, F 32-битна рака Cortex-A7 1GHz MPU, рака Cortex-A7 1GHz MPU, 1GHz, MPU

Референци

• Упатство за употреба