STMicroelectronics STM32MP133C F 32-Bit Arm Cortex-A7 1GHz MPU

Technische Daten

• Kern: Arm Cortex-A7
• Speicher: Externes SDRAM, eingebettetes SRAM
• Datenbus: 16-Bit-Parallelschnittstelle
• Sicherheit: Reset und Energieverwaltung, LPLV-Stop2, Standby
• Gehäuse: LFBGA, TFBGA mit Mindestabstand 0.5 mm
• Uhrverwaltung
• Allgemeine Ein-/Ausgänge
• Verbindungsmatrix
• 4 DMA-Controller
• Kommunikationsperipheriegeräte: Bis zu 29
• Analoge Peripheriegeräte: 6
• Timer: Bis zu 24, Watchdogs: 2
• Hardwarebeschleunigung
• Debug-Modus
• Sicherungen: 3072-Bit einschließlich eindeutiger ID und HUK für AES 256-Schlüssel
• ECOPACK2-konform

Arm Cortex-A7-Subsystem

Das Arm Cortex-A7-Subsystem des STM32MP133C/F bietet…

Erinnerungen

Das Gerät enthält externes SDRAM und eingebettetes SRAM zur Datenspeicherung …

DDR-Controller

Der DDR3/DDR3L/LPDDR2/LPDDR3-Controller verwaltet den Speicherzugriff…

Stromversorgungsmanagement
Das Stromversorgungsschema und der Supervisor sorgen für eine stabile Stromversorgung …

Uhrverwaltung
Das RCC kümmert sich um die Taktverteilung und Konfigurationen …

Allgemeine Ein-/Ausgänge (GPIOs)
Die GPIOs bieten Schnittstellenfunktionen für externe Geräte …

TrustZone-Schutzcontroller
Der ETZPC erhöht die Systemsicherheit durch die Verwaltung von Zugriffsrechten…

Bus-Interconnect-Matrix
Die Matrix erleichtert den Datentransfer zwischen verschiedenen Modulen…

FAQs

F: Wie viele Kommunikationsperipheriegeräte werden maximal unterstützt?
A: Der STM32MP133C/F unterstützt bis zu 29 Kommunikationsperipheriegeräte.

F: Wie viele analoge Peripheriegeräte sind verfügbar?
A: Das Gerät bietet 6 analoge Peripheriegeräte für verschiedene analoge Funktionen.

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STM32MP133C STM32MP133F

Arm® Cortex®-A7 bis zu 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 Timer, Audio, Krypto und erweiterte Sicherheit
Datenblatt – Produktionsdaten

Merkmale
Enthält die modernste patentierte ST-Technologie
Kern
· 32-Bit Arm® Cortex®-A7 L1 32 KByte I / 32 KByte D 128 KByte einheitlicher Level-2-Cache Arm® NEONTM und Arm® TrustZone®

Erinnerungen
· Externer DDR-Speicher bis zu 1 GByte bis zu LPDDR2/LPDDR3-1066 16-Bit bis zu DDR3/DDR3L-1066 16-Bit
· 168 KByte internes SRAM: 128 KByte AXI SYSRAM + 32 KByte AHB SRAM und 8 KByte SRAM in der Backup-Domäne
· Duale Quad-SPI-Speicherschnittstelle · Flexibler externer Speichercontroller mit bis zu
16-Bit-Datenbus: parallele Schnittstelle zum Anschluss externer ICs und SLC-NAND-Speicher mit bis zu 8-Bit-ECC
Sicherheit
· Sicherer Start, TrustZone®-Peripheriegeräte, 12 xtamper Pins inklusive 5 x aktivem tampers
· Temperatur, Voltage, Frequenz- und 32-kHz-Überwachung
Reset und Energieverwaltung
· 1.71 V bis 3.6 VI/Os-Versorgung (5 V-tolerante I/Os) · POR, PDR, PVD und BOR · On-Chip-LDOs (USB 1.8 V, 1.1 V) · Backup-Regler (~0.9 V) · Interne Temperatursensoren · Energiesparmodi: Sleep, Stop, LPLV-Stop,
LPLV-Stop2 und Standby

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Rastermaß 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
Mindestabstand 0.5 mm

· DDR-Erhaltung im Standby-Modus · Steuerung für PMIC-Begleitchip

Uhrenverwaltung
· Interne Oszillatoren: 64 MHz HSI-Oszillator, 4 MHz CSI-Oszillator, 32 kHz LSI-Oszillator
· Externe Oszillatoren: 8-48 MHz HSE-Oszillator, 32.768 kHz LSE-Oszillator
· 4 × PLLs mit Fractional-Modus

Universelle Ein-/Ausgänge
· Bis zu 135 sichere I/O-Ports mit Interrupt-Funktion
· Bis zu 6 Weckrufe

Verbindungsmatrix
· 2 Busmatrizen 64-Bit Arm® AMBA® AXI-Verbindung, bis zu 266 MHz 32-Bit Arm® AMBA® AHB-Verbindung, bis zu 209 MHz

4 DMA-Controller zur Entlastung der CPU
· 56 physikalische Kanäle insgesamt
· 1 x Hochgeschwindigkeits-Master-Direktspeicherzugriffscontroller (MDMA) für allgemeine Zwecke
· 3 × Dual-Port-DMAs mit FIFO- und Request-Router-Funktionen für optimales Peripheriemanagement

September 2024
Hierbei handelt es sich um Informationen zu einem Produkt in voller Produktion.

DS13875 Rev 5

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STM32MP133C/F

Bis zu 29 Kommunikationsperipheriegeräte
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816-Schnittstelle, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, davon 4 mit Vollduplex
I2S-Audio-Klassengenauigkeit über internes Audio-PLL oder externen Taktgeber)(+2 QUADSPI + 4 mit USART) · 2 × SAI (Stereo-Audio: I2S, PDM, SPDIF Tx) · SPDIF Rx mit 4 Eingängen · 2 × SDMMC bis zu 8 Bit (SD/e·MMCTM/SDIO) · 2 × CAN-Controller mit Unterstützung für CAN-FD-Protokoll · 2 × USB 2.0-Hochgeschwindigkeitshost oder 1 × USB 2.0-Hochgeschwindigkeitshost

+ 1 × USB 2.0 High-Speed-OTG gleichzeitig · 2 x Ethernet MAC/GMAC IEEE 1588v2 Hardware, MII/RMII/RGMII
6 analoge Peripheriegeräte
· 2 × ADCs mit 12-Bit max. Auflösung bis zu 5 Msps
· 1 x Temperatursensor · 1 x Digitalfilter für Sigma-Delta-Modulator
(DFSDM) mit 4 Kanälen und 2 Filtern · Interne oder externe ADC-Referenz VREF+
Bis zu 24 Timer und 2 Watchdogs
· 2 × 32-Bit-Timer mit bis zu 4 IC/OC/PWM oder Impulszähler und Quadratur-(Inkremental-)Encoder-Eingang
· 2 × 16-Bit Advanced Timer · 10 × 16-Bit General-Purpose Timer (einschließlich
2 Basistimer ohne PWM) · 5 × 16-Bit-Low-Power-Timer · Sichere RTC mit einer Genauigkeit von unter einer Sekunde und
Hardware-Kalender · 4 Cortex®-A7-Systemtimer (sicher,
nicht sicher, virtuell, Hypervisor) · 2 × unabhängige Watchdogs
Hardwarebeschleunigung
· AES 128, 192, 256 DES/TDES

2 (unabhängig, unabhängig sicher) 5 (2 sicherbar) 4 5 (3 sicherbar)
4 + 4 (einschließlich 2 sicherbarer USART), einige können eine Bootquelle sein
2 (bis zu 4 Audiokanäle), mit I2S Master/Slave, PCM-Eingang, SPDIF-TX 2 Ports
Eingebettetes HSPHY mit BCD Eingebettetes HS PHY mit BCD (sicherbar), kann eine Boot-Quelle sein
2 × HS gemeinsam genutzt zwischen Host und OTG 4 Eingänge

2 (1 × TTCAN), Taktkalibrierung, 10 KByte gemeinsam genutzter Puffer 2 (8 + 8 Bit) (sicherbar), e·MMC oder SD können eine Bootquelle sein 2 optionale unabhängige Stromversorgungen für SD-Kartenschnittstellen
1 (Dual-Quad) (sicherbar), kann eine Bootquelle sein

–
–
Stiefel
–
Stiefel
Boot Boot
(1)

Parallele Adresse/Daten 8/16-Bit FMC Paralleler AD-Mux 8/16-Bit
NAND 8/16-Bit 10/100M/Gigabit Ethernet DMA-Kryptographie
Hash Echter Zufallszahlengenerator Fuses (einmalig programmierbar)

4 × CS, bis zu 4 × 64 MByte
Ja, 2× CS, SLC, BCH4/8, kann eine Bootquelle sein 2 x (MII, RMI, RGMII) mit PTP und EEE (sicherbar)
3 Instanzen (1 sicher), 33-Kanal-MDMA-PKA (mit DPA-Schutz), DES, TDES, AES (mit DPA-Schutz)
(alle sicherbar) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(sicherbar) True-RNG (sicherbar) 3072 effektive Bits (sicher, 1280 Bits für den Benutzer verfügbar)

–
Stiefel -
–

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STM32MP133C/F

Beschreibung

Tabelle 1. STM32MP133C/F-Funktionen und Peripherieanzahl (Fortsetzung)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Sonstiges

Merkmale

LFBGA289

TFBGA289

TFBGA320

GPIOs mit Interrupt (Gesamtzahl)

135(2)

Sicherbare GPIOs Wakeup-Pins

Alle
6

Tamper Pins (aktive tampäh)

12 (5)

DFSDM Bis zu 12-Bit synchronisierter ADC

4 Eingangskanäle mit 2 Filtern

–

2(3) (bis zu 5 Msps bei jeweils 12 Bit) (sicherbar)

ADC1: 19 Kanäle, davon 1x intern, 18 Kanäle verfügbar für

12-Bit-ADC-Kanäle insgesamt (4)

Benutzer inklusive 8-fach Differenzial

–

ADC2: 18 Kanäle, davon 6x intern, 12 Kanäle verfügbar für

Benutzer inklusive 6-fach Differenzial

Interner ADC VREF VREF+ Eingangspin

1.65 V, 1.8 V, 2.048 V, 2.5 V oder VREF+ Eingang –
Ja

1. QUADSPI kann entweder von dedizierten GPIOs oder mithilfe einiger FMC Nand8-Boot-GPIOs (PD4, PD1, PD5, PE9, PD11, PD15) booten (siehe Tabelle 7: STM32MP133C/F-Balldefinitionen).
2. Diese Gesamt-GPIO-Anzahl umfasst vier JTAG GPIOs und drei BOOT-GPIOs mit eingeschränkter Nutzung (kann während des Boundary Scan oder Bootens mit der Verbindung externer Geräte in Konflikt geraten).
3. Wenn beide ADCs verwendet werden, sollte der Kerneltakt für beide ADCs gleich sein und die eingebetteten ADC-Vorteiler können nicht verwendet werden.
4. Darüber hinaus gibt es auch interne Kanäle: – ADC1 interner Kanal: VREFINT – ADC2 interne Kanäle: Temperatur, internes Volumentage-Referenz, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

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Beschreibung 18/219

STM32MP133C/F

Abbildung 1. Blockdiagramm STM32MP133C/F

IC-Zubehör

@VDDA

HSI

AXIM: Arm 64-Bit-AXI-Verbindung (266 MHz) T

@VDDCPU

Allgemeine Geschäftsbedingungen

T

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32 D$

32 I$

CNT (Zeitgeber) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asynchron

128 Bit

TT

CSI

LSI

Debug-Zeitenamp

Generator TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128 KB

ROM 128 KB

38

2 x ETH MAC
10/100/1000 (kein GMII)

FIFO

TT

T

BKPSRAM 8 KB

T

Zufallszahlengenerator

T

HASCH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asynchron

T

CRYP

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (dual) T

37

16b

FMC

T

CRC

T

DLYBSD1

(SDMMC1 DLY-Steuerung)

T

DLYBSD2

(SDMMC2 DLY-Steuerung)

T

DLYBQS

(QUADSPI DLY-Steuerung)

FIFO FIFO

100 % Rabatt auf alle Artikel

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS-Host)

PLLUSB

FIFO

T

PKA

FIFO

T MDMA 32 Kanäle

AXIMC TT

17 16b Trace-Anschluss

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

OTP-Sicherungen

@VDDA

2

RTC / AWU

T

12

TAMP / Backup-Regs T

@VBAT

2

LSE (32 kHz XTAL)

T

Systemtaktung STGENC

Generation

STGENR

USBPHYC
(USB 2 x PHY-Steuerung)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

BOOT-Pins

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4-Kanal-DFSDM

Puffer 10 KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8 KB FIFO
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asynchron AHB2APB

SRAM1 16 KB T SRAM2 8 KB T SRAM3 8 KB T

AHB2APB

DMA1
8 Streams
DMAMUX1
DMA2
8 Streams

DMAMUX2

DMA3
8 Streams

T

PMB (Prozessmonitor)
DTS (digitaler Temperatursensor)

Bandtage Regulierungsbehörden

@VDDA

Versorgungsüberwachung

FIFO

FIFO

FIFO

2×2-Matrix
AHB2APB

64-Bit-AXI

64-Bit-AXI-Master

32 Bit AHB 32 Bit AHB-Master

32-Bit-APB

T TrustZone-Sicherheitsschutz

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-Bit-Multi-AHB-Busmatrix (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16weiter

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Smartcard IrDA

5

T

USART2

Smartcard IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filter Filter Filter

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Smartcard IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filterfilter

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Smartcard IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

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STM32MP133C/F

3

Funktionsüberview

Funktionsüberview

3.1
3.1.1
3.1.2

Arm Cortex-A7-Subsystem
Merkmale
· ARMv7-A-Architektur · 32 KByte L1-Befehlscache · 32 KByte L1-Datencache · 128 KByte Level-2-Cache · Arm + Thumb®-2-Befehlssatz · Arm TrustZone-Sicherheitstechnologie · Arm NEON Advanced SIMD · DSP- und SIMD-Erweiterungen · VFPv4-Gleitkomma · Unterstützung für Hardwarevirtualisierung · Embedded Trace Module (ETM) · Integrierter generischer Interrupt-Controller (GIC) mit 160 gemeinsam genutzten Peripherie-Interrupts · Integrierter generischer Timer (CNT)
Überview
Der Cortex-A7-Prozessor ist ein äußerst energieeffizienter Anwendungsprozessor, der für hohe Leistung in High-End-Wearables und anderen stromsparenden Embedded- und Consumer-Anwendungen entwickelt wurde. Er bietet bis zu 20 % mehr Single-Thread-Leistung als der Cortex-A5 und eine ähnliche Leistung wie der Cortex-A9.
Der Cortex-A7 enthält alle Funktionen der Hochleistungsprozessoren Cortex-A15 und CortexA17, einschließlich Virtualisierungsunterstützung in Hardware, NEON und 128-Bit-AMBA 4 AXI-Busschnittstelle.
Der Cortex-A7 Prozessor baut auf dem energieeffizienten 8-s auftagDie Pipeline des Cortex-A5-Prozessors. Er profitiert außerdem von einem integrierten L2-Cache, der auf geringen Stromverbrauch ausgelegt ist, mit geringeren Transaktionslatenzen und verbesserter Betriebssystemunterstützung für die Cache-Wartung. Darüber hinaus bietet er eine verbesserte Sprungvorhersage und eine verbesserte Speichersystemleistung mit 64-Bit-Loadstore-Pfad, 128-Bit-AMBA-4-AXI-Bussen und erhöhter TLB-Größe (256 Einträge, gegenüber 128 Einträgen bei Cortex-A9 und Cortex-A5). Dies erhöht die Leistung bei großen Workloads wie web Surfen.
Thumb-2-Technologie
Liefert die Spitzenleistung von herkömmlichem Arm-Code und sorgt gleichzeitig für eine Reduzierung des Speicherbedarfs für die Befehlsspeicherung um bis zu 30 %.
TrustZone-Technologie
Gewährleistet die zuverlässige Implementierung von Sicherheitsanwendungen – vom Digital Rights Management bis zum elektronischen Bezahlen. Umfassende Unterstützung durch Technologie- und Industriepartner.

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Funktionsüberview

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NEON
Die NEON-Technologie beschleunigt Multimedia- und Signalverarbeitungsalgorithmen wie Videokodierung/-dekodierung, 2D-/3D-Grafiken, Gaming, Audio- und Sprachverarbeitung, Bildverarbeitung, Telefonie und Klangsynthese. Der Cortex-A7 bietet eine Engine, die sowohl die Leistung und Funktionalität der Cortex-A7-Fließkommaeinheit (FPU) als auch eine Implementierung des erweiterten NEON-SIMD-Befehlssatzes zur weiteren Beschleunigung von Medien- und Signalverarbeitungsfunktionen bietet. NEON erweitert die FPU des Cortex-A7-Prozessors um einen Quad-MAC und einen zusätzlichen 64-Bit- und 128-Bit-Registersatz und unterstützt damit eine Vielzahl von SIMD-Operationen für 8-, 16- und 32-Bit-Ganzzahlen sowie 32-Bit-Fließkommazahlen.
Hardwarevirtualisierung
Hocheffiziente Hardwareunterstützung für Datenmanagement und Arbitrierung, wodurch mehrere Softwareumgebungen und deren Anwendungen gleichzeitig auf die Systemfunktionen zugreifen können. Dies ermöglicht die Realisierung robuster Geräte mit gut voneinander isolierten virtuellen Umgebungen.
Optimierte L1-Caches
Leistungs- und energieoptimierte L1-Caches kombinieren Techniken zur minimalen Zugriffslatenz, um die Leistung zu maximieren und den Stromverbrauch zu minimieren.
Integrierter L2-Cache-Controller
Bietet Zugriff auf den zwischengespeicherten Speicher mit geringer Latenz und hoher Bandbreite bei hoher Frequenz oder reduziert den Stromverbrauch, der mit dem Off-Chip-Speicherzugriff verbunden ist.
Cortex-A7-Gleitkommaeinheit (FPU)
Die FPU bietet leistungsstarke Gleitkommaanweisungen mit einfacher und doppelter Genauigkeit, die mit der Arm VFPv4-Architektur kompatibel sind, die softwarekompatibel mit früheren Generationen von Arm-Gleitkomma-Coprozessoren ist.
Snoop-Steuereinheit (SCU)
Die SCU ist für die Verwaltung der Verbindung, Arbitrierung, Kommunikation, Cache-zu-Cache- und Systemspeicherübertragungen, Cache-Kohärenz und anderer Funktionen für den Prozessor verantwortlich.
Diese Systemkohärenz reduziert auch die Softwarekomplexität, die mit der Aufrechterhaltung der Softwarekohärenz innerhalb jedes Betriebssystemtreibers verbunden ist.
Generischer Interrupt-Controller (GIC)
Durch die Implementierung des standardisierten und strukturierten Interrupt-Controllers bietet der GIC einen umfassenden und flexiblen Ansatz für die Kommunikation zwischen Prozessoren sowie das Routing und die Priorisierung von Systeminterrupts.
Unterstützt bis zu 192 unabhängige Interrupts unter Softwaresteuerung, Hardwarepriorisierung und Weiterleitung zwischen dem Betriebssystem und der TrustZone-Softwareverwaltungsebene.
Diese Routing-Flexibilität und die Unterstützung der Virtualisierung von Interrupts im Betriebssystem stellen eine der wichtigsten Funktionen dar, die zur Verbesserung der Fähigkeiten einer Lösung mit Hypervisor erforderlich sind.

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Funktionsüberview

3.2
3.2.1
3.2.2

Erinnerungen
Externes SDRAM
Die STM32MP133C/F-Geräte enthalten einen Controller für externes SDRAM, der Folgendes unterstützt: · LPDDR2 oder LPDDR3, 16-Bit-Daten, bis zu 1 GByte, bis zu 533 MHz Takt · DDR3 oder DDR3L, 16-Bit-Daten, bis zu 1 GByte, bis zu 533 MHz Takt
Eingebetteter SRAM
Alle Geräte verfügen über: · SYSRAM: 128 KByte (mit programmierbarer Sicherheitszone) · AHB SRAM: 32 KByte (sicherbar) · BKPSRAM (Backup-SRAM): 8 KByte
Der Inhalt dieses Bereichs ist vor möglichen unerwünschten Schreibzugriffen geschützt und kann im Standby- oder VBAT-Modus beibehalten werden. BKPSRAM kann (in ETZPC) so definiert werden, dass nur sichere Software darauf zugreifen kann.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3-Controller (DDRCTRL)

DDRCTRL bietet in Kombination mit DDRPHYC eine komplette Speicherschnittstellenlösung für das DDR-Speichersubsystem. · Eine 64-Bit-AMBA-4-AXI-Port-Schnittstelle (XPI) · AXI-Takt asynchron zum Controller · DDR-Speicherverschlüsselungs-Engine (DDRMCE) mit AES-128 DDR-On-the-Fly-Schreibzugriff
Verschlüsselung/Lesentschlüsselung. · Unterstützte Standards:
JEDEC DDR3 SDRAM-Spezifikation, JESD79-3E für DDR3/3L mit 16-Bit-Schnittstelle
JEDEC LPDDR2 SDRAM-Spezifikation, JESD209-2E für LPDDR2 mit 16-Bit-Schnittstelle
JEDEC LPDDR3 SDRAM-Spezifikation, JESD209-3B für LPDDR3 mit 16-Bit-Schnittstelle
· Erweiterter Scheduler und SDRAM-Befehlsgenerator · Programmierbare volle Datenbreite (16 Bit) oder halbe Datenbreite (8 Bit) · Erweiterte QoS-Unterstützung mit drei Verkehrsklassen beim Lesen und zwei Verkehrsklassen beim Schreiben · Optionen zur Vermeidung der Aushungerung von Verkehr mit niedrigerer Priorität · Garantierte Kohärenz für Write-after-Read (WAR) und Read-after-Write (RAW) auf
AXI-Ports · Programmierbare Unterstützung für Burst-Längenoptionen (4, 8, 16) · Schreibkombination, um mehrere Schreibvorgänge an die gleiche Adresse zu einem
Einzelschreibvorgang · Single-Rank-Konfiguration

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Funktionsüberview

STM32MP133C/F

· Unterstützung des automatischen Ein- und Ausschaltens des SDRAM beim Ausbleiben von Transaktionen für eine programmierbare Zeit
· Unterstützung des automatischen Clock-Stopps (LPDDR2/3) beim Ein- und Aussteigen aufgrund fehlender Transaktionseingänge
· Unterstützung des automatischen Energiesparmodus, der durch das Ausbleiben von Transaktionen für eine programmierbare Zeit über die Hardware-Energiesparschnittstelle verursacht wird
· Programmierbare Paging-Richtlinie · Unterstützung des automatischen oder softwaregesteuerten Self-Refresh-Ein- und -Ausstiegs · Unterstützung des Deep-Power-Down-Ein- und -Ausstiegs unter Softwaresteuerung (LPDDR2 und
LPDDR3) · Unterstützung expliziter SDRAM-Modus-Registeraktualisierungen unter Softwaresteuerung · Flexible Adresszuordnungslogik für anwendungsspezifisches Mapping von Zeilen, Spalten,
Bankbits · Vom Benutzer wählbare Optionen zur Aktualisierungssteuerung · DDRPERFM-assoziierter Block zur Unterstützung der Leistungsüberwachung und -optimierung
DDRCTRL und DDRPHYC können (in ETZPC) als nur für sichere Software zugänglich definiert werden.
Die Hauptfunktionen von DDRMCE (DDR Memory Cypher Engine) sind unten aufgeführt: · AXI-Systembus-Master/Slave-Schnittstellen (64 Bit) · Inline-Verschlüsselung (für Schreibvorgänge) und Entschlüsselung (für Lesevorgänge), basierend auf einer eingebetteten Firewall
Programmierung · Zwei Verschlüsselungsmodi pro Region (maximal eine Region): keine Verschlüsselung (Bypass-Modus),
Blockchiffremodus · Anfang und Ende der Regionen mit 64-Kbyte-Granularität definiert · Standardfilterung (Region 0): Jeder Zugriff erlaubt · Regionszugriffsfilterung: keine
Unterstützte Blockchiffre: AES Unterstützter Verkettungsmodus · Der Blockmodus mit AES-Chiffre ist mit dem ECB-Modus kompatibel, der in der NIST FIPS-Publikation 197 Advanced Encryption Standard (AES) angegeben ist, mit einer zugehörigen Schlüsselableitungsfunktion basierend auf dem Keccak-400-Algorithmus, veröffentlicht unter https://keccak.team webSite. · Ein Satz schreibgeschützter und sperrbarer Hauptschlüsselregister · AHB-Konfigurationsport, privilegiert

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STM32MP133C/F

Funktionsüberview

3.4

TrustZone-Adressraum-Controller für DDR (TZC)

TZC wird verwendet, um Lese-/Schreibzugriffe auf den DDR-Controller entsprechend den TrustZone-Rechten und entsprechend dem nicht sicheren Master (NSAID) in bis zu neun programmierbaren Regionen zu filtern: · Konfiguration wird nur von vertrauenswürdiger Software unterstützt · Eine Filtereinheit · Neun Regionen:
Region 0 ist immer aktiviert und deckt den gesamten Adressbereich ab. Die Regionen 1 bis 8 haben programmierbare Basis-/Endadressen und können zugewiesen werden an
einen oder beide Filter. · Sichere und nicht sichere Zugriffsberechtigungen werden pro Region programmiert · Nicht sichere Zugriffe werden gemäß NSAID gefiltert · Vom gleichen Filter kontrollierte Regionen dürfen sich nicht überschneiden · Fehlermodi mit Fehler und/oder Unterbrechung · Akzeptanzfähigkeit = 256 · Gatekeeper-Logik zum Aktivieren und Deaktivieren jedes Filters · Spekulative Zugriffe

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Funktionsüberview

STM32MP133C/F

3.5

Startmodi

Beim Start wird die vom internen Boot-ROM verwendete Boot-Quelle durch den BOOT-Pin und die OTP-Bytes ausgewählt.

Tabelle 2. Boot-Modi

BOOT2 BOOT1 BOOT0 Initialer Boot-Modus

Kommentare

Warten auf eingehende Verbindung am:

0

0

0

UART und USB(1)

USART3/6 und UART4/5/7/8 auf Standard-Pins

USB-Hochgeschwindigkeitsgerät auf OTG_HS_DP/DM-Pins(2)

0

0

1 Serieller NOR-Flash(3) Serieller NOR-Flash auf QUADSPI(5)

0

1

0

e·MMC(3)

e·MMC auf SDMMC2 (Standard)(5)(6)

0

1

1

NAND-Flash(3)

SLC NAND-Flash auf FMC

1

0

0

Entwicklungsboot (kein Flash-Speicherboot)

Wird verwendet, um Debug-Zugriff zu erhalten, ohne vom Flash-Speicher zu booten(4)

1

0

1

SD-Karte(3)

SD-Karte auf SDMMC1 (Standard)(5)(6)

Warten auf eingehende Verbindung am:

1

1

0 UART und USB(1)(3) USART3/6 und UART4/5/7/8 auf Standard-Pins

USB-Hochgeschwindigkeitsgerät auf OTG_HS_DP/DM-Pins(2)

1

1

1 Serieller NAND-Flash(3) Serieller NAND-Flash auf QUADSPI(5)

1. Kann durch OTP-Einstellungen deaktiviert werden. 2. USB erfordert HSE-Takt/Quarz (siehe AN5474 für unterstützte Frequenzen mit und ohne OTP-Einstellungen). 3. Die Boot-Quelle kann durch OTP-Einstellungen geändert werden (z. B.ample initialer Bootvorgang auf SD-Karte, dann e·MMC mit OTP-Einstellungen). 4. Cortex®-A7-Kern in Endlosschleife schaltet PA13 um. 5. Standard-Pins können per OTP geändert werden. 6. Alternativ kann per OTP eine andere SDMMC-Schnittstelle als diese Standardschnittstelle ausgewählt werden.

Obwohl der Low-Level-Boot über interne Taktgeber erfolgt, erfordern die von ST bereitgestellten Softwarepakete sowie wichtige externe Schnittstellen wie DDR, USB (aber nicht darauf beschränkt) den Anschluss eines Kristalls oder externen Oszillators an HSE-Pins.
Einschränkungen und Empfehlungen bezüglich der HSE-Pin-Verbindung und der unterstützten Frequenzen finden Sie unter RM0475 „STM32MP13xx – erweiterte Arm®-basierte 32-Bit-MPUs“ oder AN5474 „Erste Schritte mit der Hardwareentwicklung für STM32MP13xx-Linien“.

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3.6

Stromversorgungsmanagement

3.6.1
Vorsicht:

Stromversorgungsschema
· VDD ist die Hauptversorgung für I/Os und interne Teile, die im Standby-Modus mit Strom versorgt werden. Nützliche VoltagDer Bereich beträgt 1.71 V bis 3.6 V (1.8 V, 2.5 V, 3.0 V oder 3.3 V typ.)
VDD_PLL und VDD_ANA müssen sternförmig mit VDD verbunden sein. · VDDCPU ist die dedizierte Vol der Cortex-A7-CPUtagDie Lieferung, deren Wert von der
gewünschte CPU-Frequenz. 1.22 V bis 1.38 V im Run-Modus. VDD muss vor VDDCPU vorhanden sein. · VDDCORE ist die wichtigste digitale Spannungtage und wird normalerweise im Standby-Modus heruntergefahren.tagDer Bereich liegt im Run-Modus zwischen 1.21 V und 1.29 V. VDD muss vor VDDCORE anliegen. · Der VBAT-Pin kann an die externe Batterie angeschlossen werden (1.6 V < VBAT < 3.6 V). Wird keine externe Batterie verwendet, muss dieser Pin an VDD angeschlossen werden. · VDDA ist die analoge (ADC/VREF), Versorgungsspannungtage (1.62 V bis 3.6 V). Die Verwendung des internen VREF+ erfordert einen VDDA-Wert gleich oder höher als VREF+ + 0.3 V. · Der VDDA1V8_REG-Pin ist der Ausgang des internen Reglers, der intern mit USB PHY und USB PLL verbunden ist. Der interne VDDA1V8_REG-Regler ist standardmäßig aktiviert und kann per Software gesteuert werden. Im Standby-Modus ist er immer abgeschaltet.
Der BYPASS_REG1V8-Pin darf niemals potentialfrei bleiben. Er muss entweder mit VSS oder VDD verbunden werden, um die Lautstärke zu aktivieren oder zu deaktivieren.tage-Regler. Bei VDD = 1.8 V sollte BYPASS_REG1V8 eingestellt werden. · Der VDDA1V1_REG-Pin ist der Ausgang des internen Reglers, der intern mit dem USB-PHY verbunden ist. Der interne VDDA1V1_REG-Regler ist standardmäßig aktiviert und kann per Software gesteuert werden. Im Standby-Modus ist er immer ausgeschaltet.
· VDD3V3_USBHS ist die USB-Hochgeschwindigkeitsversorgung. VoltagDer Bereich reicht von 3.07 V bis 3.6 V.
VDD3V3_USBHS darf nur dann vorhanden sein, wenn VDDA1V8_REG vorhanden ist. Andernfalls kann es zu dauerhaften Schäden am STM32MP133C/F kommen. Dies muss durch die PMIC-Rangfolge oder durch externe Komponenten bei der Implementierung der Stromversorgung mit diskreten Komponenten sichergestellt werden.
· VDDSD1 und VDDSD2 sind SDMMC1- bzw. SDMMC2-SD-Kartenstromversorgungen zur Unterstützung des Ultrahochgeschwindigkeitsmodus.
· VDDQ_DDR ist die DDR-IO-Versorgung. 1.425 V bis 1.575 V für die Anbindung von DDR3-Speichern (1.5 V typ.)
1.283 V bis 1.45 V für die Anbindung von DDR3L-Speichern (1.35 V typ.)
1.14 V bis 1.3 V für die Anbindung von LPDDR2- oder LPDDR3-Speichern (1.2 V typ.)
Während der Ein- und Ausschaltphasen müssen die folgenden Anforderungen an die Einschaltreihenfolge eingehalten werden:
· Wenn VDD unter 1 V liegt, müssen andere Stromversorgungen (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) unter VDD + 300 mV bleiben.
· Wenn VDD über 1 V liegt, sind alle Netzteile unabhängig.
Während der Ausschaltphase kann VDD nur dann vorübergehend niedriger sein als andere Versorgungen, wenn die dem STM32MP133C/F zugeführte Energie unter 1 mJ bleibt. Dadurch können externe Entkopplungskondensatoren während der Ausschaltphase mit unterschiedlichen Zeitkonstanten entladen werden.

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V 3.6
VBOR0 1

Abbildung 2. Ein-/Ausschaltsequenz

STM32MP133C/F

VDDX(1) VDD

3.6.2
Anmerkung: 26/219

0.3

Ein

Betriebsart

Stromausfall

Zeit

Ungültiges Versorgungsgebiet

VDDX < VDD + 300 mV

VDDX unabhängig von VDD

MSv47490V1

1. VDDX bezieht sich auf jede Stromversorgung unter VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Leiter der Stromversorgung

Die Geräte verfügen über eine integrierte Power-On-Reset-Schaltung (POR)/Power-Down-Reset-Schaltung (PDR), gekoppelt mit einer Brownout-Reset-Schaltung (BOR):
· Power-On-Reset (POR)
Der POR-Supervisor überwacht die VDD-Versorgung und vergleicht sie mit einem festen Schwellenwert. Die Geräte bleiben im Reset-Modus, wenn VDD unter diesem Schwellenwert liegt. · Power-Down-Reset (PDR)
Der PDR-Supervisor überwacht die VDD-Stromversorgung. Ein Reset wird ausgelöst, wenn VDD unter einen festen Schwellenwert fällt.
· Brownout-Reset (BOR)
Der BOR-Supervisor überwacht die VDD-Versorgung. Drei BOR-Schwellenwerte (von 2.1 bis 2.7 V) können über Optionsbytes konfiguriert werden. Fällt die VDD unter diesen Schwellenwert, wird ein Reset ausgelöst.
· Power-on-Reset VDDCORE (POR_VDDCORE) Der POR_VDDCORE-Supervisor überwacht die VDDCORE-Stromversorgung und vergleicht sie mit einem festen Schwellenwert. Die VDDCORE-Domäne bleibt im Reset-Modus, wenn der VDDCORE-Wert unter diesem Schwellenwert liegt.
· Power-Down-Reset VDDCORE (PDR_VDDCORE) Der PDR_VDDCORE-Supervisor überwacht die VDDCORE-Stromversorgung. Ein VDDCORE-Domänen-Reset wird generiert, wenn VDDCORE unter einen festen Schwellenwert fällt.
· Power-on-Reset VDDCPU (POR_VDDCPU) Der POR_VDDCPU-Supervisor überwacht die VDDCPU-Stromversorgung und vergleicht sie mit einem festen Schwellenwert. Die VDDCPU-Domäne bleibt im Reset-Modus, wenn VDDCORE unter diesem Schwellenwert liegt.
Der PDR_ON-Pin ist für Produktionstests von STMicroelectronics reserviert und muss in einer Anwendung immer mit VDD verbunden sein.

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3.7

Niedrigenergiestrategie

Es gibt mehrere Möglichkeiten, den Stromverbrauch des STM32MP133C/F zu reduzieren: · Reduzieren Sie den dynamischen Stromverbrauch durch Verlangsamung der CPU-Taktung und/oder der
Busmatrixtakte und/oder die Steuerung einzelner Peripherietakte. · Sparen Sie Strom, wenn die CPU im Leerlauf ist, indem Sie zwischen den verfügbaren Low-
Energiemodi entsprechend den Anforderungen der Benutzeranwendung. Dadurch wird der beste Kompromiss zwischen kurzer Startzeit, geringem Stromverbrauch und verfügbaren Wakeup-Quellen erreicht. · Verwenden Sie das DVFS (Dynamic Voltage und Frequenzskalierung) Betriebspunkte, die die CPU-Taktfrequenz sowie die VDDCPU-Ausgangsversorgung direkt steuern.
Die Betriebsmodi ermöglichen die Steuerung der Taktverteilung auf die verschiedenen Systemteile und der Systemleistung. Der Systembetriebsmodus wird vom MPU-Subsystem gesteuert.
Die Energiesparmodi des MPU-Subsystems sind unten aufgeführt: · CSleep: Die CPU-Taktfrequenzen werden angehalten und die Peripherietaktfrequenzen arbeiten wie
zuvor im RCC (Reset- und Takt-Controller) eingestellt. · CStop: Die Takte der CPU-Peripherie(n) werden gestoppt. · CStandby: VDDCPU AUS
Die Energiesparmodi CSleep und CStop werden von der CPU aktiviert, wenn die Anweisungen WFI (Warten auf Unterbrechung) oder WFE (Warten auf Ereignis) ausgeführt werden.
Die verfügbaren Systembetriebsmodi sind die folgenden: · Run (System mit voller Leistung, VDDCORE, VDDCPU und Takt EIN) · Stop (Takt AUS) · LP-Stop (Takt AUS) · LPLV-Stop (Takt AUS, VDDCORE- und VDDCPU-Versorgungspegel können gesenkt werden) · LPLV-Stop2 (VDDCPU AUS, VDDCORE gesenkt und Takt AUS) · Standby (VDDCPU, VDDCORE und Takt AUS)

Tabelle 3. System- und CPU-Energiemodus

System-Energiemodus

CPU

Run-Modus

CRun oder CSleep

Stoppmodus LP-Stoppmodus LPLV-Stoppmodus LPLV-Stopp2-Modus
Standby-Modus

CStop oder CStandby CStandby

3.8

Reset- und Clock-Controller (RCC)

Der Takt- und Reset-Controller verwaltet die Generierung aller Takte, das Takt-Gating und die Steuerung der System- und Peripherie-Resets. RCC bietet hohe Flexibilität bei der Wahl der Taktquellen und ermöglicht die Anwendung von Taktverhältnissen zur Verbesserung des Stromverbrauchs. Darüber hinaus können einige Kommunikationsperipheriegeräte, die mit

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3.8.1 3.8.2

zwei verschiedene Taktdomänen (entweder ein Busschnittstellentakt oder ein Kernel-Peripherietakt) kann die Systemfrequenz geändert werden, ohne die Baudrate zu ändern.
Uhrenverwaltung
Die Geräte enthalten vier interne Oszillatoren, zwei Oszillatoren mit externem Kristall oder Resonator, drei interne Oszillatoren mit schneller Startzeit und vier PLLs.
Der RCC empfängt die folgenden Taktquelleneingänge: · Interne Oszillatoren:
64 MHz HSI-Takt (1 % Genauigkeit) 4 MHz CSI-Takt 32 kHz LSI-Takt · Externe Oszillatoren: 8-48 MHz HSE-Takt 32.768 kHz LSE-Takt
Der RCC bietet vier PLLs: · PLL1 ist für die CPU-Taktung vorgesehen. · PLL2 bietet:
Takte für die AXI-SS (einschließlich APB4-, APB5-, AHB5- und AHB6-Brücken) Takte für die DDR-Schnittstelle · PLL3 bietet: Takte für die mehrschichtige AHB- und Peripheriebusmatrix (einschließlich APB1,
APB2, APB3, APB6, AHB1, AHB2 und AHB4) Kernel-Taktgeber für Peripheriegeräte · PLL4 zur Erzeugung der Kernel-Taktgeber für verschiedene Peripheriegeräte
Das System startet mit der HSI-Uhr. Die Benutzeranwendung kann dann die Uhrkonfiguration auswählen.
Quellen zum Zurücksetzen des Systems
Der Power-On-Reset initialisiert alle Register außer dem Debug, einem Teil des RCC, einem Teil der RTC- und Power-Controller-Statusregister sowie der Backup-Power-Domäne.
Ein Anwendungsreset wird aus einer der folgenden Quellen generiert: · ein Reset vom NRST-Pad · ein Reset vom POR- und PDR-Signal (allgemein Power-On-Reset genannt) · ein Reset von BOR (allgemein Brownout genannt) · ein Reset vom unabhängigen Watchdog 1 · ein Reset vom unabhängigen Watchdog 2 · ein Software-Systemreset vom Cortex-A7 (CPU) · ein Fehler auf HSE, wenn die Funktion des Taktsicherheitssystems aktiviert ist
Ein Systemreset wird aus einer der folgenden Quellen generiert: · ein Anwendungsreset · ein Reset vom POR_VDDCORE-Signal · ein Verlassen des Standby-Modus in den Run-Modus

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Ein MPU-Prozessor-Reset wird aus einer der folgenden Quellen generiert: · ein System-Reset · jedes Mal, wenn die MPU CStandby verlässt · ein Software-MPU-Reset vom Cortex-A7 (CPU)

3.9

Allgemeine Ein-/Ausgänge (GPIOs)

Jeder GPIO-Pin kann per Software als Ausgang (Push-Pull oder Open-Drain, mit oder ohne Pull-up oder Pull-down), als Eingang (mit oder ohne Pull-up oder Pull-down) oder als alternative Peripheriefunktion konfiguriert werden. Die meisten GPIO-Pins werden mit digitalen oder analogen alternativen Funktionen gemeinsam genutzt. Alle GPIOs sind hochstromfähig und verfügen über eine Geschwindigkeitsauswahl zur besseren Steuerung von internem Rauschen, Stromverbrauch und elektromagnetischer Emission.
Nach dem Zurücksetzen befinden sich alle GPIOs im Analogmodus, um den Stromverbrauch zu senken.
Die E/A-Konfiguration kann bei Bedarf durch Befolgen einer bestimmten Sequenz gesperrt werden, um ein unbeabsichtigtes Schreiben in die E/A-Register zu vermeiden.
Alle GPIO-Pins können einzeln als sicher eingestellt werden, was bedeutet, dass Softwarezugriffe auf diese GPIOs und zugehörige, als sicher definierte Peripheriegeräte auf sichere Software beschränkt sind, die auf der CPU ausgeführt wird.

3.10
Notiz:

TrustZone-Schutzcontroller (ETZPC)
ETZPC wird verwendet, um die TrustZone-Sicherheit von Busmastern und -slaves mit programmierbaren Sicherheitsattributen (sicherbaren Ressourcen) zu konfigurieren. Beispiele: · Die Größe des On-Chip-SYSRAM-Sicherheitsbereichs kann programmiert werden. · AHB- und APB-Peripheriegeräte können sicher oder ungesichert gemacht werden. · AHB-SRAM kann sicher oder ungesichert gemacht werden.
Standardmäßig sind SYSRAM, AHB-SRAMs und sichere Peripheriegeräte auf „Nur sicheren Zugriff“ eingestellt und daher für nicht sichere Master wie DMA1/DMA2 nicht zugänglich.

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3.11

Bus-Verbindungsmatrix
Die Geräte verfügen über eine AXI-Busmatrix, eine Haupt-AHB-Busmatrix und Busbrücken, die die Verbindung von Busmastern mit Busslaves ermöglichen (siehe Abbildung unten, die Punkte stellen die aktivierten Master/Slave-Verbindungen dar).
Abbildung 3. STM32MP133C/F-Busmatrix

MDMA

SDMMC2

SDMMC1

DBG Von MLAHB-Verbindung USBH

CPU

ETH1 ETH2

128-Bit

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Standard-Slave AXIMC

NIC-400 AXI 64 Bit 266 MHz – 10 Master / 10 Slaves

Von AXIM-Verbindung DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 Bit 209 MHz – 8 Master / 6 Slaves

DDRCTRL 533 MHz AHB-Brücke zu AHB6 Zu MLAHB-Verbindung FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB-Brücke zu AHB5 APB-Brücke zu APB5 APB-Brücke zu DBG APB
AXI 64 synchroner Master-Port AXI 64 synchroner Slave-Port AXI 64 asynchroner Master-Port AXI 64 asynchroner Slave-Port AHB 32 synchroner Master-Port AHB 32 synchroner Slave-Port AHB 32 asynchroner Master-Port AHB 32 asynchroner Slave-Port
Brücke zu AHB2 SRAM1 SRAM2 SRAM3 Zur AXIM-Verbindung Brücke zu AHB4
MSv67511V2

MLAHB

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3.12

DMA-Controller
Zur Entlastung der CPU-Aktivität sind die Geräte mit folgenden DMA-Modulen ausgestattet: · einem Master Direct Memory Access (MDMA)
Der MDMA ist ein Hochgeschwindigkeits-DMA-Controller, der alle Arten von Speicherübertragungen (Peripheriegerät-zu-Speicher, Speicher-zu-Speicher, Speicher-zu-Peripheriegerät) ohne CPU-Eingriff steuert. Er verfügt über eine Master-AXI-Schnittstelle. Der MDMA kann mit anderen DMA-Controllern kommunizieren, um die Standard-DMA-Funktionen zu erweitern, oder periphere DMA-Anfragen direkt verwalten. Jeder der 32 Kanäle kann Blockübertragungen, wiederholte Blockübertragungen und Linked-List-Übertragungen durchführen. Der MDMA kann für sichere Übertragungen in gesicherte Speicher konfiguriert werden. · drei DMA-Controller (nicht sichere DMA1 und DMA2 sowie sichere DMA3). Jeder Controller verfügt über einen Dual-Port-AHB, sodass insgesamt 16 unsichere und XNUMX sichere DMA-Kanäle für FIFO-basierte Blockübertragungen zur Verfügung stehen.
Zwei DMAMUX-Einheiten multiplexen und leiten die DMA-Peripherieanforderungen mit hoher Flexibilität an die drei DMA-Controller weiter, maximieren die Anzahl gleichzeitig ausgeführter DMA-Anforderungen und generieren DMA-Anforderungen aus Peripherieausgabetriggern oder DMA-Ereignissen.
DMAMUX1 ordnet DMA-Anfragen von nicht sicheren Peripheriegeräten den DMA1- und DMA2-Kanälen zu. DMAMUX2 ordnet DMA-Anfragen von sicheren Peripheriegeräten den DMA3-Kanälen zu.

3.13

Erweiterter Interrupt- und Ereigniscontroller (EXTI)
Der erweiterte Interrupt- und Ereignis-Controller (EXTI) steuert das Aufwecken von CPU und System über konfigurierbare und direkte Ereigniseingänge. EXTI stellt Weckanforderungen an die Leistungssteuerung bereit, generiert eine Interruptanforderung an den GIC und Ereignisse an den CPU-Ereigniseingang.
Die EXTI-Weckanforderungen ermöglichen das Aufwecken des Systems aus dem Stoppmodus und das Aufwecken der CPU aus den Modi CStop und CStandby.
Die Interrupt-Anforderungs- und Ereignisanforderungsgenerierung kann auch im Run-Modus verwendet werden.
Der EXTI beinhaltet auch die EXTI IOport-Auswahl.
Jeder Interrupt oder jedes Ereignis kann als sicher eingestellt werden, um den Zugriff ausschließlich auf sichere Software zu beschränken.

3.14

Berechnungseinheit für zyklische Redundanzprüfung (CRC)
Die CRC-Berechnungseinheit (Cyclic Redundancy Check) wird verwendet, um mithilfe eines programmierbaren Polynoms einen CRC-Code zu erhalten.
CRC-basierte Verfahren werden unter anderem zur Überprüfung der Datenübertragung oder der Speicherintegrität eingesetzt. Im Rahmen der Norm EN/IEC 60335-1 bieten sie eine Möglichkeit, die Integrität von Flash-Speichern zu überprüfen. Die CRC-Berechnungseinheit berechnet zur Laufzeit eine Signatur der Software, die mit einer zur Link-Zeit generierten und an einem bestimmten Speicherort gespeicherten Referenzsignatur verglichen wird.

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3.15

Flexibler Speichercontroller (FMC)
Die Hauptfunktionen des FMC-Controllers sind die folgenden: · Schnittstelle mit statisch im Speicher abgebildeten Geräten, einschließlich:
NOR-Flash-Speicher Statischer oder pseudostatischer Direktzugriffsspeicher (SRAM, PSRAM) NAND-Flash-Speicher mit 4-Bit/8-Bit-BCH-Hardware-ECC · 8-, 16-Bit-Datenbusbreite · Unabhängige Chip-Select-Steuerung für jede Speicherbank · Unabhängige Konfiguration für jede Speicherbank · Schreib-FIFO
Die FMC-Konfigurationsregister können gesichert werden.

3.16

Duale Quad-SPI-Speicherschnittstelle (QUADSPI)
QUADSPI ist eine spezialisierte Kommunikationsschnittstelle für Single-, Dual- oder Quad-SPI-Flash-Speicher. Sie kann in drei Modi betrieben werden: · Indirekter Modus: Alle Operationen werden über die QUADSPI-Register ausgeführt. · Statusabfragemodus: Das Statusregister des externen Flash-Speichers wird regelmäßig gelesen und
Bei Flag-Setzen kann ein Interrupt generiert werden. · Memory-mapped-Modus: Der externe Flash-Speicher wird in den Adressraum abgebildet
und wird vom System so betrachtet, als wäre es ein interner Speicher.
Sowohl Durchsatz als auch Kapazität können durch den Dual-Flash-Modus, bei dem gleichzeitig auf zwei Quad-SPI-Flash-Speicher zugegriffen wird, um das Zweifache erhöht werden.
QUADSPI ist mit einem Verzögerungsblock (DLYBQS) gekoppelt, der die Unterstützung externer Datenfrequenzen über 100 MHz ermöglicht.
Die QUADSPI-Konfigurationsregister sowie der Verzögerungsblock können sicher sein.

3.17

Analog-Digital-Wandler (ADC1, ADC2)
Die Bausteine ​​verfügen über zwei Analog-Digital-Wandler, deren Auflösung auf 12, 10, 8 oder 6 Bit konfiguriert werden kann. Jeder ADC nutzt bis zu 18 externe Kanäle und führt Konvertierungen im Single-Shot- oder Scan-Modus durch. Im Scan-Modus erfolgt die automatische Konvertierung an einer ausgewählten Gruppe analoger Eingänge.
Beide ADCs verfügen über absicherbare Busschnittstellen.
Jeder ADC kann von einem DMA-Controller bedient werden, wodurch die automatische Übertragung der vom ADC konvertierten Werte an einen Zielort ohne Softwareaktion möglich ist.
Darüber hinaus kann eine analoge Watchdog-Funktion die konvertierte Lautstärke genau überwachen.tage eines, einiger oder aller ausgewählten Kanäle. Ein Interrupt wird generiert, wenn der konvertiertetage liegt außerhalb der programmierten Grenzwerte.
Um die A/D-Umwandlung und die Timer zu synchronisieren, können die ADCs durch einen der Timer TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 und LPTIM3 ausgelöst werden.

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3.18

Temperatursensor
Die Geräte verfügen über einen Temperatursensor, der ein Volumen erzeugttage (VTS), der linear mit der Temperatur variiert. Dieser Temperatursensor ist intern mit ADC2_INP12 verbunden und kann die Geräteumgebungstemperatur im Bereich von 40 bis +125 °C mit einer Genauigkeit von ±2 % messen.
Der Temperatursensor weist eine gute Linearität auf, muss jedoch kalibriert werden, um eine hohe Gesamtgenauigkeit der Temperaturmessung zu erreichen. Da der Temperatursensor-Offset prozessbedingt von Chip zu Chip variiert, eignet sich der unkalibrierte interne Temperatursensor nur für Anwendungen, die Temperaturänderungen erfassen. Um die Genauigkeit der Temperatursensormessung zu verbessern, wird jedes Gerät von ST werkseitig einzeln kalibriert. Die werkseitigen Kalibrierungsdaten des Temperatursensors werden von ST im OTP-Bereich gespeichert, der schreibgeschützt zugänglich ist.

3.19

Digitaler Temperatursensor (DTS)
Die Geräte verfügen über einen integrierten Temperatursensor mit Frequenzausgang. DTS ermittelt die Frequenz basierend auf LSE oder PCLK, um die Temperaturinformationen bereitzustellen.
Folgende Funktionen werden unterstützt: · Interrupt-Generierung durch Temperaturschwelle · Wakeup-Signal-Generierung durch Temperaturschwelle

3.20
Notiz:

VBAT-Betrieb
Die VBAT-Stromversorgungsdomäne enthält die RTC, die Backup-Register und das Backup-SRAM.
Um die Batterielebensdauer zu optimieren, wird dieser Energiebereich durch VDD versorgt, wenn verfügbar, oder durch die Voltage wird auf den VBAT-Pin angewendet (wenn keine VDD-Versorgung vorhanden ist). Die VBAT-Stromversorgung wird umgeschaltet, wenn der PDR erkennt, dass VDD unter den PDR-Pegel gefallen ist.
Die voltagDie Spannung am VBAT-Pin kann über eine externe Batterie, einen Superkondensator oder direkt über VDD bereitgestellt werden. Im letzteren Fall ist der VBAT-Modus nicht funktionsfähig.
Der VBAT-Betrieb wird aktiviert, wenn VDD nicht vorhanden ist.
Keines dieser Ereignisse (externe Interrupts, TAMP Ereignis oder RTC-Alarm/Ereignisse) können die VDD-Versorgung direkt wiederherstellen und das Gerät aus dem VBAT-Betrieb zwingen. Trotzdem ist TAMP Ereignisse und RTC-Alarme/Ereignisse können verwendet werden, um ein Signal an eine externe Schaltung (normalerweise ein PMIC) zu generieren, das die VDD-Versorgung wiederherstellen kann.

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3.21

Bandtage Referenzpuffer (VREFBUF)
Die Geräte verfügen über ein VoltagDer Referenzpuffer, der als Volumen verwendet werden kanntagDie Referenz für die ADCs und auch als VoltagReferenz für externe Komponenten über den VREF+ Pin. VREFBUF kann sicher sein. Der interne VREFBUF unterstützt vier Voltages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Eine externe SpannungtagDie Referenz kann über den VREF+-Pin bereitgestellt werden, wenn der interne VREFBUF ausgeschaltet ist.
Abbildung 4. Voltage Referenzpuffer

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Digitalfilter für Sigma-Delta-Modulator (DFSDM)
Die Geräte enthalten ein DFSDM mit Unterstützung für zwei digitale Filtermodule und vier externe serielle Eingangskanäle (Transceiver) oder alternativ vier interne parallele Eingänge.
Das DFSDM verbindet externe Modulatoren mit dem Gerät und führt eine digitale Filterung der empfangenen Datenströme durch. Modulatoren werden verwendet, um analoge Signale in digital-serielle Ströme umzuwandeln, die die Eingänge des DFSDM bilden.
Das DFSDM kann auch PDM-Mikrofone (Pulsdichtemodulation) anbinden und die PDM-zu-PCM-Konvertierung und -Filterung (hardwarebeschleunigt) durchführen. Das DFSDM bietet optionale parallele Datenstromeingänge von den ADCs oder vom Gerätespeicher (über DMA/CPU-Übertragungen in das DFSDM).
Die DFSDM-Transceiver unterstützen mehrere serielle Schnittstellenformate (zur Unterstützung verschiedener Modulatoren). DFSDM-Digitalfiltermodule führen die digitale Verarbeitung gemäß benutzerdefinierten Filterparametern mit einer endgültigen ADC-Auflösung von bis zu 24 Bit durch.

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Das DFSDM-Peripheriegerät unterstützt: · Vier gemultiplexte digitale serielle Eingangskanäle:
konfigurierbare SPI-Schnittstelle zum Anschluss verschiedener Modulatoren konfigurierbare Manchester-kodierte 1-Wire-Schnittstelle PDM (Pulsdichtemodulation) Mikrofoneingang maximale Eingangstaktfrequenz bis zu 20 MHz (10 MHz bei Manchester-Kodierung) Taktausgang für Modulatoren (0 bis 20 MHz) · Alternative Eingänge aus vier internen digitalen Parallelkanälen (bis zu 16-Bit Eingangsauflösung): interne Quellen: ADC-Daten oder Speicherdatenströme (DMA) · Zwei digitale Filtermodule mit einstellbarer digitaler Signalverarbeitung: Sincx-Filter: Filterordnung/-typ (1 bis 5), Oversampling ratio (1 bis 1024) Integrator: überampling ratio (1 bis 256) · Bis zu 24-Bit-Ausgabedatenauflösung, vorzeichenbehaftetes Ausgabedatenformat · Automatische Datenoffsetkorrektur (Offset wird vom Benutzer im Register gespeichert) · Kontinuierliche oder einmalige Konvertierung · Konvertierungsstart ausgelöst durch: Software-Trigger interne Timer externe Ereignisse Konvertierungsstart synchron mit dem ersten digitalen Filtermodul (DFSDM) · Analoger Watchdog mit: Niedrigwert- und Hochwert-Datenschwellenwertregistern dediziertem konfigurierbarem digitalem Sincx-Filter (Ordnung = 1 bis 3,
Überampling ratio = 1 bis 32) Eingang von endgültigen Ausgangsdaten oder von ausgewählten digitalen seriellen Eingangskanälen, kontinuierliche Überwachung unabhängig von der Standardkonvertierung · Kurzschlussdetektor zum Erkennen gesättigter analoger Eingangswerte (unterer und oberer Bereich): bis zu 8-Bit-Zähler zum Erkennen von 1 bis 256 aufeinanderfolgenden 0en oder 1en im seriellen Datenstrom, der kontinuierlich jeden seriellen Eingangskanal überwacht · Erzeugung eines Unterbrechungssignals bei analogem Watchdog-Ereignis oder bei Kurzschlussdetektor-Ereignis · Extremwertdetektor: Speicherung der Minimal- und Maximalwerte der endgültigen Konvertierungsdaten, aktualisiert durch Software · DMA-Fähigkeit zum Lesen der endgültigen Konvertierungsdaten · Interrupts: Ende der Konvertierung, Überlauf, analoger Watchdog, Kurzschluss, fehlender Takt des seriellen Eingangskanals · „Reguläre“ oder „eingefügte“ Konvertierungen: „Reguläre“ Konvertierungen können jederzeit oder auch im kontinuierlichen Modus angefordert werden
ohne Einfluss auf das Timing der „eingefügten“ Konvertierungen „eingefügte“ Konvertierungen für präzises Timing und mit hoher Konvertierungspriorität

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3.23

Echter Zufallszahlengenerator (RNG)
Die Geräte enthalten einen RNG, der 32-Bit-Zufallszahlen liefert, die von einer integrierten analogen Schaltung generiert werden.
Der RNG kann (in ETZPC) so definiert werden, dass er nur über sichere Software zugänglich ist.
Der echte RNG stellt über einen dedizierten Bus (von der CPU nicht lesbar) eine Verbindung zu den gesicherten AES- und PKA-Peripheriegeräten her.

3.24

Kryptografische und Hash-Prozessoren (CRYP, SAES, PKA und HASH)
Die Geräte verfügen über einen integrierten Kryptografieprozessor, der die erweiterten Kryptografiealgorithmen unterstützt, die normalerweise erforderlich sind, um beim Nachrichtenaustausch mit einem Peer Vertraulichkeit, Authentifizierung, Datenintegrität und Nichtabstreitbarkeit zu gewährleisten.
Die Geräte verfügen außerdem über einen dedizierten, DPA-resistenten, sicheren AES-128- und 256-Bit-Schlüssel (SAES) und einen PKA-Hardware-Verschlüsselungs-/Entschlüsselungsbeschleuniger mit dediziertem Hardwarebus, auf den die CPU nicht zugreifen kann.
Hauptmerkmale von CRYP: · DES/TDES (Data Encryption Standard/Triple Data Encryption Standard): ECB (elektronische
Codebuch) und CBC (Cipher Block Chaining) Verkettungsalgorithmen, 64-, 128- oder 192-Bit-Schlüssel · AES (Advanced Encryption Standard): ECB-, CBC-, GCM-, CCM- und CTR (Counter Mode) Verkettungsalgorithmen, 128-, 192- oder 256-Bit-Schlüssel
Hauptfunktionen von Universal HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (sichere HASH-Algorithmen) · HMAC
Der kryptografische Beschleuniger unterstützt die Generierung von DMA-Anfragen.
CRYP, SAES, PKA und HASH können (in ETZPC) als nur für sichere Software zugänglich definiert werden.

3.25

Boot- und Sicherheits- und OTP-Kontrolle (BSEC)
Die BSEC (Boot-, Sicherheits- und OTP-Steuerung) dient zur Steuerung eines OTP-Sicherungskastens (One-Time Programmable), der als eingebetteter nichtflüchtiger Speicher für Gerätekonfiguration und Sicherheitsparameter dient. Ein Teil der BSEC muss so konfiguriert sein, dass er nur mit sicherer Software zugänglich ist.
Der BSEC kann OTP-Wörter zur Speicherung von HWKEY 256-Bit für SAES (sicheres AES) verwenden.

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3.26

Timer und Watchdogs
Die Geräte umfassen zwei Timer für erweiterte Steuerung, zehn Allzweck-Timer (von denen sieben gesichert sind), zwei Basis-Timer, fünf Timer mit geringem Stromverbrauch, zwei Watchdogs und vier System-Timer in jedem Cortex-A7.
Alle Timerzähler können im Debug-Modus eingefroren werden.
In der folgenden Tabelle werden die Funktionen der Timer mit erweiterter Steuerung, der Allzweck-Timer, der Basis-Timer und der Timer mit geringem Stromverbrauch verglichen.

Timertyp

Timer

Tabelle 4. Vergleich der Timerfunktionen

Gegenbeschluss
tion

Zählertyp

Prescaler-Faktor

DMA-Anforderungsgenerierung

Kanäle erfassen/vergleichen

Komplementärer Ausgang

Max-Schnittstelle
Takt (MHz)

Max
Timer
Takt (MHz)(1)

Erweitertes TIM1, -Steuerung TIM8

16-Bit

Hoch, jede Ganzzahl runter, zwischen 1 hoch/runter und 65536

Ja

TIM2 TIM5

32-Bit

Hoch, jede Ganzzahl runter, zwischen 1 hoch/runter und 65536

Ja

TIM3 TIM4

16-Bit

Hoch, jede Ganzzahl runter, zwischen 1 hoch/runter und 65536

Ja

Beliebige ganze Zahl

TIM12(2) 16-Bit

Bis zwischen 1

NEIN

Allgemein

und 65536

Zweck

TIM13(2) TIM14(2)

16-Bit

Jede Ganzzahl zwischen 1 und
und 65536

NEIN

Beliebige ganze Zahl

TIM15(2) 16-Bit

Bis zwischen 1

Ja

und 65536

TIM16(2) TIM17(2)

16-Bit

Jede Ganzzahl zwischen 1 und
und 65536

Ja

Basic

TIM6, TIM7

16-Bit

Jede Ganzzahl zwischen 1 und
und 65536

Ja

LPTIM1,

Geringer Stromverbrauch

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-Bit

1, 2, 4, 8, Aufwärts 16, 32, 64,
128

NEIN

LPTIM5

6

4

104.5

209

4

NEIN

104.5

209

4

NEIN

104.5

209

2

NEIN

104.5

209

1

NEIN

104.5

209

2

1

104.5

209

1

1

104.5

209

0

NEIN

104.5

209

1(3)

NEIN

104.5 104.5

1. Der maximale Timer-Takt beträgt je nach TIMGxPRE-Bit im RCC bis zu 209 MHz. 2. Sicherbarer Timer. 3. Kein Capture-Kanal auf LPTIM.

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3.26.1 3.26.2 3.26.3

Timer mit erweiterter Steuerung (TIM1, TIM8)
Die Timer mit erweiterter Steuerung (TIM1, TIM8) sind dreiphasige PWM-Generatoren mit sechs gemultiplexten Kanälen. Sie verfügen über komplementäre PWM-Ausgänge mit programmierbaren Totzeiten. Sie können auch als vollwertige Allzweck-Timer betrachtet werden. Ihre vier unabhängigen Kanäle können genutzt werden für: · Eingangserfassung · Ausgangsvergleich · PWM-Generierung (Flanken- oder Mittenausrichtung) · Einzelimpulsmodus-Ausgabe
Bei der Konfiguration als Standard-16-Bit-Timer verfügen sie über dieselben Funktionen wie die Allzweck-Timer. Bei der Konfiguration als 16-Bit-PWM-Generatoren sind sie voll modulierbar (0-100 %).
Der Timer mit erweiterter Steuerung kann über die Timer-Link-Funktion zur Synchronisierung oder Ereignisverkettung mit den Allzweck-Timern zusammenarbeiten.
TIM1 und TIM8 unterstützen die unabhängige Generierung von DMA-Anforderungen.
Allzweck-Timer (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
In den STM32MP133C/F-Geräten sind zehn synchronisierbare Allzweck-Timer integriert (Unterschiede siehe Tabelle 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 und TIM5 basieren auf einem 32-Bit-Aufwärts-/Abwärtszähler mit automatischem Nachladen und einem 16-Bit-Vorteiler, während TIM3 und TIM4 auf einem 16-Bit-Aufwärts-/Abwärtszähler mit automatischem Nachladen und einem 16-Bit-Vorteiler basieren. Alle Timer verfügen über vier unabhängige Kanäle für Eingangserfassung/Ausgangsvergleich, PWM oder Ausgabe im Einimpulsmodus. Dies ergibt bis zu 16 Eingangserfassungs-/Ausgangsvergleichs-/PWMs in den größten Paketen. Diese Universaltimer können über die Timer-Link-Funktion zur Synchronisierung oder Ereignisverkettung zusammen oder mit den anderen Universaltimern und den Timern mit erweiterter Steuerung TIM1 und TIM8 arbeiten. Jeder dieser Universaltimer kann zum Generieren von PWM-Ausgängen verwendet werden. TIM2, TIM3, TIM4 und TIM5 verfügen alle über eine unabhängige DMA-Anforderungsgenerierung. Sie können Quadratur-(inkrementelle) Encodersignale und die digitalen Ausgänge von ein bis vier Hall-Effekt-Sensoren verarbeiten. TIM12, TIM13, TIM14, TIM15, TIM16, TIM17: Diese Timer basieren auf einem 16-Bit-Auto-Reload-Upcounter und einem 16-Bit-Prescaler. TIM13, TIM14, TIM16 und TIM17 verfügen über einen unabhängigen Kanal, während TIM12 und TIM15 über zwei unabhängige Kanäle für Eingangserfassung/Ausgangsvergleich, PWM oder Einzelimpulsmodus-Ausgang verfügen. Sie können mit den vollfunktionalen Universaltimern TIM2, TIM3, TIM4 und TIM5 synchronisiert oder als einfache Zeitbasis verwendet werden. Jeder dieser Timer kann (in ETZPC) so definiert werden, dass er nur über sichere Software zugänglich ist.
Grundlegende Timer (TIM6 und TIM7)
Diese Timer werden hauptsächlich als generische 16-Bit-Zeitbasis verwendet.
TIM6 und TIM7 unterstützen die unabhängige Generierung von DMA-Anforderungen.

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3.26.4
3.26.5 3.26.6

Energiesparende Timer (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Jeder Low-Power-Timer verfügt über eine unabhängige Uhr und läuft auch im Stopp-Modus, wenn er von LSE, LSI oder einer externen Uhr getaktet wird. Ein LPTIMx kann das Gerät aus dem Stopp-Modus wecken.
Diese stromsparenden Timer unterstützen die folgenden Funktionen: · 16-Bit-Aufwärtszähler mit 16-Bit-Autoreload-Register · 16-Bit-Vergleichsregister · Konfigurierbarer Ausgang: Impuls, PWM · Kontinuierlicher/One-Shot-Modus · Wählbarer Software-/Hardware-Eingangstrigger · Wählbare Taktquelle:
interne Taktquelle: LSE-, LSI-, HSI- oder APB-Takt externe Taktquelle über LPTIM-Eingang (funktioniert auch ohne internen Takt
Quelle läuft, wird von der Impulszähleranwendung verwendet) · Programmierbarer digitaler Glitchfilter · Encodermodus
LPTIM2 und LPTIM3 können (in ETZPC) als nur mit sicherer Software zugänglich definiert werden.
Unabhängige Kontrollgremien (IWDG1, IWDG2)
Ein unabhängiger Watchdog basiert auf einem 12-Bit-Abwärtszähler und einem 8-Bit-Vorteiler. Er wird von einem unabhängigen internen 32-kHz-RC (LSI) getaktet und kann, da er unabhängig vom Haupttakt arbeitet, im Stopp- und Standby-Modus betrieben werden. IWDG kann als Watchdog verwendet werden, um das Gerät bei Problemen zurückzusetzen. Er ist über die Optionsbytes hardware- oder softwarekonfigurierbar.
IWDG1 kann (in ETZPC) als nur mit sicherer Software zugänglich definiert werden.
Generische Timer (Cortex-A7 CNT)
In Cortex-A7 eingebettete generische Cortex-A7-Timer werden mit Werten aus der System-Timing-Generierung (STGEN) gespeist.
Der Cortex-A7-Prozessor bietet die folgenden Timer: · physikalischen Timer für den Einsatz im sicheren und nicht sicheren Modus
Die Register für den physischen Timer werden gespeichert, um sichere und unsichere Kopien bereitzustellen. · virtueller Timer zur Verwendung in unsicheren Modi · physischer Timer zur Verwendung im Hypervisor-Modus
Generische Timer sind keine speicherabgebildeten Peripheriegeräte und können daher nur über bestimmte Cortex-A7-Coprozessoranweisungen (cp15) aufgerufen werden.

3.27

System-Timer-Generierung (STGEN)
Die System-Timing-Generierung (STGEN) erzeugt einen Zeitzählwert, der eine konsistente view Zeit für alle generischen Cortex-A7-Timer.

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Die Systemtaktgenerierung weist die folgenden Hauptfunktionen auf: · 64-Bit breit, um Rollover-Probleme zu vermeiden · Start bei Null oder einem programmierbaren Wert · Steuerung der APB-Schnittstelle (STGENC), die das Speichern und Wiederherstellen des Timers ermöglicht
über Powerdown-Ereignisse hinweg · Nur-Lese-APB-Schnittstelle (STGENR), die das Lesen des Timer-Werts durch Nicht-
sichere Software und Debug-Tools · Inkrementieren des Timer-Werts, das während des System-Debugs gestoppt werden kann
STGENC kann (in ETZPC) als nur für sichere Software zugänglich definiert werden.

3.28

Echtzeituhr (RTC)
Die RTC bietet eine automatische Aktivierung zur Verwaltung aller Energiesparmodi. RTC ist ein unabhängiger BCD-Timer/Zähler und bietet eine Tageszeituhr/einen Kalender mit programmierbaren Alarmunterbrechungen.
Die RTC enthält außerdem ein periodisches programmierbares Wakeup-Flag mit Interrupt-Funktion.
Zwei 32-Bit-Register enthalten Sekunden, Minuten, Stunden (12- oder 24-Stunden-Format), Wochentag, Datum, Monat und Jahr im binär codierten Dezimalformat (BCD). Der Wert der Sekundenbruchteile ist ebenfalls im Binärformat verfügbar.
Der Binärmodus wird unterstützt, um die Verwaltung von Softwaretreibern zu vereinfachen.
Die Kompensation für 28-, 29- (Schaltjahr), 30- und 31-tägige Monate erfolgt automatisch. Auch die Sommerzeit kann kompensiert werden.
Zusätzliche 32-Bit-Register enthalten die programmierbaren Alarm-Subsekunden, Sekunden, Minuten, Stunden, Tage und das Datum.
Um Abweichungen in der Genauigkeit des Quarzoszillators auszugleichen, steht eine digitale Kalibrierungsfunktion zur Verfügung.
Nach dem Zurücksetzen der Backup-Domäne sind alle RTC-Register vor möglichen parasitären Schreibzugriffen geschützt und durch einen gesicherten Zugriff geschützt.
Solange das Angebotsvolumentage bleibt im Betriebsbereich, die RTC bleibt nie stehen, unabhängig vom Gerätestatus (Run-Modus, Energiesparmodus oder unter Reset).
Die Hauptfunktionen von RTC sind: · Kalender mit Sekundenbruchteilen, Sekunden, Minuten, Stunden (12 oder 24 Format), Tag (Tag der
Woche), Datum (Tag des Monats), Monat und Jahr · Sommerzeitumstellung per Software programmierbar · Programmierbarer Alarm mit Unterbrechungsfunktion. Der Alarm kann durch
Kombination der Kalenderfelder. · Automatische Wakeup-Einheit, die ein periodisches Flag generiert, das einen automatischen Wakeup auslöst
Interrupt · Referenztakterkennung: Ein präziserer zweiter Quelltakt (50 oder 60 Hz) kann
Wird verwendet, um die Kalendergenauigkeit zu verbessern. · Genaue Synchronisierung mit einer externen Uhr durch die Sub-Sekunden-Verschiebungsfunktion · Digitale Kalibrierungsschaltung (periodische Zählerkorrektur): 0.95 ppm Genauigkeit, erreicht in einem
Kalibrierfenster von mehreren Sekunden

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· Zeitlichamp Funktion zur Ereignisspeicherung · Speicherung des SWKEY in RTC-Backup-Registern mit direktem Buszugriff auf SAE (nicht
von der CPU lesbar) · Maskierbare Interrupts/Ereignisse:
Alarm A Alarm B Weck-Interrupt Zeitamp · TrustZone-Unterstützung: RTC vollständig absicherbarer Alarm A, Alarm B, Wecktimer und Zeitamp einzelne sichere oder nicht sichere
Konfiguration RTC-Kalibrierung erfolgt in sicherer oder nicht sicherer Konfiguration

3.29

Tamper- und Backup-Register (TAMP)
32 x 32-Bit-Backup-Register bleiben in allen Energiesparmodi und auch im VBAT-Modus erhalten. Sie können zur Speicherung sensibler Daten verwendet werden, da ihr Inhalt durch mindestensamper-Erkennungsschaltung.
Sieben tamper Eingangspins und fünf tampWeitere Ausgangspins sind für Anti-T verfügbaramper-Erkennung. Die externe tamper Pins können für Kantenerkennung, Kanten- und Pegelerkennung, Pegelerkennung mit Filterung oder aktive t konfiguriert werdenamper, der die Sicherheitsstufe erhöht, indem er automatisch überprüft, ob die tampAlle Pins werden nicht extern geöffnet oder kurzgeschlossen.
TAMP Hauptmerkmale · 32 Backup-Register (TAMP_BKPxR) in der RTC-Domäne implementiert, die
Einschalten durch VBAT, wenn die VDD-Stromversorgung ausgeschaltet ist · 12 tamper Pins verfügbar (sieben Eingänge und fünf Ausgänge) · Jeder tampDie Fehlererkennung kann eine RTC-Zeitmessung generieren.amp Ereignis. · Jedes tampDie Fehlererkennung löscht die Sicherungsregister. · TrustZone-Unterstützung:
TampSichere oder nicht sichere Konfiguration. Backup-Registerkonfiguration in drei Bereichen mit konfigurierbarer Größe:
. ein sicherer Lese-/Schreibbereich . ein sicherer Schreib-/nicht sicherer Lesebereich . ein nicht sicherer Lese-/Schreibbereich · Monotoner Zähler

3.30

Schnittstellen zwischen integrierten Schaltkreisen (I2C1, I2C2, I2C3, I2C4, I2C5)
Die Geräte verfügen über fünf I2C-Schnittstellen.
Die I2C-Busschnittstelle übernimmt die Kommunikation zwischen dem STM32MP133C/F und dem seriellen I2C-Bus. Sie steuert die gesamte I2C-Bus-spezifische Sequenzierung, das Protokoll, die Arbitrierung und das Timing.

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Das I2C-Peripheriegerät unterstützt: · I2C-Bus-Spezifikation und Kompatibilität mit Benutzerhandbuch Rev. 5:
Slave- und Master-Modi, Multimaster-Fähigkeit Standardmodus (Sm) mit einer Bitrate von bis zu 100 kbit/s Fast-Modus (Fm) mit einer Bitrate von bis zu 400 kbit/s Fast-Modus Plus (Fm+) mit einer Bitrate von bis zu 1 Mbit/s und 20 mA-Ausgangstreiber-E/As 7-Bit- und 10-Bit-Adressierungsmodus, mehrere 7-Bit-Slave-Adressen Programmierbare Setup- und Haltezeiten Optionale Taktdehnung · Kompatibilität mit System Management Bus (SMBus)-Spezifikation Rev. 2.0: Hardware-PEC-Generierung (Packet Error Checking) und -Verifizierung mit ACK
Steuerung Address Resolution Protocol (ARP)-Unterstützung SMBus-Alarm · Kompatibilität mit Power System Management Protocol (PMBusTM)-Spezifikation Rev. 1.1 · Unabhängige Uhr: eine Auswahl unabhängiger Taktquellen, die eine unabhängige I2C-Kommunikationsgeschwindigkeit unabhängig von der PCLK-Neuprogrammierung ermöglicht · Aufwachen aus dem Stoppmodus bei Adressübereinstimmung · Programmierbare analoge und digitale Rauschfilter · 1-Byte-Puffer mit DMA-Fähigkeit
I2C3, I2C4 und I2C5 können (in ETZPC) als nur für sichere Software zugänglich definiert werden.

3.31

Universeller synchroner asynchroner Empfänger-Sender (USART1, USART2, USART3, USART6 und UART4, UART5, UART7, UART8)
Die Geräte verfügen über vier integrierte universelle synchrone Empfänger-Sender (USART1, USART2, USART3 und USART6) und vier universelle asynchrone Empfänger-Sender (UART4, UART5, UART7 und UART8). Eine Übersicht der USARTx- und UARTx-Funktionen finden Sie in der folgenden Tabelle.
Diese Schnittstellen bieten asynchrone Kommunikation, IrDA SIR ENDEC-Unterstützung, Multiprozessor-Kommunikationsmodus, Single-Wire-Halbduplex-Kommunikationsmodus und LIN-Master/Slave-Funktionalität. Sie bieten Hardware-Management der CTS- und RTS-Signale sowie RS485-Treiberaktivierung. Sie kommunizieren mit Geschwindigkeiten von bis zu 13 Mbit/s.
USART1, USART2, USART3 und USART6 bieten außerdem einen Smartcard-Modus (ISO 7816-kompatibel) und SPI-ähnliche Kommunikationsfunktionen.
Alle USART verfügen über eine vom CPU-Takt unabhängige Taktdomäne, die es den USARTx ermöglicht, den STM32MP133C/F mit Baudraten von bis zu 200 KBaud aus dem Stoppmodus aufzuwecken. Die Aufweckereignisse aus dem Stoppmodus sind programmierbar und können sein:
· Startbiterkennung
· alle empfangenen Datenrahmen
· ein speziell programmierter Datenrahmen

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Alle USART-Schnittstellen können vom DMA-Controller bedient werden.

Tabelle 5. USART/UART-Funktionen

USART-Modi/Funktionen(1)

USART1/2/3/6

UART4/5/7/8

Hardware-Flusskontrolle für Modem

X

X

Kontinuierliche Kommunikation mittels DMA

X

X

Multiprozessorkommunikation

X

X

Synchroner SPI-Modus (Master/Slave)

X

–

Smartcard-Modus

X

–

Eindraht-Halbduplex-Kommunikation IrDA SIR ENDEC-Block

X

X

X

X

LIN-Modus

X

X

Duale Taktdomäne und Aufwachen aus dem Energiesparmodus

X

X

Empfänger-Timeout unterbricht Modbus-Kommunikation

X

X

X

X

Automatische Baudratenerkennung

X

X

Treiber aktivieren

X

X

USART-Datenlänge

7, 8 und 9 Bit

1. X = unterstützt.

USART1 und USART2 können (in ETZPC) als nur mit sicherer Software zugänglich definiert werden.

3.32

Serielle Peripherieschnittstellen (SPI1, SPI2, SPI3, SPI4, SPI5) Inter-integrierte Soundschnittstellen (I2S1, I2S2, I2S3, I2S4)
Die Bausteine ​​verfügen über bis zu fünf SPIs (SPI2S1, SPI2S2, SPI2S3, SPI2S4 und SPI5), die eine Kommunikation mit bis zu 50 Mbit/s im Master- und Slave-Modus sowie im Halbduplex-, Vollduplex- und Simplex-Modus ermöglichen. Der 3-Bit-Prescaler bietet acht Master-Modus-Frequenzen, und der Frame ist von 4 bis 16 Bit konfigurierbar. Alle SPI-Schnittstellen unterstützen den NSS-Pulsmodus, den TI-Modus, Hardware-CRC-Berechnung und die Multiplikation von 8-Bit-Embedded-Rx- und Tx-FIFOs mit DMA-Fähigkeit.
I2S1, I2S2, I2S3 und I2S4 werden mit SPI1, SPI2, SPI3 und SPI4 gemultiplext. Sie können im Master- oder Slave-Modus, im Vollduplex- und Halbduplex-Kommunikationsmodus betrieben und für den Betrieb mit einer 16- oder 32-Bit-Auflösung als Ein- oder Ausgangskanal konfiguriert werden. Audio sampEs werden Sendefrequenzen von 8 kHz bis 192 kHz unterstützt. Alle I2S-Schnittstellen unterstützen die Multiplikation von eingebetteten 8-Bit-Rx- und Tx-FIFOs mit DMA-Fähigkeit.
SPI4 und SPI5 können (in ETZPC) als nur für sichere Software zugänglich definiert werden.

3.33

Serielle Audioschnittstellen (SAI1, SAI2)
Die Geräte verfügen über zwei SAIs, die die Entwicklung zahlreicher Stereo- oder Mono-Audioprotokolle ermöglichen.

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wie I2S, LSB- oder MSB-justiert, PCM/DSP, TDM oder AC'97. Ein SPDIF-Ausgang steht zur Verfügung, wenn der Audioblock als Sender konfiguriert ist. Um dieses Maß an Flexibilität und Rekonfigurierbarkeit zu gewährleisten, enthält jede SAI zwei unabhängige Audio-Subblöcke. Jeder Block verfügt über einen eigenen Taktgenerator und einen eigenen I/O-Line-Controller. Audio sampEs werden Sendefrequenzen bis 192 kHz unterstützt. Dank einer integrierten PDM-Schnittstelle können bis zu acht Mikrofone angeschlossen werden. Die SAI kann als Master oder Slave betrieben werden. Die Audio-Subblöcke können entweder Empfänger oder Sender sein und synchron oder asynchron zueinander arbeiten. Die SAI kann mit anderen SAIs verbunden werden, um synchron zu arbeiten.

3.34

SPDIF-Empfängerschnittstelle (SPDIFRX)
Der SPDIFRX ist für den Empfang von S/PDIF-Datenströmen gemäß IEC-60958 und IEC-61937 ausgelegt. Diese Standards unterstützen einfache Stereo-Streams bis hin zu hohenample Rate und komprimierter Mehrkanal-Surround-Sound, wie er beispielsweise von Dolby oder DTS (bis zu 5.1) definiert wird.
Die Hauptfunktionen von SPDIFRX sind die folgenden: · Bis zu vier Eingänge verfügbar · Automatische Symbolratenerkennung · Maximale Symbolrate: 12.288 MHz · Stereo-Stream von 32 bis 192 kHz wird unterstützt · Unterstützung von Audio IEC-60958 und IEC-61937, Verbraucheranwendungen · Paritätsbitverwaltung · Kommunikation über DMA für Audioamples · Kommunikation über DMA für Steuer- und Benutzerkanalinformationen · Interrupt-Funktionen
Der SPDIFRX-Empfänger bietet alle notwendigen Funktionen zur Erkennung der Symbolrate und zur Dekodierung des eingehenden Datenstroms. Der Benutzer kann den gewünschten SPDIF-Eingang auswählen. Sobald ein gültiges Signal verfügbar ist, wird der SPDIFRX-Empfänger neu gestartet.ampVerarbeitet das eingehende Signal, dekodiert den Manchester-Stream und erkennt Frames, Subframes und Blockelemente. Der SPDIFRX liefert der CPU dekodierte Daten und zugehörige Statusflags.
Der SPDIFRX bietet auch ein Signal namens spdif_frame_sync, das die S/PDIF-Subframerate umschaltet, die zur Berechnung der genauen s verwendet wirdample-Rate für Taktdrift-Algorithmen.

3.35

Sichere digitale Ein-/Ausgabe-MultiMediaCard-Schnittstellen (SDMMC1, SDMMC2)
Zwei sichere digitale Input/Output-MultiMediaCard-Schnittstellen (SDMMC) bieten eine Schnittstelle zwischen dem AHB-Bus und SD-Speicherkarten, SDIO-Karten und MMC-Geräten.
Zu den SDMMC-Funktionen gehören: · Konformität mit der Embedded MultiMediaCard System Specification Version 5.1
Kartenunterstützung für drei verschiedene Datenbusmodi: 1-Bit (Standard), 4-Bit und 8-Bit

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(HS200 SDMMC_CK-Geschwindigkeit auf maximal zulässige E/A-Geschwindigkeit begrenzt) (HS400 wird nicht unterstützt)
· Volle Kompatibilität mit früheren Versionen von MultiMediaCards (Abwärtskompatibilität)
· Vollständige Konformität mit den SD-Speicherkartenspezifikationen Version 4.1 (SDR104 SDMMC_CK-Geschwindigkeit auf maximal zulässige E/A-Geschwindigkeit begrenzt, SPI-Modus und UHS-II-Modus werden nicht unterstützt)
· Vollständige Konformität mit der SDIO-Kartenspezifikation Version 4.0. Kartenunterstützung für zwei verschiedene Datenbusmodi: 1 Bit (Standard) und 4 Bit (SDR104 SDMMC_CK-Geschwindigkeit auf maximal zulässige E/A-Geschwindigkeit begrenzt, SPI-Modus und UHS-II-Modus werden nicht unterstützt)
· Datenübertragung bis zu 208 Mbyte/s im 8-Bit-Modus (abhängig von der maximal zulässigen E/A-Geschwindigkeit)
· Daten- und Befehlsausgabe aktivieren Signale zur Steuerung externer bidirektionaler Treiber
· Dedizierter DMA-Controller, eingebettet in die SDMMC-Hostschnittstelle, ermöglicht Hochgeschwindigkeitsübertragungen zwischen der Schnittstelle und dem SRAM
· Unterstützung für IDMA-verknüpfte Listen
· Dedizierte Stromversorgungen, VDDSD1 und VDDSD2 für SDMMC1 bzw. SDMMC2, wodurch das Einfügen eines Pegelwandlers in die SD-Kartenschnittstelle im UHS-I-Modus überflüssig wird
Nur einige GPIOs für SDMMC1 und SDMMC2 sind auf einem dedizierten VDDSD1- oder VDDSD2-Versorgungspin verfügbar. Diese gehören zu den Standard-Boot-GPIOs für SDMMC1 und SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Sie sind in der Tabelle der alternativen Funktionen an Signalen mit dem Suffix „_VSD1“ oder „_VSD2“ zu erkennen.
Jeder SDMMC ist mit einem Verzögerungsblock (DLYBSD) gekoppelt, der die Unterstützung einer externen Datenfrequenz über 100 MHz ermöglicht.
Beide SDMMC-Schnittstellen verfügen über sicherbare Konfigurationsports.

3.36

Controller Area Network (FDCAN1, FDCAN2)
Das Controller Area Network (CAN)-Subsystem besteht aus zwei CAN-Modulen, einem gemeinsam genutzten Nachrichten-RAM-Speicher und einer Taktkalibrierungseinheit.
Beide CAN-Module (FDCAN1 und FDCAN2) entsprechen ISO 11898-1 (CAN-Protokollspezifikation Version 2.0 Teil A, B) und CAN-FD-Protokollspezifikation Version 1.0.
Ein 10 KByte großer Nachrichten-RAM-Speicher implementiert Filter, Empfangs-FIFOs, Empfangspuffer, Sendeereignis-FIFOs und Sendepuffer (plus Trigger für TTCAN). Dieser Nachrichten-RAM wird von den beiden Modulen FDCAN1 und FDCAN2 gemeinsam genutzt.
Die gemeinsame Taktkalibrierungseinheit ist optional. Sie kann verwendet werden, um aus dem internen RC-Oszillator des HSI und der PLL einen kalibrierten Takt für FDCAN1 und FDCAN2 zu erzeugen, indem die vom FDCAN1 empfangenen CAN-Nachrichten ausgewertet werden.

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3.37

Universal Serial Bus High-Speed-Host (USBH)
Die Geräte verfügen über einen USB-Highspeed-Host (bis zu 480 Mbit/s) mit zwei physischen Ports. USBH unterstützt sowohl Low-Speed-, Full-Speed- (OHCI) als auch High-Speed- (EHCI) Betrieb unabhängig voneinander an jedem Port. Es sind zwei Transceiver integriert, die entweder für Low-Speed- (1.2 Mbit/s), Full-Speed- (12 Mbit/s) oder High-Speed-Betrieb (480 Mbit/s) genutzt werden können. Der zweite Highspeed-Transceiver wird mit OTG Highspeed geteilt.
Der USBH entspricht der USB 2.0-Spezifikation. Die USBH-Controller benötigen dedizierte Takte, die von einer PLL im USB-High-Speed-PHY generiert werden.

3.38

USB-Hochgeschwindigkeitsanschluss (OTG) für unterwegs
Die Geräte verfügen über ein integriertes USB-OTG-Hochgeschwindigkeitsgerät (bis zu 480 Mbit/s)/Host/OTG-Peripheriegerät. OTG unterstützt sowohl Full-Speed- als auch High-Speed-Betrieb. Der Transceiver für den High-Speed-Betrieb (480 Mbit/s) wird mit dem zweiten Port des USB-Hosts geteilt.
Der USB OTG HS ist kompatibel mit der USB 2.0-Spezifikation und der OTG 2.0-Spezifikation. Er verfügt über softwarekonfigurierbare Endpunkteinstellungen und unterstützt Suspend/Resume. Die USB-OTG-Controller benötigen einen dedizierten 48-MHz-Takt, der von einer PLL im RCC oder im USB-High-Speed-PHY generiert wird.
Die Hauptfunktionen von USB OTG HS sind unten aufgeführt: · Kombinierte Rx- und Tx-FIFO-Größe von 4 KByte mit dynamischer FIFO-Größenanpassung · Unterstützung von SRP (Session Request Protocol) und HNP (Host Negotiation Protocol) · Acht bidirektionale Endpunkte · 16 Host-Kanäle mit periodischer OUT-Unterstützung · Softwarekonfigurierbar für die Betriebsmodi OTG1.3 und OTG2.0 · Unterstützung von USB 2.0 LPM (Link Power Management) · Unterstützung der Batterieladespezifikation Revision 1.2 · Unterstützung von HS OTG PHY · Internes USB DMA · HNP/SNP/IP im Inneren (kein externer Widerstand erforderlich) · Für die OTG/Host-Modi wird ein Netzschalter benötigt, falls busbetriebene Geräte
verbunden.
Der USB-OTG-Konfigurationsport kann gesichert werden.

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3.39

Gigabit-Ethernet-MAC-Schnittstellen (ETH1, ETH2)
Die Geräte bieten zwei IEEE-802.3-2002-kompatible Gigabit Media Access Controller (GMAC) für die Ethernet-LAN-Kommunikation über eine branchenübliche medienunabhängige Schnittstelle (MII), eine reduzierte medienunabhängige Schnittstelle (RMII) oder eine reduzierte medienunabhängige Gigabit-Schnittstelle (RGMII).
Die Geräte benötigen ein externes physisches Schnittstellengerät (PHY) zum Anschluss an den physischen LAN-Bus (Twisted Pair, Glasfaser usw.). Das PHY ist über 17 Signale (MII), 7 Signale (RMII) oder 13 Signale (RGMII) mit dem Geräteport verbunden und kann mit 25 MHz (MII, RMII, RGMII) oder 125 MHz (RGMII) vom STM32MP133C/F oder vom PHY getaktet werden.
Die Geräte verfügen über folgende Funktionen: · Betriebsmodi und PHY-Schnittstellen
Datenübertragungsraten von 10, 100 und 1000 Mbit/s. Unterstützung von Vollduplex- und Halbduplex-Betrieb. MII-, RMII- und RGMII-PHY-Schnittstellen · Verarbeitungssteuerung. Mehrschichtige Paketfilterung: MAC-Filterung an Quelle (SA) und Ziel (DA).
Adresse mit Perfect- und Hash-Filter, VLAN tag-basierte Filterung mit Perfect- und Hash-Filter, Layer-3-Filterung auf IP-Quell- (SA) oder Ziel- (DA) Adresse, Layer-4-Filterung auf Quell- (SP) oder Ziel- (DP) Port Doppelte VLAN-Verarbeitung: Einfügen von bis zu zwei VLAN tags im Sendepfad, tag Filterung im Empfangspfad IEEE 1588-2008/PTPv2-Unterstützung Unterstützt Netzwerkstatistiken mit RMON/MIB-Zählern (RFC2819/RFC2665) · Hardware-Offload-Verarbeitung Einfügen oder Löschen von Präambel- und Start-of-Frame-Daten (SFD) Integritätsprüfsummen-Offload-Engine für IP-Header und TCP/UDP/ICMP-Nutzlast: Berechnung und Einfügen der Sendeprüfsumme, Berechnung und Vergleich der Empfangsprüfsumme Automatische ARP-Anforderungsantwort mit der MAC-Adresse des Geräts TCP-Segmentierung: automatische Aufteilung großer TCP-Sendepakete in mehrere kleine Pakete · Energiesparmodus Energieeffizientes Ethernet (Standard IEEE 802.3az-2010) Remote Wakeup Packet und AMD Magic PacketTM-Erkennung
Sowohl ETH1 als auch ETH2 können als sicher programmiert werden. Transaktionen über die AXI-Schnittstelle sind dann sicher, und die Konfigurationsregister können nur durch sichere Zugriffe geändert werden.

DS13875 Rev 5

47/219
48

Funktionsüberview

STM32MP133C/F

3.40

Debug-Infrastruktur
Die Geräte bieten die folgenden Debug- und Trace-Funktionen zur Unterstützung der Softwareentwicklung und Systemintegration: · Breakpoint-Debugging · Code-Ausführungsverfolgung · Software-Instrumentierung · JTAG Debug-Port · Serieller Debug-Port · Trigger-Eingang und -Ausgang · Trace-Port · Arm CoreSight-Debug- und Trace-Komponenten
Das Debuggen kann über ein J gesteuert werdenTAG/serial-wire-Debug-Zugriffsport unter Verwendung von branchenüblichen Debugging-Tools.
Ein Trace-Port ermöglicht die Erfassung von Daten zur Protokollierung und Analyse.
Ein Debug-Zugriff auf sichere Bereiche wird durch die Authentifizierungssignale im BSEC ermöglicht.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinbelegung, Pinbeschreibung und alternative Funktionen

4

Pinbelegung, Pinbeschreibung und alternative Funktionen

Abbildung 5. STM32MP133C/F LFBGA289-Ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
AUS

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU_ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Die obige Abbildung zeigt die Oberseite des Pakets view.

DS13875 Rev 5

49/219
97

Pinbelegung, Pinbeschreibung und alternative Funktionen

STM32MP133C/F

Abbildung 6. STM32MP133C/F TFBGA289-Ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_VREF

DDR_RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
AUS

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Die obige Abbildung zeigt die Oberseite des Pakets view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinbelegung, Pinbeschreibung und alternative Funktionen

Abbildung 7. STM32MP133C/F TFBGA320-Ballout
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD-CPU

PE1

PD15

VDD-CPU

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD-CPU

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD-CPU

VSS

VDD

VDD-CPU

VDD-KERN

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD-KERN

VSS

VDD

VDD-KERN

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_RESET
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD-CPU

PC15-

L

VBAT OSC32 PI3

VSS

_AUS

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

VDD-CPU
VDD-KERN
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD-KERN

VSS

VSS

VDD-KERN

VSS

VSS

VSS

VSS

VSS

VDD

VDD-KERN

VSS

VDD

VDD-KERN

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD-KERN

VDDQ_ DDR

DDR_WEN

DDR_RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD-KERN

VSS

VDD

VDD-KERN

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ OUT

VSS_ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD-KERN

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ EIN

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ EIN

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Die obige Abbildung zeigt die Oberseite des Pakets view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinbelegung, Pinbeschreibung und alternative Funktionen

STM32MP133C/F

Tabelle 6. Legende/Abkürzungen in der Pinbelegungstabelle

Name

Abkürzung

Definition

Pin-Name Pin-Typ
I/O-Struktur
Hinweise Alternative Funktionen Zusätzliche Funktionen

Sofern nicht anders angegeben, ist die Pin-Funktion während und nach dem Zurücksetzen die gleiche wie der tatsächliche Pin-Name

S

Versorgungsstift

I

Nur Eingabestift

O

Nur Ausgangsstift

Ein-/Ausgabe

Eingangs-/Ausgangspin

A

Analoger oder spezieller Pegelstift

FT(U/D/PD) 5 V tolerante E/A (mit festem Pull-Up / Pull-Down / programmierbarem Pull-Down)

DDR

1.5 V, 1.35 V oder 1.2 VI/O für DDR3-, DDR3L-, LPDDR2/LPDDR3-Schnittstelle

A

Analogsignal

RST

Reset-Pin mit schwachem Pull-Up-Widerstand

_f(1) _a(2) _u(3) _h(4)

Option für FT-E/As I2C FM+-Option Analoge Option (bereitgestellt von VDDA für den analogen Teil der E/A) USB-Option (bereitgestellt von VDD3V3_USBxx für den USB-Teil der E/A) Hochgeschwindigkeitsausgang für 1.8 V typ. VDD (für SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Sehr schnelle Option für 1.8 V typ. VDD (für ETH, SPI, SDMMC, QUADSPI, TRACE)

Sofern nicht anders durch einen Hinweis angegeben, werden alle I/Os während und nach dem Reset als potentialfreie Eingänge gesetzt

Über GPIOx_AFR-Register ausgewählte Funktionen

Funktionen direkt über Peripherieregister ausgewählt/aktiviert

1. Die zugehörigen E/A-Strukturen in Tabelle 7 sind: FT_f, FT_fh, FT_fvh 2. Die zugehörigen E/A-Strukturen in Tabelle 7 sind: FT_a, FT_ha, FT_vha 3. Die zugehörigen E/A-Strukturen in Tabelle 7 sind: FT_u 4. Die zugehörigen E/A-Strukturen in Tabelle 7 sind: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Die zugehörigen E/A-Strukturen in Tabelle 7 sind: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinbelegung, Pinbeschreibung und alternative Funktionen

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

E/A FT_h

VSS VDD

S

–

S

–

PE11

E/A FT_vh

PF5

E/A FT_h

PD3

E/A FT_f

PE14

E/A FT_h

VDDCPU

S

–

PD0

E/A FT

PH12

E/A FT_fh

PB6

E/A FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(Boot)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(Boot)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(Boot)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(Boot)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinbelegung, Pinbeschreibung und alternative Funktionen

STM32MP133C/F

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

E/A FT

E/A FT_fh

E/A FT_f

E/A FT_h

S

–

E/A FT_h

S

–

E/A FT_h

E/A FT_f

E/A FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (Boot)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(Boot)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0 (Boot),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(Boot)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(Boot)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0 (Boot)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinbelegung, Pinbeschreibung und alternative Funktionen

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

E/A FT_h

VDDCPU PG5

S

–

E/A FT_h

PG15

E/A FT_h

PG10

E/A FT_h

VSS

S

–

PF10

E/A FT_h

VDDCORE S

–

PF6

E/A FT_vh

VSS VDD

S

–

S

–

PF9

E/A FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1 (Boot),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(Boot)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX (Boot),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1 (Boot),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

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97

Pinbelegung, Pinbeschreibung und alternative Funktionen

STM32MP133C/F

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

E/A FT_h

S

–

E/A FT_h

S

–

E/A FT_fh

E/A FT_fh

E/A FT_h

S

–

S

–

E/A FT

E/A FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(Boot),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

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STM32MP133C/F

Pinbelegung, Pinbeschreibung und alternative Funktionen

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

J3 J4 N5

PI2

E/A FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

E/A FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 N2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

E/A FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ OUT1

K2 M2

L3

PC15OSC32_OUT

Ein-/Ausgabe

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

Ein-/Ausgabe

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

E/A FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

E/A FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

E/A FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

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Pinbelegung, Pinbeschreibung und alternative Funktionen

STM32MP133C/F

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

M1 J7 P3

PF7

E/A FT_vh –

M3 R1 R2

PG11

E/A FT_vh –

L3 J6 N3

PH6

E/A FT_fh –

N2 P4 R1

PG1

E/A FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

E/A FT_vh –

P1 P1 T3 PH0-OSC_IN E/A FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

E/A FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX (Boot),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

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STM32MP133C/F

Pinbelegung, Pinbeschreibung und alternative Funktionen

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

N5 U2 W1

PG3

E/A FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

E/A FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

Tore 1, N6, S2

PG12

E/A FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

E/A FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

E/A FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON AUS

–

–

T2 N5 Y1

PA11

E/A FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

E/A FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

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Pinbelegung, Pinbeschreibung und alternative Funktionen

STM32MP133C/F

PIN-Nummer

Tabelle 7. STM32MP133C/F-Balldefinitionen (Fortsetzung)

Ballfunktionen

Pinname (Funktion nach
zurücksetzen)

Alternative Funktionen

Zusätzliche Funktionen

LFBGA289 TFBGA289 TFBGA320
Pin-Typ-E/A-Struktur
Hinweise

P4 U4

Y2

PF14 (JTCK/SW CLK)

Ein-/Ausgabe

FT

(2)

U3 N7 Y3

PA0

E/A FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

E/A FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

E/A FT_a

E/A FT_a E/A FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

E/A FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

E/A FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

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STM3

Dokumente / Ressourcen

STMicroelectronics STM32MP133C F 32-Bit Arm Cortex-A7 1GHz MPU [pdf] Benutzerhandbuch STM32MP133C F 32-Bit Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-Bit Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Verweise

• Bedienungsanleitung