STMicroelectronics STM32MP133C F 32bitový procesor Arm Cortex-A7 1 GHz

Specifikace

• Jádro: Arm Cortex-A7
• Paměti: Externí SDRAM, Vestavěná SRAM
• Datová sběrnice: 16bitové paralelní rozhraní
• Zabezpečení/ochrana: Reset a správa napájení, LPLV-Stop2, pohotovostní režim
• Pouzdro: LFBGA, TFBGA s minimální roztečí 0.5 mm
• Správa hodin
• Univerzální vstupy/výstupy
• Propojovací matice
• 4 DMA řadiče
• Komunikační periferie: Až 29
• Analogové periferie: 6
• Časovače: Až 24, Watchdogy: 2
• Hardwarová akcelerace
• Režim ladění
• Pojistky: 3072bitové včetně unikátního ID a HUK pro klíče AES 256
• V souladu s ECOPACK2

Subsystém Arm Cortex-A7

Subsystém Arm Cortex-A7 čipu STM32MP133C/F poskytuje…

Vzpomínky

Zařízení obsahuje externí SDRAM a integrovanou SRAM pro ukládání dat…

Ovladač DDR

Řadič DDR3/DDR3L/LPDDR2/LPDDR3 spravuje přístup k paměti…

Správa napájecího zdroje
Schéma napájení a dohled zajišťují stabilní dodávku energie…

Správa hodin
RCC se stará o distribuci a konfiguraci hodin…

Univerzální vstupy/výstupy (GPIO)
GPIO poskytují rozhraní pro externí zařízení…

Ochranný řadič TrustZone
ETZPC zvyšuje zabezpečení systému správou přístupových práv…

Matice propojení sběrnice
Matice usnadňuje přenos dat mezi různými moduly…

Nejčastější dotazy

Otázka: Jaký je maximální počet podporovaných komunikačních periferií?
A: STM32MP133C/F podporuje až 29 komunikačních periferií.

Otázka: Kolik analogových periferií je k dispozici?
A: Zařízení nabízí 6 analogových periferií pro různé analogové funkce.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 až 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 časovačů, audio, krypto a pokročilé zabezpečení
Datasheet – výrobní údaje

Vlastnosti
Zahrnuje nejmodernější patentovanou technologii ST
Jádro
· 32bitový Arm® Cortex®-A7 L1 32 kB I / 32 kB D 128 kB unifikovaná mezipaměť úrovně 2 Arm® NEONTM a Arm® TrustZone®

Vzpomínky
· Externí paměť DDR až 1 GB až do LPDDR2/LPDDR3-1066 16bitová až do DDR3/DDR3L-1066 16bitová
· 168 kB interní paměti SRAM: 128 kB paměti AXI SYSRAM + 32 kB paměti AHB SRAM a 8 kB paměti SRAM v záložní doméně
· Dvojité paměťové rozhraní Quad-SPI · Flexibilní externí paměťový řadič s až
16bitová datová sběrnice: paralelní rozhraní pro připojení externích integrovaných obvodů a pamětí SLC NAND s až 8bitovou korekcí chyb (ECC)
Bezpečnost/ochrana
· Bezpečné spouštění, periferie TrustZone®, 12 xtamppiny včetně 5 aktivních kontaktůampers
· Teplota, obj.tage, frekvence a monitorování 32 kHz
Reset a správa napájení
· Napájení 1.71 V až 3.6 VI/O (5 V-tolerantních I/O) · POR, PDR, PVD a BOR · LDO na čipu (USB 1.8 V, 1.1 V) · Záložní regulátor (~0.9 V) · Interní teplotní senzory · Režimy nízké spotřeby: Sleep, Stop, LPLV-Stop
LPLV-Stop2 a pohotovostní režim

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Rozteč 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
minimální rozteč 0.5 mm

· Zachování DDR v pohotovostním režimu · Ovládání doprovodného čipu PMIC

Správa hodin
· Interní oscilátory: 64 MHz HSI oscilátor, 4 MHz CSI oscilátor, 32 kHz LSI oscilátor
· Externí oscilátory: 8-48 MHz HSE oscilátor, 32.768 kHz LSE oscilátor
· 4 × PLL s frakčním režimem

Univerzální vstupy/výstupy
· Až 135 zabezpečených I/O portů s možností přerušení
· Až 6 probuzení

Propojovací matice
· 2 sběrnicové matice 64bitové propojení Arm® AMBA® AXI, až 266 MHz 32bitové propojení Arm® AMBA® AHB, až 209 MHz

4 řadiče DMA pro odlehčení CPU
· Celkem 56 fyzických kanálů
· 1 x vysokorychlostní univerzální hlavní řadič přímého přístupu k paměti (MDMA)
· 3 × dvouportové DMA s funkcemi FIFO a request routeru pro optimální správu periferií

září 2024
Toto je informace o produktu v plné výrobě.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Až 29 komunikačních periferií
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBus™) · 4 × UART + 4 × USART (12.5 Mbit/s,
Rozhraní ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, včetně 4 s plným duplexem
Přesnost audio třídy I2S přes interní audio PLL nebo externí hodinový obvod) (+2 QUADSPI + 4 s USART) · 2 × SAI (stereo audio: I2S, PDM, SPDIF Tx) · SPDIF Rx se 4 vstupy · 2 × SDMMC až 8 bitů (SD/e·MMCTM/SDIO) · 2 × CAN řadiče podporující protokol CAN FD · 2 × vysokorychlostní hostitelský port USB 2.0 nebo 1 × vysokorychlostní hostitelský port USB 2.0

+ 1 × vysokorychlostní USB 2.0 OTG současně · 2 × Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 analogových periferií
· 2 × ADC s maximálním rozlišením 12 bitů až 5 Msps
· 1 x teplotní senzor · 1 x digitální filtr pro sigma-delta modulátor
(DFSDM) se 4 kanály a 2 filtry · Interní nebo externí referenční hodnota ADC VREF+
Až 24 časovačů a 2 hlídací psi
· 2 × 32bitové časovače s až 4 IC/OC/PWM nebo čítačem pulzů a vstupem pro kvadraturní (inkrementální) enkodér
· 2 × 16bitové pokročilé časovače · 10 × 16bitové univerzální časovače (včetně
2 základní časovače bez PWM) · 5 × 16bitové časovače s nízkou spotřebou energie · Bezpečné časy reálného času s přesností na méně než sekundu a
hardwarový kalendář · 4 systémové časovače Cortex®-A7 (zabezpečené,
nezabezpečený, virtuální, hypervizor) · 2 × nezávislý watchdog
Hardwarová akcelerace
· AES 128, 192, 256 DES/TDES

2 (nezávislé, nezávislé zabezpečené) 5 (2 zabezpečené) 4 5 (3 zabezpečené)
4 + 4 (včetně 2 zabezpečených USART), některé mohou být zdrojem bootování
2 (až 4 audio kanály), s I2S master/slave, PCM vstup, 2 porty SPDIF-TX
Vestavěný HSPHY s BCD Vestavěný HS PHY s BCD (zabezpečený), může být zdrojem bootování
2 × HS sdílený mezi Host a OTG 4 vstupy

2 (1 × TTCAN), kalibrace hodin, sdílená vyrovnávací paměť 10 kB 2 (8 + 8 bitů) (zabezpečené), e·MMC nebo SD mohou být zdrojem bootování 2 volitelné nezávislé napájecí zdroje pro rozhraní SD karet
1 (dvou-čtyřnásobný) (zabezpečený), může být zdrojem bootování

–
–
Bota
–
Bota
Bootování Bootování
(1)

Paralelní adresa/data 8/16bitový FMC Paralelní AD-mux 8/16bitový
NAND 8/16bitová 10/100M/Gigabit Ethernet DMA kryptografie
Hash Generátor pravých náhodných čísel Pojistky (jednorázově programovatelné)

4 × CS, až 4 × 64 MB
Ano, 2× CS, SLC, BCH4/8, může být zdrojem bootování 2 x (MII, RMI, RGMII) s PTP a EEE (zabezpečené)
3 instance (1 zabezpečená), 33kanálový MDMA PKA (s ochranou DPA), DES, TDES, AES (s ochranou DPA)
(vše zabezpečeno) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(zabezpečené) True-RNG (zabezpečené) 3072 efektivních bitů (zabezpečené, pro uživatele k dispozici 1280 bitů)

–
Bota –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Popis

Tabulka 1. Vlastnosti a počet periferií STM32MP133C/F (pokračování)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Různé

Vlastnosti

LFBGA289

TFBGA289

TFBGA320

GPIO s přerušením (celkový počet)

135(2)

Zabezpečitelné GPIO piny probuzení

Vše
6

Tamppiny (aktivní tamper)

12 (5)

DFSDM Až 12bitový synchronizovaný ADC

4 vstupní kanály se 2 filtry

–

2(3) (až 5 Msps na 12bitovém sběrnici) (zabezpečené)

ADC1: 19 kanálů včetně 1 interního, 18 kanálů k dispozici pro

Celkem 12bitové kanály ADC (4)

uživatel včetně 8násobného diferenciálu

–

ADC2: 18 kanálů včetně 6 interního, 12 kanálů k dispozici pro

uživatel včetně 6násobného diferenciálu

Vstupní pin interního ADC VREF VREF+

Vstup 1.65 V, 1.8 V, 2.048 V, 2.5 V nebo VREF+ –
Ano

1. QUADSPI se může bootovat buď z vyhrazených GPIO, nebo pomocí některých bootovacích GPIO FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (viz Tabulka 7: Definice kuliček STM32MP133C/F).
2. Tento celkový počet GPIO zahrnuje čtyři JTAG GPIO a tři BOOT GPIO s omezeným použitím (může dojít ke konfliktu s připojením externího zařízení během skenování hranic nebo bootování).
3. Pokud jsou použity oba ADC, takt jádra by měl být pro oba ADC stejný a nelze použít vestavěné předděličky ADC.
4. Kromě toho existují také interní kanály: – Interní kanál ADC1: VREFINT – Interní kanály ADC2: teplota, interní objemtage reference, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Popis 18/219

STM32MP133C/F

Obrázek 1. Blokové schéma STM32MP133C/F

Dodávky integrovaných obvodů

@VDDA

HSI

AXIM: Arm 64bitové propojení AXI (266 MHz) T

@VDDCPU

GIC

T

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 tisíc dánských dolarů

32 tisíc I$

CNT (časovač) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asynchronní

128 bitů

TT

CSI

LSI

Čas laděníamp

generátor TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128 kB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (bez GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asynchronní

T

KRYPTOMĚNÍ

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (duální) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Ovládání SDMMC1 DLY)

T

DLYBSD2

(Ovládání SDMMC2 DLY)

T

DLYBQS

(řízení QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS hostitel)

PLLUSB

FIFO

T

PCA

FIFO

T MDMA 32 kanálů

AXIMC TT

17 16b Trasovací port

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

Pojistky OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Záložní reg. T

@VBAT

2

LSE (32kHz XTAL)

T

Časování systému STGENC

generace

STGENR

USBPHYC
(Ovládání přes USB 2x PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Kolíky BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4kanálový DFSDM

Vyrovnávací paměť 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asynchronní AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 proudy
DMAMUX1
DMA2
8 proudy

DMAMUX2

DMA3
8 proudy

T

PMB (monitor procesů)
DTS (digitální teplotní senzor)

svtage regulátory

@VDDA

Dohled nad dodávkami

FIFO

FIFO

FIFO

2×2 Matrix
AHB2APB

64 bitů AXI

64bitový AXI master

32 bitů AHB 32 bitů AHB master

32 bitů APB

Bezpečnostní ochrana T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: 32bitová sběrnicová matice ARM s více AHB (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

BOZP (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16ext

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Inteligentní karta IrDA

5

T

USART2

Inteligentní karta IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filtrovat Filtrovat Filtrovat

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

ČAS2 ČAS3 ČAS4

32b

5

16b

5

16b

5

ČAS5 ČAS6 ČAS7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Inteligentní karta IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filtr Filtr

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Inteligentní karta IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Funkční konecview

Funkční konecview

3.1
3.1.1
3.1.2

Subsystém Arm Cortex-A7
Vlastnosti
· Architektura ARMv7-A · 32KByte mezipaměť instrukcí L1 · 32KByte mezipaměť dat L1 · 128KByte mezipaměť úrovně 2 · Sada instrukcí Arm + Thumb®-2 · Bezpečnostní technologie Arm TrustZone · Pokročilý SIMD Arm NEON · Rozšíření DSP a SIMD · VFPv4 operace s plovoucí desetinnou čárkou · Podpora virtualizace hardwaru · Vestavěný trasovací modul (ETM) · Integrovaný generický řadič přerušení (GIC) se 160 sdílenými periferními přerušeními · Integrovaný generický časovač (CNT)
Nadview
Procesor Cortex-A7 je velmi energeticky úsporný aplikační procesor navržený pro poskytování vysokého výkonu v high-end nositelné elektronice a dalších nízkopříkonových vestavěných a spotřebitelských aplikacích. Nabízí až o 20 % vyšší výkon v jednom vlákně než Cortex-A5 a podobný výkon jako Cortex-A9.
Cortex-A7 zahrnuje všechny funkce vysoce výkonných procesorů Cortex-A15 a CortexA17, včetně podpory virtualizace v hardwaru, NEON a 128bitového rozhraní sběrnice AMBA 4 AXI.
Procesor Cortex-A7 staví na energeticky úsporných 8-inch procesorech.tagpipeline procesoru Cortex-A5. Využívá také integrovanou L2 cache navrženou pro nízkou spotřebu energie, s nižšími latencemi transakcí a vylepšenou podporou operačního systému pro údržbu cache. Kromě toho je zde vylepšená predikce větvení a vyšší výkon paměťového systému s 64bitovou cestou úložiště, 128bitovými sběrnicemi AMBA 4 AXI a zvětšenou velikostí TLB (256 položek, oproti 128 položkám u Cortex-A9 a Cortex-A5), což zvyšuje výkon pro velké úlohy, jako je web procházení.
Technologie Thumb-2
Poskytuje špičkový výkon tradičního kódu Arm a zároveň až o 30 % snižuje paměťové nároky na ukládání instrukcí.
Technologie TrustZone
Zajišťuje spolehlivou implementaci bezpečnostních aplikací od správy digitálních práv až po elektronické platby. Široká podpora od technologických a průmyslových partnerů.

DS13875 Rev 5

19/219
48

Funkční konecview

STM32MP133C/F

NEON
Technologie NEON dokáže akcelerovat multimediální a signálové algoritmy, jako je kódování/dekódování videa, 2D/3D grafika, hraní her, zpracování zvuku a řeči, zpracování obrazu, telefonie a syntéza zvuku. Cortex-A7 poskytuje engine, který nabízí jak výkon, tak funkčnost jednotky s plovoucí desetinnou čárkou (FPU) Cortex-A7 a implementaci pokročilé instrukční sady SIMD NEON pro další akceleraci funkcí zpracování médií a signálu. NEON rozšiřuje FPU procesoru Cortex-A7 o čtyřnásobný MAC a další 64bitovou a 128bitovou sadu registrů, které podporují bohatou sadu SIMD operací nad 8-, 16- a 32bitovými celočíselnými a 32bitovými datovými objemy s plovoucí desetinnou čárkou.
Virtualizace hardwaru
Vysoce efektivní hardwarová podpora pro správu a arbitráž dat, díky níž může více softwarových prostředí a jejich aplikací současně přistupovat k systémovým funkcím. To umožňuje realizaci robustních zařízení s virtuálními prostředími, která jsou od sebe dobře izolovaná.
Optimalizované L1 cache
Výkon a spotřeba optimalizované L1 mezipaměti kombinují techniky minimální latence přístupu pro maximalizaci výkonu a minimalizaci spotřeby energie.
Integrovaný řadič mezipaměti L2
Poskytuje přístup k mezipaměti s nízkou latencí a vysokou šířkou pásma ve vysokých frekvencích nebo snižuje spotřebu energie spojenou s přístupem k paměti mimo čip.
Jednotka s plovoucí desetinnou čárkou (FPU) Cortex-A7
FPU poskytuje vysoce výkonné instrukce s plovoucí desetinnou čárkou s jednoduchou a dvojitou přesností kompatibilní s architekturou Arm VFPv4, která je softwarově kompatibilní s předchozími generacemi koprocesoru Arm s plovoucí desetinnou čárkou.
Řídicí jednotka Snoop (SCU)
SCU je zodpovědná za správu propojení, arbitráže, komunikace, přenosů z mezipaměti do mezipaměti a systémové paměti, koherence mezipaměti a dalších funkcí procesoru.
Tato systémová koherence také snižuje složitost softwaru, která je spojena s udržováním softwarové koherence v rámci každého ovladače operačního systému.
Generický řadič přerušení (GIC)
Díky implementaci standardizovaného a architektonicky navrženého řadiče přerušení poskytuje GIC bohatý a flexibilní přístup k meziprocesorové komunikaci a směrování a prioritizaci systémových přerušení.
Podpora až 192 nezávislých přerušení, řízených softwarem, s hardwarovou prioritou a směrovaných mezi operačním systémem a vrstvou správy softwaru TrustZone.
Tato flexibilita směrování a podpora virtualizace přerušení v operačním systému poskytuje jednu z klíčových funkcí potřebných pro rozšíření možností řešení využívajícího hypervizor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.2
3.2.1
3.2.2

Vzpomínky
Externí SDRAM
Zařízení STM32MP133C/F obsahují řadič pro externí SDRAM, který podporuje následující: · LPDDR2 nebo LPDDR3, 16bitová data, až 1 GB, takt až 533 MHz · DDR3 nebo DDR3L, 16bitová data, až 1 GB, takt až 533 MHz
Vestavěná SRAM
Všechny funkce zařízení: · SYSRAM: 128 kB (s programovatelnou velikostí zabezpečené zóny) · AHB SRAM: 32 kB (zabezpečená) · BKPSRAM (záložní SRAM): 8 kB
Obsah této oblasti je chráněn před možným nežádoucím zápisem a lze jej uchovávat v pohotovostním režimu nebo režimu VBAT. BKPSRAM lze (v ETZPC) definovat jako přístupnou pouze zabezpečenému softwaru.

3.3

Řadič DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL v kombinaci s DDRPHYC poskytuje kompletní řešení paměťového rozhraní pro paměťový subsystém DDR. · Jedno 64bitové rozhraní AMBA se 4 AXI porty (XPI) · AXI hodiny asynchronní s řadičem · Šifrovací engine DDR paměti (DDRMCE) s AES-128 a zápisem DDR za běhu
šifrování/dešifrování čtení. · Podporované standardy:
Specifikace JEDEC DDR3 SDRAM, JESD79-3E pro DDR3/3L s 16bitovým rozhraním
Specifikace JEDEC LPDDR2 SDRAM, JESD209-2E pro LPDDR2 s 16bitovým rozhraním
Specifikace JEDEC LPDDR3 SDRAM, JESD209-3B pro LPDDR3 s 16bitovým rozhraním
· Pokročilý plánovač a generátor příkazů SDRAM · Programovatelná plná šířka dat (16 bitů) nebo poloviční šířka dat (8 bitů) · Pokročilá podpora QoS se třemi třídami provozu při čtení a dvěma třídami provozu při zápisu · Možnosti pro zamezení nedostatku provozu s nižší prioritou · Zaručená koherence pro zápis po čtení (WAR) a čtení po zápisu (RAW) při
Porty AXI · Programovatelná podpora pro možnosti délky zápisu (4, 8, 16) · Kombinace zápisů pro umožnění kombinace více zápisů na stejnou adresu do jednoho
jediný zápis · Konfigurace s jednou hodností

DS13875 Rev 5

21/219
48

Funkční konecview

STM32MP133C/F

· Podpora automatického vypnutí a zastavení SDRAM v případě, že transakce nepřišla po programovatelný čas
· Podpora automatického zastavení hodin (LPDDR2/3) při vstupu a výstupu z důvodu nedosažení příchodu transakce
· Podpora automatického provozu v režimu nízké spotřeby energie v případě nedodání transakce po programovatelnou dobu prostřednictvím hardwarového rozhraní pro nízkou spotřebu energie
· Programovatelná politika stránkování · Podpora automatického nebo softwarově řízeného samoobnovovacího vstupu a výstupu · Podpora softwarově řízeného vstupu a výstupu při hlubokém vypnutí (LPDDR2 a
LPDDR3) · Podpora explicitních aktualizací registrů režimu SDRAM pod softwarovou kontrolou · Flexibilní logika mapování adres pro umožnění mapování řádků, sloupců, specifických pro danou aplikaci
bity banky · Uživatelsky volitelné možnosti řízení obnovy · Blok přidružený k DDRPERFM pro usnadnění monitorování a ladění výkonu
DDRCTRL a DDRPHYC lze (v ETZPC) definovat jako přístupné pouze zabezpečenému softwaru.
Hlavní vlastnosti DDRMCE (memory DDR cypher engine) jsou uvedeny níže: · Rozhraní master/slave systémové sběrnice AXI (64bitová) · Inline šifrování (pro zápisy) a dešifrování (pro čtení) založené na vestavěném firewallu
programování · Dva režimy šifrování na region (maximálně jeden region): žádné šifrování (režim obejití),
Režim blokové šifry · Začátek a konec oblastí definovaných s granularitou 64 kB · Výchozí filtrování (region 0): povolen jakýkoli přístup · Filtrování přístupu k oblastem: žádné
Podporovaná bloková šifra: AES Podporovaný režim řetězení · Blokový režim s šifrou AES je kompatibilní s režimem ECB specifikovaným v publikaci NIST FIPS 197, standardu pro pokročilé šifrování (AES), s přidruženou funkcí odvození klíče založenou na algoritmu Keccak-400, zveřejněném na https://keccak.team web· Jedna sada registrů hlavních klíčů s možností zápisu a uzamčení · Konfigurační port AHB s privilegovaným přístupem

22/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.4

Řadič adresního prostoru TrustZone pro DDR (TZC)

TZC se používá k filtrování přístupů pro čtení/zápis k řadiči DDR podle oprávnění TrustZone a podle nezabezpečeného masteru (NSAID) až na devíti programovatelných regionech: · Konfigurace podporovaná pouze důvěryhodným softwarem · Jedna filtrační jednotka · Devět regionů:
Region 0 je vždy povolen a pokrývá celý rozsah adres. Regiony 1 až 8 mají programovatelnou základní/koncovou adresu a lze je přiřadit
libovolný jeden nebo oba filtry. · Bezpečná a nezabezpečená přístupová oprávnění naprogramovaná pro každou oblast · Nezabezpečené přístupy filtrované podle NSAID · Oblasti řízené stejným filtrem se nesmí překrývat · Selhací režimy s chybou a/nebo přerušením · Schopnost akceptace = 256 · Logika gate keeperu pro povolení a zakázání každého filtru · Spekulativní přístupy

DS13875 Rev 5

23/219
48

Funkční konecview

STM32MP133C/F

3.5

Režimy spouštění

Při spuštění je zdroj bootování používaný interní bootovací ROM vybrán pinem BOOT a bajty OTP.

Tabulka 2. Režimy spouštění

BOOT2 BOOT1 BOOT0 Počáteční bootovací režim

Komentáře

Čekání na příchozí připojení:

0

0

0

UART a USB(1)

USART3/6 a UART4/5/7/8 na výchozích pinech

Vysokorychlostní USB zařízení na pinech OTG_HS_DP/DM (2)

0

0

1 Sériový NOR flash (3) Sériový NOR flash na QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC na SDMMC2 (výchozí)(5)(6)

0

1

1

NAND flash(3)

SLC NAND flash na FMC

1

0

0

Vývojové spuštění (bez spuštění z flash paměti)

Používá se k získání ladicího přístupu bez bootování z flash paměti (4)

1

0

1

SD karta (3)

SD karta na SDMMC1 (výchozí)(5)(6)

Čekání na příchozí připojení:

1

1

0 UART a USB(1)(3) USART3/6 a UART4/5/7/8 na výchozích pinech

Vysokorychlostní USB zařízení na pinech OTG_HS_DP/DM (2)

1

1

1 sériová paměť NAND flash (3) sériová paměť NAND flash na QUADSPI (5)

1. Lze deaktivovat nastavením OTP. 2. USB vyžaduje hodiny/krystal HSE (viz AN5474 pro podporované frekvence s nastavením OTP a bez něj). 3. Zdroj bootování lze změnit nastavením OTP (napříkladamp4. Jádro Cortex®-A7 v nekonečné smyčce s přepínáním PA13. 5. Výchozí piny lze změnit pomocí OTP. 6. Alternativně lze pomocí OTP vybrat jiné rozhraní SDMMC než toto výchozí.

Ačkoli se bootování na nízké úrovni provádí pomocí interních hodin, softwarové balíčky dodávané společností ST, stejně jako hlavní externí rozhraní, jako je DDR, USB (mimo jiné), vyžadují připojení krystalu nebo externího oscilátoru na piny HSE.
Omezení a doporučení týkající se zapojení pinů HSE a podporovaných frekvencí naleznete v dokumentu RM0475 „STM32MP13xx pokročilé 32bitové MPU založené na architektuře Arm®“ nebo v dokumentu AN5474 „Začínáme s vývojem hardwaru linek STM32MP13xx“.

24/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.6

Řízení napájení

3.6.1
Pozor:

Schéma napájení
· VDD je hlavním zdrojem pro I/O a vnitřní součástky, které jsou napájeny i během pohotovostního režimu. Užitečné napětítagRozsah je 1.71 V až 3.6 V (typicky 1.8 V, 2.5 V, 3.0 V nebo 3.3 V).
VDD_PLL a VDD_ANA musí být s VDD zapojeny do hvězdy. · VDDDCPU je vyhrazený obvod pro procesor Cortex-A7.tagnabídka, jejíž hodnota závisí na
požadovaná frekvence CPU. 1.22 V až 1.38 V v provozním režimu. VDD musí být přítomno před VDDDCPU. · VDDCORE je hlavní digitální zdroj napětítage a obvykle se vypíná během pohotovostního režimu. HlasitosttagRozsah je v provozním režimu 1.21 V až 1.29 V. VDD musí být přítomno před VDDCORE. · Pin VBAT lze připojit k externí baterii (1.6 V < VBAT < 3.6 V). Pokud se nepoužívá externí baterie, musí být tento pin připojen k VDD. · VDDA je analogový (ADC/VREF), napájecí napětítage (1.62 V až 3.6 V). Použití interního VREF+ vyžaduje VDDA rovné nebo vyšší než VREF+ + 0.3 V. · Pin VDDA1V8_REG je výstupem interního regulátoru, interně připojeného k USB PHY a USB PLL. Interní regulátor VDDA1V8_REG je ve výchozím nastavení povolen a lze jej ovládat softwarově. Během pohotovostního režimu je vždy vypnut.
Specifický pin BYPASS_REG1V8 nesmí být nikdy ponechán volný. Musí být připojen buď k VSS, nebo k VDD pro aktivaci nebo deaktivaci regulace hlasitosti.tage regulátor. Pokud VDD = 1.8 V, měl by být nastaven BYPASS_REG1V8. · Pin VDDA1V1_REG je výstup interního regulátoru, interně připojený k USB PHY. Interní regulátor VDDA1V1_REG je ve výchozím nastavení povolen a lze jej ovládat softwarově. Během pohotovostního režimu je vždy vypnut.
· VDD3V3_USBHS je vysokorychlostní USB zdroj. VoltagRozsah je 3.07 V až 3.6 V.
VDD3V3_USBHS nesmí být přítomen, pokud není přítomen VDDA1V8_REG, jinak může dojít k trvalému poškození STM32MP133C/F. Toto musí být zajištěno pomocí PMIC computingu nebo externí součástky v případě implementace diskrétního napájecího zdroje.
· VDDSD1 a VDDSD2 jsou napájecí zdroje pro SD karty SDMMC1 a SDMMC2, které podporují ultrarychlostní režim.
· VDDQ_DDR je napájení DDR IO. 1.425 V až 1.575 V pro propojení pamětí DDR3 (typicky 1.5 V)
1.283 V až 1.45 V pro propojení pamětí DDR3L (typicky 1.35 V)
1.14 V až 1.3 V pro propojení pamětí LPDDR2 nebo LPDDR3 (typicky 1.2 V)
Během fází zapínání a vypínání musí být dodrženy následující požadavky na pořadí napájení:
· Pokud je VDD pod 1 V, ostatní napájecí zdroje (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) musí zůstat pod VDD + 300 mV.
· Když je VDD vyšší než 1 V, všechny zdroje napájení jsou nezávislé.
Během fáze výpadku napájení se může napětí VDD dočasně snížit oproti ostatním zdrojům, pouze pokud energie dodávaná do STM32MP133C/F zůstane pod 1 mJ. To umožňuje vybíjení externích oddělovacích kondenzátorů s různými časovými konstantami během přechodové fáze výpadku napájení.

DS13875 Rev 5

25/219
48

Funkční konecview
V 3.6
VBOR0 1

Obrázek 2. Sekvence zapnutí/vypnutí

STM32MP133C/F

VDDX(1) VDD

3.6.2
Poznámka: 26/219

0.3

Zapnutí

Provozní režim

Vypnout

čas

Neplatná zásobovací oblast

VDDX < VDD + 300 mV

VDDX nezávislé na VDD

MSv47490V1

1. VDDX označuje jakýkoli zdroj napájení z řad VDDCORE, VDDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Dozorce napájení

Zařízení mají integrovaný obvod pro resetování při zapnutí (POR)/resetování při vypnutí (PDR) spojený s obvodem pro resetování při nízkém napětí (BOR):
· Reset po zapnutí (POR)
Dozor POR monitoruje napájení VDD a porovnává ho s pevnou prahovou hodnotou. Zařízení zůstávají v režimu resetování, když je VDD pod touto prahovou hodnotou. · Reset při vypnutí napájení (PDR)
Dozor PDR monitoruje napájení VDD. Reset je generován, když VDD klesne pod pevnou prahovou hodnotu.
· Reset při poklesu napětí (BOR)
Dozor BOR monitoruje napájení VDD. Pomocí volitelných bajtů lze konfigurovat tři prahové hodnoty BOR (od 2.1 do 2.7 V). Když VDD klesne pod tuto prahovou hodnotu, dojde k resetu.
· Reset VDDCORE při zapnutí (POR_VDDCORE) Dozorčí jednotka POR_VDDCORE monitoruje napájení VDDCORE a porovnává ho s pevnou prahovou hodnotou. Doména VDDCORE zůstává v režimu resetu, když je VDDCORE pod touto prahovou hodnotou.
· Reset při vypnutí VDDCORE (PDR_VDDCORE) Dozorčí modul PDR_VDDCORE monitoruje napájení VDDCORE. Reset domény VDDCORE je generován, když VDDCORE klesne pod pevnou prahovou hodnotu.
· Resetování VDDCPU při zapnutí (POR_VDDCPU) Dozorčí jednotka POR_VDDCPU monitoruje napájení VDDCPU a porovnává ho s pevnou prahovou hodnotou. Doména VDDCPU zůstává v režimu resetu, když je VDDCORE pod touto prahovou hodnotou.
Pin PDR_ON je rezervován pro výrobní testy STMicroelectronics a v aplikaci musí být vždy připojen k VDD.

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.7

Strategie nízké spotřeby energie

Existuje několik způsobů, jak snížit spotřebu energie u STM32MP133C/F: · Snížení dynamické spotřeby energie zpomalením taktů CPU a/nebo
hodiny matice sběrnice a/nebo řízení jednotlivých periferních hodin. · Ušetřete spotřebu energie, když je CPU v klidu, výběrem mezi dostupnými nízkofrekvenčními
režimy napájení podle potřeb uživatelské aplikace. To umožňuje dosáhnout nejlepšího kompromisu mezi krátkou dobou spouštění, nízkou spotřebou energie a dostupnými zdroji probuzení. · Použijte DVFS (dynamické nastavení hlasitosti)tag(e a škálování frekvence) provozní body, které přímo řídí frekvenci hodin CPU a také výstupní napájení VDDCPU.
Provozní režimy umožňují řízení distribuce hodin mezi různé části systému a napájení systému. Provozní režim systému je řízen subsystémem MPU.
Níže jsou uvedeny režimy nízké spotřeby podsystému MPU: · CSleep: Takty CPU jsou zastaveny a periferie pracují jako
dříve nastaveno v RCC (reset a regulátor hodin). · CStop: Hodiny periferií CPU jsou zastaveny. · CStandby: VDDCPU OFF
Do režimů nízké spotřeby CSleep a CStop přechází CPU při provádění instrukcí WFI (čekání na přerušení) nebo WFE (čekání na událost).
Dostupné provozní režimy systému jsou následující: · Provoz (systém v plném výkonu, VDDCORE, VDDCPU a hodiny ZAPNUTY) · Stop (hodiny VYPNUTY) · LP-Stop (hodiny VYPNUTY) · LPLV-Stop (hodiny VYPNUTY, úroveň napájení VDDCORE a VDDCPU může být snížena) · LPLV-Stop2 (VDDCPU VYPNUTO, VDDCORE sníženo a hodiny VYPNUTY) · Pohotovostní režim (VDDCPU, VDDCORE a hodiny VYPNUTY)

Tabulka 3. Režim napájení systému versus CPU

Režim napájení systému

CPU

Spustit režim

CRun nebo CSleep

Režim zastavení Režim LP-Stop Režim LPLV-Stop Režim LPLV-Stop2
Pohotovostní režim

CZastavení nebo CPohotovostní režim CPohotovostní režim

3.8

Reset a ovladač hodin (RCC)

Řídicí jednotka hodin a resetu řídí generování všech hodin, stejně jako synchronizaci hodin a řízení resetu systému a periferií. RCC poskytuje vysokou flexibilitu ve výběru zdrojů hodin a umožňuje použití hodinových poměrů pro zlepšení spotřeby energie. Kromě toho u některých komunikačních periferií, které jsou schopny pracovat s...

DS13875 Rev 5

27/219
48

Funkční konecview

STM32MP133C/F

3.8.1

dvou různých hodinových domén (buď hodinový signál rozhraní sběrnice, nebo periferní hodinový signál jádra) lze systémovou frekvenci změnit bez úpravy přenosové rychlosti.
Správa hodin
Zařízení obsahují čtyři interní oscilátory, dva oscilátory s externím krystalem nebo rezonátorem, tři interní oscilátory s rychlým náběhem a čtyři PLL.
RCC přijímá následující vstupy zdrojů hodin: · Interní oscilátory:
64 MHz HSI hodinový signál (přesnost 1 %) 4 MHz CSI hodinový signál 32 kHz LSI hodinový signál · Externí oscilátory: 8–48 MHz HSE hodinový signál 32.768 kHz LSE hodinový signál
RCC poskytuje čtyři PLL: · PLL1 vyhrazený pro taktování CPU · PLL2 poskytující:
hodiny pro AXI-SS (včetně můstků APB4, APB5, AHB5 a AHB6) hodiny pro rozhraní DDR · PLL3 poskytující: hodiny pro vícevrstvou AHB a matici periferní sběrnice (včetně APB1,
APB2, APB3, APB6, AHB1, AHB2 a AHB4) jaderné hodiny pro periferie · PLL4 vyhrazený pro generování jaderných hodin pro různá periferie
Systém se spustí s hodinami HSI. Uživatelská aplikace si poté může vybrat konfiguraci hodin.
Zdroje pro resetování systému
Reset při zapnutí inicializuje všechny registry kromě ladicího registru, části RCC, části RTC a stavových registrů regulátoru napájení a také domény záložního napájení.
Reset aplikace je generován z jednoho z následujících zdrojů: · reset z NRST padu · reset ze signálu POR a PDR (obecně nazývaný reset při zapnutí) · reset z BOR (obecně nazývaný brownout) · reset z nezávislého watchdogu 1 · reset z nezávislého watchdogu 2 · reset softwarového systému z Cortex-A7 (CPU) · selhání na HSE, když je aktivována funkce zabezpečení hodin
Reset systému je generován z jednoho z následujících zdrojů: · reset aplikace · reset ze signálu POR_VDDCORE · přechod z pohotovostního režimu do režimu běhu

28/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

Reset procesoru MPU je generován z jednoho z následujících zdrojů: · reset systému · pokaždé, když MPU ukončí režim CStandby · softwarový reset MPU z procesoru Cortex-A7 (CPU)

3.9

Univerzální vstupy/výstupy (GPIO)

Každý z GPIO pinů lze softwarově konfigurovat jako výstup (push-pull nebo open-drain, s pull-up nebo pull-down nebo bez něj), jako vstup (s pull-up nebo pull-down nebo bez něj) nebo jako periferní alternativní funkci. Většina GPIO pinů je sdílena s digitálními nebo analogovými alternativními funkcemi. Všechny GPIO jsou schopny zvládat vysoký proud a mají volbu rychlosti pro lepší řízení vnitřního šumu, spotřeby energie a elektromagnetického vyzařování.
Po resetu jsou všechny GPIO v analogovém režimu, aby se snížila spotřeba energie.
Konfiguraci I/O lze v případě potřeby uzamknout dodržením určité sekvence, aby se zabránilo falešnému zápisu do I/O registrů.
Všechny piny GPIO lze individuálně nastavit jako zabezpečené, což znamená, že softwarové přístupy k těmto GPIO a souvisejícím periferiím definovaným jako zabezpečené jsou omezeny na zabezpečený software běžící na CPU.

3.10
Poznámka:

Ochranný řadič TrustZone (ETZPC)
ETZPC se používá ke konfiguraci zabezpečení TrustZone pro mastery a slave sběrnice s programovatelnými atributy zabezpečení (zabezpečené zdroje). Například: · Lze naprogramovat velikost zabezpečené oblasti SYSRAM na čipu. · Periferie AHB a APB lze nastavit jako zabezpečené nebo nezabezpečené. · Paměť AHB SRAM lze nastavit jako zabezpečenou nebo nezabezpečenou.
Ve výchozím nastavení jsou paměti SYSRAM, AHB SRAM a zabezpečené periferie nastaveny pouze na zabezpečený přístup, takže k nim nemohou mít přístup nezabezpečené mastery, jako je DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funkční konecview

STM32MP133C/F

3.11

Matice propojení sběrnic
Zařízení jsou vybavena sběrnicovou maticí AXI, jednou hlavní sběrnicovou maticí AHB a sběrnicovými můstky, které umožňují propojení masterů sběrnic s slavy sběrnicemi (viz obrázek níže, tečky představují povolená propojení master/slave).
Obrázek 3. Matice sběrnice STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG z propojovacího kabelu MLAHB USBH

CPU

ETH1 ETH2

128bitový

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Výchozí podřízený AXIMC

NIC-400 AXI 64 bitů 266 MHz – 10 masterů / 10 slavů

Z propojení AXIM DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

Propojovací S4 S5 AHB 32 bitů 209 MHz – 8 masterů / 6 slavů

DDRCTRL 533 MHz AHB můstek k AHB6 k propojení MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB můstek k AHB5 APB můstek k APB5 APB můstek k DBG APB
Synchronní master port AXI 64 Synchronní slave port AXI 64 Asynchronní master port AXI 64 Asynchronní slave port AXI 64 Synchronní master port AHB 32 Synchronní slave port AHB 32 Asynchronní master port AHB 32 Asynchronní slave port
Můstek k AHB2 SRAM1 SRAM2 SRAM3 Propojení k AXIM Můstek k AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.12

DMA ovladače
Zařízení jsou vybavena následujícími moduly DMA pro odlehčení aktivity CPU: · hlavní modul pro přímý přístup k paměti (MDMA)
MDMA je vysokorychlostní řadič DMA, který má na starosti všechny typy přenosů paměti (z periferie do paměti, z paměti do paměti, z paměti do periferie) bez jakéhokoli zásahu CPU. Je vybaven hlavním rozhraním AXI. MDMA je schopen komunikovat s ostatními řadiči DMA a rozšiřovat tak standardní možnosti DMA nebo může přímo spravovat požadavky periferních DMA. Každý z 32 kanálů může provádět blokové přenosy, opakované blokové přenosy a přenosy propojených seznamů. MDMA lze nastavit pro provádění zabezpečených přenosů do zabezpečených pamětí. · tři řadiče DMA (nezabezpečené DMA1 a DMA2 plus zabezpečený DMA3) Každý řadič má dvouportový AHB, celkem tedy 16 nezabezpečených a osm zabezpečených kanálů DMA pro provádění blokových přenosů založených na FIFO.
Dvě jednotky DMAMUX multiplexují a směrují požadavky DMA z periferií ke třem řadičům DMA s vysokou flexibilitou, maximalizují počet požadavků DMA, které běží souběžně, a také generují požadavky DMA z triggerů periferních výstupů nebo událostí DMA.
DMAMUX1 mapuje požadavky DMA z nezabezpečených periferií na kanály DMA1 a DMA2. DMAMUX2 mapuje požadavky DMA ze zabezpečených periferií na kanály DMA3.

3.13

Rozšířený řadič přerušení a událostí (EXTI)
Rozšířený řadič přerušení a událostí (EXTI) řídí probuzení CPU a systému prostřednictvím konfigurovatelných a přímých vstupů událostí. EXTI poskytuje požadavky na probuzení řízení napájení, generuje požadavky na přerušení pro GIC a události pro vstup událostí CPU.
Požadavky na probuzení EXTI umožňují probuzení systému z režimu Stop a probuzení CPU z režimů CStop a CStandby.
Generování požadavků na přerušení a požadavků na události lze také použít v režimu Run.
EXTI také obsahuje výběr EXTI IOport.
Každé přerušení nebo událost lze nastavit jako zabezpečené, aby se přístup omezil pouze na zabezpečený software.

3.14

Výpočetní jednotka kontroly cyklické redundance (CRC)
Výpočetní jednotka CRC (cyklická redundantní kontrola) se používá k získání CRC kódu pomocí programovatelného polynomu.
Mimo jiné se techniky založené na CRC používají k ověřování integrity přenosu dat nebo úložiště. V rámci normy EN/IEC 60335-1 nabízejí způsob ověření integrity flash paměti. Výpočetní jednotka CRC pomáhá s výpočtem podpisu softwaru za běhu, který se porovnává s referenčním podpisem generovaným v době propojení a uloženým na daném místě v paměti.

DS13875 Rev 5

31/219
48

Funkční konecview

STM32MP133C/F

3.15

Flexibilní řadič paměti (FMC)
Hlavní vlastnosti řídicí jednotky FMC jsou následující: · Rozhraní se zařízeními mapovanými na statickou paměť, včetně:
NOR flash paměť Statická nebo pseudostatická paměť s náhodným přístupem (SRAM, PSRAM) NAND flash paměť s 4bitovým/8bitovým hardwarovým ECC BCH · 8-, 16bitová šířka datové sběrnice · Nezávislé řízení výběru čipu pro každou paměťovou banku · Nezávislá konfigurace pro každou paměťovou banku · Zápis FIFO
Konfigurační registry FMC lze zabezpečit.

3.16

Duální paměťové rozhraní Quad-SPI (QUADSPI)
QUADSPI je specializované komunikační rozhraní zaměřené na jednoduché, dvojité nebo čtyřnásobné SPI flash paměti. Může pracovat v kterémkoli ze tří následujících režimů: · Nepřímý režim: všechny operace jsou prováděny pomocí registrů QUADSPI. · Režim dotazování stavu: stavový registr externí flash paměti je periodicky čten a
V případě nastavení příznaku může být vygenerováno přerušení. · Režim mapování paměti: externí flash paměť je mapována do adresního prostoru
a systém ji vnímá, jako by se jednalo o interní paměť.
Propustnost i kapacitu lze zdvojnásobit pomocí režimu dual-flash, kde se současně přistupuje ke dvěma flash pamětím Quad-SPI.
QUADSPI je spojen s blokem zpoždění (DLYBQS), který umožňuje podporu externích datových frekvencí nad 100 MHz.
Konfigurační registry QUADSPI mohou být zabezpečené, stejně jako jejich blok zpoždění.

3.17

Analogově-digitální převodníky (ADC1, ADC2)
Zařízení obsahují dva analogově-digitální převodníky, jejichž rozlišení lze konfigurovat na 12, 10, 8 nebo 6 bitů. Každý ADC sdílí až 18 externích kanálů a provádí převody v režimu single-shot nebo skenování. V režimu skenování se automatický převod provádí na vybrané skupině analogových vstupů.
Oba ADC mají zabezpečená sběrnicová rozhraní.
Každý ADC může být obsluhován řadičem DMA, což umožňuje automatický přenos hodnot převedených ADC do cílového umístění bez jakéhokoli softwarového zásahu.
Kromě toho dokáže funkce analogového watchdogu přesně sledovat převedený objem.tage jednoho, některých nebo všech vybraných kanálů. Přerušení je generováno, když převedený objemtage je mimo naprogramované prahové hodnoty.
Aby bylo možné synchronizovat A/D převod a časovače, mohou být ADC spouštěny kterýmkoli z časovačů TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 a LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.18

Snímač teploty
Zařízení mají vestavěný teplotní senzor, který generuje objemovýtage (VTS), která se lineárně mění s teplotou. Tento teplotní senzor je interně připojen k ADC2_INP12 a dokáže měřit okolní teplotu zařízení v rozsahu od 40 do +125 °C s přesností ±2 %.
Teplotní senzor má dobrou linearitu, ale pro dosažení dobré celkové přesnosti měření teploty je nutné jej kalibrovat. Protože se offset teplotního senzoru liší čip od čipu v důsledku procesních odchylek, je nekalibrovaný interní teplotní senzor vhodný pro aplikace, které detekují pouze změny teploty. Pro zlepšení přesnosti měření teplotního senzoru je každé zařízení individuálně kalibrováno z výroby pomocí ST. Data tovární kalibrace teplotního senzoru jsou uložena pomocí ST v oblasti OTP, která je přístupná pouze pro čtení.

3.19

Digitální teplotní senzor (DTS)
Zařízení mají vestavěný teplotní senzor s frekvenčním výstupem. DTS počítá frekvenci na základě LSE nebo PCLK a poskytuje informace o teplotě.
Podporovány jsou následující funkce: · generování přerušení na základě teplotního prahu · generování signálu probuzení na základě teplotního prahu

3.20
Poznámka:

Operace VBAT
Napájecí doména VBAT obsahuje RTC, záložní registry a záložní SRAM.
Aby se optimalizovala výdrž baterie, je tato napájecí doména dodávána z VDD, pokud je k dispozici, nebo z Volt.tagNapětí e je přivedeno na pin VBAT (pokud není přítomno napájení VDD). Napájení VBAT se přepne, když PDR detekuje, že napětí VDD kleslo pod úroveň PDR.
VoltagNapětí na pinu VBAT může být zajištěno externí baterií, superkondenzátorem nebo přímo z VDD. V druhém případě není režim VBAT funkční.
Operace VBAT se aktivuje, když není přítomno napětí VDD.
Žádná z těchto událostí (externí přerušení, TAMP událost nebo alarm/události RTC) jsou schopny přímo obnovit napájení VDD a vynutit vypnutí zařízení z provozu VBAT. Nicméně TAMP Události a alarmy/události RTC lze použít ke generování signálu do externího obvodu (obvykle PMIC), který může obnovit napájení VDD.

DS13875 Rev 5

33/219
48

Funkční konecview

STM32MP133C/F

3.21

svtagreferenční vyrovnávací paměť (VREFBUF)
Zařízení obsahují objemtagreferenční vyrovnávací paměť, kterou lze použít jako objemovoutagreference pro ADC a také jako objemtagreference pro externí komponenty přes pin VREF+. VREFBUF může být zabezpečený. Interní VREFBUF podporuje čtyři svazkytages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Externí zdroj napětítagReferenční napětí lze zajistit pinem VREF+, když je interní VREFBUF vypnutý.
Obrázek 4. Svtage referenční vyrovnávací paměť

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Digitální filtr pro sigma-delta modulátor (DFSDM)
Zařízení obsahují jeden DFSDM s podporou dvou modulů digitálních filtrů a čtyř externích vstupních sériových kanálů (transceiverů) nebo alternativně čtyř interních paralelních vstupů.
DFSDM propojuje externí modulátory se zařízením a provádí digitální filtrování přijímaných datových toků. Modulátory se používají k převodu analogových signálů na digitálně-sériové toky, které tvoří vstupy DFSDM.
DFSDM může také propojit mikrofony s PDM (pulzně-hustotní modulací) a provádět převod a filtrování PDM na PCM (hardwarově akcelerované). DFSDM nabízí volitelné paralelní vstupy datových toků z ADC nebo z paměti zařízení (prostřednictvím přenosů DMA/CPU do DFSDM).
Transceivery DFSDM podporují několik formátů sériového rozhraní (pro podporu různých modulátorů). Moduly digitálních filtrů DFSDM provádějí digitální zpracování podle uživatelem definovaných parametrů filtru s konečným rozlišením ADC až 24 bitů.

34/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

Periferní zařízení DFSDM podporuje: · Čtyři multiplexované vstupní digitální sériové kanály:
konfigurovatelné rozhraní SPI pro připojení různých modulátorů konfigurovatelné 1-wire rozhraní s manchesterským kódováním PDM (pulzně-hustotní modulace) mikrofonní vstup maximální vstupní taktovací frekvence až 20 MHz (10 MHz pro manchesterské kódování) taktovací výstup pro modulátory (0 až 20 MHz) · Alternativní vstupy ze čtyř interních digitálních paralelních kanálů (vstupní rozlišení až 16 bitů): interní zdroje: data ADC nebo datové toky paměti (DMA) · Dva digitální filtrační moduly s nastavitelným digitálním zpracováním signálu: Sincx filtr: pořadí/typ filtru (1 až 5), přepínáníampintegrátor poměru Ling (1 až 1024): oversamppoměr lingu (1 až 256) · Rozlišení výstupních dat až 24 bitů, formát výstupních dat se znaménkem · Automatická korekce datového offsetu (offset uložený uživatelem v registru) · Kontinuální nebo jednorázová konverze · Začátek konverze spouštěný: softwarovým spouštěčem, interními časovači, externími událostmi, zahájením konverze synchronně s prvním modulem digitálního filtru (DFSDM) · Analogový watchdog s funkcemi: registry prahových hodnot pro nízké a vysoké hodnoty, vyhrazený konfigurovatelný digitální filtr Sincx (řád = 1 až 3,
oversamppoměr lingu = 1 až 32) vstup z konečných výstupních dat nebo z vybraných vstupních digitálních sériových kanálů, nepřetržité monitorování nezávisle na standardní konverzi · Detektor zkratu pro detekci nasycených analogových vstupních hodnot (dolní a horní rozsah): až 8bitový čítač pro detekci 1 až 256 po sobě jdoucích 0 nebo 1 v sériovém datovém proudu, nepřetržité monitorování každého vstupního sériového kanálu · Generování signálu přerušení při události analogového watchdogu nebo při události detektoru zkratu · Detektor extrémů: ukládání minimálních a maximálních hodnot konečných konverzních dat aktualizovaných softwarem · Schopnost DMA pro čtení konečných konverzních dat · Přerušení: konec konverze, přeběh, analogový watchdog, zkrat, absence hodin vstupního sériového kanálu · „Regulární“ nebo „vstřikované“ konverze: „běžné“ konverze lze vyžádat kdykoli nebo i v nepřetržitém režimu
bez jakéhokoli vlivu na načasování „vstřikovaných“ konverzí „vstřikované“ konverze pro přesné načasování a s vysokou prioritou konverze

DS13875 Rev 5

35/219
48

Funkční konecview

STM32MP133C/F

3.23

Skutečný generátor náhodných čísel (RNG)
Zařízení obsahují jeden generátor náhodných čísel (RNG), který poskytuje 32bitová náhodná čísla generovaná integrovaným analogovým obvodem.
Generátor náhodných čísel (RNG) lze (v ETZPC) definovat jako přístupný pouze zabezpečenému softwaru.
Pravý generátor náhodných čísel (RNG) se připojuje k zabezpečeným periferiím AES a PKA přes vyhrazenou sběrnici (kterou CPU nečte).

3.24

Kryptografické a hashovací procesory (CRYP, SAES, PKA a HASH)
Zařízení obsahují jeden kryptografický procesor, který podporuje pokročilé kryptografické algoritmy obvykle potřebné k zajištění důvěrnosti, autentizace, integrity dat a nepopiratelnosti při výměně zpráv s protějškem.
Zařízení také obsahují specializovaný zabezpečený klíč AES 128 a 256bitový (SAES) odolný proti DPA a hardwarový akcelerátor šifrování/dešifrování PKA s vyhrazenou hardwarovou sběrnicí, ke které CPU nemá přístup.
Hlavní vlastnosti CRYP: · DES/TDES (standard šifrování dat/standard trojitého šifrování dat): ECB (elektronické šifrování
kódová kniha) a algoritmy pro řetězení CBC (řetězení šifrovacích bloků), 64-, 128- nebo 192bitový klíč · AES (pokročilý šifrovací standard): algoritmy pro řetězení ECB, CBC, GCM, CCM a CTR (režim čítače), 128-, 192- nebo 256bitový klíč
Hlavní vlastnosti univerzálního HASH algoritmu: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (zabezpečené HASH algoritmy) · HMAC
Kryptografický akcelerátor podporuje generování požadavků DMA.
CRYP, SAES, PKA a HASH lze definovat (v ETZPC) jako přístupné pouze zabezpečenému softwaru.

3.25

Zavádění, zabezpečení a kontrola jednorázových hesel (BSEC)
BSEC (boot and security and OTP control) je určen k ovládání jednorázově programovatelné pojistkové skříně OTP, která se používá pro vestavěné energeticky nezávislé úložiště pro konfiguraci zařízení a bezpečnostní parametry. Některé části BSEC musí být nakonfigurovány tak, aby byly přístupné pouze zabezpečenému softwaru.
BSEC může pro uložení 256bitového HWKEY pro SAES (zabezpečený AES) používat OTP slova.

36/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.26

Časovače a hlídací psi
Zařízení zahrnují dva časovače s pokročilým řízením, deset časovačů pro všeobecné použití (z nichž sedm je zabezpečených), dva základní časovače, pět časovačů s nízkou spotřebou energie, dva watchdogové a čtyři systémové časovače v každém Cortex-A7.
Všechny čítače časovačů lze v ladicím režimu zmrazit.
Níže uvedená tabulka porovnává vlastnosti časovačů s pokročilým řízením, univerzálních, základních a nízkopříkonových časovačů.

Typ časovače

Časovač

Tabulka 4. Porovnání funkcí časovače

Protiusnesení
ní

Typ počítadla

Faktor předděličky

Generování požadavků DMA

Zachycení/porovnání kanálů

Doplňkový výstup

Maximální rozhraní
hodiny (MHz)

Max
časovač
hodiny (MHz)(1)

Pokročilý TIM1, ovládání TIM8

16bitový

Nahoru, libovolné celé číslo dolů, mezi 1 nahoru/dolů a 65536

Ano

ČAS2 ČAS5

32bitový

Nahoru, libovolné celé číslo dolů, mezi 1 nahoru/dolů a 65536

Ano

ČAS3 ČAS4

16bitový

Nahoru, libovolné celé číslo dolů, mezi 1 nahoru/dolů a 65536

Ano

Jakékoli celé číslo

TIM12(2) 16bitový

Mezi 1

Žádný

Generál

a 65536

účel

TIM13(2) TIM14(2)

16bitový

Libovolné celé číslo mezi 1
a 65536

Žádný

Jakékoli celé číslo

TIM15(2) 16bitový

Mezi 1

Ano

a 65536

TIM16(2) TIM17(2)

16bitový

Libovolné celé číslo mezi 1
a 65536

Ano

Základní

TIM6, TIM7

16bitový

Libovolné celé číslo mezi 1
a 65536

Ano

LPTIM1,

Nízký výkon

LPTIM2(2), LPTIM3(2),
LPTIM4,

16bitový

1, 2, 4, 8, Nahoru 16, 32, 64,
128

Žádný

LPTIM5

6

4

104.5

209

4

Žádný

104.5

209

4

Žádný

104.5

209

2

Žádný

104.5

209

1

Žádný

104.5

209

2

1

104.5

209

1

1

104.5

209

0

Žádný

104.5

209

1(3)

Žádný

104.5

1. Maximální taktovací frekvence časovače je až 209 MHz v závislosti na bitu TIMGxPRE v RCC. 2. Zabezpečitelný časovač. 3. Na LPTIM není žádný kanál pro zachycení.

DS13875 Rev 5

37/219
48

Funkční konecview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Časovače s pokročilým řízením (TIM1, TIM8)
Časovače s pokročilým řízením (TIM1, TIM8) lze považovat za třífázové PWM generátory multiplexované na 6 kanálech. Mají komplementární PWM výstupy s programovatelnými vloženými mrtvými časy. Lze je také považovat za kompletní univerzální časovače. Jejich čtyři nezávislé kanály lze použít pro: · zachycení vstupu · porovnání výstupu · generování PWM (režimy zarovnání na hraně nebo na střed) · výstup v režimu jednoho pulzu
Pokud jsou konfigurovány jako standardní 16bitové časovače, mají stejné funkce jako univerzální časovače. Pokud jsou konfigurovány jako 16bitové PWM generátory, mají plnou modulační schopnost (0–100 %).
Časovač s pokročilým řízením může spolupracovat s univerzálními časovači prostřednictvím funkce propojení časovačů pro synchronizaci nebo řetězení událostí.
TIM1 a TIM8 podporují nezávislé generování požadavků DMA.
Univerzální časovače (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
V zařízeních STM32MP133C/F je zabudováno deset synchronizovatelných univerzálních časovačů (rozdíly viz tabulka 4). · TIM2, TIM3, TIM4, TIM5
Časovače TIM 2 a TIM5 jsou založeny na 32bitovém čítači s automatickým doplňováním nahoru/dolů a 16bitové předděličce, zatímco časovače TIM3 a TIM4 jsou založeny na 16bitovém čítači s automatickým doplňováním nahoru/dolů a 16bitové předděličce. Všechny časovače mají čtyři nezávislé kanály pro porovnání vstupu/výstupu, PWM nebo výstup v režimu jednoho pulzu. To umožňuje až 16 porovnání/PWM vstupu/výstupu u největších pouzder. Tyto univerzální časovače mohou pracovat společně nebo s dalšími univerzálními časovači a časovači s pokročilým řízením TIM1 a TIM8 prostřednictvím funkce propojení časovačů pro synchronizaci nebo řetězení událostí. Kterýkoli z těchto univerzálních časovačů lze použít ke generování PWM výstupů. Časovače TIM2, TIM3, TIM4 a TIM5 mají všechny nezávislé generování požadavků DMA. Jsou schopny zpracovávat signály kvadraturního (inkrementálního) enkodéru a digitální výstupy z jednoho až čtyř Hallových senzorů. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Tyto časovače jsou založeny na 16bitovém čítači s automatickým opětovným načítáním a 16bitovém předděliči. TIM13, TIM14, TIM16 a TIM17 mají jeden nezávislý kanál, zatímco TIM12 a TIM15 mají dva nezávislé kanály pro vstupní snímání/výstupní porovnání, PWM nebo jednopulzní výstup. Mohou být synchronizovány s plně funkčními univerzálními časovači TIM2, TIM3, TIM4, TIM5 nebo použity jako jednoduché časové základny. Každý z těchto časovačů lze definovat (v ETZPC) jako přístupný pouze zabezpečenému softwaru.
Základní časovače (TIM6 a TIM7)
Tyto časovače se používají hlavně jako generická 16bitová časová základna.
TIM6 a TIM7 podporují nezávislé generování požadavků DMA.

38/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.26.4
3.26.5

Časovače s nízkou spotřebou energie (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Každý nízkopříkonový časovač má nezávislé hodiny a běží i v režimu Stop, pokud je taktován LSE, LSI nebo externími hodinami. LPTIMx je schopen probudit zařízení z režimu Stop.
Tyto časovače s nízkou spotřebou energie podporují následující funkce: · 16bitový vzestupný čítač s 16bitovým registrem automatického načítání · 16bitový porovnávací registr · Konfigurovatelný výstup: pulzní, PWM · Kontinuální/jednorázový režim · Volitelné softwarové/hardwarové spouštění vstupu · Volitelný zdroj hodin:
zdroj interních hodin: LSE, LSI, HSI nebo APB hodiny externí zdroj hodin přes vstup LPTIM (funguje i bez interních hodin)
(zdroj běží, používá se aplikací čítače pulzů) · Programovatelný digitální filtr závad · Režim enkodéru
LPTIM2 a LPTIM3 lze (v ETZPC) definovat jako přístupné pouze zabezpečenému softwaru.
Nezávislí dozorčí orgány (IWDG1, IWDG2)
Nezávislý watchdog je založen na 12bitovém čítači dolů a 8bitovém předděliči. Je taktován nezávislým interním 32kHz RC obvodem (LSI) a protože pracuje nezávisle na hlavních hodinách, může pracovat v režimech Stop a Standby. IWDG lze použít jako watchdog pro resetování zařízení v případě problému. Je hardwarově nebo softwarově konfigurovatelný pomocí volitelných bajtů.
IWDG1 lze (v ETZPC) definovat jako přístupný pouze zabezpečeným softwarem.
Generické časovače (Cortex-A7 CNT)
Generické časovače Cortex-A7 zabudované uvnitř Cortex-A7 jsou napájeny hodnotou z generování časování systému (STGEN).
Procesor Cortex-A7 nabízí následující časovače: · fyzický časovač pro použití v zabezpečeném i nezabezpečeném režimu
Registry pro fyzický časovač jsou uloženy v bankách pro zajištění zabezpečených i nezabezpečených kopií. · virtuální časovač pro použití v nezabezpečených režimech · fyzický časovač pro použití v režimu hypervizoru
Generické časovače nejsou periferní zařízení mapovaná na paměť a jsou proto přístupné pouze prostřednictvím specifických instrukcí koprocesoru Cortex-A7 (cp15).

3.27

Generování systémového časovače (STGEN)
Generování časování systému (STGEN) generuje hodnotu počítadla času, která poskytuje konzistentní view času pro všechny generické časovače Cortex-A7.

DS13875 Rev 5

39/219
48

Funkční konecview

STM32MP133C/F

Generování časování systému má následující klíčové vlastnosti: · 64bitová šířka pro zamezení problémů s přehráváním · Začátek od nuly nebo programovatelné hodnoty · Rozhraní APB pro řízení (STGENC), které umožňuje ukládání a obnovu časovače
napříč událostmi výpadku napájení · Rozhraní APB pouze pro čtení (STGENR), které umožňuje čtení hodnoty časovače ne-
Bezpečný software a ladicí nástroje · Zvyšování hodnoty časovače, které lze zastavit během ladění systému
STGENC lze definovat (v ETZPC) jako přístupný pouze zabezpečenému softwaru.

3.28

Hodiny reálného času (RTC)
RTC umožňuje automatické probuzení pro správu všech režimů nízké spotřeby energie. RTC je nezávislý BCD časovač/čítač a poskytuje hodiny/kalendář denního času s programovatelnými přerušeními alarmu.
RTC obsahuje také periodický programovatelný příznak probuzení s možností přerušení.
Dva 32bitové registry obsahují sekundy, minuty, hodiny (12- nebo 24hodinový formát), den (den v týdnu), datum (den v měsíci), měsíc a rok, vyjádřené v binárně kódovaném desítkovém formátu (BCD). Hodnota dílčích sekund je také k dispozici v binárním formátu.
Pro usnadnění správy softwarových ovladačů je podporován binární režim.
Kompenzace pro 28-, 29- (přestupný rok), 30- a 31denní měsíce se provádějí automaticky. Lze provést i kompenzaci letního času.
Další 32bitové registry obsahují programovatelné subsekundy, sekundy, minuty, hodiny, den a datum alarmu.
Pro kompenzaci jakékoli odchylky v přesnosti krystalového oscilátoru je k dispozici funkce digitální kalibrace.
Po resetu záložní domény jsou všechny registry RTC chráněny před možnými parazitními přístupy k zápisu a chráněny zabezpečeným přístupem.
Dokud objem nabídkytagPokud e zůstane v provozním rozsahu, RTC se nikdy nezastaví, bez ohledu na stav zařízení (režim Provoz, režim nízké spotřeby energie nebo reset).
Hlavní funkce RTC jsou následující: · Kalendář s dílčími sekundami, sekundami, minutami, hodinami (formát 12 nebo 24), dnem (den v měsíci)
týden), datum (den v měsíci), měsíc a rok · Kompenzace letního času programovatelná softwarově · Programovatelný alarm s funkcí přerušení. Alarm lze spustit jakýmkoli
kombinace polí kalendáře. · Jednotka automatického probuzení generující periodický příznak, který spouští automatické probuzení
přerušení · Detekce referenčních hodin: lze použít přesnější druhý zdroj hodin (50 nebo 60 Hz)
používá se ke zvýšení přesnosti kalendáře. · Přesná synchronizace s externími hodinami pomocí funkce posunu o méně než sekundu · Digitální kalibrační obvod (periodická korekce čítače): přesnost 0.95 ppm, získaná v
kalibrační okno několika sekund

40/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

· Timestamp funkce pro ukládání událostí · Uložení SWKEY v záložních registrech RTC s přímým přístupem sběrnice k SAE (ne
čitelné CPU) · Maskovatelná přerušení/události:
Budík A Budík B Přerušení buzení Časamp · Podpora TrustZone: Plně zabezpečené RTC Budík A, budík B, časovač buzení a časovačamp individuálně zabezpečené nebo nezabezpečené
Kalibrace RTC provedená v zabezpečené konfiguraci na nezabezpečené konfiguraci

3.29

Tamper a záložní registry (TAMP)
32 x 32bitových záložních registrů je zachováno ve všech režimech s nízkou spotřebou energie a také v režimu VBAT. Lze je použít k ukládání citlivých dat, protože jejich obsah je chráněn...ampdetekční obvod.
Sedm tampvstupních pinů a pěti tampVýstupní piny jsou k dispozici pro ochranu protiampdetekce er. Externí tampPiny er lze konfigurovat pro detekci hran, hran a úrovně, detekci úrovně s filtrováním nebo aktivní detekci.amper, který zvyšuje úroveň zabezpečení automatickou kontrolou, zda je tamppiny nejsou externě rozpojené ani zkratované.
TAMP hlavní vlastnosti · 32 záložních registrů (TAMP_BKPxR) implementováno v doméně RTC, která zůstává
zapnuto VBAT při vypnutí napájení VDD · 12 tampdostupných pinů (sedm vstupů a pět výstupů) · Libovolný tampdetekce může generovat časy RTCamp událost. · Jakýkoli tampDetekce er vymaže záložní registry. · Podpora TrustZone:
Tampzabezpečená nebo nezabezpečená konfigurace Záloha ukládá konfiguraci do tří oblastí s konfigurovatelnou velikostí:
. jedna oblast zabezpečená pro čtení/zápis . jedna oblast zabezpečená pro zápis/nezabezpečená pro čtení . jedna oblast zabezpečená pro čtení/zápis · Monotónní čítač

3.30

Rozhraní propojených integrovaných obvodů (I2C1, I2C2, I2C3, I2C4, I2C5)
Zařízení obsahují pět rozhraní I2C.
Rozhraní sběrnice I2C zajišťuje komunikaci mezi STM32MP133C/F a sériovou sběrnicí I2C. Řídí veškeré sekvencování, protokol, arbitraci a časování specifické pro sběrnici I2C.

DS13875 Rev 5

41/219
48

Funkční konecview

STM32MP133C/F

Periferní zařízení I2C podporuje: · Kompatibilita se specifikací sběrnice I2C a uživatelskou příručkou rev. 5:
Režimy Slave a master, multimaster funkce Standardní režim (Sm) s bitovou rychlostí až 100 kbit/s Rychlý režim (Fm) s bitovou rychlostí až 400 kbit/s Rychlý režim Plus (Fm+) s bitovou rychlostí až 1 Mbit/s a výstupním proudem 20 mA V/V pohonu 7bitový a 10bitový adresovací režim, více 7bitových adres slave jednotek Programovatelné doby nastavení a udržení Volitelné prodloužení hodin · Kompatibilita se specifikací sběrnice SMBus (Rev 2.0): Generování hardwarových PEC (kontrola chyb paketů) a ověřování pomocí ACK
Řízení Podpora protokolu ARP (Address Resolution Protocol) Upozornění SMBus · Kompatibilita se specifikací protokolu PMBus™ (Power system management protocol) rev 1.1 · Nezávislé hodiny: výběr nezávislých zdrojů hodin, které umožňují nezávislost rychlosti komunikace I2C na přeprogramování PCLK · Probuzení z režimu Stop při shodě adresy · Programovatelné analogové a digitální šumové filtry · 1bajtová vyrovnávací paměť s možností DMA
I2C3, I2C4 a I2C5 lze (v ETZPC) definovat jako přístupné pouze zabezpečenému softwaru.

3.31

Univerzální synchronní asynchronní přijímač-vysílač (USART1, USART2, USART3, USART6 a UART4, UART5, UART7, UART8)
Zařízení mají čtyři vestavěné univerzální synchronní přijímače a vysílače (USART1, USART2, USART3 a USART6) a čtyři univerzální asynchronní přijímače a vysílače (UART4, UART5, UART7 a UART8). Souhrn funkcí USARTx a UARTx naleznete v tabulce níže.
Tato rozhraní poskytují asynchronní komunikaci, podporu IrDA SIR ENDEC, režim multiprocesorové komunikace, režim jednovodičové poloduplexní komunikace a mají funkci LIN master/slave. Zajišťují hardwarovou správu signálů CTS a RTS a podporu ovladače RS485. Jsou schopna komunikovat rychlostí až 13 Mbit/s.
USART1, USART2, USART3 a USART6 také poskytují režim Smartcard (kompatibilní s ISO 7816) a komunikační schopnosti podobné SPI.
Všechny obvody USART mají hodinovou doménu nezávislou na hodinách CPU, což umožňuje obvodu USARTx probudit STM32MP133C/F z režimu Stop s přenosovou rychlostí až 200 kbaud. Události probuzení z režimu Stop jsou programovatelné a mohou být:
· detekce startovacího bitu
· jakýkoli přijatý datový rámec
· specifický naprogramovaný datový rámec

42/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

Všechna rozhraní USART lze obsluhovat řadičem DMA.

Tabulka 5. Vlastnosti USART/UART

Režimy/funkce USART (1)

USART1/2/3/6

UART4/5/7/8

Hardwarové řízení toku pro modem

X

X

Kontinuální komunikace pomocí DMA

X

X

Víceprocesorová komunikace

X

X

Synchronní režim SPI (master/slave)

X

–

Režim čipové karty

X

–

Jednovodičová poloduplexní komunikace IrDA SIR ENDEC blok

X

X

X

X

režim LIN

X

X

Duální hodinová doména a probuzení z režimu nízké spotřeby

X

X

Přerušení časového limitu přijímače Komunikace Modbus

X

X

X

X

Automatická detekce přenosové rychlosti

X

X

Povolit ovladač

X

X

Délka dat USART

7, 8 a 9 bitů

1. X = podporováno.

USART1 a USART2 lze (v ETZPC) definovat jako přístupné pouze zabezpečenému softwaru.

3.32

Sériová periferní rozhraní (SPI1, SPI2, SPI3, SPI4, SPI5), integrovaná zvuková rozhraní (I2S1, I2S2, I2S3, I2S4)
Zařízení jsou vybavena až pěti rozhraními SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 a SPI5), které umožňují komunikaci rychlostí až 50 Mbit/s v režimech master a slave, v poloduplexním, plně duplexním a simplexním režimu. 3bitová předdělička poskytuje osm frekvencí v režimu master a rámec je konfigurovatelný od 4 do 16 bitů. Všechna rozhraní SPI podporují pulzní režim NSS, režim TI, hardwarový výpočet CRC a násobení 8bitových vestavěných Rx a Tx FIFO s možností DMA.
I2S1, I2S2, I2S3 a I2S4 jsou multiplexovány s SPI1, SPI2, SPI3 a SPI4. Mohou být provozovány v režimu master nebo slave, v plně duplexním a poloduplexním komunikačním režimu a lze je konfigurovat pro provoz s 16bitovým nebo 32bitovým rozlišením jako vstupní nebo výstupní kanál. Zvukové signályampPodporovány jsou frekvence od 8 kHz do 192 kHz. Všechna rozhraní I2S podporují více než 8bitové vestavěné Rx a Tx FIFO s možností DMA.
SPI4 a SPI5 lze (v ETZPC) definovat jako přístupné pouze zabezpečeným softwarem.

3.33

Sériová audio rozhraní (SAI1, SAI2)
Zařízení obsahují dva SAI, které umožňují návrh mnoha stereo nebo mono audio protokolů.

DS13875 Rev 5

43/219
48

Funkční konecview

STM32MP133C/F

například I2S, LSB nebo MSB-justified, PCM/DSP, TDM nebo AC'97. Výstup SPDIF je k dispozici, pokud je audio blok konfigurován jako vysílač. Pro dosažení této úrovně flexibility a rekonfigurovatelnosti obsahuje každý SAI dva nezávislé audio subbloky. Každý blok má vlastní generátor hodin a linkový řadič I/O. AudioampPodporovány jsou frekvence až 192 kHz. Díky vestavěnému rozhraní PDM lze navíc podporovat až osm mikrofonů. SAI může pracovat v konfiguraci master nebo slave. Zvukové subbloky mohou být buď přijímač, nebo vysílač a mohou pracovat synchronně nebo asynchronně (vzhledem k druhému). SAI lze propojit s dalšími SAI pro synchronní práci.

3.34

Rozhraní přijímače SPDIF (SPDIFRX)
SPDIFRX je navržen pro příjem S/PDIF toku v souladu s normami IEC-60958 a IEC-61937. Tyto standardy podporují jednoduché stereo streamy až do vysokého rozlišení.ampnízkou rychlost a komprimovaný vícekanálový prostorový zvuk, jako jsou ty definované systémy Dolby nebo DTS (až 5.1).
Hlavní vlastnosti SPDIFRX jsou následující: · Až čtyři dostupné vstupy · Automatická detekce symbolové rychlosti · Maximální symbolová rychlost: 12.288 MHz · Podpora stereo streamu od 32 do 192 kHz · Podpora audia dle IEC-60958 a IEC-61937, spotřebitelské aplikace · Správa paritních bitů · Komunikace pomocí DMA pro audioamplesy · Komunikace pomocí DMA pro řízení a informace o uživatelském kanálu · Možnosti přerušení
Přijímač SPDIFRX poskytuje všechny potřebné funkce pro detekci symbolové rychlosti a dekódování příchozího datového proudu. Uživatel si může vybrat požadovaný vstup SPDIF a pokud je k dispozici platný signál, SPDIFRX se znovu připojí.amprozpoznává příchozí signál, dekóduje Manchesterský stream a rozpoznává rámce, subrámce a blokové prvky. SPDIFRX doručuje do CPU dekódovaná data a související stavové příznaky.
SPDIFRX také nabízí signál s názvem spdif_frame_sync, který se přepíná na subframe rate S/PDIF, která se používá k výpočtu přesného s...amprychlost pro algoritmy driftu hodin.

3.35

Rozhraní zabezpečeného digitálního vstupu/výstupu MultiMediaCard (SDMMC1, SDMMC2)
Dvě rozhraní SDMMC (Secure Digital Input/Output MultiMediaCard) poskytují rozhraní mezi sběrnicí AHB a paměťovými kartami SD, kartami SDIO a zařízeními MMC.
Mezi funkce SDMMC patří: · Shoda se specifikací Embedded MultiMediaCard System verze 5.1
Podpora karty pro tři různé režimy datové sběrnice: 1bitový (výchozí), 4bitový a 8bitový

44/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

(Rychlost HS200 SDMMC_CK je omezena na maximální povolenou rychlost I/O) (HS400 není podporován)
· Plná kompatibilita s předchozími verzemi karet MultiMediaCards (zpětná kompatibilita)
· Plná shoda se specifikacemi paměťových karet SD verze 4.1 (rychlost SDR104 SDMMC_CK omezena na maximální povolenou rychlost I/O, režim SPI a režim UHS-II nejsou podporovány)
· Plná shoda se specifikací karty SDIO verze 4.0. Podpora karty pro dva různé režimy datové sběrnice: 1bitový (výchozí) a 4bitový (rychlost SDR104 SDMMC_CK omezena na maximální povolenou rychlost I/O, režim SPI a režim UHS-II nejsou podporovány).
· Přenos dat až 208 Mbyte/s pro 8bitový režim (v závislosti na maximální povolené rychlosti I/O)
· Výstup dat a příkazů umožňuje signálům ovládat externí obousměrné ovladače
· Vyhrazený řadič DMA zabudovaný v hostitelském rozhraní SDMMC, umožňující vysokorychlostní přenosy mezi rozhraním a pamětí SRAM
· Podpora propojených seznamů IDMA
· Vyhrazené napájecí zdroje VDDSD1 a VDDSD2 pro SDMMC1 a SDMMC2, které v režimu UHS-I eliminují nutnost vkládání level shifteru do rozhraní SD karty
Pouze některé GPIO pro SDMMC1 a SDMMC2 jsou k dispozici na vyhrazeném napájecím pinu VDDSD1 nebo VDDSD2. Ty jsou součástí výchozích bootovacích GPIO pro SDMMC1 a SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). V tabulce alternativních funkcí je lze identifikovat signály s příponou „_VSD1“ nebo „_VSD2“.
Každý SDMMC je propojen s blokem zpoždění (DLYBSD), který umožňuje podporu externích datových frekvencí nad 100 MHz.
Obě rozhraní SDMMC mají zabezpečené konfigurační porty.

3.36

Síť řídicí oblasti (FDCAN1, FDCAN2)
Subsystém řídicí sítě (CAN) se skládá ze dvou modulů CAN, sdílené paměti RAM pro zprávy a jednotky pro kalibraci hodin.
Oba moduly CAN (FDCAN1 a FDCAN2) splňují normu ISO 11898-1 (specifikace protokolu CAN verze 2.0 část A, B) a specifikaci protokolu CAN FD verze 1.0.
10KB paměť RAM pro zprávy implementuje filtry, přijímací FIFO, přijímací vyrovnávací paměti, vysílací FIFO událostí a vysílací vyrovnávací paměti (plus spouštěče pro TTCAN). Tato paměť RAM pro zprávy je sdílena mezi moduly FDCAN1 a FDCAN2.
Kalibrační jednotka společných hodin je volitelná. Lze ji použít ke generování kalibrovaných hodin pro FDCAN1 i FDCAN2 z interního RC oscilátoru HSI a PLL, a to vyhodnocením zpráv CAN přijatých FDCAN1.

DS13875 Rev 5

45/219
48

Funkční konecview

STM32MP133C/F

3.37

Vysokorychlostní hostitel univerzální sériové sběrnice (USBH)
Zařízení obsahují jeden vysokorychlostní USB hostitel (až 480 Mbit/s) se dvěma fyzickými porty. USBH podporuje jak nízkorychlostní, plnorychlostní (OHCI), tak i vysokorychlostní (EHCI) provoz nezávisle na každém portu. Integruje dva transceivery, které lze použít pro nízkorychlostní (1.2 Mbit/s), plnorychlostní (12 Mbit/s) nebo vysokorychlostní provoz (480 Mbit/s). Druhý vysokorychlostní transceiver je sdílen s vysokorychlostním OTG.
USBH je kompatibilní se specifikací USB 2.0. Řadiče USBH vyžadují vyhrazené hodinové signály, které jsou generovány PLL uvnitř vysokorychlostního PHY rozhraní USB.

3.38

Vysokorychlostní USB na cesty (OTG)
Zařízení obsahují jedno vysokorychlostní zařízení/hostitelské zařízení/periferii OTG s rozhraním USB OTG (až 480 Mbit/s). OTG podporuje provoz s plnou i vysokou rychlostí. Transceiver pro vysokorychlostní provoz (480 Mbit/s) je sdílen s druhým portem USB Host.
Řadiče USB OTG HS splňují specifikace USB 2.0 a OTG 2.0. Má softwarově konfigurovatelné nastavení koncového bodu a podporuje pozastavení/obnovení. Řadiče USB OTG vyžadují vyhrazený 48MHz hodinový signál generovaný PLL uvnitř RCC nebo uvnitř vysokorychlostního USB PHY.
Hlavní vlastnosti USB OTG HS jsou uvedeny níže: · Kombinovaná velikost Rx a Tx FIFO 4 kbyte s dynamickým dimenzováním FIFO · Podpora SRP (session request protocol) a HNP (host negotiation protocol) · Osm obousměrných koncových bodů · 16 hostitelských kanálů s periodickou podporou OUT · Software konfigurovatelný pro provozní režimy OTG1.3 a OTG2.0 · Podpora USB 2.0 LPM (link power management) · Podpora specifikace nabíjení baterie, revize 1.2 · Podpora HS OTG PHY · Interní USB DMA · HNP/SNP/IP uvnitř (není potřeba žádný externí rezistor) · Pro režimy OTG/Host je potřeba vypínač v případě, že jsou zařízení napájena ze sběrnice
připojeno.
Konfigurační port USB OTG může být zabezpečený.

46/219

DS13875 Rev 5

STM32MP133C/F

Funkční konecview

3.39

MAC rozhraní Gigabit Ethernet (ETH1, ETH2)
Zařízení poskytují dva gigabitové řadiče přístupu k médiím (GMAC) kompatibilní s IEEE-802.3-2002 pro komunikaci v síti Ethernet LAN prostřednictvím standardního rozhraní nezávislého na médiu (MII), redukovaného rozhraní nezávislého na médiu (RMII) nebo redukovaného gigabitového rozhraní nezávislého na médiu (RGMII).
Zařízení vyžadují externí fyzické rozhraní (PHY) pro připojení k fyzické sběrnici LAN (krucená dvojlinka, optické vlákno atd.). PHY se připojuje k portu zařízení pomocí 17 signálů pro MII, 7 signálů pro RMII nebo 13 signálů pro RGMII a může být taktováno pomocí 25 MHz (MII, RMII, RGMII) nebo 125 MHz (RGMII) z STM32MP133C/F nebo z PHY.
Zařízení zahrnují následující funkce: · Provozní režimy a rozhraní PHY
Přenosové rychlosti dat 10, 100 a 1000 Mbit/s Podpora plně duplexního i poloduplexního provozu Rozhraní PHY MII, RMII a RGMII · Řízení zpracování Vícevrstvé filtrování paketů: filtrování MAC adres na zdroji (SA) a cíli (DA)
adresa s perfektním a hašovacím filtrem, VLAN tagFiltrování založené na technologii s perfektním a hašovacím filtrem, filtrování vrstvy 3 na zdrojové (SA) nebo cílové (DA) IP adrese, filtrování vrstvy 4 na zdrojovém (SP) nebo cílovém (DP) portu, zpracování dvojité VLAN: vložení až dvou VLAN tags v přenosové cestě, tag filtrování v přijímací cestě podpora IEEE 1588-2008/PTPv2 podpora síťových statistik s čítači RMON/MIB (RFC2819/RFC2665) · Zpracování hardwarového odlehčení zátěže Vkládání nebo mazání preambule a dat začátku rámce (SFD) Modul odlehčení kontrolního součtu integrity pro IP hlavičku a TCP/UDP/ICMP: výpočet a vkládání kontrolního součtu odesílání, výpočet a porovnání kontrolního součtu příjmu Automatická odpověď na požadavek ARP s MAC adresou zařízení Segmentace TCP: automatické rozdělení velkého odesílaného TCP paketu na více malých paketů · Režim nízké spotřeby energie Energeticky úsporný Ethernet (standard IEEE 802.3az-2010) Detekce paketů vzdáleného probuzení a AMD Magic PacketTM
ETH1 i ETH2 lze naprogramovat jako zabezpečené. V zabezpečeném režimu jsou transakce přes rozhraní AXI zabezpečené a konfigurační registry lze upravovat pouze zabezpečenými přístupy.

DS13875 Rev 5

47/219
48

Funkční konecview

STM32MP133C/F

3.40

Ladění infrastruktury
Zařízení nabízejí následující funkce ladění a trasování pro podporu vývoje softwaru a systémové integrace: · Ladění zarážek · Trasování provádění kódu · Softwarová instrumentace · JTAG ladicí port · Sériový ladicí port · Spouštěcí vstup a výstup · Trasovací port · Ladicí a trasovací komponenty Arm CoreSight
Ladění lze ovládat pomocí J.TAG/serial-wire přístupový port pro ladění s využitím standardních ladicích nástrojů.
Trasovací port umožňuje zachycení dat pro protokolování a analýzu.
Ladicí přístup k zabezpečeným oblastem je umožněn ověřovacími signály v BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Rozložení pinů, popis pinů a alternativní funkce

4

Rozložení pinů, popis pinů a alternativní funkce

Obrázek 5. Balon STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
VEN

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Výše uvedený obrázek znázorňuje horní část balení view.

DS13875 Rev 5

49/219
97

Rozložení pinů, popis pinů a alternativní funkce

STM32MP133C/F

Obrázek 6. Balon STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
VEN

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Výše uvedený obrázek znázorňuje horní část balení view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Rozložení pinů, popis pinů a alternativní funkce

Obrázek 7. Balon STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

Procesor s VDD

PE1

PD15

Procesor s VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

Procesor s VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

Procesor s VDD

VSS

VDD

Procesor s VDD

VDD JÁDRO

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD JÁDRO

VSS

VDD

VDD JÁDRO

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ RESET
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ ČSN

DDR_ ODT

K

VSS_ PLL

VDD_PLL

PH11

Procesor s VDD

PC15-

L

VBAT OSC32 PI3

VSS

_VEN

PC14-

M

VSS OSC32 PC13

_V

VDD

N

PE2

PF4

PH6

PI2

Procesor s VDD
VDD JÁDRO
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD JÁDRO

VSS

VSS

VDD JÁDRO

VSS

VSS

VSS

VSS

VSS

VDD

VDD JÁDRO

VSS

VDD

VDD JÁDRO

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD JÁDRO

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD JÁDRO

VSS

VDD

VDD JÁDRO

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ VÝSTUP

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD JÁDRO

VSS

VDD VDDQ_ CORE DDR

VSS

NAPÁJENÍ ZAPNUTO

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ZAPNUTO

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Výše uvedený obrázek znázorňuje horní část balení view.

MSv65068V5

DS13875 Rev 5

51/219
97

Rozložení pinů, popis pinů a alternativní funkce

STM32MP133C/F

Tabulka 6. Legendy / zkratky použité v tabulce pinout

Jméno

Zkratka

Definice

Název pinu Typ pinu
I / O struktura
Poznámky Alternativní funkce Další funkce

Pokud není uvedeno jinak, funkce pinu během a po resetu je stejná jako skutečný název pinu.

S

Napájecí kolík

I

Vstup pouze pin

O

Výstup pouze pin

I/O

Vstupní/výstupní pin

A

Analogový nebo speciální úroveň pin

FT(U/D/PD) 5V tolerantní I/O (s pevným pull-up / pull-down / programovatelným pull-down)

DDR

1.5 V, 1.35 V nebo 1.2 VI/O pro rozhraní DDR3, DDR3L, LPDDR2/LPDDR3

A

Analogový signál

RST

Resetovací pin se slabým pull-up rezistorem

_f(1) _a(2) _u(3) _h(4)

Volitelné pro FT I/O Volitelné I2C FM+ Analogové volitelné (dodává se VDDA pro analogovou část I/O) Volitelné USB (dodává se VDD3V3_USBxx pro USB část I/O) Vysokorychlostní výstup pro typicky 1.8 V VDD (pro SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Velmi rychlá varianta pro typické VDD 1.8 V (pro ETH, SPI, SDMMC, QUADSPI, TRACE)

Pokud není v poznámce uvedeno jinak, všechny I/O jsou během resetu a po něm nastaveny jako plovoucí vstupy.

Funkce vybrané prostřednictvím registrů GPIOx_AFR

Funkce přímo volené/aktivované prostřednictvím periferních registrů

1. Související I/O struktury v tabulce 7 jsou: FT_f, FT_fh, FT_fvh 2. Související I/O struktury v tabulce 7 jsou: FT_a, FT_ha, FT_vha 3. Související I/O struktury v tabulce 7 jsou: FT_u 4. Související I/O struktury v tabulce 7 jsou: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Související I/O struktury v tabulce 7 jsou: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Rozložení pinů, popis pinů a alternativní funkce

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

V/V FT_h

VSS VDD

S

–

S

–

PE11

V/V FT_vh

PF5

V/V FT_h

PD3

V/V FT_f

PE14

V/V FT_h

VDDCPU

S

–

PD0

I/O FT

PH12

V/V FT_fh

PB6

V/V FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX

FMC_NWAIT(bootování)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(boot)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(boot)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(boot)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Rozložení pinů, popis pinů a alternativní funkce

STM32MP133C/F

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

I/O FT

V/V FT_fh

V/V FT_f

V/V FT_h

S

–

V/V FT_h

S

–

V/V FT_h

V/V FT_f

V/V FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (bootování)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(boot)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(bootování),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(bootování)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(bootování)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(bootování)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Rozložení pinů, popis pinů a alternativní funkce

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

V/V FT_h

VDDCPU PG5

S

–

V/V FT_h

PG15

V/V FT_h

PG10

V/V FT_h

VSS

S

–

PF10

V/V FT_h

VDDCORE S

–

PF6

V/V FT_vh

VSS VDD

S

–

S

–

PF9

V/V FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1 (bootování),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(bootování)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX (bootování),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(bootování),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Rozložení pinů, popis pinů a alternativní funkce

STM32MP133C/F

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

V/V FT_h

S

–

V/V FT_h

S

–

V/V FT_fh

V/V FT_fh

V/V FT_h

S

–

S

–

I/O FT

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS (bootování),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Rozložení pinů, popis pinů a alternativní funkce

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ VÝSTUP1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

V/V FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

V/V FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

V/V FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Rozložení pinů, popis pinů a alternativní funkce

STM32MP133C/F

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

M1 J7 P3

PF7

V/V FT_vh –

M3 R1 R2

PG11

V/V FT_vh –

L3 J6 N3

PH6

V/V FT_fh –

N2 P4 R1

PG1

V/V FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

V/V FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

V/V FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX (bootování),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Rozložení pinů, popis pinů a alternativní funkce

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

P5 U2 V1

PG3

V/V FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 V2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA

SPDIFRX_IN0,

PD7

V/V FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON VYP

–

–

T2 N5 Y1

PA11

V/V FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

V/V FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAIL –
–

DS13875 Rev 5

59/219
97

Rozložení pinů, popis pinů a alternativní funkce

STM32MP133C/F

Číslo PIN

Tabulka 7. Definice kuliček STM32MP133C/F (pokračování)

Funkce míče

Název pinu (funkce po
resetovat)

Alternativní funkce

Další funkce

LFBGA289 TFBGA289 TFBGA320
Struktura I/O typu pinů
Poznámky

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

V/V FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B

V/V FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

V/V FT_a

V/V FT_a V/V FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

V/V FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

V/V FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INP2
–

60/219

DS13875 Rev 5

STM3

Dokumenty / zdroje

STMicroelectronics STM32MP133C F 32bitový procesor Arm Cortex-A7 1 GHz [pdfUživatelská příručka STM32MP133C F 32bitový procesor Arm Cortex-A7 1 GHz, STM32MP133C, F 32bitový procesor Arm Cortex-A7 1 GHz, procesor Arm Cortex-A7 1 GHz, 1 GHz, MPU

Reference

• Uživatelská příručka