STMicroelectronics STM32MP133C F 32-bitowy procesor Arm Cortex-A7 1 GHz

Specyfikacje

• Rdzeń: Arm Cortex-A7
• Pamięci: Zewnętrzna pamięć SDRAM, Wbudowana pamięć SRAM
• Magistrala danych: 16-bitowy interfejs równoległy
• Bezpieczeństwo: Reset i zarządzanie energią, LPLV-Stop2, tryb gotowości
• Obudowa: LFBGA, TFBGA o minimalnym rozstawie 0.5 mm
• Zarządzanie zegarem
• Uniwersalne wejścia/wyjścia
• Macierz połączeń
• 4 kontrolery DMA
• Peryferia komunikacyjne: do 29
• Peryferia analogowe: 6
• Timery: do 24, Watchdogs: 2
• Przyspieszenie sprzętowe
• Tryb debugowania
• Bezpieczniki: 3072-bitowe, w tym unikalny identyfikator i HUK dla kluczy AES 256
• Zgodny z ECOPACK2

Podsystem Arm Cortex-A7

Podsystem Arm Cortex-A7 mikrokontrolera STM32MP133C/F zapewnia…

Wspomnienia

Urządzenie zawiera zewnętrzną pamięć SDRAM i wbudowaną pamięć SRAM do przechowywania danych…

Kontroler DDR

Kontroler DDR3/DDR3L/LPDDR2/LPDDR3 zarządza dostępem do pamięci…

Zarządzanie zasilaniem
Układ zasilania i nadzorca zapewniają stabilne dostarczanie energii…

Zarządzanie zegarem
RCC zajmuje się dystrybucją zegara i konfiguracją…

Uniwersalne wejścia/wyjścia (GPIO)
Interfejsy GPIO zapewniają możliwość komunikacji z urządzeniami zewnętrznymi…

Kontroler ochrony TrustZone
ETZPC zwiększa bezpieczeństwo systemu poprzez zarządzanie prawami dostępu…

Macierz połączeń magistrali
Macierz umożliwia przesyłanie danych pomiędzy różnymi modułami…

Często zadawane pytania

P: Jaka jest maksymalna liczba obsługiwanych urządzeń peryferyjnych komunikacyjnych?
A: STM32MP133C/F obsługuje do 29 urządzeń peryferyjnych.

P: Ile jest dostępnych urządzeń peryferyjnych analogowych?
A: Urządzenie oferuje 6 analogowych urządzeń peryferyjnych, realizujących różne funkcje analogowe.

„`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 do 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timery, audio, kryptografia i zaawansowane zabezpieczenia
Datasheet – dane produkcyjne

Cechy
Zawiera najnowocześniejszą opatentowaną technologię ST
Rdzeń
· 32-bitowy Arm® Cortex®-A7 L1 32 KB I / 32 KB D 128 KB zunifikowana pamięć podręczna poziomu 2 Arm® NEONTM i Arm® TrustZone®

Wspomnienia
· Pamięć zewnętrzna DDR do 1 GB do LPDDR2/LPDDR3-1066 16-bit do DDR3/DDR3L-1066 16-bit
· 168 KB wewnętrznej pamięci SRAM: 128 KB pamięci AXI SYSRAM + 32 KB pamięci AHB SRAM i 8 KB pamięci SRAM w domenie zapasowej
· Podwójny interfejs pamięci Quad-SPI · Elastyczny zewnętrzny kontroler pamięci z maksymalnie
16-bitowa magistrala danych: interfejs równoległy do ​​podłączania zewnętrznych układów scalonych i pamięci SLC NAND z maksymalnie 8-bitową pamięcią ECC
Bezpieczeństwo
· Bezpieczny rozruch, urządzenia peryferyjne TrustZone®, 12 xtamppiny er, w tym 5 x aktywne tampers
· Temperatura, obj.tage, częstotliwość i monitorowanie 32 kHz
Resetowanie i zarządzanie energią
· Zasilanie 1.71 V do 3.6 VI/O (5 V tolerancyjne wejścia/wyjścia) · POR, PDR, PVD i BOR · Wbudowane układy LDO (USB 1.8 V, 1.1 V) · Regulator zapasowy (~0.9 V) · Wewnętrzne czujniki temperatury · Tryby niskiego poboru mocy: uśpienie, zatrzymanie, LPLV-Stop,
LPLV-Stop2 i tryb gotowości

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Rozstaw 0.8 mm

Rozmiar płytki TFBGA289 (9 × 9 mm) Rozmiar płytki TFBGA320 (11 × 11 mm)
minimalny skok 0.5 mm

· Retencja DDR w trybie gotowości · Sterowanie dla układu scalonego PMIC

Zarządzanie zegarem
· Oscylatory wewnętrzne: oscylator HSI 64 MHz, oscylator CSI 4 MHz, oscylator LSI 32 kHz
· Oscylatory zewnętrzne: Oscylator HSE 8-48 MHz, oscylator LSE 32.768 kHz
· 4 × PLL z trybem ułamkowym

Wejścia/wyjścia ogólnego przeznaczenia
· Do 135 bezpiecznych portów I/O z obsługą przerwań
· Do 6 pobudek

Macierz połączeń
· 2 macierze magistrali 64-bitowe połączenie Arm® AMBA® AXI, do 266 MHz 32-bitowe połączenie Arm® AMBA® AHB, do 209 MHz

4 kontrolery DMA do odciążania procesora
· Łącznie 56 kanałów fizycznych
· 1 x szybki, uniwersalny kontroler bezpośredniego dostępu do pamięci (MDMA)
· 3 x dwuportowe DMA z obsługą FIFO i routera żądań dla optymalnego zarządzania urządzeniami peryferyjnymi

Wrzesień 2024
Jest to informacja o produkcie w pełnej produkcji.

DS13875 wersja 5

1/219
www.st.com

STM32MP133C/F

Do 29 peryferiów komunikacyjnych
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 × UART + 4 × USART (12.5 Mbit/s,
Interfejs ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, w tym 4 z pełnym dupleksem
Dokładność klasy audio I2S poprzez wewnętrzny dźwięk PLL lub zewnętrzny zegar)(+2 QUADSPI + 4 z USART) · 2 × SAI (dźwięk stereo: I2S, PDM, SPDIF Tx) · SPDIF Rx z 4 wejściami · 2 × SDMMC do 8 bitów (SD/e·MMCTM/SDIO) · 2 × kontrolery CAN obsługujące protokół CAN FD · 2 × USB 2.0 high-speed Host lub 1 × USB 2.0 high-speed Host

+ 1 × USB 2.0 high-speed OTG jednocześnie · 2 x Ethernet MAC/GMAC IEEE 1588v2 sprzętowy, MII/RMII/RGMII
6 urządzeń peryferyjnych analogowych
· 2 × przetworniki ADC o maksymalnej rozdzielczości 12 bitów do 5 Msps
· 1 x czujnik temperatury · 1 x filtr cyfrowy do modulatora sigma-delta
(DFSDM) z 4 kanałami i 2 filtrami · Wewnętrzny lub zewnętrzny przetwornik ADC VREF+
Do 24 timerów i 2 watchdogów
· 2 × 32-bitowe timery z maksymalnie 4 wejściami IC/OC/PWM lub licznika impulsów i enkodera kwadraturowego (inkrementalnego)
· 2 × 16-bitowe zaawansowane timery · 10 × 16-bitowych uniwersalnych timerów (w tym
2 podstawowe timery bez PWM) · 5 × 16-bitowych timerów o niskim poborze mocy · Bezpieczny RTC o dokładności poniżej sekundy i
kalendarz sprzętowy · 4 timery systemowe Cortex®-A7 (bezpieczne,
niezabezpieczony, wirtualny, hiperwizor) · 2 × niezależny watchdog
Przyspieszenie sprzętowe
· AES 128, 192, 256 DES/TDES

2 (niezależny, niezależny zabezpieczony) 5 (2 zabezpieczony) 4 5 (3 zabezpieczony)
4 + 4 (w tym 2 zabezpieczone USART), niektóre mogą być źródłem rozruchu
2 (do 4 kanałów audio), z I2S master/slave, wejściem PCM, portami SPDIF-TX 2
Wbudowany HSPHY z BCD Wbudowany HS PHY z BCD (zabezpieczany) może być źródłem rozruchu
2 × HS współdzielone pomiędzy wejściami Hosta i OTG 4

2 (1 × TTCAN), kalibracja zegara, 10 KB bufor współdzielony 2 (8 + 8 bitów) (zabezpieczone), e·MMC lub SD mogą być źródłem rozruchu 2 opcjonalne niezależne zasilacze dla interfejsów kart SD
1 (podwójny-poczwórny) (zabezpieczony), może być źródłem rozruchu

–
–
Uruchomić
–
Uruchomić
But But
(1)

Równoległy adres/dane 8/16-bit FMC Równoległy AD-multiplekser 8/16-bit
NAND 8/16-bit 10/100M/Gigabit Ethernet DMA Kryptografia
Generator liczb losowych Hash True Fuses (programowalny jednorazowo)

4 × CS, do 4 × 64 MB
Tak, 2× CS, SLC, BCH4/8, może być źródłem rozruchu 2 x (MII, RMI, RGMII) z PTP i EEE (zabezpieczone)
3 instancje (1 bezpieczna), 33-kanałowy MDMA PKA (z ochroną DPA), DES, TDES, AES (z ochroną DPA)
(wszystkie zabezpieczane) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(zabezpieczony) True-RNG (zabezpieczony) 3072 efektywne bity (bezpieczny, 1280 bitów dostępnych dla użytkownika)

–
Uruchomić -
–

16/219

DS13875 wersja 5

STM32MP133C/F

Opis

Tabela 1. Cechy i liczba urządzeń peryferyjnych STM32MP133C/F (ciąg dalszy)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Różne

Cechy

LFBGA289

TFBGA289

TFBGA320

GPIO z przerwaniem (liczba całkowita)

135(2)

Zabezpieczone piny GPIO Wybudzanie

Wszystko
6

Tamppiny er (aktywne tamper)

12 5 (XNUMX)

DFSDM Do 12-bitowego zsynchronizowanego przetwornika ADC

4 kanały wejściowe z 2 filtrami

–

2(3) (do 5 Msps na 12 bitach każdy) (zabezpieczalne)

ADC1: 19 kanałów, w tym 1 wewnętrzny, 18 kanałów dostępnych dla

Łącznie 12-bitowe kanały ADC (4)

użytkownik wliczając 8x różnicowy

–

ADC2: 18 kanałów, w tym 6 wewnętrzny, 12 kanałów dostępnych dla

użytkownik wliczając 6x różnicowy

Wewnętrzny ADC VREF VREF+ pin wejściowy

Wejście 1.65 V, 1.8 V, 2.048 V, 2.5 V lub VREF+ –
Tak

1. QUADSPI może uruchamiać się albo z dedykowanych GPIO, albo przy użyciu niektórych GPIO rozruchowych FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (patrz Tabela 7: Definicje kulek STM32MP133C/F).
2. Całkowita liczba GPIO obejmuje cztery JTAG GPIO i trzy BOOT GPIO o ograniczonym zastosowaniu (mogą kolidować z połączeniem urządzenia zewnętrznego podczas skanowania granic lub rozruchu).
3. Gdy używane są oba przetworniki ADC, zegar jądra powinien być taki sam dla obu przetworników ADC, a wbudowane preskalery ADC nie mogą być używane.
4. Ponadto istnieją również kanały wewnętrzne: – kanał wewnętrzny ADC1: VREFINT – kanały wewnętrzne ADC2: temperatura, objętość wewnętrznatagOdniesienie, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 wersja 5

17/219
48

Opis 18/219

STM32MP133C/F

Rysunek 1. Schemat blokowy STM32MP133C/F

Materiały IC

@VDDA

HSI

AXIM: ARM 64-bitowy interkonekt AXI (266 MHz) T

@VDDCP

GIC

T

Procesor Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 tys. dolarów

32 tys. dolarów

CNT (zegar) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asynchroniczny

128 bitów

TT

CSI

LSI

Czas debugowaniaamp

generator TSGEN

T

DAP
(JTAG/SWD)

PAMIĘĆ SYSTEMOWA 128 KB

ROM 128 KB

38

2 x ETH MAC
10/100/1000 (bez GMII)

FIFO

TT

T

Pamięć BKPSRAM 8 KB

T

RNG

T

HASZYSZ

16b FIZYKA

Kontroler DDR CTRL 58
Pamięć LPDDR2/3, DDR3/3L

asynchroniczny

T

KRYPCJA

T

SAES

DDRMCET TZCET

DDRPHIC
T

13

DLY

8b QUADSPI (podwójny) T

37

16b

FMC

T

CRC

T

DLYBSD1

(sterowanie DLY SDMMC1)

T

DLYBSD2

(sterowanie DLY SDMMC2)

T

DLYBQS

(sterowanie QUADSPI DLY)

FIFO-FIFO-FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

FIZYKA

2

USBH

2

(2xHost HS)

PLLUBS

FIFO

T

PCA

FIFO

T MDMA 32 kanały

AXIMC TT

17 16b Port śledzenia

ETZPC

T

IWDG1

T

@VBAT

BSEK

T

Bezpieczniki OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Kopia zapasowa przepisów T

@VBAT

2

LSE (32kHz XTAL)

T

Czas systemowy STGENC

generacja

STGENER

USBPHYC
(sterowanie USB 2 x PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Kołki BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4 kanały DFSDM

Bufor 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO-FIFO-FIFO
APB2 (100 MHz)

8 KB FIFO
APB5 (100MHz)

APB3 (100 MHz)

APB4

asynchroniczny AHB2APB

Pamięć SRAM1 16 KB T Pamięć SRAM2 8 KB T Pamięć SRAM3 8 KB T

AHB2APB

DMA1
8 strumienie
DMAMUX1
DMA2
8 strumienie

DMAMUX2

DMA3
8 strumienie

T

PMB (monitor procesu)
DTS (czujnik temperatury cyfrowej)

Tomtage regulatorzy

@VDDA

Nadzór nad dostawami

FIFO

FIFO

FIFO

Matryca 2×2
AHB2APB

64 bity AXI

64-bitowy AXI master

32 bity AHB 32 bity AHB master

32 bity APB

Ochrona bezpieczeństwa T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: ARM 32-bitowa macierz magistrali multi-AHB (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

BHP (XTAL)

2

PLL1/2/3/4

T

RCC

5

T-PWR

9

T

WYJ

16zew.

176

T

USB-B

(OTG HS)

FIZYKA

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Karta inteligentna IrDA

5

T

USART2

Karta inteligentna IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filtr Filtr Filtr

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

Czas 2 Czas 3 Czas 4

32b

5

16b

5

16b

5

Czas 5 Czas 6 Czas 7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Karta inteligentna IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filtruj Filtr

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Karta inteligentna IrDA

5

SPI1/I2S1

5

FIFO-FIFO-FIFO

FIFO-FIFO-FIFO

MSv67509V2

DS13875 wersja 5

STM32MP133C/F

3

Funkcjonalne ponadview

Funkcjonalne ponadview

3.1
3.1.1
3.1.2

Podsystem Arm Cortex-A7
Cechy
· Architektura ARMv7-A · Pamięć podręczna instrukcji L32 o pojemności 1 KB · Pamięć podręczna danych L32 o pojemności 1 KB · Pamięć podręczna poziomu 128 o pojemności 2 KB · Zestaw instrukcji Arm + Thumb®-2 · Technologia zabezpieczeń Arm TrustZone · Zaawansowany moduł SIMD Arm NEON · Rozszerzenia DSP i SIMD · Zmiennoprzecinkowe VFPv4 · Obsługa wirtualizacji sprzętu · Wbudowany moduł śledzenia (ETM) · Zintegrowany kontroler przerwań ogólnych (GIC) ze 160 współdzielonymi przerwaniami peryferyjnymi · Zintegrowany ogólny timer (CNT)
Nadview
Procesor Cortex-A7 to bardzo energooszczędny procesor aplikacyjny zaprojektowany w celu zapewnienia wysokiej wydajności w wysokiej klasy urządzeniach noszonych i innych aplikacjach wbudowanych i konsumenckich o niskim poborze mocy. Zapewnia do 20% większą wydajność pojedynczego wątku niż Cortex-A5 i zapewnia podobną wydajność niż Cortex-A9.
Cortex-A7 zawiera wszystkie funkcje wydajnych procesorów Cortex-A15 i CortexA17, w tym obsługę wirtualizacji na poziomie sprzętu, NEON i 128-bitowego interfejsu magistrali AMBA 4 AXI.
Procesor Cortex-A7 bazuje na energooszczędnym procesorze 8-stage pipeline procesora Cortex-A5. Korzysta również ze zintegrowanej pamięci podręcznej L2 zaprojektowanej dla niskiego poboru mocy, z niższymi opóźnieniami transakcji i ulepszoną obsługą systemu operacyjnego dla konserwacji pamięci podręcznej. Na dodatek ulepszono przewidywanie rozgałęzień i wydajność systemu pamięci, z 64-bitową ścieżką loadstore, 128-bitowymi magistralami AMBA 4 AXI i zwiększonym rozmiarem TLB (256 wpisów, w porównaniu z 128 wpisami dla Cortex-A9 i Cortex-A5), zwiększając wydajność dużych obciążeń, takich jak web przeglądanie.
Technologia Thumb-2
Zapewnia najwyższą wydajność tradycyjnego kodu Arm, a jednocześnie redukuje zapotrzebowanie na pamięć do przechowywania instrukcji nawet o 30%.
Technologia TrustZone
Zapewnia niezawodną implementację aplikacji bezpieczeństwa, od zarządzania prawami cyfrowymi po płatności elektroniczne. Szerokie wsparcie ze strony partnerów technologicznych i branżowych.

DS13875 wersja 5

19/219
48

Funkcjonalne ponadview

STM32MP133C/F

NEON
Technologia NEON może przyspieszyć algorytmy przetwarzania multimediów i sygnałów, takie jak kodowanie/dekodowanie wideo, grafika 2D/3D, gry, przetwarzanie dźwięku i mowy, przetwarzanie obrazu, telefonia i synteza dźwięku. Cortex-A7 zapewnia silnik, który oferuje zarówno wydajność, jak i funkcjonalność jednostki zmiennoprzecinkowej Cortex-A7 (FPU) oraz implementację zaawansowanego zestawu instrukcji SIMD NEON w celu dalszego przyspieszenia funkcji przetwarzania multimediów i sygnałów. NEON rozszerza procesor FPU Cortex-A7, aby zapewnić poczwórny MAC i dodatkowy zestaw rejestrów 64-bitowych i 128-bitowych obsługujący bogaty zestaw operacji SIMD na 8-, 16- i 32-bitowych ilościach danych całkowitych i 32-bitowych ilościach danych zmiennoprzecinkowych.
Wirtualizacja sprzętu
Wysoce wydajne wsparcie sprzętowe dla zarządzania danymi i arbitrażu, dzięki któremu wiele środowisk oprogramowania i ich aplikacji może jednocześnie uzyskiwać dostęp do możliwości systemu. Umożliwia to realizację urządzeń, które są solidne, z wirtualnymi środowiskami, które są dobrze odizolowane od siebie.
Zoptymalizowane pamięci podręczne L1
Zoptymalizowane pod kątem wydajności i zużycia energii pamięci podręczne L1 łączą w sobie techniki minimalnego opóźnienia dostępu, aby zapewnić maksymalną wydajność i zminimalizować zużycie energii.
Zintegrowany kontroler pamięci podręcznej L2
Zapewnia dostęp do pamięci podręcznej o niskim opóźnieniu i dużej przepustowości przy wysokiej częstotliwości lub w celu zmniejszenia zużycia energii związanego z dostępem do pamięci poza układem.
Jednostka zmiennoprzecinkowa Cortex-A7 (FPU)
Jednostka FPU zapewnia wydajne instrukcje zmiennoprzecinkowe pojedynczej i podwójnej precyzji, kompatybilne z architekturą Arm VFPv4, która jest programowo zgodna z poprzednimi generacjami koprocesora zmiennoprzecinkowego Arm.
Jednostka sterująca Snoop (SCU)
Jednostka SCU odpowiada za zarządzanie połączeniami, arbitrażem, komunikacją, transferem pamięci podręcznej do pamięci podręcznej i pamięci systemowej, spójnością pamięci podręcznej i innymi możliwościami procesora.
Spójność systemu pozwala również na redukcję złożoności oprogramowania niezbędnej do utrzymania spójności oprogramowania w obrębie każdego sterownika systemu operacyjnego.
Kontroler przerwań ogólnych (GIC)
Dzięki implementacji standardowego i zaprojektowanego kontrolera przerwań, GIC zapewnia bogate i elastyczne podejście do komunikacji międzyprocesorowej oraz routingu i priorytetyzacji przerwań systemowych.
Obsługa do 192 niezależnych przerwań, kontrolowana programowo, priorytetyzowana sprzętowo i kierowana między systemem operacyjnym a warstwą zarządzania oprogramowaniem TrustZone.
Taka elastyczność routingu i obsługa wirtualizacji przerwań w systemie operacyjnym stanowią jedne z kluczowych cech niezbędnych do zwiększenia możliwości rozwiązania wykorzystującego hiperwizor.

20/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.2
3.2.1
3.2.2

Wspomnienia
Zewnętrzna pamięć SDRAM
Urządzenia STM32MP133C/F zawierają wbudowany kontroler zewnętrznej pamięci SDRAM, który obsługuje następujące funkcje: · LPDDR2 lub LPDDR3, dane 16-bitowe, do 1 GB, taktowanie do 533 MHz · DDR3 lub DDR3L, dane 16-bitowe, do 1 GB, taktowanie do 533 MHz
Wbudowana pamięć SRAM
Wszystkie urządzenia cechują się: · SYSRAM: 128 KB (z programowalną strefą bezpieczeństwa) · AHB SRAM: 32 KB (zabezpieczona) · BKPSRAM (zapasowa pamięć SRAM): 8 KB
Zawartość tego obszaru jest chroniona przed możliwymi niechcianymi próbami zapisu i może być zachowana w trybie gotowości lub VBAT. BKPSRAM można zdefiniować (w ETZPC) jako dostępną tylko dla bezpiecznego oprogramowania.

3.3

Kontroler DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL w połączeniu z DDRPHYC zapewnia kompletne rozwiązanie interfejsu pamięci dla podsystemu pamięci DDR. · Jeden 64-bitowy interfejs AMBA 4 porty AXI (XPI) · Zegar AXI asynchroniczny z kontrolerem · Silnik szyfrowania pamięci DDR (DDRMCE) obsługujący zapis w locie za pomocą algorytmu AES-128 DDR
szyfrowanie/odczyt deszyfrowania. · Obsługiwane standardy:
Specyfikacja JEDEC DDR3 SDRAM, JESD79-3E dla DDR3/3L z interfejsem 16-bitowym
Specyfikacja JEDEC LPDDR2 SDRAM, JESD209-2E dla LPDDR2 z interfejsem 16-bitowym
Specyfikacja JEDEC LPDDR3 SDRAM, JESD209-3B dla LPDDR3 z interfejsem 16-bitowym
· Zaawansowany harmonogram i generator poleceń SDRAM · Programowalna pełna szerokość danych (16 bitów) lub połowa szerokości danych (8 bitów) · Zaawansowana obsługa QoS z trzema klasami ruchu przy odczycie i dwiema klasami ruchu przy zapisie · Opcje zapobiegające blokowaniu ruchu o niższym priorytecie · Gwarantowana spójność dla zapisu po odczycie (WAR) i odczytu po zapisie (RAW)
Porty AXI · Programowalne wsparcie dla opcji długości serii (4, 8, 16) · Łączenie zapisów umożliwiające łączenie wielu zapisów na ten sam adres w jedną serię
pojedynczy zapis · Konfiguracja pojedynczego rzędu

DS13875 wersja 5

21/219
48

Funkcjonalne ponadview

STM32MP133C/F

· Obsługa automatycznego wyłączania i wyłączania pamięci SDRAM w przypadku braku nadejścia transakcji w zaprogramowanym czasie
· Obsługa automatycznego zatrzymania zegara (LPDDR2/3) wejścia i wyjścia spowodowanego brakiem nadejścia transakcji
· Obsługa automatycznego trybu pracy o niskim poborze mocy spowodowanego brakiem nadejścia transakcji w programowalnym czasie za pośrednictwem sprzętowego interfejsu o niskim poborze mocy
· Programowalna polityka stronicowania · Obsługa automatycznego lub kontrolowanego programowo wejścia i wyjścia z samoodświeżaniem · Obsługa głębokiego wejścia i wyjścia z wyłączeniem zasilania kontrolowanego programowo (LPDDR2 i
LPDDR3) · Obsługa jawnych aktualizacji rejestrów trybu SDRAM pod kontrolą oprogramowania · Elastyczna logika mapowania adresów umożliwiająca mapowanie wierszy, kolumn,
bity bankowe · Opcje sterowania odświeżaniem wybierane przez użytkownika · Blok powiązany z DDRPERFM, ułatwiający monitorowanie i dostrajanie wydajności
DDRCTRL i DDRPHYC można zdefiniować (w ETZPC) jako dostępne wyłącznie dla bezpiecznego oprogramowania.
Poniżej wymieniono główne cechy DDRMCE (silnika szyfrującego pamięć DDR): · Interfejsy master/slave magistrali systemowej AXI (64-bitowe) · Szyfrowanie wbudowane (w przypadku zapisu) i deszyfrowanie (w przypadku odczytu) w oparciu o wbudowaną zaporę sieciową
programowanie · Dwa tryby szyfrowania na region (maksymalnie jeden region): brak szyfrowania (tryb obejścia),
tryb szyfru blokowego · Początek i koniec regionów zdefiniowanych z dokładnością 64 KB · Domyślne filtrowanie (region 0): dowolny udzielony dostęp · Filtrowanie dostępu do regionu: brak
Obsługiwany szyfr blokowy: AES Obsługiwany tryb łańcuchowy · Tryb blokowy z szyfrem AES jest zgodny z trybem ECB określonym w publikacji 197 zaawansowanego standardu szyfrowania (AES) NIST FIPS, z powiązaną funkcją wyprowadzania klucza opartą na algorytmie Keccak-400 opublikowanym na stronie https://keccak.team webwitryna. · Jeden zestaw rejestrów klucza głównego tylko do zapisu i blokowania · Port konfiguracji AHB, uprzywilejowany

22/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.4

Kontroler przestrzeni adresowej TrustZone dla DDR (TZC)

TZC służy do filtrowania dostępu do odczytu/zapisu do kontrolera DDR zgodnie z uprawnieniami TrustZone i zgodnie z niezabezpieczonym masterem (NSAID) w maksymalnie dziewięciu programowalnych regionach: · Konfiguracja obsługiwana wyłącznie przez zaufane oprogramowanie · Jedna jednostka filtrująca · Dziewięć regionów:
Region 0 jest zawsze włączony i obejmuje cały zakres adresów. Regiony od 1 do 8 mają programowalny adres bazowy/końcowy i można je przypisać
dowolny jeden lub oba filtry. · Uprawnienia dostępu bezpiecznego i niezabezpieczonego zaprogramowane dla każdego regionu · Dostęp niezabezpieczony filtrowany zgodnie z NSAID · Regiony kontrolowane przez ten sam filtr nie mogą się na siebie nakładać · Tryby błędów z błędem i/lub przerwaniem · Możliwość akceptacji = 256 · Logika strażnika bramy do włączania i wyłączania każdego filtra · Dostępy spekulatywne

DS13875 wersja 5

23/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.5

Tryby rozruchu

Podczas uruchamiania, źródło rozruchu używane przez wewnętrzną pamięć ROM rozruchową jest wybierane za pomocą pinu BOOT i bajtów OTP.

Tabela 2. Tryby rozruchu

BOOT2 BOOT1 BOOT0 Początkowy tryb rozruchu

Uwagi

Oczekuj na połączenie przychodzące:

0

0

0

UART i USB(1)

USART3/6 i UART4/5/7/8 na pinach domyślnych

Urządzenie USB o dużej prędkości na pinach OTG_HS_DP/DM (2)

0

0

1 Szeregowy flash NOR (3) Szeregowy flash NOR na QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC na SDMMC2 (domyślne)(5)(6)

0

1

1

Pamięć flash NAND(3)

Pamięć flash SLC NAND na FMC

1

0

0

Rozruch rozwojowy (bez rozruchu z pamięci flash)

Służy do uzyskiwania dostępu do debugowania bez rozruchu z pamięci flash (4)

1

0

1

Karta SD(3)

Karta SD na SDMMC1 (domyślna)(5)(6)

Oczekuj na połączenie przychodzące:

1

1

0 UART i USB(1)(3) USART3/6 i UART4/5/7/8 na pinach domyślnych

Urządzenie USB o dużej prędkości na pinach OTG_HS_DP/DM (2)

1

1

1 Pamięć flash NAND szeregowa (3) Pamięć flash NAND szeregowa na QUADSPI (5)

1. Można wyłączyć za pomocą ustawień OTP. 2. USB wymaga zegara/kryształu HSE (patrz AN5474 dla obsługiwanych częstotliwości z ustawieniami OTP i bez nich). 3. Źródło rozruchu można zmienić za pomocą ustawień OTP (np.ampPoczątkowy rozruch na karcie SD, następnie e·MMC z ustawieniami OTP). 4. Rdzeń Cortex®-A7 w nieskończonej pętli przełączania PA13. 5. Domyślne piny można zmienić za pomocą OTP. 6. Alternatywnie, inny interfejs SDMMC niż ten domyślny można wybrać za pomocą OTP.

Mimo że rozruch na niskim poziomie odbywa się przy użyciu wewnętrznych zegarów, pakiety oprogramowania dostarczone przez ST, a także główne interfejsy zewnętrzne, takie jak DDR, USB (ale nie tylko) wymagają podłączenia kwarcu lub zewnętrznego oscylatora do pinów HSE.
Zobacz RM0475 „Zaawansowane 32-bitowe mikrokontrolery STM13MP32xx oparte na architekturze Arm®” lub AN5474 „Pierwsze kroki z rozwojem sprzętu linii STM32MP13xx” w celu zapoznania się z ograniczeniami i zaleceniami dotyczącymi połączeń pinów HSE i obsługiwanych częstotliwości.

24/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.6

Zarządzanie zasilaniem

3.6.1
Ostrożność:

Schemat zasilania
· VDD to główne źródło zasilania dla I/O i części wewnętrznej, które jest zasilane w trybie gotowości. Przydatne voltagZakres wynosi od 1.71 V do 3.6 V (typowo 1.8 V, 2.5 V, 3.0 V lub 3.3 V).
VDD_PLL i VDD_ANA muszą być połączone w gwiazdę z VDD. · VDDCPU to procesor Cortex-A7 dedykowany do obsługi woluminów.tagpodaż, której wartość zależy od
pożądana częstotliwość procesora. 1.22 V do 1.38 V w trybie pracy. VDD musi być obecne przed VDDCPU. · VDDCORE to główny cyfrowy wolumentage i jest zwykle wyłączany w trybie gotowości.tagZakres wynosi 1.21 V do 1.29 V w trybie pracy. VDD musi być obecne przed VDDCORE. · Pin VBAT można podłączyć do zewnętrznej baterii (1.6 V < VBAT < 3.6 V). Jeśli nie jest używana żadna zewnętrzna bateria, ten pin musi być podłączony do VDD. · VDDA to analogowy (ADC/VREF), napięcie zasilaniatage (1.62 V do 3.6 V). Użycie wewnętrznego VREF+ wymaga VDDA równego lub wyższego niż VREF+ + 0.3 V. · Pin VDDA1V8_REG jest wyjściem wewnętrznego regulatora, podłączonego wewnętrznie do USB PHY i USB PLL. Wewnętrzny regulator VDDA1V8_REG jest domyślnie włączony i może być sterowany przez oprogramowanie. Jest zawsze wyłączony w trybie gotowości.
Konkretny pin BYPASS_REG1V8 nigdy nie powinien pozostać swobodny. Musi być podłączony do VSS lub VDD, aby aktywować lub dezaktywować wolumentage regulator. Gdy VDD = 1.8 V, należy ustawić BYPASS_REG1V8. · Pin VDDA1V1_REG jest wyjściem wewnętrznego regulatora, podłączonego wewnętrznie do USB PHY. Wewnętrzny regulator VDDA1V1_REG jest domyślnie włączony i może być kontrolowany przez oprogramowanie. Jest zawsze wyłączony w trybie gotowości.
· VDD3V3_USBHS to szybkie źródło zasilania USB.tagZakres wynosi od 3.07 V do 3.6 V.
VDD3V3_USBHS nie może być obecny, chyba że VDDA1V8_REG jest obecny, w przeciwnym razie może dojść do trwałego uszkodzenia STM32MP133C/F. Musi to zostać zapewnione przez kolejność rankingową PMIC lub przez komponent zewnętrzny w przypadku implementacji zasilania komponentu dyskretnego.
· VDDSD1 i VDDSD2 to odpowiednio zasilacze kart SD SDMMC1 i SDMMC2, które obsługują tryb ultrawysokiej prędkości.
· VDDQ_DDR to napięcie zasilania wejść/wyjść DDR. 1.425 V do 1.575 V do podłączania pamięci DDR3 (typowo 1.5 V).
1.283 V do 1.45 V do podłączania pamięci DDR3L (typowo 1.35 V)
1.14 V do 1.3 V do podłączania pamięci LPDDR2 lub LPDDR3 (typowo 1.2 V)
Podczas faz włączania i wyłączania należy przestrzegać następujących wymagań dotyczących kolejności zasilania:
· Gdy napięcie VDD jest niższe niż 1 V, pozostałe zasilacze (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) muszą utrzymywać napięcie niższe niż VDD + 300 mV.
· Gdy VDD jest powyżej 1 V, wszystkie źródła zasilania są niezależne.
Podczas fazy wyłączania zasilania, VDD może tymczasowo stać się niższe niż w przypadku innych zasilaczy tylko wtedy, gdy energia dostarczana do STM32MP133C/F pozostaje poniżej 1 mJ. Pozwala to na rozładowanie zewnętrznych kondensatorów odsprzęgających z różnymi stałymi czasowymi podczas przejściowej fazy wyłączania zasilania.

DS13875 wersja 5

25/219
48

Funkcjonalne ponadview
Wersja 3.6
VBOR0 1

Rysunek 2. Sekwencja włączania/wyłączania

STM32MP133C/F

VDDX(1) VDD

3.6.2
Uwaga: 26/219

0.3

Zasilanie włączone

Tryb pracy

Wyłączać

czas

Nieprawidłowy obszar zaopatrzenia

VDDX < VDD + 300 mV

VDDX niezależny od VDD

MSv47490V1

1. VDDX odnosi się do dowolnego zasilacza spośród następujących: VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Nadzorca zasilania

Urządzenia mają zintegrowany układ resetowania po włączeniu zasilania (POR) i resetowania po wyłączeniu zasilania (PDR) połączony z układem resetowania po zaniku napięcia (BOR):
· Resetowanie po włączeniu zasilania (POR)
Nadzorca POR monitoruje zasilanie VDD i porównuje je do ustalonego progu. Urządzenia pozostają w trybie resetowania, gdy VDD jest poniżej tego progu, · Resetowanie po wyłączeniu zasilania (PDR)
Nadzorca PDR monitoruje zasilanie VDD. Reset jest generowany, gdy VDD spadnie poniżej ustalonego progu.
· Resetowanie po zaniku napięcia (BOR)
Nadzorca BOR monitoruje zasilanie VDD. Trzy progi BOR (od 2.1 do 2.7 V) można skonfigurować za pomocą bajtów opcji. Reset jest generowany, gdy VDD spadnie poniżej tego progu.
· Resetowanie zasilania VDDCORE (POR_VDDCORE) Nadzorca POR_VDDCORE monitoruje zasilanie VDDCORE i porównuje je do ustalonego progu. Domena VDDCORE pozostaje w trybie resetowania, gdy VDDCORE jest poniżej tego progu.
· Reset VDDCORE po wyłączeniu zasilania (PDR_VDDCORE) Nadzorca PDR_VDDCORE monitoruje zasilanie VDDCORE. Reset domeny VDDCORE jest generowany, gdy VDDCORE spadnie poniżej ustalonego progu.
· Power-on-reset VDDCPU (POR_VDDCPU) Nadzorca POR_VDDCPU monitoruje zasilanie VDDCPU i porównuje je do ustalonego progu. Domena VDDCPU pozostaje w trybie resetowania, gdy VDDCORE jest poniżej tego progu.
Pin PDR_ON jest zarezerwowany dla testów produkcyjnych STMicroelectronics i w aplikacji zawsze musi być podłączony do VDD.

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.7

Strategia niskiego poboru mocy

Istnieje kilka sposobów na zmniejszenie zużycia energii w przypadku STM32MP133C/F: · Zmniejszenie dynamicznego zużycia energii poprzez spowolnienie zegarów procesora i/lub
zegary magistrali macierzowej i/lub sterowanie zegarami poszczególnych urządzeń peryferyjnych. · Oszczędzaj zużycie energii, gdy procesor jest w stanie BEZCZYNNOŚCI, wybierając spośród dostępnych zegarów o niskim
tryby zasilania według potrzeb użytkownika i aplikacji. Pozwala to na osiągnięcie najlepszego kompromisu między krótkim czasem uruchamiania, niskim zużyciem energii, a także dostępnymi źródłami wybudzania. · Użyj DVFS (dynamic voltage i skalowanie częstotliwości) punktów pracy, które bezpośrednio kontrolują częstotliwość zegara procesora oraz wyjście zasilania VDDCPU.
Tryby pracy umożliwiają kontrolę dystrybucji zegara do różnych części systemu i mocy systemu. Tryb pracy systemu jest sterowany przez podsystem MPU.
Poniżej wymieniono tryby niskiego poboru mocy podsystemu MPU: · CSleep: zegary procesora są zatrzymywane, a zegar urządzeń peryferyjnych działa tak, jak powinien.
wcześniej ustawione w RCC (reset i kontroler zegara). · CStop: Zegary urządzeń peryferyjnych procesora są zatrzymywane. · CStandby: VDDCPU OFF
Tryby niskiego poboru mocy CSleep i CStop są przełączane przez procesor podczas wykonywania instrukcji WFI (czekaj na przerwanie) lub WFE (czekaj na zdarzenie).
Dostępne tryby pracy systemu to: · Run (system z pełną wydajnością, VDDCORE, VDDCPU i zegary WŁĄCZONE) · Stop (zegary WYŁĄCZONE) · LP-Stop (zegary WYŁĄCZONE) · LPLV-Stop (zegary WYŁĄCZONE, poziom zasilania VDDCORE i VDDCPU może być obniżony) · LPLV-Stop2 (VDDCPU WYŁĄCZONE, VDDCORE obniżone, a zegary WYŁĄCZONE) · Standby (VDDCPU, VDDCORE i zegary WYŁĄCZONE)

Tabela 3. Tryb zasilania systemu i procesora

Tryb zasilania systemu

Procesor

Tryb biegania

CRun lub CSleep

Tryb zatrzymania LP-Tryb zatrzymania LPLV-Tryb zatrzymania LPLV-Tryb zatrzymania2
Tryb czuwania

CStop lub CStandby CStandby

3.8

Kontroler resetu i zegara (RCC)

Kontroler zegara i resetu zarządza generowaniem wszystkich zegarów, a także bramkowaniem zegara i kontrolą resetów systemu i urządzeń peryferyjnych. RCC zapewnia dużą elastyczność w wyborze źródeł zegara i umożliwia stosowanie współczynników zegara w celu poprawy zużycia energii. Ponadto na niektórych urządzeniach peryferyjnych komunikacyjnych, które są w stanie współpracować z

DS13875 wersja 5

27/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.8.1 3.8.2

dwóch różnych domen zegara (zegara interfejsu magistrali lub zegara urządzeń peryferyjnych jądra), częstotliwość systemu może zostać zmieniona bez modyfikowania szybkości transmisji.
Zarządzanie zegarem
Urządzenia zawierają cztery wewnętrzne oscylatory, dwa oscylatory z zewnętrznym kwarcem lub rezonatorem, trzy wewnętrzne oscylatory z szybkim czasem uruchamiania i cztery PLL.
RCC odbiera następujące sygnały wejściowe źródła zegara: · Oscylatory wewnętrzne:
Zegar HSI 64 MHz (dokładność 1%) Zegar CSI 4 MHz Zegar LSI 32 kHz · Oscylatory zewnętrzne: Zegar HSE 8-48 MHz Zegar LSE 32.768 kHz
RCC zapewnia cztery PLL: · PLL1 dedykowana do taktowania procesora · PLL2 zapewniająca:
zegary dla AXI-SS (w tym mostki APB4, APB5, AHB5 i AHB6) zegary dla interfejsu DDR · PLL3 zapewniające: zegary dla wielowarstwowej magistrali AHB i magistrali peryferyjnej (w tym APB1,
Zegary jądra APB2, APB3, APB6, AHB1, AHB2 i AHB4 dla urządzeń peryferyjnych · PLL4 przeznaczony do generowania zegarów jądra dla różnych urządzeń peryferyjnych
System uruchamia się na zegarze HSI. Następnie aplikacja użytkownika może wybrać konfigurację zegara.
Źródła resetowania systemu
Ponowne uruchomienie powoduje zainicjowanie wszystkich rejestrów z wyjątkiem rejestru debugowania, części RCC, części RTC i rejestrów stanu kontrolera mocy, a także domeny zasilania zapasowego.
Reset aplikacji jest generowany z jednego z następujących źródeł: · reset z płytki NRST · reset z sygnału POR i PDR (nazywany ogólnie resetem po włączeniu zasilania) · reset z BOR (nazywany ogólnie brownoutem) · reset z niezależnego układu nadzorującego 1 · reset z niezależnego układu nadzorującego 2 · reset systemu programowego z Cortex-A7 (CPU) · awaria HSE, gdy aktywowana jest funkcja systemu bezpieczeństwa zegara
Reset systemu jest generowany z jednego z następujących źródeł: · reset aplikacji · reset z sygnału POR_VDDCORE · wyjście z trybu gotowości do trybu pracy

28/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

Reset procesora MPU jest generowany z jednego z następujących źródeł: · reset systemu · za każdym razem, gdy MPU wychodzi ze stanu gotowości · reset programowy MPU z Cortex-A7 (CPU)

3.9

Uniwersalne wejścia/wyjścia (GPIO)

Każdy z pinów GPIO może być skonfigurowany przez oprogramowanie jako wyjście (push-pull lub open-drain, z pull-up lub pull-down lub bez), jako wejście (z pull-up lub pull-down lub bez) lub jako peryferyjna funkcja alternatywna. Większość pinów GPIO jest współdzielona z cyfrowymi lub analogowymi funkcjami alternatywnymi. Wszystkie GPIO są przystosowane do wysokiego prądu i mają wybór prędkości, aby lepiej zarządzać wewnętrznym szumem, zużyciem energii i emisją elektromagnetyczną.
Po zresetowaniu wszystkie GPIO są w trybie analogowym w celu zmniejszenia zużycia energii.
Konfigurację wejścia/wyjścia można w razie potrzeby zablokować, postępując zgodnie z określoną sekwencją czynności, aby uniknąć przypadkowego zapisu w rejestrach wejścia/wyjścia.
Wszystkie piny GPIO można indywidualnie ustawić jako bezpieczne, co oznacza, że ​​dostęp oprogramowania do tych pinów GPIO i powiązanych urządzeń peryferyjnych zdefiniowanych jako bezpieczne jest ograniczony do bezpiecznego oprogramowania uruchomionego na procesorze.

3.10
Notatka:

Kontroler ochrony TrustZone (ETZPC)
ETZPC służy do konfigurowania zabezpieczeń TrustZone masterów i slave'ów magistrali z programowalnymi atrybutami bezpieczeństwa (zabezpieczane zasoby). Na przykład: · Rozmiar bezpiecznego regionu SYSRAM na chipie może być programowany. · Urządzenia peryferyjne AHB i APB mogą być zabezpieczone lub niezabezpieczone. · Pamięć SRAM AHB może być zabezpieczona lub niezabezpieczona.
Domyślnie pamięci SYSRAM, AHB SRAM i zabezpieczone urządzenia peryferyjne ustawione są wyłącznie na bezpieczny dostęp, a zatem nie są dostępne dla niezabezpieczonych urządzeń głównych, takich jak DMA1/DMA2.

DS13875 wersja 5

29/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.11

Macierz połączeń magistrali
Urządzenia zawierają macierz magistrali AXI, jedną główną macierz magistrali AHB oraz mostki magistrali, które umożliwiają połączenie nadrzędnych modułów magistrali z podrzędnymi modułami magistrali (patrz rysunek poniżej, kropki oznaczają włączone połączenia master/slave).
Rysunek 3. Macierz magistrali STM32MP133C/F

MDMA

SDMC2

SDMC1

DBG Z MLAHB interkonekt USBH

Procesor

ETH1 ETH2

128-bit

AKSIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Domyślny podrzędny AXIMC

NIC-400 AXI 64 bity 266 MHz – 10 masterów / 10 slaveów

Z połączenia AXIM DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 bity 209 MHz – 8 masterów / 6 slaveów

Mostek DDRCTRL 533 MHz AHB do AHB6 do połączenia MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB Mostek AHB do AHB5 Mostek APB do APB5 Mostek APB do DBG APB
AXI 64 synchroniczny port główny AXI 64 synchroniczny port podrzędny AXI 64 asynchroniczny port główny AXI 64 asynchroniczny port podrzędny AHB 32 synchroniczny port główny AHB 32 synchroniczny port podrzędny AHB 32 asynchroniczny port główny AHB 32 asynchroniczny port podrzędny
Mostek do AHB2 SRAM1 SRAM2 SRAM3 Do połączenia AXIM Mostek do AHB4
MSv67511V2

MLAHB

30/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.12

Kontrolery DMA
Urządzenia te zawierają następujące moduły DMA, które umożliwiają rozładowanie aktywności procesora: · moduł głównego bezpośredniego dostępu do pamięci (MDMA)
MDMA to szybki kontroler DMA, który odpowiada za wszystkie typy transferów pamięci (peryferia-pamięć, pamięć-pamięć, pamięć-peryferia), bez żadnej akcji procesora. Posiada główny interfejs AXI. MDMA może komunikować się z innymi kontrolerami DMA, aby rozszerzyć standardowe możliwości DMA lub może bezpośrednio zarządzać żądaniami peryferii DMA. Każdy z 32 kanałów może wykonywać transfery bloków, powtarzane transfery bloków i transfery list połączonych. MDMA można ustawić tak, aby wykonywał bezpieczne transfery do zabezpieczonych pamięci. · trzy kontrolery DMA (niezabezpieczone DMA1 i DMA2, plus zabezpieczone DMA3) Każdy kontroler ma dwuportowy AHB, co daje łącznie 16 niezabezpieczonych i osiem bezpiecznych kanałów DMA do wykonywania transferów bloków opartych na FIFO.
Dwie jednostki DMAMUX multipleksują i kierują żądania DMA urządzeń peryferyjnych do trzech kontrolerów DMA, zapewniając dużą elastyczność i maksymalizując liczbę żądań DMA realizowanych jednocześnie, a także generując żądania DMA z wyzwalaczy wyjściowych urządzeń peryferyjnych lub zdarzeń DMA.
DMAMUX1 mapuje żądania DMA z niezabezpieczonych urządzeń peryferyjnych na kanały DMA1 i DMA2. DMAMUX2 mapuje żądania DMA z zabezpieczonych urządzeń peryferyjnych na kanały DMA3.

3.13

Rozszerzony kontroler przerwań i zdarzeń (EXTI)
Rozszerzony kontroler przerwań i zdarzeń (EXTI) zarządza wybudzaniem procesora i systemu za pomocą konfigurowalnych i bezpośrednich wejść zdarzeń. EXTI dostarcza żądania wybudzania do sterowania zasilaniem i generuje żądanie przerwania do GIC oraz zdarzenia do wejścia zdarzeń procesora.
Żądania wybudzenia EXTI umożliwiają wybudzenie systemu z trybu Stop oraz wybudzenie procesora z trybów CStop i CStandby.
Żądanie przerwania i generowanie żądania zdarzenia można również wykorzystać w trybie Run.
EXTI umożliwia także wybór portu IO EXTI.
Każde przerwanie lub zdarzenie można ustawić jako bezpieczne, aby ograniczyć dostęp wyłącznie do bezpiecznego oprogramowania.

3.14

Jednostka obliczeniowa kontroli nadmiarowości cyklicznej (CRC)
Jednostka obliczeniowa CRC (cykliczna kontrola nadmiarowa) służy do uzyskania kodu CRC przy użyciu programowalnego wielomianu.
Wśród innych zastosowań techniki oparte na CRC są używane do weryfikacji integralności transmisji danych lub pamięci masowej. W zakresie normy EN/IEC 60335-1 oferują one sposób weryfikacji integralności pamięci flash. Jednostka obliczeniowa CRC pomaga obliczać sygnaturę oprogramowania w czasie wykonywania, która ma być porównywana z sygnaturą odniesienia wygenerowaną w czasie łączenia i przechowywaną w danej lokalizacji pamięci.

DS13875 wersja 5

31/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.15

Elastyczny kontroler pamięci (FMC)
Główne cechy kontrolera FMC są następujące: · Interfejs z urządzeniami mapowanymi w pamięci statycznej, w tym:
Pamięć flash NOR Pamięć statyczna lub pseudostatyczna o swobodnym dostępie (SRAM, PSRAM) Pamięć flash NAND z 4-bitowym/8-bitowym sprzętowym ECC BCH · 8-, 16-bitowa szerokość magistrali danych · Niezależne sterowanie wyborem układu dla każdego banku pamięci · Niezależna konfiguracja dla każdego banku pamięci · Zapis FIFO
Rejestry konfiguracji FMC można zabezpieczyć.

3.16

Podwójny interfejs pamięci Quad-SPI (QUADSPI)
QUADSPI to specjalistyczny interfejs komunikacyjny przeznaczony do pamięci flash SPI single, dual lub quad. Może działać w dowolnym z trzech następujących trybów: · Tryb pośredni: wszystkie operacje są wykonywane przy użyciu rejestrów QUADSPI. · Tryb sondowania statusu: zewnętrzny rejestr statusu pamięci flash jest okresowo odczytywany i
w przypadku ustawienia flagi może zostać wygenerowane przerwanie. · Tryb mapowania pamięci: zewnętrzna pamięć flash jest mapowana na przestrzeń adresową
i jest postrzegany przez system tak, jakby był pamięcią wewnętrzną.
Zarówno przepustowość, jak i pojemność można zwiększyć dwukrotnie, stosując tryb dual-flash, w którym dostęp do dwóch pamięci flash Quad-SPI jest uzyskiwany jednocześnie.
QUADSPI współpracuje z blokiem opóźniającym (DLYBQS) umożliwiającym obsługę zewnętrznej częstotliwości danych powyżej 100 MHz.
Rejestry konfiguracji QUADSPI mogą być bezpieczne, podobnie jak jego blok opóźnienia.

3.17

Przetworniki analogowo-cyfrowe (ADC1, ADC2)
Urządzenia zawierają dwa przetworniki analogowo-cyfrowe, których rozdzielczość można skonfigurować na 12-, 10-, 8- lub 6-bitową. Każdy przetwornik ADC współdzieli do 18 kanałów zewnętrznych, wykonując konwersje w trybie pojedynczego ujęcia lub skanowania. W trybie skanowania automatyczna konwersja jest wykonywana na wybranej grupie wejść analogowych.
Oba przetworniki ADC mają zabezpieczone interfejsy magistrali.
Każdy przetwornik ADC może być obsługiwany przez kontroler DMA, co pozwala na automatyczny transfer wartości przekonwertowanych przez przetwornik ADC do lokalizacji docelowej bez konieczności wykonywania jakichkolwiek czynności programowych.
Ponadto funkcja analogowego watchdoga umożliwia dokładne monitorowanie przeliczonej objętościtage jednego, kilku lub wszystkich wybranych kanałów. Przerwanie jest generowane, gdy przekonwertowany wolumentage jest poza zaprogramowanymi progami.
Aby zsynchronizować konwersję analogowo-cyfrową i timery, przetworniki A/C mogą być wyzwalane przez dowolne timery TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 i LPTIM3.

32/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.18

Czujnik temperatury
Urządzenia zawierają wbudowany czujnik temperatury, który generuje objętośćtage (VTS), który zmienia się liniowo wraz z temperaturą. Ten czujnik temperatury jest wewnętrznie podłączony do ADC2_INP12 i może mierzyć temperaturę otoczenia urządzenia w zakresie od 40 do +125 °C z dokładnością ±2%.
Czujnik temperatury ma dobrą liniowość, ale musi zostać skalibrowany, aby uzyskać dobrą ogólną dokładność pomiaru temperatury. Ponieważ przesunięcie czujnika temperatury zmienia się w zależności od układu scalonego ze względu na zmienność procesu, niekalibrowany wewnętrzny czujnik temperatury nadaje się do zastosowań, które wykrywają tylko zmiany temperatury. Aby poprawić dokładność pomiaru czujnika temperatury, każde urządzenie jest indywidualnie kalibrowane fabrycznie przez ST. Dane fabrycznej kalibracji czujnika temperatury są przechowywane przez ST w obszarze OTP, który jest dostępny w trybie tylko do odczytu.

3.19

Cyfrowy czujnik temperatury (DTS)
Urządzenia zawierają czujnik temperatury wyjściowej częstotliwości. DTS zlicza częstotliwość na podstawie LSE lub PCLK, aby zapewnić informacje o temperaturze.
Obsługiwane są następujące funkcje: · generowanie przerwań na podstawie progu temperaturowego · generowanie sygnału wybudzenia na podstawie progu temperaturowego

3.20
Notatka:

Operacja VBAT
Domena zasilania VBAT zawiera RTC, rejestry zapasowe i pamięć zapasową SRAM.
Aby zoptymalizować czas pracy baterii, ta domena zasilania jest dostarczana przez VDD, jeśli jest dostępna, lub przez objętośćtage jest stosowane na pinie VBAT (gdy nie ma zasilania VDD). Zasilanie VBAT jest przełączane, gdy PDR wykryje, że VDD spadło poniżej poziomu PDR.
tomtage na pinie VBAT może być dostarczane przez zewnętrzną baterię, superkondensator lub bezpośrednio przez VDD. W tym ostatnim przypadku tryb VBAT nie jest funkcjonalny.
Operacja VBAT jest aktywowana, gdy VDD nie jest obecny.
Żadne z tych zdarzeń (przerwania zewnętrzne, TAMP zdarzenia lub alarm/zdarzenia RTC) mogą bezpośrednio przywrócić zasilanie VDD i wymusić wyjście urządzenia z operacji VBAT. Niemniej jednak TAMP zdarzenia i alarmy/zdarzenia RTC mogą być wykorzystane do wygenerowania sygnału do zewnętrznego obwodu (zwykle PMIC), który może przywrócić zasilanie VDD.

DS13875 wersja 5

33/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.21

Tomtagbufor referencyjny (VREFBUF)
Urządzenia zawierają wolumintagBufor odniesienia, który można wykorzystać jako objętośćtagodniesienie dla ADC, a także jako tomtage odniesienie do komponentów zewnętrznych przez pin VREF+. VREFBUF może być bezpieczny. Wewnętrzny VREFBUF obsługuje cztery woluminytages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Objętość zewnętrznatagOdniesienie może zostać dostarczone poprzez pin VREF+, gdy wewnętrzny VREFBUF jest wyłączony.
Rysunek 4. Objętośćtagbufor referencyjny

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Filtr cyfrowy dla modulatora sigma-delta (DFSDM)
Urządzenia zawierają jeden moduł DFSDM obsługujący dwa moduły filtrów cyfrowych i cztery zewnętrzne kanały szeregowe wejściowe (transceivery) lub naprzemiennie cztery wewnętrzne wejścia równoległe.
DFSDM łączy zewnętrzne modulatory z urządzeniem i wykonuje cyfrową filtrację otrzymanych strumieni danych. Modulatory służą do konwersji sygnałów analogowych na strumienie cyfrowo-szeregowe, które stanowią dane wejściowe DFSDM.
DFSDM może również łączyć mikrofony PDM (modulacja gęstości impulsów) i wykonywać konwersję i filtrowanie PDM do PCM (przyspieszone sprzętowo). DFSDM oferuje opcjonalne równoległe strumienie danych wejściowych z przetworników ADC lub z pamięci urządzenia (poprzez transfery DMA/CPU do DFSDM).
Transceivery DFSDM obsługują kilka formatów interfejsu szeregowego (w celu obsługi różnych modulatorów). Moduły filtrów cyfrowych DFSDM wykonują przetwarzanie cyfrowe zgodnie z parametrami filtrów zdefiniowanymi przez użytkownika z rozdzielczością końcową ADC do 24 bitów.

34/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

Urządzenie peryferyjne DFSDM obsługuje: · Cztery multipleksowane cyfrowe kanały szeregowe wejściowe:
konfigurowalny interfejs SPI do podłączania różnych modulatorów konfigurowalny interfejs 1-wire z kodowaniem Manchester PDM (modulacja gęstości impulsów) wejście mikrofonowe maksymalna częstotliwość zegara wejściowego do 20 MHz (10 MHz dla kodowania Manchester) wyjście zegara dla modulatorów (od 0 do 20 MHz) · Alternatywne wejścia z czterech wewnętrznych cyfrowych kanałów równoległych (do 16-bitowej rozdzielczości wejściowej): źródła wewnętrzne: dane ADC lub strumienie danych pamięci (DMA) · Dwa moduły filtrów cyfrowych z regulowanym przetwarzaniem sygnału cyfrowego: Filtr Sincx: kolejność/typ filtra (od 1 do 5), przekroczeniaampwspółczynnik ling (1 do 1024) integrator: oversampwspółczynnik ling (1 do 256) · Rozdzielczość danych wyjściowych do 24 bitów, format danych wyjściowych ze znakiem · Automatyczna korekta przesunięcia danych (przesunięcie przechowywane w rejestrze przez użytkownika) · Konwersja ciągła lub pojedyncza · Rozpoczęcie konwersji wyzwalane przez: wyzwalacz programowy wewnętrzne liczniki zdarzeń zewnętrznych rozpoczęcie konwersji synchronicznie z pierwszym modułem filtra cyfrowego (DFSDM) · Analogowy układ nadzorujący obejmujący: rejestry progowe danych o niskiej i wysokiej wartości dedykowany konfigurowalny filtr cyfrowy Sincx (rząd = 1 do 3,
nadwyżkiampwspółczynnik ling = 1 do 32) wejście z końcowych danych wyjściowych lub z wybranych cyfrowych kanałów szeregowych wejściowych ciągły monitoring niezależnie od standardowej konwersji · Detektor zwarć do wykrywania nasyconych wartości wejściowych analogowych (dolny i górny zakres): licznik do 8-bitowy do wykrywania od 1 do 256 kolejnych 0 lub 1 w strumieniu danych szeregowych ciągły monitoring każdego kanału szeregowego wejściowego · Generowanie sygnału przerwy w przypadku zdarzenia analogowego watchdoga lub zdarzenia detektora zwarcia · Detektor ekstremów: przechowywanie minimalnych i maksymalnych wartości końcowych danych konwersji odświeżanych przez oprogramowanie · Możliwość odczytu końcowych danych konwersji DMA · Przerwania: koniec konwersji, przekroczenie, analogowy watchdog, zwarcie, brak zegara kanału szeregowego wejściowego · Konwersje „regularne” lub „wstrzykiwane”: „regularne” konwersje można żądać w dowolnym momencie lub nawet w trybie ciągłym
bez wpływu na czas „wstrzykiwanych” konwersji „wstrzykiwane” konwersje dla precyzyjnego czasu i z wysokim priorytetem konwersji

DS13875 wersja 5

35/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.23

Prawdziwy generator liczb losowych (RNG)
Urządzenia zawierają jeden generator liczb losowych (RNG), który generuje 32-bitowe liczby losowe przez zintegrowany układ analogowy.
RNG można zdefiniować (w ETZPC) jako dostępny wyłącznie za pomocą bezpiecznego oprogramowania.
Prawdziwy RNG łączy się z zabezpieczonymi urządzeniami peryferyjnymi AES i PKA za pomocą dedykowanej magistrali (nieodczytywalnej przez procesor).

3.24

Procesory kryptograficzne i skrótowe (CRYP, SAES, PKA i HASH)
Urządzenia zawierają jeden procesor kryptograficzny, który obsługuje zaawansowane algorytmy kryptograficzne zwykle wymagane do zapewnienia poufności, uwierzytelniania, integralności danych i niezaprzeczalności podczas wymiany wiadomości z partnerem.
Urządzenia zawierają również dedykowany, odporny na DPA, bezpieczny klucz AES o długości 128 i 256 bitów (SAES) oraz sprzętowy akcelerator szyfrowania/deszyfrowania PKA, ze specjalną magistralą sprzętową, która nie jest dostępna dla procesora.
Główne cechy CRYP: · DES/TDES (standard szyfrowania danych/standard potrójnego szyfrowania danych): ECB (standard elektronicznego szyfrowania danych)
· AES (zaawansowany standard szyfrowania): algorytmy łańcuchowe ECB, CBC, GCM, CCM i CTR (tryb licznika), klucz 64-, 128- lub 192-bitowy
Główne cechy uniwersalnego algorytmu HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (bezpieczne algorytmy HASH) · HMAC
Akcelerator kryptograficzny obsługuje generowanie żądań DMA.
CRYP, SAES, PKA i HASH można zdefiniować (w ETZPC) jako dostępne wyłącznie dla bezpiecznego oprogramowania.

3.25

Kontrola rozruchu i bezpieczeństwa oraz OTP (BSEC)
BSEC (boot and security and OTP control) ma na celu kontrolowanie skrzynki bezpieczników OTP (jednorazowo programowalnej), używanej do wbudowanej pamięci nieulotnej dla konfiguracji urządzenia i parametrów bezpieczeństwa. Część BSEC musi być skonfigurowana jako dostępna tylko dla bezpiecznego oprogramowania.
BSEC może używać słów OTP do przechowywania 256-bitowego klucza HWKEY dla SAES (bezpiecznego AES).

36/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.26

Timery i układy nadzorujące
Urządzenia obejmują dwa zaawansowane timery sterujące, dziesięć uniwersalnych timerów (z czego siedem zabezpieczonych), dwa podstawowe timery, pięć timerów o niskim poborze mocy, dwa układy nadzorujące i cztery timery systemowe w każdym rdzeniu Cortex-A7.
Wszystkie liczniki czasu można zamrozić w trybie debugowania.
Poniższa tabela porównuje funkcje timerów o zaawansowanym sterowaniu, ogólnego przeznaczenia, podstawowych i energooszczędnych.

Typ timera

Regulator czasowy

Tabela 4. Porównanie funkcji timera

Kontrrozwiązanie
cja

Typ licznika

Współczynnik preskalera

Generowanie żądania DMA

Przechwytywanie/porównywanie kanałów

Wyjście uzupełniające

Maksymalny interfejs
zegar (MHz)

Maksymalnie
regulator czasowy
zegar (MHz)(1)

Zaawansowany TIM1, -kontrola TIM8

16-bit

W górę, dowolna liczba całkowita w dół, pomiędzy 1 w górę/w dół i 65536

Tak

TIM2 TIM5

32-bit

W górę, dowolna liczba całkowita w dół, pomiędzy 1 w górę/w dół i 65536

Tak

TIM3 TIM4

16-bit

W górę, dowolna liczba całkowita w dół, pomiędzy 1 w górę/w dół i 65536

Tak

Dowolna liczba całkowita

TIM12(2) 16-bit

W górę między 1

NIE

Ogólny

i 65536

zamiar

TIM13(2) TIM14(2)

16-bit

Dowolna liczba całkowita w zakresie od 1
i 65536

NIE

Dowolna liczba całkowita

TIM15(2) 16-bit

W górę między 1

Tak

i 65536

TIM16(2) TIM17(2)

16-bit

Dowolna liczba całkowita w zakresie od 1
i 65536

Tak

Podstawowy

TIM6, TIM7

16-bit

Dowolna liczba całkowita w zakresie od 1
i 65536

Tak

LPTIM1,

Niska moc

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, W górę 16, 32, 64,
128

NIE

LPTIM5

6

4

104.5

209

4

NIE

104.5

209

4

NIE

104.5

209

2

NIE

104.5

209

1

NIE

104.5

209

2

1

104.5

209

1

1

104.5

209

0

NIE

104.5

209

1(3)

NIE

104.5 104.5

1. Maksymalny zegar timera wynosi do 209 MHz w zależności od bitu TIMGxPRE w RCC. 2. Zabezpieczony timer. 3. Brak kanału przechwytywania w LPTIM.

DS13875 wersja 5

37/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Zaawansowane timery sterujące (TIM1, TIM8)
Timery zaawansowanego sterowania (TIM1, TIM8) można postrzegać jako trójfazowe generatory PWM multipleksowane na 6 kanałach. Mają one komplementarne wyjścia PWM z programowalnymi wstawianymi czasami martwymi. Można je również uważać za kompletne timery ogólnego przeznaczenia. Ich cztery niezależne kanały można wykorzystać do: · przechwytywania wejścia · porównywania wyjścia · generowania PWM (tryby wyrównane z krawędzią lub środkiem) · wyjścia w trybie jednego impulsu
Jeśli skonfigurowane jako standardowe 16-bitowe timery, mają te same cechy, co uniwersalne timery. Jeśli skonfigurowane jako 16-bitowe generatory PWM, mają pełną zdolność modulacji (0-100%).
Zaawansowany timer sterujący może współpracować z timerami ogólnego przeznaczenia za pośrednictwem funkcji łączenia timerów w celu synchronizacji lub łączenia zdarzeń.
TIM1 i TIM8 obsługują niezależne generowanie żądań DMA.
Uniwersalne timery (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
W układach STM32MP133C/F znajduje się dziesięć synchronizowalnych uniwersalnych timerów (różnice przedstawiono w tabeli 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 i TIM5 bazują na 32-bitowym liczniku z automatycznym przeładowaniem w górę/w dół i 16-bitowym preskalerze, podczas gdy TIM3 i TIM4 bazują na 16-bitowym liczniku z automatycznym przeładowaniem w górę/w dół i 16-bitowym preskalerze. Wszystkie timery posiadają cztery niezależne kanały do ​​przechwytywania wejścia/porównywania wyjścia, wyjścia PWM lub trybu jednoimpulsowego. Daje to do 16 przechwytywania wejścia/porównywania wyjścia/PWM w największych pakietach. Te uniwersalne timery mogą współpracować ze sobą lub z innymi uniwersalnymi timerami i zaawansowanymi timerami sterującymi TIM1 i TIM8 za pośrednictwem funkcji łącza timera w celu synchronizacji lub łączenia zdarzeń. Każdy z tych uniwersalnych timerów może być używany do generowania wyjść PWM. TIM2, TIM3, TIM4, TIM5 mają niezależne generowanie żądań DMA. Są one w stanie obsługiwać sygnały enkodera kwadraturowego (inkrementalnego) i wyjścia cyfrowe od jednego do czterech czujników efektu Halla. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Te timery są oparte na 16-bitowym liczniku automatycznego przeładowania i 16-bitowym preskalerze. TIM13, TIM14, TIM16 i TIM17 mają jeden niezależny kanał, podczas gdy TIM12 i TIM15 mają dwa niezależne kanały do ​​przechwytywania wejścia/porównywania wyjścia, PWM lub wyjścia w trybie jednego impulsu. Mogą być synchronizowane z pełnofunkcyjnymi timerami ogólnego przeznaczenia TIM2, TIM3, TIM4, TIM5 lub używane jako proste podstawy czasu. Każdy z tych timerów może być zdefiniowany (w ETZPC) jako dostępny tylko dla bezpiecznego oprogramowania.
Podstawowe timery (TIM6 i TIM7)
Tego typu timery są używane głównie jako ogólna 16-bitowa podstawa czasu.
TIM6 i TIM7 obsługują niezależne generowanie żądań DMA.

38/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.26.4
3.26.5 3.26.6

Timery o niskim poborze mocy (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Każdy timer o niskim poborze mocy ma niezależny zegar i działa również w trybie Stop, jeśli jest taktowany przez LSE, LSI lub zegar zewnętrzny. LPTIMx jest w stanie wybudzić urządzenie z trybu Stop.
Te energooszczędne timery obsługują następujące funkcje: · 16-bitowy licznik w górę z 16-bitowym rejestrem automatycznego przeładowania · 16-bitowy rejestr porównawczy · Konfigurowalne wyjście: impulsowe, PWM · Tryb ciągły/pojedynczy · Wybieralny wyzwalacz wejściowy programowy/sprzętowy · Wybieralne źródło zegara:
wewnętrzne źródło zegara: zegar LSE, LSI, HSI lub APB zewnętrzne źródło zegara przez wejście LPTIM (działa nawet bez wewnętrznego zegara)
źródło działające, używane przez aplikację licznika impulsów) · Programowalny cyfrowy filtr zakłóceń · Tryb enkodera
LPTIM2 i LPTIM3 można zdefiniować (w ETZPC) jako dostępne wyłącznie dla bezpiecznego oprogramowania.
Niezależne organy nadzorcze (IWDG1, IWDG2)
Niezależny watchdog opiera się na 12-bitowym liczniku w dół i 8-bitowym preskalerze. Jest taktowany z niezależnego wewnętrznego RC (LSI) 32 kHz i, ponieważ działa niezależnie od głównego zegara, może działać w trybach Stop i Standby. IWDG może być używany jako watchdog do resetowania urządzenia, gdy wystąpi problem. Jest konfigurowalny sprzętowo lub programowo za pomocą bajtów opcji.
IWDG1 można zdefiniować (w ETZPC) jako dostępny wyłącznie dla bezpiecznego oprogramowania.
Ogólne timery (Cortex-A7 CNT)
Ogólne timery Cortex-A7 osadzone w Cortex-A7 są zasilane wartością z generatora taktowania systemowego (STGEN).
Procesor Cortex-A7 zapewnia następujące timery: · fizyczny timer do użytku w trybach bezpiecznych i niezabezpieczonych
Rejestry dla fizycznego licznika czasu są bankowane w celu zapewnienia bezpiecznych i niezabezpieczonych kopii. · wirtualny licznik czasu do użytku w trybach niezabezpieczonych · fizyczny licznik czasu do użytku w trybie hiperwizora
Ogólne timery nie są urządzeniami peryferyjnymi mapowanymi w pamięci i są dostępne tylko za pomocą określonych instrukcji koprocesora Cortex-A7 (cp15).

3.27

Generowanie timera systemowego (STGEN)
Generowanie czasu systemowego (STGEN) generuje wartość licznika czasu, która zapewnia spójny view czasu dla wszystkich generycznych timerów Cortex-A7.

DS13875 wersja 5

39/219
48

Funkcjonalne ponadview

STM32MP133C/F

Generowanie czasu systemowego ma następujące kluczowe cechy: · Szerokość 64 bitów, aby uniknąć problemów z przewracaniem · Rozpoczynanie od zera lub programowalnej wartości · Interfejs APB sterowania (STGENC) umożliwiający zapisywanie i przywracanie timera
między zdarzeniami wyłączania zasilania · Interfejs APB tylko do odczytu (STGENR), który umożliwia odczyt wartości timera przez osoby niebędące
bezpieczne oprogramowanie i narzędzia do debugowania · Zwiększanie wartości timera, które można zatrzymać podczas debugowania systemu
STGENC można zdefiniować (w ETZPC) jako dostępny wyłącznie dla bezpiecznego oprogramowania.

3.28

Zegar czasu rzeczywistego (RTC)
RTC zapewnia automatyczne wybudzanie w celu zarządzania wszystkimi trybami niskiego poboru mocy. RTC to niezależny zegar/licznik BCD zapewniający zegar/kalendarz z programowalnymi przerwaniami alarmu.
RTC zawiera także okresowo programowalną flagę wybudzania z możliwością przerwania.
Dwa 32-bitowe rejestry zawierają sekundy, minuty, godziny (format 12- lub 24-godzinny), dzień (dzień tygodnia), datę (dzień miesiąca), miesiąc i rok, wyrażone w formacie dziesiętnym kodowanym binarnie (BCD). Wartość subsekund jest również dostępna w formacie binarnym.
Aby ułatwić zarządzanie sterownikami oprogramowania, obsługiwany jest tryb binarny.
Kompensacje za 28-, 29- (rok przestępny), 30- i 31-dniowe miesiące są wykonywane automatycznie. Kompensacja czasu letniego może być również wykonywana.
Dodatkowe 32-bitowe rejestry zawierają programowalne podsekundy alarmu, sekundy, minuty, godziny, dzień i datę.
Funkcja kalibracji cyfrowej pozwala na kompensację wszelkich odchyleń w dokładności oscylatora kwarcowego.
Po zresetowaniu domeny kopii zapasowej wszystkie rejestry RTC są chronione przed możliwymi pasożytniczymi próbami zapisu i chronione za pomocą bezpiecznego dostępu.
Dopóki wolumen dostawtagJeśli urządzenie znajduje się w zakresie roboczym, RTC nigdy się nie zatrzymuje, niezależnie od stanu urządzenia (tryb pracy, tryb niskiego poboru mocy lub tryb resetowania).
Główne cechy RTC to: · Kalendarz z subsekundami, sekundami, minutami, godzinami (format 12 lub 24), dniem (dzień miesiąca)
tydzień), data (dzień miesiąca), miesiąc i rok · Kompensacja czasu letniego programowana programowo · Programowalny alarm z funkcją przerwania. Alarm może zostać uruchomiony przez dowolny
kombinacja pól kalendarza. · Jednostka automatycznego wybudzania generująca okresową flagę, która wyzwala automatyczne wybudzanie
przerwanie · Wykrywanie zegara referencyjnego: można zastosować dokładniejszy drugi zegar źródłowy (50 lub 60 Hz)
służy do zwiększenia precyzji kalendarza. · Dokładna synchronizacja z zegarem zewnętrznym przy użyciu funkcji przesunięcia subsekundowego · Cyfrowy obwód kalibracji (korekta licznika okresowego): dokładność 0.95 ppm, uzyskana w
okno kalibracji kilku sekund

40/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

· Czasamp funkcja zapisywania zdarzeń · Przechowywanie SWKEY w rejestrach zapasowych RTC z bezpośrednim dostępem do magistrali SAE (nie
(możliwość odczytu przez CPU) · Maskowalne przerwania/zdarzenia:
Alarm A Alarm B Przerwanie budzenia Czasamp · Obsługa TrustZone: w pełni zabezpieczony RTC Alarm A, alarm B, timer budzenia i timeramp indywidualne bezpieczne lub niezabezpieczone
kalibracja konfiguracji RTC wykonana w konfiguracji bezpiecznej w konfiguracji niezabezpieczonej

3.29

Tamper i rejestry zapasowe (TAMP)
32 x 32-bitowe rejestry zapasowe są zachowywane we wszystkich trybach niskiego poboru mocy, a także w trybie VBAT. Mogą być używane do przechowywania poufnych danych, ponieważ ich zawartość jest chroniona przezampobwód detekcji er.
Siedem tamppiny wejściowe er i pięć tampWyjścia er są dostępne dla anty-tampwykrywanie er. Zewnętrzny tampPiny er można skonfigurować do wykrywania krawędzi, krawędzi i poziomu, wykrywania poziomu z filtrowaniem lub aktywnego tamper, który zwiększa poziom bezpieczeństwa poprzez automatyczne sprawdzanie, czy tampPiny er nie są zewnętrznie otwarte ani zwarte.
TAMP główne cechy · 32 rejestry zapasowe (TAMP_BKPxR) zaimplementowany w domenie RTC, która pozostaje
włączany przez VBAT, gdy zasilanie VDD jest wyłączone · 12 tampDostępne piny er (siedem wejść i pięć wyjść) · Dowolny tampWykrycie er może wygenerować czas RTCamp wydarzenie. · Jakiekolwiek tampWykrycie er usuwa rejestry kopii zapasowej. · Obsługa TrustZone:
Tampkonfiguracja bezpieczna lub niezabezpieczona Kopia zapasowa rejestruje konfigurację w trzech obszarach o konfigurowalnym rozmiarze:
. jeden bezpieczny obszar do odczytu/zapisu. jeden bezpieczny obszar do zapisu/odczytu bez zabezpieczeń. jeden niebezpieczny obszar do odczytu/zapisu · Licznik monotoniczny

3.30

Interfejsy układów scalonych (I2C1, I2C2, I2C3, I2C4, I2C5)
Urządzenia zawierają pięć interfejsów I2C.
Interfejs magistrali I2C obsługuje komunikację między STM32MP133C/F a szeregową magistralą I2C. Kontroluje on wszystkie specyficzne dla magistrali I2C sekwencjonowanie, protokół, arbitraż i synchronizację.

DS13875 wersja 5

41/219
48

Funkcjonalne ponadview

STM32MP133C/F

Urządzenie peryferyjne I2C obsługuje: · Zgodność ze specyfikacją magistrali I2C i podręcznikiem użytkownika rev. 5:
Tryby Slave i Master, obsługa wielu trybów Master Tryb standardowy (Sm) z szybkością transmisji do 100 kbit/s Tryb szybki (Fm) z szybkością transmisji do 400 kbit/s Tryb szybki Plus (Fm+) z szybkością transmisji do 1 Mbit/s i wyjściem sterującym 20 mA Wejścia/wyjścia Tryb adresowania 7-bitowy i 10-bitowy, wiele 7-bitowych adresów Slave Programowalne czasy konfiguracji i podtrzymywania Opcjonalne rozciąganie zegara · Zgodność ze specyfikacją magistrali zarządzania systemem (SMBus) rev 2.0: Generowanie sprzętowego PEC (sprawdzanie błędów pakietów) i weryfikacja z ACK
Kontrola Obsługa protokołu ARP (Address Resolution Protocol) Alert SMBus · Zgodność ze specyfikacją protokołu zarządzania systemem zasilania (PMBusTM) rev 1.1 · Niezależny zegar: wybór niezależnych źródeł zegara umożliwiający niezależność prędkości komunikacji I2C od przeprogramowania PCLK · Wybudzanie z trybu Stop po dopasowaniu adresu · Programowalne filtry szumów analogowych i cyfrowych · Bufor 1-bajtowy z możliwością DMA
I2C3, I2C4 i I2C5 można zdefiniować (w programie ETZPC) jako dostępne wyłącznie dla bezpiecznego oprogramowania.

3.31

Uniwersalny odbiornik synchroniczny asynchroniczny (USART1, USART2, USART3, USART6 i UART4, UART5, UART7, UART8)
Urządzenia mają cztery wbudowane uniwersalne nadajniki odbiorników synchronicznych (USART1, USART2, USART3 i USART6) i cztery uniwersalne nadajniki odbiorników asynchronicznych (UART4, UART5, UART7 i UART8). Podsumowanie funkcji USARTx i UARTx znajduje się w poniższej tabeli.
Te interfejsy zapewniają asynchroniczną komunikację, obsługę IrDA SIR ENDEC, tryb komunikacji wieloprocesorowej, tryb komunikacji jednoprzewodowej półdupleksowej i mają zdolność LIN master/slave. Zapewniają sprzętowe zarządzanie sygnałami CTS i RTS oraz RS485 Driver Enable. Są w stanie komunikować się z prędkością do 13 Mbit/s.
USART1, USART2, USART3 i USART6 oferują także tryb karty inteligentnej (zgodny z ISO 7816) i możliwość komunikacji podobną do SPI.
Wszystkie układy USART mają domenę zegara niezależną od zegara procesora, co pozwala układowi USARTx wybudzać układ STM32MP133C/F z trybu Stop przy użyciu szybkości transmisji do 200 kbaud. Wydarzenia wybudzania z trybu Stop są programowalne i mogą być:
· wykrywanie bitów początkowych
· każda otrzymana ramka danych
· określona zaprogramowana ramka danych

42/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

Kontroler DMA może obsługiwać wszystkie interfejsy USART.

Tabela 5. Funkcje USART/UART

Tryby/funkcje USART(1)

USART1/2/3/6

UART4/5/7/8

Sprzętowa kontrola przepływu dla modemu

X

X

Ciągła komunikacja z wykorzystaniem DMA

X

X

Komunikacja wieloprocesorowa

X

X

Tryb synchroniczny SPI (master/slave)

X

–

Tryb karty inteligentnej

X

–

Komunikacja jednoprzewodowa półdupleksowa IrDA SIR blok ENDEC

X

X

X

X

tryb LIN

X

X

Podwójna domena zegara i wybudzanie z trybu niskiego poboru mocy

X

X

Przerwanie limitu czasu odbiornika w komunikacji Modbus

X

X

X

X

Automatyczne wykrywanie szybkości transmisji

X

X

Włącz sterownik

X

X

Długość danych USART

7, 8 i 9 bitów

1. X = obsługiwane.

USART1 i USART2 można zdefiniować (w ETZPC) jako dostępne wyłącznie dla bezpiecznego oprogramowania.

3.32

Interfejsy szeregowe peryferyjne (SPI1, SPI2, SPI3, SPI4, SPI5) zintegrowane interfejsy dźwiękowe (I2S1, I2S2, I2S3, I2S4)
Urządzenia posiadają do pięciu interfejsów SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 i SPI5), które umożliwiają komunikację z prędkością do 50 Mbit/s w trybach master i slave, w trybach half-duplex, fullduplex i simplex. 3-bitowy preskaler zapewnia osiem częstotliwości trybu master, a ramka jest konfigurowalna od 4 do 16 bitów. Wszystkie interfejsy SPI obsługują tryb impulsowy NSS, tryb TI, sprzętowe obliczanie CRC i mnożenie 8-bitowych osadzonych FIFO Rx i Tx z możliwością DMA.
I2S1, I2S2, I2S3 i I2S4 są multipleksowane z SPI1, SPI2, SPI3 i SPI4. Mogą być obsługiwane w trybie master lub slave, w trybie komunikacji full-duplex i half-duplex, i mogą być skonfigurowane do pracy z rozdzielczością 16- lub 32-bitową jako kanał wejściowy lub wyjściowy. Audio sampObsługiwane są częstotliwości od 8 kHz do 192 kHz. Wszystkie interfejsy I2S obsługują mnożenie 8-bitowych osadzonych FIFO Rx i Tx z możliwością DMA.
SPI4 i SPI5 można zdefiniować (w ETZPC) jako dostępne wyłącznie dla bezpiecznego oprogramowania.

3.33

Interfejsy szeregowe audio (SAI1, SAI2)
Urządzenia zawierają dwa interfejsy SAI, które umożliwiają projektowanie wielu protokołów audio stereo lub mono

DS13875 wersja 5

43/219
48

Funkcjonalne ponadview

STM32MP133C/F

takie jak I2S, LSB lub MSB-justified, PCM/DSP, TDM lub AC'97. Wyjście SPDIF jest dostępne, gdy blok audio jest skonfigurowany jako nadajnik. Aby zapewnić ten poziom elastyczności i rekonfigurowalności, każdy SAI zawiera dwa niezależne podbloki audio. Każdy blok ma własny generator zegara i kontroler linii I/O. Audio sampObsługiwane są częstotliwości do 192 kHz. Ponadto, dzięki wbudowanemu interfejsowi PDM, można obsługiwać do ośmiu mikrofonów. SAI może pracować w konfiguracji master lub slave. Podbloki audio mogą być odbiornikami lub nadajnikami i mogą pracować synchronicznie lub asynchronicznie (w stosunku do drugiego). SAI można połączyć z innymi SAI, aby pracować synchronicznie.

3.34

Interfejs odbiornika SPDIF (SPDIFRX)
SPDIFRX jest zaprojektowany do odbioru przepływu S/PDIF zgodnego z normami IEC-60958 i IEC-61937. Normy te obsługują proste strumienie stereo do wysokich częstotliwości sampczęstotliwość próbkowania, a także skompresowany dźwięk przestrzenny wielokanałowy, taki jak te zdefiniowane przez Dolby lub DTS (do 5.1).
Główne cechy SPDIFRX to: · Dostępne do czterech wejść · Automatyczne wykrywanie szybkości transmisji symboli · Maksymalna szybkość transmisji symboli: 12.288 MHz · Obsługa strumienia stereo od 32 do 192 kHz · Obsługa audio IEC-60958 i IEC-61937, aplikacje konsumenckie · Zarządzanie bitami parzystości · Komunikacja za pomocą DMA dla sygnałów audioamples · Komunikacja za pomocą DMA w celu kontroli i informacji o kanale użytkownika · Możliwości przerwania
Odbiornik SPDIFRX zapewnia wszystkie niezbędne funkcje do wykrywania szybkości symboli i dekodowania przychodzącego strumienia danych. Użytkownik może wybrać żądane wejście SPDIF, a gdy dostępny jest prawidłowy sygnał, SPDIFRX ponownieampodczytuje przychodzący sygnał, dekoduje strumień Manchester i rozpoznaje ramki, podramki i elementy bloków. SPDIFRX dostarcza do CPU zdekodowane dane i powiązane flagi stanu.
SPDIFRX oferuje również sygnał o nazwie spdif_frame_sync, który przełącza się z częstotliwością podramek S/PDIF używaną do obliczania dokładnego sampszybkość algorytmów dryfu zegara.

3.35

Bezpieczne cyfrowe interfejsy wejścia/wyjścia MultiMediaCard (SDMMC1, SDMMC2)
Dwa bezpieczne cyfrowe interfejsy wejścia/wyjścia MultiMediaCard (SDMMC) zapewniają łączność między magistralą AHB a kartami pamięci SD, kartami SDIO i urządzeniami MMC.
Funkcje SDMMC obejmują: · Zgodność ze specyfikacją Embedded MultiMediaCard System Specification w wersji 5.1
Obsługa karty dla trzech różnych trybów magistrali danych: 1-bitowy (domyślny), 4-bitowy i 8-bitowy

44/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

(Prędkość HS200 SDMMC_CK ograniczona do maksymalnej dozwolonej prędkości wejścia/wyjścia) (HS400 nie jest obsługiwany)
· Pełna zgodność z poprzednimi wersjami MultiMediaCards (kompatybilność wsteczna)
· Pełna zgodność ze specyfikacją karty pamięci SD w wersji 4.1 (prędkość SDR104 SDMMC_CK ograniczona do maksymalnej dozwolonej prędkości wejścia/wyjścia, tryb SPI i tryb UHS-II nie są obsługiwane)
· Pełna zgodność ze specyfikacją karty SDIO w wersji 4.0. Obsługa karty w dwóch różnych trybach magistrali danych: 1-bitowym (domyślnym) i 4-bitowym (prędkość SDR104 SDMMC_CK ograniczona do maksymalnej dozwolonej prędkości wejścia/wyjścia, tryb SPI i tryb UHS-II nie są obsługiwane).
· Transfer danych do 208 Mbajtów/s dla trybu 8-bitowego (w zależności od maksymalnej dozwolonej prędkości wejścia/wyjścia)
· Sygnały wyjściowe danych i poleceń umożliwiają sterowanie zewnętrznymi sterownikami dwukierunkowymi
· Dedykowany kontroler DMA wbudowany w interfejs hosta SDMMC, umożliwiający szybkie transfery pomiędzy interfejsem a pamięcią SRAM
· Obsługa listy powiązanej IDMA
· Dedykowane zasilacze VDDSD1 i VDDSD2 odpowiednio dla SDMMC1 i SDMMC2, eliminujące potrzebę wstawiania przesuwnika poziomu na interfejsie karty SD w trybie UHS-I
Tylko niektóre GPIO dla SDMMC1 i SDMMC2 są dostępne na dedykowanym pinie zasilania VDDSD1 lub VDDSD2. Są one częścią domyślnych GPIO rozruchowych dla SDMMC1 i SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Można je zidentyfikować w tabeli funkcji alternatywnych za pomocą sygnałów z sufiksem „_VSD1” lub „_VSD2”.
Każdy układ SDMMC jest sprzężony z blokiem opóźniającym (DLYBSD) umożliwiającym obsługę zewnętrznej częstotliwości danych powyżej 100 MHz.
Oba interfejsy SDMMC mają bezpieczne porty konfiguracyjne.

3.36

Sieć kontrolerów (FDCAN1, FDCAN2)
Podsystem sieci CAN (Controller Area Network) składa się z dwóch modułów CAN, współdzielonej pamięci RAM dla komunikatów oraz jednostki kalibracji zegara.
Oba moduły CAN (FDCAN1 i FDCAN2) są zgodne ze specyfikacją protokołu CAN w wersji 11898, część A, B i normą ISO 1-2.0 oraz specyfikacją protokołu CAN FD w wersji 1.0.
Pamięć RAM wiadomości o pojemności 10 KB implementuje filtry, FIFO odbioru, bufory odbioru, FIFO zdarzeń transmisji i bufory transmisji (oraz wyzwalacze dla TTCAN). Ta pamięć RAM wiadomości jest współdzielona przez dwa moduły FDCAN1 i FDCAN2.
Wspólna jednostka kalibracji zegara jest opcjonalna. Można jej użyć do wygenerowania skalibrowanego zegara dla FDCAN1 i FDCAN2 z wewnętrznego oscylatora RC HSI i PLL, poprzez ocenę komunikatów CAN otrzymanych przez FDCAN1.

DS13875 wersja 5

45/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.37

Szybka magistrala uniwersalna USBH (USBH)
Urządzenia zawierają jeden host USB high-speed (do 480 Mbit/s) z dwoma portami fizycznymi. USBH obsługuje zarówno operacje low-speed, full-speed (OHCI), jak i high-speed (EHCI) niezależnie na każdym porcie. Integruje dwa transceivery, które mogą być używane do operacji low-speed (1.2 Mbit/s), full-speed (12 Mbit/s) lub high-speed (480 Mbit/s). Drugi transceiver high-speed jest współdzielony z OTG high-speed.
USBH jest zgodny ze specyfikacją USB 2.0. Kontrolery USBH wymagają dedykowanych zegarów generowanych przez PLL wewnątrz USB high-speed PHY.

3.38

USB w podróży o dużej prędkości (OTG)
Urządzenia zawierają jedno urządzenie USB OTG high-speed (do 480 Mbit/s)/host/peryferia OTG. OTG obsługuje zarówno operacje full-speed, jak i high-speed. Transceiver do operacji high-speed (480 Mbit/s) jest współdzielony z drugim portem USB Host.
USB OTG HS jest zgodny ze specyfikacją USB 2.0 i specyfikacją OTG 2.0. Posiada konfigurowalne programowo ustawienia punktu końcowego i obsługuje wstrzymanie/wznawianie. Kontrolery USB OTG wymagają dedykowanego zegara 48 MHz, który jest generowany przez PLL wewnątrz RCC lub wewnątrz USB high-speed PHY.
Główne cechy USB OTG HS są wymienione poniżej: · Połączony rozmiar FIFO Rx i Tx wynoszący 4 KB z dynamicznym rozmiarem FIFO · Obsługa SRP (protokół żądania sesji) i HNP (protokół negocjacji hosta) · Osiem dwukierunkowych punktów końcowych · 16 kanałów hosta z okresową obsługą OUT · Możliwość konfiguracji oprogramowania do trybów działania OTG1.3 i OTG2.0 · Obsługa USB 2.0 LPM (zarządzanie energią łącza) · Obsługa specyfikacji ładowania baterii w wersji 1.2 · Obsługa HS OTG PHY · Wewnętrzny USB DMA · HNP/SNP/IP wewnątrz (nie ma potrzeby stosowania zewnętrznego rezystora) · W trybach OTG/Host wymagany jest wyłącznik zasilania w przypadku, gdy urządzenia zasilane z magistrali są
połączony.
Port konfiguracji USB OTG może być bezpieczny.

46/219

DS13875 wersja 5

STM32MP133C/F

Funkcjonalne ponadview

3.39

Interfejsy MAC Gigabit Ethernet (ETH1, ETH2)
Urządzenia te oferują dwa gigabitowe kontrolery dostępu do mediów (GMAC) zgodne ze standardem IEEE-802.3-2002, umożliwiające komunikację w sieci Ethernet LAN za pośrednictwem standardowego interfejsu niezależnego od medium (MII), zredukowanego interfejsu niezależnego od medium (RMII) lub zredukowanego gigabitowego interfejsu niezależnego od medium (RGMII).
Urządzenia wymagają zewnętrznego fizycznego urządzenia interfejsu (PHY) do połączenia z fizyczną magistralą LAN (skrętka, światłowód itp.). PHY jest podłączone do portu urządzenia za pomocą 17 sygnałów dla MII, 7 sygnałów dla RMII lub 13 sygnałów dla RGMII i może być taktowane za pomocą 25 MHz (MII, RMII, RGMII) lub 125 MHz (RGMII) z STM32MP133C/F lub z PHY.
Urządzenia obejmują następujące funkcje: · Tryby pracy i interfejsy PHY
Szybkości przesyłu danych 10, 100 i 1000 Mbit/s Obsługa operacji pełnego dupleksu i półdupleksu Interfejsy PHY MII, RMII i RGMII · Kontrola przetwarzania Wielowarstwowe filtrowanie pakietów: filtrowanie MAC na źródle (SA) i miejscu docelowym (DA)
adres z filtrem idealnym i haszującym, VLAN tag-na bazie filtrowania z filtrem idealnym i haszującym, filtrowanie warstwy 3 na adresie IP źródłowym (SA) lub docelowym (DA), filtrowanie warstwy 4 na porcie źródłowym (SP) lub docelowym (DP) Podwójne przetwarzanie VLAN: wstawianie maksymalnie dwóch VLAN tags w ścieżce transmisyjnej, tag filtrowanie na ścieżce odbiorczej obsługa IEEE 1588-2008/PTPv2 obsługa statystyk sieciowych z licznikami RMON/MIB (RFC2819/RFC2665) · Sprzętowe przetwarzanie odciążające wstawianie lub usuwanie preambuły i danych początku ramki (SFD) Silnik odciążający sumę kontrolną integralności dla nagłówka IP i ładunku TCP/UDP/ICMP: obliczanie i wstawianie sumy kontrolnej transmisji, obliczanie i porównywanie sumy kontrolnej odbioru Automatyczna odpowiedź na żądanie ARP z adresem MAC urządzenia Segmentacja TCP: automatyczny podział dużego pakietu TCP do transmisji na wiele małych pakietów · Tryb niskiego poboru mocy Energooszczędny Ethernet (standard IEEE 802.3az-2010) Zdalne wykrywanie pakietów wybudzania i AMD Magic PacketTM
Zarówno ETH1, jak i ETH2 można zaprogramować jako bezpieczne. Gdy są bezpieczne, transakcje przez interfejs AXI są bezpieczne, a rejestry konfiguracji mogą być modyfikowane tylko przez bezpieczny dostęp.

DS13875 wersja 5

47/219
48

Funkcjonalne ponadview

STM32MP133C/F

3.40

Infrastruktura debugowania
Urządzenia oferują następujące funkcje debugowania i śledzenia, które wspomagają rozwój oprogramowania i integrację systemów: · Debugowanie punktów przerwania · Śledzenie wykonywania kodu · Instrumentacja programowa · JTAG port debugowania · Port debugowania szeregowego · Wejście i wyjście wyzwalacza · Port śledzenia · Komponenty debugowania i śledzenia Arm CoreSight
Debugowanie można kontrolować za pomocą JTAG/port dostępu do debugowania szeregowego, wykorzystujący standardowe narzędzia debugowania.
Port śledzenia umożliwia przechwytywanie danych w celu rejestrowania i analizy.
Dostęp debugowania do bezpiecznych obszarów jest możliwy za pomocą sygnałów uwierzytelniania w BSEC.

48/219

DS13875 wersja 5

STM32MP133C/F

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

4

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

Rysunek 5. Ballout STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

WSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

WSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

WSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

D

PB8

PD6

WSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

WSS

PE3

PC8

DDR_DQM0

DDR_DQ5

E

PG9

PD11

PA12

PD0

WSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCP

VDD

Władca Pierścieni Władca Pierścieni

VDD

VDD

VDDQ_ DDR

WSS

DDR_A13

WSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

WSS

WSS

WSS

WSS

WSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCP

WSS

Podstawa VDDCORD Podstawa VDDCORD

WSS

VDDQ_ DDR

DDR_WEN

WSS

DDR_ODT DDR_CSN

DDR_RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDDCPU

WSS

WDDCORE

WSS

WDDCORE

WSS

VDDQ_ DDR

Pamięć VDDCORD DDR_A10

DDR_ CASN

DDR_CLKP

DDR_CLKN

K

PC14OSC32_IN

PC15OSC32_
NA ZEWNĄTRZ

WSS

PC13

PI1

VDD

WSS

Podstawa VDDCORD Podstawa VDDCORD

WSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

WSS

WSS

WSS

WSS

WSS

VDDQ_ DDR

DDR_ATO

DDR_DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_VREF

DDR_A4

WSS

DDR_DTO1

DDR_A6

N

PE6

PG1

PD7

WSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

Zasilacz LP

DDR_DQM1

NRD_DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_WYJŚCIE

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

WSS

PI5-BOOT1 VSS_PLL2 PWR_ON

NRD_DQ11

NRD_DQ13

DDR_DQ9

R

PG2

PH3

Zasilacz_CPU_WŁ.

PA1

WSS

VREF+

PC5

WSS

VDD

PF15

VDDA1V8_ REJESTRACJA

PI6-BOOT2

VDD_PLL2

PH5

NRD_DQ12

DDR_DQS1N

DDR_DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_WŁĄCZONY USB_DP2

PA14

USB_DP1

OBEJŚCIE_ REG1V8

PH4

NRD_DQ15

NRD_DQ14

U

WSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

WSS

MSv65067V5

Na powyższym rysunku pokazano górną część opakowania view.

DS13875 wersja 5

49/219
97

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

STM32MP133C/F

Rysunek 6. Ballout STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

WSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

WSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

WSS

PF3

PB13

PB3

PE3

PC12

WSS

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

C

PE13

PD1

PE1

PE7

WSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_DQM0

DDR_DQ3

D

PF5

PA9

PD10

VDDCP

PB7

VDDCP

PD12

VDDCP

PH9

VDD

PB15

VDD

WSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7

E

PD0

PE14

WSS

PE11

VDDCP

WSS

PA15

WSS

PH13

WSS

PB4

WSS

VDDQ_ DDR

WSS

VDDQ_ DDR

WSS

DDR_A13

F

PH8

PA12

VDD

VDDCP

WSS

WDDCORE

PD14

PE8

PB5

WDDCORE

PC10

WDDCORE

WSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCP

WSS

WDDCORE

PH11

PI3

PF9

PG6

OBEJŚCIE_ REG1V8

WDDCORE

WSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REJESTRACJA

PA10

DDR_VREF

DDR_RASN

DDR_A10

WSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

WSS

WDDCORE

PA13

PA1

PC4

NST

VSS_PLL2 VDDCORE

WSS

VDDQ_ DDR

DDR_A15

DDR_CLKP

DDR_CLKN

L

PF6

WSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
NA ZEWNĄTRZ

PC13

VDD

WSS

PB11

PA5

PB0

WDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

WSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

WSS

PI0

PI1

PA11

WSS

PA4

PB1

WSS

WSS

PI5-BOOT1

WSS

VDDQ_ DDR

WSS

VDDQ_ DDR

WSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_WYJŚCIE

PF4

PG1

WSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

WSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

WSS

WŁĄCZONE

DDR_DQM1

NRD_DQ12

NRD_DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

WSS

VSS_USBHS

USB_DP1

PH4

NRD_DQ13

NRD_DQ14

DDR_DQS1P

DDR_DQS1N

U

WSS

PG3

PG2

PF14

VDDA

VREF+

PDR_WŁĄCZONY

PC2

USB_DM2

VDDA1V1_ REJESTRACJA

VDD3V3_ USBHS

USB_DM1

PI7

Na powyższym rysunku pokazano górną część opakowania view.

Zasilacz LP

NRD_DQ15

NRD_DQ10

WSS

MSv67512V3

50/219

DS13875 wersja 5

STM32MP133C/F

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

Rysunek 7. Ballout STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

WSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

WSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

WSS

PB5

PC6

PB15 PB14

PE3

PC11

NRD_DQ4

NRD_DQ1

NRD_DQ0

C

PB6

PD3

PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

WSS

NRD_DQ2

NRD_DQ5

DDR_DQM0

E

PH2

PH8

WSS

WSS

Procesor VDD

PE1

PD15

Procesor VDD

WSS

VDD

PB10

PH10

VDDQ_ DDR

WSS

VDD SD1

NRD_DQ3

NRD_DQ6

F

PF8

PG9

PD11 PA12

WSS

WSS

WSS

NRD_DQ7

NRD_A5

WSS

G

PF6

PG10

PG5

Procesor VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

Procesor VDD

WSS

VDD

Procesor VDD

Rdzeń VDD

WSS

VDD

WSS

VDDQ_ DDR

WSS

WSS

VDD

VDD

WSS

Rdzeń VDD

WSS

VDD

Rdzeń VDD

VDDQ_ DDR

NRD_A13

NRD_A2

NRD_A9

DDR_RESET
N

NRD_BA2

NRD_A3

NRD_A0

NRD_A7

NRD_BA0

DDR_CSN

DDR_ODT

K

VSS_PLL

VDD_PLL

PH11

Procesor VDD

PC15-

L

VBAT OSC32 PI3

WSS

_NA ZEWNĄTRZ

PC14-

M

WSS OSC32 PC13

_W

VDD

N

PE2

PF4

PH6

PI2

Procesor VDD
Rdzeń VDD
WSS
VDD

WSS

WSS

WSS

WSS

WSS

Rdzeń VDD

WSS

WSS

Rdzeń VDD

WSS

WSS

WSS

WSS

WSS

VDD

Rdzeń VDD

WSS

VDD

Rdzeń VDD

VDDQ_ DDR
WSS
VDDQ_ DDR
Rdzeń VDD

VDDQ_ DDR

DDR_ WEN

DDR_RASN

WSS

WSS

NRD_A10

DDR_ CASN

DDR_CLKN

VDDQ_ DDR

NRD_A12

DDR_CLKP

NRD_A15

NRD_A11

NRD_A14

DDR_CKE

NRD_A1

P

PA8

PF7

PI1

PI0

WSS

WSS

DDR_DTO1

DDR_ATO

NRD_A8

NRD_BA1

R

PG1

PG11

PH3

VDD

VDD

WSS

VDD

Rdzeń VDD

WSS

VDD

Rdzeń VDD

WSS

VDDQ_ DDR

VDDQ_ DDR

NRD_A4

DDR_ZQ

NRD_A6

T

WSS

PE6

PH0OSC_IN

PA13

WSS

WSS

DDR_VREF

NRD_DQ10

NRD_DQ8

WSS

U

PH1OSC_ WYJŚCIE

VSS_ANA

WSS

WSS

VDD

VDDA VSSA

PA6

WSS

Rdzeń VDD

WSS

VDD VDDQ_ Rdzeń DDR

WSS

Zasilanie włączone

NRD_DQ13

NRD_DQ9

V

PD7

VDD_ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REJESTRACJA

WSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

Moc_

PG3

Procesor PG12_PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REJESTRACJA

WSS

BYPAS S_REG
1V8

PH5

NRD_DQ12

NRD_DQ11

DDR_DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NST

PF15

USB_VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

NRD_DQ15

NRD_DQ14

AA

WSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ WŁ.

USB_DP2

PI5-

USB_

BUT 1 DM1

VSS_PLL2

PA10

PI7

WSS

Na powyższym rysunku pokazano górną część opakowania view.

MSv65068V5

DS13875 wersja 5

51/219
97

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

STM32MP133C/F

Tabela 6. Legenda/skróty używane w tabeli wyprowadzeń

Nazwa

Skrót

Definicja

Nazwa pina Typ pina
Struktura wejścia/wyjścia
Notatki Funkcje alternatywne Funkcje dodatkowe

Jeżeli nie określono inaczej, funkcja pinu podczas i po resecie jest taka sama, jak rzeczywista nazwa pinu

S

Zapasowy pin

I

Wpisz tylko pin

O

Pin tylko wyjściowy

Wejście/Wyjście

Pin wejścia/wyjścia

A

Pin poziomu analogowego lub specjalnego

FT(U/D/PD) tolerancja wejścia/wyjścia 5 V (ze stałym podciąganiem/podciąganiem/programowalnym podciąganiem)

NRD

1.5 V, 1.35 V lub 1.2 VI/O dla interfejsu DDR3, DDR3L, LPDDR2/LPDDR3

A

Sygnał analogowy

RST

Pin resetu ze słabym rezystorem podciągającym

_f(1) _a(2) _u(3) _h(4)

Opcja dla wejść/wyjść FT Opcja I2C FM+ Opcja analogowa (dostarczana przez VDDA dla części analogowej wejść/wyjść) Opcja USB (dostarczana przez VDD3V3_USBxx dla części USB wejść/wyjść) Szybkie wyjście dla typowego napięcia 1.8 V VDD (dla SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Opcja o bardzo dużej prędkości dla typowego napięcia VDD 1.8 V (dla ETH, SPI, SDMMC, QUADSPI, TRACE)

Jeżeli w notatce nie określono inaczej, wszystkie wejścia/wyjścia są ustawiane jako wejścia zmienne podczas i po resecie

Funkcje wybierane poprzez rejestry GPIOx_AFR

Funkcje wybierane/włączane bezpośrednio przez rejestry peryferyjne

1. Powiązane struktury I/O w Tabeli 7 to: FT_f, FT_fh, FT_fvh 2. Powiązane struktury I/O w Tabeli 7 to: FT_a, FT_ha, FT_vha 3. Powiązane struktury I/O w Tabeli 7 to: FT_u 4. Powiązane struktury I/O w Tabeli 7 to: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Powiązane struktury I/O w Tabeli 7 to: FT_vh, FT_vha, FT_fvh

52/219

DS13875 wersja 5

STM32MP133C/F

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4E4B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

Wejście/wyjście FT_h

VSS VDD

S

–

S

–

PE11

Wejście/wyjście FT_vh

PF5

Wejście/wyjście FT_h

PD3

Wejście/wyjście FT_f

PE14

Wejście/wyjście FT_h

VDDCP

S

–

PD0

Wejście/wyjście FT

PH12

Wejście/wyjście FT_fh

PB6

Wejście/wyjście FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(rozruch)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(rozruch)/FMC_AD8

–

ŚLEDZONE12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(rozruch)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(rozruch)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

ŚLEDZONE6, TIM16_CH1N,

kanał 4_TIM1, kanał 8_TIM1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 wersja 5

53/219
97

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

STM32MP133C/F

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

Nagrzewnica powietrza VDD PD6 PH8 PB8
PA12 VDDCP
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

Wejście/wyjście FT

Wejście/wyjście FT_fh

Wejście/wyjście FT_f

Wejście/wyjście FT_h

S

–

Wejście/wyjście FT_h

S

–

Wejście/wyjście FT_h

Wejście/wyjście FT_f

Wejście/wyjście FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(rozruch)

ŚLEDZONE9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

kanał 16_TIM1, kanał 4_TIM3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(rozruch)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(rozruch),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(rozruch)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(rozruch)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(rozruch)

–

–

–
–
WKUP1
–

54/219

DS13875 wersja 5

STM32MP133C/F

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Wejście/wyjście FT_h

VDDCP PG5

S

–

Wejście/wyjście FT_h

PG15

Wejście/wyjście FT_h

PG10

Wejście/wyjście FT_h

WSS

S

–

PF10

Wejście/wyjście FT_h

VDDCORE S

–

PF6

Wejście/wyjście FT_vh

VSS VDD

S

–

S

–

PF9

Wejście/wyjście FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(rozruch),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(rozruch)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(rozruch),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_PL

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(rozruch),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 wersja 5

55/219
97

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

STM32MP133C/F

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCP
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

Wejście/wyjście FT_h

S

–

Wejście/wyjście FT_h

S

–

Wejście/wyjście FT_fh

Wejście/wyjście FT_fh

Wejście/wyjście FT_h

S

–

S

–

Wejście/wyjście FT

Wejście/wyjście FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(rozruch),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 wersja 5

STM32MP133C/F

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

J3 J4 N5

PI2

Wejście/wyjście FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

Wejście/wyjście FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

WSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

Wejście/wyjście FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ WYJŚCIE 1

K2M2

L3

PC15OSC32_WYJŚCIE

Wejście/Wyjście

FT

(1)

–

OSC32_OUT

F15 N2 U16

WSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

Wejście/Wyjście

FT

(1)

–

OSC32_IN

G7 E3 V16

WSS

S

–

–

–

–

H9 K6 N15 VDDCORD S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

WSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

Wejście/wyjście FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

Wejście/wyjście FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

ŚLEDZENIE, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

Wejście/wyjście FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 wersja 5

57/219
97

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

STM32MP133C/F

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

M1 J7 P3

PF7

Wejście/wyjście FT_vh –

M3 R1 R2

PG11

Wejście/wyjście FT_vh –

L3 Z6 N3

PH6

Wejście/wyjście FT_fh –

N2 P4 R1

PG1

Wejście/wyjście FT_vh –

M11–N12

VDD

S

–

–

N1 R2 T2

PE6

Wejście/wyjście FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

WSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

Wejście/wyjście FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(rozruch),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 wersja 5

STM32MP133C/F

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

L5 U2 W1

PG3

Wejście/wyjście FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 Wersja 3

PG2

Wejście/wyjście FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

Wejście/wyjście FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

WSS

S

–

–

–

N3 R3 Wersja 1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Wejście/wyjście FT_fh

–

ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

Wejście/wyjście FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

Wejście/wyjście FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_WYJŚCIE,

I2C5_SMBA, USART3_RX,

Wejście/wyjście FT_vh –

ETH1_MII_TX_PL/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_PL

–
–
–
AWARIA ROZRUCHU –
–

DS13875 wersja 5

59/219
97

Wyprowadzenia, opis wyprowadzeń i funkcje alternatywne

STM32MP133C/F

Numer PIN

Tabela 7. Definicje kulek STM32MP133C/F (ciąg dalszy)

Funkcje piłki

Nazwa pina (funkcja po
Resetowanie)

Funkcje alternatywne

Funkcje dodatkowe

LFBGA289 TFBGA289 TFBGA320
Struktura wejścia/wyjścia typu pin
Notatki

P4U4

Y2

PF14(JTCK/SW CLK)

Wejście/Wyjście

FT

(2)

U3 L7 Y3

PA0

Wejście/wyjście FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

Wejście/wyjście FT_a –

DFSDM1_DATIN3,

UART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

Wejście/wyjście FT_a

Wejście/Wyjście FT_a Wejście/Wyjście FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_WYJŚCIE,

ETH2_PPS_WYJŚCIE

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

Wejście/wyjście FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

Wejście/wyjście FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 wersja 5

STM3

Dokumenty / Zasoby

STMicroelectronics STM32MP133C F 32-bitowy procesor Arm Cortex-A7 1 GHz [plik PDF] Instrukcja użytkownika STM32MP133C F 32-bitowy Arm Cortex-A7 1 GHz MPU, STM32MP133C, F 32-bitowy Arm Cortex-A7 1 GHz MPU, Arm Cortex-A7 1 GHz MPU, 1 GHz, MPU

Odniesienia

• Instrukcja obsługi