STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU brukerhåndbok

Innhold gjemme

1 STMicroelectronics STM32MP133C F 32-bits Arm Cortex-A7 1 GHz MPU

2 Spesifikasjoner

3 Arm Cortex-A7-delsystem

4 Minner

5 DDR-kontroller

6 Vanlige spørsmål

7 Dokumenter / Ressurser

7.1 Referanser

8 Relaterte innlegg

STMicroelectronics STM32MP133C F 32-bits Arm Cortex-A7 1 GHz MPU

Spesifikasjoner

Kjerne: Arm Cortex-A7
Minne: Ekstern SDRAM, innebygd SRAM

Databuss: 16-bit parallelt grensesnitt
Sikkerhet/Trygghet: Tilbakestilling og strømstyring, LPLV-Stop2, Standby

Pakke: LFBGA, TFBGA med min. stigning 0.5 mm
Klokkestyring

Generelle innganger/utganger
Sammenkoblingsmatrise

4 DMA-kontrollere
Kommunikasjonsutstyr: Opptil 29

Analoge periferienheter: 6
Timere: Opptil 24, Vakthunder: 2

Maskinvareakselerasjon
Feilsøkingsmodus

Sikringer: 3072-bit inkludert unik ID og HUK for AES 256-nøkler
ECOPACK2-kompatibel

Arm Cortex-A7-delsystem

Arm Cortex-A7-undersystemet til STM32MP133C/F gir…

Minner

Enheten inkluderer ekstern SDRAM og innebygd SRAM for datalagring…

DDR-kontroller

DDR3/DDR3L/LPDDR2/LPDDR3-kontrolleren administrerer minnetilgang…

Strømforsyningsstyring
Strømforsyningsskjemaet og overvåkeren sikrer stabil strømforsyning…

Klokkestyring
RCC håndterer klokkedistribusjon og konfigurasjoner ...

Generelle innganger/utganger (GPIO-er)
GPIO-ene gir grensesnittmuligheter for eksterne enheter…

TrustZone-beskyttelseskontroller
ETZPC forbedrer systemsikkerheten ved å administrere tilgangsrettigheter…

Bussforbindelsesmatrise
Matrisen forenkler dataoverføring mellom ulike moduler…

Vanlige spørsmål

Spørsmål: Hva er det maksimale antallet kommunikasjonsenheter som støttes?
A: STM32MP133C/F støtter opptil 29 kommunikasjonsenheter.

Spørsmål: Hvor mange analoge periferienheter er tilgjengelige?
A: Enheten tilbyr 6 analoge periferienheter for ulike analoge funksjoner.

View Fullscreen

STM32MP133C STM32MP133F

Arm® Cortex®-A7 opptil 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timere, lyd, krypto og avansert sikkerhet
Datablad – produksjonsdata

Funksjoner
Inkluderer ST state-of-the-art patentert teknologi
Kjerne
· 32-bit Arm® Cortex®-A7 L1 32 kbyte I / 32 kbyte D 128 kbyte enhetlig nivå 2-hurtigbuffer Arm® NEONTM og Arm® TrustZone®

Minner
· Eksternt DDR-minne opptil 1 GB opptil LPDDR2/LPDDR3-1066 16-bit opptil DDR3/DDR3L-1066 16-bit
· 168 kbyte intern SRAM: 128 kbyte AXI SYSRAM + 32 kbyte AHB SRAM og 8 kbyte SRAM i sikkerhetskopidomenet
· Dobbelt Quad-SPI-minnegrensesnitt · Fleksibel ekstern minnekontroller med opptil
16-bit databuss: parallelt grensesnitt for å koble til eksterne IC-er og SLC NAND-minner med opptil 8-bit ECC
Sikkerhet/trygghet
· Sikker oppstart, TrustZone®-periferiutstyr, 12 xtamppinner inkludert 5 x aktive tampers
· Temperatur, volumtage, frekvens og 32 kHz overvåking
Tilbakestill og strømstyring
· 1.71 V til 3.6 VI/O-forsyning (5 V-tolerante I/O-er) · POR, PDR, PVD og BOR · LDO-er på brikken (USB 1.8 V, 1.1 V) · Backup-regulator (~0.9 V) · Interne temperatursensorer · Lavstrømsmoduser: Hvilemodus, Stopp, LPLV-Stopp,
LPLV-Stopp2 og Standby

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Avstand 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
min. stigning 0.5 mm

· DDR-oppbevaring i standby-modus · Kontroller for PMIC-tilhørende brikke

Klokkehåndtering
· Interne oscillatorer: 64 MHz HSI-oscillator, 4 MHz CSI-oscillator, 32 kHz LSI-oscillator
· Eksterne oscillatorer: 8–48 MHz HSE-oscillator, 32.768 kHz LSE-oscillator
· 4 × PLL-er med brøkmodus

Generelle inn-/utganger
· Opptil 135 sikre I/O-porter med avbruddsfunksjonalitet
· Opptil 6 oppvåkninger

Sammenkoblingsmatrise
· 2 bussmatriser 64-bit Arm® AMBA® AXI-forbindelse, opptil 266 MHz 32-bit Arm® AMBA® AHB-forbindelse, opptil 209 MHz

4 DMA-kontrollere for å avlaste CPU-en
· Totalt 56 fysiske kanaler
· 1 x høyhastighets generell master direkte minnetilgangskontroller (MDMA)
· 3 × DMA-er med to porter og FIFO- og forespørselsruterfunksjoner for optimal administrasjon av periferiutstyr

september 2024
Dette er informasjon om et produkt i full produksjon.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Opptil 29 kommunikasjonsutstyr
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816-grensesnitt, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, inkludert 4 med full dupleks
I2S-lydklassenøyaktighet via intern lyd-PLL eller ekstern klokke)(+2 QUADSPI + 4 med USART) · 2 × SAI (stereolyd: I2S, PDM, SPDIF Tx) · SPDIF Rx med 4 innganger · 2 × SDMMC opptil 8 bits (SD/e·MMCTM/SDIO) · 2 × CAN-kontrollere som støtter CAN FD-protokollen · 2 × USB 2.0 høyhastighetsvert eller 1 × USB 2.0 høyhastighetsvert

+ 1 × USB 2.0 høyhastighets OTG samtidig · 2 x Ethernet MAC/GMAC IEEE 1588v2 maskinvare, MII/RMII/RGMII
6 analoge periferienheter
· 2 × ADC-er med 12-bit maks. oppløsning på opptil 5 Msps
· 1 x temperatursensor · 1 x digitalt filter for sigma-delta-modulator
(DFSDM) med 4 kanaler og 2 filtre · Intern eller ekstern ADC-referanse VREF+
Opptil 24 timere og 2 vakthunder
· 2 × 32-bits timere med opptil 4 IC/OC/PWM eller pulsteller og kvadratur (inkrementell) encoderinngang
· 2 × 16-bits avanserte timere · 10 × 16-bits generelle timere (inkludert
2 grunnleggende timere uten PWM) · 5 × 16-bit lavstrømstimere · Sikker RTC med nøyaktighet på under et sekund og
maskinvarekalender · 4 Cortex®-A7 systemtimere (sikre,
usikker, virtuell hypervisor) · 2 × uavhengige watchdogs
Maskinvareakselerasjon
· AES 128, 192, 256 DES/TDES

2 (uavhengig, uavhengig sikker) 5 (2 sikres) 4 5 (3 sikres)
4 + 4 (inkludert 2 sikre USART), noen kan være en oppstartskilde
2 (opptil 4 lydkanaler), med I2S master/slave, PCM-inngang, SPDIF-TX 2 porter
Innebygd HSPHY med BCD Innebygd HS PHY med BCD (sikres), kan være en oppstartskilde
2 × HS delt mellom Host og OTG 4 innganger

2 (1 × TTCAN), klokkekalibrering, 10 Kbyte delt buffer 2 (8 + 8 bits) (sikres), e·MMC eller SD kan være en oppstartskilde 2 valgfrie uavhengige strømforsyninger for SD-kortgrensesnitt
1 (dobbelt-kvadrat) (sikres), kan være en oppstartskilde

–
–
Støvel
–
Støvel
Støvel Støvel
(1)

Parallell adresse/data 8/16-bit FMC Parallell AD-mux 8/16-bit
NAND 8/16-bit 10/100M/Gigabit Ethernet DMA-kryptografi
Hash True tilfeldig tallgenerator Sikringer (programmerbare én gang)

4 × CS, opptil 4 × 64 MB
Ja, 2× CS, SLC, BCH4/8, kan være en oppstartskilde 2 x (MII, RMI, RGMII) med PTP og EEE (sikres)
3 instanser (1 sikker), 33-kanals MDMA PKA (med DPA-beskyttelse), DES, TDES, AES (med DPA-beskyttelse)
(alle sikres) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(sikres) True-RNG (sikres) 3072 effektive bits (sikker, 1280 bits tilgjengelig for brukeren)

–
Støvel –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Beskrivelse

Tabell 1. Funksjoner og antall periferienheter for STM32MP133C/F (fortsatt)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Diverse

Funksjoner

LFBGA289

TFBGA289

TFBGA320

GPIO-er med avbrudd (totalt antall)

135(2)

Sikre GPIO-er Oppvekkingspinner

Alle
6

Tamper pinner (aktiv tampere)

12 5 (XNUMX)

DFSDM Opptil 12-bit synkronisert ADC

4 inngangskanaler med 2 filtre

–

2(3) (opptil 5 Msps på 12-bit hver) (sikres)

ADC1: 19 kanaler inkludert 1x intern, 18 kanaler tilgjengelig for

12-bit ADC-kanaler totalt (4)

bruker inkludert 8x differensial

–

ADC2: 18 kanaler inkludert 6x intern, 12 kanaler tilgjengelig for

bruker inkludert 6x differensial

Intern ADC VREF VREF+ inngangspinne

1.65 V, 1.8 V, 2.048 V, 2.5 V eller VREF+ inngang –
Ja

1. QUADSPI kan starte opp enten fra dedikerte GPIO-er eller ved å bruke noen FMC Nand8-oppstarts-GPIO-er (PD4, PD1, PD5, PE9, PD11, PD15 (se tabell 7: STM32MP133C/F-kuledefinisjoner).
2. Dette totale GPIO-antallet inkluderer fire JTAG GPIO-er og tre BOOT-GPIO-er med begrenset bruk (kan komme i konflikt med tilkobling til ekstern enhet under grenseskanning eller oppstart).
3. Når begge ADC-ene brukes, bør kjerneklokken være den samme for begge ADC-ene, og de innebygde ADC-forhåndsskalerene kan ikke brukes.
4. I tillegg finnes det også interne kanaler: – ADC1 intern kanal: VREFINT – ADC2 interne kanaler: temperatur, intern volumtage-referanse, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Beskrivelse 18/219

STM32MP133C/F

Figur 1. Blokkdiagram for STM32MP133C/F

IC-forsyninger

@VDDA

HSI

AXIM: Arm 64-bit AXI-sammenkobling (266 MHz) T

@VDDCPU

GIC

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32 tusen D$

32 XNUMX I$

CNT (timer) T

ETM

2561K2B8LK2B$L+2$SCU T
asynkron

128 biter

CSI

LSI

Feilsøkingstidspunkteramp

generator TSGEN

DAP
(JTAG/SWD)

SYSRAM 128 KB

ROM 128 KB

2 x ETH MAC
10/100/1000 (ingen GMII)

FIFO

BKPSRAM 8KB

RNG

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asynkron

CRYP

SAES

DDRMCE T TZC T

DDRPHYC
T

DLY

8b QUADSPI (dobbel) T

16b

FMC

CRC

DLYBSD1

(SDMMC1 DLY-kontroll)

DLYBSD2

(SDMMC2 DLY-kontroll)

DLYBQS

(QUADSPI DLY-kontroll)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

USBH

(2xHS-vert)

PLLUSB

FIFO

PCA

FIFO

T MDMA 32 kanaler

AXIMC TT

17 16b Sporingsport

ETZPC

IWDG1

@VBAT

BSEC

OTP-sikringer

@VDDA

RTC / AWU

TAMP / Sikkerhetskopiering av registre T

@VBAT

LSE (32kHz XTAL)

Systemtiming STGENC

generasjon

STGENR

USBPHYC
(USB 2 x PHY-kontroll)
IWDG2

@VBAT

@VDDA

VREFBUF

16b LPTIM2

16b LPTIM3

16b LPTIM4

16b LPTIM5

BOOT-pinner

SYSCFG

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

SAI1

SAI2

4-kanals DFSDM

Buffer 10KB CCU

FDCAN1

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asynkron AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 bekker
DMAMUX1
DMA2
8 bekker

DMAMUX2

DMA3
8 bekker

PMB (prosessmonitor)
DTS (digital temperatursensor)

Voltage regulatorer

@VDDA

Forsyningstilsyn

FIFO

2×2 matrise
AHB2APB

64-bits AXI

64-bits AXI-master

32 bits AHB 32 bits AHB-master

32-bits APB

T TrustZone sikkerhetsbeskyttelse

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-bit multi-AHB-bussmatrise (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HMS (XTAL)

PLL1/2/3/4

RCC

T PWR

EXTI

16 utganger

176

USBO

(OTG HS)

PHY

12b ADC1

12b ADC2

GPIOA

16b

GPIOB

16b

GPIOC

16b

GPIOD

16b

GPIOE

16b

GPIOF

16b

GPIOG 16b 16

GPIOH

16b

GPIOI

16b

AHB2APB

USART1

Smartkort IrDA

USART2

Smartkort IrDA

SPI4/I2S4

SPI5

I2C3/SMBUS

I2C4/SMBUS

I2C5/SMBUS

Filter Filter Filter

TIM12

16b

TIM13

16b

TIM14

16b

TIM15

16b

TIM16

16b

TIM17

16b

TID2 TID3 TID4

32b

16b

TID5 TID6 TID7

32b

16b

LPTIM1 16b

USART3

Smartkort IrDA

UART4

UART5

UART7

UART8

Filter Filter

I2C1/SMBUS

I2C2/SMBUS

SPI2/I2S2

SPI3/I2S3

USART6

Smartkort IrDA

SPI1/I2S1

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.1
3.1.1
3.1.2

Arm Cortex-A7 delsystem
Funksjoner
· ARMv7-A-arkitektur · 32 kbyte L1-instruksjonsbuffer · 32 kbyte L1-databuffer · 128 kbyte nivå 2-buffer · Arm + Thumb®-2 instruksjonssett · Arm TrustZone sikkerhetsteknologi · Arm NEON avansert SIMD · DSP- og SIMD-utvidelser · VFPv4 flyttall · Støtte for maskinvarevirtualisering · Innebygd sporingsmodul (ETM) · Integrert generisk avbruddskontroller (GIC) med 160 delte perifere avbrudd · Integrert generisk timer (CNT)
Overview
Cortex-A7-prosessoren er en svært energieffektiv applikasjonsprosessor som er utviklet for å gi god ytelse i avanserte bærbare enheter og andre lavstrøms innebygde og forbrukerapplikasjoner. Den gir opptil 20 % mer ytelse i én tråd enn Cortex-A5 og gir tilsvarende ytelse som Cortex-A9.
Cortex-A7 inneholder alle funksjonene til de høytytende Cortex-A15- og CortexA17-prosessorene, inkludert virtualiseringsstøtte i maskinvare, NEON og 128-bits AMBA 4 AXI-bussgrensesnitt.
Cortex-A7-prosessoren bygger på den energieffektive 8-stagpipeline til Cortex-A5-prosessoren. Den drar også nytte av en integrert L2-cache designet for lavt strømforbruk, med lavere transaksjonslatens og forbedret OS-støtte for cache-vedlikehold. I tillegg til dette er det forbedret forgreningsprediksjon og forbedret minnesystemytelse, med 64-bit loadstore-bane, 128-bit AMBA 4 AXI-busser og økt TLB-størrelse (256 oppføringer, opp fra 128 oppføringer for Cortex-A9 og Cortex-A5), noe som øker ytelsen for store arbeidsbelastninger som web surfing.
Thumb-2-teknologi
Leverer topp ytelse som tradisjonell Arm-kode, samtidig som den reduserer minnebehovet for instruksjonslagring med opptil 30 %.
TrustZone-teknologi
Sikrer pålitelig implementering av sikkerhetsapplikasjoner som spenner fra digital rettighetsadministrasjon til elektronisk betaling. Bred støtte fra teknologi- og industripartnere.

DS13875 Rev 5

19/219
48

Funksjonell overview

STM32MP133C/F

NEON
NEON-teknologi kan akselerere multimedia- og signalbehandlingsalgoritmer som videokoding/dekoding, 2D/3D-grafikk, spill, lyd- og talebehandling, bildebehandling, telefoni og lydsyntese. Cortex-A7 tilbyr en motor som tilbyr både ytelsen og funksjonaliteten til Cortex-A7 flyttallsenhet (FPU) og en implementering av NEONs avanserte SIMD-instruksjonssett for ytterligere akselerasjon av medie- og signalbehandlingsfunksjoner. NEON utvider Cortex-A7-prosessor-FPU for å tilby en quad-MAC og et ekstra 64-bit og 128-bit registersett som støtter et rikt sett med SIMD-operasjoner over 8-, 16- og 32-bit heltalls- og 32-bit flyttallsdatamengder.
Maskinvarevirtualisering
Svært effektiv maskinvarestøtte for datahåndtering og arbitrering, der flere programvaremiljøer og deres applikasjoner kan få tilgang til systemfunksjonene samtidig. Dette muliggjør realisering av robuste enheter med virtuelle miljøer som er godt isolert fra hverandre.
Optimaliserte L1-hurtigbuffere
Ytelses- og strømoptimaliserte L1-cacher kombinerer teknikker for minimal tilgangsforsinkelse for å maksimere ytelsen og minimere strømforbruket.
Integrert L2-cachekontroller
Gir tilgang til hurtigbufret minne med lav latens og høy båndbredde ved høy frekvens, eller for å redusere strømforbruket forbundet med minnetilgang utenfor brikken.
Cortex-A7 flyttallsenhet (FPU)
FPU-en gir høyytelses flyttallinstruksjoner med enkel og dobbel presisjon, kompatible med Arm VFPv4-arkitekturen, som er programvarekompatibel med tidligere generasjoner av Arm flyttall-koprosessorer.
Snoop-kontrollenhet (SCU)
SCU-en er ansvarlig for å administrere sammenkobling, arbitrering, kommunikasjon, overføringer fra hurtigbuffer til hurtigbuffer og systemminne, hurtigbufferkoherens og andre funksjoner for prosessoren.
Denne systemkoherensen reduserer også programvarekompleksiteten som er involvert i å opprettholde programvarekoherens i hver OS-driver.
Generisk avbruddskontroller (GIC)
Ved å implementere den standardiserte og arkitekturutviklede avbruddskontrolleren, gir GIC en rik og fleksibel tilnærming til kommunikasjon mellom prosessorer og ruting og prioritering av systemavbrudd.
Støtter opptil 192 uavhengige avbrudd, under programvarekontroll, maskinvareprioritert og rutet mellom operativsystemet og TrustZone-programvareadministrasjonslaget.
Denne rutingsfleksibiliteten og støtten for virtualisering av avbrudd i operativsystemet, gir en av nøkkelfunksjonene som kreves for å forbedre egenskapene til en løsning som bruker en hypervisor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.2
3.2.1
3.2.2

Minner
Ekstern SDRAM
STM32MP133C/F-enhetene har en innebygd kontroller for ekstern SDRAM som støtter følgende: · LPDDR2 eller LPDDR3, 16-bit data, opptil 1 Gbyte, opptil 533 MHz klokke · DDR3 eller DDR3L, 16-bit data, opptil 1 Gbyte, opptil 533 MHz klokke
Innebygd SRAM
Alle enheter har: · SYSRAM: 128 kbyte (med programmerbar sikker sone) · AHB SRAM: 32 kbyte (sikres) · BKPSRAM (backup SRAM): 8 kbyte
Innholdet i dette området er beskyttet mot mulig uønsket skrivetilgang, og kan beholdes i standby- eller VBAT-modus. BKPSRAM kan defineres (i ETZPC) som kun tilgjengelig via sikker programvare.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3-kontroller (DDRCTRL)

DDRCTRL kombinert med DDRPHYC gir en komplett minnegrensesnittløsning for DDR-minneundersystemer. · Ett 64-bits AMBA 4 AXI-portgrensesnitt (XPI) · AXI-klokke asynkron med kontrolleren · DDR-minnecyphermotor (DDRMCE) med AES-128 DDR on-the-fly-skriving
kryptering/lesing av dekryptering. · Støttede standarder:
JEDEC DDR3 SDRAM-spesifikasjon, JESD79-3E for DDR3/3L med 16-bits grensesnitt
JEDEC LPDDR2 SDRAM-spesifikasjon, JESD209-2E for LPDDR2 med 16-bits grensesnitt
JEDEC LPDDR3 SDRAM-spesifikasjon, JESD209-3B for LPDDR3 med 16-bits grensesnitt
· Avansert planlegger og SDRAM-kommandogenerator · Programmerbar full databredde (16-bit) eller halv databredde (8-bit) · Avansert QoS-støtte med tre trafikkklasser ved lesing og to trafikkklasser ved skriving · Alternativer for å unngå utsulting av trafikk med lavere prioritet · Garantert koherens for skriving etter lesing (WAR) og lesing etter skriving (RAW) på
AXI-porter · Programmerbar støtte for burst-lengdealternativer (4, 8, 16) · Skrivekombinasjon for å tillate at flere skrivinger til samme adresse kombineres til en
enkeltskriving · Konfigurasjon av enkeltrangering

DS13875 Rev 5

21/219
48

Funksjonell overview

STM32MP133C/F

· Støtte for automatisk av- og påslag av SDRAM forårsaket av manglende transaksjonsmottak innen programmerbar tid
· Støtte for automatisk klokkestopp (LPDDR2/3) inn- og utgang forårsaket av manglende transaksjonsankomst
· Støtte for automatisk drift i lavt strømforbruk forårsaket av manglende transaksjonsankomst for programmerbar tid via maskinvaregrensesnitt for lavt strømforbruk
· Programmerbar personsøkingspolicy · Støtte for automatisk eller programvarestyrt selvoppdatering · Støtte for dyp avstengning og -avslutning under programvarestyrt (LPDDR2 og
LPDDR3) · Støtte for eksplisitte SDRAM-modusregisteroppdateringer under programvarekontroll · Fleksibel adressetilordningslogikk for å tillate applikasjonsspesifikk tilordning av rad, kolonne
bankbiter · Brukervalgbare oppdateringskontrollalternativer · DDRPERFM-tilknyttet blokk for å hjelpe med ytelsesovervåking og -justering
DDRCTRL og DDRPHYC kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.
Hovedfunksjonene til DDRMCE (DDR-minnecyphermotor) er listet opp nedenfor: · AXI-systembuss master/slave-grensesnitt (64-bit) · Inline-kryptering (for skriving) og dekryptering (for lesing), basert på innebygd brannmur
programmering · To krypteringsmoduser per region (maksimalt én region): ingen kryptering (bypass-modus),
blokkkrypteringsmodus · Start og slutt på regioner definert med 64 kbyte granularitet · Standardfiltrering (region 0): all tilgang gitt · Filtrering av regiontilgang: ingen
Støttet blokkkryptering: AES Støttet kjedemodus · Blokkmodus med AES-kryptering er kompatibel med ECB-modus spesifisert i NIST FIPS-publikasjon 197 avansert krypteringsstandard (AES), med en tilhørende nøkkelavledningsfunksjon basert på Keccak-400-algoritmen publisert på https://keccak.team webnettsted. · Ett sett med skrivebeskyttede og låsbare hovednøkkelregistre · AHB-konfigurasjonsport, privilegert bevisst

22/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.4

TrustZone-adresseområdekontroller for DDR (TZC)

TZC brukes til å filtrere lese-/skrivetilgang til DDR-kontrolleren i henhold til TrustZone-rettigheter og i henhold til ikke-sikker master (NSAID) på opptil ni programmerbare regioner: · Konfigurasjon støttes kun av klarert programvare · Én filterenhet · Ni regioner:
Region 0 er alltid aktivert og dekker hele adresseområdet. Regionene 1 til 8 har programmerbare base-/sluttadresser og kan tilordnes til
ett eller begge filtre. · Sikre og usikre tilgangstillatelser programmert per region · Usikre tilganger filtrert i henhold til NSAID · Regioner kontrollert av samme filter må ikke overlappe · Feilmoduser med feil og/eller avbrudd · Akseptkapasitet = 256 · Gatekeeper-logikk for å aktivere og deaktivere hvert filter · Spekulative tilganger

DS13875 Rev 5

23/219
48

Funksjonell overview

STM32MP133C/F

3.5

Oppstartsmodi

Ved oppstart velges oppstartskilden som brukes av den interne oppstarts-ROM-en av BOOT-pinnen og OTP-byte.

Tabell 2. Oppstartsmoduser

BOOT2 BOOT1 BOOT0 Første oppstartsmodus

Kommentarer

Vent innkommende tilkobling på:

UART og USB(1)

USART3/6 og UART4/5/7/8 på standardpinner

USB-høyhastighetsenhet på OTG_HS_DP/DM-pinner(2)

1 seriell NOR-blits (3) Seriell NOR-blits på QUADSPI (5)

e·MMC(3)

e·MMC på SDMMC2 (standard)(5)(6)

NAND-flash (3)

SLC NAND-flash på FMC

Utviklingsoppstart (ingen flashminneoppstart)

Brukes for å få feilsøkingstilgang uten oppstart fra flashminne(4)

SD-kort (3)

SD-kort på SDMMC1 (standard)(5)(6)

Vent innkommende tilkobling på:

0 UART og USB(1)(3) USART3/6 og UART4/5/7/8 på standardpinner

USB-høyhastighetsenhet på OTG_HS_DP/DM-pinner(2)

1 seriell NAND-flash (3) Seriell NAND-flash på QUADSPI (5)

1. Kan deaktiveres via OTP-innstillinger. 2. USB krever HSE-klokke/krystall (se AN5474 for støttede frekvenser med og uten OTP-innstillinger). 3. Oppstartskilde kan endres via OTP-innstillinger (for eksempelamp(f.eks. første oppstart på SD-kort, deretter e·MMC med OTP-innstillinger). 4. Cortex®-A7-kjerne i uendelig sløyfe som veksler PA13. 5. Standardpinner kan endres med OTP. 6. Alternativt kan et annet SDMMC-grensesnitt enn dette standardgrensesnittet velges med OTP.

Selv om lavnivåoppstart gjøres ved hjelp av interne klokker, krever ST-leverte programvarepakker samt store eksterne grensesnitt som DDR, USB (men ikke begrenset til) at en krystall eller en ekstern oscillator kobles til HSE-pinner.
Se RM0475 «STM32MP13xx avanserte Arm®-baserte 32-bit MPU-er» eller AN5474 «Komme i gang med maskinvareutvikling for STM32MP13xx-linjer» for begrensninger og anbefalinger angående HSE-pintilkobling og støttede frekvenser.

24/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.6

Styring av strømforsyning

3.6.1
Forsiktighet:

Strømforsyningsordning
· VDD er hovedforsyningen for I/O-er, og interne deler holdes strømførende i standby-modus. Nyttig volumtagSpenningsområdet er 1.71 V til 3.6 V (typisk 1.8 V, 2.5 V, 3.0 V eller 3.3 V).
VDD_PLL og VDD_ANA må være stjernekoblet til VDD. · VDDCPU er den dedikerte volumverdien til Cortex-A7 CPU.tage-forsyning, hvis verdi avhenger av
ønsket CPU-frekvens. 1.22 V til 1.38 V i kjøremodus. VDD må være tilstede før VDDCPU. · VDDCORE er det viktigste digitale volumettage og er vanligvis avslått i standby-modus. VolumtagSpenningsområdet er 1.21 V til 1.29 V i driftsmodus. VDD må være tilstede før VDDCORE. · VBAT-pinnen kan kobles til det eksterne batteriet (1.6 V < VBAT < 3.6 V). Hvis det ikke brukes et eksternt batteri, må denne pinnen kobles til VDD. · VDDA er den analoge (ADC/VREF) forsyningsspenningentage (1.62 V til 3.6 V). Bruk av den interne VREF+ krever VDDA lik eller høyere enn VREF+ + 0.3 V. · VDDA1V8_REG-pinnen er utgangen til den interne regulatoren, koblet internt til USB PHY og USB PLL. Den interne VDDA1V8_REG-regulatoren er aktivert som standard og kan styres av programvare. Den er alltid slått av i standby-modus.
Den spesifikke BYPASS_REG1V8-pinnen må aldri være flytende. Den må kobles enten til VSS eller til VDD for å aktivere eller deaktivere volumet.tage-regulator. Når VDD = 1.8 V, skal BYPASS_REG1V8 settes. · VDDA1V1_REG-pinnen er utgangen til den interne regulatoren, internt koblet til USB PHY. Den interne VDDA1V1_REG-regulatoren er aktivert som standard og kan styres av programvare. Den er alltid slått av i standby-modus.
· VDD3V3_USBHS er USB-høyhastighetsforsyningen. Voltagområdet er 3.07 V til 3.6 V.
VDD3V3_USBHS må ikke være tilstede med mindre VDDA1V8_REG er tilstede, ellers kan det oppstå permanent skade på STM32MP133C/F. Dette må sikres med PMIC-rangering eller med ekstern komponent ved implementering av separat komponentstrømforsyning.
· VDDSD1 og VDDSD2 er henholdsvis SDMMC1- og SDMMC2-SD-kortstrømforsyninger som støtter ultrahøyhastighetsmodus.
· VDDQ_DDR er DDR IO-forsyningen. 1.425 V til 1.575 V for tilkobling av DDR3-minner (typisk 1.5 V)
1.283 V til 1.45 V for tilkobling av DDR3L-minner (typisk 1.35 V)
1.14 V til 1.3 V for tilkobling av LPDDR2- eller LPDDR3-minner (typisk 1.2 V)
Under oppstarts- og avslutningsfasene må følgende strømsekvenskrav respekteres:
· Når VDD er under 1 V, må andre strømforsyninger (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) holde seg under VDD + 300 mV.
· Når VDD er over 1 V, er alle strømforsyninger uavhengige.
I løpet av avstengningsfasen kan VDD midlertidig bli lavere enn andre forsyninger bare hvis energien som tilføres STM32MP133C/F holder seg under 1 mJ. Dette tillater at eksterne avkoblingskondensatorer utlades med forskjellige tidskonstanter i løpet av den transiente avstengningsfasen.

DS13875 Rev 5

25/219
48

Funksjonell overview
V 3.6
VBOR0 1

Figur 2. Oppstarts-/avstartssekvens

STM32MP133C/F

VDDX(1) VDD

3.6.2
Merknad: 26/219

0.3

Strøm på

Driftsmodus

Slå av

tid

Ugyldig forsyningsområde

VDDX < VDD + 300 mV

VDDX uavhengig av VDD

MSv47490V1

1. VDDX refererer til enhver strømforsyning blant VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Strømforsyningsveileder

Enhetene har en integrert krets for tilbakestilling av strøm ved på/av (POR)/tilbakestilling av strøm ved av/på (PDR) koblet til en krets for tilbakestilling av strøm ved brownout (BOR):
· Tilbakestilling ved oppstart (POR)
POR-overvåkeren overvåker VDD-strømforsyningen og sammenligner den med en fast terskel. Enhetene forblir i tilbakestillingsmodus når VDD er under denne terskelen. · Tilbakestilling ved avstengning (PDR)
PDR-overvåkeren overvåker VDD-strømforsyningen. En tilbakestilling genereres når VDD faller under en fast terskel.
· Tilbakestilling av strømbrudd (BOR)
BOR-overvåkeren overvåker VDD-strømforsyningen. Tre BOR-terskler (fra 2.1 til 2.7 V) kan konfigureres via opsjonsbyte. En tilbakestilling genereres når VDD faller under denne terskelen.
· VDDCORE tilbakestilles ved oppstart (POR_VDDCORE) POR_VDDCORE-overvåkeren overvåker VDDCORE-strømforsyningen og sammenligner den med en fast terskel. VDDCORE-domenet forblir i tilbakestillingsmodus når VDDCORE er under denne terskelen.
· Tilbakestilling av strømbrudd i VDDCORE (PDR_VDDCORE) PDR_VDDCORE-overvåkeren overvåker VDDCORE-strømforsyningen. En tilbakestilling av VDDCORE-domenet genereres når VDDCORE faller under en fast terskel.
· VDDCPU ved oppstart og tilbakestilling (POR_VDDCPU) POR_VDDCPU-overvåkeren overvåker VDDCPU-strømforsyningen og sammenligner den med en fast terskel. VDDCPU-domenet forblir i tilbakestillingsmodus når VDDCORE er under denne terskelen.
PDR_ON-pinnen er reservert for STMicroelectronics-produksjonstester og må alltid være koblet til VDD i en applikasjon.

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.7

Lavstrømsstrategi

Det finnes flere måter å redusere strømforbruket på STM32MP133C/F: · Reduser det dynamiske strømforbruket ved å senke CPU-klokkene og/eller
bussmatriseklokker og/eller styring av individuelle periferiklokker. · Spar strømforbruk når CPU-en er INDILE, ved å velge blant de tilgjengelige lav-
strømmoduser i henhold til brukerapplikasjonens behov. Dette gir det beste kompromisset mellom kort oppstartstid, lavt strømforbruk og tilgjengelige oppvåkningskilder. · Bruk DVFS (dynamisk volum)tage og frekvensskalering) driftspunkter som direkte styrer CPU-klokkefrekvensen samt VDDCPU-utgangsforsyningen.
Driftsmodusene tillater kontroll av klokkefordelingen til de ulike systemdelene og systemets strømforsyning. Systemets driftsmodus styres av MPU-undersystemet.
Lavstrømsmodusene for MPU-undersystemet er listet opp nedenfor: · CSleep: CPU-klokkene stoppes, og klokken til den/de eksterne enheten(e) fungerer som
tidligere angitt i RCC (tilbakestillings- og klokkekontroller). · CStop: CPU-periferienhetens(e) klokker stoppes. · CStandby: VDDCPU AV
CPU-en går inn i lavstrømsmodusene CSleep og CStop når de utfører WFI (vent på avbrudd) eller WFE (vent på hendelse) instruksjonene.
Følgende driftsmoduser er tilgjengelige: · Kjør (system med full ytelse, VDDCORE, VDDCPU og klokker PÅ) · Stopp (klokker AV) · LP-Stopp (klokker AV) · LPLV-Stopp (klokker AV, VDDCORE- og VDDCPU-forsyningsnivået kan senkes) · LPLV-Stopp2 (VDDCPU AV, VDDCORE senket og klokker AV) · Standby (VDDCPU, VDDCORE og klokker AV)

Tabell 3. System versus CPU-strømmodus

Systemstrømmodus

CPU

Kjør-modus

CRun eller CSleep

Stoppmodus LP-stoppmodus LPLV-stoppmodus LPLV-stopp2-modus
Standby-modus

CStopp eller CStandby CStandby

3.8

Tilbakestill og klokkekontroller (RCC)

Klokke- og tilbakestillingskontrolleren styrer genereringen av alle klokkene, samt klokkeportingen og kontrollen av system- og periferitilbakestillinger. RCC gir høy fleksibilitet i valg av klokkekilder og tillater bruk av klokkeforhold for å forbedre strømforbruket. I tillegg, på noen kommunikasjonsperiferienheter som er i stand til å fungere med

DS13875 Rev 5

27/219
48

Funksjonell overview

STM32MP133C/F

3.8.1 3.8.2

to forskjellige klokkedomener (enten en bussgrensesnittklokke eller en kjerneperiferiklokke), kan systemfrekvensen endres uten å endre baudraten.
Klokkehåndtering
Enhetene har fire interne oscillatorer, to oscillatorer med ekstern krystall eller resonator, tre interne oscillatorer med rask oppstartstid og fire PLL-er.
RCC-en mottar følgende klokkekildeinnganger: · Interne oscillatorer:
64 MHz HSI-klokke (1 % nøyaktighet) 4 MHz CSI-klokke 32 kHz LSI-klokke · Eksterne oscillatorer: 8–48 MHz HSE-klokke 32.768 kHz LSE-klokke
RCC-en har fire PLL-er: · PLL1 dedikert til CPU-klokkefunksjon · PLL2 har:
klokker for AXI-SS (inkludert APB4-, APB5-, AHB5- og AHB6-broene) klokker for DDR-grensesnittet · PLL3 som sørger for: klokker for flerlags AHB og perifer bussmatrise (inkludert APB1,
APB2, APB3, APB6, AHB1, AHB2 og AHB4) kjerneklokker for periferiutstyr · PLL4 dedikert til generering av kjerneklokker for forskjellige periferiutstyr
Systemet starter på HSI-klokken. Brukerapplikasjonen kan deretter velge klokkekonfigurasjon.
Kilder til systemtilbakestilling
Oppstartstilbakestillingen initialiserer alle registre unntatt feilsøkingsregistret, en del av RCC-en, en del av RTC- og strømstyringsstatusregistrene, samt reservestrømdomenet.
En applikasjonstilbakestilling genereres fra én av følgende kilder: · en tilbakestilling fra NRST-pad · en tilbakestilling fra POR- og PDR-signal (vanligvis kalt oppstartstilbakestilling) · en tilbakestilling fra BOR (vanligvis kalt brownout) · en tilbakestilling fra den uavhengige watchdog 1 · en tilbakestilling fra den uavhengige watchdog 2 · en programvaresystemtilbakestilling fra Cortex-A7 (CPU) · en feil på HSE når klokkesikkerhetssystemets funksjon er aktivert
En systemtilbakestilling genereres fra en av følgende kilder: · en applikasjonstilbakestilling · en tilbakestilling fra POR_VDDCORE-signal · en utgang fra standby-modus til kjøremodus

28/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

En MPU-prosessortilbakestilling genereres fra én av følgende kilder: · en systemtilbakestilling · hver gang MPU-en avslutter CStandby · en programvaretilbakestilling av MPU-en fra Cortex-A7 (CPU)

3.9

Generelle innganger/utganger (GPIO-er)

Hver av GPIO-pinnene kan konfigureres av programvare som utgang (push-pull eller open-drain, med eller uten pull-up eller pull-down), som inngang (med eller uten pull-up eller pull-down) eller som perifer alternativ funksjon. De fleste GPIO-pinnene deles med digitale eller analoge alternative funksjoner. Alle GPIO-er er kapable for høy strømstyrke og har hastighetsvalg for bedre å håndtere intern støy, strømforbruk og elektromagnetisk utslipp.
Etter tilbakestilling er alle GPIO-er i analog modus for å redusere strømforbruket.
I/O-konfigurasjonen kan låses om nødvendig ved å følge en bestemt sekvens for å unngå falsk skriving til I/O-registrene.
Alle GPIO-pinner kan settes individuelt som sikre, noe som betyr at programvaretilgang til disse GPIO-ene og tilhørende eksterne enheter som er definert som sikre, er begrenset til sikker programvare som kjører på CPU-en.

3.10
Note:

TrustZone-beskyttelseskontroller (ETZPC)
ETZPC brukes til å konfigurere TrustZone-sikkerhet for bussmastere og -slaver med programmerbare sikkerhetsattributter (sikre ressurser). For eksempel: · Størrelsen på den sikre regionen til SYSRAM på brikken kan programmeres. · AHB- og APB-periferiutstyr kan gjøres sikkert eller usikret. · AHB SRAM kan gjøres sikkert eller usikret.
Som standard er SYSRAM, AHB SRAM-er og sikrede periferienheter satt til kun sikker tilgang, så de er ikke tilgjengelige for usikre mastere som DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funksjonell overview

STM32MP133C/F

3.11

Buss-sammenkoblingsmatrise
Enhetene har en AXI-bussmatrise, én hoved-AHB-bussmatrise og bussbroer som gjør det mulig å koble bussmastere sammen med bussslaver (se figuren nedenfor, prikkene representerer de aktiverte master/slave-forbindelsene).
Figur 3. STM32MP133C/F bussmatrise

MDMA

SDMMC2

SDMMC1

DBG fra MLAHB-forbindelse USBH

CPU

ETH1 ETH2

128-bit

AXIM

M1 M2

M11

S1 S2 S3 S4 S5 S6 S7 S8 S9

Standard slave AXIMC

NIC-400 AXI 64 bits 266 MHz – 10 mastere / 10 slaver

Fra AXIM-sammenkobling DMA1 DMA2 USBO DMA3

M1 M2

M3 M4

M6 M7

S4 S5 Sammenkobling AHB 32 bit 209 MHz – 8 mastere / 6 slaver

DDRCTRL 533 MHz AHB-bro til AHB6 Til MLAHB-sammenkobling FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB-bro til AHB5 APB-bro til APB5 APB-bro til DBG APB
AXI 64 synkron masterport AXI 64 synkron slaveport AXI 64 asynkron masterport AXI 64 asynkron slaveport AHB 32 synkron masterport AHB 32 synkron slaveport AHB 32 asynkron masterport AHB 32 asynkron slaveport
Bro til AHB2 SRAM1 SRAM2 SRAM3 Til AXIM-forbindelse Bro til AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.12

DMA-kontrollere
Enhetene har følgende DMA-moduler for å avlaste CPU-aktivitet: · en master Direct Memory Access (MDMA)
MDMA er en høyhastighets DMA-kontroller som har ansvaret for alle typer minneoverføringer (periferiutstyr til minne, minne-til-minne, minne-til-periferiutstyr), uten CPU-handling. Den har et master AXI-grensesnitt. MDMA kan kobles til de andre DMA-kontrollerne for å utvide standard DMA-funksjonalitet, eller den kan administrere perifere DMA-forespørsler direkte. Hver av de 32 kanalene kan utføre blokkoverføringer, gjentatte blokkoverføringer og overføringer av lenkede lister. MDMA kan settes opp til å foreta sikre overføringer til sikrede minner. · tre DMA-kontrollere (ikke-sikre DMA1 og DMA2, pluss sikker DMA3) Hver kontroller har en toports AHB, for totalt 16 usikre og åtte sikre DMA-kanaler for å utføre FIFO-baserte blokkoverføringer.
To DMAMUX-enheter multiplekser og ruter DMA-periferiforespørslene til de tre DMA-kontrollerne, med høy fleksibilitet, maksimerer antallet DMA-forespørsler som kjører samtidig, samt genererer DMA-forespørsler fra periferiutgangsutløsere eller DMA-hendelser.
DMAMUX1 tilordner DMA-forespørsler fra usikre eksterne enheter til DMA1- og DMA2-kanaler. DMAMUX2 tilordner DMA-forespørsler fra sikre eksterne enheter til DMA3-kanaler.

3.13

Utvidet avbrudds- og hendelseskontroller (EXTI)
Den utvidede avbrudds- og hendelseskontrolleren (EXTI) styrer CPU- og systemoppvåkningen gjennom konfigurerbare og direkte hendelsesinnganger. EXTI sender oppvåkningsforespørsler til strømstyringen, genererer en avbruddsforespørsel til GIC, og hendelser til CPU-hendelsesinngangen.
EXTI-oppvåkningsforespørslene tillater at systemet vekkes fra stoppmodus, og at CPU-en vekkes fra CStop- og CStandby-modus.
Avbruddsforespørselen og genereringen av hendelsesforespørsler kan også brukes i kjøremodus.
EXTI inkluderer også EXTI IOport-utvalget.
Hvert avbrudd eller hver hendelse kan settes som sikkert for å begrense tilgangen til kun sikker programvare.

3.14

Syklisk redundans sjekk beregningsenhet (CRC)
CRC-beregningsenheten (syklisk redundanskontroll) brukes til å få en CRC-kode ved hjelp av et programmerbart polynom.
CRC-baserte teknikker brukes blant annet til å verifisere dataoverførings- eller lagringsintegritet. Innenfor rammene av EN/IEC 60335-1-standarden tilbyr de en metode for å verifisere flashminneintegriteten. CRC-beregningsenheten hjelper med å beregne en signatur fra programvaren under kjøretid, som skal sammenlignes med en referansesignatur generert ved koblingstidspunktet og lagret på et gitt minnested.

DS13875 Rev 5

31/219
48

Funksjonell overview

STM32MP133C/F

3.15

Fleksibel minnekontroller (FMC)
Hovedfunksjonene til FMC-kontrolleren er følgende: · Grensesnitt med enheter med statisk minne, inkludert:
NOR-flashminne Statisk eller pseudostatisk RAM (SRAM, PSRAM) NAND-flashminne med 4-bit/8-bit BCH-maskinvare ECC · 8-, 16-bit databussbredde · Uavhengig chipvalgkontroll for hver minnebank · Uavhengig konfigurasjon for hver minnebank · Skriv FIFO
FMC-konfigurasjonsregistrene kan gjøres sikre.

3.16

Dobbelt Quad-SPI-minnegrensesnitt (QUADSPI)
QUADSPI er et spesialisert kommunikasjonsgrensesnitt rettet mot enkelt-, dobbelt- eller firedobbelt SPI-flashminner. Det kan operere i en av følgende tre moduser: · Indirekte modus: alle operasjoner utføres ved hjelp av QUADSPI-registrene. · Statusavspørringsmodus: statusregisteret for det eksterne flashminnet leses og
et avbrudd kan genereres ved flaggsetting. · Minnetilordnet modus: det eksterne flashminnet tilordnes til adresserommet
og blir sett på av systemet som om det var et internt minne.
Både gjennomstrømning og kapasitet kan dobles ved hjelp av dual-flash-modus, der to Quad-SPI flash-minner aksesseres samtidig.
QUADSPI er koblet med en forsinkelsesblokk (DLYBQS) som tillater støtte for ekstern datafrekvens over 100 MHz.
QUADSPI-konfigurasjonsregistrene kan være sikre, så vel som forsinkelsesblokken.

3.17

Analog-til-digital-omformere (ADC1, ADC2)
Enhetene har innebygde to analog-til-digital-omformere, med en oppløsning som kan konfigureres til 12, 10, 8 eller 6 bit. Hver ADC deler opptil 18 eksterne kanaler og utfører konverteringer i single-shot- eller skannemodus. I skannemodus utføres den automatiske konverteringen på en valgt gruppe analoge innganger.
Begge ADC-ene har sikrede bussgrensesnitt.
Hver ADC kan betjenes av en DMA-kontroller, og dermed tillater den automatisk overføring av ADC-konverterte verdier til en destinasjonsplassering uten noen programvarehandling.
I tillegg kan en analog watchdog-funksjon nøyaktig overvåke det konverterte volumet.tage av én, noen eller alle valgte kanaler. Et avbrudd genereres når den konverterte voltage er utenfor de programmerte tersklene.
For å synkronisere A/D-konvertering og timere, kan ADC-ene utløses av hvilken som helst av timerne TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 og LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.18

Temperatursensor
Enhetene har innebygd temperatursensor som genererer et volumtage (VTS) som varierer lineært med temperaturen. Denne temperatursensoren er internt koblet til ADC2_INP12 og kan måle enhetens omgivelsestemperatur i området 40 til +125 °C med en presisjon på ±2 %.
Temperatursensoren har god linearitet, men den må kalibreres for å oppnå en god total nøyaktighet i temperaturmålingen. Ettersom temperatursensorens forskyvning varierer fra brikke til brikke på grunn av prosessvariasjoner, er den ukalibrerte interne temperatursensoren egnet for applikasjoner som kun registrerer temperaturendringer. For å forbedre nøyaktigheten av temperatursensormålingen er hver enhet individuelt fabrikkkalibrert av ST. Fabrikkalibreringsdataene for temperatursensoren lagres av ST i OTP-området, som er tilgjengelig i skrivebeskyttet modus.

3.19

Digital temperatursensor (DTS)
Enhetene har innebygd en frekvensutgangstemperatursensor. DTS teller frekvensen basert på LSE eller PCLK for å gi temperaturinformasjon.
Følgende funksjoner støttes: · generering av avbrudd etter temperaturterskel · generering av oppvåkningssignal etter temperaturterskel

3.20
Note:

VBAT-operasjon
VBAT-strømdomenet inneholder RTC, backup-registrene og backup-SRAM.
For å optimalisere batterilevetiden, leveres dette strømdomenet av VDD når tilgjengelig, eller av volumregulatoren.tage påføres VBAT-pinnen (når VDD-forsyning ikke er til stede). VBAT-strømmen slås på når PDR-en oppdager at VDD har falt under PDR-nivået.
Voltage på VBAT-pinnen kan leveres av et eksternt batteri, en superkondensator eller direkte av VDD. I sistnevnte tilfelle er ikke VBAT-modus funksjonell.
VBAT-drift aktiveres når VDD ikke er tilstede.
Ingen av disse hendelsene (eksterne avbrudd, TAMP hendelse, eller RTC-alarm/hendelser) kan gjenopprette VDD-forsyningen direkte og tvinge enheten ut av VBAT-driften. Likevel, TAMP Hendelser og RTC-alarmer/hendelser kan brukes til å generere et signal til en ekstern krets (vanligvis en PMIC) som kan gjenopprette VDD-forsyningen.

DS13875 Rev 5

33/219
48

Funksjonell overview

STM32MP133C/F

3.21

Voltage referansebuffer (VREFBUF)
Enhetene bygger inn et volumtagen referansebuffer som kan brukes som volumtagreferanse for ADC-ene, og også som volumtagReferanse for eksterne komponenter gjennom VREF+-pinnen. VREFBUF kan være sikker. Den interne VREFBUF støtter fire volum.tages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V En ekstern volumtagReferansen kan gis via VREF+ pinnen når den interne VREFBUF er av.
Figur 4. Voltage referansebuffer

VREFINT

–

VREF+

VSSA

MSv64430V1

3.22

Digitalt filter for sigma-delta-modulator (DFSDM)
Enhetene har innebygd én DFSDM med støtte for to digitale filtermoduler og fire eksterne serielle inngangskanaler (transceivere) eller alternativt fire interne parallelle innganger.
DFSDM kobler eksterne modulatorer til enheten og utfører digital filtrering av de mottatte datastrømmene. Modulatorer brukes til å konvertere analoge signaler til digital-serielle strømmer som utgjør inngangene til DFSDM.
DFSDM kan også koble til PDM-mikrofoner (pulstetthetsmodulasjon) og utføre PDM til PCM-konvertering og filtrering (maskinvareakselerert). DFSDM har valgfrie parallelle datastrøminnganger fra ADC-ene eller fra enhetsminnet (gjennom DMA/CPU-overføringer til DFSDM).
DFSDM-transceiverne støtter flere serielle grensesnittformater (for å støtte ulike modulatorer). DFSDM digitale filtermoduler utfører digital prosessering i henhold til brukerdefinerte filterparametere med opptil 24-bits endelig ADC-oppløsning.

34/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

DFSDM-periferienheten støtter: · Fire multipleksede digitale serielle inngangskanaler:
konfigurerbart SPI-grensesnitt for tilkobling av diverse modulatorer konfigurerbart Manchester-kodet 1-trådsgrensesnitt PDM (pulstetthetsmodulasjon) mikrofoninngang maksimal inngangsklokkefrekvens opptil 20 MHz (10 MHz for Manchester-koding) klokkeutgang for modulatorer (0 til 20 MHz) · Alternative innganger fra fire interne digitale parallelle kanaler (opptil 16-bit inngangsoppløsning): interne kilder: ADC-data eller minnedatastrømmer (DMA) · To digitale filtermoduler med justerbar digital signalbehandling: Sincx-filter: filterrekkefølge/type (1 til 5), oversamplingforhold (1 til 1024) integrator: oversampling-forhold (1 til 256) · Opptil 24-bits utgangsdataoppløsning, signert utgangsdataformat · Automatisk dataforskyvningskorrigering (forskyvning lagret i registeret av brukeren) · Kontinuerlig eller enkelt konvertering · Konverteringsstart utløst av: programvareutløser interne tidtakere eksterne hendelser konverteringsstart synkront med første digitale filtermodul (DFSDM) · Analog watchdog med: lavverdi- og høyverdi-terskelregistre dedikert konfigurerbart Sincx digitalt filter (rekkefølge = 1 til 3,
oversampling-forhold = 1 til 32) inngang fra endelige utgangsdata eller fra valgte digitale serielle inngangskanaler kontinuerlig overvåking uavhengig av standardkonvertering · Kortslutningsdetektor for å oppdage mettede analoge inngangsverdier (nedre og øvre område): opptil 8-bits teller for å oppdage 1 til 256 påfølgende 0-er eller 1-er på seriell datastrøm kontinuerlig overvåking av hver inngangsseriekanal · Generering av bruddsignal ved analog watchdog-hendelse eller ved kortslutningsdetektorhendelse · Ekstremdetektor: lagring av minimums- og maksimumsverdier for endelige konverteringsdata oppdatert av programvare · DMA-mulighet for å lese de endelige konverteringsdataene · Avbrudd: slutt på konvertering, overkjøring, analog watchdog, kortslutning, fravær av klokke på inngangsseriekanalen · "Vanlige" eller "injiserte" konverteringer: "Vanlige" konverteringer kan forespørres når som helst eller til og med i kontinuerlig modus
uten å påvirke tidspunktet for «injiserte» konverteringer «injiserte» konverteringer for presis timing og med høy konverteringsprioritet

DS13875 Rev 5

35/219
48

Funksjonell overview

STM32MP133C/F

3.23

True random number generator (RNG)
Enhetene inneholder én slumpmessig generator (RNG) som leverer 32-bits tilfeldige tall generert av en integrert analog krets.
RNG-en kan defineres (i ETZPC) som kun tilgjengelig via sikker programvare.
Den ekte RNG-en kobles til de sikrede AES- og PKA-periferienhetene via en dedikert buss (kan ikke leses av CPU-en).

3.24

Kryptografiske og hash-prosessorer (CRYP, SAES, PKA og HASH)
Enhetene har én innebygd kryptografisk prosessor som støtter de avanserte kryptografiske algoritmene som vanligvis kreves for å sikre konfidensialitet, autentisering, dataintegritet og uavviselighet ved utveksling av meldinger med en motpart.
Enhetene har også innebygd en dedikert DPA-bestandig sikker AES 128- og 256-biters nøkkel (SAES) og PKA-maskinvarekrypterings-/dekrypteringsakselerator, med dedikert maskinvarebuss som ikke er tilgjengelig for CPU-en.
CRYPs hovedfunksjoner: · DES/TDES (datakrypteringsstandard/trippel datakrypteringsstandard): ECB (elektronisk
kodebok) og CBC (chifferblokkkjede) kjedealgoritmer, 64-, 128- eller 192-biters nøkkel · AES (avansert krypteringsstandard): ECB-, CBC-, GCM-, CCM- og CTR-kjedealgoritmer (tellermodus), 128-, 192- eller 256-biters nøkkel
Universelle HASH-hovedfunksjoner: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (sikre HASH-algoritmer) · HMAC
Den kryptografiske akseleratoren støtter generering av DMA-forespørsler.
CRYP, SAES, PKA og HASH kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.

3.25

Oppstart og sikkerhet og OTP-kontroll (BSEC)
BSEC (oppstart, sikkerhet og OTP-kontroll) er ment å kontrollere en OTP-sikringsboks (engangsprogrammerbar), som brukes til innebygd ikke-flyktig lagring for enhetskonfigurasjon og sikkerhetsparametere. En del av BSEC må konfigureres slik at den kun er tilgjengelig via sikker programvare.
BSEC kan bruke OTP-ord for lagring av HWKEY 256-bit for SAES (sikker AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.26

Tidtakere og vakthunder
Enhetene inkluderer to avanserte kontrolltimere, ti generelle timere (hvorav syv er sikrede), to grunnleggende timere, fem lavstrømstimere, to watchdogs og fire systemtimere i hver Cortex-A7.
Alle tidtellere kan fryses i feilsøkingsmodus.
Tabellen nedenfor sammenligner funksjonene til timerne for avansert kontroll, generell bruk, grunnleggende og lavstrøm.

Timer type

Timer

Tabell 4. Sammenligning av tidtakerfunksjoner

Motoppløsning
sjon

Tellertype

Forhåndsskaleringsfaktor

Generering av DMA-forespørsler

Ta opp/sammenlign kanaler

Komplementær utgang

Maks grensesnitt
klokke (MHz)

Maks
tidtaker
klokke (MHz)(1)

Avansert TIM1, -kontroll TIM8

16-bit

Opp, et hvilket som helst heltall ned, mellom 1 opp/ned og 65536

TIM2 TIM5

32-bit

Opp, et hvilket som helst heltall ned, mellom 1 opp/ned og 65536

TIM3 TIM4

16-bit

Opp, et hvilket som helst heltall ned, mellom 1 opp/ned og 65536

Ethvert heltall

TIM12(2) 16-bit

Opp mellom 1

Ingen

General

og 65536

hensikt

TIM13(2) TIM14(2)

16-bit

Ethvert heltall opp mellom 1
og 65536

Ingen

Ethvert heltall

TIM15(2) 16-bit

Opp mellom 1

og 65536

TIM16(2) TIM17(2)

16-bit

Ethvert heltall opp mellom 1
og 65536

Grunnleggende

TIM6, TIM7

16-bit

Ethvert heltall opp mellom 1
og 65536

LPTIM1,

Lavt strømforbruk

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, Opp 16, 32, 64,
128

Ingen

LPTIM5

104.5

209

Ingen

104.5

209

Ingen

104.5

209

Ingen

104.5

209

Ingen

104.5

209

104.5

209

104.5

209

Ingen

104.5

209

1(3)

Ingen

104.5 104.5

1. Maksimal timerklokke er opptil 209 MHz, avhengig av TIMGxPRE-biten i RCC-en. 2. Sikrelig timer. 3. Ingen opptakskanal på LPTIM.

DS13875 Rev 5

37/219
48

Funksjonell overview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Avanserte kontrolltimere (TIM1, TIM8)
Avansertstyrte timere (TIM1, TIM8) kan sees på som trefasede PWM-generatorer multiplekset på 6 kanaler. De har komplementære PWM-utganger med programmerbare dødtider. De kan også betraktes som komplette universaltimere. De fire uavhengige kanalene kan brukes til: · inngangsregistrering · utgangssammenligning · PWM-generering (kant- eller senterjusterte moduser) · énpulsmodusutgang
Hvis de er konfigurert som standard 16-bits timere, har de de samme funksjonene som generelle timere. Hvis de er konfigurert som 16-bits PWM-generatorer, har de full modulasjonskapasitet (0–100 %).
Den avanserte timeren kan fungere sammen med de generelle timerne via timerkoblingsfunksjonen for synkronisering eller hendelseskjedebygging.
TIM1 og TIM8 støtter uavhengig generering av DMA-forespørsler.
Generelle timere (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Det er ti synkroniserbare universaltimere innebygd i STM32MP133C/F-enhetene (se tabell 4 for forskjeller). · TIM2, TIM3, TIM4, TIM5
TIM2 og TIM5 er basert på en 32-bits automatisk opp-/ned-teller og en 16-bits forhåndsskalerer, mens TIM3 og TIM4 er basert på en 16-bits automatisk opp-/ned-teller og en 16-bits forhåndsskalerer. Alle timere har fire uavhengige kanaler for sammenligning av inngangsopptak/utgang, PWM eller énpulsmodusutgang. Dette gir opptil 16 inngangsopptak/utgang-sammenligning/PWM-er på de største pakkene. Disse generelle timerne kan fungere sammen, eller med de andre generelle timerne og de avanserte kontrolltimerne TIM1 og TIM8, via timerkoblingsfunksjonen for synkronisering eller hendelsesketting. Alle disse generelle timerne kan brukes til å generere PWM-utganger. TIM2, TIM3, TIM4 og TIM5 har alle uavhengig DMA-forespørselsgenerering. De er i stand til å håndtere kvadratur (inkrementelle) kodersignaler og de digitale utgangene fra én til fire halleffektsensorer. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Disse tidtakerne er basert på en 16-bits automatisk oppladningsteller og en 16-bits forskaler. TIM13, TIM14, TIM16 og TIM17 har én uavhengig kanal, mens TIM12 og TIM15 har to uavhengige kanaler for input-fangst/output-sammenligning, PWM eller énpulsutgang. De kan synkroniseres med de komplette universaltidstakerne TIM2, TIM3, TIM4 og TIM5 eller brukes som enkle tidsbaser. Hver av disse tidtakerne kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.
Grunnleggende timere (TIM6 og TIM7)
Disse tidtakerne brukes hovedsakelig som en generisk 16-bits tidsbase.
TIM6 og TIM7 støtter uavhengig generering av DMA-forespørsler.

38/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.26.4
3.26.5 3.26.6

Lavstrømstimere (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Hver lavstrømstimer har en uavhengig klokke og kjører også i stoppmodus hvis den klokkes av LSE, LSI eller en ekstern klokke. En LPTIMx kan vekke enheten fra stoppmodus.
Disse lavstrømstimerne støtter følgende funksjoner: · 16-bits oppteller med 16-bits automatisk omlastingsregister · 16-bits sammenligningsregister · Konfigurerbar utgang: puls, PWM · Kontinuerlig/engangsmodus · Valgbar programvare-/maskinvareinngangsutløser · Valgbar klokkekilde:
intern klokkekilde: LSE, LSI, HSI eller APB klokke ekstern klokkekilde over LPTIM-inngang (fungerer selv uten intern klokke
kilde kjører, brukt av pulstellerapplikasjonen) · Programmerbart digitalt feilfilter · Encodermodus
LPTIM2 og LPTIM3 kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.
Uavhengige vakthunder (IWDG1, IWDG2)
En uavhengig watchdog er basert på en 12-bits nedteller og en 8-bits prescaler. Den klokkes fra en uavhengig 32 kHz intern RC (LSI), og siden den opererer uavhengig av hovedklokken, kan den operere i stopp- og standby-modus. IWDG kan brukes som en watchdog for å tilbakestille enheten når et problem oppstår. Den kan konfigureres maskinvare- eller programvaremessig via opsjonsbytes.
IWDG1 kan defineres (i ETZPC) som kun tilgjengelig via sikker programvare.
Generiske timere (Cortex-A7 CNT)
Cortex-A7 generiske tidtakere innebygd i Cortex-A7 mates av verdi fra systemtiminggenerering (STGEN).
Cortex-A7-prosessoren har følgende tidtakere: · fysisk tidtaker for bruk i sikre og usikre moduser
Registrene for den fysiske timeren er lagret i banker for å gi sikre og usikre kopier. · virtuell timer for bruk i usikre moduser · fysisk timer for bruk i hypervisormodus
Generiske tidtakere er ikke minnetilordnede periferienheter og er da bare tilgjengelige via spesifikke Cortex-A7-koprosessorinstruksjoner (cp15).

3.27

Generering av systemtimer (STGEN)
Systemtidsgenereringen (STGEN) genererer en tidstelling som gir en konsistent view tid for alle Cortex-A7 generiske tidtakere.

DS13875 Rev 5

39/219
48

Funksjonell overview

STM32MP133C/F

Systemtidsgenereringen har følgende nøkkelfunksjoner: · 64-bit bred for å unngå rollover-problemer · Start fra null eller en programmerbar verdi · Kontroll-APB-grensesnitt (STGENC) som gjør det mulig å lagre og gjenopprette timeren
på tvers av nedstengningshendelser · Skrivebeskyttet APB-grensesnitt (STGENR) som gjør at timerverdien kan leses av ikke-
sikker programvare og feilsøkingsverktøy · Timerverdiøkning som kan stoppes under systemfeilsøking
STGENC kan defineres (i ETZPC) som kun tilgjengelig via sikker programvare.

3.28

Sanntidsklokke (RTC)
RTC-en gir automatisk oppvåkning for å håndtere alle lavstrømsmoduser. RTC er en uavhengig BCD-timer/teller og gir en klokke/kalender med programmerbare alarmavbrudd.
RTC-en inkluderer også et periodisk programmerbart vekkeflagg med avbruddsfunksjon.
To 32-bits registre inneholder sekunder, minutter, timer (12- eller 24-timers format), dag (ukedag), dato (månedsdag), måned og år, uttrykt i binærkodet desimalformat (BCD). Verdien for undersekunder er også tilgjengelig i binært format.
Binærmodus støttes for å forenkle administrasjon av programvaredrivere.
Kompensasjoner for måneder med 28, 29 (skuddår), 30 og 31 dager utføres automatisk. Kompensasjon for sommertid kan også utføres.
Ytterligere 32-bits registre inneholder de programmerbare alarmundersekundene, sekundene, minuttene, timene, dagen og datoen.
En digital kalibreringsfunksjon er tilgjengelig for å kompensere for eventuelle avvik i krystalloscillatorens nøyaktighet.
Etter tilbakestilling av sikkerhetskopidomenet er alle RTC-registre beskyttet mot mulig parasittisk skrivetilgang og beskyttet av sikret tilgang.
Så lenge tilførselsvolumettagHvis e-en forblir innenfor driftsområdet, stopper aldri RTC-en, uavhengig av enhetens status (kjøremodus, lavstrømsmodus eller under tilbakestilling).
RTC-hovedfunksjonene er følgende: · Kalender med undersekunder, sekunder, minutter, timer (12- eller 24-format), dag (dag for
uke), dato (dag i måneden), måned og år · Sommertidkompensasjon programmerbar med programvare · Programmerbar alarm med avbruddsfunksjon. Alarmen kan utløses av hvilken som helst
kombinasjon av kalenderfeltene. · Automatisk oppvåkningsenhet som genererer et periodisk flagg som utløser en automatisk oppvåkning
avbrudd · Referanseklokkedeteksjon: en mer presis andre kildeklokke (50 eller 60 Hz) kan brukes
brukes til å forbedre kalenderens presisjon. · Nøyaktig synkronisering med en ekstern klokke ved hjelp av funksjonen for skift på under sekunder · Digital kalibreringskrets (periodisk tellerkorreksjon): 0.95 ppm nøyaktighet, oppnådd i en
kalibreringsvindu på flere sekunder

40/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

· Tidspunktamp funksjon for lagring av hendelser · Lagring av SWKEY i RTC-sikkerhetskopiregistre med direkte busstilgang til SAE (ikke
lesbar av CPU-en) · Maskerbare avbrudd/hendelser:
Alarm A Alarm B Oppvåkningsavbrudd Tidspunkteramp · TrustZone-støtte: RTC fullstendig sikret Alarm A, alarm B, vekketimer og tidsinnstillingeramp individuelt sikkert eller usikkert
konfigurasjon RTC-kalibrering utført i sikker på usikker konfigurasjon

3.29

Tamper og sikkerhetskopiregistre (TAMP)
32 x 32-bits sikkerhetskopieringsregistre beholdes i alle lavstrømsmoduser og også i VBAT-modus. De kan brukes til å lagre sensitive data ettersom innholdet er beskyttet av minst én.amper-deteksjonskrets.
Syv tampinngangspinner og fem tamputgangspinner er tilgjengelige for anti-tampdeteksjon. Den eksterne tamper-pinner kan konfigureres for kantdeteksjon, kant- og nivådeteksjon, nivådeteksjon med filtrering eller aktiv tampsom øker sikkerhetsnivået ved automatisk å sjekke at tampPinnene er ikke eksternt åpne eller kortsluttet.
TAMP hovedfunksjoner · 32 backup-registre (TAMP_BKPxR) implementert i RTC-domenet som forblir
slått på av VBAT når VDD-strømmen er slått av · 12 tampflere pinner tilgjengelig (syv innganger og fem utganger) · Enhver tamper-deteksjon kan generere en RTC-tidspunktamp hendelse. · Enhver tamper-deteksjon sletter sikkerhetskopieringsregistrene. · TrustZone-støtte:
Tampsikker eller usikker konfigurasjon Sikkerhetskopiering registrerer konfigurasjonen i tre områder med konfigurerbar størrelse:
. ett sikkert område for lesing/skriving . ett sikkert/usikkert område for skriving . ett usikkert område for lesing/skriving · Monoton teller

3.30

Interintegrerte kretsgrensesnitt (I2C1, I2C2, I2C3, I2C4, I2C5)
Enhetene har innebygd fem I2C-grensesnitt.
I2C-bussgrensesnittet håndterer kommunikasjonen mellom STM32MP133C/F og den serielle I2C-bussen. Det kontrollerer all I2C-bussspesifikk sekvensering, protokoll, arbitrering og timing.

DS13875 Rev 5

41/219
48

Funksjonell overview

STM32MP133C/F

I2C-periferiutstyret støtter: · I2C-busspesifikasjon og brukerhåndbok rev. 5-kompatibilitet:
Slave- og mastermoduser, multimaster-funksjonalitet Standardmodus (Sm), med en bitrate på opptil 100 kbit/s Hurtigmodus (Fm), med en bitrate på opptil 400 kbit/s Hurtigmodus Plus (Fm+), med en bitrate på opptil 1 Mbit/s og 20 mA utgangsdriver-I/O-er 7-bit og 10-bit adresseringsmodus, flere 7-bit slaveadresser Programmerbare oppsett- og holdetider Valgfri klokkestrekking · Systemadministrasjonsbuss (SMBus) spesifikasjon rev 2.0-kompatibilitet: Generering og verifisering av maskinvare-PEC (pakkefeilkontroll) med ACK
Kontroll Address Resolution Protocol (ARP)-støtte SMBus-varsling · Kompatibilitet med Power System Management Protocol (PMBusTM)-spesifikasjon rev 1.1 · Uavhengig klokke: et valg av uavhengige klokkekilder som lar I2C-kommunikasjonshastigheten være uavhengig av PCLK-omprogrammering · Oppvåkning fra stoppmodus ved adressematch · Programmerbare analoge og digitale støyfiltre · 1-byte buffer med DMA-funksjonalitet
I2C3, I2C4 og I2C5 kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.

3.31

Universell synkron asynkron mottaker-sender (USART1, USART2, USART3, USART6 og UART4, UART5, UART7, UART8)
Enhetene har fire innebygde universelle synkrone mottakere (USART1, USART2, USART3 og USART6) og fire universelle asynkrone mottakere (UART4, UART5, UART7 og UART8). Se tabellen nedenfor for et sammendrag av USARTx- og UARTx-funksjoner.
Disse grensesnittene gir asynkron kommunikasjon, støtte for IrDA SIR ENDEC, flerprosessorkommunikasjonsmodus, halvduplekskommunikasjonsmodus med én ledning og har LIN master/slave-funksjonalitet. De gir maskinvareadministrasjon av CTS- og RTS-signalene, og RS485 Driver Enable. De kan kommunisere med hastigheter på opptil 13 Mbit/s.
USART1, USART2, USART3 og USART6 tilbyr også smartkortmodus (ISO 7816-kompatibel) og SPI-lignende kommunikasjonsfunksjonalitet.
Alle USART-er har et klokkedomene uavhengig av CPU-klokken, slik at USARTx kan vekke STM32MP133C/F fra stoppmodus ved å bruke baudrater på opptil 200 Kbaud. Oppvekkingshendelsene fra stoppmodus er programmerbare og kan være:
· start bitdeteksjon
· enhver mottatt dataramme
· en spesifikk programmert dataramme

42/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

Alle USART-grensesnitt kan betjenes av DMA-kontrolleren.

Tabell 5. USART/UART-funksjoner

USART-moduser/funksjoner(1)

USART1/2/3/6

UART4/5/7/8

Kontroll av maskinvarestrøm for modem

Kontinuerlig kommunikasjon ved bruk av DMA

Multiprosessor kommunikasjon

Synkron SPI-modus (master/slave)

–

Smartkortmodus

–

Enkelttråds halvduplekskommunikasjon IrDA SIR ENDEC-blokk

LIN-modus

Dobbelt klokkedomene og oppvåkning fra lavstrømsmodus

Avbrudd i Modbus-kommunikasjon med timeout-mottaker

Automatisk gjenkjenning av baudrate

Aktiver driver

USART-datalengde

7, 8 og 9 bit

1. X = støttet.

USART1 og USART2 kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.

3.32

Serielle periferigrensesnitt (SPI1, SPI2, SPI3, SPI4, SPI5) interintegrerte lydgrensesnitt (I2S1, I2S2, I2S3, I2S4)
Enhetene har opptil fem SPI-er (SPI2S1, SPI2S2, SPI2S3, SPI2S4 og SPI5) som tillater kommunikasjon på opptil 50 Mbit/s i master- og slavemodus, i halvdupleks-, fulldupleks- og simpleksmodus. 3-bits prescaler-en gir åtte mastermodusfrekvenser, og rammen kan konfigureres fra 4 til 16 bits. Alle SPI-grensesnitt støtter NSS-pulsmodus, TI-modus, maskinvarebasert CRC-beregning og multiplikasjon av 8-bits innebygde Rx- og Tx-FIFO-er med DMA-funksjonalitet.
I2S1, I2S2, I2S3 og I2S4 er multiplekset med SPI1, SPI2, SPI3 og SPI4. De kan drives i master- eller slavemodus, i fulldupleks- og halvduplekskommunikasjonsmoduser, og kan konfigureres til å operere med en 16- eller 32-bits oppløsning som inngangs- eller utgangskanal. LydampStøtter frekvenser fra 8 kHz opptil 192 kHz. Alle I2S-grensesnitt støtter multiplikasjon av 8-bit innebygde Rx- og Tx-FIFOer med DMA-funksjonalitet.
SPI4 og SPI5 kan defineres (i ETZPC) som kun tilgjengelige via sikker programvare.

3.33

Serielle lydgrensesnitt (SAI1, SAI2)
Enhetene bygger inn to SAI-er som tillater design av mange stereo- eller monolydprotokoller

DS13875 Rev 5

43/219
48

Funksjonell overview

STM32MP133C/F

som I2S, LSB eller MSB-justert, PCM/DSP, TDM eller AC'97. En SPDIF-utgang er tilgjengelig når lydblokken er konfigurert som en sender. For å gi dette nivået av fleksibilitet og rekonfigurerbarhet, inneholder hver SAI to uavhengige lydunderblokker. Hver blokk har sin egen klokkegenerator og I/O-linjekontroller. LydampLydfrekvenser opptil 192 kHz støttes. I tillegg kan opptil åtte mikrofoner støttes takket være et innebygd PDM-grensesnitt. SAI-en kan fungere i master- eller slavekonfigurasjon. Lydunderblokkene kan enten være mottaker eller sender, og kan fungere synkront eller asynkront (i forhold til den andre). SAI-en kan kobles til andre SA-er for å fungere synkront.

3.34

SPDIF-mottakergrensesnitt (SPDIFRX)
SPDIFRX er designet for å motta en S/PDIF-flyt som er kompatibel med IEC-60958 og IEC-61937. Disse standardene støtter enkle stereostrømmer opp til høye sample rate og komprimert flerkanals surroundlyd, slik som de som er definert av Dolby eller DTS (opptil 5.1).
Hovedfunksjonene til SPDIFRX er følgende: · Opptil fire innganger tilgjengelig · Automatisk symbolhastighetsdeteksjon · Maksimal symbolhastighet: 12.288 MHz · Støtte for stereostrøm fra 32 til 192 kHz · Støtte for lyd IEC-60958 og IEC-61937, forbrukerapplikasjoner · Paritetsbithåndtering · Kommunikasjon ved hjelp av DMA for lydamples · Kommunikasjon ved bruk av DMA for kontroll og brukerkanalinformasjon · Avbruddsmuligheter
SPDIFRX-mottakeren har alle nødvendige funksjoner for å oppdage symbolhastigheten og dekode den innkommende datastrømmen. Brukeren kan velge ønsket SPDIF-inngang, og når et gyldig signal er tilgjengelig, vil SPDIFRX sende den på nytt.ampleser det innkommende signalet, dekoder Manchester-strømmen og gjenkjenner rammer, underrammer og blokkelementer. SPDIFRX leverer dekodede data og tilhørende statusflagg til CPU-en.
SPDIFRX tilbyr også et signal kalt spdif_frame_sync, som veksler ved S/PDIF-underbildefrekvensen som brukes til å beregne den nøyaktige sample rate for klokkedriftsalgoritmer.

3.35

Sikre digitale inngangs-/utgangs-MultiMediaCard-grensesnitt (SDMMC1, SDMMC2)
To sikre digitale inngangs-/utgangs-MultiMediaCard-grensesnitt (SDMMC) gir et grensesnitt mellom AHB-bussen og SD-minnekort, SDIO-kort og MMC-enheter.
SDMMC-funksjonene inkluderer følgende: · Samsvar med Embedded MultiMediaCard System Specification versjon 5.1
Kortstøtte for tre forskjellige databusmoduser: 1-bit (standard), 4-bit og 8-bit

44/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

(HS200 SDMMC_CK-hastighet begrenset til maksimal tillatt I/O-hastighet) (HS400 støttes ikke)
· Full kompatibilitet med tidligere versjoner av MultiMediaCards (bakoverkompatibilitet)
· Full samsvar med SD-minnekortspesifikasjonene versjon 4.1 (SDR104 SDMMC_CK-hastighet begrenset til maksimal tillatt I/O-hastighet, SPI-modus og UHS-II-modus støttes ikke)
· Full samsvar med SDIO-kortspesifikasjon versjon 4.0. Kortstøtte for to forskjellige databusmoduser: 1-bit (standard) og 4-bit (SDR104 SDMMC_CK-hastighet begrenset til maksimal tillatt I/O-hastighet, SPI-modus og UHS-II-modus støttes ikke).
· Dataoverføring opptil 208 Mbyte/s for 8-bitsmodus (avhengig av maksimal tillatt I/O-hastighet)
· Data- og kommandoutgang aktiverer signaler for å styre eksterne toveis drivere
· Dedikert DMA-kontroller innebygd i SDMMC-vertsgrensesnittet, som tillater høyhastighetsoverføringer mellom grensesnittet og SRAM
· Støtte for IDMA-lenkelister
· Dedikerte strømforsyninger, VDDSD1 og VDDSD2 for henholdsvis SDMMC1 og SDMMC2, fjerner behovet for nivåskifterinnsetting på SD-kortgrensesnittet i UHS-I-modus
Bare noen GPIO-er for SDMMC1 og SDMMC2 er tilgjengelige på en dedikert VDDSD1- eller VDDSD2-forsyningspinne. Disse er en del av standard oppstarts-GPIO-er for SDMMC1 og SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). De kan identifiseres i den alternative funksjonstabellen ved signaler med suffikset «_VSD1» eller «_VSD2».
Hver SDMMC er koblet med en forsinkelsesblokk (DLYBSD) som tillater støtte for en ekstern datafrekvens over 100 MHz.
Begge SDMMC-grensesnittene har sikre konfigurasjonsporter.

3.36

Kontrollernettverk (FDCAN1, FDCAN2)
Controller Area Network (CAN)-delsystemet består av to CAN-moduler, et delt meldings-RAM-minne og en klokkekalibreringsenhet.
Begge CAN-modulene (FDCAN1 og FDCAN2) er kompatible med ISO 11898-1 (CAN-protokollspesifikasjon versjon 2.0 del A, B) og CAN FD-protokollspesifikasjon versjon 1.0.
Et meldings-RAM-minne på 10 kbyte implementerer filtre, mottaks-FIFO-er, mottaksbuffere, overføringshendelses-FIFO-er og overføringsbuffere (pluss utløsere for TTCAN). Dette meldings-RAM-minnet deles mellom de to FDCAN1- og FDCAN2-modulene.
Den vanlige klokkekalibreringsenheten er valgfri. Den kan brukes til å generere en kalibrert klokke for både FDCAN1 og FDCAN2 fra HSIs interne RC-oscillator og PLL-en, ved å evaluere CAN-meldinger mottatt av FDCAN1.

DS13875 Rev 5

45/219
48

Funksjonell overview

STM32MP133C/F

3.37

Universal Serial Bus High Speed Host (USBH)
Enhetene har én innebygd USB-høyhastighetsvert (opptil 480 Mbit/s) med to fysiske porter. USBH støtter både lav-, fullhastighets- (OHCI) og høyhastighets- (EHCI) operasjoner uavhengig av hverandre på hver port. Den integrerer to transceivere som kan brukes til enten lavhastighets- (1.2 Mbit/s), fullhastighets- (12 Mbit/s) eller høyhastighets-operasjon (480 Mbit/s). Den andre høyhastighetstransceiveren deles med OTG høyhastighets.
USBH er kompatibel med USB 2.0-spesifikasjonen. USBH-kontrollerne krever dedikerte klokker som genereres av en PLL inne i USB høyhastighets PHY.

3.38

USB med høy hastighet for farten (OTG)
Enhetene har én innebygd USB OTG-høyhastighetsenhet/vert/OTG-periferienhet (opptil 480 Mbit/s). OTG støtter både fullhastighets- og høyhastighetsoperasjoner. Transceiveren for høyhastighetsoperasjon (480 Mbit/s) deles med USB-vertens andre port.
USB OTG HS er kompatibel med USB 2.0-spesifikasjonen og OTG 2.0-spesifikasjonen. Den har programvarekonfigurerbare endepunktinnstillinger og støtter suspendering/gjenopptak. USB OTG-kontrollerne krever en dedikert 48 MHz-klokke som genereres av en PLL i RCC eller i USB høyhastighets PHY.
Hovedfunksjonene til USB OTG HS er listet opp nedenfor: · Kombinert Rx- og Tx FIFO-størrelse på 4 kbyte med dynamisk FIFO-størrelsesregulering · Støtte for SRP (Session Request Protocol) og HNP (Host Negotiation Protocol) · Åtte toveis endepunkter · 16 vertskanaler med periodisk OUT-støtte · Programvare konfigurerbar til OTG1.3- og OTG2.0-moduser · Støtte for USB 2.0 LPM (Link Power Management) · Støtte for batteriladespesifikasjon revisjon 1.2 · Støtte for HS OTG PHY · Intern USB DMA · HNP/SNP/IP inne (ikke behov for ekstern motstand) · For OTG/Host-moduser er det nødvendig med en strømbryter i tilfelle bussdrevne enheter er
tilkoblet.
USB OTG-konfigurasjonsporten kan være sikker.

46/219

DS13875 Rev 5

STM32MP133C/F

Funksjonell overview

3.39

Gigabit Ethernet MAC-grensesnitt (ETH1, ETH2)
Enhetene har to IEEE-802.3-2002-kompatible gigabit-medietilgangskontrollere (GMAC) for Ethernet LAN-kommunikasjon gjennom et industristandard medium-uavhengig grensesnitt (MII), et redusert medium-uavhengig grensesnitt (RMII) eller et redusert gigabit medium-uavhengig grensesnitt (RGMII).
Enhetene krever en ekstern fysisk grensesnittsenhet (PHY) for å koble til den fysiske LAN-bussen (twisted-pair, fiber, osv.). PHY-en er koblet til enhetsporten ved hjelp av 17 signaler for MII, 7 signaler for RMII eller 13 signaler for RGMII, og kan klokkes ved hjelp av 25 MHz (MII, RMII, RGMII) eller 125 MHz (RGMII) fra STM32MP133C/F eller fra PHY-en.
Enhetene inkluderer følgende funksjoner: · Driftsmoduser og PHY-grensesnitt
10, 100 og 1000 Mbit/s dataoverføringshastigheter Støtte for både fulldupleks og halvdupleks operasjoner MII-, RMII- og RGMII PHY-grensesnitt · Prosesseringskontroll Flerlags pakkefiltrering: MAC-filtrering på kilde (SA) og destinasjon (DA)
adresse med perfekt og hash-filter, VLAN tag-basert filtrering med perfekt filter og hash-filter, lag 3-filtrering på IP-kildeadresse (SA) eller destinasjonsadresse (DA), lag 4-filtrering på kildeport (SP) eller destinasjonsport (DP) Dobbel VLAN-prosessering: innsetting av opptil to VLAN tags i sendeveien, tag Filtrering i mottaksbanen Støtter IEEE 1588-2008/PTPv2 Støtter nettverksstatistikk med RMON/MIB-tellere (RFC2819/RFC2665) · Maskinvareavlastningsbehandling Innsetting eller sletting av preamble- og start-of-frame-data (SFD) Integritetssjekksumavlastningsmotor for IP-header og TCP/UDP/ICMP-nyttelast: beregning og innsetting av sendingssjekksum, beregning og sammenligning av mottakssjekksum Automatisk ARP-forespørselssvar med enhetens MAC-adresse TCP-segmentering: automatisk deling av store sende-TCP-pakker i flere små pakker · Lavstrømsmodus Energieffektiv Ethernet (standard IEEE 802.3az-2010) Ekstern oppvåkningspakke og AMD Magic PacketTM-deteksjon
Både ETH1 og ETH2 kan programmeres som sikre. Når de er sikre, er transaksjoner over AXI-grensesnittet sikre, og konfigurasjonsregistrene kan bare endres ved sikker tilgang.

DS13875 Rev 5

47/219
48

Funksjonell overview

STM32MP133C/F

3.40

Feilsøkingsinfrastruktur
Enhetene tilbyr følgende feilsøkings- og sporingsfunksjoner for å støtte programvareutvikling og systemintegrasjon: · Feilsøking av bruddpunkter · Sporing av kodekjøring · Programvareinstrumentering · JTAG feilsøkingsport · Seriell feilsøkingsport · Triggerinngang og -utgang · Sporingsport · Arm CoreSight feilsøkings- og sporingskomponenter
Feilsøkingen kan styres via en JTAG/serial-wire feilsøkingstilgangsport, ved hjelp av bransjestandard feilsøkingsverktøy.
En sporingsport gjør det mulig å fange data for logging og analyse.
Feilsøkingstilgang til sikre områder aktiveres av autentiseringssignalene i BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funksjoner

Figur 5. STM32MP133C/F LFBGA289 ballout

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ TILBAKESTILLING

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

PC14OSC32_IN

PC15OSC32_
UTE

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Figuren ovenfor viser toppen av pakken view.

DS13875 Rev 5

49/219
97

Pinout, pinbeskrivelse og alternative funksjoner

STM32MP133C/F

Figur 6. STM32MP133C/F TFBGA289 ballout

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ TILBAKESTILLING

DDR_DQ7 DDR_DQ6

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

PC14OSC32_IN

PC15OSC32_
UTE

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Figuren ovenfor viser toppen av pakken view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funksjoner

Figur 7. STM32MP133C/F TFBGA320 ballout
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

PH2

PH8

VSS

VDD-prosessor

PE1

PD15

VDD-prosessor

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

PF8

PG9

PD11 PA12

VSS

DDR_ DQ7

DDR_ A5

VSS

PF6

PG10

PG5

VDD-prosessor

PE4

PF10 PG15

PG8

PH7

PD13

PB2

PF9

VDD-prosessor

VSS

VDD

VDD-prosessor

VDD-kjerne

VSS

VDD

VSS

VDDQ_ DDR

VSS

VDD

VSS

VDD-kjerne

VSS

VDD

VDD-kjerne

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ TILBAKESTILLING
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

VSS_ PLL

VDD_ PLL

PH11

VDD-prosessor

PC15-

VBAT OSC32 PI3

VSS

_UTE

PC14-

VSS OSC32 PC13

VDD

PE2

PF4

PH6

PI2

VDD-prosessor
VDD-kjerne
VSS
VDD

VSS

VDD-kjerne

VSS

VDD-kjerne

VSS

VDD

VDD-kjerne

VSS

VDD

VDD-kjerne

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD-kjerne

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

PA8

PF7

PI1

PI0

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

PG1

PG11

PH3

VDD

VSS

VDD

VDD-kjerne

VSS

VDD

VDD-kjerne

VSS

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

VSS

PE6

PH0OSC_IN

PA13

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

PH1OSC_ UT

VSS_ANA

VSS

VDD

VDDA VSSA

PA6

VSS

VDD-kjerne

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ PÅ

DDR_ DQ13

DDR_ DQ9

PD7

VDD_ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

PWR_

PG3

PG12 CPU_ PF13

PC0

PC3 VREF+ PB0

PA3

PE5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ PÅ

USB_ DP2

PI5-

USB_

STØVL1 DM1

VSS_ PLL2

PA10

PI7

VSS

Figuren ovenfor viser toppen av pakken view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinout, pinbeskrivelse og alternative funksjoner

STM32MP133C/F

Tabell 6. Forklaring / forkortelser brukt i pinout-tabellen

Navn

Forkortelse

Definisjon

PIN-navn PIN-type
I / O-struktur
Merknader Alternative funksjoner Tilleggsfunksjoner

Med mindre annet er spesifisert, er pinnefunksjonen under og etter tilbakestilling den samme som det faktiske pinnenavnet

Tilførselsstift

Inngang bare pin

Utgang bare pin

I/O

Input/output pin

Analog eller spesialnivåpinne

FT(U/D/PD) 5 V tolerant I/O (med fast pull-up / pull-down / programmerbar pull-down)

DDR

1.5 V, 1.35 V eller 1.2 VI/O for DDR3-, DDR3L-, LPDDR2/LPDDR3-grensesnitt

Analogt signal

RST

Tilbakestillingspinne med svak pull-up-motstand

_f(1) _a(2) _u(3) _h(4)

Alternativ for FT I/O-er I2C FM+ alternativ Analogt alternativ (levert av VDDA for den analoge delen av I/O-en) USB-alternativ (levert av VDD3V3_USBxx for USB-delen av I/O-en) Høyhastighetsutgang for 1.8 V typisk VDD (for SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Svært høyhastighetsalternativ for 1.8 V typisk VDD (for ETH, SPI, SDMMC, QUADSPI, TRACE)

Med mindre annet er spesifisert i en merknad, settes alle I/O-er som flytende innganger under og etter tilbakestilling.

Funksjoner valgt gjennom GPIOx_AFR-registre

Funksjoner direkte valgt/aktivert via perifere registre

1. De relaterte I/O-strukturene i tabell 7 er: FT_f, FT_fh, FT_fvh 2. De relaterte I/O-strukturene i tabell 7 er: FT_a, FT_ha, FT_vha 3. De relaterte I/O-strukturene i tabell 7 er: FT_u 4. De relaterte I/O-strukturene i tabell 7 er: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. De relaterte I/O-strukturene i tabell 7 er: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funksjoner

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS VDD

–

PE11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE14

I/O FT_h

VDDCPU

–

PD0

I/O FT

PH12

I/O FT_fh

PB6

I/O FT_h

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(oppstart)

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(oppstart)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(oppstart)/FMC_AD11

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(oppstart)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinout, pinbeskrivelse og alternative funksjoner

STM32MP133C/F

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_h

–

I/O FT_h

–

I/O FT_h

I/O FT_f

I/O FT_h

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (oppstart)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(oppstart)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(oppstart),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(oppstart)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(oppstart)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(oppstart)

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funksjoner

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSS

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

–

PF9

I/O FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(oppstart),

FMC_NE3

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(oppstart)

–

TIM16_CH1, SPI5_NSS,

UART7_RX(oppstart),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(oppstart),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Pinout, pinbeskrivelse og alternative funksjoner

STM32MP133C/F

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

–

I/O FT_h

–

I/O FT_fh

I/O FT_h

–

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(oppstart),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funksjoner

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

–

J2 J5 L2

VBAT

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ UT1

K2 M2

PC15OSC32_OUT

I/O

(1)

–

OSC32_OUT

F15 N2 U16

VSS

–

K1 M1 M2

PC14OSC32_IN

I/O

(1)

–

OSC32_IN

G7 E3 V16

VSS

–

H9 K6 N15 VDDCORE S

–

M10 M4 N9

VDD

–

G8 E6 W16

VSS

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Pinout, pinbeskrivelse og alternative funksjoner

STM32MP133C/F

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11–N12

VDD

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

TIM17_CH1, UART7_TX(oppstart),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_INN OSC_UT –

58/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funksjoner

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

–

G10 E8 T1

VSS

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
OPPDRAGSFEIL –
–

DS13875 Rev 5

59/219
97

Pinout, pinbeskrivelse og alternative funksjoner

STM32MP133C/F

Pinnummer

Tabell 7. Definisjoner av STM32MP133C/F-kuler (fortsatt)

Ballfunksjoner

PIN-navn (funksjon etter
nullstille)

Alternative funksjoner

Ekstra funksjoner

LFBGA289 TFBGA289 TFBGA320
Pinnetype I/O-struktur
Notater

P4 U4

PF14 (JTCK/SW CLK)

I/O

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

–

I/O FT_a

I/O FT_a I/O FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

–

VDDA

–

VREF-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Dokumenter / Ressurser

STMicroelectronics STM32MP133C F 32-bits Arm Cortex-A7 1 GHz MPU [pdfBrukerhåndbok
STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1 GHz MPU, Arm Cortex-A7 1 GHz MPU, 1 GHz, MPU

Referanser

Brukerhåndbok

STMicroelectronics STM32MP133C F 32-bits Arm Cortex-A7 1 GHz MPU

Spesifikasjoner

Arm Cortex-A7-delsystem

Minner

DDR-kontroller

Vanlige spørsmål

Dokumenter / Ressurser

Referanser

Legg igjen en kommentar

Avbryt svar