STMicroelectronics STM32MP133C F 32-бітний мікропроцесор Arm Cortex-A7 1 ГГц

Технічні характеристики

• Ядро: Arm Cortex-A7
• Пам'ять: зовнішня SDRAM, вбудована SRAM
• Шина даних: 16-бітний паралельний інтерфейс
• Безпека/Захист: Скидання та керування живленням, LPLV-Stop2, режим очікування
• Корпус: LFBGA, TFBGA з мінімальним кроком 0.5 мм
• Управління годинником
• Загальні входи/виходи
• Матриця з'єднань
• 4 контролери прямого доступу до пам'яті (DMA)
• Периферійні пристрої зв'язку: до 29
• Аналогова периферія: 6
• Таймери: до 24, сторожові пристрої: 2
• Апаратне прискорення
• Режим налагодження
• Fuses: 3072-бітний, включаючи унікальний ідентифікатор та HUK для ключів AES 256
• Сумісний з ECOPACK2

Підсистема Arm Cortex-A7

Підсистема Arm Cortex-A7 мікросхеми STM32MP133C/F забезпечує…

Спогади

Пристрій містить зовнішню SDRAM та вбудовану SRAM для зберігання даних…

Контролер DDR

Контролер DDR3/DDR3L/LPDDR2/LPDDR3 керує доступом до пам'яті…

Управління блоком живлення
Схема живлення та система керування забезпечують стабільну подачу електроенергії…

Управління годинником
RCC обробляє розподіл тактових сигналів та конфігурації…

Загальні входи/виходи (GPIO)
GPIO забезпечують можливості інтерфейсу для зовнішніх пристроїв…

Контролер захисту TrustZone
ETZPC підвищує безпеку системи, керуючи правами доступу…

Матриця шинних з'єднань
Матриця спрощує передачу даних між різними модулями…

поширені запитання

З: Яка максимальна кількість підтримуваних периферійних пристроїв зв'язку?
A: STM32MP133C/F підтримує до 29 периферійних пристроїв зв'язку.

З: Скільки аналогових периферійних пристроїв доступно?
A: Пристрій пропонує 6 аналогових периферійних пристроїв для різних аналогових функцій.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 до 1 ГГц, 2×ETH, 2×CAN FD, 2×АЦП, 24 таймери, аудіо, крипто та розширений захист
Datasheet – виробничі дані

особливості
Включає найсучаснішу запатентовану технологію ST
Ядро
· 32-бітний Arm® Cortex®-A7 L1 32 Кбайт I / 32 Кбайт D 128 Кбайт уніфікований кеш другого рівня Arm® NEONTM та Arm® TrustZone®

Спогади
· Зовнішня пам'ять DDR до 1 Гбайта, до LPDDR2/LPDDR3-1066 16-біт, до DDR3/DDR3L-1066 16-біт
· 168 Кбайт внутрішньої SRAM: 128 Кбайт AXI SYSRAM + 32 Кбайт AHB SRAM та 8 Кбайт SRAM у резервному домені
· Подвійний інтерфейс пам'яті Quad-SPI · Гнучкий зовнішній контролер пам'яті з ємністю до
16-бітна шина даних: паралельний інтерфейс для підключення зовнішніх мікросхем та SLC NAND-пам'яті з корекцією помилок до 8 біт
Безпека/захист
· Безпечне завантаження, периферійні пристрої TrustZone®, 12 xtampконтакти, включаючи 5 активних контактівampers
· Температура, об'ємtagе, частота та моніторинг 32 кГц
Скидання та управління живленням
· Живлення від 1.71 В до 3.6 VI/O (5 V-толерантних вводів/виводів) · POR, PDR, PVD та BOR · Вбудовані LDO (USB 1.8 В, 1.1 В) · Резервний регулятор (~0.9 В) · Внутрішні датчики температури · Режими низького енергоспоживання: сплячий режим, зупинка, зупинка за низьким рівнем електроенергії
LPLV-Stop2 та режим очікування

LFBGA

TFBGA

LFBGA289 (14 × 14 мм) Крок 0.8 мм

TFBGA289 (9 × 9 мм) TFBGA320 (11 × 11 мм)
мінімальний крок 0.5 мм

· Збереження DDR у режимі очікування · Елементи керування для супутнього чіпа PMIC

Управління годинником
· Внутрішні генератори: генератор HSI 64 МГц, генератор CSI 4 МГц, генератор LSI 32 кГц
· Зовнішні генератори: генератор HSE 8-48 МГц, генератор LSE 32.768 кГц
· 4 × ФАПЧ з дробовим режимом

Вхід/вихід загального призначення
· До 135 захищених портів вводу/виводу з можливістю переривання
· До 6 пробуджень

Матриця взаємозв'язків
· 2 матриці шин 64-бітне з'єднання Arm® AMBA® AXI, до 266 МГц 32-бітне з'єднання Arm® AMBA® AHB, до 209 МГц

4 контролери DMA для розвантаження процесора
· Загалом 56 фізичних каналів
· 1 x високошвидкісний універсальний головний контролер прямого доступу до пам'яті (MDMA)
· 3 × двопортові DMA з можливостями FIFO та маршрутизатора запитів для оптимального керування периферійними пристроями

вересень 2024 р
Це інформація про продукт у повному виробництві.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

До 29 комунікаційних периферійних пристроїв
· 5 × I2C FM+ (1 Мбіт/с, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Мбіт/с,
Інтерфейс ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Мбіт/с, включаючи 4 з повним дуплексним режимом
Точність аудіо класу I2S через внутрішній аудіо PLL або зовнішній тактовий генератор) (+2 QUADSPI + 4 з USART) · 2 × SAI (стерео аудіо: I2S, PDM, SPDIF Tx) · SPDIF Rx з 4 входами · 2 × SDMMC до 8 біт (SD/e·MMCTM/SDIO) · 2 × CAN контролери з підтримкою протоколу CAN FD · 2 × високошвидкісний хост USB 2.0 або 1 × високошвидкісний хост USB 2.0

+ 1 × високошвидкісний USB 2.0 OTG одночасно · 2 x Ethernet MAC/GMAC IEEE 1588v2 апаратне забезпечення, MII/RMII/RGMII
6 аналогових периферійних пристроїв
· 2 × АЦП з максимальною роздільною здатністю 12 біт, до 5 Msps
· 1 x датчик температури · 1 x цифровий фільтр для сигма-дельта модулятора
(DFSDM) з 4 каналами та 2 фільтрами · Внутрішній або зовнішній опорний сигнал АЦП VREF+
До 24 таймерів і 2 сторожових таймера
· 2 × 32-бітні таймери з лічильником імпульсів до 4 IC/OC/PWM або імпульсним лічильником та входом квадратурного (інкрементального) енкодера
· 2 × 16-бітні розширені таймери · 10 × 16-бітні таймери загального призначення (включаючи
2 базові таймери без ШІМ) · 5 × 16-бітних таймерів з низьким енергоспоживанням · Безпечний час реального часу з точністю до секунди та
апаратний календар · 4 системні таймери Cortex®-A7 (захищені,
незахищений, віртуальний, гіпервізор) · 2 × незалежні сторожові пристрої
Апаратне прискорення
· AES 128, 192, 256 DES/TDES

2 (незалежний, незалежний безпечний) 5 (2 захищені) 4 5 (3 захищені)
4 + 4 (включаючи 2 захищені USART), деякі можуть бути джерелом завантаження
2 (до 4 аудіоканалів), з I2S master/slave, входом PCM, 2 портами SPDIF-TX
Вбудований HSPHY з BCD Вбудований HS PHY з BCD (захищений), може бути джерелом завантаження
2 × HS, спільний для хоста та OTG 4 входи

2 (1 × TTCAN), калібрування годинника, спільний буфер 10 Кбайт, 2 (8 + 8 біт) (захищені), e·MMC або SD можуть бути джерелом завантаження, 2 додаткові незалежні джерела живлення для інтерфейсів SD-карт
1 (двоканальний-чотириканальний) (захищений), може бути джерелом завантаження

–
–
Завантаження
–
Завантаження
Завантаження Завантаження
(1)

Паралельна адреса/дані 8/16-бітний FMC Паралельний АЦП-мультиплексор 8/16-бітний
NAND 8/16-бітна криптографія 10/100M/Gigabit Ethernet DMA
Хеш Генератор справжніх випадкових чисел Запобіжники (одноразово програмовані)

4 × CS, до 4 × 64 Мбайт
Так, 2× CS, SLC, BCH4/8, може бути джерелом завантаження 2 x (MII, RMI, RGMII) з PTP та EEE (захищений)
3 екземпляри (1 захищений), 33-канальний MDMA PKA (із захистом DPA), DES, TDES, AES (із захистом DPA)
(усі захищені) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(захищений) True-RNG (захищений) 3072 ефективних біти (захищений, 1280 бітів доступно для користувача)

–
Черевик –
–

16/219

DS13875 Rev 5

STM32MP133C/F

опис

Таблиця 1. Характеристики STM32MP133C/F та кількість периферійних пристроїв (продовження)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Різне

особливості

LFBGA289

TFBGA289

TFBGA320

GPIO з перериваннями (загальна кількість)

135(2)

Захищені GPIO-виводи, контакти пробудження

всі
6

Tampер-піни (активні tampе)

12 (5)

DFSDM Синхронізований АЦП до 12 біт

4 вхідні канали з 2 фільтрами

–

2(3) (до 5 Msps на 12-бітній шині кожен) (захищений)

АЦП1: 19 каналів, включаючи 1 внутрішній, 18 каналів доступні для

Загальна кількість 12-бітних каналів АЦП (4)

користувач, включаючи 8-кратний диференціал

–

АЦП2: 18 каналів, включаючи 6 внутрішній, 12 каналів доступні для

користувач, включаючи 6-кратний диференціал

Вхідний контакт VREF внутрішнього АЦП VREF+

Вхід 1.65 В, 1.8 В, 2.048 В, 2.5 В або VREF+ –
так

1. QUADSPI може завантажуватися або з виділених GPIO, або за допомогою деяких завантажувальних GPIO FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (див. Таблицю 7: Визначення кульок STM32MP133C/F).
2. Ця загальна кількість GPIO включає чотири JTAG GPIO та три BOOT GPIO з обмеженим використанням (може конфліктувати із підключенням зовнішнього пристрою під час сканування меж або завантаження).
3. Коли використовуються обидва АЦП, тактова частота ядра повинна бути однаковою для обох АЦП, а вбудовані попередні дільники АЦП використовувати не можна.
4. Крім того, є також внутрішні канали: – Внутрішній канал АЦП1: VREFINT – Внутрішні канали АЦП2: температура, внутрішній об'ємtagе-посилання, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Опис 18/219

STM32MP133C/F

Рисунок 1. Блок-схема STM32MP133C/F

постачальники мікросхем

@VDDA

HSI

AXIM: Arm 64-бітний інтерконектор AXI (266 МГц) T

@VDDCPU

GIC

T

Процесор Cortex-A7 650/1000 МГц + MMU + FPU + NEONT

32 тисячі динарів

32 тисячі індійських доларів

CNT (таймер) T

ETM

T

2561K2B8LK2B$L+2$SCU T
асинхронний

128 біти

TT

CSI

LSI

Час налагодженняamp

генератор TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128 КБ

ПЗУ 128 КБ

38

2 x ETH MAC
10/100/1000 (без GMII)

FIFO

TT

T

8 КБ оперативної пам'яті BKPSRAM

T

RNG

T

ХЕШ

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

асинхронний

T

КРИП

T

САЕС

DDRMCE T TZC T

ДДРФІК
T

13

DLY

8b QUADSPI (подвійний) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Керування SDMMC1 DLY)

T

DLYBSD2

(Керування SDMMC2 DLY)

T

DLYBQS

(Керування QUADSPI DLY)

ФІФО ФІФО

ДЛІ ДЛІ

14 8b SDMMC1 Т 14 8b SDMMC2 Т

ФІЗ

2

USBH

2

(2xHS Host)

PLLUSB

FIFO

T

СПС

FIFO

T MDMA 32 канали

AXIMC TT

17 16b Порт трасування

ЕТЗПК

T

МРДГ1

T

@VBAT

ОЧЕС

T

Запобіжники OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Резервні регістри T

@VBAT

2

LSE (32 кГц XTAL)

T

Системний таймінг STGENC

покоління

СТГЕНР

USBPHYC
(Керування USB 2 x PHY)
МРДГ2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Штифти BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/ШІМ 10 16b TIM8/ШІМ

13

SAI1

13

SAI2

9

4-канальний DFSDM

Буфер 10 КБ CCU

4

FDCAN1

4

FDCAN2

ФІФО ФІФО
APB2 (100 МГц)

8 КБ FIFO
APB5 (100 МГц)

APB3 (100 МГц)

APB4

асинхронний AHB2APB

SRAM1 16 КБ SRAM2 8 КБ SRAM3 8 КБ

AHB2APB

DMA1
8 потоки
DMAMUX1
DMA2
8 потоки

DMAMUX2

DMA3
8 потоки

T

PMB (монітор процесу)
DTS (цифровий датчик температури)

томtagе регулятори

@VDDA

Нагляд за постачанням

FIFO

FIFO

FIFO

Матриця 2×2
AHB2APB

64 біти AXI

64-бітний AXI-майстер

32 біти AHB 32 біти AHB головний

32 біти APB

Захист безпеки T TrustZone

AHB2APB

APB2 (100 МГц)

APB1 (100 МГц)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: 32-бітна матриця шини ARM з кількома AHB (209 МГц)
APB6
ФІФО ФІФО ФІФО ФІФО

@VBAT
T
FIFO

HSE (XTAL)

2

ФАПЧ1/2/3/4

T

РКЦ

5

T PWR

9

T

EXTI

16-дод.

176

T

USBO

(OTG HS)

ФІЗ

2

T

12b АЦП1

18

T

12b АЦП2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

ГПІОФ

16b

16

T

ГПІОГ 16б 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Смарт-карта IrDA

5

T

USART2

Смарт-карта IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Фільтр Фільтр Фільтр

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

ЧАС2 ЧАС3 ЧАС4

32b

5

16b

5

16b

5

ЧАС5 ЧАС6 ЧАС7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Смарт-карта IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Фільтр-фільтр

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Смарт-карта IrDA

5

SPI1/I2S1

5

ФІФО ФІФО

ФІФО ФІФО

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Функціональна закінченаview

Функціональна закінченаview

3.1
3.1.1
3.1.2

Підсистема Arm Cortex-A7
особливості
· Архітектура ARMv7-A · 32-кілобайтний кеш інструкцій L1 · 32-кілобайтний кеш даних L1 · 128-кілобайтний кеш другого рівня · Набір інструкцій Arm + Thumb®-2 · Технологія безпеки Arm TrustZone · Розширений SIMD Arm NEON · Розширення DSP та SIMD · VFPv2 з плаваючою комою · Підтримка апаратної віртуалізації · Вбудований модуль трасування (ETM) · Інтегрований універсальний контролер переривань (GIC) зі 4 спільними периферійними перериваннями · Інтегрований універсальний таймер (CNT)
закінченоview
Процесор Cortex-A7 — це дуже енергоефективний процесор для додатків, розроблений для забезпечення високої продуктивності у високоякісних носимих пристроях та інших низькоенергетичних вбудованих і споживчих додатках. Він забезпечує до 20% вищу продуктивність в одному потоку, ніж Cortex-A5, і має аналогічну продуктивність, як і Cortex-A9.
Cortex-A7 поєднує в собі всі функції високопродуктивних процесорів Cortex-A15 та CortexA17, включаючи підтримку віртуалізації в апаратному забезпеченні, NEON та 128-бітний інтерфейс шини AMBA 4 AXI.
Процесор Cortex-A7 базується на енергоефективному 8-дюймовому процесорі.tagконвеєр процесора Cortex-A5. Він також має інтегрований кеш L2, розроблений для низького енергоспоживання, з меншими затримками транзакцій та покращеною підтримкою ОС для обслуговування кешу. Крім того, покращено прогнозування розгалужень та покращено продуктивність системи пам'яті завдяки 64-бітному шляху завантаження, 128-бітним шинам AMBA 4 AXI та збільшеному розміру TLB (256 записів, порівняно зі 128 записами для Cortex-A9 та Cortex-A5), що підвищує продуктивність для великих робочих навантажень, таких як web перегляд.
Технологія Thumb-2
Забезпечує пікову продуктивність традиційного Arm-коду, а також зменшує потребу в пам'яті для зберігання інструкцій до 30%.
Технологія TrustZone
Забезпечує надійне впровадження програм безпеки, починаючи від управління цифровими правами і закінчуючи електронними платежами. Широка підтримка з боку технологічних та галузевих партнерів.

DS13875 Rev 5

19/219
48

Функціональна закінченаview

STM32MP133C/F

НЕОНОВИЙ
Технологія NEON може пришвидшити роботу мультимедіа та алгоритмів обробки сигналів, таких як кодування/декодування відео, 2D/3D графіка, ігри, обробка аудіо та мовлення, обробка зображень, телефонія та синтез звуку. Cortex-A7 забезпечує механізм, який пропонує як продуктивність, так і функціональність блоку обчислень з плаваючою комою (FPU) Cortex-A7, а також реалізацію вдосконаленого набору інструкцій SIMD NEON для подальшого прискорення функцій обробки медіа та сигналів. NEON розширює можливості FPU процесора Cortex-A7, забезпечуючи чотириканальний MAC та додатковий 64- та 128-бітний набір регістрів, що підтримує багатий набір SIMD-операцій над 8-, 16- та 32-бітними цілочисельними та 32-бітними даними з плаваючою комою.
Віртуалізація обладнання
Високоефективна апаратна підтримка для керування даними та арбітражу, завдяки якій кілька програмних середовищ та їхніх програм можуть одночасно отримувати доступ до можливостей системи. Це дозволяє реалізувати надійні пристрої з віртуальними середовищами, добре ізольованими одне від одного.
Оптимізовані кеші L1
Кеші L1, оптимізовані за продуктивністю та енергоспоживанням, поєднують методи мінімальної затримки доступу для максимізації продуктивності та мінімізації енергоспоживання.
Інтегрований контролер кешу другого рівня
Забезпечує низьку затримку та високошвидкісний доступ до кешованої пам'яті на високій частоті або зменшує споживання енергії, пов'язане з доступом до пам'яті поза кристалом.
Блок обчислень з плаваючою комою (FPU) Cortex-A7
FPU забезпечує високопродуктивні інструкції з плаваючою комою одинарної та подвійної точності, сумісні з архітектурою Arm VFPv4, яка програмно сумісна з попередніми поколіннями співпроцесорів Arm з плаваючою комою.
Блок керування Snoop (SCU)
SCU відповідає за керування взаємоз'єднаннями, арбітражем, зв'язком, передачею даних з кешу до кешу та системної пам'яті, когерентністю кешу та іншими можливостями процесора.
Ця системна узгодженість також зменшує складність програмного забезпечення, пов'язану з підтримкою узгодженості програмного забезпечення в межах кожного драйвера ОС.
Загальний контролер переривань (GIC)
Завдяки впровадженню стандартизованого та спроектованого контролера переривань, GIC забезпечує насичений та гнучкий підхід до міжпроцесорної комунікації, маршрутизації та пріоритезації системних переривань.
Підтримка до 192 незалежних переривань під програмним керуванням, з апаратним пріоритетом та маршрутизацією між операційною системою та рівнем програмного керування TrustZone.
Така гнучкість маршрутизації та підтримка віртуалізації переривань в операційній системі забезпечують одну з ключових функцій, необхідних для розширення можливостей рішення, що використовує гіпервізор.

20/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.2
3.2.1
3.2.2

Спогади
Зовнішня SDRAM
Пристрої STM32MP133C/F містять контролер для зовнішньої SDRAM, який підтримує наступне: · LPDDR2 або LPDDR3, 16-бітні дані, до 1 Гбайта, тактова частота до 533 МГц · DDR3 або DDR3L, 16-бітні дані, до 1 Гбайта, тактова частота до 533 МГц
Вбудована SRAM
Усі пристрої мають такі характеристики: · SYSRAM: 128 Кбайт (з програмованою зоною безпеки) · AHB SRAM: 32 Кбайт (захищена) · BKPSRAM (резервна SRAM): 8 Кбайт
Вміст цієї області захищений від можливого небажаного доступу до запису та може зберігатися в режимі очікування або VBAT. BKPSRAM можна визначити (в ETZPC) як доступну лише захищеному програмному забезпеченню.

3.3

Контролер DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL у поєднанні з DDRPHYC забезпечує комплексне рішення інтерфейсу пам'яті для підсистеми пам'яті DDR. · Один 64-бітний інтерфейс портів AMBA з 4 AXI (XPI) · Асинхронний з контролером тактовий генератор AXI · Механізм шифрування пам'яті DDR (DDRMCE) з функцією запису DDR ​​на льоту за допомогою AES-128
шифрування/розшифрування читання. · Підтримувані стандарти:
Специфікація JEDEC DDR3 SDRAM, JESD79-3E для DDR3/3L з 16-бітним інтерфейсом
Специфікація JEDEC LPDDR2 SDRAM, JESD209-2E для LPDDR2 з 16-бітним інтерфейсом
Специфікація JEDEC LPDDR3 SDRAM, JESD209-3B для LPDDR3 з 16-бітним інтерфейсом
· Розширений планувальник та генератор команд SDRAM · Програмована повна ширина даних (16 біт) або половинна ширина даних (8 біт) · Розширена підтримка QoS з трьома класами трафіку на читання та двома класами трафіку на запис · Опції для уникнення голодування трафіком з нижчим пріоритетом · Гарантована узгодженість для запису після читання (WAR) та читання після запису (RAW) на
Порти AXI · Програмована підтримка опцій довжини пакетної передачі (4, 8, 16) · Об'єднання записів, що дозволяє об'єднувати кілька записів за однією адресою в один
один запис · Конфігурація з одним рангом

DS13875 Rev 5

21/219
48

Функціональна закінченаview

STM32MP133C/F

· Підтримка автоматичного входу та виходу з режиму вимкнення SDRAM, спричиненого відсутністю надходження транзакцій протягом програмованого часу
· Підтримка автоматичного входу та виходу зупинки годинника (LPDDR2/3) через відсутність надходження транзакції
· Підтримка автоматичного переходу в режим низького енергоспоживання, спричиненого відсутністю надходження транзакцій протягом програмованого часу через апаратний інтерфейс низького енергоспоживання
· Програмована політика пейджингу · Підтримка автоматичного або програмно-керованого самооновлення входу та виходу · Підтримка глибокого вимкнення живлення з програмним керуванням (LPDDR2 та
LPDDR3) · Підтримка явного оновлення регістрів режиму SDRAM під керуванням програмного забезпечення · Гнучка логіка відображення адрес, що дозволяє відображення рядків, стовпців, специфічних для програми
біти банку · Параметри керування оновленням, що вибираються користувачем · Блок, пов'язаний з DDRPERFM, для моніторингу та налаштування продуктивності
DDRCTRL та DDRPHYC можна визначити (в ETZPC) як доступні лише захищеному програмному забезпеченню.
Основні характеристики DDRMCE (механізм шифрування пам'яті DDR) перелічені нижче: · Інтерфейси головний/підлеглий системної шини AXI (64-бітні) · Вбудоване шифрування (для запису) та дешифрування (для читання) на основі вбудованого брандмауера
програмування · Два режими шифрування на регіон (максимум один регіон): без шифрування (режим обходу),
режим блокового шифрування · Початок і кінець областей, визначених з точністю до 64 Кбайт · Фільтрація за замовчуванням (регіон 0): будь-який наданий доступ · Фільтрація доступу до області: немає
Підтримуваний блоковий шифр: AES Підтримуваний режим ланцюжкового шифрування · Блоковий режим із шифром AES сумісний із режимом ECB, зазначеним у стандарті розширеного шифрування (AES) публікації NIST FIPS 197, з відповідною функцією виведення ключа на основі алгоритму Keccak-400, опублікованого на https://keccak.team webсайт. · Один набір регістрів головного ключа, доступних лише для запису та з можливістю блокування · Порт конфігурації AHB з привілейованим доступом

22/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.4

Контролер адресного простору TrustZone для DDR (TZC)

TZC використовується для фільтрації доступу для читання/запису до контролера DDR відповідно до прав TrustZone та відповідно до незахищеного головного пристрою (NSAID) на максимум дев'яти програмованих регіонах: · Конфігурація підтримується лише довіреним програмним забезпеченням · Один блок фільтрації · Дев'ять регіонів:
Регіон 0 завжди увімкнений і охоплює весь діапазон адрес. Регіони з 1 по 8 мають програмовану базову/кінцеву адресу та можуть бути призначені
будь-який один або обидва фільтри. · Захищені та незахищені дозволи доступу, запрограмовані для кожного регіону · Незахищені доступи, відфільтровані відповідно до NSAID · Регіони, контрольовані одним фільтром, не повинні перекриватися · Режими збоїв з помилкою та/або перериванням · Можливість прийняття = 256 · Логіка гейт-кіпера для ввімкнення та вимкнення кожного фільтра · Спекулятивні доступи

DS13875 Rev 5

23/219
48

Функціональна закінченаview

STM32MP133C/F

3.5

Режими завантаження

Під час запуску джерело завантаження, яке використовується внутрішнім завантажувальним ПЗП, вибирається за допомогою виводу BOOT та байтів OTP.

Таблиця 2. Режими завантаження

BOOT2 BOOT1 BOOT0 Початковий режим завантаження

Коментарі

Очікування вхідного з'єднання:

0

0

0

UART та USB(1)

USART3/6 та UART4/5/7/8 на стандартних контактах

Високошвидкісний USB-пристрій на контактах OTG_HS_DP/DM (2)

0

0

1 Послідовний NOR-спалах (3) Послідовний NOR-спалах на QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC на SDMMC2 (за замовчуванням)(5)(6)

0

1

1

NAND-флеш-пам'ять(3)

SLC NAND флеш-пам'ять на FMC

1

0

0

Завантаження розробника (без завантаження з флеш-пам'яті)

Використовується для отримання доступу для налагодження без завантаження з флеш-пам'яті (4)

1

0

1

SD-карта (3)

SD-карта на SDMMC1 (за замовчуванням)(5)(6)

Очікування вхідного з'єднання:

1

1

0 UART та USB(1)(3) USART3/6 та UART4/5/7/8 на стандартних контактах

Високошвидкісний USB-пристрій на контактах OTG_HS_DP/DM (2)

1

1

1 послідовний NAND-флеш-пам'ять (3) послідовний NAND-флеш-пам'ять на QUADSPI (5)

1. Можна вимкнути за допомогою налаштувань OTP. 2. USB вимагає тактової частоти/кристала HSE (див. AN5474 для отримання інформації про підтримувані частоти з налаштуваннями OTP та без них). 3. Джерело завантаження можна змінити за допомогою налаштувань OTP (наприкладamp(Початкове завантаження на SD-карту, потім e·MMC з налаштуваннями OTP). 4. Ядро Cortex®-A7 у нескінченному циклі перемикання PA13. 5. Виводи за замовчуванням можна змінити за допомогою OTP. 6. Крім того, за допомогою OTP можна вибрати інший інтерфейс SDMMC, відмінний від цього за замовчуванням.

Хоча низькорівневе завантаження виконується за допомогою внутрішніх тактових генераторів, програмні пакети, що постачаються ST, а також основні зовнішні інтерфейси, такі як DDR, USB (але не обмежуючись цим), вимагають підключення кварцового генератора або зовнішнього генератора до контактів HSE.
Див. RM0475 «STM32MP13xx удосконалені 32-бітні мікропроцесори на базі Arm®» або AN5474 «Початок розробки апаратного забезпечення ліній STM32MP13xx» для отримання інформації про обмеження та рекомендації щодо підключення контактів HSE та підтримуваних частот.

24/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.6

Управління електроживленням

3.6.1
Увага:

Схема живлення
· VDD є основним джерелом живлення для вводу/виводу та внутрішніх компонентів, що живляться в режимі очікування. Корисний об'ємtagДіапазон становить від 1.71 В до 3.6 В (типово 1.8 В, 2.5 В, 3.0 В або 3.3 В).
VDD_PLL та VDD_ANA повинні бути з'єднані зіркою з VDD. · VDDDCPU - це виділений том для процесора Cortex-A7.tagпропозиція, значення якої залежить від
бажана частота процесора. Від 1.22 В до 1.38 В у робочому режимі. VDD має бути присутнім перед VDDDCPU. · VDDCORE – це основний цифровий вивід.tagе і зазвичай вимикається в режимі очікування. ТомtagДіапазон у робочому режимі становить від 1.21 В до 1.29 В. VDD має бути присутнім перед VDDCORE. · Вивід VBAT можна підключити до зовнішнього акумулятора (1.6 В < VBAT < 3.6 В). Якщо зовнішній акумулятор не використовується, цей висновок необхідно підключити до VDD. · VDDA – це аналоговий (АЦП/VREF), напруга живленняtagе (від 1.62 В до 3.6 В). Використання внутрішнього VREF+ вимагає VDDA, що дорівнює або перевищує VREF+ + 0.3 В. · Вивід VDDA1V8_REG є виходом внутрішнього регулятора, підключеним внутрішньо до USB PHY та USB PLL. Внутрішній регулятор VDDA1V8_REG увімкнено за замовчуванням і може керуватися програмно. Він завжди вимикається в режимі очікування.
Спеціальний контакт BYPASS_REG1V8 ніколи не повинен бути залишений у вільному стані. Його необхідно підключити або до VSS, або до VDD для активації або деактивації регулювання гучності.tagе-регулятор. Коли VDD = 1.8 В, слід встановити BYPASS_REG1V8. · Вивід VDDA1V1_REG – це вихід внутрішнього регулятора, підключений внутрішньо до USB PHY. Внутрішній регулятор VDDA1V1_REG увімкнено за замовчуванням і може керуватися програмно. Він завжди вимикається в режимі очікування.
· VDD3V3_USBHS – це високошвидкісний USB-блок живлення. Томtagдіапазон від 3.07 В до 3.6 В.
VDD3V3_USBHS не повинен бути присутнім, якщо немає VDDA1V8_REG, інакше STM32MP133C/F може статися незворотне пошкодження. Це має бути забезпечено шляхом ранжування PMIC або за допомогою зовнішнього компонента у випадку реалізації дискретного компонентного блоку живлення.
· VDDSD1 та VDDSD2 – це відповідно блоки живлення для SD-карт SDMMC1 та SDMMC2, що підтримують надшвидкісний режим.
· VDDQ_DDR – це джерело живлення вводу-виводу DDR. Від 1.425 В до 1.575 В для інтерфейсу пам'яті DDR3 (типово 1.5 В).
від 1.283 В до 1.45 В для інтерфейсу пам'яті DDR3L (типово 1.35 В)
від 1.14 В до 1.3 В для інтерфейсу пам'яті LPDDR2 або LPDDR3 (типово 1.2 В)
Під час фаз увімкнення та вимкнення живлення необхідно дотримуватися наступних вимог послідовності живлення:
· Коли VDD нижче 1 В, інші джерела живлення (VDDCORE, VDDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) повинні залишатися нижче VDD + 300 мВ.
· Коли VDD перевищує 1 В, усі джерела живлення незалежні.
Під час фази вимкнення живлення, VDD може тимчасово стати нижчим, ніж у інших джерел живлення, лише якщо енергія, що подається на STM32MP133C/F, залишається нижче 1 мДж. Це дозволяє розряджати зовнішні розділові конденсатори з різними постійними часу під час перехідного процесу вимкнення живлення.

DS13875 Rev 5

25/219
48

Функціональна закінченаview
Версія 3.6
VBOR0 1

Рисунок 2. Послідовність увімкнення/вимкнення живлення

STM32MP133C/F

VDDX(1) VDD

3.6.2
Примітка: 26/219

0.3

Увімкнення

Режим роботи

Вимкнення живлення

час

Недійсна область постачання

VDDX < VDD + 300 мВ

VDDX не залежить від VDD

MSv47490V1

1. VDDX стосується будь-якого блоку живлення серед VDDCORE, VDDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Контролер електропостачання

Пристрої мають вбудовану схему скидання при ввімкненні (POR)/скидання при вимкненні (PDR), поєднану зі схемою скидання при зниженні напруги живлення (BOR):
· Скидання живлення після ввімкнення (POR)
Контролер POR контролює живлення VDD та порівнює його з фіксованим порогом. Пристрої залишаються в режимі скидання, коли VDD нижче цього порогу, · Скидання при вимкненні живлення (PDR)
Контролер PDR контролює живлення VDD. Скидання генерується, коли VDD падає нижче фіксованого порогового значення.
· Скидання збою напруги (BOR)
Контролер BOR контролює живлення VDD. За допомогою байтів опцій можна налаштувати три порогові значення BOR (від 2.1 до 2.7 В). Скидання генерується, коли VDD падає нижче цього порогового значення.
· Скидання VDDCORE при ввімкненні живлення (POR_VDDCORE) Контролер POR_VDDCORE контролює живлення VDDCORE та порівнює його з фіксованим порогом. Домен VDDCORE залишається в режимі скидання, коли VDDCORE нижче цього порогу.
· Скидання живлення VDDCORE (PDR_VDDCORE) Контролер PDR_VDDCORE контролює живлення VDDCORE. Скидання домену VDDCORE генерується, коли VDDCORE падає нижче фіксованого порогу.
· Скидання при увімкненні живлення VDDCPU (POR_VDDCPU) Контролер POR_VDDCPU контролює живлення VDDCPU та порівнює його з фіксованим порогом. Домен VDDCPU залишається в режимі скидання, коли VDDCORE нижче цього порогу.
Вивід PDR_ON зарезервовано для виробничих тестів STMicroelectronics і завжди має бути підключений до VDD у застосунку.

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.7

Стратегія низького енергоспоживання

Існує кілька способів зменшення енергоспоживання STM32MP133C/F: · Зменшення динамічного енергоспоживання шляхом уповільнення тактової частоти процесора та/або
матричні тактові частоти шини та/або керування окремими периферійними тактовими частотами. · Збереження енергоспоживання, коли процесор перебуває в режимі очікування, шляхом вибору одного з доступних низькочастотних
режими живлення відповідно до потреб користувацького застосунку. Це дозволяє досягти найкращого компромісу між коротким часом запуску, низьким енергоспоживанням, а також доступними джерелами пробудження. · Використовуйте DVFS (динамічне регулювання гучності)tagробочі точки (e та масштабування частоти), які безпосередньо керують тактовою частотою процесора, а також вихідним живленням VDDCPU.
Режими роботи дозволяють керувати розподілом тактової частоти між різними частинами системи та живленням системи. Режим роботи системи визначається підсистемою MPU.
Нижче наведено режими низького енергоспоживання підсистеми MPU: · CSleep: Тактові частоти процесора зупиняються, а тактові частоти периферійних пристроїв працюють як
попередньо встановлено в RCC (контролер скидання та тактової частоти). · CStop: Тактові частоти периферійних пристроїв процесора зупинені. · CStandby: VDDCPU OFF
Режими низького енергоспоживання CSleep та CStop переходять у процесор під час виконання інструкцій WFI (очікування переривання) або WFE (очікування події).
Доступні такі режими роботи системи: · Робота (система на повній потужності, VDDCORE, VDDCPU та тактові генератори увімкнені) · Зупинка (тактові генератори вимкнені) · Зупинка низького струму (тактові генератори вимкнені) · Зупинка низького струму (тактові генератори вимкнені, рівень живлення VDDCORE та VDDCPU може бути знижений) · Зупинка низького струму 2 (VDDCPU вимкнено, VDDCORE знижено та тактові генератори вимкнено) · Очікування (VDDCPU, VDDCORE та тактові генератори вимкнено)

Таблиця 3. Режим живлення системи в порівнянні з режимом живлення процесора

Режим живлення системи

ЦП

Режим роботи

CRun або CSleep

Режим зупинки LP-Stop Режим зупинки LPLV Режим зупинки LPLV-Stop2
Режим очікування

CСтоп або CОчікування CОчікування

3.8

Контролер скидання та синхронізації (RCC)

Контролер тактової частоти та скидання керує генерацією всіх тактових сигналів, а також стробуванням тактової частоти та керуванням скиданням системи та периферійних пристроїв. RCC забезпечує високу гнучкість у виборі джерел тактової частоти та дозволяє застосовувати коефіцієнти тактової частоти для покращення енергоспоживання. Крім того, на деяких комунікаційних периферійних пристроях, здатних працювати з

DS13875 Rev 5

27/219
48

Функціональна закінченаview

STM32MP133C/F

3.8.1 3.8.2

два різних домени тактового сигналу (або тактовий сигнал інтерфейсу шини, або тактовий сигнал периферійного пристрою ядра), системну частоту можна змінювати без зміни швидкості передачі даних.
Управління годинником
Пристрої містять чотири внутрішні генератори, два генератори із зовнішнім кварцовим резонатором або резонатором, три внутрішні генератори з швидким часом запуску та чотири схеми ФАПЧ.
RCC отримує такі вхідні сигнали джерел тактового сигналу: · Внутрішні генератори:
Тактовий генератор HSI 64 МГц (точність 1%), тактовий генератор CSI 4 МГц, тактовий генератор LSI 32 кГц · Зовнішні генератори: тактовий генератор HSE 8-48 МГц, тактовий генератор LSE 32.768 кГц
RCC забезпечує чотири PLL: · PLL1, призначений для тактування процесора · PLL2, що забезпечує:
тактові частоти для AXI-SS (включаючи мости APB4, APB5, AHB5 та AHB6) тактові частоти для інтерфейсу DDR ​​· PLL3, що забезпечує: тактові частоти для багаторівневого AHB та матриці периферійної шини (включаючи APB1,
APB2, APB3, APB6, AHB1, AHB2 та AHB4) тактові частоти ядра для периферійних пристроїв · PLL4, призначений для генерації тактових частот ядра для різних периферійних пристроїв
Система запускається з годинником HSI. Потім користувацький застосунок може вибрати конфігурацію годинника.
Джерела скидання системи
Скидання при ввімкненні живлення ініціалізує всі регістри, крім налагоджувального, частини RCC, частини RTC та регістрів стану контролера живлення, а також домену резервного живлення.
Скидання застосунку генерується з одного з наступних джерел: · скидання з контактного майданчика NRST · скидання з сигналів POR та PDR (зазвичай називається скиданням при ввімкненні живлення) · скидання з BOR (зазвичай називається зниженням напруги) · скидання з незалежного сторожового таймера 1 · скидання з незалежного сторожового таймера 2 · скидання програмної системи з Cortex-A7 (CPU) · збій HSE, коли активовано функцію системи безпеки годинника
Скидання системи генерується з одного з наступних джерел: · скидання програми · скидання від сигналу POR_VDDCORE · вихід з режиму очікування в режим виконання

28/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

Скидання процесора MPU генерується з одного з наступних джерел: · системне скидання · щоразу, коли MPU виходить з режиму очікування (CStandby) · програмне скидання MPU з Cortex-A7 (CPU)

3.9

Загальні входи/виходи (GPIO)

Кожен з виводів GPIO може бути налаштований програмно як вихідний (двотактний або з відкритим стоком, з підтягувальним або знижувальним підсиленням або без нього), як вхідний (з підтягувальним або знижувальним підсиленням або без нього) або як периферійний альтернативний пристрій. Більшість виводів GPIO спільно використовуються з цифровими або аналоговими альтернативними функціями. Всі GPIO здатні витримувати високі струми та мають вибір швидкості для кращого управління внутрішнім шумом, споживанням енергії та електромагнітним випромінюванням.
Після скидання всі GPIO переходять в аналоговий режим для зменшення споживання енергії.
Конфігурацію вводу/виводу можна заблокувати за потреби, дотримуючись певної послідовності, щоб уникнути помилкового запису в регістри вводу/виводу.
Усі контакти GPIO можна окремо встановити як безпечні, що означає, що доступ програмного забезпечення до цих GPIO та пов'язаних з ними периферійних пристроїв, визначених як безпечні, обмежений безпечним програмним забезпеченням, що працює на процесорі.

3.10
Примітка:

Контролер захисту TrustZone (ETZPC)
ETZPC використовується для налаштування безпеки TrustZone головних та ведених пристроїв шини з програмованими атрибутами безпеки (захищені ресурси). Наприклад: · Можна запрограмувати розмір захищеної області вбудованої SYSRAM. · Периферійні пристрої AHB та APB можна зробити захищеними або незахищеними. · SRAM AHB можна зробити захищеними або незахищеними.
За замовчуванням, SYSRAM, AHB SRAM та захищені периферійні пристрої налаштовані лише на безпечний доступ, тому вони недоступні для незахищених головних пристроїв, таких як DMA1/DMA2.

DS13875 Rev 5

29/219
48

Функціональна закінченаview

STM32MP133C/F

3.11

Матриця шинних з'єднань
Пристрої оснащені шинною матрицею AXI, однією головною шинною матрицею AHB та шинними мостами, які дозволяють з'єднувати головні пристрої шини з веденими пристроями шини (див. малюнок нижче, крапки позначають увімкнені з'єднання головний/ведений).
Рисунок 3. Матриця шини STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG від MLAHB interconnect USBH

ЦП

ETH1 ETH2

128-бітний

AXIM

M9

M0

М1 М2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Підлеглий пристрій за замовчуванням AXIMC

NIC-400 AXI 64 біти 266 МГц – 10 головних / 10 ведомих пристроїв

Від міжз'єднувача AXIM DMA1 DMA2 USBO DMA3

M0

М1 М2

М3 М4

M5

М6 М7

S0

S1

S2

S3

S4 S5 Міжмережеві з'єднувачі AHB 32 біти 209 МГц – 8 головних / 6 ведених пристроїв

DDRCTRL 533 МГц міст AHB до AHB6 до MLAHB, з'єднувач FMC/NAND QUADSPI SYSRAM 128 КБ ПЗП 128 КБ міст AHB до AHB5 міст APB до APB5 міст APB до DBG APB
Синхронний головний порт AXI 64 Синхронний ведений порт AXI 64 Асинхронний головний порт AXI 64 Асинхронний ведений порт AHB 64 Синхронний головний порт AHB 32 Синхронний ведений порт AHB 32 Асинхронний головний порт AHB 32 Асинхронний ведений порт
Міст до AHB2 SRAM1 SRAM2 SRAM3 До з'єднувача AXIM Міст до AHB4
MSv67511V2

МЛАХБ

30/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.12

Контролери DMA
Пристрої оснащені такими модулями прямого доступу до пам'яті (DMA) для розвантаження активності процесора: · головний модуль прямого доступу до пам'яті (MDMA)
MDMA — це високошвидкісний контролер прямого доступу до пам'яті (DMA), який відповідає за всі типи передачі даних з пам'яті (з периферії до пам'яті, з пам'яті до пам'яті, з пам'яті до периферії) без будь-якої дії процесора. Він має головний інтерфейс AXI. MDMA здатний взаємодіяти з іншими контролерами DMA для розширення стандартних можливостей DMA або безпосередньо керувати запитами DMA периферійних пристроїв. Кожен з 32 каналів може виконувати передачу блоків, повторювану передачу блоків та передачу зв'язаних списків. MDMA можна налаштувати для здійснення безпечної передачі даних до захищеної пам'яті. · три контролери DMA (незахищені DMA1 та DMA2, плюс захищений DMA3). Кожен контролер має двопортовий AHB, що загалом забезпечує 16 незахищених та вісім захищених каналів DMA для виконання передачі блоків на основі FIFO.
Два блоки DMAMUX мультиплексують та направляють периферійні запити DMA до трьох контролерів DMA з високою гнучкістю, максимізуючи кількість одночасно виконуваних запитів DMA, а також генеруючи запити DMA з тригерів периферійного виходу або подій DMA.
DMAMUX1 перетворює запити DMA від незахищених периферійних пристроїв на канали DMA1 та DMA2. DMAMUX2 перетворює запити DMA від захищених периферійних пристроїв на канали DMA3.

3.13

Розширений контролер переривань та подій (EXTI)
Розширений контролер переривань та подій (EXTI) керує пробудженням процесора та системи за допомогою налаштовуваних та прямих входів подій. EXTI надає запити на пробудження до керування живленням, генерує запит на переривання до графічного інтерфейсу (GIC) та події на вхід подій процесора.
Запити на пробудження EXTI дозволяють розбудити систему з режиму зупинки, а процесор — з режимів CStop та CStandby.
Генерацію запитів на переривання та запитів на події також можна використовувати в режимі виконання.
EXTI також включає вибір EXTI IOport.
Кожне переривання або подію можна встановити як безпечне, щоб обмежити доступ лише для безпечного програмного забезпечення.

3.14

Одиниця розрахунку перевірки циклічної надмірності (CRC)
Блок обчислення CRC (циклічної перевірки надлишковості) використовується для отримання CRC-коду за допомогою програмованого полінома.
Серед інших застосувань, методи на основі CRC використовуються для перевірки цілісності передачі даних або зберігання. У рамках стандарту EN/IEC 60335-1 вони пропонують засіб перевірки цілісності флеш-пам'яті. Блок обчислення CRC допомагає обчислювати сигнатуру програмного забезпечення під час виконання, яка порівнюється з еталонною сигнатурою, згенерованою під час з'єднання та збереженою в заданому місці пам'яті.

DS13875 Rev 5

31/219
48

Функціональна закінченаview

STM32MP133C/F

3.15

Гнучкий контролер пам'яті (FMC)
Основні характеристики контролера FMC такі: · Інтерфейс із пристроями зі статичною пам'яттю, включаючи:
NOR-флеш-пам'ять Статична або псевдостатична оперативна пам'ять (SRAM, PSRAM) NAND-флеш-пам'ять з 4-бітним/8-бітним апаратним керуванням корекцією помилок BCH · 8-,16-бітна ширина шини даних · Незалежне керування вибором кристала для кожного банку пам'яті · Незалежна конфігурація для кожного банку пам'яті · FIFO запису
Регістри конфігурації FMC можна зробити безпечними.

3.16

Подвійний інтерфейс пам'яті Quad-SPI (QUADSPI)
QUADSPI — це спеціалізований комунікаційний інтерфейс, призначений для одно-, дво- або чотириканальної флеш-пам'яті SPI. Він може працювати в будь-якому з трьох наступних режимів: · Непрямий режим: усі операції виконуються за допомогою регістрів QUADSPI. · Режим опитування стану: регістр стану зовнішньої флеш-пам'яті періодично зчитується та
У разі встановлення прапора може бути згенеровано переривання. · Режим відображення пам'яті: зовнішня флеш-пам'ять відображається в адресний простір
і сприймається системою як внутрішня пам'ять.
Як пропускну здатність, так і ємність можна збільшити вдвічі за допомогою режиму подвійної флеш-пам'яті, де одночасно здійснюється доступ до двох флеш-пам'ятей Quad-SPI.
QUADSPI пов'язаний з блоком затримки (DLYBQS), що дозволяє підтримувати частоту зовнішніх даних вище 100 МГц.
Регістри конфігурації QUADSPI можуть бути захищеними, як і їх блок затримки.

3.17

Аналого-цифрові перетворювачі (АЦП1, АЦП2)
Пристрої містять два аналого-цифрові перетворювачі, роздільну здатність яких можна налаштувати на 12, 10, 8 або 6 біт. Кожен АЦП використовує до 18 зовнішніх каналів, виконуючи перетворення в режимі одноразового або сканування. У режимі сканування автоматичне перетворення виконується на вибраній групі аналогових входів.
Обидва АЦП мають захищені інтерфейси шини.
Кожен АЦП може обслуговуватися контролером прямого доступу до пам'яті (DMA), що дозволяє автоматичну передачу перетворених значень АЦП до місця призначення без будь-яких програмних дій.
Крім того, функція аналогового сторожового таймера може точно контролювати перетворений об'єм.tage одного, деяких або всіх вибраних каналів. Переривання генерується, коли перетворений обtage виходить за межі запрограмованих порогів.
Для синхронізації аналого-цифрового перетворення та таймерів, АЦП можуть бути запущені будь-яким із таймерів TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 та LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.18

Датчик температури
Пристрої оснащені датчиком температури, який генерує об'ємtage (VTS), що лінійно змінюється з температурою. Цей датчик температури внутрішньо підключений до ADC2_INP12 і може вимірювати температуру навколишнього середовища пристрою в діапазоні від 40 до +125 °C з точністю ±2 %.
Датчик температури має добру лінійність, але його необхідно калібрувати, щоб отримати хорошу загальну точність вимірювання температури. Оскільки зміщення датчика температури змінюється від мікросхеми до мікросхеми через варіації процесу, некалібрований внутрішній датчик температури підходить для застосувань, які виявляють лише зміни температури. Для підвищення точності вимірювання датчика температури кожен пристрій індивідуально калібрується на заводі ST. Дані заводського калібрування датчика температури зберігаються ST в області OTP, яка доступна лише в режимі читання.

3.19

Цифровий датчик температури (DTS)
Пристрої оснащені датчиком температури з частотним виходом. DTS підраховує частоту на основі LSE або PCLK, щоб надати інформацію про температуру.
Підтримуються такі функції: · генерація переривань за температурним порогом · генерація сигналу пробудження за температурним порогом

3.20
Примітка:

Операція VBAT
Домен живлення VBAT містить RTC, резервні регістри та резервну SRAM.
Для оптимізації тривалості роботи від акумулятора ця енергосистема забезпечується напругою VDD, коли вона доступна, або напругою Vol.tage подається на контакт VBAT (коли живлення VDD відсутнє). Живлення VBAT перемикається, коли PDR виявляє, що рівень VDD впав нижче рівня PDR.
ВипtagНапруга на виводі VBAT може бути забезпечена зовнішньою батареєю, суперконденсатором або безпосередньо VDD. В останньому випадку режим VBAT не працює.
Операція VBAT активується, коли VDD відсутній.
Жодна з цих подій (зовнішні переривання, TAMP подія або тривога/події RTC) здатні безпосередньо відновити живлення VDD та примусово вивести пристрій з режиму роботи VBAT. Тим не менш, TAMP Події та сигналізація/події RTC можуть бути використані для генерації сигналу на зовнішню схему (зазвичай PMIC), яка може відновити живлення VDD.

DS13875 Rev 5

33/219
48

Функціональна закінченаview

STM32MP133C/F

3.21

томtagбуфер посилань (VREFBUF)
Пристрої вбудовують томtagбуфер опорних даних, який можна використовувати як об'ємtagпосилання на АЦП, а також як об'ємtagпосилання для зовнішніх компонентів через контакт VREF+. VREFBUF може бути безпечним. Внутрішній VREFBUF підтримує чотири томиtages: · 1.65 В · 1.8 В · 2.048 В · 2.5 В Зовнішній регулятор напругиtagОпорне значення може подаватись через контакт VREF+, коли внутрішній VREFBUF вимкнений.
Малюнок 4. Випtagе еталонний буфер

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Цифровий фільтр для сигма-дельта модулятора (DFSDM)
Пристрої містять один DFSDM з підтримкою двох модулів цифрових фільтрів та чотирьох зовнішніх вхідних послідовних каналів (трансиверів) або, як варіант, чотирьох внутрішніх паралельних входів.
DFSDM підключає зовнішні модулятори до пристрою та виконує цифрову фільтрацію отриманих потоків даних. Модулятори використовуються для перетворення аналогових сигналів у цифрово-послідовні потоки, які є входами DFSDM.
DFSDM також може підключати мікрофони з PDM (імпульсно-щільнісною модуляцією) та виконувати перетворення та фільтрацію PDM в PCM (з апаратним прискоренням). DFSDM має додаткові паралельні входи потоків даних від АЦП або з пам'яті пристрою (через передачу DMA/CPU до DFSDM).
Трансивери DFSDM підтримують кілька форматів послідовного інтерфейсу (для підтримки різних модуляторів). Модулі цифрових фільтрів DFSDM виконують цифрову обробку відповідно до визначених користувачем параметрів фільтра з кінцевою роздільною здатністю АЦП до 24 біт.

34/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

Периферійний пристрій DFSDM підтримує: · Чотири мультиплексовані вхідні цифрові послідовні канали:
налаштовуваний інтерфейс SPI для підключення різних модуляторів налаштовуваний 1-провідний інтерфейс з манчестерським кодуванням PDM (імпульсно-щільнісна модуляція) вхід для мікрофона максимальна вхідна тактова частота до 20 МГц (10 МГц для манчестерського кодування) вихід тактової частоти для модуляторів (від 0 до 20 МГц) · Альтернативні входи з чотирьох внутрішніх цифрових паралельних каналів (роздільна здатність входу до 16 біт): внутрішні джерела: дані АЦП або потоки даних пам'яті (DMA) · Два модулі цифрових фільтрів з регульованою цифровою обробкою сигналу: фільтр Sincx: порядок/тип фільтра (від 1 до 5), перевищенняampінтегратор коефіцієнта Лінга (1 до 1024): овериampкоефіцієнт перетворення (від 1 до 256) · Роздільна здатність вихідних даних до 24 біт, формат вихідних даних зі знаком · Автоматична корекція зміщення даних (зміщення зберігається в регістрі користувачем) · Безперервне або одноразове перетворення · Початок перетворення, що запускається: програмним тригером, внутрішніми таймерами, зовнішніми подіями, початком перетворення синхронно з першим модулем цифрового фільтра (DFSDM) · Аналоговий сторожовий таймер з: регістрами порогових значень низьких та високих значень, спеціалізованим налаштовуваним цифровим фільтром Sincx (порядок = від 1 до 3,
кадриampКоефіцієнт лінгу = від 1 до 32) вхід з кінцевих вихідних даних або з вибраних вхідних цифрових послідовних каналів безперервний моніторинг незалежно від стандартного перетворення · Детектор короткого замикання для виявлення насичених аналогових вхідних значень (нижній та верхній діапазон): лічильник до 8 біт для виявлення від 1 до 256 послідовних 0 або 1 у потоці послідовних даних, що безперервно контролює кожен вхідний послідовний канал · Генерація сигналу розриву у разі події аналогового сторожового таймера або у разі події детектора короткого замикання · Детектор екстремумів: зберігання мінімальних та максимальних значень кінцевих даних перетворення, що оновлюються програмним забезпеченням · Можливість прямого доступу до пам'яті (DMA) для зчитування кінцевих даних перетворення · Переривання: кінець перетворення, переповнення, аналоговий сторожовий таймер, коротке замикання, відсутність тактової частоти вхідного послідовного каналу · «Звичайні» або «введені» перетворення: «звичайні» перетворення можна запитувати в будь-який час або навіть у безперервному режимі
без будь-якого впливу на час «введених» конверсій «введені» конверсії для точного часу та з високим пріоритетом конверсії

DS13875 Rev 5

35/219
48

Функціональна закінченаview

STM32MP133C/F

3.23

Справжній генератор випадкових чисел (RNG)
Пристрої містять один генератор випадкових чисел (ВЧЧ), який видає 32-бітні випадкові числа, згенеровані інтегрованою аналоговою схемою.
Випадковий числовий генератор (ВЗЧ) може бути визначений (в ETZPC) як доступний лише захищеному програмному забезпеченню.
Справжній генератор випадкових чисел (RNG) підключається до захищених периферійних пристроїв AES та PKA через виділену шину (яку не зчитує процесор).

3.24

Криптографічні та хеш-процесори (CRYP, SAES, PKA та HASH)
Пристрої оснащені одним криптографічним процесором, який підтримує передові криптографічні алгоритми, зазвичай необхідні для забезпечення конфіденційності, автентифікації, цілісності даних та невідмовності під час обміну повідомленнями з одноранговим користувачем.
Пристрої також оснащені спеціалізованим захищеним 128- та 256-бітним ключем AES (SAES), стійким до DPA, та апаратним прискорювачем шифрування/дешифрування PKA, зі спеціальною апаратною шиною, недоступною для процесора.
Основні характеристики CRYP: · DES/TDES (стандарт шифрування даних/стандарт потрійного шифрування даних): ECB (електронне
алгоритми ланцюжування (кодова книга) та CBC (ланцюжок шифрованих блоків), 64-, 128- або 192-бітний ключ · AES (розширений стандарт шифрування): алгоритми ланцюжування ECB, CBC, GCM, CCM та CTR (режим лічильника), 128-, 192- або 256-бітний ключ
Основні характеристики універсального HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (захищені алгоритми HASH) · HMAC
Криптографічний прискорювач підтримує генерацію запитів DMA.
CRYP, SAES, PKA та HASH можна визначити (в ETZPC) як доступні лише захищеному програмному забезпеченню.

3.25

Завантаження, безпека та контроль одноразових паролів (BSEC)
BSEC (керування завантаженням, безпекою та OTP) призначений для керування блоком запобіжників OTP (одноразово програмованим), який використовується для вбудованого енергонезалежного сховища конфігурації пристрою та параметрів безпеки. Деякі частини BSEC повинні бути налаштовані як доступні лише захищеному програмному забезпеченню.
BSEC може використовувати OTP-слова для зберігання 256-бітного HWKEY для SAES (безпечний AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.26

Таймери та сторожові собаки
Пристрої включають два таймери з розширеним керуванням, десять таймерів загального призначення (сім з яких захищені), два базові таймери, п'ять таймерів з низьким енергоспоживанням, два сторожові таймери та чотири системні таймери в кожному Cortex-A7.
Усі лічильники таймерів можна заморозити в режимі налагодження.
У таблиці нижче порівнюються характеристики таймерів з розширеним керуванням, загального призначення, базових та малопотужних таймерів.

Тип таймера

Таймер

Таблиця 4. Порівняння функцій таймера

Контррезолюція-
ції

Тип лічильника

Коефіцієнт попереднього дільника

Генерація запитів DMA

Захоплення/порівняння каналів

Додатковий вихід

Максимальний інтерфейс
тактова частота (МГц)

Макс
таймер
тактова частота (МГц)(1)

Розширений TIM1, TIM8 з керуванням

16-бітний

Вгору, будь-яке ціле число вниз, від 1 вгору/вниз до 65536

так

ТІМ2 ТІМ5

32-бітний

Вгору, будь-яке ціле число вниз, від 1 вгору/вниз до 65536

так

ТІМ3 ТІМ4

16-бітний

Вгору, будь-яке ціле число вниз, від 1 вгору/вниз до 65536

так

Будь-яке ціле число

TIM12(2) 16-бітний

Між 1

немає

Загальний

і 65536

мета

ТІМ13(2) ТІМ14(2)

16-бітний

Будь-яке ціле число вгору від 1
і 65536

немає

Будь-яке ціле число

TIM15(2) 16-бітний

Між 1

так

і 65536

ТІМ16(2) ТІМ17(2)

16-бітний

Будь-яке ціле число вгору від 1
і 65536

так

Базовий

ТІМ6, ТІМ7

16-бітний

Будь-яке ціле число вгору від 1
і 65536

так

LPTIM1,

Низька потужність

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-бітний

1, 2, 4, 8, Вгору 16, 32, 64,
128

немає

LPTIM5

6

4

104.5

209

4

немає

104.5

209

4

немає

104.5

209

2

немає

104.5

209

1

немає

104.5

209

2

1

104.5

209

1

1

104.5

209

0

немає

104.5

209

1(3)

немає

104.5 104.5

1. Максимальна частота таймера становить до 209 МГц залежно від біта TIMGxPRE в RCC. 2. Захищений таймер. 3. Немає каналу захоплення на LPTIM.

DS13875 Rev 5

37/219
48

Функціональна закінченаview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Таймери з розширеним керуванням (TIM1, TIM8)
Таймери з розширеним керуванням (TIM1, TIM8) можна розглядати як трифазні ШІМ-генератори, мультиплексовані на 6 каналах. Вони мають комплементарні ШІМ-виходи з програмованими вставленими мертвими часами. Їх також можна розглядати як повноцінні таймери загального призначення. Їхні чотири незалежні канали можна використовувати для: · захоплення вхідного сигналу · порівняння вихідного сигналу · генерації ШІМ (режими вирівнювання по фронту або центру) · одноімпульсного виходу
Якщо їх налаштувати як стандартні 16-бітні таймери, вони мають ті ж функції, що й таймери загального призначення. Якщо їх налаштувати як 16-бітні ШІМ-генератори, вони мають повну можливість модуляції (0-100 %).
Таймер із розширеним керуванням може працювати разом із таймерами загального призначення через функцію зв'язку таймерів для синхронізації або ланцюгової обробки подій.
TIM1 та TIM8 підтримують незалежну генерацію запитів DMA.
Таймери загального призначення (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
У пристрої STM32MP133C/F вбудовано десять синхронізованих таймерів загального призначення (див. відмінності в таблиці 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 та TIM5 базуються на 32-бітному автоматичному перезавантаженні лічильника вгору/вниз та 16-бітному попередньому дільнику, тоді як TIM3 та TIM4 базуються на 16-бітному автоматичному перезавантаженні лічильника вгору/вниз та 16-бітному попередньому дільнику. Всі таймери мають чотири незалежні канали для вхідного захоплення/вихідного порівняння, ШІМ або виходу в одноімпульсному режимі. Це забезпечує до 16 вхідних захоплень/вихідних порівнянь/ШІМ у найбільших корпусах. Ці таймери загального призначення можуть працювати разом або з іншими таймерами загального призначення та таймерами з розширеним керуванням TIM1 та TIM8 через функцію зв'язку таймерів для синхронізації або ланцюгового зв'язку подій. Будь-який з цих таймерів загального призначення може бути використаний для генерації ШІМ-виходів. TIM2, TIM3, TIM4, TIM5 мають незалежну генерацію запитів DMA. Вони здатні обробляти сигнали квадратурного (інкрементального) енкодера та цифрові виходи від одного до чотирьох датчиків Холла. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Ці таймери базуються на 16-бітному лічильнику з автоматичним перезавантаженням та 16-бітному попередньому дільнику. TIM13, TIM14, TIM16 та TIM17 мають один незалежний канал, тоді як TIM12 та TIM15 мають два незалежні канали для вхідного захоплення/вихідного порівняння, ШІМ або одноімпульсного виходу. Їх можна синхронізувати з повнофункціональними таймерами загального призначення TIM2, TIM3, TIM4, TIM5 або використовувати як прості часові бази. Кожен з цих таймерів можна визначити (в ETZPC) як доступний лише захищеному програмному забезпеченню.
Базові таймери (TIM6 та TIM7)
Ці таймери в основному використовуються як загальна 16-бітна база часу.
TIM6 та TIM7 підтримують незалежну генерацію запитів DMA.

38/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.26.4
3.26.5 3.26.6

Таймери з низьким енергоспоживанням (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Кожен таймер з низьким енергоспоживанням має незалежний тактовий генератор і також працює в режимі зупинки, якщо його тактовий генератор синхронізується LSE, LSI або зовнішнім тактовим генератором. LPTIMx здатний виводити пристрій з режиму зупинки.
Ці таймери з низьким енергоспоживанням підтримують такі функції: · 16-бітний лічильник з 16-бітним регістром автоматичного перезавантаження · 16-бітний регістр порівняння · Налаштовуваний вихід: імпульсний, ШІМ · Безперервний/одноразовий режим · Вибір програмного/апаратного запуску входу · Вибір джерела тактової частоти:
джерело внутрішнього тактового сигналу: LSE, LSI, HSI або APB, зовнішнє джерело тактового сигналу через вхід LPTIM (працює навіть без внутрішнього тактового сигналу)
(джерело працює, використовується програмою лічильника імпульсів) · Програмований цифровий фільтр збоїв · Режим енкодера
LPTIM2 та LPTIM3 можна визначити (в ETZPC) як доступні лише захищеному програмному забезпеченню.
Незалежні наглядові органи (IWDG1, IWDG2)
Незалежний сторожовий таймер базується на 12-бітному лічильнику вниз та 8-бітному попередньому дільнику. Він тактується від незалежного внутрішнього 32 кГц RC (LSI) і, оскільки він працює незалежно від основного тактового сигналу, може працювати в режимах зупинки та очікування. IWDG може використовуватися як сторожовий таймер для скидання пристрою у разі виникнення проблеми. Він налаштовується апаратно або програмно за допомогою байтів опцій.
IWDG1 можна визначити (в ETZPC) як доступний лише за допомогою захищеного програмного забезпечення.
Універсальні таймери (Cortex-A7 CNT)
Загальні таймери Cortex-A7, вбудовані в Cortex-A7, живляться значенням від системної генерації синхронізації (STGEN).
Процесор Cortex-A7 забезпечує такі таймери: · фізичний таймер для використання в захищеному та незахищеному режимах
Регістри фізичного таймера розподілені для забезпечення захищених та незахищених копій. · віртуальний таймер для використання в незахищених режимах · фізичний таймер для використання в режимі гіпервізора
Загальні таймери не є периферійними пристроями, що відображаються в пам'яті, і тому доступні лише за допомогою спеціальних інструкцій співпроцесора Cortex-A7 (cp15).

3.27

Генерація системного таймера (STGEN)
Генерація системного синхронізації (STGEN) генерує значення лічильника часу, яке забезпечує узгодженість view часу для всіх універсальних таймерів Cortex-A7.

DS13875 Rev 5

39/219
48

Функціональна закінченаview

STM32MP133C/F

Генерація системного синхронізації має такі ключові особливості: · 64-бітна ширина для уникнення проблем з перемиканням на наступний рівень · Початок з нуля або програмованого значення · Інтерфейс керування APB (STGENC), що дозволяє зберігати та відновлювати значення таймера
під час вимкнення живлення · Інтерфейс APB лише для читання (STGENR), який дозволяє зчитувати значення таймера не-
безпечне програмне забезпечення та інструменти налагодження · Збільшення значення таймера, яке можна зупинити під час налагодження системи
STGENC можна визначити (в ETZPC) як доступний лише захищеному програмному забезпеченню.

3.28

Годинник реального часу (RTC)
RTC забезпечує автоматичне пробудження для керування всіма режимами низького енергоспоживання. RTC — це незалежний BCD-таймер/лічильник, який забезпечує годинник/календар часу доби з програмованими перериваннями тривоги.
RTC також включає періодичний програмований прапор пробудження з можливістю переривання.
Два 32-бітні регістри містять секунди, хвилини, години (12- або 24-годинний формат), день тижня, дату (день місяця), місяць і рік, виражені у двійковому десятковому форматі (BCD). Значення субсекунд також доступне у двійковому форматі.
Підтримується бінарний режим для спрощення керування драйверами програмного забезпечення.
Компенсація для 28-, 29- (високосний рік), 30- та 31-денних місяців виконується автоматично. Також можна виконати компенсацію переходу на літній час.
Додаткові 32-бітні регістри містять програмовані субсекунди, секунди, хвилини, години, день і дату будильника.
Для компенсації будь-яких відхилень у точності кварцового генератора доступна функція цифрового калібрування.
Після скидання резервного домену всі регістри RTC захищені від можливого паразитичного доступу до запису та захищені безпечним доступом.
Доки обсяг поставокtagЯкщо e залишається в робочому діапазоні, час реального часу (RTC) ніколи не зупиняється, незалежно від стану пристрою (режим роботи, режим низького енергоспоживання або скидання).
Основні функції RTC такі: · Календар із субсекундами, секундами, хвилинами, годинами (формат 12 або 24), днем ​​(день
тиждень), дата (день місяця), місяць та рік · Компенсація переходу на літній час, що програмується програмним забезпеченням · Програмований будильник з функцією переривання. Будильник може бути увімкнений будь-яким
комбінація полів календаря. · Блок автоматичного пробудження, що генерує періодичний прапорець, що запускає автоматичне пробудження
переривання · Виявлення опорного тактового генератора: можна використовувати точніший тактовий генератор другого джерела (50 або 60 Гц)
використовується для підвищення точності календаря. · Точна синхронізація із зовнішнім годинником за допомогою функції зсуву на субсекунду · Схема цифрового калібрування (періодична корекція лічильника): точність 0.95 ppm, отримана в
вікно калібрування кілька секунд

40/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

· Часamp функція збереження подій · Зберігання SWKEY у резервних регістрах RTC з прямим доступом до шини SAE (не
(читається процесором) · Масковані переривання/події:
Будильник A Будильник B Переривання пробудження Часamp · Підтримка TrustZone: повністю захищений RTC будильник A, будильник B, таймер пробудження та часamp індивідуальний безпечний чи незахищений
Калібрування RTC виконано в захищеній конфігурації на незахищеній

3.29

Tamper та резервні регістри (TAMP)
32 x 32-бітні резервні регістри зберігаються у всіх режимах низького енергоспоживання, а також у режимі VBAT. Їх можна використовувати для зберігання конфіденційних даних, оскільки їхній вміст захищено...ampсхема виявлення er.
Сім тampвхідні контакти та п'ять тampВихідні контакти er доступні для захисту відampвиявлення ер. Зовнішній тampВиводи er можна налаштувати для виявлення краю, краю та рівня, виявлення рівня з фільтрацією або активного виявлення.ampщо підвищує рівень безпеки шляхом автоматичної перевірки того, що tampконтакти er не розімкнуті та не закорочені зовні.
TAMP основні характеристики · 32 резервні регістри (TAMP_BKPxR) реалізовано в домені RTC, який залишається
вмикається VBAT, коли живлення VDD вимкнено · 12 tampдоступні контакти (сім входів і п'ять виходів) · Будь-який tampвиявлення er може генерувати час реального часуamp подія. · Будь-яка tampВиявлення er стирає резервні регістри. · Підтримка TrustZone:
Тampбезпечна чи незахищена конфігурація. Резервне копіювання реєструє конфігурацію у трьох областях налаштовуваного розміру:
. одна захищена область читання/запису . одна захищена область запису/читання з незахищеним режимом . одна незахищена область читання/запису · Монотонний лічильник

3.30

Інтерфейси міжінтегральних схем (I2C1, I2C2, I2C3, I2C4, I2C5)
Пристрої мають п'ять інтерфейсів I2C.
Інтерфейс шини I2C обробляє зв'язок між STM32MP133C/F та послідовною шиною I2C. Він контролює всі специфічні для шини I2C послідовності, протоколи, арбітраж та синхронізацію.

DS13875 Rev 5

41/219
48

Функціональна закінченаview

STM32MP133C/F

Периферійне обладнання I2C підтримує: · Сумісність зі специфікацією шини I2C та посібником користувача версії 5:
Режими веденого та головного пристроїв, можливість роботи з кількома ведучими пристроями. Стандартний режим (Sm) з бітрейтом до 100 кбіт/с. Швидкий режим (Fm) з бітрейтом до 400 кбіт/с. Швидкий режим Plus (Fm+) з бітрейтом до 1 Мбіт/с та вихідним струмом 20 мА. Режими введення/виведення приводу 7-бітний та 10-бітний режими адресації, кілька 7-бітних адрес ведених пристроїв. Програмований час налаштування та утримання. Додаткове розтягування тактової частоти. Сумісність зі специфікацією шини керування системою (SMBus), версія 2.0: апаратна генерація та перевірка PEC (перевірка помилок пакетів) за допомогою ACK.
Підтримка протоколу розв'язання адрес (ARP) керування Оповіщення SMBus · Сумісність зі специфікацією протоколу керування системою живлення (PMBus™), версія 1.1 · Незалежний тактовий сигнал: вибір незалежних джерел тактового сигналу, що дозволяє швидкості зв'язку I2C бути незалежною від перепрограмування PCLK · Пробудження з режиму зупинки при збігу адрес · Програмовані аналогові та цифрові фільтри шуму · 1-байтовий буфер з можливістю DMA
I2C3, I2C4 та I2C5 можна визначити (в ETZPC) як доступні лише захищеному програмному забезпеченню.

3.31

Універсальний синхронний асинхронний приймач-передавач (USART1, USART2, USART3, USART6 та UART4, UART5, UART7, UART8)
Пристрої мають чотири вбудовані універсальні синхронні приймачі-передавачі (USART1, USART2, USART3 та USART6) та чотири універсальні асинхронні приймачі-передавачі (UART4, UART5, UART7 та UART8). Зведений огляд функцій USARTx та UARTx див. у таблиці нижче.
Ці інтерфейси забезпечують асинхронний зв'язок, підтримку IrDA SIR ENDEC, багатопроцесорний режим зв'язку, однопровідний напівдуплексний режим зв'язку та мають можливість роботи в режимі LIN master/slave. Вони забезпечують апаратне керування сигналами CTS та RTS, а також активацію драйвера RS485. Вони здатні обмінюватися даними зі швидкістю до 13 Мбіт/с.
USART1, USART2, USART3 та USART6 також забезпечують режим смарт-картки (відповідний стандарту ISO 7816) та можливості зв'язку, подібні до SPI.
Усі USART мають тактовий домен, незалежний від тактової частоти процесора, що дозволяє USARTx пробуджувати STM32MP133C/F з режиму зупинки, використовуючи швидкість передачі даних до 200 кбод. Події пробудження з режиму зупинки програмовані та можуть бути:
· виявлення стартового біта
· будь-який отриманий кадр даних
· певний запрограмований кадр даних

42/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

Усі інтерфейси USART можуть обслуговуватися контролером DMA.

Таблиця 5. Функції USART/UART

Режими/функції USART (1)

USART1/2/3/6

UART4/5/7/8

Апаратне управління потоком для модему

X

X

Постійне спілкування за допомогою DMA

X

X

Багатопроцесорний зв’язок

X

X

Синхронний режим SPI (головний/підлеглий)

X

–

Режим смарт-картки

X

–

Однопровідний напівдуплексний зв'язок, блок IrDA SIR ENDEC

X

X

X

X

Режим LIN

X

X

Подвійний тактовий домен та пробудження з режиму низького енергоспоживання

X

X

Переривання таймауту приймача Зв'язок Modbus

X

X

X

X

Автоматичне визначення швидкості передачі даних

X

X

Увімкнення драйвера

X

X

Довжина даних USART

7, 8 та 9 біт

1. X = підтримується.

USART1 та USART2 можна визначити (в ETZPC) як доступні лише захищеному програмному забезпеченню.

3.32

Послідовні периферійні інтерфейси (SPI1, SPI2, SPI3, SPI4, SPI5) взаємоінтегровані звукові інтерфейси (I2S1, I2S2, I2S3, I2S4)
Пристрої оснащені до п'яти інтерфейсів SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 та SPI5), які дозволяють здійснювати зв'язок зі швидкістю до 50 Мбіт/с у режимах головного та підлеглого пристроїв, у напівдуплексному, повнодуплексному та симплексному режимах. 3-бітний дільник забезпечує вісім частот головного режиму, а кадр можна налаштувати від 4 до 16 бітів. Всі інтерфейси SPI підтримують імпульсний режим NSS, режим TI, апаратне обчислення CRC та множення 8-бітних вбудованих FIFO приймача та передавального пристроїв з можливістю DMA.
I2S1, I2S2, I2S3 та I2S4 мультиплексовані з SPI1, SPI2, SPI3 та SPI4. Вони можуть працювати в режимі ведучого або веденого, в режимах повного дуплексного та напівдуплексного зв'язку, а також можуть бути налаштовані для роботи з 16- або 32-бітною роздільною здатністю як вхідний або вихідний канал. АудіоampПідтримуються частоти від 8 кГц до 192 кГц. Усі інтерфейси I2S підтримують множину 8-бітних вбудованих приймальних та передаваних FIFO з можливістю прямого доступу до пам'яті (DMA).
SPI4 та SPI5 можна визначити (в ETZPC) як доступні лише захищеному програмному забезпеченню.

3.33

Послідовні аудіоінтерфейси (SAI1, SAI2)
Пристрої мають два SAI, що дозволяють розробляти безліч стерео- або моно-аудіопротоколів.

DS13875 Rev 5

43/219
48

Функціональна закінченаview

STM32MP133C/F

такі як I2S, вирівнювання за LSB або MSB, PCM/DSP, TDM або AC'97. Вихід SPDIF доступний, коли аудіоблок налаштовано як передавач. Щоб забезпечити такий рівень гнучкості та можливості реконфігурації, кожен SAI містить два незалежних аудіопідблоки. Кожен блок має власний генератор тактових частот та контролер лінії вводу/виводу. АудіоampПідтримуються частоти до 192 кГц. Крім того, завдяки вбудованому інтерфейсу PDM можна підтримувати до восьми мікрофонів. SAI може працювати в головній або веденій конфігурації. Аудіопідблоки можуть бути приймачем або передавачем і можуть працювати синхронно або асинхронно (відносно іншого). SAI можна з'єднати з іншими SAI для синхронної роботи.

3.34

Інтерфейс приймача SPDIF (SPDIFRX)
SPDIFRX розроблений для отримання потоку S/PDIF, що відповідає стандартам IEC-60958 та IEC-61937. Ці стандарти підтримують прості стереопотоки аж до високочастотних.ampнизька швидкість та стиснутий багатоканальний об'ємний звук, такий як ті, що визначені Dolby або DTS (до 5.1).
Основні характеристики SPDIFRX такі: · Доступно до чотирьох входів · Автоматичне визначення швидкості передачі символів · Максимальна швидкість передачі символів: 12.288 МГц · Підтримка стереопотоку від 32 до 192 кГц · Підтримка аудіо IEC-60958 та IEC-61937, споживчих застосувань · Керування бітами парності · Зв'язок за допомогою DMA для аудіоampлес · Зв'язок з використанням DMA для керування та інформації про користувацький канал · Можливості переривання
Приймач SPDIFRX забезпечує всі необхідні функції для визначення швидкості передачі символів та декодування вхідного потоку даних. Користувач може вибрати потрібний вхід SPDIF, і коли доступний дійсний сигнал, SPDIFRX повторно...ampобробляє вхідний сигнал, декодує манчестерський потік та розпізнає кадри, підкадри та блоки. SPDIFRX передає на процесор декодовані дані та пов'язані з ними прапорці стану.
SPDIFRX також пропонує сигнал під назвою spdif_frame_sync, який перемикається на частоту субкадрів S/PDIF, що використовується для обчислення точного s.ampшвидкість для алгоритмів дрейфу годинника.

3.35

Інтерфейси захищеного цифрового введення/виведення MultiMediaCard (SDMMC1, SDMMC2)
Два інтерфейси захищеного цифрового вводу/виводу MultiMediaCard (SDMMC) забезпечують інтерфейс між шиною AHB та картами пам'яті SD, картами SDIO та пристроями MMC.
Функції SDMMC включають наступне: · Відповідність специфікації вбудованої системи мультимедійних карт версії 5.1
Підтримка картою трьох різних режимів шини даних: 1-бітний (за замовчуванням), 4-бітний та 8-бітний

44/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

(Швидкість HS200 SDMMC_CK обмежена максимально дозволеною швидкістю вводу/виводу) (HS400 не підтримується)
· Повна сумісність з попередніми версіями MultiMediaCards (зворотна сумісність)
· Повна відповідність специфікаціям карт пам'яті SD версії 4.1 (швидкість SDR104 SDMMC_CK обмежена максимально дозволеною швидкістю вводу/виводу, режими SPI та UHS-II не підтримуються)
· Повна відповідність специфікації карти SDIO версії 4.0. Підтримка карти двох різних режимів шини даних: 1-бітний (за замовчуванням) та 4-бітний (швидкість SDR104 SDMMC_CK обмежена максимально дозволеною швидкістю вводу/виводу, режими SPI та UHS-II не підтримуються).
· Передача даних до 208 Мбайт/с для 8-бітного режиму (залежно від максимально дозволеної швидкості вводу/виводу)
· Вихідні дані та команди дозволяють сигналам керувати зовнішніми двонаправленими драйверами
· Виділений контролер DMA, вбудований в інтерфейс хоста SDMMC, що забезпечує високошвидкісну передачу даних між інтерфейсом та SRAM
· Підтримка зв'язаного списку IDMA
· Спеціальні блоки живлення VDDSD1 та VDDSD2 для SDMMC1 та SDMMC2 відповідно, що усуває необхідність вставки регулятора рівня в інтерфейс SD-карти в режимі UHS-I
Лише деякі GPIO для SDMMC1 та SDMMC2 доступні на виділеному контакті живлення VDDSD1 або VDDSD2. Вони є частиною стандартних завантажувальних GPIO для SDMMC1 та SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Їх можна ідентифікувати в таблиці альтернативних функцій за сигналами із суфіксом «_VSD1» або «_VSD2».
Кожен SDMMC пов'язаний з блоком затримки (DLYBSD), що дозволяє підтримувати частоту зовнішніх даних вище 100 МГц.
Обидва інтерфейси SDMMC мають захищені порти конфігурації.

3.36

Мережа контролера (FDCAN1, FDCAN2)
Підсистема мережі контролера (CAN) складається з двох модулів CAN, спільної оперативної пам'яті повідомлень та блоку калібрування годинника.
Обидва модулі CAN (FDCAN1 та FDCAN2) відповідають стандарту ISO 11898-1 (специфікація протоколу CAN версії 2.0 частина A, B) та специфікації протоколу CAN FD версії 1.0.
10-кілобайтна оперативна пам'ять для повідомлень реалізує фільтри, приймальні FIFO, буфери приймання, передавальні FIFO подій та буфери передачі (плюс тригери для TTCAN). Ця оперативна пам'ять для повідомлень використовується спільно між двома модулями FDCAN1 та FDCAN2.
Блок калібрування загального тактового сигналу є додатковим. Його можна використовувати для генерації каліброваного тактового сигналу як для FDCAN1, так і для FDCAN2 з внутрішнього RC-генератора HSI та PLL, шляхом оцінки повідомлень CAN, отриманих FDCAN1.

DS13875 Rev 5

45/219
48

Функціональна закінченаview

STM32MP133C/F

3.37

Високошвидкісний хост універсальної послідовної шини (USBH)
Пристрої оснащені одним високошвидкісним USB-хостом (до 480 Мбіт/с) з двома фізичними портами. USBH підтримує як низькошвидкісний, так і повношвидкісний (OHCI), а також високошвидкісний (EHCI) режими роботи незалежно на кожному порту. Він інтегрує два приймачі, які можна використовувати для низькошвидкісного (1.2 Мбіт/с), повношвидкісного (12 Мбіт/с) або високошвидкісного (480 Мбіт/с) режиму роботи. Другий високошвидкісний приймач використовується спільно з високошвидкісним OTG.
USBH сумісний зі специфікацією USB 2.0. Контролери USBH потребують спеціальних тактових частот, які генеруються PLL всередині високошвидкісного PHY USB.

3.38

Високошвидкісний USB-порт (OTG)
Пристрої оснащені одним високошвидкісним (до 480 Мбіт/с) пристроєм/хостом/периферійним пристроєм OTG USB OTG. OTG підтримує як повношвидкісну, так і високошвидкісну роботу. Приймач-передавач для високошвидкісної роботи (480 Мбіт/с) використовується спільно з другим портом USB Host.
USB OTG HS сумісний зі специфікацією USB 2.0 та специфікацією OTG 2.0. Він має програмно-налаштовувані налаштування кінцевої точки та підтримує режим призупинення/відновлення. Контролери USB OTG потребують виділеного тактового сигналу 48 МГц, який генерується PLL всередині RCC або всередині високошвидкісного USB PHY.
Основні характеристики USB OTG HS перелічені нижче: · Комбінований розмір FIFO Rx та Tx 4 Кбайт з динамічним визначенням розміру FIFO · Підтримка SRP (протокол запиту на сеанс) та HNP (протокол узгодження хоста) · Вісім двонаправлених кінцевих точок · 16 хост-каналів з періодичною підтримкою OUT · Програмне забезпечення, що налаштовується для режимів роботи OTG1.3 та OTG2.0 · Підтримка USB 2.0 LPM (керування живленням каналу) · Підтримка специфікації заряджання акумулятора версії 1.2 · Підтримка HS OTG PHY · Внутрішній USB DMA · HNP/SNP/IP всередині (зовнішній резистор не потрібен) · Для режимів OTG/Host потрібен вимикач живлення на випадок, якщо підключені пристрої з живленням від шини
підключений.
Порт конфігурації USB OTG може бути безпечним.

46/219

DS13875 Rev 5

STM32MP133C/F

Функціональна закінченаview

3.39

MAC-інтерфейси Gigabit Ethernet (ETH1, ETH2)
Пристрої забезпечують два гігабітні контролери доступу до середовища (GMAC), сумісні зі стандартом IEEE-802.3-2002, для зв'язку в локальній мережі Ethernet через стандартний середньо-незалежний інтерфейс (MII), зменшений середньо-незалежний інтерфейс (RMII) або зменшений гігабітний середньо-незалежний інтерфейс (RGMII).
Для підключення пристроїв до фізичної шини локальної мережі (вита пара, оптоволоконний кабель тощо) потрібен зовнішній фізичний інтерфейсний пристрій (PHY). PHY підключається до порту пристрою за допомогою 17 сигналів для MII, 7 сигналів для RMII або 13 сигналів для RGMII, і може бути тактований з використанням 25 МГц (MII, RMII, RGMII) або 125 МГц (RGMII) від STM32MP133C/F або від PHY.
Пристрої мають такі характеристики: · Режими роботи та PHY-інтерфейси
Швидкість передачі даних 10, 100 та 1000 Мбіт/с. Підтримка як повнодуплексного, так і напівдуплексного режимів. Фізичні інтерфейси MII, RMII та RGMII. Контроль обробки. Багаторівнева фільтрація пакетів: фільтрація MAC-адрес джерела (SA) та пункту призначення (DA).
адреса з ідеальним та хеш-фільтром, VLAN tagФільтрація на основі -досконалого та хеш-фільтра, фільтрація рівня 3 за IP-адресою джерела (SA) або призначення (DA), фільтрація рівня 4 за портом джерела (SP) або призначення (DP). Обробка подвійної VLAN: додавання до двох VLAN. tags у тракті передачі, tag Фільтрація в тракті отримання Підтримка IEEE 1588-2008/PTPv2 Підтримка мережевої статистики з лічильниками RMON/MIB (RFC2819/RFC2665) · Обробка апаратного розвантаження Вставка або видалення преамбули та даних початку кадру (SFD) Механізм розвантаження контрольної суми цілісності для IP-заголовка та корисного навантаження TCP/UDP/ICMP: розрахунок та вставка контрольної суми передачі, розрахунок та порівняння контрольної суми отримання Автоматична відповідь на ARP-запит з MAC-адресою пристрою Сегментація TCP: автоматичне розділення великого переданого TCP-пакета на кілька малих пакетів · Режим низького енергоспоживання Енергоефективний Ethernet (стандарт IEEE 802.3az-2010) Віддалене пробудження пакетів та виявлення AMD Magic PacketTM
Як ETH1, так і ETH2 можна запрограмувати як безпечні. У безпечному режимі транзакції через інтерфейс AXI є безпечними, а регістри конфігурації можна змінювати лише за допомогою безпечного доступу.

DS13875 Rev 5

47/219
48

Функціональна закінченаview

STM32MP133C/F

3.40

Налагодження інфраструктури
Пристрої пропонують такі функції налагодження та трасування для підтримки розробки програмного забезпечення та системної інтеграції: · Налагодження точок зупинки · Трасування виконання коду · Програмна інструментаріум · JTAG Порт налагодження · Порт налагодження через послідовний кабель · Вхід та вихід тригера · Порт трасування · Компоненти налагодження та трасування Arm CoreSight
Налагодженням можна керувати за допомогою JTAGПорт доступу до налагодження /serial-wire з використанням стандартних галузевих інструментів налагодження.
Порт трасування дозволяє збирати дані для реєстрації та аналізу.
Доступ для налагодження до захищених областей забезпечується сигналами автентифікації в BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Розпіновка, опис виводів та альтернативні функції

4

Розпіновка, опис виводів та альтернативні функції

Рисунок 5. Балансувальний вивід STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ СКИДАННЯ

F

PG10

PG5

PG8

PH2

PH8

ВДДКПУ

VDD

ВДДКПУ ВДДКПУ

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

ВДДКПУ

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
OUT

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

РЕГ

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ РЕГ

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

РЕГІСТР БАЙПАСУ 1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

На малюнку вище показано верхню частину упаковки view.

DS13875 Rev 5

49/219
97

Розпіновка, опис виводів та альтернативні функції

STM32MP133C/F

Рисунок 6. Балансувальний вивід STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

ВДДКПУ

PB7

ВДДКПУ

PD12

ВДДКПУ

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ СКИДАННЯ

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

ВДДКПУ

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

ВДДКПУ

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

ВДДКПУ

VSS

VDDCORE

PH11

PI3

PF9

PG6

РЕГІСТР БАЙПАСУ 1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ РЕГ

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
OUT

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ РЕГ

VDD3V3_ USBHS

USB_DM1

PI7

На малюнку вище показано верхню частину упаковки view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Розпіновка, опис виводів та альтернативні функції

Рисунок 7. Балансувальний вивід STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

ПЕ13 ПЕ12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

ПК10 ПК12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

ПЕ10 ПБ12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

Процесор VDD

PE1

PD15

Процесор VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

Процесор VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

Процесор VDD

VSS

VDD

Процесор VDD

Ядро VDD

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

Ядро VDD

VSS

VDD

Ядро VDD

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_СКИДАННЯ
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

Процесор VDD

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

Процесор VDD
Ядро VDD
VSS
VDD

VSS

VSS

VSS

VSS

VSS

Ядро VDD

VSS

VSS

Ядро VDD

VSS

VSS

VSS

VSS

VSS

VDD

Ядро VDD

VSS

VDD

Ядро VDD

VDDQ_ DDR
VSS
VDDQ_ DDR
Ядро VDD

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

РДР_ АТО

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

Ядро VDD

VSS

VDD

Ядро VDD

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

ВИХІД PH1OSC_

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

Ядро VDD

VSS

VDD VDDQ_ CORE DDR

VSS

ЖИВЛЕННЯ УВІМК.

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

Нью-Джерсі TRST

VDDA1 V1_ РЕГ

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 ЦП_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ РЕГ

VSS

РЕГІСТРАЦІЯ БАЙПАСУ
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ УВІМК.

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

На малюнку вище показано верхню частину упаковки view.

MSv65068V5

DS13875 Rev 5

51/219
97

Розпіновка, опис виводів та альтернативні функції

STM32MP133C/F

Таблиця 6. Легенда / абревіатури, що використовуються в таблиці розписування

Ім'я

Абревіатура

Визначення

Назва штифта Тип штифта
Структура введення / виводу
Примітки Альтернативні функції Додаткові функції

Якщо не вказано інше, функція виводу під час та після скидання така ж, як і фактична назва виводу.

S

Штифт живлення

I

Введіть лише PIN-код

O

Виводити тільки штифт

I/O

Вхідний/вихідний контакт

A

Аналоговий або спеціальний рівень контакту

FT(U/D/PD) толерантний вхід/вихід 5 В (з фіксованим підтягувальним/знижувальним/програмованим підтягувальним)

DDR

1.5 В, 1.35 В або 1.2 В/В для інтерфейсів DDR3, DDR3L, LPDDR2/LPDDR3

A

Аналоговий сигнал

RST

Контакт скидання зі слабким підтягувальним резистором

_f(1) _a(2) _u(3) _h(4)

Опція для FT вводу/виводу Опція I2C FM+ Аналогова опція (постачається VDDA для аналогової частини вводу/виводу) Опція USB (постачається VDD3V3_USBxx для USB-частини вводу/виводу) Високошвидкісний вихід для типової напруги VDD 1.8 В (для SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Дуже швидкісний варіант для типового VDD 1.8 В (для ETH, SPI, SDMMC, QUADSPI, TRACE)

Якщо не зазначено інше в примітці, всі входи/виходи встановлюються як плаваючі входи під час та після скидання.

Функції, вибрані через регістри GPIOx_AFR

Функції, що вибираються/вмикаються безпосередньо через периферійні регістри

1. Пов'язані структури вводу/виводу в Таблиці 7: FT_f, FT_fh, FT_fvh 2. Пов'язані структури вводу/виводу в Таблиці 7: FT_a, FT_ha, FT_vha 3. Пов'язані структури вводу/виводу в Таблиці 7: FT_u 4. Пов'язані структури вводу/виводу в Таблиці 7: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Пов'язані структури вводу/виводу в Таблиці 7: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Розпіновка, опис виводів та альтернативні функції

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

Введення/виведення FT_h

VSS VDD

S

–

S

–

PE11

Введення/виведення FT_vh

PF5

Введення/виведення FT_h

PD3

Введення/виведення FT_f

PE14

Введення/виведення FT_h

ВДДКПУ

S

–

PD0

Введення/виведення FT

PH12

Введення/виведення FT_fh

PB6

Введення/виведення FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(завантаження)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(завантаження)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(завантаження)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(завантаження)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Розпіновка, опис виводів та альтернативні функції

STM32MP133C/F

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

Введення/виведення FT

Введення/виведення FT_fh

Введення/виведення FT_f

Введення/виведення FT_h

S

–

Введення/виведення FT_h

S

–

Введення/виведення FT_h

Введення/виведення FT_f

Введення/виведення FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (завантаження)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(завантаження)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(завантаження),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(завантаження)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(завантаження)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(завантаження)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Розпіновка, опис виводів та альтернативні функції

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Введення/виведення FT_h

VDDCPU PG5

S

–

Введення/виведення FT_h

PG15

Введення/виведення FT_h

PG10

Введення/виведення FT_h

VSS

S

–

PF10

Введення/виведення FT_h

VDDCORE S

–

PF6

Введення/виведення FT_vh

VSS VDD

S

–

S

–

PF9

Введення/виведення FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1 (завантаження),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(завантаження)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX (завантаження),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(завантаження),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Розпіновка, опис виводів та альтернативні функції

STM32MP133C/F

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 ПК13

Введення/виведення FT_h

S

–

Введення/виведення FT_h

S

–

Введення/виведення FT_fh

Введення/виведення FT_fh

Введення/виведення FT_h

S

–

S

–

Введення/виведення FT

Введення/виведення FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(завантаження),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, ТAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Розпіновка, опис виводів та альтернативні функції

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

J3 J4 N5

PI2

Введення/виведення FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

К5 Н4 П4

PI1

Введення/виведення FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

Ф13 П2 М13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

Л4 Н3 П5

PI0

Введення/виведення FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ ВИХІД1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

Ф15 Н2 У16

VSS

S

–

–

–

–

К1 М1 М2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

М10 М4 Н9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

Л2 П3 Н2

PF4

Введення/виведення FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

М2 J8 P2

PA8

Вхід/вихід FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

Л1 Т1 Н1

PE2

Введення/виведення FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Розпіновка, опис виводів та альтернативні функції

STM32MP133C/F

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

М1 J7 P3

PF7

Введення/виведення FT_vh –

М3 Р1 Р2

PG11

Введення/виведення FT_vh –

L3 J6 N3

PH6

Вхід/вихід FT_fh –

N2 P4 R1

PG1

Введення/виведення FT_vh –

М11 – Н12

VDD

S

–

–

N1 R2 T2

PE6

Введення/виведення FT_vh –

P1 P1 T3 PH0-OSC_IN Вхід/Вихід FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT Вхід/Вихід FT

–

R2 T2 R3

PH3

Вхід/вихід FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX (завантаження),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
ВХІД_ОСБ ВИХІД_ОСБ –

58/219

DS13875 Rev 5

STM32MP133C/F

Розпіновка, опис виводів та альтернативні функції

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

П5 Н2 П1

PG3

Введення/виведення FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

Введення/виведення FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

Т1 Л6 В2

PG12

Введення/виведення FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

Н3 Р3 В1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Введення/виведення FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

ПОСИЛАННЯ_КЛК,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

Введення/виведення FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 ЖИВЛЕННЯ_ЦЕНТРА_УВІМК. ВИМК.

–

–

Т2 N5 Y1

PA11

Введення/виведення FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

Н5 М6 АА2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

Введення/виведення FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
ЗБІЙ ЗАГРУЗКИ –
–

DS13875 Rev 5

59/219
97

Розпіновка, опис виводів та альтернативні функції

STM32MP133C/F

PIN-код

Таблиця 7. Визначення кульок STM32MP133C/F (продовження)

Функції м'яча

Назва виводу (функція після
скинути)

Альтернативні функції

Додаткові функції

LFBGA289 TFBGA289 TFBGA320
Структура вводу/виводу контактного типу
Примітки

П4 У4

Y2

PF14 (JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

Вхід/вихід FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

Вхід/вихід FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

Р4 К8 АА3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

Введення/виведення FT_a

Вхід/вихід FT_a Вхід/вихід FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

Т3 Т4 В5

SAI1_SCK_A, SAI1_CK2,

PC0

Введення/виведення FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

Т4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

Введення/виведення FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
АЦП1_INP3, АЦП2_INP3
АЦП1_INP1, АЦП2_INP1
ADC1_INP2
АЦП1_INP0, АЦП1_INN1, АЦП2_INP0, АЦП2_INN1, ТAMP_IN3
АЦП1_INP6, АЦП1_INP2
–

60/219

DS13875 Rev 5

STM3

Документи / Ресурси

STMicroelectronics STM32MP133C F 32-бітний мікропроцесор Arm Cortex-A7 1 ГГц [pdfПосібник користувача STM32MP133C F 32-бітний процесор Arm Cortex-A7 1 ГГц, STM32MP133C, F 32-бітний процесор Arm Cortex-A7 1 ГГц, процесор Arm Cortex-A7 1 ГГц, 1 ГГц, процесор

Список літератури

• Посібник користувача