MPU STMicroelectronics STM32MP133C F de 32 bits Arm Cortex-A7 a 1 GHz

Especificacions

• Nucli: Còrtex del braç-A7
• Memòries: SDRAM externa, SRAM integrada
• Bus de dades: interfície paral·lela de 16 bits
• Seguretat: Reinici i gestió d'energia, LPLV-Stop2, Standby
• Paquet: LFBGA, TFBGA amb un pas mínim de 0.5 mm
• Gestió del rellotge
• Entrades/sortides d'ús general
• Matriu d'interconnexió
• 4 controladors DMA
• Perifèrics de comunicacions: Fins a 29
• Perifèrics analògics: 6
• Temporitzadors: Fins a 24, Watchdogs: 2
• Acceleració de maquinari
• Mode de depuració
• Fusibles: 3072 bits, incloent-hi ID únic i HUK per a claus AES 256
• Compatible amb ECOPACK2

Subsistema Arm Cortex-A7

El subsistema Arm Cortex-A7 de l'STM32MP133C/F proporciona…

Records

El dispositiu inclou SDRAM externa i SRAM integrada per a l'emmagatzematge de dades…

Controlador DDR

El controlador DDR3/DDR3L/LPDDR2/LPDDR3 gestiona l'accés a la memòria…

Gestió del subministrament d'energia
L'esquema de subministrament d'energia i el supervisor garanteixen un subministrament d'energia estable...

Gestió del rellotge
L'RCC gestiona la distribució i les configuracions del rellotge…

Entrades/sortides d'ús general (GPIO)
Els GPIO proporcionen capacitats d'interfície per a dispositius externs…

Controlador de protecció TrustZone
L'ETZPC millora la seguretat del sistema gestionant els drets d'accés…

Matriu d'interconnexió de bus
La matriu facilita la transferència de dades entre diferents mòduls…

Preguntes freqüents

P: Quin és el nombre màxim de perifèrics de comunicació compatibles?
A: L'STM32MP133C/F admet fins a 29 perifèrics de comunicació.

P: Quants perifèrics analògics hi ha disponibles?
A: El dispositiu ofereix 6 perifèrics analògics per a diverses funcions analògiques.

"`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 fins a 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 temporitzadors, àudio, criptografia i seguretat avançada
Full de dades: dades de producció

Característiques
Inclou tecnologia patentada ST d'última generació
Nucli
· Arm® Cortex®-A32 de 7 bits L1, 32 kbytes I / 32 kbytes D, memòria cau de nivell 128 unificada de 2 kbytes, Arm® NEONTM i Arm® TrustZone®

Records
· Memòria DDR externa fins a 1 Gbyte fins a LPDDR2/LPDDR3-1066 de 16 bits fins a DDR3/DDR3L-1066 de 16 bits
· 168 Kbytes de SRAM interna: 128 Kbytes d'AXI SYSRAM + 32 Kbytes d'AHB SRAM i 8 Kbytes de SRAM al domini de còpia de seguretat
· Interfície de memòria Quad-SPI dual · Controladora de memòria externa flexible amb fins a
Bus de dades de 16 bits: interfície paral·lela per connectar circuits integrats externs i memòries NAND SLC amb ECC de fins a 8 bits
Seguretat
· Arrencada segura, perifèrics TrustZone®, 12 xtamppins er incloent 5 x t actiuampers
· Temperatura, vol.tage, freqüència i monitorització de 32 kHz
Restabliment i gestió d'energia
· Alimentació d'1.71 V a 3.6 VI/S (5 E/S tolerants a V) · POR, PDR, PVD i BOR · LDO integrats en un xip (USB 1.8 V, 1.1 V) · Regulador de reserva (~0.9 V) · Sensors de temperatura interns · Modes de baix consum: Suspensió, Aturada, Aturada LPLV,
LPLV-Stop2 i Standby

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Pas 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
pas mínim 0.5 mm

· Retenció de DDR en mode de repòs · Controls per al xip complementari PMIC

Gestió del rellotge
· Oscil·ladors interns: oscil·lador HSI de 64 MHz, oscil·lador CSI de 4 MHz, oscil·lador LSI de 32 kHz
· Oscil·ladors externs: oscil·lador HSE de 8-48 MHz, oscil·lador LSE de 32.768 kHz
· 4 × PLL amb mode fraccionari

Entrades/sortides d'ús general
· Fins a 135 ports d'E/S segurs amb capacitat d'interrupció
· Fins a 6 despertadors

Matriu d'interconnexió
· 2 matrius de bus Interconnexió Arm® AMBA® AXI de 64 bits, fins a 266 MHz Interconnexió Arm® AMBA® AHB de 32 bits, fins a 209 MHz

4 controladores DMA per descarregar la CPU
· 56 canals físics en total
· 1 x controlador d'accés directe a memòria mestre d'ús general d'alta velocitat (MDMA)
· 3 DMA de doble port amb FIFO i capacitats d'encaminador de sol·licituds per a una gestió òptima dels perifèrics

setembre 2024
Aquesta és la informació d'un producte en plena producció.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Fins a 29 perifèrics de comunicació
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBus™) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interfície ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, incloent-hi 4 amb dúplex complet
Precisió de classe d'àudio I2S mitjançant PLL d'àudio intern o rellotge extern) (+2 QUADSPI + 4 amb USART) · 2 × SAI (àudio estèreo: I2S, PDM, SPDIF Tx) · SPDIF Rx amb 4 entrades · 2 × SDMMC fins a 8 bits (SD/e·MMCTM/SDIO) · 2 × controladors CAN compatibles amb el protocol CAN FD · 2 × host d'alta velocitat USB 2.0 o 1 × host d'alta velocitat USB 2.0

+ 1 × USB 2.0 OTG d'alta velocitat simultàniament · 2 x Ethernet MAC/GMAC IEEE 1588v2 maquinari, MII/RMII/RGMII
6 perifèrics analògics
· 2 × ADC amb una resolució màxima de 12 bits fins a 5 Msps
· 1 x sensor de temperatura · 1 x filtre digital per a modulador sigma-delta
(DFSDM) amb 4 canals i 2 filtres · Referència ADC interna o externa VREF+
Fins a 24 temporitzadors i 2 vigilants
· 2 temporitzadors de 32 bits amb fins a 4 entrades IC/OC/PWM o comptador d'impulsos i codificador en quadratura (incremental)
· 2 temporitzadors avançats de 16 bits · 10 temporitzadors d'ús general de 16 bits (inclosos
2 temporitzadors bàsics sense PWM) · 5 temporitzadors de baix consum de 16 bits · RTC segur amb precisió inferior a un segon i
calendari de maquinari · 4 temporitzadors de sistema Cortex®-A7 (segurs,
no segur, virtual, hipervisor) · 2 × vigilants independents
Acceleració de maquinari
· AES 128, 192, 256 DES/TDES

2 (independent, independent segur) 5 (2 assegurables) 4 5 (3 assegurables)
4 + 4 (inclosos 2 USART protegibles), alguns poden ser una font d'arrencada
2 (fins a 4 canals d'àudio), amb I2S mestre/esclau, entrada PCM, 2 ports SPDIF-TX
HSPHY integrat amb BCD HS PHY integrat amb BCD (segurejable), pot ser una font d'arrencada
2 × HS compartits entre l'amfitrió i l'OTG 4 entrades

2 (1 × TTCAN), calibratge del rellotge, memòria intermèdia compartida de 10 Kbyte 2 (8 + 8 bits) (segur), e·MMC o SD poden ser una font d'arrencada 2 fonts d'alimentació independents opcionals per a interfícies de targeta SD
1 (doble quàdruple) (segur), pot ser una font d'arrencada

–
–
Arrencada
–
Arrencada
Bota Bota
(1)

Adreça/dades paral·leles FMC de 8/16 bits Multiplexor AD paral·lel de 8/16 bits
Criptografia DMA NAND de 8/16 bits i 10/100M/Gigabit Ethernet
Generador de nombres aleatoris veritables amb hash Fusibles (programables d'una sola vegada)

4 × CS, fins a 4 × 64 Mbyte
Sí, 2× CS, SLC, BCH4/8, pot ser una font d'arrencada 2 x (MII, RMI, RGMII) amb PTP i EEE (segurejable)
3 instàncies (1 segura), MDMA PKA de 33 canals (amb protecció DPA), DES, TDES, AES (amb protecció DPA)
(tots segurs) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(segur) True-RNG (segur) 3072 bits efectius (segur, 1280 bits disponibles per a l'usuari)

–
Bota –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Descripció

Taula 1. Característiques i recompte de perifèrics de l'STM32MP133C/F (continuació)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Diversos

Característiques

LFBGA289

TFBGA289

TFBGA320

GPIOs amb interrupció (recompte total)

135 (2)

GPIOs assegurables Pins de reactivació

Tots
6

Tamppins (t actiu)amper)

12 (5)

DFSDM ADC sincronitzat de fins a 12 bits

4 canals d'entrada amb 2 filtres

–

2(3) (fins a 5 Msps en 12 bits cadascun) (segurable)

ADC1: 19 canals, incloent-hi 1 intern, 18 canals disponibles per a

Canals ADC de 12 bits en total (4)

usuari incloent diferencial de 8x

–

ADC2: 18 canals, incloent-hi 6 intern, 12 canals disponibles per a

usuari incloent diferencial de 6x

Pin d'entrada VREF+ ADC intern

Entrada d'1.65 V, 1.8 V, 2.048 V, 2.5 V o VREF+ –
Sí

1. QUADSPI pot arrencar des de GPIO dedicats o utilitzant alguns GPIO d'arrencada FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (vegeu la Taula 7: Definicions de la bola STM32MP133C/F).
2. Aquest recompte total de GPIO inclou quatre JTAG GPIO i tres GPIO d'arrencada amb ús limitat (pot haver-hi conflictes amb la connexió de dispositius externs durant l'escaneig de límits o l'arrencada).
3. Quan s'utilitzen tots dos ADC, el rellotge del nucli ha de ser el mateix per a tots dos ADC i no es poden utilitzar els preescaladors ADC integrats.
4. A més, també hi ha canals interns: – Canal intern ADC1: VREFINT – Canals interns ADC2: temperatura, volum interntagreferència e, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Descripció 18/219

STM32MP133C/F

Figura 1. Diagrama de blocs de l'STM32MP133C/F

subministraments de circuits integrats

@VDDA

HSI

AXIM: Interconnexió AXI Arm de 64 bits (266 MHz) T

@VDDCPU

GIC

T

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 dòlars dinamarquesos

32 dòlars indians

CNT (temporitzador) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asíncron

128 bits

TT

CSI

LSI

Temps estimat de depuracióamp

generador TSGEN

T

DAP
(JTAG/SWD)

SYSRAM de 128 KB

ROM de 128 KB

38

2 x ETH MAC
10/100/1000 (sense GMII)

FIFO

TT

T

BKPSRAM de 8 KB

T

RNG

T

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asíncron

T

CRIPTA

T

SAES

DDRMCE T TZC T

DDPHYC
T

13

DLY

8b QUADSPI (doble) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Control DLY de SDMMC1)

T

DLYBSD2

(Control DLY de SDMMC2)

T

DLYBQS

(Control QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS Host)

PLLUSB

FIFO

T

PKA

FIFO

T MDMA 32 canals

AXIMC TT

17 16b Port de rastreig

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

Fusibles OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Registres de còpia de seguretat T

@VBAT

2

LSE (32 kHz XTAL)

T

Temps de sistema STGENC

generació

STGENR

USBPHYC
(USB 2 x control PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Pins de BOTA

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4 canals DFSDM

CCU de 10 KB de memòria intermèdia

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

FIFO de 8 KB
APB5 (100 MHz)

APB3 (100 MHz)

APB4

AHB2APB asíncron

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 corrents
DMAMUX1
DMA2
8 corrents

DMAMUX2

DMA3
8 corrents

T

PMB (monitor de processos)
DTS (sensor de temperatura digital)

Voltage reguladors

@VDDA

Supervisió del subministrament

FIFO

FIFO

FIFO

Matriu 2×2
AHB2APB

AXI de 64 bits

Mestre AXI de 64 bits

32 bits AHB 32 bits AHB mestre

APB de 32 bits

Protecció de seguretat T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Matriu de bus multi-AHB de 32 bits Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16ext

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Targeta intel·ligent IrDA

5

T

USART2

Targeta intel·ligent IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filtre Filtre Filtre

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Targeta intel·ligent IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filtre Filtre

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Targeta intel·ligent IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Funcional acabatview

Funcional acabatview

3.1
3.1.1
3.1.2

Subsistema Arm Cortex-A7
Característiques
· Arquitectura ARMv7-A · Memòria cau d'instruccions L32 de 1 kbytes · Memòria cau de dades L32 de 1 kbytes · Memòria cau de nivell 128 de 2 kbytes · Conjunt d'instruccions Arm + Thumb®-2 · Tecnologia de seguretat Arm TrustZone · SIMD avançat Arm NEON · Extensions DSP i SIMD · Coma flotant VFPv4 · Suport per a la virtualització de maquinari · Mòdul de traça integrat (ETM) · Controlador d'interrupcions genèriques integrat (GIC) amb 160 interrupcions perifèriques compartides · Temporitzador genèric integrat (CNT)
Acabatview
El processador Cortex-A7 és un processador d'aplicacions amb molta eficiència energètica dissenyat per proporcionar un rendiment ric en dispositius portables d'alta gamma i altres aplicacions integrades i de consum de baix consum. Ofereix fins a un 20% més de rendiment en un sol fil que el Cortex-A5 i proporciona un rendiment similar al Cortex-A9.
El Cortex-A7 incorpora totes les característiques dels processadors d'alt rendiment Cortex-A15 i CortexA17, incloent-hi la compatibilitat amb la virtualització en maquinari, NEON i la interfície de bus AMBA 128 AXI de 4 bits.
El processador Cortex-A7 es basa en el 8-s d'alta eficiència energètica.tagel pipeline del processador Cortex-A5. També es beneficia d'una memòria cau L2 integrada dissenyada per a baix consum, amb latències de transacció més baixes i un suport millorat del sistema operatiu per al manteniment de la memòria cau. A més d'això, hi ha una predicció de ramificació millorada i un rendiment del sistema de memòria millorat, amb una ruta de càrrega de 64 bits, busos AMBA 128 AXI de 4 bits i una mida TLB augmentada (256 entrades, en comparació amb les 128 entrades del Cortex-A9 i el Cortex-A5), cosa que augmenta el rendiment per a grans càrregues de treball com ara web navegació.
Tecnologia Thumb-2
Ofereix el màxim rendiment del codi Arm tradicional alhora que proporciona una reducció de fins a un 30% en la necessitat de memòria per a l'emmagatzematge d'instruccions.
Tecnologia TrustZone
Garanteix la implementació fiable d'aplicacions de seguretat que van des de la gestió de drets digitals fins al pagament electrònic. Ampli suport de socis tecnològics i industrials.

DS13875 Rev 5

19/219
48

Funcional acabatview

STM32MP133C/F

NEÓ
La tecnologia NEON pot accelerar algoritmes multimèdia i de processament de senyals com ara la codificació/descodificació de vídeo, els gràfics 2D/3D, els jocs, el processament d'àudio i veu, el processament d'imatges, la telefonia i la síntesi de so. El Cortex-A7 proporciona un motor que ofereix tant el rendiment com la funcionalitat de la unitat de coma flotant (FPU) Cortex-A7 com una implementació del conjunt d'instruccions SIMD avançat NEON per a una major acceleració de les funcions de processament de senyals i multimèdia. El NEON estén la FPU del processador Cortex-A7 per proporcionar un MAC quàdruple i un conjunt de registres addicional de 64 bits i 128 bits que admeten un conjunt ric d'operacions SIMD sobre quantitats de dades de coma flotant de 8, 16 i 32 bits i de 32 bits.
Virtualització de maquinari
Suport de maquinari altament eficient per a la gestió i l'arbitratge de dades, de manera que múltiples entorns de programari i les seves aplicacions poden accedir simultàniament a les capacitats del sistema. Això permet la realització de dispositius robustos, amb entorns virtuals ben aïllats entre si.
Memòries cau L1 optimitzades
Les memòries cau L1 optimitzades per al rendiment i l'energia combinen tècniques de latència d'accés mínima per maximitzar el rendiment i minimitzar el consum d'energia.
Controlador de memòria cau L2 integrat
Proporciona accés de baixa latència i amplada de banda elevada a la memòria cau en alta freqüència o per reduir el consum d'energia associat a l'accés a memòria fora del xip.
Unitat de coma flotant Cortex-A7 (FPU)
La FPU proporciona instruccions de coma flotant de simple i doble precisió d'alt rendiment compatibles amb l'arquitectura Arm VFPv4, que és compatible amb el programari de les generacions anteriors de coprocessadors de coma flotant Arm.
Unitat de control Snoop (SCU)
La SCU és responsable de gestionar la interconnexió, l'arbitratge, la comunicació, les transferències de memòria cau a memòria cau i de memòria del sistema, la coherència de la memòria cau i altres capacitats del processador.
Aquesta coherència del sistema també redueix la complexitat del programari que implica mantenir la coherència del programari dins de cada controlador del sistema operatiu.
Controlador d'interrupcions genèric (GIC)
Implementant el controlador d'interrupcions estandarditzat i arquitectònic, el GIC proporciona un enfocament ric i flexible per a la comunicació entre processadors i l'encaminament i la priorització de les interrupcions del sistema.
Admet fins a 192 interrupcions independents, sota control de programari, amb priorització de maquinari i encaminades entre el sistema operatiu i la capa de gestió de programari TrustZone.
Aquesta flexibilitat d'enrutament i el suport per a la virtualització d'interrupcions al sistema operatiu proporcionen una de les característiques clau necessàries per millorar les capacitats d'una solució que utilitza un hipervisor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.2
3.2.1
3.2.2

Records
SDRAM externa
Els dispositius STM32MP133C/F incorporen un controlador per a SDRAM externa que admet el següent: · LPDDR2 o LPDDR3, dades de 16 bits, fins a 1 Gbyte, rellotge de fins a 533 MHz · DDR3 o DDR3L, dades de 16 bits, fins a 1 Gbyte, rellotge de fins a 533 MHz
SRAM incrustat
Tots els dispositius inclouen: · SYSRAM: 128 Kbytes (amb zona segura de mida programable) · AHB SRAM: 32 Kbytes (segur) · BKPSRAM (SRAM de còpia de seguretat): 8 Kbytes
El contingut d'aquesta àrea està protegit contra possibles accessos d'escriptura no desitjats i es pot conservar en mode Standby o VBAT. BKPSRAM es pot definir (a ETZPC) com a accessible només per programari segur.

3.3

Controladora DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL combinat amb DDRPHYC proporciona una solució completa d'interfície de memòria per al subsistema de memòria DDR. · Una interfície de ports AMBA 64 AXI de 4 bits (XPI) · Rellotge AXI asíncron amb el controlador · Motor de xifratge de memòria DDR (DDRMCE) amb escriptura sobre la marxa DDR AES-128
xifratge/desxifratge de lectura. · Estàndards compatibles:
Especificació JEDEC DDR3 SDRAM, JESD79-3E per a DDR3/3L amb interfície de 16 bits
Especificació JEDEC LPDDR2 SDRAM, JESD209-2E per a LPDDR2 amb interfície de 16 bits
Especificació JEDEC LPDDR3 SDRAM, JESD209-3B per a LPDDR3 amb interfície de 16 bits
· Planificador avançat i generador d'ordres SDRAM · Amplada de dades completa programable (16 bits) o mitja amplada de dades (8 bits) · Suport avançat de QoS amb tres classes de trànsit en lectura i dues classes de trànsit en escriptura · Opcions per evitar la inanició del trànsit de menor prioritat · Coherència garantida per a escriptura rere lectura (WAR) i lectura rere escriptura (RAW) en
Ports AXI · Compatibilitat programable amb opcions de longitud de ràfega (4, 8, 16) · Combinació d'escriptures per permetre que diverses escriptures a la mateixa adreça es combinin en un
escriptura única · Configuració de rang únic

DS13875 Rev 5

21/219
48

Funcional acabatview

STM32MP133C/F

· Suport per a l'entrada i sortida automàtica de la SDRAM per apagada causada per la manca d'arribada de transaccions durant un temps programable
· Suport per a l'entrada i sortida d'aturada automàtica del rellotge (LPDDR2/3) causada per la manca d'arribada de transaccions
· Suport del funcionament automàtic en mode de baix consum causat per la manca d'arribada de transaccions durant un temps programable mitjançant la interfície de baix consum de maquinari
· Política de paginació programable · Suport d'entrada i sortida automàtiques o d'autorenovació controlades per programari · Suport d'entrada i sortida amb apagada profunda controlades per programari (LPDDR2 i
LPDDR3) · Compatibilitat amb actualitzacions explícites de registres en mode SDRAM sota control de programari · Lògica flexible de mapatge d'adreces per permetre el mapatge específic de l'aplicació de files, columnes,
bits de banc · Opcions de control d'actualització seleccionables per l'usuari · Bloc associat DDRPERFM per ajudar a la supervisió i l'ajust del rendiment
DDRCTRL i DDRPHYC es poden definir (a ETZPC) com a accessibles només per programari segur.
Les principals característiques del DDRMCE (motor de xifratge de memòria DDR) es detallen a continuació: · Interfícies mestre/esclau del bus del sistema AXI (64 bits) · Xifratge en línia (per a escriptures) i desxifratge (per a lectures), basat en un tallafocs integrat
programació · Dos modes de xifratge per regió (màxim una regió): sense xifratge (mode de bypass),
Mode de xifratge per blocs · Inici i final de regions definides amb una granularitat de 64 Kbyte · Filtratge per defecte (regió 0): qualsevol accés concedit · Filtratge d'accés a la regió: cap
Xifratge de blocs compatible: AES Mode d'encadenament compatible · El mode de blocs amb xifratge AES és compatible amb el mode ECB especificat a l'estàndard de xifratge avançat (AES) de la publicació 197 de NIST FIPS, amb una funció de derivació de claus associada basada en l'algoritme Keccak-400 publicat a https://keccak.team weblloc. · Un conjunt de registres de clau mestra només d'escriptura i bloquejables · Port de configuració AHB, amb control privilegiat

22/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.4

Controlador d'espai d'adreces TrustZone per a DDR (TZC)

TZC s'utilitza per filtrar els accessos de lectura/escriptura al controlador DDR segons els drets de TrustZone i segons el mestre no segur (NSAID) en un màxim de nou regions programables: · Configuració només compatible amb programari de confiança · Una unitat de filtre · Nou regions:
La regió 0 sempre està habilitada i cobreix tot el rang d'adreces. Les regions de l'1 al 8 tenen una adreça base/final programable i es poden assignar a
qualsevol o tots dos filtres. · Permisos d'accés segurs i no segurs programats per regió · Accessos no segurs filtrats segons NSAID · Les regions controlades pel mateix filtre no s'han de superposar · Modes de fallada amb error i/o interrupció · Capacitat d'acceptació = 256 · Lògica de gate keeper per habilitar i deshabilitar cada filtre · Accessos especulatius

DS13875 Rev 5

23/219
48

Funcional acabatview

STM32MP133C/F

3.5

Modes d'arrencada

A l'inici, la font d'arrencada utilitzada per la ROM d'arrencada interna es selecciona mitjançant el pin BOOT i els bytes OTP.

Taula 2. Modes d'arrencada

BOOT2 BOOT1 BOOT0 Mode d'arrencada inicial

Comentaris

Espera la connexió entrant a:

0

0

0

UART i USB (1)

USART3/6 i UART4/5/7/8 als pins per defecte

Dispositiu USB d'alta velocitat als pins OTG_HS_DP/DM (2)

0

0

1 memòria flaix NOR sèrie (3) Memoria flaix NOR sèrie en QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC a SDMMC2 (per defecte)(5)(6)

0

1

1

Memòria flaix NAND (3)

Memòria flaix SLC NAND en FMC

1

0

0

Arrencada de desenvolupament (sense arrencada de memòria flash)

S'utilitza per obtenir accés de depuració sense arrencar des de memòria flash (4)

1

0

1

Targeta SD (3)

Targeta SD a SDMMC1 (per defecte)(5)(6)

Espera la connexió entrant a:

1

1

0 UART i USB(1)(3) USART3/6 i UART4/5/7/8 als pins per defecte

Dispositiu USB d'alta velocitat als pins OTG_HS_DP/DM (2)

1

1

1 memòria flaix NAND sèrie (3) Memòria flaix NAND sèrie en QUADSPI (5)

1. Es pot desactivar mitjançant la configuració d'OTP. 2. L'USB requereix rellotge/cristall HSE (vegeu AN5474 per a les freqüències compatibles amb i sense configuració d'OTP). 3. La font d'arrencada es pot canviar mitjançant la configuració d'OTP (per exemple).amp(arrencada inicial a la targeta SD, després e·MMC amb configuració OTP). 4. Nucli Cortex®-A7 en bucle infinit alternant PA13. 5. Els pins per defecte es poden modificar mitjançant OTP. 6. Alternativament, es pot seleccionar una altra interfície SDMMC diferent d'aquesta per defecte mitjançant OTP.

Tot i que l'arrencada de baix nivell es fa mitjançant rellotges interns, els paquets de programari subministrats per ST, així com les principals interfícies externes com ara DDR, USB (però no limitades a), requereixen que un cristall o un oscil·lador extern estigui connectat als pins HSE.
Vegeu RM0475 “MPU de 32 bits basades en Arm® avançades STM13MP32xx” o AN5474 “Introducció al desenvolupament de maquinari de línies STM32MP13xx” per a les restriccions i recomanacions relatives a la connexió dels pins HSE i les freqüències compatibles.

24/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.6

Gestió de la font d'alimentació

3.6.1
Precaució:

Esquema d'alimentació
· VDD és la font d'alimentació principal per a les E/S i la part interna es manté alimentada durant el mode de repòs. Volum útiltagEl rang és d'1.71 V a 3.6 V (1.8 V, 2.5 V, 3.0 V o 3.3 V típic).
VDD_PLL i VDD_ANA han d'estar connectats en estrella a VDD. · VDDCPU és el volum dedicat de la CPU Cortex-A7.tagoferta, el valor de la qual depèn de la
Freqüència de CPU desitjada. D'1.22 V a 1.38 V en mode d'execució. VDD ha d'estar present abans de VDDCPU. · VDDCORE és el volum digital principaltage i normalment s'apaga durant el mode d'espera. VolumtagEl rang és d'1.21 V a 1.29 V en mode d'execució. VDD ha d'estar present abans de VDDCORE. · El pin VBAT es pot connectar a la bateria externa (1.6 V < VBAT < 3.6 V). Si no s'utilitza cap bateria externa, aquest pin s'ha de connectar a VDD. · VDDA és el voltatge de subministrament analògic (ADC/VREF).tage (1.62 V a 3.6 V). L'ús del VREF+ intern requereix un VDDA igual o superior a VREF+ + 0.3 V. · El pin VDDA1V8_REG és la sortida del regulador intern, connectat internament a USB PHY i USB PLL. El regulador VDDA1V8_REG intern està habilitat per defecte i es pot controlar per programari. Sempre s'apaga durant el mode d'espera.
El pin específic BYPASS_REG1V8 no s'ha de deixar mai flotant. Ha d'estar connectat a VSS o a VDD per activar o desactivar el vol.tagregulador e. Quan VDD = 1.8 V, s'ha de definir BYPASS_REG1V8. · El pin VDDA1V1_REG és la sortida del regulador intern, connectat internament a USB PHY. El regulador VDDA1V1_REG intern està habilitat per defecte i es pot controlar per programari. Sempre s'apaga durant el mode d'espera.
· VDD3V3_USBHS és la font d'alimentació USB d'alta velocitat. Vol.tagEl rang és de 3.07 V a 3.6 V.
No hi ha d'haver VDD3V3_USBHS tret que hi hagi VDDA1V8_REG, ja que en cas contrari es poden produir danys permanents a l'STM32MP133C/F. Això s'ha de garantir mitjançant l'ordre de classificació del PMIC o amb un component extern en cas d'implementació d'una font d'alimentació de components discrets.
· VDDSD1 i VDDSD2 són fonts d'alimentació per a targetes SD SDMMC1 i SDMMC2, respectivament, que admeten el mode d'ultraalta velocitat.
· VDDQ_DDR és l'alimentació d'E/S DDR. D'1.425 V a 1.575 V per a la interfície de memòries DDR3 (1.5 V típic).
1.283 V a 1.45 V per a la interfície de memòries DDR3L (1.35 V típic)
1.14 V a 1.3 V per a la interfície de memòries LPDDR2 o LPDDR3 (1.2 V típic)
Durant les fases d'engegada i apagada, s'han de respectar els requisits de seqüència de potència següents:
· Quan VDD és inferior a 1 V, altres fonts d'alimentació (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) han de romandre per sota de VDD + 300 mV.
· Quan el VDD està per sobre d'1 V, totes les fonts d'alimentació són independents.
Durant la fase de desconnexió, el VDD pot baixar temporalment en comparació amb altres fonts d'alimentació només si l'energia proporcionada a l'STM32MP133C/F es manté per sota d'1 mJ. Això permet que els condensadors de desacoblament externs es descarreguin amb diferents constants de temps durant la fase transitòria de desconnexió.

DS13875 Rev 5

25/219
48

Funcional acabatview
V 3.6
VBOR0 1

Figura 2. Seqüència d'encesa/apagada

STM32MP133C/F

VDDX(1) VDD

3.6.2
Nota: 26/219

0.3

Encès

Mode de funcionament

S'apagui

temps

Zona de subministrament no vàlida

VDDX < VDD + 300 mV

VDDX independent de VDD

MSv47490V1

1. VDDX fa referència a qualsevol font d'alimentació entre VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Supervisor d'alimentació

Els dispositius tenen un circuit integrat de reinici d'engegada (POR)/reinici d'apagada (PDR) acoblat amb un circuit de reinici de caiguda de tensió (BOR):
· Restabliment d'encesa (POR)
El supervisor POR controla l'alimentació VDD i la compara amb un llindar fix. Els dispositius romanen en mode de reinici quan VDD està per sota d'aquest llindar, · Restabliment per apagada (PDR)
El supervisor PDR controla l'alimentació de la VDD. Es genera un reinici quan la VDD cau per sota d'un llindar fix.
· Reinici per caiguda de tensió (BOR)
El supervisor BOR controla l'alimentació de la VDD. Es poden configurar tres llindars BOR (de 2.1 a 2.7 V) mitjançant bytes d'opció. Es genera un reinici quan la VDD cau per sota d'aquest llindar.
· Restabliment d'engegada de VDDCORE (POR_VDDCORE) El supervisor POR_VDDCORE controla l'alimentació de VDDCORE i la compara amb un llindar fix. El domini VDDCORE roman en mode de reinici quan VDDCORE està per sota d'aquest llindar.
· Restabliment en apagar VDDCORE (PDR_VDDCORE) El supervisor PDR_VDDCORE controla l'alimentació de VDDCORE. Es genera un restabliment del domini VDDCORE quan VDDCORE cau per sota d'un llindar fix.
· Restabliment de la VDDCPU en encendre (POR_VDDCPU) El supervisor POR_VDDCPU controla l'alimentació de la VDDCPU i la compara amb un llindar fix. El domini de la VDDCPU roman en mode de reinici quan el VDDCORE està per sota d'aquest llindar.
El pin PDR_ON està reservat per a proves de producció de STMicroelectronics i sempre ha d'estar connectat a VDD en una aplicació.

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.7

Estratègia de baix consum

Hi ha diverses maneres de reduir el consum d'energia a l'STM32MP133C/F: · Reduir el consum d'energia dinàmic alentint els rellotges de la CPU i/o el
rellotges de matriu de bus i/o control de rellotges perifèrics individuals. · Estalvieu consum d'energia quan la CPU està inactiva, seleccionant entre els rellotges de baixa freqüència disponibles
modes d'energia segons les necessitats de l'aplicació de l'usuari. Això permet aconseguir el millor compromís entre un temps d'inici curt, un baix consum d'energia i les fonts d'activació disponibles. · Utilitzeu el DVFS (volum dinàmic)tage i escalat de freqüència) punts de funcionament que controlen directament la freqüència de rellotge de la CPU, així com el subministrament de sortida de la VDDCPU.
Els modes de funcionament permeten controlar la distribució del rellotge a les diferents parts del sistema i la potència del sistema. El mode de funcionament del sistema està controlat pel subsistema MPU.
Els modes de baix consum del subsistema MPU es mostren a continuació: · CSleep: Els rellotges de la CPU s'aturen i el rellotge del(s) perifèric(s) funciona com a
prèviament configurat a l'RCC (reinici i controlador de rellotge). · CStop: Els rellotges dels perifèrics de la CPU estan aturats. · CStandby: VDDCPU OFF
La CPU entra en els modes de baix consum CSleep i CStop quan executa les instruccions WFI (espera d'interrupció) o WFE (espera d'esdeveniment).
Els modes de funcionament del sistema disponibles són els següents: · Run (sistema al màxim rendiment, VDDCORE, VDDCPU i rellotges encesos) · Stop (rellotges apagats) · LP-Stop (rellotges apagats) · LPLV-Stop (rellotges apagats, VDDCORE i el nivell de subministrament de VDDCPU poden estar reduïts) · LPLV-Stop2 (VDDCPU apagat, VDDCORE reduït i rellotges apagats) · Standby (VDDCPU, VDDCORE i rellotges apagats)

Taula 3. Mode d'alimentació del sistema versus de la CPU

Mode d'energia del sistema

CPU

Mode d'execució

CRun o CSleep

Mode d'aturada Mode d'aturada LP Mode d'aturada LPLV Mode d'aturada LPLV-Stop2
Mode d'espera

CStop o CStandby CStandby

3.8

Controlador de reinici i rellotge (RCC)

El controlador de rellotge i reinici gestiona la generació de tots els rellotges, així com la regulació de la sincronització del rellotge i el control dels reinicis del sistema i dels perifèrics. L'RCC proporciona una alta flexibilitat en l'elecció de les fonts de rellotge i permet l'aplicació de relacions de rellotge per millorar el consum d'energia. A més, en alguns perifèrics de comunicació que són capaços de treballar amb

DS13875 Rev 5

27/219
48

Funcional acabatview

STM32MP133C/F

3.8.1 3.8.2

dos dominis de rellotge diferents (ja sigui un rellotge d'interfície de bus o un rellotge perifèric del nucli), la freqüència del sistema es pot canviar sense modificar la velocitat en bauds.
Gestió del rellotge
Els dispositius incorporen quatre oscil·ladors interns, dos oscil·ladors amb cristall o ressonador extern, tres oscil·ladors interns amb un temps d'arrencada ràpid i quatre PLL.
L'RCC rep les següents entrades de font de rellotge: · Oscil·ladors interns:
Rellotge HSI de 64 MHz (precisió de l'1%) Rellotge CSI de 4 MHz Rellotge LSI de 32 kHz · Oscil·ladors externs: Rellotge HSE de 8-48 MHz Rellotge LSE de 32.768 kHz
L'RCC proporciona quatre PLL: · PLL1 dedicat al rellotge de la CPU · PLL2 que proporciona:
rellotges per a l'AXI-SS (inclosos els ponts APB4, APB5, AHB5 i AHB6) rellotges per a la interfície DDR · PLL3 que proporciona: rellotges per a la matriu de bus multicapa AHB i perifèrica (inclosa l'APB1,
Rellotges del nucli (APB2, APB3, APB6, AHB1, AHB2 i AHB4) per a perifèrics · PLL4 dedicat a la generació dels rellotges del nucli per a diversos perifèrics
El sistema s'inicia amb el rellotge HSI. L'aplicació d'usuari pot seleccionar la configuració del rellotge.
Fonts de restabliment del sistema
El reinici d'engegada inicialitza tots els registres excepte el de depuració, una part de l'RCC, una part de l'RTC i els registres d'estat del controlador d'alimentació, així com el domini d'alimentació de reserva.
Un reinici d'aplicació es genera a partir d'una de les fonts següents: · un reinici des del pad NRST · un reinici des del senyal POR i PDR (generalment anomenat reinici d'engegada) · un reinici des de BOR (generalment anomenat caiguda de tensió) · un reinici des del watchdog independent 1 · un reinici des del watchdog independent 2 · un reinici del sistema de programari des del Cortex-A7 (CPU) · una fallada a l'HSE, quan s'activa la funció del sistema de seguretat del rellotge
Un reinici del sistema es genera a partir d'una de les fonts següents: · un reinici de l'aplicació · un reinici del senyal POR_VDDCORE · una sortida del mode d'espera al mode d'execució

28/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

Un reinici del processador de la MPU es genera a partir d'una de les fonts següents: · un reinici del sistema · cada vegada que la MPU surt del mode d'espera · un reinici de la MPU per programari des del Cortex-A7 (CPU)

3.9

Entrades/sortides d'ús general (GPIO)

Cadascun dels pins GPIO es pot configurar per programari com a sortida (push-pull o open-drain, amb o sense pull-up o pull-down), com a entrada (amb o sense pull-up o pull-down) o com a funció alternativa perifèrica. La majoria dels pins GPIO es comparteixen amb funcions alternatives digitals o analògiques. Tots els GPIO tenen capacitat d'alt corrent i tenen selecció de velocitat per gestionar millor el soroll intern, el consum d'energia i l'emissió electromagnètica.
Després del reinici, tots els GPIO estan en mode analògic per reduir el consum d'energia.
La configuració d'E/S es pot bloquejar si cal seguint una seqüència específica per evitar escriptures espúries als registres d'E/S.
Tots els pins GPIO es poden configurar individualment com a segurs, la qual cosa significa que els accessos de programari a aquests GPIO i als perifèrics associats definits com a segurs estan restringits al programari segur que s'executa a la CPU.

3.10
Nota:

Controlador de protecció TrustZone (ETZPC)
ETZPC s'utilitza per configurar la seguretat TrustZone dels mestres i esclaus del bus amb atributs de seguretat programables (recursos assegurables). Per exemple: · Es pot programar la mida de la regió segura de la SYSRAM integrada al xip. · Els perifèrics AHB i APB es poden fer segurs o no segurs. · La SRAM AHB es pot fer segura o no segura.
Per defecte, les SRAM SYSRAM, les SRAM AHB i els perifèrics protegibles estan configurats només per a accés segur, per tant, no són accessibles per a mestres no segurs com ara DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funcional acabatview

STM32MP133C/F

3.11

Matriu d'interconnexió de bus
Els dispositius disposen d'una matriu de bus AXI, una matriu de bus AHB principal i ponts de bus que permeten interconnectar els mestres de bus amb els esclaus de bus (vegeu la figura següent, els punts representen les connexions mestre/esclau habilitades).
Figura 3. Matriu de bus STM32MP133C/F

MDMA

SDMMC2

SDMMC1

Interconnexió DBG des de MLAHB USBH

CPU

ETH1 ETH2

128 bits

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

AXIMC esclau per defecte

NIC-400 AXI 64 bits 266 MHz – 10 mestres / 10 esclaus

Des de la interconnexió AXIM DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

Interconnexió S4 S5 AHB 32 bits 209 MHz – 8 mestres / 6 esclaus

DDRCTRL 533 MHz Pont AHB a AHB6 A interconnexió MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB Pont AHB a AHB5 Pont APB a APB5 Pont APB a DBG APB
Port mestre síncron AXI 64 Port esclau síncron AXI 64 Port mestre asíncron AXI 64 Port esclau asíncron AXI 64 Port mestre síncron AHB 32 Port esclau síncron AHB 32 Port mestre asíncron AHB 32 Port esclau asíncron AHB 32
Pont a AHB2 SRAM1 SRAM2 SRAM3 A la interconnexió AXIM Pont a AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.12

Controladors DMA
Els dispositius disposen dels següents mòduls DMA per descarregar l'activitat de la CPU: · un accés directe a memòria mestre (MDMA)
L'MDMA és un controlador DMA d'alta velocitat que s'encarrega de tot tipus de transferències de memòria (de perifèric a memòria, de memòria a memòria, de memòria a perifèric), sense cap acció de la CPU. Compta amb una interfície AXI mestra. L'MDMA pot interactuar amb els altres controladors DMA per ampliar les capacitats DMA estàndard o pot gestionar directament les sol·licituds DMA perifèriques. Cadascun dels 32 canals pot realitzar transferències de blocs, transferències de blocs repetides i transferències de llistes enllaçades. L'MDMA es pot configurar per fer transferències segures a memòries segures. · tres controladors DMA (DMA1 i DMA2 no segurs, més DMA3 segur) Cada controlador té un AHB de doble port, per a un total de 16 canals DMA no segurs i vuit segurs per realitzar transferències de blocs basades en FIFO.
Dues unitats DMAMUX multiplexen i encaminen les sol·licituds perifèriques DMA als tres controladors DMA, amb una alta flexibilitat, maximitzant el nombre de sol·licituds DMA que s'executen simultàniament, així com generant sol·licituds DMA a partir de desencadenants de sortida perifèrica o esdeveniments DMA.
DMAMUX1 mapeja les sol·licituds DMA de perifèrics no segurs als canals DMA1 i DMA2. DMAMUX2 mapeja les sol·licituds DMA de perifèrics segurs als canals DMA3.

3.13

Controlador d'interrupcions i esdeveniments ampliat (EXTI)
El controlador d'interrupcions i esdeveniments ampliats (EXTI) gestiona la reactivació de la CPU i del sistema mitjançant entrades d'esdeveniments configurables i directes. L'EXTI proporciona sol·licituds de reactivació al control d'alimentació i genera una sol·licitud d'interrupció al GIC i esdeveniments a l'entrada d'esdeveniments de la CPU.
Les sol·licituds de despertador EXTI permeten que el sistema es desperti del mode d'aturada i que la CPU es desperti dels modes CStop i CStandby.
La generació de sol·licituds d'interrupció i de sol·licituds d'esdeveniment també es poden utilitzar en mode Execució.
L'EXTI també inclou la selecció EXTI IOport.
Cada interrupció o esdeveniment es pot definir com a segur per tal de restringir l'accés només al programari segur.

3.14

Unitat de càlcul de la comprovació de la redundància cíclica (CRC)
La unitat de càlcul CRC (comprovació de redundància cíclica) s'utilitza per obtenir un codi CRC mitjançant un polinomi programable.
Entre altres aplicacions, les tècniques basades en CRC s'utilitzen per verificar la integritat de la transmissió de dades o l'emmagatzematge. En l'àmbit de la norma EN/IEC 60335-1, ofereixen un mitjà per verificar la integritat de la memòria flash. La unitat de càlcul CRC ajuda a calcular una signatura del programari durant l'execució, que es compararà amb una signatura de referència generada en temps d'enllaç i emmagatzemada en una ubicació de memòria determinada.

DS13875 Rev 5

31/219
48

Funcional acabatview

STM32MP133C/F

3.15

Controlador de memòria flexible (FMC)
Les principals característiques del controlador FMC són les següents: · Interfície amb dispositius amb memòria estàtica, incloent-hi:
Memòria flash NOR Memòria d'accés aleatori estàtica o pseudoestàtica (SRAM, PSRAM) Memòria flash NAND amb maquinari ECC BCH de 4/8 bits · Amplada del bus de dades de 8 i 16 bits · Control independent de selecció de xip per a cada banc de memòria · Configuració independent per a cada banc de memòria · FIFO d'escriptura
Els registres de configuració de l'FMC es poden fer segurs.

3.16

Interfície de memòria Quad-SPI dual (QUADSPI)
El QUADSPI és una interfície de comunicació especialitzada dirigida a memòries flash SPI individuals, duals o quàdruples. Pot funcionar en qualsevol dels tres modes següents: · Mode indirecte: totes les operacions es realitzen mitjançant els registres QUADSPI. · Mode de sondeig d'estat: el registre d'estat de la memòria flash externa es llegeix periòdicament i
es pot generar una interrupció en cas d'establiment d'un indicador. · Mode mapat de memòria: la memòria flash externa es mapa a l'espai d'adreces
i el sistema ho veu com si fos una memòria interna.
Tant el rendiment com la capacitat es poden duplicar mitjançant el mode de doble flash, on s'accedeix simultàniament a dues memòries flash Quad-SPI.
QUADSPI està acoblat amb un bloc de retard (DLYBQS) que permet la compatibilitat amb freqüències de dades externes superiors a 100 MHz.
Els registres de configuració QUADSPI poden ser segurs, així com el seu bloc de retard.

3.17

Convertidors analògic-digital (ADC1, ADC2)
Els dispositius incorporen dos convertidors analògic-digital, la resolució dels quals es pot configurar a 12, 10, 8 o 6 bits. Cada ADC comparteix fins a 18 canals externs, realitzant conversions en mode de captura única o d'escaneig. En el mode d'escaneig, la conversió automàtica es realitza en un grup seleccionat d'entrades analògiques.
Ambdós ADC tenen interfícies de bus segures.
Cada ADC pot ser servit per un controlador DMA, permetent així la transferència automàtica dels valors convertits de l'ADC a una ubicació de destinació sense cap acció de programari.
A més, una funció de vigilància analògica pot monitoritzar amb precisió el volum convertit.tage d'un, alguns o tots els canals seleccionats. Es genera una interrupció quan es converteix el voltage està fora dels llindars programats.
Per sincronitzar la conversió A/D i els temporitzadors, els ADC poden ser activats per qualsevol dels temporitzadors TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 i LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.18

Sensor de temperatura
Els dispositius incorporen un sensor de temperatura que genera un volumtage (VTS) que varia linealment amb la temperatura. Aquest sensor de temperatura està connectat internament a ADC2_INP12 i pot mesurar la temperatura ambient del dispositiu en un rang de 40 a +125 °C amb una precisió de ±2 %.
El sensor de temperatura té una bona linealitat, però s'ha de calibrar per obtenir una bona precisió general de la mesura de la temperatura. Com que el desplaçament del sensor de temperatura varia d'un xip a un altre a causa de la variació del procés, el sensor de temperatura intern sense calibrar és adequat per a aplicacions que només detecten canvis de temperatura. Per millorar la precisió de la mesura del sensor de temperatura, ST calibra cada dispositiu de fàbrica individualment. ST emmagatzema les dades de calibratge de fàbrica del sensor de temperatura a l'àrea OTP, accessible en mode de només lectura.

3.19

Sensor de temperatura digital (DTS)
Els dispositius incorporen un sensor de temperatura de sortida de freqüència. El DTS compta la freqüència basant-se en l'LSE o el PCLK per proporcionar la informació de temperatura.
S'admeten les funcions següents: · generació d'interrupcions per llindar de temperatura · generació de senyals d'activació per llindar de temperatura

3.20
Nota:

Operació VBAT
El domini d'alimentació VBAT conté l'RTC, els registres de còpia de seguretat i la SRAM de còpia de seguretat.
Per tal d'optimitzar la durada de la bateria, aquest domini d'energia es subministra mitjançant VDD quan està disponible o pel vol.tags'aplica al pin VBAT (quan no hi ha subministrament VDD). L'alimentació VBAT es commuta quan el PDR detecta que el VDD ha baixat per sota del nivell del PDR.
El voltagL'alimentació del pin VBAT pot ser proporcionada per una bateria externa, un supercondensador o directament per VDD. En aquest darrer cas, el mode VBAT no és funcional.
L'operació VBAT s'activa quan VDD no hi és present.
Cap d'aquests esdeveniments (interrupcions externes, TAMP esdeveniment o alarma/esdeveniments RTC) poden restablir directament el subministrament VDD i forçar el dispositiu a sortir de l'operació VBAT. No obstant això, TAMP Els esdeveniments i les alarmes/esdeveniments RTC es poden utilitzar per generar un senyal a un circuit extern (normalment un PMIC) que pot restablir el subministrament VDD.

DS13875 Rev 5

33/219
48

Funcional acabatview

STM32MP133C/F

3.21

Voltagmemòria intermèdia de referència (VREFBUF)
Els dispositius incorporen un volumtage tampó de referència que es pot utilitzar com a volumtagreferència per als ADC, i també com a vol.tagreferència per a components externs a través del pin VREF+. VREFBUF pot ser segur. El VREFBUF intern admet quatre volumstages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Un voltatge externtagLa referència es pot proporcionar a través del pin VREF+ quan el VREFBUF intern està desactivat.
Figura 4. Voltage buffer de referència

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Filtre digital per a modulador sigma-delta (DFSDM)
Els dispositius incorporen un DFSDM amb suport per a dos mòduls de filtres digitals i quatre canals sèrie d'entrada externs (transceptors) o alternativament quatre entrades paral·leles internes.
El DFSDM connecta moduladors externs al dispositiu i realitza un filtratge digital dels fluxos de dades rebuts. Els moduladors s'utilitzen per convertir senyals analògics en fluxos digitals-serial que constitueixen les entrades del DFSDM.
El DFSDM també pot connectar micròfons PDM (modulació de densitat de pols) i realitzar la conversió i el filtratge de PDM a PCM (accelerat per maquinari). El DFSDM inclou entrades de flux de dades paral·leles opcionals des dels ADC o des de la memòria del dispositiu (mitjançant transferències DMA/CPU a DFSDM).
Els transceptors DFSDM admeten diversos formats d'interfície sèrie (per admetre diversos moduladors). Els mòduls de filtre digital DFSDM realitzen el processament digital segons els paràmetres de filtre definits per l'usuari amb una resolució ADC final de fins a 24 bits.

34/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

El perifèric DFSDM admet: · Quatre canals sèrie digitals d'entrada multiplexats:
Interfície SPI configurable per connectar diversos moduladors Interfície configurable de 1 fil amb codificació Manchester Entrada de micròfon PDM (modulació de densitat de pols) Freqüència màxima de rellotge d'entrada fins a 20 MHz (10 MHz per a la codificació Manchester) Sortida de rellotge per a moduladors (0 a 20 MHz) · Entrades alternatives des de quatre canals paral·lels digitals interns (resolució d'entrada de fins a 16 bits): fonts internes: dades ADC o fluxos de dades de memòria (DMA) · Dos mòduls de filtre digital amb processament de senyal digital ajustable: Filtre Sincx: ordre/tipus de filtre (1 a 5), ​​oversampintegrador de la relació ling (1 a 1024): oversampRelació de freqüència (1 a 256) · Resolució de dades de sortida de fins a 24 bits, format de dades de sortida amb signe · Correcció automàtica de desplaçament de dades (desplaçament emmagatzemat al registre per l'usuari) · Conversió contínua o única · Inici de la conversió activat per: activació per programari, temporitzadors interns, esdeveniments externs, inici de la conversió sincronitzat amb el primer mòdul de filtre digital (DFSDM) · Watchdog analògic amb: registres de llindar de dades de baix valor i alt, filtre digital Sincx configurable dedicat (ordre = 1 a 3,
oversampRelació ling = 1 a 32) entrada de dades de sortida finals o de canals sèrie digitals d'entrada seleccionats monitorització contínua independentment de la conversió estàndard · Detector de curtcircuit per detectar valors d'entrada analògics saturats (rang inferior i superior): comptador de fins a 8 bits per detectar d'1 a 256 0 o 1 consecutius en el flux de dades sèrie monitorització contínua de cada canal sèrie d'entrada · Generació de senyal de ruptura en cas d'esdeveniment de watchdog analògic o en cas d'esdeveniment de detector de curtcircuit · Detector d'extrems: emmagatzematge de valors mínims i màxims de dades de conversió final actualitzades per programari · Capacitat DMA per llegir les dades de conversió final · Interrupcions: final de conversió, sobrecàrrega, watchdog analògic, curtcircuit, absència de rellotge del canal sèrie d'entrada · Conversions "regulars" o "injectades": les conversions "regulars" es poden sol·licitar en qualsevol moment o fins i tot en mode continu
sense cap impacte en el moment de les conversions "injectades" conversions "injectades" per a un moment precís i amb una alta prioritat de conversió

DS13875 Rev 5

35/219
48

Funcional acabatview

STM32MP133C/F

3.23

Generador de números aleatoris reals (RNG)
Els dispositius incorporen un generador de nombres aleatoris (RNG) que proporciona nombres aleatoris de 32 bits generats per un circuit analògic integrat.
El generador de nombres aleatoris (RNG) es pot definir (a ETZPC) com a accessible només mitjançant programari segur.
El veritable RNG es connecta als perifèrics AES i PKA segurs a través d'un bus dedicat (no llegible per la CPU).

3.24

Processadors criptogràfics i hash (CRYP, SAES, PKA i HASH)
Els dispositius incorporen un processador criptogràfic que admet els algoritmes criptogràfics avançats que normalment es requereixen per garantir la confidencialitat, l'autenticació, la integritat de les dades i el no repudi en intercanviar missatges amb un equivalent.
Els dispositius també incorporen una clau AES segura de 128 i 256 bits (SAES) dedicada i resistent a DPA, i un accelerador de xifratge/desxifratge per maquinari PKA, amb un bus de maquinari dedicat al qual no és accessible la CPU.
Característiques principals de CRYP: · DES/TDES (estàndard de xifratge de dades/estàndard de triple xifratge de dades): ECB (estàndard electrònic
llibre de codis) i algoritmes d'encadenament CBC (encadenament de blocs de xifratge), clau de 64, 128 o 192 bits · AES (estàndard de xifratge avançat): algoritmes d'encadenament ECB, CBC, GCM, CCM i CTR (mode comptador), clau de 128, 192 o 256 bits
Característiques principals de l'ús universal de HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algoritmes HASH segurs) · HMAC
L'accelerador criptogràfic admet la generació de sol·licituds DMA.
CRYP, SAES, PKA i HASH es poden definir (a ETZPC) com a accessibles només per programari segur.

3.25

Arrencada i seguretat i control OTP (BSEC)
El BSEC (arrencada, seguretat i control OTP) està pensat per controlar una caixa de fusibles OTP (programable d'un sol ús), que s'utilitza per a l'emmagatzematge no volàtil integrat per a la configuració del dispositiu i els paràmetres de seguretat. Alguna part del BSEC s'ha de configurar com a accessible només per programari segur.
La BSEC pot utilitzar paraules OTP per a l'emmagatzematge de HWKEY de 256 bits per a SAES (AES segur).

36/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.26

Temporitzadors i gossos de vigilància
Els dispositius inclouen dos temporitzadors de control avançat, deu temporitzadors d'ús general (set dels quals són segurs), dos temporitzadors bàsics, cinc temporitzadors de baix consum, dos watchdogs i quatre temporitzadors de sistema a cada Cortex-A7.
Tots els comptadors del temporitzador es poden congelar en mode de depuració.
La taula següent compara les característiques dels temporitzadors de control avançat, d'ús general, bàsics i de baix consum.

Tipus de temporitzador

Temporitzador

Taula 4. Comparació de funcions del temporitzador

Contraresolució
ció

Tipus de comptador

Factor de preescalador

Generació de sol·licituds DMA

Capturar/comparar canals

Sortida complementària

Interfície màxima
rellotge (MHz)

Màx
temporitzador
rellotge (MHz)(1)

TIM1 avançat, TIM8 de control

16 bits

Amunt, qualsevol enter avall, entre 1 amunt/avall i 65536

Sí

TIM2 TIM5

32 bits

Amunt, qualsevol enter avall, entre 1 amunt/avall i 65536

Sí

TIM3 TIM4

16 bits

Amunt, qualsevol enter avall, entre 1 amunt/avall i 65536

Sí

Qualsevol nombre enter

TIM12(2) de 16 bits

Entre 1

No

General

i 65536

finalitat

TIM13(2) TIM14(2)

16 bits

Qualsevol enter entre 1
i 65536

No

Qualsevol nombre enter

TIM15(2) de 16 bits

Entre 1

Sí

i 65536

TIM16(2) TIM17(2)

16 bits

Qualsevol enter entre 1
i 65536

Sí

Bàsica

TIM6, TIM7

16 bits

Qualsevol enter entre 1
i 65536

Sí

LPTIM1,

Baixa potència

LPTIM2(2), LPTIM3(2),
LPTIM4,

16 bits

1, 2, 4, 8, Amunt 16, 32, 64,
128

No

LPTIM5

6

4

104.5

209

4

No

104.5

209

4

No

104.5

209

2

No

104.5

209

1

No

104.5

209

2

1

104.5

209

1

1

104.5

209

0

No

104.5

209

1 (3)

No

104.5 104.5

1. El temporitzador de rellotge màxim és de fins a 209 MHz, depenent del bit TIMGxPRE a l'RCC. 2. Temporitzador assegurable. 3. No hi ha canal de captura a LPTIM.

DS13875 Rev 5

37/219
48

Funcional acabatview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Temporitzadors de control avançat (TIM1, TIM8)
Els temporitzadors de control avançat (TIM1, TIM8) es poden veure com a generadors PWM trifàsics multiplexats en 6 canals. Tenen sortides PWM complementàries amb temps morts inserits programables. També es poden considerar com a temporitzadors complets d'ús general. Els seus quatre canals independents es poden utilitzar per a: · captura d'entrada · comparació de sortida · generació de PWM (modes alineats amb la vora o el centre) · sortida en mode d'un pols
Si es configuren com a temporitzadors estàndard de 16 bits, tenen les mateixes característiques que els temporitzadors d'ús general. Si es configuren com a generadors PWM de 16 bits, tenen capacitat de modulació completa (0-100%).
El temporitzador de control avançat pot funcionar juntament amb els temporitzadors d'ús general mitjançant la funció d'enllaç del temporitzador per a la sincronització o l'encadenament d'esdeveniments.
TIM1 i TIM8 admeten la generació independent de sol·licituds DMA.
Temporitzadors d'ús general (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Hi ha deu temporitzadors d'ús general sincronitzables integrats als dispositius STM32MP133C/F (vegeu la Taula 4 per a les diferències). · TIM2, TIM3, TIM4, TIM5
Els TIM 2 i TIM5 es basen en un comptador ascendent/inferior de recàrrega automàtica de 32 bits i un preescalador de 16 bits, mentre que els TIM3 i TIM4 es basen en un comptador ascendent/inferior de recàrrega automàtica de 16 bits i un preescalador de 16 bits. Tots els temporitzadors disposen de quatre canals independents per a la captura d'entrada/comparació de sortida, PWM o sortida en mode d'un pols. Això proporciona fins a 16 captura d'entrada/comparació de sortida/PWM en els paquets més grans. Aquests temporitzadors d'ús general poden funcionar junts, o amb els altres temporitzadors d'ús general i els temporitzadors de control avançat TIM1 i TIM8, a través de la funció d'enllaç del temporitzador per a la sincronització o l'encadenament d'esdeveniments. Qualsevol d'aquests temporitzadors d'ús general es pot utilitzar per generar sortides PWM. Els TIM2, TIM3, TIM4 i TIM5 tenen una generació de sol·licituds DMA independent. Són capaços de gestionar senyals de codificador en quadratura (incrementals) i les sortides digitals d'un a quatre sensors d'efecte Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Aquests temporitzadors es basen en un comptador ascendent de recàrrega automàtica de 16 bits i un preescalador de 16 bits. Els TIM13, TIM14, TIM16 i TIM17 presenten un canal independent, mentre que els TIM12 i TIM15 tenen dos canals independents per a la captura d'entrada/comparació de sortida, PWM o sortida en mode d'un pols. Es poden sincronitzar amb els temporitzadors d'ús general amb totes les funcions TIM2, TIM3, TIM4 i TIM5 o utilitzar-se com a bases de temps simples. Cadascun d'aquests temporitzadors es pot definir (a ETZPC) com a accessible només mitjançant programari segur.
Temporitzadors bàsics (TIM6 i TIM7)
Aquests temporitzadors s'utilitzen principalment com a base de temps genèrica de 16 bits.
TIM6 i TIM7 admeten la generació independent de sol·licituds DMA.

38/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.26.4
3.26.5 3.26.6

Temporitzadors de baix consum (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Cada temporitzador de baix consum té un rellotge independent i també funciona en mode d'aturada si està sincronitzat amb LSE, LSI o un rellotge extern. Un LPTIMx pot despertar el dispositiu des del mode d'aturada.
Aquests temporitzadors de baix consum admeten les característiques següents: · Comptador ascendent de 16 bits amb registre de recàrrega automàtica de 16 bits · Registre de comparació de 16 bits · Sortida configurable: pols, PWM · Mode continu/d'un sol cop · Disparador d'entrada de programari/maquinari seleccionable · Font de rellotge seleccionable:
font de rellotge interna: rellotge LSE, LSI, HSI o APB font de rellotge externa sobre entrada LPTIM (funciona fins i tot sense rellotge intern)
font en funcionament, utilitzada per l'aplicació de comptador d'impulsos) · Filtre de glitch digital programable · Mode codificador
LPTIM2 i LPTIM3 es poden definir (a ETZPC) com a accessibles només mitjançant programari segur.
Organismes de control independents (IWDG1, IWDG2)
Un watchdog independent es basa en un comptador descendent de 12 bits i un preescalador de 8 bits. Es sincronitza amb un RC (LSI) intern independent de 32 kHz i, com que funciona independentment del rellotge principal, pot funcionar en modes d'aturada i de repòs. L'IWDG es pot utilitzar com a watchdog per reiniciar el dispositiu quan es produeix un problema. Es pot configurar per maquinari o programari mitjançant els bytes d'opció.
IWDG1 es pot definir (a ETZPC) com a accessible només mitjançant programari segur.
Temporitzadors genèrics (Cortex-A7 CNT)
Els temporitzadors genèrics de Cortex-A7 integrats dins de Cortex-A7 s'alimenten del valor de la generació de temps del sistema (STGEN).
El processador Cortex-A7 proporciona els temporitzadors següents: · temporitzador físic per a ús en modes segurs i no segurs
Els registres del temporitzador físic estan emmagatzemats per proporcionar còpies segures i no segures. · temporitzador virtual per a ús en modes no segurs · temporitzador físic per a ús en mode hipervisor
Els temporitzadors genèrics no són perifèrics mapejats en memòria i només són accessibles mitjançant instruccions específiques del coprocessador Cortex-A7 (cp15).

3.27

Generació de temporitzadors de sistema (STGEN)
La generació de temps del sistema (STGEN) genera un valor de recompte de temps que proporciona un valor coherent view de temps per a tots els temporitzadors genèrics de Cortex-A7.

DS13875 Rev 5

39/219
48

Funcional acabatview

STM32MP133C/F

La generació de temporitzadors del sistema té les següents característiques clau: · 64 bits d'ample per evitar problemes de rollover · Inici des de zero o un valor programable · Interfície de control APB (STGENC) que permet desar i restaurar el temporitzador
a través d'esdeveniments d'apagada · Interfície APB de només lectura (STGENR) que permet que el valor del temporitzador sigui llegit per persones que no ho són
programari segur i eines de depuració · Increment del valor del temporitzador que es pot aturar durant la depuració del sistema
STGENC es pot definir (a ETZPC) com a accessible només mitjançant programari segur.

3.28

Rellotge en temps real (RTC)
L'RTC proporciona un despertador automàtic per gestionar tots els modes de baix consum. L'RTC és un temporitzador/comptador BCD independent i proporciona un rellotge/calendari de l'hora del dia amb interrupcions d'alarma programables.
L'RTC també inclou un indicador de despertador programable periòdic amb capacitat d'interrupció.
Dos registres de 32 bits contenen els segons, minuts, hores (format de 12 o 24 hores), dia (dia de la setmana), data (dia del mes), mes i any, expressats en format decimal codificat en binari (BCD). El valor dels subsegons també està disponible en format binari.
El mode binari és compatible per facilitar la gestió dels controladors de programari.
Les compensacions per als mesos de 28, 29 (anys de traspàs), 30 i 31 dies es realitzen automàticament. També es pot realitzar la compensació de l'horari d'estiu.
Els registres addicionals de 32 bits contenen els subsegons, segons, minuts, hores, dia i data de l'alarma programable.
Hi ha disponible una funció de calibratge digital per compensar qualsevol desviació en la precisió de l'oscil·lador de cristall.
Després del reinici del domini de còpia de seguretat, tots els registres RTC estan protegits contra possibles accessos d'escriptura paràsits i protegits per accés segur.
Sempre que el volum de subministramenttagSi e roman dins del rang de funcionament, l'RTC no s'atura mai, independentment de l'estat del dispositiu (mode d'execució, mode de baix consum o reinici insuficient).
Les principals característiques de l'RTC són les següents: · Calendari amb subsegons, segons, minuts, hores (format 12 o 24), dia (dia de
setmana), data (dia del mes), mes i any · Compensació d'horari d'estiu programable per programari · Alarma programable amb funció d'interrupció. L'alarma es pot activar per qualsevol
combinació dels camps del calendari. · Unitat de despertador automàtic que genera un indicador periòdic que activa un despertador automàtic
interrupció · Detecció de rellotge de referència: es pot utilitzar un segon rellotge font més precís (50 o 60 Hz)
utilitzat per millorar la precisió del calendari. · Sincronització precisa amb un rellotge extern mitjançant la funció de desplaçament subsegon · Circuit de calibratge digital (correcció periòdica del comptador): precisió de 0.95 ppm, obtinguda en un
finestra de calibratge de diversos segons

40/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

· Timestamp funció per desar esdeveniments · Emmagatzematge de SWKEY en registres de còpia de seguretat RTC amb accés directe al bus SAE (no
llegible per la CPU) · Interrupcions/esdeveniments emmascarables:
Alarma A Alarma B Interrupció de despertador Tempsamp · Compatibilitat amb TrustZone: RTC totalment segur per a l'alarma A, l'alarma B, el temporitzador de despertador i el timestamp individual segur o no segur
calibratge RTC de configuració fet en configuració segura en configuració no segura

3.29

Tamper i registres de còpia de seguretat (TAMP)
Els registres de còpia de seguretat de 32 x 32 bits es conserven en tots els modes de baix consum i també en el mode VBAT. Es poden utilitzar per emmagatzemar dades sensibles, ja que el seu contingut està protegit per com a mínimampcircuit de detecció er.
Set tamppins d'entrada i cinc tampEls pins de sortida estan disponibles per a anti-tampdetecció d'er. La t externaampEls pins er es poden configurar per a detecció de vores, vora i nivell, detecció de nivell amb filtratge o detecció activa.amper que augmenta el nivell de seguretat comprovant automàticament que la tampEls pins no estan oberts ni en curtcircuit externament.
TAMP característiques principals · 32 registres de còpia de seguretat (TAMP_BKPxR) implementat al domini RTC que roman
encès per VBAT quan l'alimentació VDD està apagada · 12 tamper pins disponibles (set entrades i cinc sortides) · Qualsevol tampLa detecció pot generar un temps RTCamp esdeveniment. · Qualsevol tampLa detecció d'errors esborra els registres de còpia de seguretat. · Suport de TrustZone:
Tampconfiguració segura o no segura. La còpia de seguretat registra la configuració en tres àrees de mida configurable:
. una àrea segura de lectura/escriptura . una àrea no segura de lectura/escriptura . una àrea no segura de lectura/escriptura · Comptador monòton

3.30

Interfícies de circuits interintegrats (I2C1, I2C2, I2C3, I2C4, I2C5)
Els dispositius incorporen cinc interfícies I2C.
La interfície de bus I2C gestiona les comunicacions entre l'STM32MP133C/F i el bus sèrie I2C. Controla tota la seqüenciació, el protocol, l'arbitratge i la sincronització específics del bus I2C.

DS13875 Rev 5

41/219
48

Funcional acabatview

STM32MP133C/F

El perifèric I2C admet: · Compatibilitat amb l'especificació del bus I2C i el manual d'usuari rev. 5:
Modes esclau i mestre, capacitat multimestre Mode estàndard (Sm), amb una velocitat de bits de fins a 100 kbit/s Mode ràpid (Fm), amb una velocitat de bits de fins a 400 kbit/s Mode ràpid Plus (Fm+), amb una velocitat de bits de fins a 1 Mbit/s i una sortida de 20 mA E/S Mode d'adreçament de 7 i 10 bits, diverses adreces esclaus de 7 bits Temps de configuració i espera programables Extensió de rellotge opcional · Compatibilitat amb l'especificació del bus de gestió del sistema (SMBus) rev 2.0: Generació i verificació de PEC (comprovació d'errors de paquets) de maquinari amb ACK
Control del protocol de resolució d'adreces (ARP) compatible amb l'alerta SMBus · Compatibilitat amb l'especificació del protocol de gestió del sistema d'alimentació (PMBusTM) rev 1.1 · Rellotge independent: una selecció de fonts de rellotge independents que permeten que la velocitat de comunicació I2C sigui independent de la reprogramació PCLK · Despertació des del mode d'aturada en coincidència d'adreça · Filtres de soroll analògics i digitals programables · Memòria intermèdia d'1 byte amb capacitat DMA
I2C3, I2C4 i I2C5 es poden definir (a ETZPC) com a accessibles només mitjançant programari segur.

3.31

Receptor asíncron síncron universal (USART1, USART2, USART3, USART6 i UART4, UART5, UART7, UART8)
Els dispositius tenen quatre transmissors receptors síncrons universals integrats (USART1, USART2, USART3 i USART6) i quatre transmissors receptors asíncrons universals (UART4, UART5, UART7 i UART8). Consulteu la taula següent per obtenir un resum de les característiques d'USARTx i UARTx.
Aquestes interfícies proporcionen comunicació asíncrona, compatibilitat amb IrDA SIR ENDEC, mode de comunicació multiprocessador, mode de comunicació semidúplex d'un sol cable i tenen capacitat mestre/esclau LIN. Proporcionen gestió de maquinari dels senyals CTS i RTS i habilitació de controladors RS485. Són capaços de comunicar-se a velocitats de fins a 13 Mbit/s.
USART1, USART2, USART3 i USART6 també proporcionen mode de targeta intel·ligent (compatible amb ISO 7816) i capacitat de comunicació similar a SPI.
Tots els USART tenen un domini de rellotge independent del rellotge de la CPU, cosa que permet a l'USARTx despertar l'STM32MP133C/F des del mode d'aturada utilitzant velocitats de transmissió de fins a 200 Kbaud. Els esdeveniments de despertador des del mode d'aturada són programables i poden ser:
· iniciar la detecció de bits
· qualsevol trama de dades rebuda
· un marc de dades programat específic

42/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

El controlador DMA pot servir totes les interfícies USART.

Taula 5. Característiques USART/UART

Modes/característiques USART (1)

USART1/2/3/6

UART4/5/7/8

Control de flux de maquinari per mòdem

X

X

Comunicació contínua mitjançant DMA

X

X

Comunicació multiprocessador

X

X

Mode SPI síncron (mestre/esclau)

X

–

Mode de targeta intel·ligent

X

–

Comunicació semidúplex d'un sol fil, bloc IrDA SIR ENDEC

X

X

X

X

Mode LIN

X

X

Domini de rellotge dual i activació des del mode de baix consum

X

X

Interrupció del temps d'espera del receptor Comunicació Modbus

X

X

X

X

Detecció de velocitat de transmissió automàtica

X

X

Habilita el controlador

X

X

Longitud de les dades USART

7, 8 i 9 bits

1. X = compatible.

USART1 i USART2 es poden definir (a ETZPC) com a accessibles només mitjançant programari segur.

3.32

Interfícies perifèriques sèrie (SPI1, SPI2, SPI3, SPI4, SPI5) interfícies de so interintegrades (I2S1, I2S2, I2S3, I2S4)
Els dispositius disposen de fins a cinc SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 i SPI5) que permeten la comunicació a fins a 50 Mbit/s en modes mestre i esclau, en modes semidúplex, dúplex complet i simplex. El preescalador de 3 bits proporciona vuit freqüències de mode mestre i la trama és configurable de 4 a 16 bits. Totes les interfícies SPI admeten el mode de pols NSS, el mode TI, el càlcul CRC de maquinari i la multiplicació de FIFO Rx i Tx integrats de 8 bits amb capacitat DMA.
I2S1, I2S2, I2S3 i I2S4 estan multiplexats amb SPI1, SPI2, SPI3 i SPI4. Poden funcionar en mode mestre o esclau, en modes de comunicació full-duplex i half-duplex, i es poden configurar per funcionar amb una resolució de 16 o 32 bits com a canal d'entrada o sortida. ÀudioampS'admeten freqüències de corrent des de 8 kHz fins a 192 kHz. Totes les interfícies I2S admeten múltiples FIFO de recepció i transmissió integrats de 8 bits amb capacitat DMA.
SPI4 i SPI5 es poden definir (a ETZPC) com a accessibles només mitjançant programari segur.

3.33

Interfícies d'àudio sèrie (SAI1, SAI2)
Els dispositius incorporen dos SAI que permeten el disseny de molts protocols d'àudio estèreo o mono.

DS13875 Rev 5

43/219
48

Funcional acabatview

STM32MP133C/F

com ara I2S, LSB o MSB justificat, PCM/DSP, TDM o AC'97. Hi ha disponible una sortida SPDIF quan el bloc d'àudio està configurat com a transmissor. Per aconseguir aquest nivell de flexibilitat i reconfigurabilitat, cada SAI conté dos subblocs d'àudio independents. Cada bloc té el seu propi generador de rellotge i controlador de línia d'E/S. ÀudioampS'admeten freqüències de so de fins a 192 kHz. A més, es poden admetre fins a vuit micròfons gràcies a una interfície PDM integrada. El SAI pot funcionar en configuració mestre o esclau. Els subblocs d'àudio poden ser receptors o transmissors i poden funcionar de manera síncrona o asíncrona (respecte a l'altre). El SAI es pot connectar amb altres SAI per funcionar de manera síncrona.

3.34

Interfície del receptor SPDIF (SPDIFRX)
L'SPDIFRX està dissenyat per rebre un flux S/PDIF compatible amb IEC-60958 i IEC-61937. Aquests estàndards admeten fluxos estèreo simples fins a alts nivells.ampvelocitat de reproducció i so envoltant multicanal comprimit, com els definits per Dolby o DTS (fins a 5.1).
Les principals característiques de l'SPDIFRX són les següents: · Fins a quatre entrades disponibles · Detecció automàtica de la velocitat de símbols · Velocitat màxima de símbols: 12.288 MHz · Transmissió estèreo de 32 a 192 kHz compatible · Compatibilitat amb àudio IEC-60958 i IEC-61937, aplicacions de consum · Gestió de bits de paritat · Comunicació mitjançant DMA per a s d'àudioamples · Comunicació mitjançant DMA per a control i informació del canal d'usuari · Capacitats d'interrupció
El receptor SPDIFRX proporciona totes les funcions necessàries per detectar la taxa de símbols i descodificar el flux de dades entrant. L'usuari pot seleccionar l'entrada SPDIF desitjada i, quan hi ha un senyal vàlid disponible, l'SPDIFRX torna a...ampprocessa el senyal entrant, descodifica el flux Manchester i reconeix elements de trames, subtrames i blocs. L'SPDIFRX lliura a la CPU les dades descodificades i els indicadors d'estat associats.
L'SPDIFRX també ofereix un senyal anomenat spdif_frame_sync, que alterna a la velocitat de subframes S/PDIF que s'utilitza per calcular la s exacta.ampla velocitat per als algoritmes de deriva del rellotge.

3.35

Interfícies MultiMediaCard d'entrada/sortida digital segura (SDMMC1, SDMMC2)
Dues interfícies MultiMediaCard d'entrada/sortida digital segura (SDMMC) proporcionen una interfície entre el bus AHB i les targetes de memòria SD, les targetes SDIO i els dispositius MMC.
Les característiques de la SDMMC inclouen les següents: · Compliment amb l'especificació del sistema Embedded MultiMediaCard versió 5.1
Compatibilitat de la targeta amb tres modes de bus de dades diferents: 1 bit (per defecte), 4 bits i 8 bits

44/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

(Velocitat HS200 SDMMC_CK limitada a la velocitat màxima d'E/S permesa) (HS400 no és compatible)
· Compatibilitat total amb versions anteriors de MultiMediaCards (compatibilitat amb versions anteriors)
· Compliment total amb les especificacions de la targeta de memòria SD versió 4.1 (velocitat SDR104 SDMMC_CK limitada a la velocitat màxima d'E/S permesa, mode SPI i mode UHS-II no compatibles)
· Compliment total amb l'especificació de la targeta SDIO versió 4.0. Compatibilitat amb dos modes de bus de dades diferents: 1 bit (per defecte) i 4 bits (la velocitat SDR104 SDMMC_CK està limitada a la velocitat màxima d'E/S permesa, el mode SPI i el mode UHS-II no són compatibles)
· Transferència de dades de fins a 208 Mbyte/s per al mode de 8 bits (segons la velocitat màxima d'E/S permesa)
· Les dades i les sortides de comandes permeten que els senyals controlin controladors bidireccionals externs
· Controlador DMA dedicat integrat a la interfície d'amfitrió SDMMC, que permet transferències d'alta velocitat entre la interfície i la SRAM
· Suport de llista enllaçada IDMA
· Fonts d'alimentació dedicades, VDDSD1 i VDDSD2 per a SDMMC1 i SDMMC2 respectivament, eliminant la necessitat d'inserir un canviador de nivell a la interfície de la targeta SD en mode UHS-I
Només alguns GPIO per a SDMMC1 i SDMMC2 estan disponibles en un pin d'alimentació VDDSD1 o VDDSD2 dedicat. Aquests formen part dels GPIO d'arrencada per defecte per a SDMMC1 i SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Es poden identificar a la taula de funcions alternatives mitjançant senyals amb el sufix "_VSD1" o "_VSD2".
Cada SDMMC està acoblat amb un bloc de retard (DLYBSD) que permet la compatibilitat amb una freqüència de dades externes superior a 100 MHz.
Ambdues interfícies SDMMC tenen ports de configuració segurs.

3.36

Xarxa d'àrea de controlador (FDCAN1, FDCAN2)
El subsistema de xarxa d'àrea de controlador (CAN) consta de dos mòduls CAN, una memòria RAM de missatges compartida i una unitat de calibratge del rellotge.
Els dos mòduls CAN (FDCAN1 i FDCAN2) compleixen amb la norma ISO 11898-1 (especificació del protocol CAN versió 2.0 part A, B) i l'especificació del protocol CAN FD versió 1.0.
Una memòria RAM de missatges de 10 Kbytes implementa filtres, FIFO de recepció, buffers de recepció, FIFO d'esdeveniments de transmissió i buffers de transmissió (a més de disparadors per a TTCAN). Aquesta RAM de missatges es comparteix entre els dos mòduls FDCAN1 i FDCAN2.
La unitat de calibratge del rellotge comú és opcional. Es pot utilitzar per generar un rellotge calibrat tant per a FDCAN1 com per a FDCAN2 des de l'oscil·lador RC intern HSI i el PLL, avaluant els missatges CAN rebuts per l'FDCAN1.

DS13875 Rev 5

45/219
48

Funcional acabatview

STM32MP133C/F

3.37

Host d'alta velocitat de bus sèrie universal (USBH)
Els dispositius incorporen un host USB d'alta velocitat (fins a 480 Mbit/s) amb dos ports físics. L'USBH admet operacions de baixa i alta velocitat (OHCI) i d'alta velocitat (EHCI) independentment a cada port. Integra dos transceptors que es poden utilitzar per a operacions de baixa velocitat (1.2 Mbit/s), alta velocitat (12 Mbit/s) o alta velocitat (480 Mbit/s). El segon transceptor d'alta velocitat es comparteix amb l'OTG d'alta velocitat.
L'USBH compleix amb l'especificació USB 2.0. Els controladors USBH requereixen rellotges dedicats que són generats per un PLL dins del PHY d'alta velocitat USB.

3.38

USB d'alta velocitat per emportar-se (OTG)
Els dispositius incorporen un dispositiu/amfitrió/perifèric OTG USB OTG d'alta velocitat (fins a 480 Mbit/s). L'OTG admet operacions tant a velocitat completa com a alta velocitat. El transceptor per a operacions d'alta velocitat (480 Mbit/s) es comparteix amb el segon port de l'amfitrió USB.
L'USB OTG HS és compatible amb l'especificació USB 2.0 i amb l'especificació OTG 2.0. Té una configuració de punt final configurable per programari i admet la suspensió/represa. Els controladors USB OTG requereixen un rellotge dedicat de 48 MHz que es genera mitjançant un PLL dins de l'RCC o dins del PHY d'alta velocitat USB.
Les principals característiques de l'USB OTG HS es detallen a continuació: · Mida FIFO combinada de Rx i Tx de 4 Kbyte amb dimensionament FIFO dinàmic · Compatibilitat amb SRP (protocol de sol·licitud de sessió) i HNP (protocol de negociació d'amfitrió) · Vuit punts finals bidireccionals · 16 canals d'amfitrió amb compatibilitat amb OUT periòdica · Programari configurable per als modes de funcionament OTG1.3 i OTG2.0 · Compatibilitat amb USB 2.0 LPM (gestió d'energia d'enllaç) · Compatibilitat amb la revisió 1.2 de l'especificació de càrrega de bateria · Compatibilitat amb HS OTG PHY · USB DMA intern · HNP/SNP/IP intern (sense necessitat de cap resistència externa) · Per als modes OTG/Host, cal un interruptor d'alimentació en cas que els dispositius alimentats per bus siguin...
connectat.
El port de configuració USB OTG pot ser segur.

46/219

DS13875 Rev 5

STM32MP133C/F

Funcional acabatview

3.39

Interfícies MAC Gigabit Ethernet (ETH1, ETH2)
Els dispositius proporcionen dos controladors d'accés al medi gigabit (GMAC) compatibles amb IEEE-802.3-2002 per a comunicacions LAN Ethernet a través d'una interfície independent del medi (MII) estàndard de la indústria, una interfície independent del medi reduïda (RMII) o una interfície independent del medi gigabit reduïda (RGMII).
Els dispositius requereixen un dispositiu d'interfície física extern (PHY) per connectar-se al bus LAN físic (parell trenat, fibra, etc.). El PHY es connecta al port del dispositiu mitjançant 17 senyals per a MII, 7 senyals per a RMII o 13 senyals per a RGMII, i es pot sincronitzar mitjançant els 25 MHz (MII, RMII, RGMII) o 125 MHz (RGMII) de l'STM32MP133C/F o del PHY.
Els dispositius inclouen les següents característiques: · Modes de funcionament i interfícies PHY
Taxes de transferència de dades de 10, 100 i 1000 Mbit/s. Compatibilitat amb operacions full-duplex i half-duplex. Interfícies MII, RMII i RGMII PHY. Control de processament. Filtratge de paquets multicapa: filtratge MAC a l'origen (SA) i a la destinació (DA).
adreça amb filtre perfecte i hash, VLAN tagFiltratge basat en amb filtre perfecte i hash, filtratge de capa 3 a l'adreça IP d'origen (SA) o de destinació (DA), filtratge de capa 4 al port d'origen (SP) o de destinació (DP) Processament de doble VLAN: inserció de fins a dues VLAN tags en la via de transmissió, tag filtratge a la ruta de recepció compatible amb IEEE 1588-2008/PTPv2 Admet estadístiques de xarxa amb comptadors RMON/MIB (RFC2819/RFC2665) · Processament de descàrrega de maquinari Inserció o supressió de dades de preàmbul i inici de trama (SFD) Motor de descàrrega de suma de verificació d'integritat per a la capçalera IP i la càrrega útil TCP/UDP/ICMP: càlcul i inserció de la suma de verificació de transmissió, càlcul i comparació de la suma de verificació de recepció Resposta automàtica a les sol·licituds ARP amb l'adreça MAC del dispositiu Segmentació TCP: divisió automàtica de paquets TCP de transmissió grans en diversos paquets petits · Mode de baix consum Ethernet de baix consum (estàndard IEEE 802.3az-2010) Detecció de paquets de reactivació remota i AMD Magic PacketTM
Tant ETH1 com ETH2 es poden programar com a segurs. Quan són segurs, les transaccions a través de la interfície AXI són segures i els registres de configuració només es poden modificar mitjançant accessos segurs.

DS13875 Rev 5

47/219
48

Funcional acabatview

STM32MP133C/F

3.40

Infraestructura de depuració
Els dispositius ofereixen les següents funcions de depuració i rastreig per donar suport al desenvolupament de programari i la integració de sistemes: · Depuració de punts d'interrupció · Rastreig d'execució de codi · Instrumentació de programari · JTAG port de depuració · Port de depuració de cable sèrie · Entrada i sortida de disparador · Port de rastreig · Components de depuració i rastreig d'Arm CoreSight
La depuració es pot controlar mitjançant una JTAG/port d'accés de depuració de cable sèrie, utilitzant eines de depuració estàndard de la indústria.
Un port de traça permet capturar dades per al registre i l'anàlisi.
Els senyals d'autenticació de la BSEC permeten l'accés de depuració a les àrees segures.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinout, descripció dels pins i funcions alternatives

4

Pinout, descripció dels pins i funcions alternatives

Figura 5. Ballout de l'STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
FORA

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

CPU_ENCENDENT

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

La figura anterior mostra la part superior del paquet view.

DS13875 Rev 5

49/219
97

Pinout, descripció dels pins i funcions alternatives

STM32MP133C/F

Figura 6. Ballout de l'STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
FORA

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

La figura anterior mostra la part superior del paquet view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinout, descripció dels pins i funcions alternatives

Figura 7. Ballout de l'STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

CPU VDD

PE1

PD15

CPU VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_A5

VSS

G

PF6

PG10

PG5

CPU VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

CPU VDD

VSS

VDD

CPU VDD

VDD CORE

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR

DDR_A13

DDR_A2

DDR_A9

Restabliment de DDR
N

DDR_ BA2

DDR_A3

DDR_A0

DDR_A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

CPU VDD

PC15-

L

VBAT OSC32 PI3

VSS

_FORTA

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

CPU VDD
VDD CORE
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD CORE

VSS

VSS

VDD CORE

VSS

VSS

VSS

VSS

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD CORE

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_A12

DDR_ CLKP

DDR_A15

DDR_A11

DDR_A14

DDR_ CKE

DDR_A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ATO

DDR_A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_A4

DDR_ZQ

DDR_A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ SORTIDA

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD CORE

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ON

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

CPU PG12_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ACTIVAT

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

La figura anterior mostra la part superior del paquet view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinout, descripció dels pins i funcions alternatives

STM32MP133C/F

Taula 6. Llegenda / abreviatures utilitzades a la taula de fixació

Nom

Abreviatura

Definició

Nom del pin Tipus de pin
Estructura d'E / S
Notes Funcions alternatives Funcions addicionals

A menys que s'especifiqui el contrari, la funció del pin durant i després del reinici és la mateixa que el nom real del pin.

S

Pin de subministrament

I

Introduïu només el pin

O

Sortida només pin

E/S

Pin d'entrada/sortida

A

Pin de nivell analògic o especial

E/S tolerant a 5 V FT(U/D/PD) (amb augment fix / descens / descens programable)

DDR

1.5 V, 1.35 V o 1.2 VI/O per a interfície DDR3, DDR3L, LPDDR2/LPDDR3

A

Senyal analògic

RST

Reinici del pin amb una resistència de pull-up feble

_f(1) _a(2) _u(3) _h(4)

Opció per a E/S FT Opció I2C FM+ Opció analògica (subministrada per VDDA per a la part analògica de les E/S) Opció USB (subministrada per VDD3V3_USBxx per a la part USB de les E/S) Sortida d'alta velocitat per a 1.8 V típic. VDD (per a SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Opció de molt alta velocitat per a 1.8V típ. VDD (per a ETH, SPI, SDMMC, QUADSPI, TRACE)

A menys que s'especifiqui el contrari en una nota, totes les E/S es configuren com a entrades flotants durant i després del reinici.

Funcions seleccionades mitjançant els registres GPIOx_AFR

Funcions seleccionades/habilitades directament a través de registres perifèrics

1. Les estructures d'E/S relacionades a la Taula 7 són: FT_f, FT_fh, FT_fvh 2. Les estructures d'E/S relacionades a la Taula 7 són: FT_a, FT_ha, FT_vha 3. Les estructures d'E/S relacionades a la Taula 7 són: FT_u 4. Les estructures d'E/S relacionades a la Taula 7 són: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Les estructures d'E/S relacionades a la Taula 7 són: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinout, descripció dels pins i funcions alternatives

Número de pin

Taula 7. Definicions de la bola STM32MP133C/F

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

E/S FT_h

VSS VDD

S

–

S

–

PE11

E/S FT_vh

PF5

E/S FT_h

PD3

E/S FT_f

PE14

E/S FT_h

VDDCPU

S

–

PD0

E/S FT

PH12

E/S FT_fh

PB6

E/S FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(arrencada)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(arrencada)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(arrencada)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(arrencada)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinout, descripció dels pins i funcions alternatives

STM32MP133C/F

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

E/S FT

E/S FT_fh

E/S FT_f

E/S FT_h

S

–

E/S FT_h

S

–

E/S FT_h

E/S FT_f

E/S FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (arrencada)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(arrencada)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(arrencada),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(arrencada)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(arrencada)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(arrencada)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinout, descripció dels pins i funcions alternatives

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

E/S FT_h

VDDCPU PG5

S

–

E/S FT_h

PG15

E/S FT_h

PG10

E/S FT_h

VSS

S

–

PF10

E/S FT_h

VDDCORE S

–

PF6

E/S FT_vh

VSS VDD

S

–

S

–

PF9

E/S FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(arrencada),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(arrencada)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(arrencada),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(arrencada),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Pinout, descripció dels pins i funcions alternatives

STM32MP133C/F

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

E/S FT_h

S

–

E/S FT_h

S

–

E/S FT_fh

E/S FT_fh

E/S FT_h

S

–

S

–

E/S FT

E/S FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(arrencada),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Pinout, descripció dels pins i funcions alternatives

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

J3 J4 N5

PI2

E/S FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

E/S FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 Sub-13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

E/S FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ SORTIDA1

K2 M2

L3

PC15OSC32_OUT

E/S

FT

(1)

–

OSC32_OUT

F15 N2 Sub-16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

E/S

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

E/S FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

E/S FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

E/S FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Pinout, descripció dels pins i funcions alternatives

STM32MP133C/F

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

M1 J7 P3

PF7

E/S FT_vh –

M3 R1 R2

PG11

E/S FT_vh –

L3 J6 N3

PH6

E/S FT_fh –

N2 P4 R1

PG1

E/S FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

E/S FT_vh –

P1 P1 T3 PH0-OSC_IN E/S FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT E/S FT

–

R2 T2 R3

PH3

E/S FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(arrencada),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Pinout, descripció dels pins i funcions alternatives

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

L5 U2 W1

PG3

E/S FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

E/S FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

E/S FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

E/S FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

E/S FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

E/S FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

E/S FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILAN –
–

DS13875 Rev 5

59/219
97

Pinout, descripció dels pins i funcions alternatives

STM32MP133C/F

Número de pin

Taula 7. Definicions de boles STM32MP133C/F (continuació)

Funcions de la pilota

Nom del pin (funció després de
restablir)

Funcions alternatives

Funcions addicionals

LFBGA289 TFBGA289 TFBGA320
Estructura d'E/S tipus pin
Notes

P4 U4

Y2

PF14(JTCK/SW CLK)

E/S

FT

(2)

U3 L7 Y3

PA0

E/S FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

E/S FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 -

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

E/S FT_a

E/S FT_a E/S FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

E/S FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

E/S FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Documents/Recursos

MPU STMicroelectronics STM32MP133C F de 32 bits Arm Cortex-A7 a 1 GHz [pdfGuia de l'usuari STM32MP133C F MPU Arm Cortex-A32 de 7 bits i 1 GHz, STM32MP133C, F MPU Arm Cortex-A32 de 7 bits i 1 GHz, MPU Arm Cortex-A7 de 1 GHz, 1 GHz, MPU

Referències

• Manual d'usuari