Guía del usuario de la MPU ARM Cortex-A32 de 133 bits y 32 GHz de STMicroelectronics STM7MP1C F

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1 MPU ARM Cortex-A32 de 133 bits y 32 GHz de STMicroelectronics STM7MP1C F

2 Presupuesto

3 Subsistema Arm Cortex-A7

4 Recuerdos

5 Controlador DDR

6 Preguntas frecuentes

7 Documentos / Recursos

7.1 Referencias

8 Publicaciones relacionadas

MPU ARM Cortex-A32 de 133 bits y 32 GHz de STMicroelectronics STM7MP1C F

Presupuesto

Núcleo: Arm Cortex-A7
Memorias: SDRAM externa, SRAM integrada

Bus de datos: interfaz paralela de 16 bits
Seguridad: Reinicio y administración de energía, LPLV-Stop2, Modo de espera

Paquete: LFBGA, TFBGA con paso mínimo de 0.5 mm
Gestión del reloj

Entradas/salidas de propósito general
Matriz de interconexión

4 controladores DMA
Periféricos de comunicaciones: hasta 29

Periféricos analógicos: 6
Temporizadores: hasta 24, Guardianes: 2

Aceleración de hardware
Modo de depuración

Fusibles: 3072 bits, incluidos ID único y HUK para claves AES de 256 bits
Cumple con ECOPACK2

Subsistema Arm Cortex-A7

El subsistema Arm Cortex-A7 del STM32MP133C/F proporciona…

Recuerdos

El dispositivo incluye SDRAM externa y SRAM integrada para almacenamiento de datos…

Controlador DDR

El controlador DDR3/DDR3L/LPDDR2/LPDDR3 administra el acceso a la memoria…

Gestión de la fuente de alimentación
El esquema de suministro de energía y el supervisor garantizan un suministro de energía estable…

Gestión del reloj
El RCC se encarga de la distribución y configuración del reloj…

Entradas/salidas de propósito general (GPIO)
Los GPIO proporcionan capacidades de interfaz para dispositivos externos…

Controlador de protección TrustZone
El ETZPC mejora la seguridad del sistema al gestionar los derechos de acceso…

Matriz de interconexión de bus
La matriz facilita la transferencia de datos entre diferentes módulos…

Preguntas frecuentes

P: ¿Cuál es el número máximo de periféricos de comunicación admitidos?
R: El STM32MP133C/F admite hasta 29 periféricos de comunicación.

P: ¿Cuántos periféricos analógicos hay disponibles?
R: El dispositivo ofrece 6 periféricos analógicos para diversas funciones analógicas.

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STM32MP133C STM32MP133F

Arm® Cortex®-A7 hasta 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 temporizadores, audio, criptografía y seguridad avanzada.
Hoja de datos - datos de producción

Características
Incluye tecnología patentada ST de última generación
Centro
· Arm® Cortex®-A32 L7 de 1 bits, 32 Kbytes I/32 Kbytes D, caché de nivel 128 unificada de 2 Kbytes Arm® NEONTM y Arm® TrustZone®

Recuerdos
· Memoria DDR externa hasta 1 Gbyte hasta LPDDR2/LPDDR3-1066 de 16 bits hasta DDR3/DDR3L-1066 de 16 bits
· 168 Kbytes de SRAM interna: 128 Kbytes de AXI SYSRAM + 32 Kbytes de AHB SRAM y 8 Kbytes de SRAM en dominio de Backup
· Interfaz de memoria dual Quad-SPI · Controlador de memoria externa flexible con hasta
Bus de datos de 16 bits: interfaz paralela para conectar circuitos integrados externos y memorias SLC NAND con ECC de hasta 8 bits
Seguridad/protección
· Arranque seguro, periféricos TrustZone®, 12 xtamper pines incluyendo 5 x t activosampLos
· Temperatura, vol.tagMonitoreo de frecuencia y 32 kHz
Reinicio y administración de energía.
· Alimentación de 1.71 V a 3.6 VI/Os (E/S tolerantes a 5 V) · POR, PDR, PVD y BOR · LDO en chip (USB 1.8 V, 1.1 V) · Regulador de respaldo (~0.9 V) · Sensores de temperatura internos · Modos de bajo consumo: Suspensión, Detención, LPLV-Detención,
LPLV-Stop2 y Standby

Liga de Fútbol Americano de Ligas Básicas

TFBGA

LFBGA289 (14 × 14 mm) Paso 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
paso mínimo 0.5 mm

· Retención de DDR en modo de espera · Controles para el chip complementario PMIC

Gestión del reloj
· Osciladores internos: oscilador HSI de 64 MHz, oscilador CSI de 4 MHz, oscilador LSI de 32 kHz
· Osciladores externos: oscilador HSE de 8-48 MHz, oscilador LSE de 32.768 kHz
· 4 × PLL con modo fraccionario

Entradas/salidas de propósito general
· Hasta 135 puertos de E/S seguros con capacidad de interrupción
· Hasta 6 despertares

Matriz de interconexión
· 2 matrices de bus Interconexión Arm® AMBA® AXI de 64 bits, hasta 266 MHz Interconexión Arm® AMBA® AHB de 32 bits, hasta 209 MHz

4 controladores DMA para descargar la CPU
· 56 canales físicos en total
· 1 x controlador de acceso directo a memoria maestra de propósito general de alta velocidad (MDMA)
· 3 DMA de doble puerto con capacidades de enrutador de solicitud y FIFO para una gestión periférica óptima

Septiembre de 2024
Esta es información sobre un producto en plena producción.

DS13875 Rev. 5

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www.st.com

STM32MP133C/F

Hasta 29 periféricos de comunicación
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interfaz ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, incluidos 4 con dúplex completo)
Precisión de clase de audio I2S mediante PLL de audio interno o reloj externo)(+2 QUADSPI + 4 con USART) · 2 × SAI (audio estéreo: I2S, PDM, SPDIF Tx) · SPDIF Rx con 4 entradas · 2 × SDMMC hasta 8 bits (SD/e·MMCTM/SDIO) · 2 × controladores CAN compatibles con el protocolo CAN FD · 2 × Host USB 2.0 de alta velocidad o 1 × Host USB 2.0 de alta velocidad

+ 1 × USB 2.0 OTG de alta velocidad simultáneamente · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 periféricos analógicos
· 2 × ADC con resolución máxima de 12 bits hasta 5 Msps
· 1 x sensor de temperatura · 1 x filtro digital para modulador sigma-delta
(DFSDM) con 4 canales y 2 filtros · Referencia ADC interna o externa VREF+
Hasta 24 temporizadores y 2 perros guardianes
· 2 temporizadores de 32 bits con hasta 4 IC/OC/PWM o contador de pulsos y entrada de codificador de cuadratura (incremental)
· 2 temporizadores avanzados de 16 bits · 10 temporizadores de propósito general de 16 bits (incluidos
2 temporizadores básicos sin PWM) · 5 temporizadores de bajo consumo de 16 bits · RTC seguro con precisión de subsegundos y
Calendario de hardware · 4 temporizadores del sistema Cortex®-A7 (seguros,
no seguro, virtual, hipervisor) · 2 × organismos de control independientes
Aceleración de hardware
· AES 128, 192, 256 DES/TDES

2 (independientes, independientes seguros) 5 (2 asegurables) 4 5 (3 asegurables)
4 + 4 (incluidos 2 USART asegurables), algunos pueden ser una fuente de arranque
2 (hasta 4 canales de audio), con maestro/esclavo I2S, entrada PCM, puertos SPDIF-TX 2
HSPHY integrado con BCD HS PHY integrado con BCD (asegurable), puede ser una fuente de arranque
2 × HS compartidos entre Host y OTG 4 entradas

2 (1 × TTCAN), calibración de reloj, búfer compartido de 10 Kbytes 2 (8 + 8 bits) (asegurable), e·MMC o SD pueden ser una fuente de arranque 2 fuentes de alimentación independientes opcionales para interfaces de tarjeta SD
1 (dual-quad) (asegurable), puede ser una fuente de arranque

–
–
Bota
–
Bota
Bota Bota
(1)

Dirección/datos paralelos FMC de 8/16 bits AD-mux paralelo de 8/16 bits
Criptografía DMA NAND de 8/16 bits, 10/100 M/Gigabit Ethernet
Hash Generador de números aleatorios verdaderos Fusibles (programables una sola vez)

4 × CS, hasta 4 × 64 Mbyte
Sí, 2× CS, SLC, BCH4/8, pueden ser una fuente de arranque 2 x (MII, RMI, RGMII) con PTP y EEE (asegurable)
3 instancias (1 segura), PKA MDMA de 33 canales (con protección DPA), DES, TDES, AES (con protección DPA)
(todos asegurables) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(asegurable) True-RNG (asegurable) 3072 bits efectivos (seguro, 1280 bits disponibles para el usuario)

–
Bota -
–

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STM32MP133C/F

Descripción

Tabla 1. Características y número de periféricos del STM32MP133C/F (continuación)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Varios

Características

LFBGA289

TFBGA289

TFBGA320

GPIO con interrupción (recuento total)

135(2)

Pines de activación de GPIO asegurables

Todo
6

Tamppines er (activo tamper)

12 (5)

DFSDM ADC sincronizado de hasta 12 bits

4 canales de entrada con 2 filtros

–

2(3) (hasta 5 Msps en 12 bits cada uno) (asegurable)

ADC1: 19 canales, incluido 1 interno, 18 canales disponibles para

Canales ADC de 12 bits en total (4)

usuario incluyendo diferencial 8x

–

ADC2: 18 canales, incluido 6 interno, 12 canales disponibles para

usuario incluyendo diferencial 6x

Pin de entrada VREF+ del ADC interno

Entrada de 1.65 V, 1.8 V, 2.048 V, 2.5 V o VREF+
Sí

1. QUADSPI puede arrancar desde GPIO dedicados o usando algunos GPIO de arranque FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (consulte la Tabla 7: Definiciones de bola STM32MP133C/F).
2. Este recuento total de GPIO incluye cuatro JTAG GPIO y tres GPIO de arranque con uso limitado (pueden entrar en conflicto con la conexión del dispositivo externo durante el escaneo de límites o el arranque).
3. Cuando se utilizan ambos ADC, el reloj del núcleo debe ser el mismo para ambos ADC y no se pueden utilizar los preescaladores ADC integrados.
4. Además, también hay canales internos: – Canal interno ADC1: VREFINT – Canales internos ADC2: temperatura, volumen internotagy referencia, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

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Descripción 18/219

STM32MP133C/F

Figura 1. Diagrama de bloques del STM32MP133C/F

suministros de CI

@VDDA

HSI

AXIM: Interconexión AXI de 64 bits de Arm (266 MHz) T

@VDDCPU

CIG

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 mil dólares dominicanos

32 mil dólares filipinos

CNT (temporizador) T

ETM

2561K2B8LK2B$L+2$SCU T
asíncrono

128 bits

CSI

LSI

Tiempo de depuraciónamp

generador TSGEN

SALTO
(JTAG/SWD)

SYSRAM 128 KB

ROM 128 KB

2 x ETH MAC
10/100/1000 (sin GMII)

Primero en entrar (FIFO)

T.T.

BKPSRAM 8 KB

Generador aleatorio

PICADILLO

16b Física

Control DDR 58
LPDDR2/3, DDR3/3L

asíncrono

CRYP

SAES

DDRMCE T TZC T

DDRPHYC
T

DLY

8b QUADSPI (doble) T

16b

FMC

CRC

DLYBSD1

(Control de retardo SDMMC1)

DLYBSD2

(Control de retardo SDMMC2)

DLYBQS

(Control de retardo QUADSPI)

FIFO FIFO

RETARDO RETARDO

14 8b SDMMC1 T 14 8b SDMMC2 T

Física

USBH

(2 hosts HS)

PLLUSB

Primero en entrar (FIFO)

PCA

Primero en entrar (FIFO)

T MDMA 32 canales

AXIMC TT

17 16b Puerto de seguimiento

ETZPC

Grupo intercontinental 1

@VBAT

Licenciatura en Ciencias Económicas

Fusibles OTP

@VDDA

RTC / Unidad de Trabajo Agrícola

TAMP /Registros de respaldo T

@VBAT

LSE (32 kHz XTAL)

Sincronización del sistema STGENC

generación

STGENR

USBPHYC
(Control USB 2 x PHY)
Grupo intercontinental 2

@VBAT

@VDDA

VREFBUF

16b LPTIM2

16b LPTIM3

16b LPTIM4

16b LPTIM5

Pasadores de arranque

SYSCFG

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

SAI1

SAI2

DFSDM de 4 canales

Búfer de 10 KB CCU

FDCAN1

FDCAN2

FIFO FIFO
APB2 (100 MHz)

FIFO de 8 KB
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asíncrono AHB2APB

SRAM1 16 KB T SRAM2 8 KB T SRAM3 8 KB T

AHB2APB

DMA1
8 corrientes
DMAMUX1
DMA2
8 corrientes

DMAMUX2

DMA3
8 corrientes

PMB (monitor de procesos)
DTS (sensor de temperatura digital)

Volumentage reguladores

@VDDA

Supervisión de suministro

Primero en entrar (FIFO)

Matriz 2×2
AHB2APB

AXI de 64 bits

Maestro AXI de 64 bits

AHB de 32 bits Maestro AHB de 32 bits

APB de 32 bits

Protección de seguridad T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Matriz de bus multi-AHB de 32 bits Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
Primero en entrar (FIFO)

HSE (XTAL)

PLL1/2/3/4

CCR

T PWR

EXTERIOR

16siguiente

176

USBO

(OTG HS)

Física

12b ADC1

12b ADC2

GPIOA

16b

GPIOB

16b

GPIOC

16b

GPIOD

16b

GPIOE

16b

GPIOF

16b

GPIOG 16b 16

GPIOH

16b

GPIOI

16b

AHB2APB

USART1

Tarjeta inteligente IrDA

USART2

Tarjeta inteligente IrDA

SPI4/I2S4

SPI5

I2C3/SMBUS

I2C4/SMBUS

I2C5/SMBUS

Filtro Filtro Filtro

TIM12

16b

TIM13

16b

TIM14

16b

TIM15

16b

TIM16

16b

TIM17

16b

TIM2 TIM3 TIM4

32b

16b

TIM5 TIM6 TIM7

32b

16b

LPTIM1 16b

USART3

Tarjeta inteligente IrDA

UART4

UART5

UART7

UART8

Filtro Filtro

I2C1/SMBUS

I2C2/SMBUS

SPI2/I2S2

SPI3/I2S3

USART6

Tarjeta inteligente IrDA

SPI1/I2S1

FIFO FIFO

MSv67509V2

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STM32MP133C/F

Funcional sobreview

3.1
3.1.1
3.1.2

Subsistema Arm Cortex-A7
Características
· Arquitectura ARMv7-A · Caché de instrucciones L32 de 1 KB · Caché de datos L32 de 1 KB · Caché de nivel 128 de 2 KB · Conjunto de instrucciones Arm + Thumb®-2 · Tecnología de seguridad Arm TrustZone · SIMD avanzado Arm NEON · Extensiones DSP y SIMD · Punto flotante VFPv4 · Soporte de virtualización de hardware · Módulo de seguimiento integrado (ETM) · Controlador de interrupciones genérico integrado (GIC) con 160 interrupciones periféricas compartidas · Temporizador genérico integrado (CNT)
Encimaview
El procesador Cortex-A7 es un procesador de aplicaciones de alta eficiencia energética, diseñado para ofrecer un alto rendimiento en wearables de alta gama y otras aplicaciones integradas y de consumo de bajo consumo. Ofrece hasta un 20 % más de rendimiento en un solo hilo que el Cortex-A5 y un rendimiento similar al del Cortex-A9.
El Cortex-A7 incorpora todas las características de los procesadores Cortex-A15 y CortexA17 de alto rendimiento, incluido soporte de virtualización en hardware, NEON y una interfaz de bus AMBA 128 AXI de 4 bits.
El procesador Cortex-A7 se basa en el procesador de 8 s de bajo consumo energético.tagEl pipeline del procesador Cortex-A5 también se beneficia de una caché L2 integrada diseñada para bajo consumo, con latencias de transacción más bajas y compatibilidad mejorada del sistema operativo para el mantenimiento de la caché. Además, ofrece una predicción de bifurcación mejorada y un mejor rendimiento del sistema de memoria, con una ruta de almacenamiento de carga de 64 bits, buses AMBA 128 AXI de 4 bits y un mayor tamaño de TLB (256 entradas, en comparación con las 128 entradas de Cortex-A9 y Cortex-A5), lo que aumenta el rendimiento para grandes cargas de trabajo como... web hojeada.
Tecnología Thumb-2
Ofrece el máximo rendimiento del código Arm tradicional al mismo tiempo que proporciona una reducción de hasta un 30 % en el requisito de memoria para el almacenamiento de instrucciones.
Tecnología TrustZone
Garantiza la implementación confiable de aplicaciones de seguridad, desde la gestión de derechos digitales hasta el pago electrónico. Amplio respaldo de socios tecnológicos y del sector.

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Funcional sobreview

STM32MP133C/F

NEÓN
La tecnología NEON puede acelerar algoritmos de procesamiento multimedia y de señales, como codificación/decodificación de vídeo, gráficos 2D/3D, juegos, procesamiento de audio y voz, procesamiento de imágenes, telefonía y síntesis de sonido. El Cortex-A7 proporciona un motor que ofrece tanto el rendimiento como la funcionalidad de la unidad de coma flotante (FPU) Cortex-A7 y una implementación del conjunto de instrucciones SIMD avanzado de NEON para una mayor aceleración de las funciones de procesamiento multimedia y de señales. NEON amplía la FPU del procesador Cortex-A7 para proporcionar una MAC cuádruple y un conjunto adicional de registros de 64 y 128 bits, que admite un amplio conjunto de operaciones SIMD sobre cantidades de datos enteros de 8, 16 y 32 bits y de coma flotante de 32 bits.
Virtualización de hardware
Soporte de hardware de alta eficiencia para la gestión y el arbitraje de datos, que permite que múltiples entornos de software y sus aplicaciones accedan simultáneamente a las capacidades del sistema. Esto permite la creación de dispositivos robustos con entornos virtuales bien aislados entre sí.
Cachés L1 optimizados
Los cachés L1 optimizados para rendimiento y energía combinan técnicas de latencia de acceso mínima para maximizar el rendimiento y minimizar el consumo de energía.
Controlador de caché L2 integrado
Proporciona acceso de baja latencia y alto ancho de banda a la memoria caché en alta frecuencia, o para reducir el consumo de energía asociado con el acceso a la memoria fuera del chip.
Unidad de punto flotante (FPU) Cortex-A7
La FPU proporciona instrucciones de punto flotante de precisión simple y doble de alto rendimiento compatibles con la arquitectura Arm VFPv4 que es compatible por software con generaciones anteriores de coprocesadores de punto flotante Arm.
Unidad de control de espionaje (SCU)
La SCU es responsable de gestionar la interconexión, el arbitraje, la comunicación, las transferencias de caché a caché y de memoria del sistema, la coherencia de caché y otras capacidades del procesador.
Esta coherencia del sistema también reduce la complejidad del software involucrada en el mantenimiento de la coherencia del software dentro de cada controlador del sistema operativo.
Controlador de interrupciones genérico (GIC)
Al implementar el controlador de interrupciones estandarizado y diseñado, el GIC proporciona un enfoque rico y flexible para la comunicación entre procesadores y el enrutamiento y priorización de las interrupciones del sistema.
Admite hasta 192 interrupciones independientes, bajo control de software, priorizadas por hardware y enrutadas entre el sistema operativo y la capa de administración de software TrustZone.
Esta flexibilidad de enrutamiento y el soporte para la virtualización de interrupciones en el sistema operativo proporciona una de las características clave necesarias para mejorar las capacidades de una solución que utiliza un hipervisor.

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STM32MP133C/F

Funcional sobreview

3.2
3.2.1
3.2.2

Recuerdos
SDRAM externa
Los dispositivos STM32MP133C/F incorporan un controlador para SDRAM externa que admite lo siguiente: · LPDDR2 o LPDDR3, datos de 16 bits, hasta 1 Gbyte, reloj de hasta 533 MHz · DDR3 o DDR3L, datos de 16 bits, hasta 1 Gbyte, reloj de hasta 533 MHz
SRAM integrada
Todos los dispositivos cuentan con: · SYSRAM: 128 Kbytes (con zona segura de tamaño programable) · AHB SRAM: 32 Kbytes (asegurable) · BKPSRAM (SRAM de respaldo): 8 Kbytes
El contenido de esta área está protegido contra posibles accesos de escritura no deseados y puede conservarse en modo de espera o VBAT. BKPSRAM puede definirse (en ETZPC) como accesible únicamente mediante software seguro.

3.3

Controlador DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL, combinado con DDRPHYC, proporciona una solución completa de interfaz de memoria para el subsistema de memoria DDR. · Una interfaz AMBA de 64 bits con 4 puertos AXI (XPI) · Reloj AXI asíncrono al controlador · Motor de cifrado de memoria DDR (DDRMCE) con escritura DDR sobre la marcha AES-128
cifrado/descifrado de lectura. · Estándares admitidos:
Especificación JEDEC DDR3 SDRAM, JESD79-3E para DDR3/3L con interfaz de 16 bits
Especificación JEDEC LPDDR2 SDRAM, JESD209-2E para LPDDR2 con interfaz de 16 bits
Especificación JEDEC LPDDR3 SDRAM, JESD209-3B para LPDDR3 con interfaz de 16 bits
· Programador avanzado y generador de comandos SDRAM · Ancho de datos completo programable (16 bits) o medio ancho de datos (8 bits) · Soporte de QoS avanzado con tres clases de tráfico en lectura y dos clases de tráfico en escritura · Opciones para evitar la inanición del tráfico de menor prioridad · Coherencia garantizada para escritura tras lectura (WAR) y lectura tras escritura (RAW) en
Puertos AXI · Soporte programable para opciones de longitud de ráfaga (4, 8, 16) · Combinación de escritura para permitir que múltiples escrituras en la misma dirección se combinen en una
escritura única · configuración de rango único

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Funcional sobreview

STM32MP133C/F

· Soporte para entrada y salida automática de apagado de SDRAM causado por falta de llegada de transacción durante un tiempo programable
· Soporte para entrada y salida de parada automática de reloj (LPDDR2/3) causada por falta de llegada de transacción
· Admite operación automática en modo de bajo consumo debido a la falta de llegada de transacciones durante un tiempo programable a través de una interfaz de bajo consumo de hardware
· Política de paginación programable · Admite entrada y salida de actualización automática o bajo control de software · Admite entrada y salida de apagado profundo bajo control de software (LPDDR2 y
LPDDR3) · Soporte de actualizaciones de registros de modo SDRAM explícito bajo control de software · Lógica de mapeador de direcciones flexible para permitir el mapeo específico de la aplicación de filas, columnas,
Bits de banco · Opciones de control de actualización seleccionables por el usuario · Bloque asociado DDRPERFM para ayudar con el monitoreo y ajuste del rendimiento
DDRCTRL y DDRPHYC se pueden definir (en ETZPC) como accesibles únicamente mediante software seguro.
Las características principales de DDRMCE (motor de cifrado de memoria DDR) se enumeran a continuación: · Interfaces maestro/esclavo de bus de sistema AXI (64 bits) · Cifrado en línea (para escrituras) y descifrado (para lecturas), basado en firewall integrado
Programación · Dos modos de cifrado por región (máximo una región): sin cifrado (modo bypass),
Modo de cifrado de bloque · Inicio y final de regiones definidas con granularidad de 64 Kbytes · Filtrado predeterminado (región 0): cualquier acceso concedido · Filtrado de acceso a la región: ninguno
Cifrado de bloque compatible: AES Modo de encadenamiento compatible · El modo de bloque con cifrado AES es compatible con el modo ECB especificado en la publicación 197 del estándar de cifrado avanzado (AES) de NIST FIPS, con una función de derivación de clave asociada basada en el algoritmo Keccak-400 publicado en https://keccak.team websitio. · Un conjunto de registros de clave maestra bloqueables y de solo escritura · Puerto de configuración AHB, con reconocimiento de privilegios

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STM32MP133C/F

Funcional sobreview

3.4

Controlador de espacio de direcciones TrustZone para DDR (TZC)

TZC se utiliza para filtrar accesos de lectura/escritura al controlador DDR según los derechos de TrustZone y según el maestro no seguro (NSAID) en hasta nueve regiones programables: · Configuración compatible solo con software confiable · Una unidad de filtro · Nueve regiones:
La región 0 siempre está habilitada y cubre todo el rango de direcciones. Las regiones 1 a 8 tienen dirección base/final programable y pueden asignarse a
Cualquiera o ambos filtros. · Permisos de acceso seguros y no seguros programados por región · Accesos no seguros filtrados según NSAID · Las regiones controladas por el mismo filtro no deben superponerse · Modos de fallo con error y/o interrupción · Capacidad de aceptación = 256 · Lógica de guardián de puerta para habilitar y deshabilitar cada filtro · Accesos especulativos

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Funcional sobreview

STM32MP133C/F

3.5

Modos de arranque

Al iniciar, la fuente de arranque utilizada por la ROM de arranque interna se selecciona mediante el pin BOOT y los bytes OTP.

Tabla 2. Modos de arranque

BOOT2 BOOT1 BOOT0 Modo de arranque inicial

Comentarios

Esperar conexión entrante en:

UART y USB(1)

USART3/6 y UART4/5/7/8 en pines predeterminados

Dispositivo USB de alta velocidad en pines OTG_HS_DP/DM (2)

1 memoria flash NOR en serie (3) Memoria flash NOR en serie en QUADSPI (5)

e·MMC(3)

e·MMC en SDMMC2 (predeterminado)(5)(6)

Memoria flash NAND (3)

Memoria flash SLC NAND en FMC

Arranque de desarrollo (sin arranque de memoria flash)

Se utiliza para obtener acceso de depuración sin arranque desde la memoria flash (4)

Tarjeta SD(3)

Tarjeta SD en SDMMC1 (predeterminado)(5)(6)

Esperar conexión entrante en:

0 UART y USB(1)(3) USART3/6 y UART4/5/7/8 en pines predeterminados

Dispositivo USB de alta velocidad en pines OTG_HS_DP/DM (2)

1 memoria flash NAND en serie (3) Memoria flash NAND en serie en QUADSPI (5)

1. Se puede desactivar mediante la configuración de OTP. 2. El USB requiere reloj/cristal HSE (consulte AN5474 para conocer las frecuencias compatibles con y sin configuración de OTP). 3. La fuente de arranque se puede cambiar mediante la configuración de OTP (por ejemplo,ampArranque inicial en tarjeta SD, luego e·MMC con configuración OTP. 4. Núcleo Cortex®-A7 en bucle infinito alternando PA13. 5. Los pines predeterminados se pueden modificar mediante OTP. 6. Alternativamente, se puede seleccionar mediante OTP otra interfaz SDMMC distinta a la predeterminada.

Aunque el arranque de bajo nivel se realiza mediante relojes internos, los paquetes de software suministrados por ST, así como las principales interfaces externas como DDR y USB (pero no limitadas a ellas), requieren que se conecte un cristal o un oscilador externo a los pines HSE.
Consulte RM0475 “MPU de 32 bits basadas en Arm® STM13MP32xx avanzadas” o AN5474 “Introducción al desarrollo de hardware de líneas STM32MP13xx” para conocer las restricciones y recomendaciones con respecto a la conexión de pines HSE y las frecuencias admitidas.

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STM32MP133C/F

Funcional sobreview

3.6

Gestión de la fuente de alimentación

3.6.1
Precaución:

Esquema de suministro de energía
· VDD es la fuente de alimentación principal para las E/S y la parte interna se mantiene alimentada durante el modo de espera. Volumen útiltagEl rango es de 1.71 V a 3.6 V (1.8 V, 2.5 V, 3.0 V o 3.3 V típicos).
VDD_PLL y VDD_ANA deben estar conectados en estrella a VDD. · VDDCPU es el volumen dedicado de la CPU Cortex-A7tage suministro, cuyo valor depende de la
Frecuencia de CPU deseada. 1.22 V a 1.38 V en modo de ejecución. VDD debe estar presente antes de VDDCPU. · VDDCORE es el volumen digital principal.tage y normalmente se apaga durante el modo de espera. VoltagEl rango es de 1.21 V a 1.29 V en modo de funcionamiento. VDD debe estar presente antes de VDDCORE. El pin VBAT se puede conectar a la batería externa (1.6 V < VBAT < 3.6 V). Si no se utiliza una batería externa, este pin debe conectarse a VDD. VDDA es la tensión de alimentación analógica (ADC/VREF).tage (1.62 V a 3.6 V). El uso del VREF+ interno requiere un VDDA igual o superior a VREF+ + 0.3 V. El pin VDDA1V8_REG es la salida del regulador interno, conectado internamente a USB PHY y USB PLL. El regulador interno VDDA1V8_REG está habilitado por defecto y se puede controlar por software. Siempre está apagado durante el modo de espera.
El pin específico BYPASS_REG1V8 nunca debe dejarse flotante. Debe estar conectado a VSS o a VDD para activar o desactivar el vol.tagRegulador electrónico. Cuando VDD = 1.8 V, se debe configurar BYPASS_REG1V8. El pin VDDA1V1_REG es la salida del regulador interno, conectado internamente a la placa física USB. El regulador interno VDDA1V1_REG está habilitado por defecto y se puede controlar por software. Siempre está apagado durante el modo de espera.
· VDD3V3_USBHS es la fuente de alimentación USB de alta velocidad. Vol.tagEl rango es de 3.07 V a 3.6 V.
VDD3V3_USBHS no debe estar presente a menos que VDDA1V8_REG esté presente; de lo contrario, podría producirse un daño permanente en el STM32MP133C/F. Esto debe garantizarse mediante el orden de clasificación del PMIC o con un componente externo en caso de implementar una fuente de alimentación de componentes discretos.
· VDDSD1 y VDDSD2 son respectivamente fuentes de alimentación de tarjetas SD SDMMC1 y SDMMC2 para admitir el modo de ultra alta velocidad.
· VDDQ_DDR es la fuente de alimentación DDR IO. 1.425 V a 1.575 V para interconectar memorias DDR3 (1.5 V típico).
1.283 V a 1.45 V para interconectar memorias DDR3L (1.35 V típico)
1.14 V a 1.3 V para interconectar memorias LPDDR2 o LPDDR3 (1.2 V típico)
Durante las fases de encendido y apagado, se deben respetar los siguientes requisitos de secuencia de potencia:
· Cuando VDD está por debajo de 1 V, otras fuentes de alimentación (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) deben permanecer por debajo de VDD + 300 mV.
· Cuando VDD es superior a 1 V, todas las fuentes de alimentación son independientes.
Durante la fase de apagado, el VDD puede ser temporalmente inferior al de otras fuentes de alimentación solo si la energía suministrada al STM32MP133C/F se mantiene por debajo de 1 mJ. Esto permite descargar los condensadores de desacoplamiento externos con diferentes constantes de tiempo durante la fase transitoria de apagado.

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Versión 3.6
VBOR0 1

Figura 2. Secuencia de encendido/apagado

STM32MP133C/F

VDDX(1) VDD

3.6.2
Nota: 26/219

0.3

Encendido

Modo de funcionamiento

Corriente cortada

tiempo

Área de suministro no válida

VDDX < VDD + 300 mV

VDDX independiente de VDD

MSv47490V1

1. VDDX se refiere a cualquier fuente de alimentación entre VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Supervisor de suministro de energía

Los dispositivos tienen un circuito integrado de reinicio de encendido (POR)/reinicio de apagado (PDR) acoplado con un circuito de reinicio por caída de tensión (BOR):
· Reinicio de encendido (POR)
El supervisor POR supervisa la alimentación VDD y la compara con un umbral fijo. Los dispositivos permanecen en modo de reinicio cuando la VDD está por debajo de este umbral. Reinicio por apagado (PDR).
El supervisor PDR supervisa la alimentación de VDD. Se genera un reinicio cuando VDD cae por debajo de un umbral fijo.
· Restablecimiento de caída de tensión (BOR)
El supervisor de BOR supervisa la alimentación de VDD. Se pueden configurar tres umbrales de BOR (de 2.1 a 2.7 V) mediante bytes de opción. Se genera un reinicio cuando VDD cae por debajo de este umbral.
Reinicio de VDDCORE al encender (POR_VDDCORE). El supervisor POR_VDDCORE supervisa la alimentación de VDDCORE y la compara con un umbral fijo. El dominio VDDCORE permanece en modo de reinicio cuando VDDCORE está por debajo de este umbral.
Reinicio de VDDCORE al apagar el sistema (PDR_VDDCORE). El supervisor PDR_VDDCORE supervisa la alimentación de VDDCORE. Se genera un reinicio del dominio VDDCORE cuando VDDCORE cae por debajo de un umbral fijo.
VDDCPU de reinicio al encender (POR_VDDCPU). El supervisor POR_VDDCPU supervisa la alimentación de la VDDCPU y la compara con un umbral fijo. El dominio VDDCPU permanece en modo de reinicio cuando VDDCORE está por debajo de este umbral.
El pin PDR_ON está reservado para las pruebas de producción de STMicroelectronics y siempre debe estar conectado a VDD en una aplicación.

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3.7

Estrategia de bajo consumo

Hay varias formas de reducir el consumo de energía en STM32MP133C/F: · Disminuya el consumo de energía dinámico reduciendo la velocidad de los relojes de la CPU y/o la
relojes de matriz de bus y/o controlar relojes periféricos individuales. · Ahorre consumo de energía cuando la CPU está INACTIVA, seleccionando entre las opciones de bajo consumo disponibles.
Modos de energía según las necesidades de la aplicación del usuario. Esto permite lograr el mejor equilibrio entre un tiempo de arranque corto, un bajo consumo de energía y la disponibilidad de fuentes de activación. · Utilice el DVFS (volumen dinámico)tagpuntos de operación de escalamiento de frecuencia y e) que controlan directamente la frecuencia del reloj de la CPU así como la fuente de salida VDDCPU.
Los modos de operación permiten controlar la distribución de la señal de reloj a los diferentes componentes del sistema y la potencia del mismo. El modo de operación del sistema es controlado por el subsistema MPU.
Los modos de bajo consumo del subsistema MPU se enumeran a continuación: · CSleep: los relojes de la CPU se detienen y el reloj de los periféricos funciona como
Previamente configurado en el RCC (controlador de reinicio y reloj). · CStop: Se detienen los relojes de los periféricos de la CPU. · CStandby: VDDCPU APAGADO
La CPU ingresa a los modos de bajo consumo CSleep y CStop cuando ejecuta las instrucciones WFI (esperar interrupción) o WFE (esperar evento).
Los modos de funcionamiento del sistema disponibles son los siguientes: · Run (sistema a su máximo rendimiento, VDDCORE, VDDCPU y relojes ON) · Stop (relojes OFF) · LP-Stop (relojes OFF) · LPLV-Stop (relojes OFF, nivel de suministro de VDDCORE y VDDCPU puede reducirse) · LPLV-Stop2 (VDDCPU OFF, VDDCORE reducido y relojes OFF) · Standby (VDDCPU, VDDCORE y relojes OFF)

Tabla 3. Modo de energía del sistema versus modo de energía de la CPU

Modo de energía del sistema

UPC

Modo correr

CRun o CSleep

Modo de parada LP-Modo de parada LPLV-Modo de parada LPLV-Modo de parada2
Modo de espera

CStop o CStandby CStandby

3.8

Reset y controlador de reloj (RCC)

El controlador de reloj y reinicio gestiona la generación de todos los relojes, así como la activación de los mismos y el control de los reinicios del sistema y de los periféricos. RCC ofrece gran flexibilidad en la elección de las fuentes de reloj y permite la aplicación de relaciones de reloj para mejorar el consumo de energía. Además, en algunos periféricos de comunicación compatibles con...

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3.8.1 3.8.2

dos dominios de reloj diferentes (ya sea un reloj de interfaz de bus o un reloj periférico del núcleo), la frecuencia del sistema se puede cambiar sin modificar la tasa de baudios.
Gestión del reloj
Los dispositivos incorporan cuatro osciladores internos, dos osciladores con cristal externo o resonador, tres osciladores internos con tiempo de arranque rápido y cuatro PLL.
El RCC recibe las siguientes entradas de fuente de reloj: · Osciladores internos:
Reloj HSI de 64 MHz (1 % de precisión) Reloj CSI de 4 MHz Reloj LSI de 32 kHz · Osciladores externos: Reloj HSE de 8-48 MHz Reloj LSE de 32.768 kHz
El RCC proporciona cuatro PLL: · PLL1 dedicado a la sincronización de la CPU · PLL2 que proporciona:
relojes para los AXI-SS (incluidos los puentes APB4, APB5, AHB5 y AHB6) relojes para la interfaz DDR · PLL3 que proporciona: relojes para la matriz de bus periférico y AHB multicapa (incluidos los APB1,
APB2, APB3, APB6, AHB1, AHB2 y AHB4) relojes de kernel para periféricos · PLL4 dedicado a la generación de los relojes de kernel para varios periféricos
El sistema se inicia con el reloj HSI. La aplicación del usuario puede entonces seleccionar la configuración del reloj.
Fuentes de restablecimiento del sistema
El reinicio al encender inicializa todos los registros excepto el de depuración, una parte del RCC, una parte del RTC y los registros de estado del controlador de energía, así como el dominio de energía de respaldo.
Un reinicio de aplicación se genera a partir de una de las siguientes fuentes: · un reinicio del pad NRST · un reinicio de la señal POR y PDR (generalmente llamado reinicio de encendido) · un reinicio de BOR (generalmente llamado caída de tensión) · un reinicio del watchdog independiente 1 · un reinicio del watchdog independiente 2 · un reinicio del sistema de software del Cortex-A7 (CPU) · una falla en HSE, cuando se activa la función del sistema de seguridad del reloj
Un reinicio del sistema se genera desde una de las siguientes fuentes: · un reinicio de la aplicación · un reinicio de la señal POR_VDDCORE · una salida del modo de espera al modo de ejecución

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Un reinicio del procesador MPU se genera a partir de una de las siguientes fuentes: · un reinicio del sistema · cada vez que la MPU sale del modo CStandby · un reinicio del software de la MPU desde el Cortex-A7 (CPU)

3.9

Entradas/salidas de propósito general (GPIO)

Cada pin GPIO puede configurarse por software como salida (push-pull o open-drain, con o sin pull-up o pull-down), como entrada (con o sin pull-up o pull-down) o como función periférica alternativa. La mayoría de los pines GPIO se comparten con funciones alternativas digitales o analógicas. Todos los pines GPIO admiten alta corriente y selección de velocidad para gestionar mejor el ruido interno, el consumo de energía y la emisión electromagnética.
Después del reinicio, todos los GPIO están en modo analógico para reducir el consumo de energía.
La configuración de E/S se puede bloquear si es necesario siguiendo una secuencia específica para evitar escrituras falsas en los registros de E/S.
Todos los pines GPIO se pueden configurar individualmente como seguros, lo que significa que los accesos de software a estos GPIO y periféricos asociados definidos como seguros están restringidos al software seguro que se ejecuta en la CPU.

3.10
Nota:

Controlador de protección TrustZone (ETZPC)
ETZPC se utiliza para configurar la seguridad TrustZone de los maestros y esclavos de bus con atributos de seguridad programables (recursos asegurables). Por ejemplo: · El tamaño de la región segura de la SYSRAM en chip se puede programar. · Los periféricos AHB y APB se pueden configurar como seguros o no seguros. · La SRAM AHB se puede configurar como segura o no segura.
De manera predeterminada, SYSRAM, AHB SRAM y los periféricos asegurables están configurados solo para acceso seguro, por lo que no son accesibles para maestros no seguros como DMA1/DMA2.

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3.11

Matriz de interconexión de bus
Los dispositivos cuentan con una matriz de bus AXI, una matriz de bus AHB principal y puentes de bus que permiten interconectar maestros de bus con esclavos de bus (ver la figura a continuación, los puntos representan las conexiones maestro/esclavo habilitadas).
Figura 3. Matriz de bus STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG desde la interconexión MLAHB USBH

UPC

ETH1 ETH2

128 bits

AXIM

M1M2

M11

S1 S2 S3 S4 S5 S6 S7 S8 S9

AXIMC esclavo predeterminado

NIC-400 AXI 64 bits 266 MHz – 10 maestros / 10 esclavos

Desde la interconexión AXIM DMA1 DMA2 USBO DMA3

M1M2

M3M4

M6M7

Interconexión S4 S5 AHB 32 bits 209 MHz – 8 maestros / 6 esclavos

DDRCTRL 533 MHz Puente AHB a AHB6 Para interconectar MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB Puente AHB a AHB5 Puente APB a APB5 Puente APB a DBG APB
Puerto maestro síncrono AXI 64 Puerto esclavo síncrono AXI 64 Puerto maestro asíncrono AXI 64 Puerto esclavo asíncrono AXI 64 Puerto maestro síncrono AHB 32 Puerto esclavo síncrono AHB 32 Puerto maestro asíncrono AHB 32 Puerto esclavo asíncrono AHB 32
Puente a AHB2 SRAM1 SRAM2 SRAM3 A interconexión AXIM Puente a AHB4
MSv67511V2

MLAHB

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3.12

Controladores DMA
Los dispositivos cuentan con los siguientes módulos DMA para descargar la actividad de la CPU: · un acceso directo a memoria maestra (MDMA)
El MDMA es un controlador DMA de alta velocidad, responsable de todo tipo de transferencias de memoria (de periférico a memoria, de memoria a memoria, de memoria a periférico), sin intervención de la CPU. Cuenta con una interfaz AXI maestra. El MDMA puede interactuar con otros controladores DMA para ampliar las capacidades DMA estándar o gestionar directamente las solicitudes DMA de periféricos. Cada uno de los 32 canales puede realizar transferencias en bloque, transferencias en bloque repetidas y transferencias de listas enlazadas. El MDMA puede configurarse para realizar transferencias seguras a memorias seguras. · Tres controladores DMA (DMA1 y DMA2 no seguros, más DMA3 seguro). Cada controlador cuenta con un AHB de doble puerto, para un total de 16 canales DMA no seguros y ocho seguros para realizar transferencias en bloque basadas en FIFO.
Dos unidades DMAMUX multiplexan y enrutan las solicitudes periféricas DMA a los tres controladores DMA, con alta flexibilidad, maximizando la cantidad de solicitudes DMA que se ejecutan simultáneamente, además de generar solicitudes DMA a partir de activadores de salida periférica o eventos DMA.
DMAMUX1 asigna las solicitudes DMA de periféricos no seguros a los canales DMA1 y DMA2. DMAMUX2 asigna las solicitudes DMA de periféricos seguros a los canales DMA3.

3.13

Controlador extendido de interrupciones y eventos (EXTI)
El controlador extendido de interrupciones y eventos (EXTI) gestiona la activación de la CPU y del sistema mediante entradas de eventos configurables y directas. EXTI envía solicitudes de activación al control de potencia, genera una solicitud de interrupción al GIC y eventos a la entrada de eventos de la CPU.
Las solicitudes de activación EXTI permiten activar el sistema desde el modo Detención y activar la CPU desde los modos CStop y CStandby.
La generación de solicitudes de interrupción y de solicitudes de eventos también se puede utilizar en el modo de ejecución.
El EXTI también incluye la selección EXTI IOport.
Cada interrupción o evento se puede configurar como seguro para restringir el acceso únicamente al software seguro.

3.14

Unidad de cálculo de verificación de redundancia cíclica (CRC)
La unidad de cálculo CRC (verificación de redundancia cíclica) se utiliza para obtener un código CRC utilizando un polinomio programable.
Entre otras aplicaciones, las técnicas basadas en CRC se utilizan para verificar la integridad de la transmisión o el almacenamiento de datos. En el marco de la norma EN/IEC 60335-1, ofrecen un medio para verificar la integridad de la memoria flash. La unidad de cálculo de CRC ayuda a calcular una firma del software durante la ejecución, para compararla con una firma de referencia generada en tiempo de enlace y almacenada en una ubicación de memoria determinada.

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3.15

Controlador de memoria flexible (FMC)
Las principales características del controlador FMC son las siguientes: · Interfaz con dispositivos mapeados en memoria estática incluyendo:
Memoria flash NOR Memoria de acceso aleatorio estática o pseudoestática (SRAM, PSRAM) Memoria flash NAND con ECC de hardware BCH de 4 bits/8 bits · Ancho de bus de datos de 8 y 16 bits · Control de selección de chip independiente para cada banco de memoria · Configuración independiente para cada banco de memoria · FIFO de escritura
Los registros de configuración de FMC se pueden hacer seguros.

3.16

Interfaz de memoria dual Quad-SPI (QUADSPI)
QUADSPI es una interfaz de comunicación especializada para memorias flash SPI simples, dobles o cuádruples. Puede operar en cualquiera de los tres modos siguientes: · Modo indirecto: todas las operaciones se realizan mediante los registros QUADSPI. · Modo de sondeo de estado: el registro de estado de la memoria flash externa se lee periódicamente y...
Se puede generar una interrupción en caso de configuración de la bandera. · Modo mapeado en memoria: la memoria flash externa se asigna al espacio de direcciones.
y es visto por el sistema como si fuera una memoria interna.
Tanto el rendimiento como la capacidad se pueden incrementar al doble utilizando el modo flash dual, donde se accede simultáneamente a dos memorias flash Quad-SPI.
QUADSPI está acoplado con un bloque de retardo (DLYBQS) que permite el soporte de una frecuencia de datos externos superior a 100 MHz.
Los registros de configuración de QUADSPI pueden ser seguros, así como su bloque de retardo.

3.17

Convertidores analógico-digitales (ADC1, ADC2)
Los dispositivos incorporan dos convertidores analógico-digitales, cuya resolución se puede configurar a 12, 10, 8 o 6 bits. Cada ADC comparte hasta 18 canales externos y realiza conversiones en modo de disparo único o de escaneo. En el modo de escaneo, la conversión automática se realiza en un grupo seleccionado de entradas analógicas.
Ambos ADC tienen interfaces de bus asegurables.
Cada ADC puede ser atendido por un controlador DMA, permitiendo así la transferencia automática de valores convertidos de ADC a una ubicación de destino sin ninguna acción de software.
Además, una función de vigilancia analógica puede monitorear con precisión el volumen convertido.tage de uno, algunos o todos los canales seleccionados. Se genera una interrupción cuando el vol convertidotage está fuera de los umbrales programados.
Para sincronizar la conversión A/D y los temporizadores, los ADC pueden activarse mediante cualquiera de los temporizadores TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 y LPTIM3.

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3.18

Sensor de temperatura
Los dispositivos incorporan un sensor de temperatura que genera un volumentage (VTS) que varía linealmente con la temperatura. Este sensor de temperatura está conectado internamente a ADC2_INP12 y puede medir la temperatura ambiente del dispositivo en un rango de 40 a +125 °C con una precisión de ±2 %.
El sensor de temperatura presenta una buena linealidad, pero debe calibrarse para obtener una buena precisión general en la medición de temperatura. Dado que la desviación del sensor varía entre chips debido a las variaciones del proceso, el sensor de temperatura interno sin calibrar es adecuado para aplicaciones que solo detectan cambios de temperatura. Para mejorar la precisión de la medición del sensor de temperatura, ST calibra individualmente cada dispositivo en fábrica. ST almacena los datos de calibración de fábrica del sensor de temperatura en el área OTP, accesible en modo de solo lectura.

3.19

Sensor de temperatura digital (DTS)
Los dispositivos incorporan un sensor de temperatura con salida de frecuencia. DTS contabiliza la frecuencia basándose en el LSE o el PCLK para proporcionar la información de temperatura.
Se admiten las siguientes funciones: · Generación de interrupción por umbral de temperatura · Generación de señal de activación por umbral de temperatura

3.20
Nota:

operación VBAT
El dominio de energía VBAT contiene el RTC, los registros de respaldo y la SRAM de respaldo.
Para optimizar la duración de la batería, este dominio de energía es suministrado por VDD cuando está disponible o por el volumentagSe aplica al pin VBAT (cuando no hay alimentación VDD). La alimentación VBAT se conmuta cuando el PDR detecta que VDD ha caído por debajo del nivel del PDR.
El voltagLa corriente e en el pin VBAT puede ser proporcionada por una batería externa, un supercondensador o directamente por VDD. En este último caso, el modo VBAT no funciona.
La operación VBAT se activa cuando VDD no está presente.
Ninguno de estos eventos (interrupciones externas, TAMP Evento, o alarma/eventos RTC) pueden restaurar directamente la alimentación VDD y forzar al dispositivo a salir de la operación VBAT. Sin embargo, TAMP Los eventos y las alarmas/eventos RTC se pueden usar para generar una señal a un circuito externo (normalmente un PMIC) que puede restaurar el suministro de VDD.

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3.21

Volumentagbúfer de referencia electrónico (VREFBUF)
Los dispositivos incorporan un voltagEl tampón de referencia que se puede utilizar como vol.tagla referencia para los ADC, y también como vol.tagReferencia para componentes externos a través del pin VREF+. El VREFBUF puede ser seguro. El VREFBUF interno admite cuatro volúmenes.tages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Un vol. externotagLa referencia se puede proporcionar a través del pin VREF+ cuando el VREFBUF interno está desactivado.
Figura 4. Vol.tage búfer de referencia

VREFINT

–

VREF+

VSSA

MSv64430V1

3.22

Filtro digital para modulador sigma-delta (DFSDM)
Los dispositivos incorporan un DFSDM con soporte para dos módulos de filtros digitales y cuatro canales seriales de entrada externos (transceptores) o alternativamente cuatro entradas paralelas internas.
El DFSDM interconecta moduladores externos al dispositivo y realiza el filtrado digital de los flujos de datos recibidos. Los moduladores se utilizan para convertir señales analógicas en flujos digitales en serie que constituyen las entradas del DFSDM.
El DFSDM también puede interconectar micrófonos PDM (modulación por densidad de pulsos) y realizar la conversión y el filtrado de PDM a PCM (acelerado por hardware). El DFSDM cuenta con entradas de flujo de datos paralelo opcionales desde los ADC o desde la memoria del dispositivo (mediante transferencias DMA/CPU al DFSDM).
Los transceptores DFSDM admiten varios formatos de interfaz serie (para diversos moduladores). Los módulos de filtro digital DFSDM realizan el procesamiento digital según los parámetros de filtro definidos por el usuario, con una resolución final del ADC de hasta 24 bits.

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El periférico DFSDM admite: · Cuatro canales seriales digitales de entrada multiplexados:
Interfaz SPI configurable para conectar varios moduladores Interfaz de 1 cable con codificación Manchester configurable Entrada de micrófono PDM (modulación de densidad de pulsos) Frecuencia máxima de reloj de entrada de hasta 20 MHz (10 MHz para codificación Manchester) Salida de reloj para moduladores (de 0 a 20 MHz) Entradas alternativas de cuatro canales paralelos digitales internos (hasta 16 bits de resolución de entrada): fuentes internas: datos ADC o flujos de datos de memoria (DMA) Dos módulos de filtro digital con procesamiento de señal digital ajustable: Filtro Sincx: orden/tipo de filtro (1 a 5), sobresampIntegrador de relación ling (1 a 1024): sobresampRelación de transmisión (1 a 256) · Resolución de datos de salida de hasta 24 bits, formato de datos de salida con signo · Corrección automática de desplazamiento de datos (desplazamiento almacenado en el registro por el usuario) · Conversión continua o simple · Inicio de conversión activado por: disparador de software temporizadores internos eventos externos inicio de conversión sincrónicamente con el primer módulo de filtro digital (DFSDM) · Vigilancia analógica con: registros de umbral de datos de valor bajo y valor alto filtro digital Sincx dedicado configurable (orden = 1 a 3,
sobreampRelación de transmisión = 1 a 32) entrada de datos de salida final o de canales seriales digitales de entrada seleccionados monitoreo continuo independientemente de la conversión estándar · Detector de cortocircuito para detectar valores de entrada analógicos saturados (rango inferior y superior): contador de hasta 8 bits para detectar de 1 a 256 0 o 1 consecutivos en el flujo de datos seriales monitoreo continuo de cada canal serial de entrada · Generación de señal de interrupción en evento de vigilancia analógica o en evento de detector de cortocircuito · Detector de extremos: almacenamiento de valores mínimos y máximos de datos de conversión final actualizados por software · Capacidad DMA para leer los datos de conversión final · Interrupciones: fin de conversión, desbordamiento, vigilancia analógica, cortocircuito, ausencia de reloj de canal serial de entrada · Conversiones "regulares" o "inyectadas": las conversiones "regulares" se pueden solicitar en cualquier momento o incluso en modo continuo
sin tener ningún impacto en el tiempo de las conversiones “inyectadas” conversiones “inyectadas” para una sincronización precisa y con alta prioridad de conversión

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3.23

Verdadero generador de números aleatorios (RNG)
Los dispositivos incorporan un RNG que entrega números aleatorios de 32 bits generados por un circuito analógico integrado.
El RNG se puede definir (en ETZPC) como accesible únicamente mediante software seguro.
El verdadero RNG se conecta a los periféricos AES y PKA seguros a través de un bus dedicado (no legible por la CPU).

3.24

Procesadores criptográficos y hash (CRYP, SAES, PKA y HASH)
Los dispositivos incorporan un procesador criptográfico que admite los algoritmos criptográficos avanzados que normalmente se requieren para garantizar la confidencialidad, la autenticación, la integridad de los datos y el no repudio al intercambiar mensajes con un par.
Los dispositivos también incorporan un acelerador de cifrado/descifrado de hardware PKA y AES de clave segura, resistente a DPA, de 128 y 256 bits, con un bus de hardware dedicado al que no puede acceder la CPU.
Características principales de CRYP: · DES/TDES (estándar de cifrado de datos/estándar de cifrado de datos triple): ECB (cifrado electrónico)
algoritmos de encadenamiento de libros de códigos) y CBC (encadenamiento de bloques de cifrado), clave de 64, 128 o 192 bits · AES (estándar de cifrado avanzado): algoritmos de encadenamiento ECB, CBC, GCM, CCM y CTR (modo contador), clave de 128, 192 o 256 bits
Características principales de Universal HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algoritmos HASH seguros) · HMAC
El acelerador criptográfico admite la generación de solicitudes DMA.
CRYP, SAES, PKA y HASH pueden definirse (en ETZPC) como accesibles únicamente mediante software seguro.

3.25

Arranque y seguridad y control OTP (BSEC)
El BSEC (arranque, seguridad y control de OTP) está diseñado para controlar una caja de fusibles OTP (programable una sola vez), que se utiliza para el almacenamiento no volátil integrado para la configuración del dispositivo y los parámetros de seguridad. Parte del BSEC debe configurarse para que solo sea accesible mediante software seguro.
El BSEC puede utilizar palabras OTP para el almacenamiento de HWKEY de 256 bits para SAES (AES seguro).

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3.26

Temporizadores y perros guardianes
Los dispositivos incluyen dos temporizadores de control avanzado, diez temporizadores de propósito general (de los cuales siete son seguros), dos temporizadores básicos, cinco temporizadores de bajo consumo, dos controladores y cuatro temporizadores de sistema en cada Cortex-A7.
Todos los contadores del temporizador se pueden congelar en el modo de depuración.
La siguiente tabla compara las características de los temporizadores de control avanzado, de propósito general, básicos y de bajo consumo.

Tipo de temporizador

Minutero

Tabla 4. Comparación de funciones del temporizador

Contrarresolución
ción

Tipo de contador

Factor de preescalador

Generación de solicitudes DMA

Capturar/comparar canales

Salida complementaria

Interfaz máxima
reloj (MHz)

Máximo
minutero
reloj (MHz)(1)

TIM1 avanzado, -control TIM8

16 bits

Arriba, Cualquier entero hacia abajo, entre 1 arriba/abajo y 65536

Sí

TIM2 TIM5

32 bits

Arriba, Cualquier entero hacia abajo, entre 1 arriba/abajo y 65536

Sí

TIM3 TIM4

16 bits

Arriba, Cualquier entero hacia abajo, entre 1 arriba/abajo y 65536

Sí

Cualquier entero

TIM12(2) de 16 bits

Hasta entre 1

General

y 65536

objetivo

TIM13(2) TIM14(2)

16 bits

Cualquier entero entre 1
y 65536

Cualquier entero

TIM15(2) de 16 bits

Hasta entre 1

Sí

y 65536

TIM16(2) TIM17(2)

16 bits

Cualquier entero entre 1
y 65536

Sí

Básico

TIM6, TIM7

16 bits

Cualquier entero entre 1
y 65536

Sí

LPTIM1,

Bajo consumo

LPTIM2(2), LPTIM3(2),
LPTIM4,

16 bits

1, 2, 4, 8, Arriba 16, 32, 64,
128

LPTIM5

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

1(3)

104.5 104.5

1. La velocidad máxima del temporizador es de hasta 209 MHz, dependiendo del bit TIMGxPRE en el RCC. 2. Temporizador asegurable. 3. No hay canal de captura en LPTIM.

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3.26.1 3.26.2 3.26.3

Temporizadores de control avanzado (TIM1, TIM8)
Los temporizadores de control avanzado (TIM1, TIM8) pueden considerarse generadores PWM trifásicos multiplexados en 6 canales. Cuentan con salidas PWM complementarias con tiempos muertos programables. También pueden considerarse temporizadores completos de propósito general. Sus cuatro canales independientes pueden utilizarse para: · captura de entrada · comparación de salida · generación PWM (modos alineados al flanco o al centro) · salida en modo de un pulso
Si se configuran como temporizadores estándar de 16 bits, tienen las mismas características que los temporizadores de propósito general. Si se configuran como generadores PWM de 16 bits, tienen capacidad de modulación completa (0-100 %).
El temporizador de control avanzado puede funcionar junto con los temporizadores de propósito general a través de la función de enlace de temporizador para sincronización o encadenamiento de eventos.
TIM1 y TIM8 admiten la generación de solicitudes DMA independientes.
Temporizadores de propósito general (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Hay diez temporizadores de propósito general sincronizables integrados en los dispositivos STM32MP133C/F (consulte la Tabla 4 para ver las diferencias). · TIM2, TIM3, TIM4, TIM5
TIM 2 y TIM5 se basan en un contador ascendente/descendente de 32 bits con recarga automática y un preescalador de 16 bits, mientras que TIM3 y TIM4 se basan en un contador ascendente/descendente de 16 bits con recarga automática y un preescalador de 16 bits. Todos los temporizadores cuentan con cuatro canales independientes para captura de entrada/comparación de salida, PWM o salida en modo de un pulso. Esto proporciona hasta 16 capturas de entrada/comparación de salida/PWM en los paquetes más grandes. Estos temporizadores de propósito general pueden funcionar juntos o con otros temporizadores de propósito general y los temporizadores de control avanzado TIM1 y TIM8, mediante la función de enlace de temporizadores para la sincronización o el encadenamiento de eventos. Cualquiera de estos temporizadores de propósito general puede utilizarse para generar salidas PWM. TIM2, TIM3, TIM4 y TIM5 cuentan con generación independiente de solicitudes DMA. Son capaces de manejar señales de codificador de cuadratura (incrementales) y las salidas digitales de uno a cuatro sensores de efecto Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17. Estos temporizadores se basan en un contador ascendente de recarga automática de 16 bits y un preescalador de 16 bits. TIM13, TIM14, TIM16 y TIM17 cuentan con un canal independiente, mientras que TIM12 y TIM15 tienen dos canales independientes para captura de entrada/comparación de salida, PWM o salida en modo de un pulso. Pueden sincronizarse con los temporizadores de propósito general TIM2, TIM3, TIM4 y TIM5 o utilizarse como bases de tiempo simples. Cada uno de estos temporizadores puede definirse (en ETZPC) como accesible únicamente mediante software seguro.
Temporizadores básicos (TIM6 y TIM7)
Estos temporizadores se utilizan principalmente como una base de tiempo genérica de 16 bits.
TIM6 y TIM7 admiten la generación de solicitudes DMA independientes.

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3.26.4
3.26.5 3.26.6

Temporizadores de bajo consumo (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Cada temporizador de bajo consumo tiene un reloj independiente y también funciona en modo de parada si está sincronizado con LSE, LSI o un reloj externo. Un LPTIMx puede reactivar el dispositivo desde el modo de parada.
Estos temporizadores de bajo consumo admiten las siguientes funciones: · Contador ascendente de 16 bits con registro de recarga automática de 16 bits · Registro de comparación de 16 bits · Salida configurable: pulso, PWM · Modo continuo/de un solo disparo · Disparador de entrada de software/hardware seleccionable · Fuente de reloj seleccionable:
Fuente de reloj interna: reloj LSE, LSI, HSI o APB Fuente de reloj externa sobre entrada LPTIM (funciona incluso sin reloj interno)
fuente en ejecución, utilizada por la aplicación del contador de pulsos) · Filtro de falla digital programable · Modo codificador
LPTIM2 y LPTIM3 se pueden definir (en ETZPC) como accesibles únicamente mediante software seguro.
Organismos de control independientes (IWDG1, IWDG2)
Un watchdog independiente se basa en un contador descendente de 12 bits y un preescalador de 8 bits. Se sincroniza con un RC interno (LSI) independiente de 32 kHz y, al operar independientemente del reloj principal, puede operar en los modos de parada y espera. IWDG puede utilizarse como watchdog para reiniciar el dispositivo cuando ocurre un problema. Se configura por hardware o software mediante los bytes de opción.
IWDG1 se puede definir (en ETZPC) como accesible únicamente mediante software seguro.
Temporizadores genéricos (Cortex-A7 CNT)
Los temporizadores genéricos de Cortex-A7 integrados en Cortex-A7 se alimentan del valor de la generación de tiempo del sistema (STGEN).
El procesador Cortex-A7 proporciona los siguientes temporizadores: · temporizador físico para uso en modos seguros y no seguros
Los registros del temporizador físico están almacenados para proporcionar copias seguras y no seguras. · Temporizador virtual para usar en modos no seguros · Temporizador físico para usar en modo hipervisor
Los temporizadores genéricos no son periféricos mapeados en memoria y, por lo tanto, solo se puede acceder a ellos mediante instrucciones específicas del coprocesador Cortex-A7 (cp15).

3.27

Generación del temporizador del sistema (STGEN)
La generación de tiempo del sistema (STGEN) genera un valor de conteo de tiempo que proporciona una view de tiempo para todos los temporizadores genéricos Cortex-A7.

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La generación de tiempo del sistema tiene las siguientes características clave: · 64 bits de ancho para evitar problemas de reinversión · Comienza desde cero o un valor programable · Interfaz de control APB (STGENC) que permite guardar y restaurar el temporizador
en eventos de apagado · Interfaz APB de solo lectura (STGENR) que permite que el valor del temporizador sea leído por dispositivos no
Software seguro y herramientas de depuración · Incremento del valor del temporizador que se puede detener durante la depuración del sistema
STGENC se puede definir (en ETZPC) como accesible únicamente mediante software seguro.

3.28

Reloj de tiempo real (RTC)
El RTC proporciona una activación automática para gestionar todos los modos de bajo consumo. RTC es un temporizador/contador BCD independiente y proporciona un reloj/calendario con hora del día e interrupciones de alarma programables.
El RTC también incluye un indicador de activación programable periódico con capacidad de interrupción.
Dos registros de 32 bits contienen los segundos, minutos, horas (formato de 12 o 24 horas), día (día de la semana), fecha (día del mes), mes y año, expresados en formato decimal codificado en binario (BCD). El valor en subsegundos también está disponible en formato binario.
Se admite el modo binario para facilitar la gestión del controlador de software.
Las compensaciones para meses de 28, 29 (año bisiesto), 30 y 31 días se realizan automáticamente. También se puede realizar la compensación del horario de verano.
Los registros adicionales de 32 bits contienen los subsegundos, segundos, minutos, horas, día y fecha de alarma programables.
Está disponible una función de calibración digital para compensar cualquier desviación en la precisión del oscilador de cristal.
Después de restablecer el dominio de respaldo, todos los registros RTC están protegidos contra posibles accesos de escritura parásitos y protegidos por acceso seguro.
Mientras el volumen de suministrotage permanece en el rango operativo, el RTC nunca se detiene, independientemente del estado del dispositivo (modo de ejecución, modo de bajo consumo o reinicio).
Las principales características del RTC son las siguientes: · Calendario con subsegundos, segundos, minutos, horas (formato 12 o 24), día (día de la semana)
Semana), fecha (día del mes), mes y año. Compensación del horario de verano programable por software. Alarma programable con función de interrupción. La alarma puede ser activada por cualquier
Combinación de los campos del calendario. · Unidad de activación automática que genera una bandera periódica que activa una activación automática.
Interrupción · Detección del reloj de referencia: se puede usar un segundo reloj de fuente más preciso (50 o 60 Hz)
utilizado para mejorar la precisión del calendario. · Sincronización precisa con un reloj externo mediante la función de cambio de subsegundos · Circuito de calibración digital (corrección periódica del contador): precisión de 0.95 ppm, obtenida en un
ventana de calibración de varios segundos

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· Horarioamp Función para guardar eventos · Almacenamiento de SWKEY en registros de respaldo RTC con acceso directo al bus SAE (no
legible por la CPU) · Interrupciones/eventos enmascarables:
Alarma A Alarma B Interrupción de activación Timestamp · Compatibilidad con TrustZone: Alarma A, alarma B, temporizador de activación y cronómetro totalmente seguros de RTCamp individuo seguro o no seguro
Configuración de calibración RTC realizada en configuración segura en configuración no segura

3.29

Tamper y registros de respaldo (TAMP)
Se conservan 32 registros de respaldo de 32 bits en todos los modos de bajo consumo y también en el modo VBAT. Pueden utilizarse para almacenar datos confidenciales, ya que su contenido está protegido por...ampCircuito de detección er.
Siete tamppines de entrada er y cinco tampLos pines de salida están disponibles para anti-tampdetección de er. El externo tampLos pines er se pueden configurar para detección de bordes, detección de bordes y nivel, detección de nivel con filtrado o detección activa.amper que aumenta el nivel de seguridad al verificar automáticamente que el tampLos pines er no están abiertos ni en cortocircuito externamente.
TAMP Características principales · 32 registros de respaldo (TAMP_BKPxR) implementado en el dominio RTC que permanece
encendido por VBAT cuando se apaga la alimentación VDD · 12 tamper pines disponibles (siete entradas y cinco salidas) · Cualquier tampLa detección de er puede generar un cronómetro RTCamp evento. · Cualquier tampLa detección borra los registros de respaldo. · Compatibilidad con TrustZone:
TampConfiguración segura o no segura La copia de seguridad registra la configuración en tres áreas de tamaño configurable:
. un área segura de lectura/escritura . un área segura de escritura/no segura de lectura . un área no segura de lectura/escritura · Contador monótono

3.30

Interfaces de circuitos interintegrados (I2C1, I2C2, I2C3, I2C4, I2C5)
Los dispositivos incorporan cinco interfaces I2C.
La interfaz de bus I2C gestiona las comunicaciones entre el STM32MP133C/F y el bus serie I2C. Controla la secuenciación, el protocolo, el arbitraje y la temporización específicos del bus I2C.

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El periférico I2C admite: · Compatibilidad con la especificación de bus I2C y el manual de usuario rev. 5:
Modos esclavo y maestro, capacidad multimaestro Modo estándar (Sm), con una tasa de bits de hasta 100 kbit/s Modo rápido (Fm), con una tasa de bits de hasta 400 kbit/s Modo rápido Plus (Fm+), con una tasa de bits de hasta 1 Mbit/s y E/S de unidad de salida de 20 mA Modo de direccionamiento de 7 bits y 10 bits, múltiples direcciones de esclavo de 7 bits Tiempos de configuración y retención programables Extensión de reloj opcional · Compatibilidad con la especificación de bus de administración del sistema (SMBus) rev 2.0: Generación y verificación de PEC (verificación de errores de paquete) de hardware con ACK
Soporte del protocolo de resolución de direcciones (ARP) Alerta SMBus · Compatibilidad con la especificación rev 1.1 del protocolo de administración del sistema de energía (PMBusTM) · Reloj independiente: una selección de fuentes de reloj independientes que permiten que la velocidad de comunicación I2C sea independiente de la reprogramación de PCLK · Activación del modo Detener en coincidencia de dirección · Filtros de ruido analógicos y digitales programables · Buffer de 1 byte con capacidad DMA
I2C3, I2C4 e I2C5 se pueden definir (en ETZPC) como accesibles únicamente mediante software seguro.

3.31

Transmisor receptor asíncrono síncrono universal (USART1, USART2, USART3, USART6 y UART4, UART5, UART7, UART8)
Los dispositivos incorporan cuatro transmisores receptores síncronos universales (USART1, USART2, USART3 y USART6) y cuatro transmisores receptores asíncronos universales (UART4, UART5, UART7 y UART8). Consulte la tabla a continuación para obtener un resumen de las características de USARTx y UARTx.
Estas interfaces proporcionan comunicación asíncrona, compatibilidad con IrDA SIR ENDEC, modo de comunicación multiprocesador, modo de comunicación semidúplex de un solo cable y capacidad de conexión LIN maestro/esclavo. Ofrecen gestión de hardware de las señales CTS y RTS, y habilitación de controlador RS485. Pueden comunicarse a velocidades de hasta 13 Mbit/s.
USART1, USART2, USART3 y USART6 también proporcionan modo de tarjeta inteligente (compatible con ISO 7816) y capacidad de comunicación similar a SPI.
Todos los USART tienen un dominio de reloj independiente del reloj de la CPU, lo que permite que el USARTx active el STM32MP133C/F desde el modo de parada utilizando velocidades de transmisión de hasta 200 Kbaud. Los eventos de activación desde el modo de parada son programables y pueden ser:
· detección de bit de inicio
· cualquier trama de datos recibida
· un marco de datos programado específico

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Todas las interfaces USART pueden ser atendidas por el controlador DMA.

Tabla 5. Características USART/UART

Modos/características USART(1)

USART1/2/3/6

UART4/5/7/8

Control de flujo de hardware para módem

Comunicación continua mediante DMA.

Comunicación multiprocesador

Modo SPI síncrono (maestro/esclavo)

–

Modo de tarjeta inteligente

–

Bloque IrDA SIR ENDEC de comunicación semidúplex de un solo cable

Modo LIN

Dominio de reloj dual y activación desde modo de bajo consumo

Interrupción del tiempo de espera del receptor en la comunicación Modbus

Detección automática de velocidad en baudios

Habilitar controlador

Longitud de los datos USART

7, 8 y 9 bits

1. X = apoyado.

USART1 y USART2 pueden definirse (en ETZPC) como accesibles únicamente mediante software seguro.

3.32

Interfaces periféricas en serie (SPI1, SPI2, SPI3, SPI4, SPI5) interfaces de sonido interintegradas (I2S1, I2S2, I2S3, I2S4)
Los dispositivos cuentan con hasta cinco SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 y SPI5) que permiten la comunicación a velocidades de hasta 50 Mbit/s en modo maestro y esclavo, en los modos semidúplex, dúplex completo y símplex. El preescalador de 3 bits proporciona ocho frecuencias en modo maestro y la trama se puede configurar de 4 a 16 bits. Todas las interfaces SPI admiten el modo de pulso NSS, el modo TI, el cálculo de CRC por hardware y la multiplicación de FIFOs de recepción y transmisión integrados de 8 bits con capacidad DMA.
I2S1, I2S2, I2S3 e I2S4 se multiplexan con SPI1, SPI2, SPI3 y SPI4. Pueden operar en modo maestro o esclavo, en modos de comunicación full-duplex y half-duplex, y pueden configurarse para operar con una resolución de 16 o 32 bits como canal de entrada o salida. Audio sampSe admiten frecuencias de 8 kHz a 192 kHz. Todas las interfaces I²S admiten múltiples FIFO de recepción y transmisión integrados de 2 bits con capacidad DMA.
SPI4 y SPI5 se pueden definir (en ETZPC) como accesibles únicamente mediante software seguro.

3.33

Interfaces de audio en serie (SAI1, SAI2)
Los dispositivos incorporan dos SAI que permiten el diseño de muchos protocolos de audio estéreo o mono

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Como I²S, justificado por LSB o MSB, PCM/DSP, TDM o AC'2. Hay una salida SPDIF disponible cuando el bloque de audio se configura como transmisor. Para lograr este nivel de flexibilidad y reconfigurabilidad, cada SAI contiene dos subbloques de audio independientes. Cada bloque tiene su propio generador de reloj y controlador de línea de E/S. Audio sampSe admiten frecuencias de hasta 192 kHz. Además, se pueden conectar hasta ocho micrófonos gracias a una interfaz PDM integrada. El SAI puede funcionar en configuración maestro o esclavo. Los subbloques de audio pueden ser receptores o transmisores y funcionar de forma síncrona o asíncrona (con respecto a otro). El SAI puede conectarse con otros SAI para funcionar de forma síncrona.

3.34

Interfaz de receptor SPDIF (SPDIFRX)
El SPDIFRX está diseñado para recibir un flujo S/PDIF compatible con IEC-60958 e IEC-61937. Estos estándares admiten transmisiones estéreo simples de hasta alta resolución.ampvelocidad de bits y sonido envolvente multicanal comprimido, como los definidos por Dolby o DTS (hasta 5.1).
Las principales características de SPDIFRX son las siguientes: · Hasta cuatro entradas disponibles · Detección automática de velocidad de símbolo · Velocidad máxima de símbolo: 12.288 MHz · Admite flujo estéreo de 32 a 192 kHz · Soporte de audio IEC-60958 e IEC-61937, aplicaciones de consumo · Gestión de bits de paridad · Comunicación mediante DMA para audioamples · Comunicación mediante DMA para control e información del canal de usuario · Capacidades de interrupción
El receptor SPDIFRX proporciona todas las funciones necesarias para detectar la velocidad de símbolo y decodificar el flujo de datos entrante. El usuario puede seleccionar la entrada SPDIF deseada y, cuando hay una señal válida disponible, el SPDIFRX...ampProcesa la señal entrante, decodifica el flujo Manchester y reconoce tramas, subtramas y elementos de bloque. El SPDIFRX envía a la CPU los datos decodificados y los indicadores de estado asociados.
El SPDIFRX también ofrece una señal llamada spdif_frame_sync, que alterna a la velocidad de subcuadro S/PDIF que se utiliza para calcular la señal exacta.amptasa de transferencia para algoritmos de deriva de reloj.

3.35

Interfaces de entrada/salida digital segura MultiMediaCard (SDMMC1, SDMMC2)
Dos interfaces de entrada/salida digital segura MultiMediaCard (SDMMC) proporcionan una interfaz entre el bus AHB y las tarjetas de memoria SD, las tarjetas SDIO y los dispositivos MMC.
Las características de SDMMC incluyen lo siguiente: · Cumplimiento de la especificación del sistema Embedded MultiMediaCard versión 5.1
Soporte de tarjeta para tres modos de bus de datos diferentes: 1 bit (predeterminado), 4 bits y 8 bits

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(HS200 SDMMC_CK velocidad limitada a la velocidad de E/S máxima permitida) (HS400 no es compatible)
· Compatibilidad total con versiones anteriores de MultiMediaCards (compatibilidad con versiones anteriores)
· Cumplimiento total con las especificaciones de la tarjeta de memoria SD versión 4.1 (velocidad SDR104 SDMMC_CK limitada a la velocidad de E/S máxima permitida, modo SPI y modo UHS-II no compatibles)
· Cumplimiento total con la versión 4.0 de la especificación de tarjeta SDIO. Soporte de tarjeta para dos modos de bus de datos diferentes: 1 bit (predeterminado) y 4 bits (velocidad SDR104 SDMMC_CK limitada a la velocidad de E/S máxima permitida, modo SPI y modo UHS-II no compatibles)
· Transferencia de datos de hasta 208 Mbyte/s para el modo de 8 bits (dependiendo de la velocidad máxima de E/S permitida)
· La salida de datos y comandos permite enviar señales para controlar controladores bidireccionales externos
· Controlador DMA dedicado integrado en la interfaz de host SDMMC, que permite transferencias de alta velocidad entre la interfaz y la SRAM
· Compatibilidad con listas enlazadas IDMA
· Fuentes de alimentación dedicadas, VDDSD1 y VDDSD2 para SDMMC1 y SDMMC2 respectivamente, eliminando la necesidad de insertar un cambiador de nivel en la interfaz de la tarjeta SD en modo UHS-I
Solo algunas entradas y salidas de protocolo de arranque (GPIO) para SDMMC1 y SDMMC2 están disponibles en un pin de alimentación VDDSD1 o VDDSD2 dedicado. Estas forman parte de las entradas y salidas de protocolo de arranque (GPIO) predeterminadas para SDMMC1 y SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Se pueden identificar en la tabla de funciones alternativas mediante señales con el sufijo "_VSD1" o "_VSD2".
Cada SDMMC está acoplado a un bloque de retardo (DLYBSD) que permite soportar una frecuencia de datos externa superior a 100 MHz.
Ambas interfaces SDMMC tienen puertos de configuración asegurables.

3.36

Red de área del controlador (FDCAN1, FDCAN2)
El subsistema de red de área del controlador (CAN) consta de dos módulos CAN, una memoria RAM de mensajes compartidos y una unidad de calibración de reloj.
Ambos módulos CAN (FDCAN1 y FDCAN2) cumplen con la norma ISO 11898-1 (especificación del protocolo CAN versión 2.0 parte A, B) y la especificación del protocolo CAN FD versión 1.0.
Una memoria RAM de mensajes de 10 KB implementa filtros, FIFO de recepción, búferes de recepción, FIFO de eventos de transmisión y búferes de transmisión (además de disparadores para TTCAN). Esta RAM de mensajes se comparte entre los módulos FDCAN1 y FDCAN2.
La unidad de calibración de reloj común es opcional. Permite generar un reloj calibrado para FDCAN1 y FDCAN2 a partir del oscilador RC interno del HSI y el PLL, evaluando los mensajes CAN recibidos por FDCAN1.

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3.37

Host de bus serie universal de alta velocidad (USBH)
Los dispositivos incorporan un host USB de alta velocidad (hasta 480 Mbit/s) con dos puertos físicos. USBH admite operaciones de baja y máxima velocidad (OHCI) y de alta velocidad (EHCI) de forma independiente en cada puerto. Integra dos transceptores que pueden utilizarse para operaciones de baja velocidad (1.2 Mbit/s), máxima velocidad (12 Mbit/s) o alta velocidad (480 Mbit/s). El segundo transceptor de alta velocidad se comparte con OTG de alta velocidad.
El USBH cumple con la especificación USB 2.0. Los controladores USBH requieren relojes dedicados generados por un PLL dentro del PHY USB de alta velocidad.

3.38

USB de alta velocidad para llevar (OTG)
Los dispositivos incorporan un dispositivo/host/periférico OTG USB OTG de alta velocidad (hasta 480 Mbit/s). El OTG admite operaciones a velocidad máxima y alta. El transceptor para operaciones a alta velocidad (480 Mbit/s) se comparte con el segundo puerto USB Host.
El USB OTG HS cumple con las especificaciones USB 2.0 y OTG 2.0. Cuenta con configuración de punto final por software y admite suspensión/reinicio. Los controladores USB OTG requieren un reloj dedicado de 48 MHz generado por un PLL dentro del RCC o dentro del PHY USB de alta velocidad.
Las características principales del USB OTG HS se enumeran a continuación: · Tamaño FIFO Rx y Tx combinado de 4 Kbytes con dimensionamiento FIFO dinámico · Soporte para SRP (protocolo de solicitud de sesión) y HNP (protocolo de negociación de host) · Ocho puntos finales bidireccionales · 16 canales de host con soporte de SALIDA periódica · Software configurable para los modos de operación OTG1.3 y OTG2.0 · Soporte para USB 2.0 LPM (administración de energía de enlace) · Soporte para la revisión 1.2 de la especificación de carga de batería · Soporte para HS OTG PHY · USB DMA interno · HNP/SNP/IP en el interior (sin necesidad de ninguna resistencia externa) · Para los modos OTG/Host, se necesita un interruptor de encendido en caso de que los dispositivos alimentados por bus estén
conectado.
El puerto de configuración USB OTG puede ser seguro.

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3.39

Interfaces MAC Gigabit Ethernet (ETH1, ETH2)
Los dispositivos proporcionan dos controladores de acceso a medios gigabit compatibles con IEEE-802.3-2002 (GMAC) para comunicaciones LAN Ethernet a través de una interfaz independiente del medio (MII) estándar de la industria, una interfaz independiente del medio reducida (RMII) o una interfaz independiente del medio gigabit reducida (RGMII).
Los dispositivos requieren una interfaz física externa (PHY) para conectarse al bus LAN físico (par trenzado, fibra, etc.). La PHY se conecta al puerto del dispositivo mediante 17 señales para MII, 7 señales para RMII o 13 señales para RGMII, y puede sincronizarse a 25 MHz (MII, RMII, RGMII) o 125 MHz (RGMII) del STM32MP133C/F o de la PHY.
Los dispositivos incluyen las siguientes características: · Modos de operación e interfaces PHY
Velocidades de transferencia de datos de 10, 100 y 1000 Mbit/s · Compatibilidad con operaciones full-duplex y half-duplex · Interfaces PHY MII, RMII y RGMII · Control de procesamiento · Filtrado de paquetes multicapa: filtrado MAC en origen (SA) y destino (DA)
Dirección con filtro perfecto y hash, VLAN tagFiltrado basado en protocolos con filtro perfecto y hash, filtrado de capa 3 en dirección IP de origen (SA) o destino (DA), filtrado de capa 4 en puerto de origen (SP) o destino (DP) Procesamiento de doble VLAN: inserción de hasta dos VLAN tags en la ruta de transmisión, tag filtrado en ruta de recepción Compatibilidad con IEEE 1588-2008/PTPv2 Admite estadísticas de red con contadores RMON/MIB (RFC2819/RFC2665) · Procesamiento de descarga de hardware Inserción o eliminación de preámbulo y datos de inicio de trama (SFD) Motor de descarga de suma de comprobación de integridad para encabezado IP y carga útil TCP/UDP/ICMP: cálculo e inserción de suma de comprobación de transmisión, cálculo y comparación de suma de comprobación de recepción Respuesta automática a solicitud ARP con la dirección MAC del dispositivo Segmentación TCP: división automática de paquetes TCP de transmisión grandes en varios paquetes pequeños · Modo de bajo consumo Ethernet de bajo consumo (estándar IEEE 802.3az-2010) Detección de paquetes de activación remota y AMD Magic PacketTM
Tanto ETH1 como ETH2 pueden programarse como seguros. Cuando son seguros, las transacciones a través de la interfaz AXI son seguras y los registros de configuración solo pueden modificarse mediante accesos seguros.

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3.40

Infraestructura de depuración
Los dispositivos ofrecen las siguientes funciones de depuración y seguimiento para respaldar el desarrollo de software y la integración del sistema: · Depuración de puntos de interrupción · Seguimiento de la ejecución de código · Instrumentación de software · JTAG Puerto de depuración · Puerto de depuración de cable serial · Entrada y salida de disparador · Puerto de rastreo · Componentes de depuración y rastreo de Arm CoreSight
La depuración se puede controlar mediante un JTAG/puerto de acceso de depuración serial-wire, que utiliza herramientas de depuración estándar de la industria.
Un puerto de rastreo permite capturar datos para su registro y análisis.
El acceso de depuración a áreas seguras se habilita mediante las señales de autenticación en el BSEC.

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Pinout, descripción de pines y funciones alternativas

Figura 5. Bola de LFBGA32 STM133MP289C/F

VSS

PA9

PD10

PB7

Educación Física 7

PD5

Educación Física 8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

PD3

PF5

PD14

Educación Física 12

Educación Física 1

Educación Física 9

PH14

Educación Física 10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

PB6

PH12

Educación Física 14

Educación Física 13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

PB8

PD6

VSS

Educación Física 11

PD1

Educación Física 0

PG0

Educación Física 15

PB12

PB10

VDDSD2

VSS

Educación Física 3

PC8

DDR_DQM0

DDR_DQ5 DDR_DQ3

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

PH11

PI3

PH7

PB2

Educación Física 4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_RASN

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_CASN

DDR_CLKP

DDR_CLKN

PC14OSC32_IN

PC15OSC32_
AFUERA

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

Educación Física 2

PF4

PH6

PI0

PG3

VDD

VSS

VDDQ_ DDR

DDR_ATO

DDR_DTO0

DDR_A8 DDR_BA1 DDR_A14

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDDQ_ DDR

DDR_VREF

DDR_A4

VSS

DDR_DTO1

DDR_A6

Educación Física 6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

REG

VDDQ_ DDR

PWR_LP

DDR_DQM1

DDR_DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_USBHS

VSS

PI5-BOOT1 VSS_PLL2 ENCENDIDO

DDR_DQ11

DDR_DQ13

DDR_DQ9

PG2

PH3

CPU PWR_ENCENDIDA

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_DQ12

DDR_DQS1N

DDR_DQS1P

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

Educación Física 5

PDR_ON USB_DP2

PA14

USB_DP1

DERIVACIÓN_REG1V8

PH4

DDR_DQ15

DDR_DQ14

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

La figura anterior muestra la parte superior del paquete. view.

DS13875 Rev. 5

49/219
97

Pinout, descripción de pines y funciones alternativas

STM32MP133C/F

Figura 6. STM32MP133C/F TFBGA289

VSS

PD4

Educación Física 9

PG0

PD15

Educación Física 15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

Educación Física 12

PD8

Educación Física 0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

Educación Física 3

PC12

VSS

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

Educación Física 13

PD1

Educación Física 1

Educación Física 7

VSS

VDD

Educación Física 10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_DQM0

DDR_DQ3 DDR_DQ5

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

PD0

Educación Física 14

VSS

Educación Física 11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

Educación Física 8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

DERIVACIÓN_REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_VREF

DDR_RASN

DDR_A10

VSS

DDR_CASN

Educación Física 4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_CLKP

DDR_CLKN

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

Educación Física 5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

PC14OSC32_IN

PC15OSC32_
AFUERA

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

PG11

Educación Física 6

PD7

PWR_CPU_ENCENDIDO

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

ENCENDIDO

DDR_DQM1

DDR_DQ12

DDR_DQ11

DDR_DQ9

Educación Física 2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_USBHS

USB_DP1

PH4

DDR_DQ13

DDR_DQ14

DDR_DQS1P

DDR_DQS1N

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ENCENDIDO

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_USBHS

USB_DM1

PI7

La figura anterior muestra la parte superior del paquete. view.

PWR_LP

DDR_DQ15

DDR_DQ10

VSS

MSv67512V3

50/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descripción de pines y funciones alternativas

Figura 7. STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

VSS

PA9

PE13 PE12

PD12

PG0

Educación Física 15

PG7

PH13

PF3

PB9

PF0

PC10PC12

PC9

VSS

PD0

Educación Física 11

PF5

PA15

PD8

Educación Física 0

Educación Física 9

PH14

Educación Física 8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

Educación Física 3

PC11

DDR_DQ4

DDR_DQ1

DDR_DQ0

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

PB8

PD6

PH12

PD10

Educación Física 7

PF2

PB13

VSS

DDR_DQ2

DDR_DQ5

DDR_DQM0

PH2

PH8

VSS

CPU de VDD

Educación Física 1

PD15

CPU de VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_DQ3

DDR_DQ6

PF8

PG9

PD11 PA12

VSS

DDR_DQ7

DDR_A5

VSS

PF6

PG10

PG5

CPU de VDD

Educación Física 4

PF10 PG15

PG8

PH7

PD13

PB2

PF9

CPU de VDD

VSS

VDD

CPU de VDD

NÚCLEO VDD

VSS

VDD

VSS

VDDQ_ DDR

VSS

VDD

VSS

NÚCLEO VDD

VSS

VDD

NÚCLEO VDD

VDDQ_ DDR

DDR_A13

DDR_A2

DDR_A9

REINICIO DDR
N

DDR_BA2

DDR_A3

DDR_A0

DDR_A7

DDR_BA0

DDR_ CSN

DDR_ODT

VSS_PLL

VDD_PLL

PH11

CPU de VDD

PC15-

VBAT OSC32 PI3

VSS

_AFUERA

PC14-

VSS OSC32 PC13

_EN

VDD

Educación Física 2

PF4

PH6

PI2

CPU de VDD
NÚCLEO VDD
VSS
VDD

VSS

NÚCLEO VDD

VSS

NÚCLEO VDD

VSS

VDD

NÚCLEO VDD

VSS

VDD

NÚCLEO VDD

VDDQ_ DDR
VSS
VDDQ_ DDR
NÚCLEO VDD

VDDQ_ DDR

DDR_WEN

DDR_RASN

VSS

DDR_A10

DDR_CASN

DDR_CLKN

VDDQ_ DDR

DDR_A12

DDR_CLKP

DDR_A15

DDR_A11

DDR_A14

DDR_CKE

DDR_A1

PA8

PF7

PI1

PI0

VSS

DDR_DTO1

DDR_ATO

DDR_A8

DDR_BA1

PG1

PG11

PH3

VDD

VSS

VDD

NÚCLEO VDD

VSS

VDD

NÚCLEO VDD

VSS

VDDQ_ DDR

DDR_A4

DDR_ZQ

DDR_A6

VSS

Educación Física 6

PH0OSC_IN

PA13

VSS

DDR_VREF

DDR_DQ10

DDR_DQ8

VSS

PH1OSC_FUERA

VSS_ANA

VSS

VDD

VDDA VSSA

PA6

VSS

NÚCLEO VDD

VSS

VDD VDDQ_ NÚCLEO DDR

VSS

ENCENDIDO

DDR_DQ13

DDR_DQ9

PD7

VDD_ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

PWR_

PG3

CPU PG12_PF13

PC0

PC3 VREF+ PB0

PA3

Educación Física 5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

DERIVACIÓN S_REG
1V8

PH5

DDR_DQ12

DDR_DQ11

DDR_DQM1

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_DQ15

DDR_DQ14

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ENCENDIDO

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_PLL2

PA10

PI7

VSS

La figura anterior muestra la parte superior del paquete. view.

MSv65068V5

DS13875 Rev. 5

51/219
97

Pinout, descripción de pines y funciones alternativas

STM32MP133C/F

Tabla 6. Leyenda/abreviaturas utilizadas en la tabla de distribución de pines

Nombre

Abreviatura

Definición

Nombre del pin Tipo de pin
E / S Estructura
Notas Funciones alternativas Funciones adicionales

A menos que se especifique lo contrario, la función del pin durante y después del reinicio es la misma que el nombre del pin real.

Pasador de suministro

Pin solo de entrada

Pin solo de salida

E/S

Pin de entrada/salida

Pin de nivel analógico o especial

E/S tolerante a 5 V FT(U/D/PD) (con pull-up fijo/pull-down programable)

RDA

1.5 V, 1.35 V o 1.2 VI/O para interfaz DDR3, DDR3L, LPDDR2/LPDDR3

Señal analógica

Primera vez

Pin de reinicio con resistencia pull-up débil

_f(1) _a(2) _u(3) _h(4)

Opción para E/S FT Opción I2C FM+ Opción analógica (suministrada por VDDA para la parte analógica de E/S) Opción USB (suministrada por VDD3V3_USBxx para la parte USB de E/S) Salida de alta velocidad para 1.8 V típicos VDD (para SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Opción de muy alta velocidad para VDD típico de 1.8 V (para ETH, SPI, SDMMC, QUADSPI, TRACE)

A menos que se especifique lo contrario mediante una nota, todas las E/S se configuran como entradas flotantes durante y después del reinicio.

Funciones seleccionadas a través de los registros GPIOx_AFR

Funciones seleccionadas/habilitadas directamente a través de registros periféricos

1. Las estructuras de E/S relacionadas en la Tabla 7 son: FT_f, FT_fh, FT_fvh 2. Las estructuras de E/S relacionadas en la Tabla 7 son: FT_a, FT_ha, FT_vha 3. Las estructuras de E/S relacionadas en la Tabla 7 son: FT_u 4. Las estructuras de E/S relacionadas en la Tabla 7 son: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Las estructuras de E/S relacionadas en la Tabla 7 son: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descripción de pines y funciones alternativas

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
Si2 Re1 Si3 Si1 Sol6 Do2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3C1

VDDCORE S

–

PA9

E/S FT_h

VSS VDD

–

Educación Física 11

E/S FT_vh

PF5

E/S FT_h

PD3

E/S FT_f

Educación Física 14

E/S FT_h

VDDCPU

–

PD0

E/S FT

PH12

E/S FT_fh

PB6

E/S FT_h

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(arranque)

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(arranque)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(arranque)/FMC_AD11

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(arranque)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev. 5

53/219
97

Pinout, descripción de pines y funciones alternativas

STM32MP133C/F

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

–

E/S FT

E/S FT_fh

E/S FT_f

E/S FT_h

–

E/S FT_h

–

E/S FT_h

E/S FT_f

E/S FT_h

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(arranque)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(arranque)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(arranque),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(arranque)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(arranque)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(arranque)

–

–
–
WKUP1
–

54/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descripción de pines y funciones alternativas

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

E/S FT_h

VDDCPU PG5

–

E/S FT_h

PG15

E/S FT_h

PG10

E/S FT_h

VSS

–

PF10

E/S FT_h

VDDCORE S

–

PF6

E/S FT_vh

VSS VDD

–

PF9

E/S FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(arranque),

FMC_NE3

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(arranque)

–

TIM16_CH1, SPI5_NSS,

UART7_RX(arranque),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(arranque),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev. 5

55/219
97

Pinout, descripción de pines y funciones alternativas

STM32MP133C/F

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

E/S FT_h

–

E/S FT_h

–

E/S FT_fh

E/S FT_h

–

E/S FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(arranque),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

SALIDA5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

SALIDA2, WKUP3

56/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descripción de pines y funciones alternativas

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

J3 J4 N5

PI2

E/S FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ SALIDA4, WKUP5

K5 N4 P4

PI1

E/S FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ SALIDA3, WKUP4

F13 L2 U13

VSS

–

J2 J5 L2

VBAT

–

L4 N3 P5

PI0

E/S FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ SALIDA1

K2M2

PC15OSC32_SALIDA

E/S

(1)

–

OSC32_SALIDA

F15 N2 U16

VSS

–

K1 M1 M2

PC14OSC32_IN

E/S

(1)

–

OSC32_IN

G7 E3 V16

VSS

–

H9 K6 N15 VDDCORE S

–

M10 M4 N9

VDD

–

G8 E6 W16

VSS

–

USART2_RX,

L2 P3 N2

PF4

E/S FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

E/S FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

Educación Física 2

E/S FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev. 5

57/219
97

Pinout, descripción de pines y funciones alternativas

STM32MP133C/F

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

M1 J7 P3

PF7

E/S FT_vh –

M3 R1 R2

PG11

E/S FT_vh –

L3 J6 N3

PH6

E/S FT_fh –

N2 P4 R1

PG1

E/S FT_vh –

M11 – N12

VDD

–

N1 R2 T2

Educación Física 6

E/S FT_vh –

P1 P1 T3 PH0-OSC_IN E/S FT

–

G9 U1 N11

VSS

–

P2 P2 U2 PH1-OSC_OUT E/S FT

–

R2 T2 R3

PH3

E/S FT_fh –

M5 L5 U3 VSS_ANA S

–

TIM17_CH1, UART7_TX(arranque),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_ENTRADA OSC_SALIDA –

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STM32MP133C/F

Pinout, descripción de pines y funciones alternativas

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

L5 U2 W1

PG3

E/S FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

R1 U3 V3

PG2

E/S FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

E/S FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

–

G10 E8 T1

VSS

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

E/S FT_fh

–

ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

E/S FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON Apagado

–

T2 N5 Y1

PA11

E/S FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_SALIDA,

I2C5_SMBA, USART3_RX,

E/S FT_vh –

ETH1_MII_TX_ES/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
FALLA DE ARRANQUE –
–

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Pinout, descripción de pines y funciones alternativas

STM32MP133C/F

Número PIN

Tabla 7. Definiciones de bolas STM32MP133C/F (continuación)

Funciones de la pelota

Nombre del pin (función después de
Reiniciar)

Funciones alternativas

Funciones adicionales

LFBGA289 TFBGA289 TFBGA320
Estructura de E/S de tipo pin
Notas

P4 U4

PF14(JTCK/SW CLK)

E/S

(2)

U3 L7 Y3

PA0

E/S FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

E/S FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

–

E/S FT_a

E/S FT_a E/S FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_SALIDA,

ETH2_PPS_SALIDA

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

E/S FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

E/S FT_vha –

VREF+

–

VDDA

–

VREF-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

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DS13875 Rev. 5

STM3

Documentos / Recursos

MPU ARM Cortex-A32 de 133 bits y 32 GHz de STMicroelectronics STM7MP1C F [pdf] Guía del usuario
MPU Arm Cortex-A32 de 133 bits y 32 GHz, STM7MP1C, MPU Arm Cortex-A32 de 133 bits y 32 GHz, MPU Arm Cortex-A7 de 1 GHz, 7 GHz, MPU

Referencias

Manual de usuario

MPU ARM Cortex-A32 de 133 bits y 32 GHz de STMicroelectronics STM7MP1C F

Presupuesto

Subsistema Arm Cortex-A7

Recuerdos

Controlador DDR

Preguntas frecuentes

Documentos / Recursos

Referencias

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