MPU Arm Cortex-A32 133GHz STMicroelectronics STM32MP7C F à 1 bit

Specificazioni

• Nucleu: Corteccia di u bracciu-A7
• Memorie: SDRAM esterna, SRAM integrata
• Bus di dati: interfaccia parallela à 16 bit
• Sicurezza/Protezzione: Reset è Gestione di l'Alimentazione, LPLV-Stop2, Standby
• Pacchettu: LFBGA, TFBGA cù un passu minimu di 0.5 mm
• Gestione di l'orologio
• Input/Output di scopu generale
• Interconnect Matrix
• 4 cuntrolli DMA
• Periferiche di cumunicazione: Finu à 29
• Periferiche analogiche: 6
• Timer: Finu à 24, Watchdogs: 2
• Accelerazione di l'hardware
• Modu Debug
• Fusibili: 3072-bit cumpresi ID unicu è HUK per e chjave AES 256
• Cunforme à ECOPACK2

Sottosistema Arm Cortex-A7

U sottosistema Arm Cortex-A7 di u STM32MP133C/F furnisce…

Memorie

U dispusitivu include SDRAM esterna è SRAM integrata per u almacenamentu di dati…

Controller DDR

U controller DDR3/DDR3L/LPDDR2/LPDDR3 gestisce l'accessu à a memoria…

Gestione di l'alimentazione elettrica
U schema di alimentazione è u supervisore assicuranu una furnitura di energia stabile…

Gestione di l'orologio
L'RCC gestisce a distribuzione è e cunfigurazioni di l'orologio…

Input/Output di scopu generale (GPIO)
I GPIO furniscenu capacità d'interfaccia per i dispositivi esterni…

Cuntrollore di Prutezzione TrustZone
L'ETZPC migliora a sicurezza di u sistema gestendu i diritti d'accessu…

Matrice d'interconnessione di bus
A matrice facilita u trasferimentu di dati trà diversi moduli…

FAQs

D: Quale hè u numeru massimu di periferiche di cumunicazione supportate?
A: L'STM32MP133C/F supporta finu à 29 periferiche di cumunicazione.

D: Quante periferiche analogiche sò dispunibili?
A: U dispusitivu offre 6 periferiche analogiche per diverse funzioni analogiche.

"'

STM32MP133C STM32MP133F

Arm® Cortex®-A7 finu à 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timer, audio, crittografia è sicurezza avanzata
Datasheet - dati di pruduzzione

Features
Include una tecnulugia brevettata ST state-of-the-art
Core
· Arm® Cortex®-A32 L7 à 1 bit, 32 kbyte I / 32 kbyte D, cache di livellu 128 unificata à 2 kbyte, Arm® NEONTM è Arm® TrustZone®

Memorie
· Memoria DDR esterna finu à 1 Gbyte finu à LPDDR2/LPDDR3-1066 16-bit finu à DDR3/DDR3L-1066 16-bit
· 168 Kbyte di SRAM interna: 128 Kbyte di AXI SYSRAM + 32 Kbyte di AHB SRAM è 8 Kbyte di SRAM in u duminiu di salvezza
· Interfaccia di memoria doppia Quad-SPI · Controller di memoria esterna flessibile finu à
Bus di dati à 16 bit: interfaccia parallela per cunnette circuiti integrati esterni è memorie SLC NAND cù ECC finu à 8 bit
Sicurezza / prutezzione
· Avvio sicuru, periferiche TrustZone®, 12 xtamper pins cumpresi 5 x t attiviampers
· Temperatura, voltage, frequenza è monitoraghju à 32 kHz
Reset è gestione di l'energia
· Alimentazione da 1.71 V à 3.6 VI/O (5 I/O tolleranti à V) · POR, PDR, PVD è BOR · LDO integrati in chip (USB 1.8 V, 1.1 V) · Regulatore di backup (~0.9 V) · Sensori di temperatura interna · Modalità di bassa putenza: Sleep, Stop, LPLV-Stop,
LPLV-Stop2 è Standby

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Passu 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
passu minimu 0.5 mm

· Ritenzione DDR in modalità Standby · Controlli per u chip cumpagnu PMIC

Gestione di l'ore
· Oscillatori interni: oscillatore HSI 64 MHz, oscillatore CSI 4 MHz, oscillatore LSI 32 kHz
· Oscillatori esterni: oscillatore HSE 8-48 MHz, oscillatore LSE 32.768 kHz
· 4 × PLL cù modu frazziunale

General-purpose input/outputs
· Finu à 135 porte I/O sicure cù capacità d'interruzzione
· Finu à 6 svegli

Matrice d'interconnessione
· 2 matrici di bus Interconnessione Arm® AMBA® AXI a 64 bit, finu à 266 MHz Interconnessione Arm® AMBA® AHB a 32 bit, finu à 209 MHz

4 cuntrolli DMA per scaricà a CPU
· 56 canali fisichi in tutale
· 1 x controller d'accessu direttu à a memoria maestru di usu generale à alta velocità (MDMA)
· 3 × DMA à doppia porta cù capacità FIFO è di router di richieste per una gestione periferica ottimale

settembre 2024
Questa hè infurmazione nantu à un pruduttu in piena produzzione.

DS13875 Rev 5

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STM32MP133C/F

Finu à 29 periferiche di cumunicazione
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interfaccia ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, cumpresi 4 cù full-duplex
Precisione di a classe audio I2S via PLL audio internu o clock esternu) (+2 QUADSPI + 4 cù USART) · 2 × SAI (audio stereo: I2S, PDM, SPDIF Tx) · SPDIF Rx cù 4 ingressi · 2 × SDMMC finu à 8 bit (SD/e·MMCTM/SDIO) · 2 × controller CAN chì supportanu u protocolu CAN FD · 2 × Host USB 2.0 à alta velocità o 1 × Host USB 2.0 à alta velocità

+ 1 × USB 2.0 OTG à alta velocità simultaneamente · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 periferiche analogiche
· 2 × ADC cù una risoluzione massima di 12 bit finu à 5 Msps
· 1 x sensore di temperatura · 1 x filtru digitale per modulatore sigma-delta
(DFSDM) cù 4 canali è 2 filtri · Riferimentu ADC internu o esternu VREF+
Finu à 24 timers è 2 watchdogs
· 2 × temporizzatori à 32 bit cù finu à 4 IC/OC/PWM o contatore d'impulsi è input di encoder in quadratura (incrementale)
· 2 × timer avanzati à 16 bit · 10 × timer di usu generale à 16 bit (cumpresi
2 temporizzatori basi senza PWM) · 5 temporizzatori à bassa putenza à 16 bit · RTC sicuru cù una precisione inferiore à un secondu è
calendariu hardware · 4 timer di sistema Cortex®-A7 (sicuri,
micca sicuru, virtuale, ipervisore) · 2 × watchdog indipendenti
Acceleration hardware
· AES 128, 192, 256 DES/TDES

2 (indipendente, indipendente sicuru) 5 (2 sicurizabili) 4 5 (3 sicurizabili)
4 + 4 (cumpresi 2 USART sicurizabili), alcuni ponu esse una fonte di avvio
2 (finu à 4 canali audio), cù I2S master/slave, entrata PCM, 2 porte SPDIF-TX
HSPHY integratu cù BCD HS PHY integratu cù BCD (sicurizzabile), pò esse una fonte d'avvio
2 × HS spartutu trà Host è OTG 4 ingressi

2 (1 × TTCAN), calibrazione di l'orologio, buffer spartutu di 10 Kbyte 2 (8 + 8 bit) (sicurizzabile), e·MMC o SD pò esse una fonte d'avvio 2 alimentatori indipendenti opzionali per l'interfacce di a carta SD
1 (dual-quad) (sicurificabile), pò esse una fonte d'avvio

–
–
Boot
–
Boot
Stivali Stivali
(1)

Indirizzu/dati paralleli 8/16-bit FMC AD-mux parallelu 8/16-bit
Crittografia DMA NAND 8/16-bit 10/100M/Gigabit Ethernet
Fusibili di u generatore di numeri aleatorii veri Hash (programmabili una volta)

4 × CS, finu à 4 × 64 Mbyte
Iè, 2× CS, SLC, BCH4/8, pò esse una fonte d'avvio 2 x (MII, RMI, RGMII) cù PTP è EEE (sicurizzabile)
3 istanze (1 sicura), MDMA PKA à 33 canali (cù prutezzione DPA), DES, TDES, AES (cù prutezzione DPA)
(tutti sicuru) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(sicurificabile) True-RNG (sicurificabile) 3072 bit effettivi (sicurificabile, 1280 bit dispunibili per l'utente)

–
Stivale –
–

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STM32MP133C/F

Descrizzione

Tavula 1. Caratteristiche di STM32MP133C/F è conteggi periferichi (cuntinuazione)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Miscellanea

Features

LFBGA289

TFBGA289

TFBGA320

GPIO cù interruzzione (conteggio tutale)

135 (2)

GPIO sicurizabili Pin di sveglia

Tuttu
6

Tamper pins (t attivuamper)

12 (5)

DFSDM ADC sincronizatu finu à 12 bit

4 canali d'entrata cù 2 filtri

–

2(3) (finu à 5 Msps nantu à 12 bit ognunu) (sicurificabile)

ADC1: 19 canali cumpresi 1x internu, 18 canali dispunibili per

Canali ADC di 12 bit in tutale (4)

utilizatore cumpresu u differenziale 8x

–

ADC2: 18 canali cumpresi 6x internu, 12 canali dispunibili per

utilizatore cumpresu u differenziale 6x

Pin d'entrata VREF+ ADC internu

1.65 V, 1.8 V, 2.048 V, 2.5 V o entrata VREF+ –
Iè

1. QUADSPI pò avvià sia da GPIO dedicati sia aduprendu alcuni GPIO d'avvio FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (vede a Tabella 7: Definizioni di palla STM32MP133C/F).
2. Stu numeru tutale di GPIO include quattru JTAG GPIO è trè GPIO BOOT cù usu limitatu (pò esse in cunflittu cù a cunnessione di u dispusitivu esternu durante a scansione di u cunfine o l'avvio).
3. Quandu i dui ADC sò aduprati, u clock di u kernel deve esse u listessu per i dui ADC è i prescaler ADC integrati ùn ponu esse aduprati.
4. Inoltre, ci sò ancu canali interni: – Canale internu ADC1: VREFINT – Canali interni ADC2: temperatura, vulume internutage riferimentu, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

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Descrizzione 18/219

STM32MP133C/F

Figura 1. Schema à blocchi STM32MP133C/F

Forniture IC

@VDDA

HSI

AXIM: Interconnessione AXI Arm 64-bit (266 MHz) T

@VDDCPU

GIC

T

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32K D$

32K I$

CNT (timer) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asincronu

128 bits

TT

CSI

LSI

Tempu di debuggingamp

generatore TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (senza GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asincronu

T

CRYP

T

SAES

DDRMCE T TZC T

DDPHYC
T

13

DLY

8b QUADSPI (doppiu) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Cuntrollu DLY SDMMC1)

T

DLYBSD2

(Cuntrollu DLY SDMMC2)

T

DLYBQS

(Cuntrollu QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS Host)

PLLUSB

FIFO

T

PKA

FIFO

T MDMA 32 canali

AXIMC TT

17 16b Portu di traccia

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

Fusibili OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Registri di salvezza T

@VBAT

2

LSE (32kHz XTAL)

T

Timing di u sistema STGENC

generazione

STGENR

USBPHYC
(USB 2 x cuntrollu PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Spilli di BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4ch DFSDM

Buffer 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

FIFO di 8KB
APB5 (100MHz)

APB3 (100 MHz)

APB 4

asincronu AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 flussi
DMAMUX1
DMA2
8 flussi

DMAMUX2

DMA3
8 flussi

T

PMB (monitor di prucessu)
DTS (sensore di temperatura digitale)

Voltage regulatori

@VDDA

Supervisione di l'approvvigionamentu

FIFO

FIFO

FIFO

2×2 Matrice
AHB2APB

AXI à 64 bit

Maestru AXI à 64 bit

32 bit AHB 32 bit AHB maestru

32 bit APB

Prutezzione di sicurezza T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Matrice di bus multi-AHB Arm à 32 bit (209 MHz)
APB 6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16ext

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Carta intelligente IrDA

5

T

USART2

Carta intelligente IrDA

5

T

SPI4/I2S4

5

T

SPI 5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filtru Filtru Filtru

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Carta intelligente IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filtru Filtru

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Carta intelligente IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

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STM32MP133C/F

3

Funziunale sopraview

Funziunale sopraview

3.1
3.1.1
3.1.2

Subsistema Arm Cortex-A7
Features
· Architettura ARMv7-A · Cache d'istruzzioni L32 di 1 Kbyte · Cache di dati L32 di 1 Kbyte · Cache di livellu 128 di 2 Kbyte · Set d'istruzzioni Arm + Thumb®-2 · Tecnulugia di sicurezza Arm TrustZone · Arm NEON SIMD avanzatu · Estensioni DSP è SIMD · VFPv4 à virgola mobile · Supportu di virtualizazione hardware · Modulu di traccia integratu (ETM) · Controller d'interruzzione genericu integratu (GIC) cù 160 interruzzioni periferiche spartute · Timer genericu integratu (CNT)
Overview
U processore Cortex-A7 hè un processore d'applicazioni assai efficiente in termini di energia, cuncipitu per furnisce prestazioni ricche in dispositivi indossabili di fascia alta è altre applicazioni integrate è di cunsumu à bassa putenza. Fornisce finu à u 20% di prestazioni in più à thread unicu chè u Cortex-A5 è furnisce prestazioni simili à quelle di u Cortex-A9.
U Cortex-A7 incorpora tutte e caratteristiche di i processori Cortex-A15 è CortexA17 à alte prestazioni, cumprese u supportu di virtualizazione in hardware, NEON è l'interfaccia di bus AMBA 128 AXI à 4 bit.
U processore Cortex-A7 si basa nantu à l'8-s à risparmiu energeticu.tage pipeline di u processore Cortex-A5. Beneficia ancu di una cache L2 integrata cuncipita per un cunsumu bassu, cù latenze di transazzione più basse è un supportu di u sistema operativu miglioratu per a manutenzione di a cache. In più di questu, ci hè una predizione di ramificazione migliorata è prestazioni di u sistema di memoria migliorate, cù un percorsu di loadstore di 64 bit, bus AMBA 128 AXI di 4 bit è una dimensione TLB aumentata (256 entrate, da 128 entrate per Cortex-A9 è Cortex-A5), aumentendu e prestazioni per carichi di travagliu grandi cum'è web navigazione.
Tecnulugia Thumb-2
Offre a massima prestazione di u codice Arm tradiziunale mentre furnisce ancu una riduzione finu à u 30% di i requisiti di memoria per u almacenamentu di l'istruzzioni.
Tecnulugia TrustZone
Assicura l'implementazione affidabile di l'applicazioni di sicurezza chì vanu da a gestione di i diritti digitali à u pagamentu elettronicu. Ampiu supportu da i partenarii tecnologichi è industriali.

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Funziunale sopraview

STM32MP133C/F

NEON
A tecnulugia NEON pò accelerà l'algoritmi multimediali è di trasfurmazione di u signale cum'è a codifica/decodifica video, a grafica 2D/3D, i ghjochi, u trasfurmazione audio è vocale, u trasfurmazione di l'imagine, a telefonia è a sintesi di u sonu. U Cortex-A7 furnisce un mutore chì offre sia e prestazioni sia a funziunalità di l'unità à virgola mobile (FPU) Cortex-A7 sia una implementazione di u set d'istruzzioni SIMD avanzatu NEON per una ulteriore accelerazione di e funzioni di trasfurmazione di i media è di u signale. U NEON estende u FPU di u processore Cortex-A7 per furnisce un quad-MAC è un set di registri supplementari à 64 bit è 128 bit chì supportanu un riccu set d'operazioni SIMD annantu à quantità di dati interi à 8, 16 è 32 bit è à virgola mobile à 32 bit.
Virtualizazione di l'hardware
Supportu hardware altamente efficiente per a gestione di dati è l'arbitramentu, per mezu di u quale parechji ambienti software è e so applicazioni sò capaci di accede simultaneamente à e capacità di u sistema. Questu permette a realizazione di dispositivi robusti, cù ambienti virtuali ben isolati l'uni da l'altri.
Cache L1 ottimizzate
E cache L1 ottimizzate per e prestazioni è a putenza combinanu tecniche di latenza d'accessu minima per massimizà e prestazioni è minimizà u cunsumu energeticu.
Cuntrollore di cache L2 integratu
Fornisce accessu à bassa latenza è alta larghezza di banda à a memoria in cache in alta frequenza, o per riduce u cunsumu energeticu assuciatu à l'accessu à a memoria fora di u chip.
Unità à virgola mobile Cortex-A7 (FPU)
L'FPU furnisce struzzioni à virgola mobile à precisione singola è doppia d'alta prestazione cumpatibili cù l'architettura Arm VFPv4 chì hè software cumpatibile cù e generazioni precedenti di coprocessori à virgola mobile Arm.
Unità di cuntrollu Snoop (SCU)
L'SCU hè rispunsevule di a gestione di l'interconnessione, l'arbitramentu, a cumunicazione, i trasferimenti da cache à cache è di memoria di sistema, a cuerenza di a cache è altre capacità per u processore.
Questa cuerenza di u sistema riduce ancu a cumplessità di u software implicata in u mantenimentu di a cuerenza di u software in ogni driver di u sistema operativu.
Cuntrollore d'interruzzione genericu (GIC)
Implementendu u controller d'interruzioni standardizatu è architettatu, u GIC furnisce un approcciu riccu è flessibile à a cumunicazione interprocessore è à u routing è a prioritizazione di l'interruzioni di u sistema.
Supporta finu à 192 interruzioni indipendenti, sottu u cuntrollu di u software, cù priorità di l'hardware è instradate trà u sistema operativu è u stratu di gestione di u software TrustZone.
Questa flessibilità di routing è u supportu per a virtualizazione di l'interruzioni in u sistema operativu, furnisce una di e caratteristiche chjave necessarie per migliurà e capacità di una suluzione chì utilizza un hypervisore.

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STM32MP133C/F

Funziunale sopraview

3.2
3.2.1
3.2.2

Memorie
SDRAM esterna
I dispusitivi STM32MP133C/F integranu un controller per SDRAM esterna chì supporta i seguenti: · LPDDR2 o LPDDR3, dati à 16 bit, finu à 1 Gbyte, finu à 533 MHz di clock · DDR3 o DDR3L, dati à 16 bit, finu à 1 Gbyte, finu à 533 MHz di clock
SRAM integratu
Tutti i dispusitivi anu: · SYSRAM: 128 Kbyte (cù zona sicura di dimensione programmabile) · AHB SRAM: 32 Kbyte (sicurizzabile) · BKPSRAM (SRAM di salvezza): 8 Kbyte
U cuntenutu di sta zona hè prutettu contr'à pussibuli accessi di scrittura indesiderati, è pò esse cunservatu in modu Standby o VBAT. BKPSRAM pò esse definitu (in ETZPC) cum'è accessibile solu da un software sicuru.

3.3

Cuntrollore DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL cumminatu cù DDRPHYC furnisce una suluzione cumpleta d'interfaccia di memoria per u sottosistema di memoria DDR. · Una interfaccia AMBA à 64 porte AXI à 4 bit (XPI) · Clock AXI asincronu à u controller · Motore di cifratura di memoria DDR (DDRMCE) cù scrittura DDR AES-128 in tempu reale
crittografia/decrittografia di lettura. · Standard supportati:
Specificazione JEDEC DDR3 SDRAM, JESD79-3E per DDR3/3L cù interfaccia à 16 bit
Specificazione JEDEC LPDDR2 SDRAM, JESD209-2E per LPDDR2 cù interfaccia à 16 bit
Specificazione JEDEC LPDDR3 SDRAM, JESD209-3B per LPDDR3 cù interfaccia à 16 bit
· Pianificatore avanzatu è generatore di cumandamenti SDRAM · Larghezza di dati cumpleta programmabile (16 bit) o ​​metà larghezza di dati (8 bit) · Supportu QoS avanzatu cù trè classi di trafficu in lettura è duie classi di trafficu in scrittura · Opzioni per evità a fame di trafficu di priorità più bassa · Coerenza garantita per scrittura dopu lettura (WAR) è lettura dopu scrittura (RAW)
Porti AXI · Supportu programmabile per l'opzioni di lunghezza di burst (4, 8, 16) · Combinazione di scrittura per permette di cumminà parechje scritture à u listessu indirizzu in un
scrittura unica · Cunfigurazione di rangu unicu

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Funziunale sopraview

STM32MP133C/F

· Supportu di l'entrata è di l'uscita automatica di a SDRAM causata da a mancanza di ghjunta di transazzione per un tempu programmabile
· Supportu di l'entrata è di l'uscita automatica di l'orologio (LPDDR2/3) causata da a mancanza di ghjunta di transazzione
· Supportu di u funziunamentu automaticu in modu di bassa putenza causatu da a mancanza di ghjunta di transazzione per un tempu programmabile via l'interfaccia hardware di bassa putenza
· Pulitica di paginazione programmabile · Supportu di l'entrata è di l'uscita automatica o sottu cuntrollu di software · Supportu di l'entrata è di l'uscita cù spegnimentu prufondu sottu cuntrollu di software (LPDDR2 è
LPDDR3) · Supportu di l'aghjurnamenti espliciti di u registru di modu SDRAM sottu u cuntrollu di u software · Logica di mappatura di l'indirizzi flessibile per permette a mappatura specifica di l'applicazione di riga, colonna,
bit di banca · Opzioni di cuntrollu di rinfrescante selezziunabili da l'utente · Bloccu assuciatu DDRPERFM per aiutà à u monitoraghju è a messa à puntu di e prestazioni
DDRCTRL è DDRPHYC ponu esse definiti (in ETZPC) cum'è accessibili solu da un software sicuru.
E caratteristiche principali di u DDRMCE (motore di cifratura di memoria DDR) sò elencate quì sottu: · Interfacce master/slave di u bus di u sistema AXI (64 bit) · Crittografia in linea (per e scritture) è decrittografia (per e letture), basata annantu à un firewall integratu
prugrammazione · Dui modi di crittografia per regione (massimu una regione): senza crittografia (modalità bypass),
Modu di cifratura à blocchi · Inizio è fine di e regioni definite cù una granularità di 64 Kbyte · Filtraggio predefinitu (regione 0): qualsiasi accessu cuncessu · Filtraggio di l'accessu à a regione: nimu
Cifratura à blocchi supportata: AES Modu di concatenamentu supportatu · A modalità à blocchi cù a cifratura AES hè cumpatibile cù a modalità ECB specificata in u standard di crittografia avanzata (AES) di a publicazione 197 di NIST FIPS, cù una funzione di derivazione di chjave assuciata basata annantu à l'algoritmu Keccak-400 publicatu annantu à https://keccak.team websitu. · Un inseme di registri di chjave maestra solu in scrittura è bluccabili · Porta di cunfigurazione AHB, cunuscenza privilegiata

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3.4

Controller di spaziu d'indirizzu TrustZone per DDR (TZC)

TZC hè adupratu per filtrà l'accessi di lettura/scrittura à u controller DDR secondu i diritti TrustZone è secondu u master micca sicuru (NSAID) finu à nove regioni programmabili: · Cunfigurazione supportata solu da software di fiducia · Una unità di filtru · Nove regioni:
A regione 0 hè sempre attivata è copre tutta a gamma d'indirizzi. E regioni da 1 à 8 anu un indirizzu di basa/fine programmabile è ponu esse assignate à
unu o tramindui i filtri. · Permessi d'accessu sicuri è micca sicuri prugrammati per regione · Accessi micca sicuri filtrati secondu NSAID · E regioni cuntrullate da u listessu filtru ùn devenu micca sovrappone si · Modi di fallu cù errore è/o interruzzione · Capacità d'accettazione = 256 · Logica di gate keeper per attivà è disattivà ogni filtru · Accessi speculativi

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3.5

Modi di avvio

À l'avviu, a fonte d'avviu aduprata da a ROM d'avviu interna hè selezziunata da u pin BOOT è i byte OTP.

Tavula 2. Modi d'avvio

BOOT2 BOOT1 BOOT0 Modu d'avviu iniziale

Cumenti

Aspettate a cunnessione entrante:

0

0

0

UART è USB (1)

USART3/6 è UART4/5/7/8 nantu à i pin predefiniti

Dispositivu USB d'alta velocità nantu à i pin OTG_HS_DP/DM (2)

0

0

1 Flash NOR seriale (3) Flash NOR seriale nantu à QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC nant'à SDMMC2 (predefinitu)(5)(6)

0

1

1

Memoria flash NAND (3)

Flash SLC NAND nantu à FMC

1

0

0

Avvio di sviluppu (senza avvio di memoria flash)

Adupratu per ottene accessu di debug senza avvio da a memoria flash (4)

1

0

1

Carta SD (3)

Carta SD nant'à SDMMC1 (predefinitu)(5)(6)

Aspettate a cunnessione entrante:

1

1

0 UART è USB(1)(3) USART3/6 è UART4/5/7/8 nantu à i pin predefiniti

Dispositivu USB d'alta velocità nantu à i pin OTG_HS_DP/DM (2)

1

1

1 Memoria flash NAND seriale (3) Memoria flash NAND seriale nantu à QUADSPI (5)

1. Pò esse disattivatu da i paràmetri OTP. 2. L'USB richiede un clock/cristallu HSE (vede AN5474 per e frequenze supportate cù è senza paràmetri OTP). 3. A fonte di avviu pò esse cambiata da i paràmetri OTP (per esempiuampl'avvio iniziale nantu à a carta SD, dopu e·MMC cù i paràmetri OTP). 4. Core Cortex®-A7 in ciclu infinitu chì attiva/disattiva PA13. 5. I pin predefiniti ponu esse mudificati da OTP. 6. In alternativa, un'altra interfaccia SDMMC diversa da questa predefinita pò esse selezziunata da OTP.

Ancu s'è l'avvio di bassu livellu hè fattu aduprendu orologi interni, i pacchetti software furniti da ST è ancu e principali interfacce esterne cum'è DDR, USB (ma micca limitate à) richiedenu un cristallu o un oscillatore esternu per esse cunnessu à i pin HSE.
Vede RM0475 "STM32MP13xx MPU 32-bit basati nantu à Arm® avanzati" o AN5474 "Primi passi cù u sviluppu hardware di e linee STM32MP13xx" per i vincoli è e raccomandazioni riguardanti a cunnessione di i pin HSE è e frequenze supportate.

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3.6

Gestione di l'alimentazione

3.6.1
Attenzione:

Schema di alimentazione elettrica
· VDD hè l'alimentazione principale per l'I/O è a parte interna hè mantenuta alimentata durante a modalità Standby. Vol. utiletagA gamma hè da 1.71 V à 3.6 V (1.8 V, 2.5 V, 3.0 V o 3.3 V tip.)
VDD_PLL è VDD_ANA devenu esse cunnessi à stella à VDD. · VDDCPU hè u vulume dedicatu à a CPU Cortex-A7tagl'offerta, u valore di a quale dipende da
Frequenza di a CPU desiderata. Da 1.22 V à 1.38 V in modalità run. VDD deve esse presente prima di VDDCPU. · VDDCORE hè u vulume digitale principaletage è hè generalmente spento durante u modu Standby. VoltagA gamma hè da 1.21 V à 1.29 V in modu di funziunamentu. VDD deve esse presente prima di VDDCORE. · U pin VBAT pò esse cunnessu à a batteria esterna (1.6 V < VBAT < 3.6 V). Se ùn si usa alcuna batteria esterna, stu pin deve esse cunnessu à VDD. · VDDA hè u vulume di alimentazione analogicu (ADC/VREF).tage (1.62 V à 3.6 V). L'usu di u VREF+ internu richiede un VDDA uguale o superiore à VREF+ + 0.3 V. · U pin VDDA1V8_REG hè l'output di u regulatore internu, cunnessu internamente à USB PHY è USB PLL. U regulatore VDDA1V8_REG internu hè attivatu per difettu è pò esse cuntrullatu da u software. Hè sempre spento durante a modalità Standby.
U pin specificu BYPASS_REG1V8 ùn deve mai esse lasciatu flottante. Deve esse cunnessu sia à VSS sia à VDD per attivà o disattivà u vulume.tage regulatore. Quandu VDD = 1.8 V, BYPASS_REG1V8 deve esse impostu. · U pin VDDA1V1_REG hè l'output di u regulatore internu, cunnessu internamente à USB PHY. U regulatore VDDA1V1_REG internu hè attivatu per difettu è pò esse cuntrullatu da u software. Hè sempre spento durante a modalità Standby.
· VDD3V3_USBHS hè l'alimentatore USB à alta velocità. Vol.tagL'intervallo va da 3.07 V a 3.6 V.
VDD3V3_USBHS ùn deve esse presente à menu chì VDDA1V8_REG ùn sia presente, altrimenti danni permanenti ponu accade nantu à u STM32MP133C/F. Questu deve esse assicuratu da l'ordine di classificazione PMIC o cù un cumpunente esternu in casu di implementazione di alimentazione à cumpunenti discreti.
· VDDSD1 è VDDSD2 sò rispettivamente alimentatori di carte SD SDMMC1 è SDMMC2 per supportà a modalità ultra-alta velocità.
· VDDQ_DDR hè l'alimentazione DDR IO. 1.425 V à 1.575 V per l'interfaccia di memorie DDR3 (1.5 V tip.)
1.283 V à 1.45 V per l'interfaccia di memorie DDR3L (1.35 V tip.)
1.14 V à 1.3 V per l'interfaccia di memorie LPDDR2 o LPDDR3 (1.2 V tip.)
Durante e fasi di accensione è spegnimentu, i seguenti requisiti di sequenza di putenza devenu esse rispettati:
· Quandu VDD hè sottu à 1 V, l'altri alimentatori (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) devenu stà sottu à VDD + 300 mV.
· Quandu u VDD hè sopra à 1 V, tutti l'alimentazione sò indipendenti.
Durante a fase di spegnimentu, VDD pò diventà temporaneamente più bassu chè l'altri alimentazioni solu s'è l'energia furnita à u STM32MP133C/F ferma sottu à 1 mJ. Questu permette à i condensatori di disaccoppiamentu esterni di esse scaricati cù diverse custanti di tempu durante a fase transitoria di spegnimentu.

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V 3.6
VBOR0 1

Figura 2. Sequenza d'accensione/spegnimentu

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VDDX(1) VDD

3.6.2
Nota: 26/219

0.3

Accensione

Modu di funziunamentu

Power-down

tempu

Zona di supply invalida

VDDX < VDD + 300 mV

VDDX indipendente da VDD

MSv47490V1

1. VDDX si riferisce à qualsiasi alimentazione trà VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Supervisore di l'alimentazione

I dispusitivi anu un circuitu integratu di reset di accensione (POR) / reset di spegnimentu (PDR) accoppiatu cù un circuitu di reset di Brownout (BOR):
· Reset à l'accensione (POR)
U supervisore POR surveglia l'alimentazione VDD è a paraguna à una soglia fissa. I dispositivi restanu in modalità di reset quandu VDD hè sottu à sta soglia, · Reset di spegnimentu (PDR)
U supervisore PDR surveglia l'alimentazione VDD. Un reset hè generatu quandu VDD scende sottu à una soglia fissa.
· Reset di Brownout (BOR)
U supervisore BOR surveglia l'alimentazione VDD. Trè soglie BOR (da 2.1 à 2.7 V) ponu esse cunfigurate per mezu di byte d'opzione. Un reset hè generatu quandu VDD scende sottu à sta soglia.
· Reset à l'accensione di VDDCORE (POR_VDDCORE) U supervisore POR_VDDCORE surveglia l'alimentazione VDDCORE è a paraguna à una soglia fissa. U duminiu VDDCORE ferma in modu di reset quandu VDDCORE hè sottu à sta soglia.
· Reset di spegnimentu VDDCORE (PDR_VDDCORE) U supervisore PDR_VDDCORE surveglia l'alimentazione VDDCORE. Un reset di u duminiu VDDCORE hè generatu quandu VDDCORE scende sottu à una soglia fissa.
· Reset VDDCPU à l'accensione (POR_VDDCPU) U supervisore POR_VDDCPU surveglia l'alimentazione VDDCPU è a paraguna à una soglia fissa. U duminiu VDDCPU ferma in modu di reset quandu VDDCORE hè sottu à sta soglia.
U pin PDR_ON hè riservatu per i testi di pruduzzione di STMicroelectronics è deve esse sempre cunnessu à VDD in una applicazione.

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3.7

Strategia di bassa putenza

Ci sò parechji modi per riduce u cunsumu energeticu nantu à STM32MP133C/F: · Diminuisce u cunsumu energeticu dinamicu rallentendu i clock di a CPU è/o u
orologi di matrice di bus è/o cuntrollu di orologi periferichi individuali. · Risparmià u cunsumu energeticu quandu a CPU hè IDLE, selezziunendu trà i dispunibili low-
modi di putenza secondu i bisogni di l'applicazione di l'utente. Questu permette di ottene u megliu compromessu trà un tempu di avviu cortu, un cunsumu energeticu bassu, è ancu e fonti di sveglia dispunibili. · Aduprate u DVFS (volume dinamicutage è scalatura di frequenza) punti operativi chì cuntrolanu direttamente a frequenza di clock di a CPU è ancu l'alimentazione di uscita VDDCPU.
I modi di funziunamentu permettenu u cuntrollu di a distribuzione di l'orologio à e diverse parti di u sistema è a putenza di u sistema. U modu di funziunamentu di u sistema hè guidatu da u sottusistema MPU.
I modi di bassa putenza di u sottusistema MPU sò elencati quì sottu: · CSleep: L'orologi di a CPU sò fermati è l'orologiu di a periferica (o di i periferichi) funziona cum'è
prima impostatu in u RCC (reset è controller di clock). · CStop: L'orologi di a periferica (o di e periferiche) di a CPU sò fermati. · CStandby: VDDCPU OFF
I modi di bassa putenza CSleep è CStop sò entrati da a CPU quandu esegue l'istruzzioni WFI (wait for interrupt) o WFE (wait for event).
I modi di funziunamentu di u sistema dispunibili sò i seguenti: · Run (sistema à piena prestazione, VDDCORE, VDDCPU è orologi ON) · Stop (orologi OFF) · LP-Stop (orologi OFF) · LPLV-Stop (orologi OFF, VDDCORE è u livellu di alimentazione VDDCORE è VDDCPU pò esse abbassatu) · LPLV-Stop2 (VDDCPU OFF, VDDCORE abbassatu è orologi OFF) · Standby (VDDCPU, VDDCORE è orologi OFF)

Tavula 3. Modu di putenza di u sistema versus CPU

Modu di putenza di u sistema

CPU

Modu Run

CRun o CSleep

Modu di stop Modu LP-Stop Modu LPLV-Stop Modu LPLV-Stop2
Modu standby

CStop o CStandby CStandby

3.8

Reset è u cuntrollu di l'orologio (RCC)

U cuntrollore di clock è di reset gestisce a generazione di tutti l'orologi, è ancu u gating di u clock, è u cuntrollu di i reset di u sistema è di e periferiche. RCC furnisce una grande flessibilità in a scelta di e fonti di clock è permette l'applicazione di rapporti di clock per migliurà u cunsumu energeticu. Inoltre, nantu à alcune periferiche di cumunicazione chì sò capaci di travaglià cù

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3.8.1 3.8.2

dui duminii di clock diffirenti (sia un clock d'interfaccia di bus sia un clock perifericu di u kernel), a frequenza di u sistema pò esse cambiata senza mudificà a velocità di trasmissione.
Gestione di l'ore
I dispusitivi integranu quattru oscillatori interni, dui oscillatori cù cristallu esternu o risonatore, trè oscillatori interni cù un tempu di avviu rapidu è quattru PLL.
L'RCC riceve i seguenti ingressi di fonte di clock: · Oscillatori interni:
Orologio HSI 64 MHz (precisione 1%) Orologio CSI 4 MHz Orologio LSI 32 kHz · Oscillatori esterni: Orologio HSE 8-48 MHz Orologio LSE 32.768 kHz
U RCC furnisce quattru PLL: · PLL1 dedicatu à u clock di a CPU · PLL2 chì furnisce:
orologi per l'AXI-SS (cumpresi i ponti APB4, APB5, AHB5 è AHB6) orologi per l'interfaccia DDR · PLL3 chì furnisce: orologi per a matrice di bus perifericu multi-Layer AHB è (cumpresi APB1,
Orologi di u kernel APB2, APB3, APB6, AHB1, AHB2, è AHB4) per i periferichi · PLL4 dedicatu à a generazione di l'orologi di u kernel per diversi periferichi
U sistema principia cù l'orologio HSI. L'applicazione di l'utente pò tandu selezziunà a cunfigurazione di l'orologio.
Fonti di reset di u sistema
U reset à l'accensione inizializza tutti i registri eccettu u debug, una parte di l'RCC, una parte di l'RTC è i registri di statu di u controller di putenza, è ancu u duminiu di l'alimentazione di backup.
Un reset di l'applicazione hè generatu da una di e seguenti fonti: · un reset da u pad NRST · un reset da u signale POR è PDR (generalmente chjamatu reset di accensione) · un reset da BOR (generalmente chjamatu brownout) · un reset da u watchdog indipendente 1 · un reset da u watchdog indipendente 2 · un reset di u sistema software da u Cortex-A7 (CPU) · un fallimentu nantu à HSE, quandu a funzione di u sistema di sicurezza di l'orologio hè attivata
Un reset di u sistema hè generatu da una di e seguenti fonti: · un reset di l'applicazione · un reset da u signale POR_VDDCORE · una uscita da a modalità Standby à a modalità Run

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Un reset di u processore MPU hè generatu da una di e seguenti fonti: · un reset di u sistema · ogni volta chì a MPU esce da CStandby · un reset di a MPU di software da u Cortex-A7 (CPU)

3.9

Input/output di scopu generale (GPIO)

Ogni pin GPIO pò esse cunfiguratu da u software cum'è output (push-pull o open-drain, cù o senza pull-up o pull-down), cum'è input (cù o senza pull-up o pull-down) o cum'è funzione alternativa periferica. A maiò parte di i pin GPIO sò spartuti cù funzioni alternative digitali o analogiche. Tutti i GPIO sò capaci di alta corrente è anu una selezzione di velocità per gestisce megliu u rumore internu, u cunsumu energeticu è l'emissione elettromagnetica.
Dopu u reset, tutti i GPIO sò in modu analogicu per riduce u cunsumu energeticu.
A cunfigurazione I/O pò esse bluccata se necessariu seguendu una sequenza specifica per evità scritture spurie in i registri I/O.
Tutti i pin GPIO ponu esse impostati individualmente cum'è sicuri, ciò chì significa chì l'accessu di u software à questi GPIO è i periferichi assuciati definiti cum'è sicuri hè limitatu à u software sicuru chì funziona nantu à a CPU.

3.10
Nota:

Cuntrollore di prutezzione TrustZone (ETZPC)
ETZPC hè utilizatu per cunfigurà a sicurità TrustZone di i maestri è di i slave di bus cù attributi di sicurità programmabili (risorse sicure). Per esempiu: · A dimensione di a regione sicura SYSRAM in chip pò esse prugrammata. · I periferichi AHB è APB ponu esse resi sicuri o micca sicuri. · AHB SRAM pò esse resa sicura o micca sicura.
Per difettu, SYSRAM, AHB SRAM è periferiche sicurizabili sò impostati solu per l'accessu sicuru, dunque, ùn sò micca accessibili da maestri micca sicuri cum'è DMA1/DMA2.

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3.11

Matrice d'interconnessione di bus
I dispusitivi presentanu una matrice di bus AXI, una matrice di bus AHB principale è ponti di bus chì permettenu à i master di bus d'esse interconnessi cù i slave di bus (vede a figura sottu, i punti rapprisentanu e cunnessione master/slave abilitate).
Figura 3. Matrice di bus STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG Da l'interconnessione MLAHB USBH

CPU

ETH1 ETH2

128-bit

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

AXIMC schiavu predefinitu

NIC-400 AXI 64 bit 266 MHz – 10 maestri / 10 schiavi

Da l'interconnessione AXIM DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

Interconnessione S4 S5 AHB 32 bit 209 MHz – 8 maestri / 6 slave

DDRCTRL 533 MHz Ponte AHB à AHB6 À interconnessione MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB Ponte AHB à AHB5 Ponte APB à APB5 Ponte APB à DBG APB
Portu maestru sincrunu AXI 64 Portu slave sincrunu AXI 64 Portu maestru asincronu AXI 64 Portu slave asincronu AXI 64 Portu maestru sincrunu AHB 32 Portu maestru sincrunu AHB 32 Portu slave sincrunu AHB 32 Portu maestru asincronu AHB 32 Portu slave asincronu
Ponte versu AHB2 SRAM1 SRAM2 SRAM3 Versu l'interconnessione AXIM Ponte versu AHB4
MSv67511V2

MLAHB

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3.12

Controllers DMA
I dispusitivi presentanu i seguenti moduli DMA per scaricà l'attività di a CPU: · un accessu direttu à a memoria maestru (MDMA)
L'MDMA hè un controller DMA à alta velocità, chì hè incaricatu di tutti i tipi di trasferimenti di memoria (periferica à memoria, memoria à memoria, memoria à periferica), senza alcuna azzione di a CPU. Hà una interfaccia AXI maestra. L'MDMA hè capace di interagisce cù l'altri controller DMA per estende e capacità DMA standard, o pò gestisce direttamente e richieste DMA periferiche. Ognunu di i 32 canali pò eseguisce trasferimenti di blocchi, trasferimenti di blocchi ripetuti è trasferimenti di liste collegate. L'MDMA pò esse impostatu per fà trasferimenti sicuri à memorie sicure. · trè controller DMA (DMA1 è DMA2 micca sicuri, più DMA3 sicuri) Ogni controller hà un AHB à doppia porta, per un totale di 16 canali DMA micca sicuri è ottu sicuri per eseguisce trasferimenti di blocchi basati nantu à FIFO.
Dui unità DMAMUX multiplexanu è indirizzanu e richieste periferiche DMA à i trè cuntrolli DMA, cù una grande flessibilità, massimizendu u numeru di richieste DMA chì eseguiscenu cuncurrentemente, è ancu generendu richieste DMA da trigger di output perifericu o eventi DMA.
DMAMUX1 mappa e richieste DMA da periferiche micca sicure à i canali DMA1 è DMA2. DMAMUX2 mappa e richieste DMA da periferiche sicure à i canali DMA3.

3.13

Controller d'interruzioni è eventi estesi (EXTI)
U cuntrollore d'interruzzione è d'eventi estesu (EXTI) gestisce u svegliu di a CPU è di u sistema per mezu di ingressi d'eventi cunfigurabili è diretti. EXTI furnisce richieste di svegliu à u cuntrollu di l'alimentazione, è genera una richiesta d'interruzzione à u GIC, è eventi à l'ingressu d'eventi di a CPU.
E richieste di sveglia EXTI permettenu di sveglià u sistema da a modalità Stop, è a CPU da e modalità CStop è CStandby.
A dumanda d'interruzzione è a generazione di dumanda d'eventu ponu ancu esse aduprate in modu Run.
L'EXTI include ancu a selezzione EXTI IOport.
Ogni interruzzione o avvenimentu pò esse definitu cum'è sicuru per limità l'accessu solu à u software sicuru.

3.14

Unità di calculu di verifica di ridondanza ciclica (CRC)
L'unità di calculu CRC (controllu di ridondanza ciclica) hè aduprata per ottene un codice CRC aduprendu un polinomiu programmabile.
Frà altre applicazioni, e tecniche basate nantu à CRC sò aduprate per verificà a trasmissione di dati o l'integrità di u almacenamentu. In u scopu di a norma EN/IEC 60335-1, offrenu un mezzu per verificà l'integrità di a memoria flash. L'unità di calculu CRC aiuta à calculà una firma di u software durante l'esecuzione, da paragunà cù una firma di riferimentu generata à u mumentu di u ligame è almacenata in una data locu di memoria.

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3.15

Cuntrollore di memoria flessibile (FMC)
E caratteristiche principali di u controller FMC sò e seguenti: · Interfaccia cù dispositivi mappati à memoria statica, cumpresi:
Memoria flash NOR Memoria à accessu aleatoriu statica o pseudostatica (SRAM, PSRAM) Memoria flash NAND cù hardware ECC BCH à 4/8 bit · Larghezza di u bus di dati à 8, 16 bit · Cuntrollu indipendente di selezzione di chip per ogni banca di memoria · Cunfigurazione indipendente per ogni banca di memoria · Scrittura FIFO
I registri di cunfigurazione FMC ponu esse resi sicuri.

3.16

Interfaccia di memoria doppia Quad-SPI (QUADSPI)
U QUADSPI hè un'interfaccia di cumunicazione specializata destinata à e memorie flash SPI singole, doppie o quadruple. Pò funziunà in una di e trè modalità seguenti: · Modu indirettu: tutte l'operazioni sò realizate aduprendu i registri QUADSPI. · Modu di sondaggio di statu: u registru di statu di a memoria flash esterna hè lettu periodicamente è
Una interruzzione pò esse generata in casu di impostazione di flag. · Modu mappatu in memoria: a memoria flash esterna hè mappata à u spaziu d'indirizzu
è hè vistu da u sistema cum'è s'ellu fussi una memoria interna.
Sia u rendimentu sia a capacità ponu esse aumentati di duie volte aduprendu a modalità dual-flash, induve si accede simultaneamente à duie memorie flash Quad-SPI.
QUADSPI hè accoppiatu cù un bloccu di ritardu (DLYBQS) chì permette u supportu di frequenze di dati esterni sopra à 100 MHz.
I registri di cunfigurazione QUADSPI ponu esse sicuri, cum'è u so bloccu di ritardu.

3.17

Convertitori analogicu-digitale (ADC1, ADC2)
I dispusitivi integranu dui cunvertitori analogicu-digitale, chì a so risoluzione pò esse cunfigurata à 12, 10, 8 o 6 bit. Ogni ADC sparte finu à 18 canali esterni, eseguendu cunversioni in modu single-shot o scan. In modu scan, a cunversione automatica hè realizata nantu à un gruppu selezziunatu di ingressi analogichi.
Tramindui l'ADC anu interfacce di bus sicurizabili.
Ogni ADC pò esse servitu da un controller DMA, permettendu cusì u trasferimentu automaticu di i valori cunvertiti ADC à una locu di destinazione senza alcuna azzione di software.
Inoltre, una funzione di watchdog analogicu pò monitorà accuratamente u vulume cunvertitu.tagE di unu, alcuni o tutti i canali selezziunati. Una interruzzione hè generata quandu u vol convertitutage hè fora di e soglie prugrammate.
Per sincronizà a cunversione A/D è i temporizatori, l'ADC ponu esse attivati ​​da qualsiasi di i temporizatori TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 è LPTIM3.

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3.18

Sensore di temperatura
I dispusitivi incorporanu un sensore di temperatura chì genera un vulumetage (VTS) chì varieghja linearmente cù a temperatura. Stu sensore di temperatura hè cunnessu internamente à ADC2_INP12 è pò misurà a temperatura ambiente di u dispusitivu da 40 à +125 °C cù una precisione di ±2%.
U sensore di temperatura hà una bona linearità, ma deve esse calibratu per ottene una bona precisione generale di a misurazione di a temperatura. Siccomu l'offset di u sensore di temperatura varieghja da chip à chip per via di a variazione di u prucessu, u sensore di temperatura internu micca calibratu hè adattatu per applicazioni chì rilevenu solu cambiamenti di temperatura. Per migliurà a precisione di a misurazione di u sensore di temperatura, ogni dispositivu hè calibratu individualmente in fabbrica da ST. I dati di calibrazione di fabbrica di u sensore di temperatura sò almacenati da ST in l'area OTP, chì hè accessibile in modalità di sola lettura.

3.19

Sensore di temperatura digitale (DTS)
I dispusitivi integranu un sensore di temperatura di uscita di frequenza. DTS conta a frequenza basata annantu à LSE o PCLK per furnisce l'infurmazioni di temperatura.
E funzioni seguenti sò supportate: · generazione d'interruzioni per soglia di temperatura · generazione di signali di sveglia per soglia di temperatura

3.20
Nota:

Operazione VBAT
U duminiu di putenza VBAT cuntene l'RTC, i registri di salvezza è a SRAM di salvezza.
Per ottimizà a durata di a batteria, questu duminiu di putenza hè furnitu da VDD quandu hè dispunibule o da u vulume.tagapplicatu à u pin VBAT (quandu l'alimentazione VDD ùn hè micca presente). L'alimentazione VBAT hè cambiata quandu u PDR rileva chì VDD hè cascatu sottu à u livellu PDR.
U voltagL'alimentazione nantu à u pin VBAT pò esse furnita da una batteria esterna, un supercondensatore o direttamente da VDD. In quest'ultimu casu, u modu VBAT ùn hè micca funzionale.
L'operazione VBAT hè attivata quandu VDD ùn hè micca presente.
Nisunu di sti avvenimenti (interruzioni esterne, TAMP avvenimentu, o allarme/eventi RTC) sò capaci di ripristinà direttamente l'alimentazione VDD è furzà u dispusitivu fora di l'operazione VBAT. Tuttavia, TAMP L'eventi è l'allarmi/eventi RTC ponu esse aduprati per generà un signale à un circuitu esternu (tipicamente un PMIC) chì pò restaurà l'alimentazione VDD.

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3.21

Voltagbuffer di riferimentu e (VREFBUF)
I dispusitivi incorporanu un vulumetage buffer di riferimentu chì pò esse adupratu cum'è voltagriferimentu per l'ADC, è ancu cum'è vultage riferenza per i cumpunenti esterni attraversu u pin VREF+. VREFBUF pò esse sicuru. U VREFBUF internu supporta quattru vulumetages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Un vulume esternutagA riferenza pò esse furnita per mezu di u pin VREF+ quandu u VREFBUF internu hè disattivatu.
Figura 4. Voltage buffer di riferimentu

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Filtru digitale per modulatore sigma-delta (DFSDM)
I dispusitivi integranu un DFSDM cù supportu per dui moduli di filtri digitali è quattru canali seriali d'ingressu esterni (ricetrasmettitori) o in alternativa quattru ingressi paralleli interni.
U DFSDM interfaccia modulatori esterni à u dispusitivu è esegue u filtraggio digitale di i flussi di dati ricevuti. I modulatori sò aduprati per cunvertisce i signali analogichi in flussi seriali digitali chì custituiscenu l'ingressi di u DFSDM.
U DFSDM pò ancu interfaccià i microfoni PDM (modulazione di densità d'impulsi) è realizà a cunversione è u filtraggio da PDM à PCM (acceleratu da hardware). U DFSDM presenta ingressi di flussu di dati paralleli opzionali da l'ADC o da a memoria di u dispositivu (attraversu trasferimenti DMA/CPU in DFSDM).
I transceiver DFSDM supportanu parechji furmati d'interfaccia seriale (per supportà diversi modulatori). I moduli di filtru digitale DFSDM eseguenu l'elaborazione digitale secondu i parametri di filtru definiti da l'utente cù una risoluzione ADC finale finu à 24 bit.

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A periferica DFSDM supporta: · Quattru canali seriali digitali d'entrata multiplexati:
Interfaccia SPI cunfigurabile per cunnette diversi modulatori Interfaccia 1-wire codificata Manchester cunfigurabile Ingressu di microfonu PDM (modulazione di densità d'impulsi) Frequenza massima di clock d'ingressu finu à 20 MHz (10 MHz per a codifica Manchester) Uscita di clock per modulatori (da 0 à 20 MHz) · Ingressi alternativi da quattru canali paralleli digitali interni (risoluzione d'ingressu finu à 16 bit): fonti interne: dati ADC o flussi di dati di memoria (DMA) · Dui moduli di filtru digitale cù elaborazione di signali digitale regulabile: Filtru Sincx: ordine/tipu di filtru (da 1 à 5), oversampintegratore di rapportu ling (1 à 1024): oversampRapportu di ling (da 1 à 256) · Risoluzione di dati di uscita finu à 24 bit, furmatu di dati di uscita firmati · Correzione automatica di l'offset di dati (offset almacenatu in u registru da l'utente) · Conversione cuntinua o unica · Inizio di a cunversione attivatu da: trigger di software timer interni eventi esterni inizio di a cunversione sincronamente cù u primu modulu di filtru digitale (DFSDM) · Watchdog analogicu cù: registri di soglia di dati di valore bassu è di valore altu filtru digitale Sincx configurabile dedicatu (ordine = da 1 à 3,
sopraamprapportu ling = 1 à 32) input da dati di output finali o da canali seriali digitali d'input selezziunati monitoraghju cuntinuu indipendentemente da a cunversione standard · Rilevatore di cortocircuitu per rilevà valori d'input analogichi saturati (intervallu inferiore è superiore): contatore finu à 8 bit per rilevà da 1 à 256 0 o 1 consecutivi nantu à u flussu di dati seriali monitoraghju cuntinuu di ogni canale seriale d'input · Generazione di signali di rottura in casu d'eventu di watchdog analogicu o in casu d'eventu di rilevatore di cortocircuitu · Rilevatore di estremi: almacenamentu di i valori minimi è massimi di i dati di cunversione finale aggiornati da u software · Capacità DMA per leghje i dati di cunversione finale · Interruzioni: fine di cunversione, sovraccaricu, watchdog analogicu, cortocircuitu, assenza di clock di u canale seriale d'input · Cunversioni "regulari" o "iniettate": e cunversioni "regulari" ponu esse richieste in ogni mumentu o ancu in modu cuntinuu
senza avè alcun impattu nant'à u timing di e cunversioni "iniettate" cunversioni "iniettate" per un timing precisu è cù alta priorità di cunversione

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3.23

Veru generatore di numeri aleatorii (RNG)
I dispusitivi integranu un RNG chì furnisce numeri aleatorii di 32 bit generati da un circuitu analogicu integratu.
U RNG pò esse definitu (in ETZPC) cum'è accessibile solu da un software sicuru.
U veru RNG si cunnetta à i periferichi AES è PKA sicuri via un bus dedicatu (micca leggibile da a CPU).

3.24

Processori crittografici è hash (CRYP, SAES, PKA è HASH)
I dispusitivi integranu un processore crittograficu chì supporta l'algoritmi crittografici avanzati generalmente richiesti per assicurà a cunfidenzialità, l'autenticazione, l'integrità di i dati è a non ripudia quandu si scambianu missaghji cù un peer.
I dispusitivi integranu ancu una chjave AES sicura di 128 è 256 bit (SAES) dedicata resistente à DPA è un acceleratore di crittografia/decrittografia hardware PKA, cù un bus hardware dedicatu micca accessibile da a CPU.
Caratteristiche principali di CRYP: · DES/TDES (standard di crittografia di dati/standard di tripla crittografia di dati): ECB (elettronicu
libru di codici) è algoritmi di concatenazione CBC (cipher block chaining), chjave di 64, 128 o 192 bit · AES (standard di crittografia avanzata): algoritmi di concatenazione ECB, CBC, GCM, CCM è CTR (modalità contatore), chjave di 128, 192 o 256 bit
Caratteristiche principali di HASH universale: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algoritmi HASH sicuri) · HMAC
L'acceleratore crittograficu supporta a generazione di richieste DMA.
CRYP, SAES, PKA è HASH ponu esse definiti (in ETZPC) cum'è accessibili solu da un software sicuru.

3.25

Avvio è sicurezza è cuntrollu OTP (BSEC)
U BSEC (boot and security and OTP control) hè destinatu à cuntrullà una scatula di fusibili OTP (programmabile una volta), aduprata per u almacenamentu non volatile integratu per a cunfigurazione di u dispositivu è i parametri di sicurezza. Una parte di BSEC deve esse cunfigurata cum'è accessibile solu da un software sicuru.
U BSEC pò aduprà parolle OTP per u almacenamentu di HWKEY 256-bit per SAES (AES sicuru).

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3.26

Timers è cani di guardia
I dispusitivi includenu dui timer di cuntrollu avanzatu, dece timer di usu generale (di i quali sette sò sicuri), dui timer basichi, cinque timer di bassa putenza, dui watchdog è quattru timer di sistema in ogni Cortex-A7.
Tutti i contatori di u timer ponu esse bluccati in modalità debug.
A tavula quì sottu paraguna e caratteristiche di i timer di cuntrollu avanzatu, d'usu generale, basichi è di bassa putenza.

Tipu di timer

Timer

Tabella 4. Cunfrontu di funzioni di Timer

Contrarisoluzione
tion

Tippu di contatore

Fattore di prescaler

Generazione di richieste DMA

Catturà / paragunà i canali

Pruduzzione cumplementaria

Interfaccia massima
clock (MHz)

Max
timer
clock (MHz)(1)

TIM1 avanzatu, -cuntrollu TIM8

16-bit

Su, Qualsiasi numeru interu in giù, trà 1 su/giù è 65536

Iè

TIM2 TIM5

32-bit

Su, Qualsiasi numeru interu in giù, trà 1 su/giù è 65536

Iè

TIM3 TIM4

16-bit

Su, Qualsiasi numeru interu in giù, trà 1 su/giù è 65536

Iè

Qualchese integer

TIM12(2) 16-bit

Finu trà 1

Innò

Generale

è 65536

scopu

TIM13(2) TIM14(2)

16-bit

Ogni numeru interu trà 1
è 65536

Innò

Qualchese integer

TIM15(2) 16-bit

Finu trà 1

Iè

è 65536

TIM16(2) TIM17(2)

16-bit

Ogni numeru interu trà 1
è 65536

Iè

Basic

TIM6, TIM7

16-bit

Ogni numeru interu trà 1
è 65536

Iè

LPTIM1,

Bassa putenza

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, Su 16, 32, 64,
128

Innò

LPTIM5

6

4

104.5

209

4

Innò

104.5

209

4

Innò

104.5

209

2

Innò

104.5

209

1

Innò

104.5

209

2

1

104.5

209

1

1

104.5

209

0

Innò

104.5

209

1 (3)

Innò

104.5 104.5

1. A frequenza massima di u timer hè finu à 209 MHz secondu u bit TIMGxPRE in l'RCC. 2. Timer sicuru. 3. Nisun canale di cattura nantu à LPTIM.

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3.26.1 3.26.2 3.26.3

Temporizatori di cuntrollu avanzatu (TIM1, TIM8)
I temporizatori di cuntrollu avanzatu (TIM1, TIM8) ponu esse visti cum'è generatori PWM trifase multiplexati nantu à 6 canali. Anu uscite PWM cumplementarie cù tempi morti inseriti programmabili. Puderanu ancu esse cunsiderati cum'è temporizatori cumpleti di usu generale. I so quattru canali indipendenti ponu esse aduprati per: · cattura d'ingressu · paragone di uscita · generazione PWM (modi allineati à u bordu o à u centru) · uscita in modu à un impulsu
Sè cunfigurati cum'è temporizzatori standard di 16 bit, anu e stesse caratteristiche di i temporizzatori di usu generale. Sè cunfigurati cum'è generatori PWM di 16 bit, anu una capacità di modulazione cumpleta (0-100%).
U timer di cuntrollu avanzatu pò travaglià inseme cù i timer di usu generale via a funzione di ligame di u timer per a sincronizazione o a concatenazione di eventi.
TIM1 è TIM8 supportanu a generazione indipendente di richieste DMA.
Temporizatori d'usu generale (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Ci sò dece temporizatori generali sincronizabili integrati in i dispositivi STM32MP133C/F (vede a Tabella 4 per e differenze). · TIM2, TIM3, TIM4, TIM5
TIM 2 è TIM5 sò basati annantu à un contatore auto-ricaricabile in su/in giù di 32 bit è un prescaler di 16 bit, mentre chì TIM3 è TIM4 sò basati annantu à un contatore auto-ricaricabile in su/in giù di 16 bit è un prescaler di 16 bit. Tutti i timer presentanu quattru canali indipendenti per a cattura d'ingressu/cunfrontu d'uscita, PWM o uscita in modu à un impulsu. Questu dà finu à 16 cattura d'ingressu/cunfrontu d'uscita/PWM nantu à i pacchetti più grandi. Quessi timer di scopu generale ponu travaglià inseme, o cù l'altri timer di scopu generale è i timer di cuntrollu avanzatu TIM1 è TIM8, via a funzione di ligame di u timer per a sincronizazione o a concatenazione di eventi. Qualsiasi di sti timer di scopu generale pò esse adupratu per generà uscite PWM. TIM2, TIM3, TIM4, TIM5 anu tutti una generazione di richieste DMA indipendente. Sò capaci di gestisce segnali di encoder in quadratura (incrementale) è uscite digitali da unu à quattru sensori à effettu Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Sti temporizatori sò basati annantu à un contatore di ricarica automatica di 16 bit è un prescaler di 16 bit. TIM13, TIM14, TIM16 è TIM17 anu un canale indipendente, mentre chì TIM12 è TIM15 anu dui canali indipendenti per a cattura di input/paragone di output, PWM o output in modu à un impulsu. Puderanu esse sincronizati cù i temporizatori di usu generale cumpleti TIM2, TIM3, TIM4, TIM5 o aduprati cum'è basi di tempu simplici. Ognunu di sti temporizatori pò esse definitu (in ETZPC) cum'è accessibile solu da un software sicuru.
Temporizatori basi (TIM6 è TIM7)
Questi temporizzatori sò principalmente aduprati cum'è una basa di tempu generica di 16 bit.
TIM6 è TIM7 supportanu a generazione indipendente di richieste DMA.

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3.26.4
3.26.5 3.26.6

Timer à bassa putenza (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Ogni timer di bassa putenza hà un orologio indipendente è funziona ancu in modu Stop s'ellu hè temporizatu da LSE, LSI o un orologio esternu. Un LPTIMx hè capace di sveglià u dispusitivu da u modu Stop.
Questi temporizzatori à bassa putenza supportanu e seguenti caratteristiche: · Contatore crescente di 16 bit cù registru di ricaricamentu automaticu di 16 bit · Registru di paragone di 16 bit · Uscita configurabile: impulsu, PWM · Modalità cuntinua/one-shot · Trigger d'ingressu software/hardware selezziunabile · Sorgente di clock selezziunabile:
fonte di clock interna: fonte di clock esterna di clock LSE, LSI, HSI o APB via input LPTIM (funziona ancu senza clock internu)
fonte in esecuzione, aduprata da l'applicazione di u contatore d'impulsi) · Filtru di glitch digitale programmabile · Modu encoder
LPTIM2 è LPTIM3 ponu esse definiti (in ETZPC) cum'è accessibili solu da un software sicuru.
Organismi di cuntrollu indipendenti (IWDG1, IWDG2)
Un watchdog indipendente hè basatu annantu à un contatore decrescente di 12 bit è un prescaler di 8 bit. Hè clockatu da un RC (LSI) internu indipendente di 32 kHz è, postu chì funziona indipindentamente da u clock principale, pò funziunà in modi Stop è Standby. IWDG pò esse adupratu cum'è watchdog per resettà u dispusitivu quandu si verifica un prublema. Hè cunfigurabile per hardware o software attraversu i byte di opzione.
IWDG1 pò esse definitu (in ETZPC) cum'è accessibile solu da un software sicuru.
Temporizatori generichi (Cortex-A7 CNT)
I temporizzatori generici Cortex-A7 integrati in Cortex-A7 sò alimentati da u valore di a generazione di timing di u sistema (STGEN).
U processore Cortex-A7 furnisce i seguenti timer: · timer fisicu per l'usu in modi sicuri è micca sicuri
I registri per u timer fisicu sò almacenati in banca per furnisce copie sicure è micca sicure. · timer virtuale per l'usu in modi micca sicuri · timer fisicu per l'usu in modu hypervisor
I timer generici ùn sò micca periferichi mappati in memoria è sò dunque accessibili solu per istruzioni specifiche di u coprocessore Cortex-A7 (cp15).

3.27

Generazione di timer di sistema (STGEN)
A generazione di timing di u sistema (STGEN) genera un valore di conteggio di tempu chì furnisce un valore coerente. view di tempu per tutti i timer generici Cortex-A7.

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A generazione di timing di u sistema hà e seguenti caratteristiche chjave: · 64 bit di larghezza per evità prublemi di rollover · Partenza da zero o da un valore programmabile · Interfaccia di cuntrollu APB (STGENC) chì permette di salvà è restaurà u timer
attraversu eventi di spegnimentu · Interfaccia APB di sola lettura (STGENR) chì permette à u valore di u timer di esse lettu da persone micca
software sicuru è strumenti di debug · Incrementu di u valore di u timer chì pò esse fermatu durante u debug di u sistema
STGENC pò esse definitu (in ETZPC) cum'è accessibile solu da un software sicuru.

3.28

Orologio in tempu reale (RTC)
L'RTC furnisce una sveglia automatica per gestisce tutti i modi di bassa putenza. L'RTC hè un timer/contatore BCD indipendente è furnisce un orologio/calendariu di l'ora di u ghjornu cù interruzioni d'allarme programmabili.
L'RTC include ancu una bandera di sveglia programmabile periodica cù capacità d'interruzzione.
Dui registri di 32 bit cuntenenu i secondi, i minuti, l'ore (furmatu 12 o 24 ore), u ghjornu (ghjornu di a settimana), a data (ghjornu di u mese), u mese è l'annu, espressi in furmatu decimale codificatu binariu (BCD). U valore di i subsecondi hè ancu dispunibule in furmatu binariu.
A modalità binaria hè supportata per facilità a gestione di i driver di software.
E cumpensazioni per i mesi di 28, 29 (anni bisestili), 30 è 31 ghjorni sò effettuate automaticamente. A cumpensazione di l'ora legale pò ancu esse effettuata.
I registri supplementari di 32 bit cuntenenu i sottusecondi, i secondi, i minuti, l'ore, u ghjornu è a data di l'allarme programmabili.
Una funzione di calibrazione digitale hè dispunibule per cumpensà qualsiasi deviazione in a precisione di l'oscillatore di cristallu.
Dopu à u reset di u duminiu di salvezza, tutti i registri RTC sò prutetti contr'à pussibuli accessi di scrittura parassiti è prutetti da accessu sicuru.
Finchè u vulume di furnimentutagSè ferma in u range di funziunamentu, l'RTC ùn si ferma mai, indipendentemente da u statu di u dispusitivu (modalità Run, modalità di bassa putenza o sottu reset).
E caratteristiche principali di RTC sò e seguenti: · Calendariu cù subsecondi, secondi, minuti, ore (furmatu 12 o 24), ghjornu (ghjornu di
settimana), data (ghjornu di u mese), mese è annu · Compensazione di l'ora legale programmabile da software · Allarme programmabile cù funzione d'interruzzione. L'allarme pò esse attivatu da qualsiasi
cumbinazione di i campi di u calendariu. · Unità di sveglia automatica chì genera una bandera periodica chì attiva una sveglia automatica
interruzzione · Rilevazione di u clock di riferimentu: un secondu clock di fonte più precisu (50 o 60 Hz) pò esse
utilizatu per migliurà a precisione di u calendariu. · Sincronizazione precisa cù un orologio esternu utilizendu a funzione di spostamentu di sub-secondu · Circuitu di calibrazione digitale (currezzione di u contatore periodicu): precisione di 0.95 ppm, ottenuta in un
finestra di calibrazione di parechji secondi

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· Timestamp funzione per salvà l'eventi · Archiviazione di SWKEY in registri di salvezza RTC cù accessu direttu à u bus à SAE (micca
leggibile da a CPU) · Interruzioni/eventi mascherabili:
Allarme A Allarme B Interruzione di sveglia Tempsamp · Supportu TrustZone: RTC cumpletamente sicurabile Allarme A, sveglia B, timer di sveglia è orariamp individuale sicuru o micca sicuru
calibrazione RTC di cunfigurazione fatta in cunfigurazione sicura nantu à una cunfigurazione micca sicura

3.29

Tamper è i registri di salvezza (TAMP)
I registri di salvezza 32 x 32-bit sò cunservati in tutti i modi di bassa putenza è ancu in u modu VBAT. Puderanu esse aduprati per almacenà dati sensibili postu chì u so cuntenutu hè prutettu da àampcircuitu di rilevazione er.
Sette tamppin d'entrata è cinque tampI pin di uscita sò dispunibili per anti-tamprilevazione di er. U t esternuampI pin ponu esse cunfigurati per a rilevazione di bordi, bordi è livellu, rilevazione di livellu cù filtrazione, o t attiva.amper chì aumenta u livellu di sicurezza verificendu automaticamente chì u tampI pin ùn sò micca aperti o in cortocircuitu esternamente.
TAMP caratteristiche principali · 32 registri di salvezza (TAMP_BKPxR) implementatu in u duminiu RTC chì ferma
alimentatu da VBAT quandu l'alimentazione VDD hè spenta · 12 tamper pins dispunibili (sette entrate è cinque uscite) · Qualsiasi tampA rilevazione pò generà un timest RTCamp avvenimentu. · Ogni tampA rilevazione di l'errore cancella i registri di salvezza. · Supportu TrustZone:
TampCunfigurazione sicura o micca sicura A copia di salvezza registra a cunfigurazione in trè zone di dimensione configurabile:
. una zona sicura di lettura/scrittura . una zona micca sicura di lettura/scrittura . una zona micca sicura di lettura/scrittura · Contatore monotonu

3.30

Interfacce di circuiti interintegrati (I2C1, I2C2, I2C3, I2C4, I2C5)
I dispusitivi integranu cinque interfacce I2C.
L'interfaccia di bus I2C gestisce e cumunicazioni trà u STM32MP133C/F è u bus seriale I2C. Cuntrolla tutta a sequenza, u protocolu, l'arbitramentu è a timing specifichi di u bus I2C.

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A periferica I2C supporta: · Specificazione di u bus I2C è compatibilità cù u manuale d'usu rev. 5:
Modi slave è master, capacità multimaster Modu standard (Sm), cù un bitrate finu à 100 kbit/s Modu veloce (Fm), cù un bitrate finu à 400 kbit/s Modu veloce Plus (Fm+), cù un bitrate finu à 1 Mbit/s è un drive di uscita di 20 mA I/O Modu di indirizzamentu à 7 è 10 bit, indirizzi slave multipli à 7 bit Tempi di cunfigurazione è di mantenimentu programmabili Allungamentu di clock opzionale · Compatibilità cù a specificazione di u bus di gestione di u sistema (SMBus) rev 2.0: Generazione è verificazione di l'hardware PEC (packet error checking) cù ACK
Cuntrollu di u protocolu di risoluzione di l'indirizzu (ARP) supportu alerta SMBus · Compatibilità cù a specificazione di u protocolu di gestione di u sistema di alimentazione (PMBusTM) rev 1.1 · Orologio indipendente: una scelta di fonti di orologio indipendenti chì permettenu à a velocità di cumunicazione I2C d'esse indipendente da a riprogrammazione PCLK · Risvegliu da a modalità Stop in casu di currispundenza di l'indirizzu · Filtri di rumore analogichi è digitali programmabili · Buffer di 1 byte cù capacità DMA
I2C3, I2C4 è I2C5 ponu esse definiti (in ETZPC) cum'è accessibili solu da un software sicuru.

3.31

Trasmettitore ricevitore asincronu sincronu universale (USART1, USART2, USART3, USART6 è UART4, UART5, UART7, UART8)
I dispusitivi anu quattru trasmettitori ricevitori sincroni universali integrati (USART1, USART2, USART3 è USART6) è quattru trasmettitori ricevitori asincroni universali (UART4, UART5, UART7 è UART8). Riferitevi à a tavula sottu per un riassuntu di e caratteristiche USARTx è UARTx.
Queste interfacce furniscenu cumunicazione asincrona, supportu IrDA SIR ENDEC, modu di cumunicazione multiprocessore, modu di cumunicazione half-duplex à un solu filu è anu capacità LIN master/slave. Furniscenu a gestione hardware di i signali CTS è RTS, è l'abilitazione di u driver RS485. Sò capaci di cumunicà à velocità finu à 13 Mbit/s.
USART1, USART2, USART3 è USART6 furniscenu ancu a modalità Smartcard (conforme à ISO 7816) è a capacità di cumunicazione di tipu SPI.
Tutti l'USART anu un duminiu di clock indipendente da u clock di a CPU, chì permette à l'USARTx di sveglià l'STM32MP133C/F da a modalità Stop aduprendu baudrate finu à 200 Kbaud. L'eventi di svegliu da a modalità Stop sò programmabili è ponu esse:
· inizià a rilevazione di bit
· ogni quadru di dati ricevutu
· un quadru di dati prugrammatu specificu

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Tutte l'interfaccia USART ponu esse servite da u controller DMA.

Tavula 5. Caratteristiche USART/UART

Modi/funzioni USART (1)

USART1/2/3/6

UART4/5/7/8

Cuntrollu di flussu hardware per modem

X

X

Cumunicazione cuntinua cù DMA

X

X

Cumunicazione multiprocessore

X

X

Modu SPI sincronu (maestru/slave)

X

–

Modu di carta intelligente

X

–

Cumunicazione semi-duplex à un filu unicu Bloccu IrDA SIR ENDEC

X

X

X

X

Modu LIN

X

X

Dominiu di clock duale è sveglia da a modalità di bassa putenza

X

X

Interruzzione di u timeout di u ricevitore Cumunicazione Modbus

X

X

X

X

Rilevazione automatica di a velocità di trasmissione

X

X

Abilita u driver

X

X

Lunghezza di i dati USART

7, 8 è 9 bit

1. X = sustinutu.

USART1 è USART2 ponu esse definiti (in ETZPC) cum'è accessibili solu da un software sicuru.

3.32

Interfacce periferiche seriali (SPI1, SPI2, SPI3, SPI4, SPI5) interfacce audio interintegrate (I2S1, I2S2, I2S3, I2S4)
I dispusitivi presentanu finu à cinque SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4, è SPI5) chì permettenu a cumunicazione finu à 50 Mbit/s in modi master è slave, in modi half-duplex, fullduplex è simplex. U prescaler à 3 bit dà ottu frequenze di modu master è u quadru hè cunfigurabile da 4 à 16 bit. Tutte l'interfacce SPI supportanu u modu impulsivu NSS, u modu TI, u calculu CRC hardware è a multiplicazione di FIFO Rx è Tx integrati à 8 bit cù capacità DMA.
I2S1, I2S2, I2S3, è I2S4 sò multiplexati cù SPI1, SPI2, SPI3 è SPI4. Puderanu esse operati in modu master o slave, in modi di cumunicazione full-duplex è half-duplex, è ponu esse cunfigurati per operà cù una risoluzione di 16 o 32 bit cum'è canale d'entrata o di uscita. AudioampE frequenze di trasmissione da 8 kHz finu à 192 kHz sò supportate. Tutte l'interfacce I2S supportanu multiplicità di FIFO Rx è Tx integrati à 8 bit cù capacità DMA.
SPI4 è SPI5 ponu esse definiti (in ETZPC) cum'è accessibili solu da un software sicuru.

3.33

Interfacce audio seriali (SAI1, SAI2)
I dispusitivi integranu dui SAI chì permettenu a cuncepzione di parechji protokolli audio stereo o mono.

DS13875 Rev 5

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Funziunale sopraview

STM32MP133C/F

cum'è I2S, LSB o MSB-ghjustificatu, PCM/DSP, TDM o AC'97. Una uscita SPDIF hè dispunibule quandu u bloccu audio hè cunfiguratu cum'è trasmettitore. Per purtà stu livellu di flessibilità è riconfigurabilità, ogni SAI cuntene dui sottoblocchi audio indipendenti. Ogni bloccu hà u so propiu generatore di clock è controller di linea I/O. AudioampE frequenze di trasmissione finu à 192 kHz sò supportate. Inoltre, finu à ottu microfoni ponu esse supportati grazia à una interfaccia PDM integrata. U SAI pò funziunà in cunfigurazione master o slave. I sottoblocchi audio ponu esse ricevitori o trasmettitori è ponu funziunà in modu sincronu o asincronu (rispettu à l'altri). U SAI pò esse cunnessu cù altri SAI per funziunà in modu sincronu.

3.34

Interfaccia di ricevitore SPDIF (SPDIFRX)
L'SPDIFRX hè cuncipitu per riceve un flussu S/PDIF cunforme à IEC-60958 è IEC-61937. Queste norme supportanu flussi stereo simplici finu à alta sampvelocità le, è sonu surround multicanale cumpressu, cum'è quelli definiti da Dolby o DTS (finu à 5.1).
E caratteristiche principali di SPDIFRX sò e seguenti: · Finu à quattru ingressi dispunibili · Rilevazione automatica di a velocità di simboli · Velocità massima di simboli: 12.288 MHz · Flussu stereo da 32 à 192 kHz supportatu · Supportu di l'audio IEC-60958 è IEC-61937, applicazioni di cunsumu · Gestione di bit di parità · Comunicazione cù DMA per l'audioamples · Cumunicazione cù DMA per u cuntrollu è l'infurmazioni di u canale di l'utente · Capacità d'interruzzione
U ricevitore SPDIFRX furnisce tutte e funzioni necessarie per rilevà a velocità di u simbulu è decodificà u flussu di dati entranti. L'utente pò selezziunà l'entrata SPDIF desiderata, è quandu un signale validu hè dispunibule, u SPDIFRX rimette in funzione.ampEmette u signale entrante, decodifica u flussu Manchester, è ricunnosce elementi di frames, subframes è blocchi. U SPDIFRX furnisce à a CPU i dati decodificati, è i flag di statu assuciati.
U SPDIFRX offre ancu un signale chjamatu spdif_frame_sync, chì cambia à a frequenza di sottuquadri S/PDIF chì hè aduprata per calculà l'esatta s.ample rate per l'algoritmi di deriva di clock.

3.35

Interfacce MultiMediaCard d'entrata/uscita digitale sicura (SDMMC1, SDMMC2)
Dui interfacce MultiMediaCard d'entrata/uscita digitale sicura (SDMMC) furniscenu un'interfaccia trà u bus AHB è e carte di memoria SD, e carte SDIO è i dispositivi MMC.
E caratteristiche di SDMMC includenu i seguenti: · Conformità cù a Specificazione di u Sistema MultiMediaCard Embedded Versione 5.1
Supportu di a carta per trè modi di bus di dati diversi: 1 bit (predefinitu), 4 bit è 8 bit

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STM32MP133C/F

Funziunale sopraview

(A velocità HS200 SDMMC_CK hè limitata à a velocità I/O massima permessa) (HS400 ùn hè micca supportatu)
· Piena cumpatibilità cù e versioni precedenti di MultiMediaCards (compatibilità retroattiva)
· Cunfurmità cumpleta cù e specificazioni di a carta di memoria SD versione 4.1 (velocità SDR104 SDMMC_CK limitata à a velocità I/O massima permessa, modalità SPI è modalità UHS-II micca supportate)
· Cunfurmità cumpleta cù a specificazione di a carta SDIO versione 4.0 Supportu di a carta per dui modi di bus di dati diversi: 1 bit (predefinitu) è 4 bit (velocità SDR104 SDMMC_CK limitata à a velocità I/O massima permessa, modu SPI è modu UHS-II micca supportati)
· Trasferimentu di dati finu à 208 Mbyte/s per a modalità 8-bit (secondu a velocità massima I/O permessa)
· L'output di dati è di cumandamenti permettenu à i signali di cuntrullà i driver bidirezionali esterni
· Controller DMA dedicatu integratu in l'interfaccia host SDMMC, chì permette trasferimenti à alta velocità trà l'interfaccia è a SRAM
· Supportu di lista ligata IDMA
· Alimentatori dedicati, VDDSD1 è VDDSD2 per SDMMC1 è SDMMC2 rispettivamente, eliminendu a necessità di inserisce un cambiatore di livellu nantu à l'interfaccia di a carta SD in modalità UHS-I
Solu certi GPIO per SDMMC1 è SDMMC2 sò dispunibili nantu à un pin di alimentazione VDDSD1 o VDDSD2 dedicatu. Quessi facenu parte di i GPIO di avvio predefiniti per SDMMC1 è SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Puderanu esse identificati in a tavula di funzioni alternative da signali cù un suffissu "_VSD1" o "_VSD2".
Ogni SDMMC hè accoppiatu cù un bloccu di ritardu (DLYBSD) chì permette u supportu di una frequenza di dati esterni sopra à 100 MHz.
E duie interfacce SDMMC anu porte di cunfigurazione sicurizabili.

3.36

Rete di zona di cuntrollu (FDCAN1, FDCAN2)
U sottosistema di rete di zona di cuntrollu (CAN) hè custituitu da dui moduli CAN, una memoria RAM di missaghji spartuti è una unità di calibrazione di l'orologio.
Tramindui i moduli CAN (FDCAN1 è FDCAN2) sò conformi à a norma ISO 11898-1 (specificazione di u protocolu CAN versione 2.0 parte A, B) è à a specificazione di u protocolu CAN FD versione 1.0.
Una memoria RAM di missaghji di 10 Kbyte implementa filtri, FIFO di ricezione, buffer di ricezione, FIFO di eventi di trasmissione è buffer di trasmissione (più trigger per TTCAN). Questa RAM di missaghji hè spartuta trà i dui moduli FDCAN1 è FDCAN2.
L'unità di calibrazione di l'orologio cumunu hè facultativa. Pò esse aduprata per generà un orologio calibratu sia per FDCAN1 sia per FDCAN2 da l'oscillatore RC internu HSI è u PLL, valutendu i missaghji CAN ricevuti da FDCAN1.

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STM32MP133C/F

3.37

Host à alta velocità di bus seriale universale (USBH)
I dispusitivi integranu un host USB à alta velocità (finu à 480 Mbit/s) cù dui porti fisichi. USBH supporta sia operazioni à bassa velocità, à piena velocità (OHCI) sia operazioni à alta velocità (EHCI) indipindentamente nantu à ogni portu. Integra dui transceiver chì ponu esse aduprati per operazioni à bassa velocità (1.2 Mbit/s), à piena velocità (12 Mbit/s) o à alta velocità (480 Mbit/s). U secondu transceiver à alta velocità hè spartutu cù OTG à alta velocità.
L'USBH hè cunforme à a specificazione USB 2.0. I cuntrolli USBH necessitanu orologi dedicati chì sò generati da un PLL in l'USB high-speed PHY.

3.38

USB in viaghju à alta velocità (OTG)
I dispusitivi integranu un dispusitivu/host/perifericu OTG USB OTG à alta velocità (finu à 480 Mbit/s). OTG supporta sia l'operazioni à piena velocità sia quelle à alta velocità. U transceiver per l'operazioni à alta velocità (480 Mbit/s) hè spartutu cù u secondu portu USB Host.
L'USB OTG HS hè cunforme à a specificazione USB 2.0 è à a specificazione OTG 2.0. Hà una impostazione di endpoint configurabile da software è supporta a sospensione/ripresa. I controller USB OTG necessitanu un clock dedicatu di 48 MHz chì hè generatu da un PLL in RCC o in u PHY USB high-speed.
E caratteristiche principali di USB OTG HS sò elencate quì sottu: · Dimensione FIFO Rx è Tx cumminata di 4 Kbyte cù dimensionamentu FIFO dinamicu · Supportu SRP (protocolu di richiesta di sessione) è HNP (protocolu di negoziazione host) · Ottu endpoint bidirezionali · 16 canali host cù supportu OUT periodicu · Software configurabile per i modi di funziunamentu OTG1.3 è OTG2.0 · Supportu USB 2.0 LPM (gestione di l'alimentazione di u ligame) · Supportu di a revisione 1.2 di e specifiche di carica di a batteria · Supportu HS OTG PHY · USB DMA internu · HNP/SNP/IP internu (senza bisognu di alcuna resistenza esterna) · Per i modi OTG/Host, hè necessariu un interruttore di alimentazione in casu chì i dispositivi alimentati da bus sianu...
cunnessu.
U portu di cunfigurazione USB OTG pò esse sicuru.

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Funziunale sopraview

3.39

Interfacce MAC Gigabit Ethernet (ETH1, ETH2)
I dispusitivi furniscenu dui cuntrolli d'accessu à i media gigabit (GMAC) conformi à IEEE-802.3-2002 per e cumunicazioni LAN Ethernet attraversu una interfaccia indipendente da u mediu (MII) standard di l'industria, una interfaccia indipendente da u mediu ridutta (RMII), o una interfaccia indipendente da u mediu gigabit ridutta (RGMII).
I dispusitivi necessitanu un dispusitivu d'interfaccia fisica esterna (PHY) per cunnette si à u bus LAN fisicu (doppiu intrecciatu, fibra, ecc.). U PHY hè cunnessu à u portu di u dispusitivu utilizendu 17 signali per MII, 7 signali per RMII, o 13 signali per RGMII, è pò esse sincronizatu utilizendu i 25 MHz (MII, RMII, RGMII) o 125 MHz (RGMII) da l'STM32MP133C/F o da u PHY.
I dispusitivi includenu e seguenti caratteristiche: · Modi di funziunamentu è interfacce PHY
Velocità di trasferimentu di dati di 10, 100 è 1000 Mbit/s Supportu di operazioni full-duplex è half-duplex Interfacce MII, RMII è RGMII PHY · Cuntrollu di l'elaborazione Filtraggio di pacchetti multistrato: filtraggio MAC nantu à a fonte (SA) è a destinazione (DA)
indirizzu cù filtru perfettu è hash, VLAN tagFiltrazione basata nantu à cù filtru perfettu è hash, filtrazione di livellu 3 nantu à l'indirizzu IP di fonte (SA) o di destinazione (DA), filtrazione di livellu 4 nantu à u portu di fonte (SP) o di destinazione (DP) Trasfurmazione doppia VLAN: inserzione di finu à duie VLAN tags in u percorsu di trasmissione, tag Filtraggio in u percorsu di ricezione Supportu IEEE 1588-2008/PTPv2 Supporta statistiche di rete cù contatori RMON/MIB (RFC2819/RFC2665) · Elaborazione di scaricamentu di hardware Inserzione o cancellazione di dati di preambulu è di inizio di frame (SFD) Motore di scaricamentu di checksum di integrità per l'intestazione IP è u payload TCP/UDP/ICMP: calculu è inserzione di checksum di trasmissione, calculu è paragone di checksum di ricezione Risposta automatica à a richiesta ARP cù l'indirizzu MAC di u dispositivu Segmentazione TCP: divisione automatica di un grande pacchettu TCP di trasmissione in più pacchetti chjuchi · Modalità à bassa putenza Ethernet à risparmiu energeticu (standard IEEE 802.3az-2010) Pacchettu di sveglia remota è rilevazione AMD Magic PacketTM
Sia ETH1 sia ETH2 ponu esse prugrammati cum'è sicuri. Quandu sò sicuri, e transazzioni nantu à l'interfaccia AXI sò sicure, è i registri di cunfigurazione ponu esse mudificati solu da accessi sicuri.

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STM32MP133C/F

3.40

Debugging infrastruttura
I dispusitivi offrenu e seguenti funzioni di debug è tracciamentu per supportà u sviluppu di software è l'integrazione di sistemi: · Debugging di breakpoint · Tracciamentu di l'esecuzione di codice · Strumentazione di software · JTAG portu di debug · portu di debug di cavu seriale · entrata è uscita di trigger · portu di traccia · cumpunenti di debug è traccia di Arm CoreSight
U debug pò esse cuntrullatu via una JTAG/Porta d'accessu di debug di cavu seriale, utilizendu strumenti di debug standard di l'industria.
Un portu di traccia permette di catturà dati per a registrazione è l'analisi.
Un accessu di debug à e zone sicure hè attivatu da i signali d'autentificazione in u BSEC.

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STM32MP133C/F

Pinout, descrizzione di i pin è funzioni alternative

4

Pinout, descrizzione di i pin è funzioni alternative

Figura 5. Ballout STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE 7

PD5

PE 8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE 12

PE 1

PE 9

PH14

PE 10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE 14

PE 13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE 11

PD1

PE 0

PG0

PE 15

PB12

PB10

VDDSD2

VSS

PE 3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

RESETN DDR

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE 4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
OUT

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE 2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE 6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE 5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

A figura sopra mostra a cima di u pacchettu view.

DS13875 Rev 5

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97

Pinout, descrizzione di i pin è funzioni alternative

STM32MP133C/F

Figura 6. Ballout STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE 9

PG0

PD15

PE 15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE 12

PD8

PE 0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE 3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE 13

PD1

PE 1

PE 7

VSS

VDD

PE 10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

RESETN DDR

DDR_DQ7 DDR_DQ6

E

PD0

PE 14

VSS

PE 11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE 8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE 4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE 5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
OUT

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE 6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE 2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

A figura sopra mostra a cima di u pacchettu view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

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STM32MP133C/F

Pinout, descrizzione di i pin è funzioni alternative

Figura 7. Ballout STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE 15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE 11

PF5

PA15

PD8

PE 0

PE 9

PH14

PE 8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE 3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE 7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

CPU VDD

PE 1

PD15

CPU VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

CPU VDD

H

PE 4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

CPU VDD

VSS

VDD

CPU VDD

VDD CORE

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

RESET DDR_
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

CPU VDD

PC15-

L

VBAT OSC32 PI3

VSS

_FURTI

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE 2

PF4

PH6

PI2

CPU VDD
VDD CORE
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD CORE

VSS

VSS

VDD CORE

VSS

VSS

VSS

VSS

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD CORE

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE 6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ OUT

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD CORE

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ON

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

CPU PG12_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE 5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ACCESO

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

A figura sopra mostra a cima di u pacchettu view.

MSv65068V5

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97

Pinout, descrizzione di i pin è funzioni alternative

STM32MP133C/F

Tabella 6. Legenda / abbreviazioni aduprate in a tavula pinout

Nome

Abbreviazione

Definizione

Nome di u pin Tipu di pin
Struttura I / O
Note Funzioni alternative Funzioni supplementari

Salvu specificazione contraria, a funzione di u pin durante è dopu u reset hè a listessa chè u nome attuale di u pin.

S

Pin di fornitura

I

Ingressu solu pin

O

Output solu pin

I/O

Pin d'entrata / uscita

A

Pin di livellu analogicu o speciale

FT(U/D/PD) I/O tollerante à 5 V (cù pull-up / pull-down fissi / pull-down programmabile)

DDR

1.5 V, 1.35 V o 1.2 VI/O per l'interfaccia DDR3, DDR3L, LPDDR2/LPDDR3

A

Segnale analogicu

RST

Reset pin cù una resistenza di pull-up debule

_f(1) _a(2) _u(3) _h(4)

Opzione per I/O FT Opzione I2C FM+ Opzione analogica (furnita da VDDA per a parte analogica di l'I/O) Opzione USB (furnita da VDD3V3_USBxx per a parte USB di l'I/O) Uscita à alta velocità per 1.8 V tip. VDD (per SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Opzione à velocità assai alta per 1.8 V tipicamente VDD (per ETH, SPI, SDMMC, QUADSPI, TRACE)

Salvu chì ùn sia specificatu altrimenti da una nota, tutti l'I/O sò impostati cum'è ingressi flottanti durante è dopu u reset.

Funzioni selezziunate per mezu di i registri GPIOx_AFR

Funzioni selezziunate/attivate direttamente per mezu di registri periferichi

1. E strutture I/O correlate in a Tavula 7 sò: FT_f, FT_fh, FT_fvh 2. E strutture I/O correlate in a Tavula 7 sò: FT_a, FT_ha, FT_vha 3. E strutture I/O correlate in a Tavula 7 sò: FT_u 4. E strutture I/O correlate in a Tavula 7 sò: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. E strutture I/O correlate in a Tavula 7 sò: FT_vh, FT_vha, FT_fvh

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STM32MP133C/F

Pinout, descrizzione di i pin è funzioni alternative

Pin Number

Tavula 7. Definizioni di a palla STM32MP133C/F

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS VDD

S

–

S

–

PE 11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE 14

I/O FT_h

VDDCPU

S

–

PD0

I/O FT

PH12

I/O FT_fh

PB6

I/O FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(avviu)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(avviu)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(avviu)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(avviu)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

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Pinout, descrizzione di i pin è funzioni alternative

STM32MP133C/F

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_h

S

–

I/O FT_h

S

–

I/O FT_h

I/O FT_f

I/O FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (avviu)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(avviu)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(avviu),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(avviu)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(avviu)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(avviu)

–

–

–
–
WKUP1
–

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STM32MP133C/F

Pinout, descrizzione di i pin è funzioni alternative

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

S

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSS

S

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

S

–

S

–

PF9

I/O FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(avviu),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, - USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(avviu)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(avviu),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_FR

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(avviu),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

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Pinout, descrizzione di i pin è funzioni alternative

STM32MP133C/F

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

S

–

I/O FT_h

S

–

I/O FT_fh

I/O FT_fh

I/O FT_h

S

–

S

–

I/O FT

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(avviu),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

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Pinout, descrizzione di i pin è funzioni alternative

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ USCITA1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACCIA, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE 2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

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Pinout, descrizzione di i pin è funzioni alternative

STM32MP133C/F

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE 6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX (avvio),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

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Pinout, descrizzione di i pin è funzioni alternative

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_FR

–
–
–
BOOTFAILN –
–

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Pinout, descrizzione di i pin è funzioni alternative

STM32MP133C/F

Pin Number

Tavula 7. Definizioni di palla STM32MP133C/F (cuntinuazione)

Funzioni di a palla

Nome di u pin (funzione dopu)
reset)

Funzioni alternative

Funzioni supplementari

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipu pin
Notes

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 -

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

I/O FT_a

I/O FT_a I/O FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, - USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

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DS13875 Rev 5

STM 3

Documenti / Risorse

MPU Arm Cortex-A32 133GHz STMicroelectronics STM32MP7C F à 1 bit [pdfGuida di l'utente STM32MP133C F MPU Arm Cortex-A32 7GHz 1-bit, STM32MP133C, F MPU Arm Cortex-A32 7GHz 1-bit, MPU Arm Cortex-A7 1GHz, 1GHz, MPU

Referenze

• Manuale d'usu