STMicroelectronics STM32MP133C F 32-битов Arm Cortex-A7 1GHz MPU

Спецификации

• Ядро: Arm Cortex-A7
• Памет: Външна SDRAM, Вградена SRAM
• Шина за данни: 16-битов паралелен интерфейс
• Сигурност/Безопасност: Нулиране и управление на захранването, LPLV-Stop2, Режим на готовност
• Корпус: LFBGA, TFBGA с минимална стъпка 0.5 мм
• Управление на часовника
• Входове/изходи с общо предназначение
• Матрица за свързване
• 4 DMA контролера
• Комуникационни периферни устройства: до 29
• Аналогови периферни устройства: 6
• Таймери: До 24, Пазители: 2
• Хардуерно ускорение
• Режим за отстраняване на грешки
• Fuses: 3072-битов, включително уникален ID и HUK за AES 256 ключове
• Съответстващ на ECOPACK2

Подсистема Arm Cortex-A7

Подсистемата Arm Cortex-A7 на STM32MP133C/F осигурява…

Спомени

Устройството включва външна SDRAM и вградена SRAM за съхранение на данни…

DDR контролер

Контролерът DDR3/DDR3L/LPDDR2/LPDDR3 управлява достъпа до паметта…

Управление на захранването
Схемата за захранване и супервайзорът осигуряват стабилно захранване…

Управление на часовника
RCC обработва разпределението и конфигурациите на часовника…

Входове/изходи с общо предназначение (GPIO)
GPIO-тата осигуряват интерфейсни възможности за външни устройства…

Контролер за защита TrustZone
ETZPC подобрява сигурността на системата чрез управление на правата за достъп…

Матрица за свързване на шини
Матрицата улеснява прехвърлянето на данни между различните модули…

Често задавани въпроси

В: Какъв е максималният брой поддържани комуникационни периферни устройства?
A: STM32MP133C/F поддържа до 29 комуникационни периферни устройства.

В: Колко аналогови периферни устройства са налични?
A: Устройството предлага 6 аналогови периферни устройства за различни аналогови функции.

„`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 до 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 таймера, аудио, крипто и разширена сигурност
Лист с данни – производствени данни

Характеристики
Включва ST най-съвременна патентована технология
Ядро
· 32-битов Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte унифициран кеш от ниво 2 Arm® NEONTM и Arm® TrustZone®

Спомени
· Външна DDR памет до 1 Gbyte до LPDDR2/LPDDR3-1066 16-bit до DDR3/DDR3L-1066 16-bit
· 168 Kбайта вътрешна SRAM: 128 Kбайта AXI SYSRAM + 32 Kбайта AHB SRAM и 8 Kбайта SRAM в домейна за архивиране
· Двоен Quad-SPI интерфейс за памет · Гъвкав външен контролер на паметта с до
16-битова шина за данни: паралелен интерфейс за свързване на външни интегрални схеми и SLC NAND памети с до 8-битов ECC
Сигурност/безопасност
· Сигурно зареждане, периферни устройства TrustZone®, 12 xtampпинове, включително 5 x активни пинаampers
· Температура, об.tage, честота и мониторинг на 32 kHz
Нулиране и управление на захранването
· Захранване от 1.71 V до 3.6 VI/Os (5 V-толерантни I/Os) · POR, PDR, PVD и BOR · Вградени LDO транзистори (USB 1.8 V, 1.1 V) · Резервен регулатор (~0.9 V) · Вътрешни температурни сензори · Режими с ниска консумация на енергия: Спящ режим, Стоп, LPLV-Стоп
LPLV-Stop2 и режим на готовност

LFBGA

TFBGA

LFBGA289 (14 × 14 мм) Стъпка 0.8 мм

TFBGA289 (9 × 9 мм) TFBGA320 (11 × 11 мм)
минимална стъпка 0.5 мм

· Запазване на DDR в режим на готовност · Контроли за PMIC съпътстващ чип

Управление на часовника
· Вътрешни осцилатори: 64 MHz HSI осцилатор, 4 MHz CSI осцилатор, 32 kHz LSI осцилатор
· Външни осцилатори: 8-48 MHz HSE осцилатор, 32.768 kHz LSE осцилатор
· 4 × PLL с дробен режим

Входове/изходи с общо предназначение
· До 135 защитени входно/изходни порта с възможност за прекъсване
· До 6 събуждания

Матрица на взаимосвързване
· 2 шинни матрици 64-битова Arm® AMBA® AXI връзка, до 266 MHz 32-битова Arm® AMBA® AHB връзка, до 209 MHz

4 DMA контролера за разтоварване на процесора
· Общо 56 физически канала
· 1 x високоскоростен универсален главен контролер за директен достъп до памет (MDMA)
· 3 × двупортови DMA с FIFO и възможности за рутер на заявки за оптимално управление на периферни устройства

септември 2024 г
Това е информация за продукт в пълно производство.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

До 29 комуникационни периферни устройства
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816 интерфейс, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, включително 4 с пълен дуплекс
Точност на аудио клас I2S чрез вътрешен аудио PLL или външен тактов генератор (+2 QUADSPI + 4 с USART) · 2 × SAI (стерео аудио: I2S, PDM, SPDIF Tx) · SPDIF Rx с 4 входа · 2 × SDMMC до 8 бита (SD/e·MMCTM/SDIO) · 2 × CAN контролера, поддържащи CAN FD протокол · 2 × USB 2.0 високоскоростен хост или 1 × USB 2.0 високоскоростен хост

+ 1 × USB 2.0 високоскоростен OTG едновременно · 2 x Ethernet MAC/GMAC IEEE 1588v2 хардуер, MII/RMII/RGMII
6 аналогови периферни устройства
· 2 × АЦП с 12-битова максимална резолюция до 5 Msps
· 1 x температурен сензор · 1 x цифров филтър за сигма-делта модулатор
(DFSDM) с 4 канала и 2 филтъра · Вътрешен или външен аналогово-цифров преобразувател (ADC) с референтен сигнал VREF+
До 24 таймера и 2 наблюдателя
· 2 × 32-битови таймера с до 4 IC/OC/PWM или импулсен брояч и вход за квадратурен (инкрементален) енкодер
· 2 × 16-битови усъвършенствани таймера · 10 × 16-битови таймера с общо предназначение (включително
2 основни таймера без ШИМ) · 5 × 16-битови таймери с ниска консумация на енергия · Сигурен RTC с точност до под секунда и
хардуерен календар · 4 системни таймера Cortex®-A7 (сигурни,
несигурен, виртуален, хипервизор) · 2 × независими наблюдатели
Хардуерно ускорение
· AES 128, 192, 256 DES/TDES

2 (независим, независим, сигурен) 5 (2 сигурен) 4 5 (3 сигурен)
4 + 4 (включително 2 защитени USART), някои могат да бъдат източник за зареждане
2 (до 4 аудио канала), с I2S master/slave, PCM вход, SPDIF-TX 2 порта
Вграден HSPHY с BCD Вграден HS PHY с BCD (защитаем), може да бъде източник на зареждане
2 × HS, споделени между Host и OTG 4 входа

2 (1 × TTCAN), калибриране на тактова честота, 10 Kbyte споделен буфер 2 (8 + 8 бита) (защитаеми), e·MMC или SD могат да бъдат източник на зареждане 2 опционални независими захранвания за интерфейси за SD карти
1 (двоен-четворен) (защитим), може да бъде източник за зареждане

–
–
Обувка
–
Обувка
Обувка Обувка
(1)

Паралелен адрес/данни 8/16-битов FMC Паралелен AD-мултифункционален интерфейс 8/16-битов
NAND 8/16-битова 10/100M/Gigabit Ethernet DMA криптография
Хеш, истински генератор на случайни числа, предпазители (еднократно програмируеми)

4 × CS, до 4 × 64 Mbyte
Да, 2× CS, SLC, BCH4/8, може да бъде източник на зареждане 2 x (MII, RMI, RGMII) с PTP и EEE (защитим)
3 инстанции (1 защитен), 33-канален MDMA PKA (със защита DPA), DES, TDES, AES (със защита DPA)
(всички защитени) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(защитен) True-RNG (защитен) 3072 ефективни бита (защитен, 1280 бита налични за потребителя)

–
Ботуш –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Описание

Таблица 1. Характеристики на STM32MP133C/F и брой периферни устройства (продължение)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Разни

Характеристики

LFBGA289

TFBGA289

TFBGA320

GPIO с прекъсване (общ брой)

135(2)

Защитени GPIO пинове за събуждане

Всички
6

Tampер пинове (активни tampНЛП)

12 (5)

DFSDM Синхронизиран аналогово-цифров преобразувател (ADC) до 12 бита

4 входни канала с 2 филтъра

–

2(3) (до 5 Msps на 12-битова шина) (защитимо)

ADC1: 19 канала, включително 1 вътрешен, 18 канала налични за

Общо 12-битови ADC канали (4)

потребител, включително 8x диференциал

–

ADC2: 18 канала, включително 6 вътрешен, 12 канала налични за

потребител, включително 6x диференциал

Входен пин VREF VREF+ на вътрешния аналогово-цифров преобразувател (ADC)

Вход 1.65 V, 1.8 V, 2.048 V, 2.5 V или VREF+ –
да

1. QUADSPI може да се стартира или от специални GPIO, или използвайки някои FMC Nand8 GPIO за стартиране (PD4, PD1, PD5, PE9, PD11, PD15 (вижте Таблица 7: Дефиниции на STM32MP133C/F ball).
2. Този общ брой GPIO включва четири JTAG GPIO и три BOOT GPIO с ограничена употреба (може да има конфликт с връзката на външно устройство по време на сканиране на граници или зареждане).
3. Когато се използват и двата аналогово-цифрови преобразувателя (АЦП), тактовата честота на ядрото трябва да е еднаква и за двата АЦП и вградените предделители на АЦП не могат да се използват.
4. Освен това има и вътрешни канали: – Вътрешен канал на ADC1: VREFINT – Вътрешни канали на ADC2: температура, вътрешен обемtagелектронна референция, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Описание 18/219

STM32MP133C/F

Фигура 1. Блокова схема на STM32MP133C/F

Доставки на интегрални схеми

@VDDA

HSI

AXIM: Arm 64-битова AXI връзка (266 MHz) T

@VDDCPU

GIC

T

Процесор Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 хиляди динара

32 хиляди ирански долара

CNT (таймер) T

ETM

T

2561K2B8LK2B$L+2$SCU T
асинхронно

128 бита

TT

CSI

LSI

Време за отстраняване на грешкиamp

генератор TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (без GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

ХЕШ

16б ФИЗИЧЕСКИ

DDRCTRL 58
LPDDR2/3, DDR3/3L

асинхронно

T

КРИПТА

T

SAES

DDRMCE T TZC T

ДДРФИК
T

13

DLY

8b QUADSPI (двоен) T

37

16b

FMC

T

CRC

T

DLYBSD1

(SDMMC1 DLY контрол)

T

DLYBSD2

(SDMMC2 DLY контрол)

T

DLYBQS

(QUADSPI DLY контрол)

ФИФО ФИФО

ДЛИ ДЛИ

14 8б SDMMC1 Т 14 8б SDMMC2 Т

PHY

2

USBH

2

(2xHS хост)

PLLUSB

FIFO

T

PCA

FIFO

T MDMA 32 канала

AXIMC TT

17 16b Порт за проследяване

ЕТЗПК

T

IWDG1

T

@VBAT

ЧИС

T

OTP предпазители

@VDDA

2

RTC / AWU

T

12

TAMP / Резервни регистъри T

@VBAT

2

LSE (32kHz XTAL)

T

Системно синхронизиране STGENC

поколение

СТГЕНР

USBPHYC
(USB 2 x PHY контрол)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16б LPTIM2

T

1

16б LPTIM3

T

1

16б LPTIM4

1

16б LPTIM5

3

ЩИПКИ ЗА ОБУЖНИЦИ

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4-канален DFSDM

Буфер 10KB CCU

4

FDCAN1

4

FDCAN2

ФИФО ФИФО
APB2 (100 MHz)

8KB FIFO
APB5 (100MHz)

APB3 (100 MHz)

APB4

асинхронен AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 потока
DMAMUX1
DMA2
8 потока

DMAMUX2

DMA3
8 потока

T

PMB (монитор на процеси)
DTS (цифров температурен сензор)

Voltagд регулатори

@VDDA

Надзор на доставките

FIFO

FIFO

FIFO

2×2 матрица
AHB2APB

64 бита AXI

64-битов AXI мастер

32 бита AHB 32 бита AHB мастер

32 бита APB

T TrustZone защита

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-битова мулти-AHB шина матрица (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16външ.

176

T

USBO

(OTG HS)

PHY

2

T

12b АЦП1

18

T

12b АЦП2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

ГПИОГ 16б 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Смарткарта IrDA

5

T

USART2

Смарткарта IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Филтър Филтър Филтър Филтър

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

ВРЕМЕ2 ВРЕМЕ3 ВРЕМЕ4

32b

5

16b

5

16b

5

ВРЕМЕ5 ВРЕМЕ6 ВРЕМЕ7

32b

5

16b

16b

LPTIM1 16б

4

USART3

Смарткарта IrDA

5

UART4.

4

UART5.

4

UART7.

4

UART8.

4

Филтър Филтър

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Смарткарта IrDA

5

SPI1/I2S1

5

ФИФО ФИФО

ФИФО ФИФО

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Функционално свършеноview

Функционално свършеноview

3.1
3.1.1
3.1.2

Подсистема Arm Cortex-A7
Характеристики
· ARMv7-A архитектура · 32-Kbyte L1 кеш памет за инструкции · 32-Kbyte L1 кеш памет за данни · 128-Kbyte level2 кеш памет · Набор инструкции Arm + Thumb®-2 · Arm TrustZone технология за сигурност · Arm NEON усъвършенстван SIMD · DSP и SIMD разширения · VFPv4 плаваща запетая · Поддръжка на хардуерна виртуализация · Вграден модул за проследяване (ETM) · Интегриран контролер за общи прекъсвания (GIC) със 160 споделени периферни прекъсвания · Интегриран генеричен таймер (CNT)
крайview
Процесорът Cortex-A7 е много енергийно ефективен процесор за приложения, проектиран да осигури висока производителност във висок клас носими устройства и други нискоенергийни вградени и потребителски приложения. Той осигурява до 20% по-висока производителност в еднонишков режим от Cortex-A5 и подобна производителност на Cortex-A9.
Cortex-A7 включва всички характеристики на високопроизводителните процесори Cortex-A15 и CortexA17, включително поддръжка за виртуализация в хардуера, NEON и 128-битов AMBA 4 AXI шинен интерфейс.
Процесорът Cortex-A7 е изграден върху енергийно ефективните 8-stagконвейера на процесора Cortex-A5. Той също така се възползва от интегриран L2 кеш, проектиран за ниска консумация на енергия, с по-ниски латентности на транзакциите и подобрена поддръжка на кеша от операционната система. В допълнение към това, има подобрено предсказване на клонове и подобрена производителност на паметта, с 64-битов път за зареждане, 128-битови AMBA 4 AXI шини и увеличен размер на TLB (256 записа, в сравнение със 128 записа за Cortex-A9 и Cortex-A5), което увеличава производителността при големи натоварвания, като например web сърфиране.
Технология Thumb-2
Осигурява върхова производителност на традиционния Arm код, като същевременно осигурява до 30% намаление на изискванията за памет за съхранение на инструкции.
Технология TrustZone
Осигурява надеждно внедряване на приложения за сигурност, вариращи от управление на цифрови права до електронни плащания. Широка подкрепа от технологични и индустриални партньори.

DS13875 Rev 5

19/219
48

Функционално свършеноview

STM32MP133C/F

НЕОНОВ
Технологията NEON може да ускори мултимедийни и сигнални алгоритми, като например видео кодиране/декодиране, 2D/3D графика, игри, обработка на аудио и реч, обработка на изображения, телефония и звуков синтез. Cortex-A7 предоставя енджин, който предлага както производителността, така и функционалността на Cortex-A7 модула с плаваща запетая (FPU), както и имплементация на NEON усъвършенствания SIMD набор от инструкции за допълнително ускоряване на функциите за медийна и сигнална обработка. NEON разширява Cortex-A7 FPU, за да осигури четириядрена MAC логика и допълнителен 64-битов и 128-битов набор от регистри, поддържащи богат набор от SIMD операции върху 8-, 16- и 32-битови целочислени и 32-битови данни с плаваща запетая.
Хардуерна виртуализация
Високоефективна хардуерна поддръжка за управление и арбитраж на данни, при която множество софтуерни среди и техните приложения могат едновременно да имат достъп до системните възможности. Това позволява реализирането на надеждни устройства с виртуални среди, които са добре изолирани една от друга.
Оптимизирани L1 кешове
Оптимизираните за производителност и мощност L1 кешове комбинират техники за минимална латентност на достъпа, за да увеличат максимално производителността и да намалят консумацията на енергия.
Интегриран L2 кеш контролер
Осигурява достъп до кеширана памет с ниска латентност и висока пропускателна способност при висока честота или за намаляване на консумацията на енергия, свързана с достъп до памет извън чипа.
Cortex-A7 устройство с плаваща запетая (FPU)
FPU предоставя високопроизводителни инструкции с плаваща запетая с единична и двойна точност, съвместими с архитектурата Arm VFPv4, която е софтуерно съвместима с предишни поколения копроцесори с плаваща запетая Arm.
Блок за управление на Snoop (SCU)
SCU е отговорен за управлението на взаимовръзките, арбитража, комуникацията, прехвърлянията от кеш към кеш и системна памет, кохерентността на кеша и други възможности на процесора.
Тази системна съгласуваност също така намалява сложността на софтуера, свързана с поддържането на софтуерна съгласуваност във всеки драйвер на операционната система.
Универсален контролер на прекъсвания (GIC)
Внедрявайки стандартизирания и архитектурен контролер за прекъсвания, GIC предоставя богат и гъвкав подход към междупроцесорната комуникация и маршрутизирането и приоритизирането на системните прекъсвания.
Поддържа до 192 независими прекъсвания, под софтуерен контрол, с хардуерен приоритет и маршрутизирани между операционната система и слоя за управление на софтуера TrustZone.
Тази гъвкавост на маршрутизацията и поддръжката за виртуализация на прекъсванията в операционната система осигуряват една от ключовите характеристики, необходими за подобряване на възможностите на решение, използващо хипервизор.

20/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.2
3.2.1
3.2.2

Спомени
Външен SDRAM
Устройствата STM32MP133C/F вграждат контролер за външна SDRAM памет, който поддържа следното: · LPDDR2 или LPDDR3, 16-битови данни, до 1 Gbyte, до 533 MHz тактова честота · DDR3 или DDR3L, 16-битови данни, до 1 Gbyte, до 533 MHz тактова честота
Вградена SRAM
Всички устройства разполагат с: · SYSRAM: 128 Kbytes (с програмируем размер на защитена зона) · AHB SRAM: 32 Kbytes (защитаема) · BKPSRAM (резервна SRAM): 8 Kbytes
Съдържанието на тази област е защитено от евентуален нежелан достъп за запис и може да се запази в режим на готовност или VBAT. BKPSRAM може да бъде дефинирана (в ETZPC) като достъпна само чрез защитен софтуер.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3 контролер (DDRCTRL)

DDRCTRL, комбиниран с DDRPHYC, осигурява цялостно решение за интерфейс на паметта за DDR подсистемата памет. · Един 64-битов AMBA интерфейс с 4 AXI порта (XPI) · AXI тактов сигнал, асинхронен с контролера · DDR паметен шифрован двигател (DDRMCE) с AES-128 DDR запис в движение
криптиране/декриптиране при четене. · Поддържани стандарти:
JEDEC DDR3 SDRAM спецификация, JESD79-3E за DDR3/3L с 16-битов интерфейс
Спецификация на JEDEC LPDDR2 SDRAM, JESD209-2E за LPDDR2 с 16-битов интерфейс
Спецификация на JEDEC LPDDR3 SDRAM, JESD209-3B за LPDDR3 с 16-битов интерфейс
· Усъвършенстван планировчик и генератор на SDRAM команди · Програмируема пълна ширина на данните (16-битова) или половин ширина на данните (8-битова) · Разширена QoS поддръжка с три класа трафик при четене и два класа трафик при запис · Опции за избягване на гладуване на трафик с по-нисък приоритет · Гарантирана съгласуваност за запис след четене (WAR) и четене след запис (RAW) при
AXI портове · Програмируема поддръжка за опции за дължина на пакета (4, 8, 16) · Комбиниране на записи, за да се позволи комбинирането на множество записи към един и същ адрес в
единичен запис · Конфигурация с един ранг

DS13875 Rev 5

21/219
48

Функционално свършеноview

STM32MP133C/F

· Поддръжка на автоматично изключване и изключване на SDRAM, причинено от липса на пристигане на транзакции за програмируемо време
· Поддръжка на автоматично спиране на часовника (LPDDR2/3) при влизане и излизане, причинено от липса на пристигане на транзакция
· Поддръжка на автоматичен режим на ниска консумация на енергия, причинен от липса на пристигане на транзакции за програмируемо време чрез хардуерен интерфейс за ниска консумация на енергия
· Програмируема политика за пейджинг · Поддръжка на автоматично или софтуерно контролирано самообновяване на входа и изхода · Поддръжка на дълбоко изключване на захранването под софтуерно управление (LPDDR2 и
LPDDR3) · Поддръжка на изрични актуализации на регистрите в SDRAM режим под софтуерен контрол · Гъвкава логика на адресния мапър, която позволява специфично за приложението мапиране на ред, колона,
банкови битове · Опции за контрол на опресняването, избираеми от потребителя · Блок, свързан с DDRPERFM, за подпомагане на наблюдението и настройването на производителността
DDRCTRL и DDRPHYC могат да бъдат дефинирани (в ETZPC) като достъпни само чрез защитен софтуер.
Основните характеристики на DDRMCE (DDR паметен шифров механизъм) са изброени по-долу: · AXI интерфейси master/slave на системната шина (64-битови) · Вградено криптиране (за запис) и декриптиране (за четене), базирано на вградена защитна стена
програмиране · Два режима на криптиране на регион (максимум един регион): без криптиране (режим на заобикаляне),
режим на блоково шифърство · Начало и край на региони, дефинирани с гранулираност от 64 Kbyte · Филтриране по подразбиране (регион 0): всеки предоставен достъп · Филтриране на достъпа до региона: няма
Поддържан блоков шифър: AES Поддържан режим на верижно шифър · Блоковият режим с AES шифър е съвместим с ECB режима, посочен в публикацията 197 на NIST FIPS за усъвършенстван стандарт за криптиране (AES), със свързана функция за извличане на ключ, базирана на алгоритъма Keccak-400, публикуван на https://keccak.team webсайт. · Един набор от регистри за главни ключове само за запис и с възможност за заключване · AHB конфигурационен порт, привилегирован

22/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.4

Контролер на адресно пространство TrustZone за DDR (TZC)

TZC се използва за филтриране на достъпа за четене/запис към DDR контролера според правата на TrustZone и според незащитен мастер (NSAID) в до девет програмируеми региона: · Конфигурация, поддържана само от надежден софтуер · Едно филтриращо устройство · Девет региона:
Регион 0 е винаги активиран и покрива целия диапазон на адресите. Региони от 1 до 8 имат програмируем базов/краен адрес и могат да бъдат присвоени на
всеки един или и двата филтъра. · Защитени и незащитени разрешения за достъп, програмирани за всеки регион · Незащитени достъпи, филтрирани според NSAID · Регионите, контролирани от един и същ филтър, не трябва да се припокриват · Режими на отказ с грешка и/или прекъсване · Възможност за приемане = 256 · Логика на гейт-кипър за активиране и деактивиране на всеки филтър · Спекулативни достъпи

DS13875 Rev 5

23/219
48

Функционално свършеноview

STM32MP133C/F

3.5

Режими на зареждане

При стартиране, източникът на зареждане, използван от вътрешната ROM памет за зареждане, се избира от BOOT пина и OTP байтовете.

Таблица 2. Режими на зареждане

BOOT2 BOOT1 BOOT0 Режим на първоначално зареждане

Коментари

Изчакайте входяща връзка на:

0

0

0

UART и USB(1)

USART3/6 и UART4/5/7/8 на стандартните пинове

Високоскоростно USB устройство на OTG_HS_DP/DM пинове (2)

0

0

1 Сериен NOR флаш (3) Сериен NOR флаш на QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC на SDMMC2 (по подразбиране)(5)(6)

0

1

1

NAND флаш памет(3)

SLC NAND флаш памет на FMC

1

0

0

Зареждане от разработка (без зареждане от флаш памет)

Използва се за получаване на достъп за отстраняване на грешки без зареждане от флаш паметта (4)

1

0

1

SD карта (3)

SD карта на SDMMC1 (по подразбиране)(5)(6)

Изчакайте входяща връзка на:

1

1

0 UART и USB(1)(3) USART3/6 и UART4/5/7/8 на стандартните пинове

Високоскоростно USB устройство на OTG_HS_DP/DM пинове (2)

1

1

1 Серийна NAND флаш памет (3) Серийна NAND флаш памет на QUADSPI (5)

1. Може да се деактивира чрез настройките на OTP. 2. USB изисква HSE тактов/кристал (вижте AN5474 за поддържани честоти със и без настройки на OTP). 3. Източникът за зареждане може да се промени чрез настройките на OTP (напримерamp4. Първоначално зареждане от SD карта, след това e·MMC с OTP настройки). 7. Ядро Cortex®-A13 в безкраен цикъл, превключващо PA5. 6. Пиновете по подразбиране могат да бъдат променени чрез OTP. XNUMX. Алтернативно, друг SDMMC интерфейс освен този по подразбиране може да бъде избран чрез OTP.

Въпреки че ниско нивото на зареждане се извършва с помощта на вътрешни тактови честоти, софтуерните пакети, предоставяни от ST, както и основните външни интерфейси като DDR, USB (но не само), изискват свързване на кристал или външен осцилатор към HSE пиновете.
Вижте RM0475 „STM32MP13xx усъвършенствани Arm®-базирани 32-битови MPU“ или AN5474 „Първи стъпки в разработването на хардуер за линии STM32MP13xx“ за ограничения и препоръки относно свързването на HSE пиновете и поддържаните честоти.

24/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.6

Управление на захранването

3.6.1
Внимание:

Схема на захранване
· VDD е основното захранване за входно/изходни устройства и вътрешната част, която се захранва по време на режим на готовност. Полезен волтtagДиапазонът е от 1.71 V до 3.6 V (типично 1.8 V, 2.5 V, 3.0 V или 3.3 V).
VDD_PLL и VDD_ANA трябва да бъдат свързани звезда към VDD. · VDDCPU е специализираният том за процесор Cortex-A7.tagпредлагането, чиято стойност зависи от
желана честота на процесора. 1.22 V до 1.38 V в режим на работа. VDD трябва да е налично преди VDDDCPU. · VDDCORE е основният цифров източник на напрежениеtage и обикновено се изключва по време на режим на готовност. VoltagДиапазонът е от 1.21 V до 1.29 V в режим на работа. VDD трябва да е налично преди VDDCORE. · Пинът VBAT може да бъде свързан към външна батерия (1.6 V < VBAT < 3.6 V). Ако не се използва външна батерия, този пин трябва да бъде свързан към VDD. · VDDA е аналоговият (ADC/VREF), захранващото напрежениеtage (1.62 V до 3.6 V). Използването на вътрешния VREF+ изисква VDDA равно или по-високо от VREF+ + 0.3 V. · Пинът VDDA1V8_REG е изходът на вътрешния регулатор, свързан вътрешно към USB PHY и USB PLL. Вътрешният регулатор VDDA1V8_REG е активиран по подразбиране и може да се управлява софтуерно. Той винаги е изключен по време на режим на готовност.
Специфичният пин BYPASS_REG1V8 никога не трябва да се оставя „свободен“. Той трябва да бъде свързан или към VSS, или към VDD, за да се активира или деактивира регулирането на напрежението.tagе регулатор. Когато VDD = 1.8 V, BYPASS_REG1V8 трябва да бъде зададен. · VDDA1V1_REG пинът е изходът на вътрешния регулатор, свързан вътрешно към USB PHY. Вътрешният VDDA1V1_REG регулатор е активиран по подразбиране и може да се управлява софтуерно. Той винаги е изключен по време на режим на готовност.
· VDD3V3_USBHS е високоскоростното USB захранване. VoltagДиапазонът е от 3.07 V до 3.6 V.
VDD3V3_USBHS не трябва да е наличен, освен ако не е наличен VDDA1V8_REG, в противен случай може да възникне трайна повреда на STM32MP133C/F. Това трябва да се осигури чрез PMIC класиране или с външен компонент в случай на внедряване на захранване с дискретни компоненти.
· VDDSD1 и VDDSD2 са съответно SDMMC1 и SDMMC2 захранвания за SD карти, поддържащи ултрависокоскоростен режим.
· VDDQ_DDR е захранването за DDR IO. 1.425 V до 1.575 V за свързване на DDR3 памети (1.5 V типично)
1.283 V до 1.45 V за свързване на DDR3L памети (1.35 V типично)
1.14 V до 1.3 V за свързване на LPDDR2 или LPDDR3 памети (1.2 V типично)
По време на фазите на включване и изключване трябва да се спазват следните изисквания за последователност на захранване:
· Когато VDD е под 1 V, другите захранвания (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) трябва да останат под VDD + 300 mV.
· Когато VDD е над 1 V, всички захранвания са независими.
По време на фазата на изключване на захранването, VDD може временно да стане по-ниско от другите източници на енергия, само ако енергията, подавана към STM32MP133C/F, остане под 1 mJ. Това позволява външните развързващи кондензатори да се разреждат с различни времеви константи по време на преходната фаза на изключване на захранването.

DS13875 Rev 5

25/219
48

Функционално свършеноview
V 3.6
VBOR0 1

Фигура 2. Последователност на включване/изключване

STM32MP133C/F

VDDX(1) VDD

3.6.2
Забележка: 26/219

0.3

Включено

Режим на работа

Изключване

време

Невалидна зона за доставка

VDDX < VDD + 300 mV

VDDX независим от VDD

MSv47490V1

1. VDDX се отнася до всяко захранване измежду VDDCORE, VDDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Надзорник по захранването

Устройствата имат интегрирана схема за нулиране при включване (POR)/нулиране при изключване (PDR), съчетана със схема за нулиране при изключване (BOR):
· Рестартиране при включване (POR)
POR супервайзорът следи захранването на VDD и го сравнява с фиксиран праг. Устройствата остават в режим на нулиране, когато VDD е под този праг, · Рестартиране при изключване на захранването (PDR)
PDR супервайзорът следи захранването на VDD. Генерира се нулиране, когато VDD падне под фиксиран праг.
· Нулиране при спад на напрежението (BOR)
BOR супервайзорът следи захранването на VDD. Три BOR прага (от 2.1 до 2.7 V) могат да бъдат конфигурирани чрез опционални байтове. Генерира се нулиране, когато VDD падне под този праг.
· Рестартиране при включване на VDDCORE (POR_VDDCORE) Супервайзорът POR_VDDCORE следи захранването на VDDCORE и го сравнява с фиксиран праг. Домейнът VDDCORE остава в режим на рестартиране, когато VDDCORE е под този праг.
· Рестартиране при изключване на захранването VDDCORE (PDR_VDDCORE) Супервайзорът PDR_VDDCORE следи захранването на VDDCORE. Генерира се рестартиране на домейна VDDCORE, когато VDDCORE падне под фиксиран праг.
· Рестартиране при включване на захранването VDDCPU (POR_VDDCPU) Супервайзерът POR_VDDCPU следи захранването на VDDCPU и го сравнява с фиксиран праг. Домейнът VDDCPU остава в режим на рестартиране, когато VDDCORE е под този праг.
Пинът PDR_ON е запазен за производствени тестове на STMicroelectronics и винаги трябва да бъде свързан към VDD в дадено приложение.

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.7

Стратегия за ниска консумация на енергия

Има няколко начина за намаляване на консумацията на енергия на STM32MP133C/F: · Намаляване на динамичната консумация на енергия чрез забавяне на тактовата честота на процесора и/или
матрични тактови устройства на шината и/или управление на отделни периферни тактови устройства. · Спестете енергия, когато процесорът е в режим на готовност, като изберете измежду наличните нискочестотни тактови устройства
режими на захранване според нуждите на потребителското приложение. Това позволява постигането на най-добрия компромис между кратко време за стартиране, ниска консумация на енергия, както и налични източници за събуждане. · Използвайте DVFS (динамична функция за регулиране на силата на звука)tag(и честотно мащабиране) работни точки, които директно контролират тактовата честота на процесора, както и изходното захранване на VDDCPU.
Режимите на работа позволяват контрол на разпределението на тактовата честота към различните части на системата и захранването на системата. Режимът на работа на системата се управлява от подсистемата MPU.
Режимите на ниска консумация на енергия на подсистемата MPU са изброени по-долу: · CSleep: Тактовите честоти на процесора са спрени и тактовите честоти на периферните устройства работят както
предварително зададени в RCC (контролер за нулиране и тактова честота). · CStop: Тактовите честоти на периферните устройства на процесора са спрени. · CStandby: VDDCPU OFF
Режимите на ниска консумация на енергия CSleep и CStop се въвеждат от процесора при изпълнение на инструкциите WFI (изчакване на прекъсване) или WFE (изчакване на събитие).
Наличните режими на работа на системата са следните: · Работа (системата е с пълна производителност, VDDCORE, VDDCORE и часовниците са ВКЛЮЧЕНИ) · Стоп (часовниците са ИЗКЛЮЧЕНИ) · LP-Стоп (часовниците са ИЗКЛЮЧЕНИ) · LPLV-Стоп (часовниците са ИЗКЛЮЧЕНИ, нивото на захранване на VDDCORE и VDDCPU може да бъде намалено) · LPLV-Стоп2 (VDDCPU ИЗКЛ., VDDCORE понижено и часовниците са ИЗКЛЮЧЕНИ) · Режим на готовност (VDDCPU, VDDCORE и часовниците са ИЗКЛЮЧЕНИ)

Таблица 3. Режим на захранване на системата спрямо режим на захранване на процесора

Режим на захранване на системата

CPU

Режим на изпълнение

CRun или CSleep

Режим на стоп LP-Стоп режим LPLV-Стоп режим LPLV-Стоп2
Режим на готовност

CСтоп или CВ готовност CВ готовност

3.8

Контролер за нулиране и часовник (RCC)

Контролерът за тактова честота и нулиране управлява генерирането на всички тактови сигнали, както и стробирането на тактовата честота и контрола на системните и периферните нулирания. RCC осигурява висока гъвкавост при избора на източници на тактова честота и позволява прилагането на съотношения на тактовата честота за подобряване на консумацията на енергия. Освен това, при някои комуникационни периферни устройства, които са способни да работят с...

DS13875 Rev 5

27/219
48

Функционално свършеноview

STM32MP133C/F

3.8.1 3.8.2

два различни домейна на тактов часовник (или тактов часовник на интерфейса на шината, или периферен тактов часовник на ядрото), системната честота може да се променя без промяна на скоростта на предаване.
Управление на часовника
Устройствата вграждат четири вътрешни осцилатора, два осцилатора с външен кристал или резонатор, три вътрешни осцилатора с бързо време за стартиране и четири PLL ламарини.
RCC получава следните входни източници на тактов сигнал: · Вътрешни осцилатори:
64 MHz HSI такт (1% точност) 4 MHz CSI такт 32 kHz LSI такт · Външни осцилатори: 8-48 MHz HSE такт 32.768 kHz LSE такт
RCC осигурява четири PLL-а: · PLL1, предназначен за тактиране на процесора · PLL2, осигуряващ:
тактови честоти за AXI-SS (включително мостовете APB4, APB5, AHB5 и AHB6) тактови честоти за DDR интерфейса · PLL3, осигуряващ: тактови честоти за многослойния AHB и матрицата на периферната шина (включително APB1,
APB2, APB3, APB6, AHB1, AHB2 и AHB4) тактови честоти на ядрото за периферни устройства · PLL4, предназначен за генериране на тактови честоти на ядрото за различни периферни устройства
Системата стартира с HSI часовник. След това потребителското приложение може да избере конфигурацията на часовника.
Източници за нулиране на системата
Нулирането при включване инициализира всички регистри с изключение на регистрите за отстраняване на грешки, част от RCC, част от RTC и регистрите за състояние на контролера на захранването, както и домейна за резервно захранване.
Рестартиране на приложението се генерира от един от следните източници: · рестартиране от NRST подложка · рестартиране от POR и PDR сигнал (обикновено наричано рестартиране при включване) · рестартиране от BOR (обикновено наричано прекъсване на захранването) · рестартиране от независимия наблюдател 1 · рестартиране от независимия наблюдател 2 · рестартиране на софтуерната система от Cortex-A7 (CPU) · повреда в HSE, когато е активирана функцията за защита на часовника
Системно рестартиране се генерира от един от следните източници: · рестартиране на приложение · рестартиране от сигнал POR_VDDCORE · излизане от режим на готовност в режим на работа

28/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

Рестартиране на процесора на MPU се генерира от един от следните източници: · системно рестартиране · всеки път, когато MPU излезе от CStandby · софтуерно рестартиране на MPU от Cortex-A7 (CPU)

3.9

Входове/изходи с общо предназначение (GPIO)

Всеки от GPIO пиновете може да бъде конфигуриран софтуерно като изход (push-pull или open-drain, със или без pull-up или pull-down), като вход (със или без pull-up или pull-down) или като периферна алтернативна функция. Повечето GPIO пинове са споделени с цифрови или аналогови алтернативни функции. Всички GPIO са способни на висок ток и имат избор на скорост за по-добро управление на вътрешния шум, консумацията на енергия и електромагнитните емисии.
След нулиране, всички GPIO са в аналогов режим, за да се намали консумацията на енергия.
Конфигурацията на входно/изходните данни може да бъде заключена, ако е необходимо, чрез следване на определена последователност, за да се избегне нежелано записване в входно/изходните регистри.
Всички GPIO пинове могат да бъдат индивидуално настроени като защитени, което означава, че софтуерният достъп до тези GPIO и свързаните с тях периферни устройства, дефинирани като защитени, е ограничен до защитен софтуер, работещ на процесора.

3.10
Забележка:

Контролер за защита TrustZone (ETZPC)
ETZPC се използва за конфигуриране на TrustZone сигурността на главни и подчинени устройства с програмируеми атрибути за сигурност (защитими ресурси). Например: · Може да се програмира размерът на защитения регион на SYSRAM в чипа. · Периферните устройства AHB и APB могат да бъдат направени защитени или не. · AHB SRAM може да бъде направена защитена или не.
По подразбиране, SYSRAM, AHB SRAM и защитените периферни устройства са настроени само за защитен достъп, така че не са достъпни за незащитени мастер устройства, като например DMA1/DMA2.

DS13875 Rev 5

29/219
48

Функционално свършеноview

STM32MP133C/F

3.11

Матрица за свързване на шини
Устройствата разполагат с AXI шинна матрица, една главна AHB шинна матрица и шинни мостове, които позволяват свързването на главните устройства (master) с подчинените устройства (slave) (вижте фигурата по-долу, точките представляват активираните връзки master/slave).
Фигура 3. Матрица на шината STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG от MLAHB интерконектор USBH

CPU

ETH1 ETH2

128-битов

AXIM

M9

M0

М1 М2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Подчинен модул по подразбиране AXIMC

NIC-400 AXI 64 бита 266 MHz – 10 главни / 10 подчинени устройства

От AXIM интерконектор DMA1 DMA2 USBO DMA3

M0

М1 М2

М3 М4

M5

М6 М7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 бита 209 MHz – 8 главни / 6 подчинени устройства

DDRCTRL 533 MHz AHB мост към AHB6 към MLAHB интерконектор FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB мост към AHB5 APB мост към APB5 APB мост към DBG APB
AXI 64 синхронен главен порт AXI 64 синхронен подчинен порт AXI 64 асинхронен главен порт AXI 64 асинхронен подчинен порт AHB 32 синхронен главен порт AHB 32 синхронен подчинен порт AHB 32 асинхронен главен порт AHB 32 асинхронен подчинен порт
Мост към AHB2 SRAM1 SRAM2 SRAM3 Към AXIM свързващ мост към AHB4
MSv67511V2

МЛАХБ

30/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.12

DMA контролери
Устройствата разполагат със следните DMA модули за разтоварване на активността на процесора: · главен директен достъп до паметта (MDMA)
MDMA е високоскоростен DMA контролер, който отговаря за всички видове трансфери на памет (от периферия към памет, от памет към памет, от памет към периферия), без никакво действие от страна на процесора. Той разполага с главен AXI интерфейс. MDMA може да взаимодейства с другите DMA контролери, за да разшири стандартните DMA възможности, или може директно да управлява заявки за периферни DMA. Всеки от 32-та канала може да извършва блокови трансфери, повтарящи се блокови трансфери и трансфери на свързани списъци. MDMA може да бъде настроен да извършва сигурни трансфери към защитени памети. · три DMA контролера (незащитени DMA1 и DMA2, плюс защитен DMA3) Всеки контролер има двупортов AHB, за общо 16 незащитени и осем защитени DMA канала за извършване на блокови трансфери, базирани на FIFO.
Два DMAMUX модула мултиплексират и насочват DMA периферните заявки към трите DMA контролера, с висока гъвкавост, като максимизират броя на DMA заявките, които се изпълняват едновременно, както и генерират DMA заявки от периферни изходни тригери или DMA събития.
DMAMUX1 прехвърля DMA заявки от незащитени периферни устройства към DMA1 и DMA2 канали. DMAMUX2 прехвърля DMA заявки от защитени периферни устройства към DMA3 канали.

3.13

Разширен контролер за прекъсвания и събития (EXTI)
Разширеният контролер за прекъсвания и събития (EXTI) управлява събуждането на процесора и системата чрез конфигурируеми и директни входове за събития. EXTI предоставя заявки за събуждане към контролера на захранването, генерира заявка за прекъсване към GIC и събития към входа за събития на процесора.
Заявките за събуждане на EXTI позволяват системата да бъде събудена от режим „Стоп“, а процесорът да бъде събуден от режими CStop и CStandby.
Генерирането на заявки за прекъсване и заявки за събития може да се използва и в режим „Run“.
EXTI също включва избор на EXTI IOport.
Всяко прекъсване или събитие може да бъде зададено като защитено, за да се ограничи достъпът само до защитен софтуер.

3.14

Изчислителна единица за проверка на цикличен излишък (CRC)
Изчислителната единица CRC (циклична проверка за излишък) се използва за получаване на CRC код, използвайки програмируем полином.
Наред с други приложения, техниките, базирани на CRC, се използват за проверка на целостта на предаването на данни или съхранението им. В обхвата на стандарта EN/IEC 60335-1, те предлагат средство за проверка на целостта на флаш паметта. Модулът за изчисляване на CRC помага за изчисляването на сигнатура на софтуера по време на изпълнение, която се сравнява с референтна сигнатура, генерирана по време на свързване и съхранена на дадено място в паметта.

DS13875 Rev 5

31/219
48

Функционално свършеноview

STM32MP133C/F

3.15

Гъвкав контролер на паметта (FMC)
Основните характеристики на FMC контролера са следните: · Интерфейс с устройства със статична памет, включително:
NOR флаш памет Статична или псевдостатична памет с произволен достъп (SRAM, PSRAM) NAND флаш памет с 4-битов/8-битов BCH хардуерен ECC · 8-,16-битова ширина на шината за данни · Независим контрол на избора на чип за всяка банка памет · Независима конфигурация за всяка банка памет · FIFO запис
Регистрите за конфигурация на FMC могат да бъдат защитени.

3.16

Двоен Quad-SPI интерфейс за памет (QUADSPI)
QUADSPI е специализиран комуникационен интерфейс, насочен към единични, двойни или четворни SPI флаш памети. Той може да работи във всеки от следните три режима: · Индиректен режим: всички операции се извършват с помощта на QUADSPI регистрите. · Режим на запитване за състояние: регистърът за състояние на външната флаш памет се чете периодично и
В случай на задаване на флаг може да се генерира прекъсване. · Режим на картографиране на паметта: външната флаш памет се картографира в адресното пространство
и се възприема от системата като вътрешна памет.
Както пропускателната способност, така и капацитетът могат да бъдат увеличени два пъти, използвайки режим с двойна флаш памет, при който се осъществява едновременен достъп до две Quad-SPI флаш памети.
QUADSPI е свързан с блок за закъснение (DLYBQS), което позволява поддръжката на външни данни с честота над 100 MHz.
Конфигурационните регистри на QUADSPI могат да бъдат защитени, както и блокът им за забавяне.

3.17

Аналогово-цифрови преобразуватели (ADC1, ADC2)
Устройствата вграждат два аналогово-цифрови преобразувателя, чиято резолюция може да бъде конфигурирана на 12-, 10-, 8- или 6-битова. Всеки аналогово-цифров преобразувател споделя до 18 външни канала, извършвайки преобразувания в режим на единичен импулс или сканиране. В режим на сканиране автоматичното преобразуване се извършва на избрана група аналогови входове.
И двата аналогово-цифрови преобразувателя (АЦП) имат защитени шинни интерфейси.
Всеки аналогово-цифров преобразувател (ADC) може да бъде обслужван от DMA контролер, което позволява автоматично прехвърляне на преобразуваните от ADC стойности към целево място без никакво софтуерно действие.
В допълнение, функцията за аналогов контролер може точно да следи преобразувания обем.tage на един, някои или всички избрани канали. Прекъсване се генерира, когато преобразувания voltage е извън програмираните прагове.
За да се синхронизира аналогово-цифровото преобразуване и таймерите, аналогово-цифровите преобразуватели (АЦП) могат да бъдат задействани от някой от таймерите TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 и LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.18

Сензор за температура
Устройствата вграждат температурен сензор, който генерира обемtage (VTS), който варира линейно с температурата. Този температурен сензор е вътрешно свързан към ADC2_INP12 и може да измерва околната температура на устройството в диапазона от 40 до +125 °C с точност от ±2%.
Температурният сензор има добра линейност, но трябва да бъде калибриран, за да се постигне добра обща точност на измерването на температурата. Тъй като отместването на температурния сензор варира от чип до чип поради вариации в процеса, некалибрираният вътрешен температурен сензор е подходящ за приложения, които откриват само температурни промени. За да се подобри точността на измерването на температурния сензор, всяко устройство се калибрира индивидуално фабрично от ST. Данните за фабрично калибриране на температурния сензор се съхраняват от ST в OTP областта, която е достъпна само в режим на четене.

3.19

Цифров температурен сензор (DTS)
Устройствата имат вграден температурен сензор с честотен изход. DTS отчита честотата въз основа на LSE или PCLK, за да предостави информация за температурата.
Поддържат се следните функции: · генериране на прекъсвания по температурен праг · генериране на сигнал за събуждане по температурен праг

3.20
Забележка:

VBAT работа
VBAT захранващият домейн съдържа RTC, резервните регистри и резервната SRAM памет.
За да се оптимизира продължителността на живот на батерията, тази захранваща област се осигурява от VDD, когато е налична, или от voltage се прилага на пин VBAT (когато няма захранване на VDD). Захранването на VBAT се превключва, когато PDR открие, че VDD е паднало под нивото на PDR.
ТомътtagНапрежението на пин VBAT може да се осигури от външна батерия, суперкондензатор или директно от VDD. В последния случай, режимът VBAT не е функционален.
VBAT операцията се активира, когато VDD не е налично.
Нито едно от тези събития (външни прекъсвания, TAMP събитие или RTC аларма/събития) са в състояние директно да възстановят захранването на VDD и да принудят устройството да излезе от режим на VBAT. Въпреки това, TAMP Събитията и алармите/събитията за RTC могат да се използват за генериране на сигнал към външна схема (обикновено PMIC), която може да възстанови захранването на VDD.

DS13875 Rev 5

33/219
48

Функционално свършеноview

STM32MP133C/F

3.21

Voltage референтен буфер (VREFBUF)
Устройствата вграждат томtage референтен буфер, който може да се използва като обемtage референция за ADC, а също и като томtagреференция за външни компоненти чрез VREF+ пин. VREFBUF може да бъде защитен. Вътрешният VREFBUF поддържа четири волта.tages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Външен източник на напрежениеtagРеференцията може да се осигури чрез пин VREF+, когато вътрешният VREFBUF е изключен.
Фигура 4. Т.tage референтен буфер

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Цифров филтър за сигма-делта модулатор (DFSDM)
Устройствата вграждат един DFSDM с поддръжка на два модула за цифрови филтри и четири външни входни серийни канала (трансивъри) или алтернативно четири вътрешни паралелни входа.
DFSDM свързва външни модулатори към устройството и извършва цифрово филтриране на получените потоци от данни. Модулаторите се използват за преобразуване на аналогови сигнали в цифрово-серийни потоци, които представляват входовете на DFSDM.
DFSDM може също да свързва PDM (импулсно-плътностна модулация) микрофони и да извършва преобразуване и филтриране на PDM към PCM (хардуерно ускорено). DFSDM предлага опционални паралелни входове за потоци от данни от аналогово-цифровите преобразуватели (ADC) или от паметта на устройството (чрез DMA/CPU трансфери към DFSDM).
DFSDM трансивърите поддържат няколко формата на сериен интерфейс (за поддръжка на различни модулатори). DFSDM цифровите филтърни модули извършват цифрова обработка според потребителски дефинирани параметри на филтъра с крайна резолюция на аналогово-цифровия преобразувател до 24 бита.

34/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

Периферното устройство DFSDM поддържа: · Четири мултиплексирани входни цифрови серийни канала:
конфигурируем SPI интерфейс за свързване на различни модулатори конфигурируем Manchester кодиран 1-wire интерфейс PDM (импулсно-плътностна модулация) микрофонен вход максимална входна тактова честота до 20 MHz (10 MHz за Manchester кодиране) тактов изход за модулатори (0 до 20 MHz) · Алтернативни входове от четири вътрешни цифрови паралелни канала (до 16-битова входна резолюция): вътрешни източници: ADC данни или потоци от данни от паметта (DMA) · Два цифрови филтърни модула с регулируема цифрова обработка на сигнала: Sincx филтър: ред/тип на филтъра (1 до 5), over-out-иampИнтегратор на коефициента на Линг (1 до 1024): OversampКоефициент на предаване (1 до 256) · Разделителна способност на изходните данни до 24 бита, формат на изходните данни със знак · Автоматична корекция на отместването на данните (отместването се съхранява в регистъра от потребителя) · Непрекъснато или единично преобразуване · Начало на преобразуването, задействано от: софтуерен тригер, вътрешни таймери, външни събития, начало на преобразуването синхронно с първия цифров филтърен модул (DFSDM) · Аналогов пазач с: регистри за прагове на данни с ниска и висока стойност, специален конфигурируем Sincx цифров филтър (ред = 1 до 3,
оувърсampкоефициент на линг = 1 до 32) вход от крайни изходни данни или от избрани входни цифрови серийни канали непрекъснато наблюдение, независимо от стандартното преобразуване · Детектор за късо съединение за откриване на наситени аналогови входни стойности (долен и горен диапазон): до 8-битов брояч за откриване на от 1 до 256 последователни 0 или 1 в потока от сериен поток данни, наблюдаващ непрекъснато всеки входен сериен канал · Генериране на сигнал за прекъсване при събитие на аналогов watchdog или при събитие на детектор за късо съединение · Детектор за екстремуми: съхраняване на минимални и максимални стойности на крайните данни за преобразуване, обновявани от софтуер · DMA възможност за четене на крайните данни за преобразуване · Прекъсвания: край на преобразуването, претоварване, аналогов watchdog, късо съединение, липса на тактов сигнал на входния сериен канал · „Редовни“ или „инжектирани“ преобразувания: „редовните“ преобразувания могат да бъдат заявени по всяко време или дори в непрекъснат режим
без да оказва влияние върху времето на „инжектираните“ реализации, „инжектираните“ реализации са за прецизно време и с висок приоритет на реализациите.

DS13875 Rev 5

35/219
48

Функционално свършеноview

STM32MP133C/F

3.23

Генератор на истински случайни числа (RNG)
Устройствата вграждат един генератор на случайни числа (RNG), който доставя 32-битови случайни числа, генерирани от интегрирана аналогова схема.
Генераторът на случайни числа (RNG) може да бъде дефиниран (в ETZPC) като достъпен само чрез защитен софтуер.
Истинският генератор на случайни числа (RNG) се свързва със защитените периферни устройства AES и PKA чрез специална шина (която не може да се чете от процесора).

3.24

Криптографски и хеш процесори (CRYP, SAES, PKA и HASH)
Устройствата вграждат един криптографски процесор, който поддържа усъвършенстваните криптографски алгоритми, обикновено необходими за осигуряване на поверителност, удостоверяване, целостност на данните и неотказност при обмен на съобщения с партньор.
Устройствата също така вграждат специален защитен AES 128- и 256-битов ключ (SAES), устойчив на DPA, и PKA хардуерен ускорител за криптиране/декриптиране, със специална хардуерна шина, до която процесорът не е достъпен.
Основни характеристики на CRYP: · DES/TDES (стандарт за криптиране на данни/стандарт за тройно криптиране на данни): ECB (електронно криптиране
кодова книга) и алгоритми за верижно свързване на CBC (шифровани блокове), 64-, 128- или 192-битов ключ · AES (усъвършенстван стандарт за криптиране): алгоритми за верижно свързване на ECB, CBC, GCM, CCM и CTR (режим на брояч), 128-, 192- или 256-битов ключ
Основни характеристики на универсалния HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (сигурни HASH алгоритми) · HMAC
Криптографският ускорител поддържа генериране на DMA заявки.
CRYP, SAES, PKA и HASH могат да бъдат дефинирани (в ETZPC) като достъпни само чрез защитен софтуер.

3.25

Зареждане, сигурност и контрол на OTP (BSEC)
BSEC (контрол на зареждане, сигурност и OTP) е предназначен за управление на OTP (еднократно програмируема) кутия с предпазители, използвана за вградено енергонезависимо съхранение на конфигурация на устройството и параметри за сигурност. Някои части от BSEC трябва да бъдат конфигурирани като достъпни само чрез защитен софтуер.
BSEC може да използва OTP думи за съхранение на 256-битов HWKEY за SAES (сигурен AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.26

Таймери и пазачи
Устройствата включват два таймера с усъвършенствано управление, десет таймера с общо предназначение (от които седем са защитени), два основни таймера, пет таймера с ниска консумация на енергия, два наблюдателни устройства и четири системни таймера във всеки Cortex-A7.
Всички броячи на таймери могат да бъдат замразени в режим на дебъгване.
Таблицата по-долу сравнява характеристиките на таймерите с разширено управление, с общо предназначение, основни и таймери с ниска консумация на енергия.

Тип таймер

Таймер

Таблица 4. Сравнение на функциите на таймера

Контрарезолюция-
ция

Тип брояч

Коефициент на предделител

Генериране на заявки за DMA

Заснемане/сравняване на канали

Допълнителен изход

Максимален интерфейс
тактова честота (MHz)

Макс
таймер
тактова честота (MHz)(1)

Разширен TIM1, -контролен TIM8

16-битов

Нагоре, Всяко цяло число надолу, между 1 нагоре/надолу и 65536

да

TIM2 TIM5

32-битов

Нагоре, Всяко цяло число надолу, между 1 нагоре/надолу и 65536

да

TIM3 TIM4

16-битов

Нагоре, Всяко цяло число надолу, между 1 нагоре/надолу и 65536

да

Всяко цяло число

TIM12(2) 16-битов

Между 1

не

генерал

и 65536

цел

TIM13(2) TIM14(2)

16-битов

Всяко цяло число между 1
и 65536

не

Всяко цяло число

TIM15(2) 16-битов

Между 1

да

и 65536

TIM16(2) TIM17(2)

16-битов

Всяко цяло число между 1
и 65536

да

Основен

ТИМ6, ТИМ7

16-битов

Всяко цяло число между 1
и 65536

да

LPTIM1,

Ниска мощност

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-битов

1, 2, 4, 8, Нагоре 16, 32, 64,
128

не

LPTIM5

6

4

104.5

209

4

не

104.5

209

4

не

104.5

209

2

не

104.5

209

1

не

104.5

209

2

1

104.5

209

1

1

104.5

209

0

не

104.5

209

1(3)

не

104.5 104.5

1. Максималната тактова честота на таймера е до 209 MHz, в зависимост от бита TIMGxPRE в RCC. 2. Защитен таймер. 3. Няма канал за заснемане на LPTIM.

DS13875 Rev 5

37/219
48

Функционално свършеноview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Таймери с разширено управление (TIM1, TIM8)
Таймерите с усъвършенствано управление (TIM1, TIM8) могат да се разглеждат като трифазни ШИМ генератори, мултиплексирани на 6 канала. Те имат комплементарни ШИМ изходи с програмируеми вмъкнати мъртви времена. Те могат да се разглеждат и като пълни таймери с общо предназначение. Техните четири независими канала могат да се използват за: · заснемане на входа · сравнение на изхода · ШИМ генериране (режими на подравняване по фронта или центъра) · едноимпулсен изход
Ако са конфигурирани като стандартни 16-битови таймери, те имат същите характеристики като таймерите с общо предназначение. Ако са конфигурирани като 16-битови PWM генератори, те имат пълна модулационна способност (0-100%).
Таймерът с усъвършенствано управление може да работи заедно с таймерите с общо предназначение чрез функцията за свързване на таймери за синхронизация или верижно свързване на събития.
TIM1 и TIM8 поддържат независимо генериране на DMA заявки.
Таймери с общо предназначение (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
В устройствата STM32MP133C/F са вградени десет синхронизируеми таймера с общо предназначение (вижте Таблица 4 за разликите). · TIM2, TIM3, TIM4, TIM5
TIM 2 и TIM5 са базирани на 32-битов брояч с автоматично презареждане нагоре/надолу и 16-битов предделител, докато TIM3 и TIM4 са базирани на 16-битов брояч с автоматично презареждане нагоре/надолу и 16-битов предделител. Всички таймери разполагат с четири независими канала за сравнение на входа/изхода, ШИМ или изход в режим на един импулс. Това дава до 16 заснемания/изходни сравнения/ШИМ на входа в най-големите корпуси. Тези таймери с общо предназначение могат да работят заедно или с другите таймери с общо предназначение и таймерите с усъвършенствано управление TIM1 и TIM8, чрез функцията за свързване на таймери за синхронизация или верижно свързване на събития. Всеки от тези таймери с общо предназначение може да се използва за генериране на ШИМ изходи. TIM2, TIM3, TIM4, TIM5 имат независимо генериране на DMA заявки. Те са способни да обработват квадратурни (инкрементални) сигнали от енкодер и цифровите изходи от един до четири сензора на Холов ефект. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Тези таймери са базирани на 16-битов брояч с автоматично презареждане и 16-битов делител. TIM13, TIM14, TIM16 и TIM17 имат един независим канал, докато TIM12 и TIM15 имат два независими канала за заснемане/сравняване на входа, ШИМ или едноимпулсен изход. Те могат да бъдат синхронизирани с пълнофункционалните таймери с общо предназначение TIM2, TIM3, TIM4, TIM5 или да се използват като прости времеви бази. Всеки от тези таймери може да бъде дефиниран (в ETZPC) като достъпен само чрез защитен софтуер.
Основни таймери (TIM6 и TIM7)
Тези таймери се използват главно като обща 16-битова времева база.
TIM6 и TIM7 поддържат независимо генериране на DMA заявки.

38/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.26.4
3.26.5 3.26.6

Таймери с ниска консумация на енергия (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Всеки таймер с ниска консумация на енергия има независим тактов сигнал и работи и в режим „Стоп“, ако е тактиран от LSE, LSI или външен тактов сигнал. LPTIMx може да събуди устройството от режим „Стоп“.
Тези таймери с ниска консумация на енергия поддържат следните функции: · 16-битов възходящ брояч с 16-битов регистър за автоматично презареждане · 16-битов регистър за сравнение · Конфигурируем изход: импулсен, ШИМ · Непрекъснат/еднократен режим · Избираем софтуерен/хардуерен входен тригер · Избираем източник на тактова честота:
вътрешен източник на тактова честота: LSE, LSI, HSI или APB тактова честота външен източник на тактова честота през LPTIM вход (работи дори без вътрешен тактов сигнал)
работещ източник, използван от приложението за брояч на импулси) · Програмируем цифров филтър за смущения · Режим на енкодер
LPTIM2 и LPTIM3 могат да бъдат дефинирани (в ETZPC) като достъпни само чрез защитен софтуер.
Независими надзорни органи (IWDG1, IWDG2)
Независимият watchdog е базиран на 12-битов брояч надолу и 8-битов делител. Той се тактира от независим вътрешен 32 kHz RC (LSI) и тъй като работи независимо от основния тактов генератор, може да работи в режими „Стоп“ и „В готовност“. IWDG може да се използва като watchdog за нулиране на устройството при възникнала грешка. Може да се конфигурира хардуерно или софтуерно чрез опционалните байтове.
IWDG1 може да бъде дефиниран (в ETZPC) като достъпен само чрез защитен софтуер.
Общи таймери (Cortex-A7 CNT)
Вградените в Cortex-A7 генерични таймери Cortex-A7 се захранват от стойност от генерирането на системни синхронизации (STGEN).
Процесорът Cortex-A7 предоставя следните таймери: · физически таймер за използване в защитени и незащитени режими
Регистрите за физическия таймер са банкирани, за да осигурят защитени и незащитени копия. · виртуален таймер за използване в незащитени режими · физически таймер за използване в режим на хипервизор
Общите таймери не са периферни устройства, картографирани в паметта, и следователно са достъпни само чрез специфични инструкции на копроцесора Cortex-A7 (cp15).

3.27

Генериране на системен таймер (STGEN)
Генерирането на системно време (STGEN) генерира стойност на отброяване на времето, която осигурява последователно view време за всички генерични таймери Cortex-A7.

DS13875 Rev 5

39/219
48

Функционално свършеноview

STM32MP133C/F

Генерирането на системно време има следните ключови характеристики: · 64-битова ширина, за да се избегнат проблеми с прехвърляне · Започва от нула или програмируема стойност · Контролен APB интерфейс (STGENC), който позволява запазването и възстановяването на таймера
при събития на изключване на захранването · APB интерфейс само за четене (STGENR), който позволява стойността на таймера да бъде прочетена от не-
сигурен софтуер и инструменти за отстраняване на грешки · Увеличаване на стойността на таймера, което може да бъде спряно по време на системно отстраняване на грешки
STGENC може да бъде дефиниран (в ETZPC) като достъпен само чрез защитен софтуер.

3.28

Часовник в реално време (RTC)
RTC осигурява автоматично събуждане за управление на всички режими с ниска консумация на енергия. RTC е независим BCD таймер/брояч и осигурява часовник/календар за времето от деня с програмируеми прекъсвания на алармата.
RTC включва и периодичен програмируем флаг за събуждане с възможност за прекъсване.
Два 32-битови регистъра съдържат секундите, минутите, часовете (12- или 24-часов формат), деня (ден от седмицата), датата (ден от месеца), месеца и годината, изразени в двоично кодиран десетичен формат (BCD). Стойността на подсекундите също е налична в двоичен формат.
Поддържа се двоичен режим, за да се улесни управлението на софтуерните драйвери.
Компенсациите за 28-, 29- (високосна година), 30- и 31-дневни месеци се извършват автоматично. Може да се извърши и компенсация за лятно часово време.
Допълнителни 32-битови регистри съдържат програмируемите подсекунди, секунди, минути, часове, ден и дата за аларма.
Налична е функция за цифрово калибриране, която компенсира всяко отклонение в точността на кварцовия осцилатор.
След нулиране на резервния домейн, всички RTC регистри са защитени от евентуални паразитни достъпи за запис и са защитени чрез защитен достъп.
Докато обемът на предлаганетоtagАко e остане в работния диапазон, RTC никога не спира, независимо от състоянието на устройството (режим на работа, режим на ниска мощност или нулиране).
Основните характеристики на RTC са следните: · Календар с подсекунди, секунди, минути, часове (12 или 24 формат), ден (ден на
седмица), дата (ден от месеца), месец и година · Компенсация за лятно часово време, програмируема чрез софтуер · Програмируема аларма с функция за прекъсване. Алармата може да се задейства от всеки
комбинация от полетата на календара. · Устройство за автоматично събуждане, генериращо периодичен флаг, който задейства автоматично събуждане
прекъсване · Откриване на референтен тактов генератор: може да се използва по-прецизен тактов генератор от втори източник (50 или 60 Hz)
използва се за подобряване на точността на календара. · Точна синхронизация с външен часовник, използваща функцията за изместване с под секунда · Цифрова калибровъчна схема (периодична корекция на брояча): точност от 0.95 ppm, получена в
прозорец за калибриране от няколко секунди

40/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

· Времеamp функция за запазване на събития · Съхранение на SWKEY в резервни регистри на RTC с директен достъп до шината SAE (не
(четими от процесора) · Маскируеми прекъсвания/събития:
Аларма A Аларма B Време за прекъсване на събужданетоamp · Поддръжка на TrustZone: RTC напълно защитени Аларма A, аларма B, таймер за събуждане и времеamp индивидуално защитено или несигурно
Калибрирането на RTC конфигурацията е извършено в защитена върху незащитена конфигурация

3.29

Tamper и резервни регистри (TAMP)
32 x 32-битови резервни регистъра се запазват във всички режими с ниска консумация на енергия, както и в режим VBAT. Те могат да се използват за съхранение на чувствителни данни, тъй като съдържанието им е защитено от...ampверига за откриване на ер.
Седем тampвходни пинове и пет tampИзходните пинове са налични за защита отampоткриване на ер. Външният тampПиновете на er могат да бъдат конфигурирани за откриване на ръб, ръб и ниво, откриване на ниво с филтриране или активно откриване.ampкоето повишава нивото на сигурност чрез автоматична проверка дали tampЩифтовете не са външно отворени или късо съединени.
TAMP основни характеристики · 32 резервни регистъра (TAMP_BKPxR), внедрен в RTC домейна, който остава
включен от VBAT, когато захранването на VDD е изключено · 12 tampналични пинове (седем входа и пет изхода) · Всякакви tampоткриването може да генерира RTC времеamp събитие. · Всяко tampОткриването на er изтрива резервните регистри. · Поддръжка на TrustZone:
тampзащитена или незащитена конфигурация. Резервното копие регистрира конфигурацията в три области с конфигурируем размер:
. една защитена област за четене/запис . една защитена област за четене/незащитена област за четене . една незащитена област за четене/запис · Монотонен брояч

3.30

Интерфейси за междуинтегрални схеми (I2C1, I2C2, I2C3, I2C4, I2C5)
Устройствата вграждат пет I2C интерфейса.
I2C шината управлява комуникацията между STM32MP133C/F и серийната I2C шина. Тя контролира всички специфични за I2C шината последователности, протоколи, арбитраж и синхронизация.

DS13875 Rev 5

41/219
48

Функционално свършеноview

STM32MP133C/F

I2C периферното устройство поддържа: · Съвместимост със спецификацията на I2C шината и ръководството за потребителя, версия 5:
Режими Slave и master, мултимастер възможности Стандартен режим (Sm), с битрейт до 100 kbit/s Бърз режим (Fm), с битрейт до 400 kbit/s Бърз режим Plus (Fm+), с битрейт до 1 Mbit/s и 20 mA изход Входно-изходни данни за задвижване 7-битов и 10-битов режим на адресиране, множество 7-битови подчинени адреси Програмируеми времена за настройка и задържане Опционално разтягане на тактовата честота · Съвместимост със спецификацията на системната шина за управление (SMBus), рев. 2.0: Генериране и проверка на хардуерния PEC (проверка на пакетни грешки) с ACK
управление поддръжка на протокол за разрешаване на адреси (ARP) SMBus предупреждение · Съвместимост със спецификацията на протокола за управление на захранващата система (PMBusTM), версия 1.1 · Независим тактов генератор: избор от независими източници на тактов генератор, позволяващ скоростта на I2C комуникация да бъде независима от препрограмирането на PCLK · Събуждане от режим „Стоп“ при съвпадение на адреса · Програмируеми аналогови и цифрови филтри за шум · 1-байтов буфер с DMA възможности
I2C3, I2C4 и I2C5 могат да бъдат дефинирани (в ETZPC) като достъпни само чрез защитен софтуер.

3.31

Универсален синхронен асинхронен приемо-предавател (USART1, USART2, USART3, USART6 и UART4, UART5, UART7, UART8)
Устройствата имат четири вградени универсални синхронни приемо-предавателя (USART1, USART2, USART3 и USART6) и четири универсални асинхронни приемо-предавателя (UART4, UART5, UART7 и UART8). Вижте таблицата по-долу за обобщение на характеристиките на USARTx и UARTx.
Тези интерфейси осигуряват асинхронна комуникация, поддръжка на IrDA SIR ENDEC, многопроцесорен режим на комуникация, еднопроводен полудуплексен режим на комуникация и имат LIN master/slave възможности. Те осигуряват хардуерно управление на CTS и RTS сигналите и RS485 драйвер. Те са способни да комуникират със скорости до 13 Mbit/s.
USART1, USART2, USART3 и USART6 също така предоставят режим на смарт карта (съвместим с ISO 7816) и SPI-подобни комуникационни възможности.
Всички USART имат тактов домейн, независим от тактовия сигнал на процесора, което позволява на USARTx да събуди STM32MP133C/F от режим „Стоп“, използвайки скорости на предаване до 200 Kbaud. Събитията за събуждане от режим „Стоп“ са програмируеми и могат да бъдат:
· откриване на стартов бит
· всеки получен кадър от данни
· специфичен програмиран кадър от данни

42/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

Всички USART интерфейси могат да се обслужват от DMA контролера.

Таблица 5. Характеристики на USART/UART

Режими/функции на USART (1)

USART1/2/3/6

UART4/5/7/8

Хардуерен контрол на потока за модем

X

X

Непрекъсната комуникация чрез DMA

X

X

Мултипроцесорна комуникация

X

X

Синхронен SPI режим (главен/подчинен)

X

–

Режим на смарт карта

X

–

Еднопроводна полудуплексна комуникация IrDA SIR ENDEC блок

X

X

X

X

LIN режим

X

X

Двоен тактов домейн и събуждане от режим на ниска мощност

X

X

Прекъсване на времето за изчакване на приемника Modbus комуникация

X

X

X

X

Автоматично откриване на скорост на предаване

X

X

Разрешаване на драйвер

X

X

Дължина на данните на USART

7, 8 и 9 бита

1. X = поддържа се.

USART1 и USART2 могат да бъдат дефинирани (в ETZPC) като достъпни само чрез защитен софтуер.

3.32

Серийни периферни интерфейси (SPI1, SPI2, SPI3, SPI4, SPI5) взаимоинтегрирани звукови интерфейси (I2S1, I2S2, I2S3, I2S4)
Устройствата разполагат с до пет SPI интерфейса (SPI2S1, SPI2S2, SPI2S3, SPI2S4 и SPI5), които позволяват комуникация до 50 Mbit/s в режим master и slave, в режими half-duplex, full-duplex и simplex. 3-битовият делител дава осем честоти в режим master, а кадърът е конфигурируем от 4 до 16 бита. Всички SPI интерфейси поддържат импулсен режим NSS, TI режим, хардуерно изчисление на CRC и умножение на 8-битови вградени Rx и Tx FIFO с DMA възможности.
I2S1, I2S2, I2S3 и I2S4 са мултиплексирани със SPI1, SPI2, SPI3 и SPI4. Те могат да работят в режим master или slave, в режим на пълна дуплексна и полудуплексна комуникация и могат да бъдат конфигурирани да работят с 16- или 32-битова резолюция като входен или изходен канал. Аудио каналиampПоддържат се честоти от 8 kHz до 192 kHz. Всички I2S интерфейси поддържат множество от 8-битови вградени Rx и Tx FIFO с DMA възможности.
SPI4 и SPI5 могат да бъдат дефинирани (в ETZPC) като достъпни само чрез защитен софтуер.

3.33

Серийни аудио интерфейси (SAI1, SAI2)
Устройствата вграждат два SAI-та, които позволяват проектирането на много стерео или моно аудио протоколи.

DS13875 Rev 5

43/219
48

Функционално свършеноview

STM32MP133C/F

като например I2S, LSB или MSB-justified, PCM/DSP, TDM или AC'97. SPDIF изход е наличен, когато аудио блокът е конфигуриран като предавател. За да се постигне това ниво на гъвкавост и възможност за преконфигуриране, всеки SAI съдържа два независими аудио подблока. Всеки блок има собствен генератор на тактова честота и контролер на входно/изходната линия. Аудио сampПоддържат се честоти до 192 kHz. Освен това, благодарение на вградения PDM интерфейс могат да се поддържат до осем микрофона. SAI може да работи в конфигурация master (главен) или slave (подчинен). Аудио подблоковете могат да бъдат приемник или предавател и могат да работят синхронно или асинхронно (спрямо другия). SAI може да бъде свързан с други SAI за синхронна работа.

3.34

SPDIF приемник интерфейс (SPDIFRX)
SPDIFRX е проектиран да приема S/PDIF поток, съвместим с IEC-60958 и IEC-61937. Тези стандарти поддържат прости стерео потоци до високи честоти.ampниска скорост и компресиран многоканален съраунд звук, като например тези, дефинирани от Dolby или DTS (до 5.1).
Основните характеристики на SPDIFRX са следните: · До четири налични входа · Автоматично разпознаване на символната скорост · Максимална символна скорост: 12.288 MHz · Поддържа се стерео поток от 32 до 192 kHz · Поддръжка на аудио IEC-60958 и IEC-61937, потребителски приложения · Управление на битовете за паритет · Комуникация с помощта на DMA за аудиоampлес · Комуникация с помощта на DMA за управление и информация за потребителския канал · Възможности за прекъсване
SPDIFRX приемникът предоставя всички необходими функции за откриване на символната скорост и декодиране на входящия поток от данни. Потребителят може да избере желания SPDIF вход и когато е наличен валиден сигнал, SPDIFRX го пренастройва.ampпреобразува входящия сигнал, декодира потока от Манчестър и разпознава кадри, подкадри и блокови елементи. SPDIFRX доставя на процесора декодирани данни и свързаните с тях флагове за състояние.
SPDIFRX предлага и сигнал, наречен spdif_frame_sync, който превключва на S/PDIF подкадровата честота, използвана за изчисляване на точния s.ampниска скорост за алгоритми за отклонение на часовника.

3.35

Защитени цифрови входно-изходни интерфейси за мултимедийни карти (SDMMC1, SDMMC2)
Два защитени цифрови входно/изходни интерфейса за MultiMediaCard (SDMMC) осигуряват интерфейс между AHB шината и SD картите с памет, SDIO картите и MMC устройствата.
Характеристиките на SDMMC включват следното: · Съответствие със спецификацията на вградената мултимедийна карта (EMC), версия 5.1
Поддръжка на карта за три различни режима на шината за данни: 1-битов (по подразбиране), 4-битов и 8-битов

44/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

(Скоростта на HS200 SDMMC_CK е ограничена до максимално допустимата скорост на входно/изходни данни) (HS400 не се поддържа)
· Пълна съвместимост с предишни версии на MultiMediaCards (обратна съвместимост)
· Пълно съответствие със спецификациите на SD картата памет версия 4.1 (скоростта на SDR104 SDMMC_CK е ограничена до максимално допустимата I/O скорост, режим SPI и UHS-II не се поддържат)
· Пълно съответствие със спецификацията на SDIO картата версия 4.0. Поддръжка на картата за два различни режима на шината за данни: 1-битов (по подразбиране) и 4-битов (скоростта на SDR104 SDMMC_CK е ограничена до максимално допустимата I/O скорост, режим SPI и UHS-II не се поддържат).
· Пренос на данни до 208 Mbyte/s за 8-битов режим (в зависимост от максимално допустимата скорост на входно/изходни операции)
· Изходните данни и команди позволяват на сигналите да управляват външни двупосочни драйвери
· Специализиран DMA контролер, вграден в SDMMC хост интерфейса, позволяващ високоскоростни трансфери между интерфейса и SRAM паметта
· Поддръжка на свързани списъци с IDMA
· Специализирани захранвания, VDDSD1 и VDDSD2 съответно за SDMMC1 и SDMMC2, премахвайки необходимостта от поставяне на превключвател на нивото на интерфейса на SD картата в режим UHS-I
Само някои GPIO за SDMMC1 и SDMMC2 са налични на специален захранващ пин VDDSD1 или VDDSD2. Те са част от стандартните GPIO за зареждане за SDMMC1 и SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Те могат да бъдат идентифицирани в таблицата с алтернативни функции чрез сигнали със суфикс „_VSD1“ или „_VSD2“.
Всеки SDMMC е свързан с блок за закъснение (DLYBSD), позволяващ поддръжка на външна честота на данни над 100 MHz.
И двата SDMMC интерфейса имат защитени портове за конфигуриране.

3.36

Мрежа от контролер (FDCAN1, FDCAN2)
Подсистемата на мрежата от контролери (CAN) се състои от два CAN модула, споделена RAM памет за съобщения и устройство за калибриране на тактовия часовник.
И двата CAN модула (FDCAN1 и FDCAN2) са съвместими с ISO 11898-1 (спецификация на CAN протокола версия 2.0 част A, B) и спецификация на CAN FD протокола версия 1.0.
10-килобайтова RAM памет за съобщения реализира филтри, FIFO за приемане, буфери за приемане, FIFO за предаване на събития и буфери за предаване (плюс тригери за TTCAN). Тази RAM памет за съобщения се споделя между двата модула FDCAN1 и FDCAN2.
Устройството за калибриране на общия тактов сигнал е опционално. То може да се използва за генериране на калибриран тактов сигнал както за FDCAN1, така и за FDCAN2 от вътрешния RC осцилатор на HSI и PLL, чрез оценка на CAN съобщенията, получени от FDCAN1.

DS13875 Rev 5

45/219
48

Функционално свършеноview

STM32MP133C/F

3.37

Универсален серийен шинен високоскоростен хост (USBH)
Устройствата вграждат един USB високоскоростен хост (до 480 Mbit/s) с два физически порта. USBH поддържа както нискоскоростни (OHCI), така и високоскоростни (EHCI) операции независимо на всеки порт. Той интегрира два трансивъра, които могат да се използват за нискоскоростна (1.2 Mbit/s), пълноскоростна (12 Mbit/s) или високоскоростна работа (480 Mbit/s). Вторият високоскоростен трансивър се споделя с OTG високоскоростна.
USBH е съвместим със спецификацията USB 2.0. USBH контролерите изискват специални тактови честоти, генерирани от PLL вътре в USB високоскоростния PHY.

3.38

USB за движение с висока скорост (OTG)
Устройствата вграждат едно USB OTG високоскоростно (до 480 Mbit/s) устройство/хост/OTG периферно устройство. OTG поддържа както пълноскоростни, така и високоскоростни операции. Трансивърът за високоскоростна работа (480 Mbit/s) се споделя с втория USB Host порт.
USB OTG HS е съвместим със спецификацията USB 2.0 и със спецификацията OTG 2.0. Той има софтуерно конфигурируеми настройки на крайната точка и поддържа режим на спиране/възобновяване. USB OTG контролерите изискват специален тактов сигнал от 48 MHz, генериран от PLL вътре в RCC или вътре в USB високоскоростния PHY.
Основните характеристики на USB OTG HS са изброени по-долу: · Комбиниран Rx и Tx FIFO размер от 4 Kbyte с динамично оразмеряване на FIFO · Поддръжка на SRP (протокол за заявки за сесия) и HNP (протокол за негово преговорно устройство) · Осем двупосочни крайни точки · 16 хост канала с периодична OUT поддръжка · Софтуер, конфигурируем за режими на работа OTG1.3 и OTG2.0 · Поддръжка на USB 2.0 LPM (управление на захранването на връзката) · Поддръжка на спецификация за зареждане на батерията, версия 1.2 · Поддръжка на HS OTG PHY · Вътрешен USB DMA · HNP/SNP/IP вътре (няма нужда от външен резистор) · За режими OTG/Host е необходим превключвател на захранването, в случай че са захранвани от шината устройства
свързан.
Конфигурационният порт USB OTG може да бъде защитен.

46/219

DS13875 Rev 5

STM32MP133C/F

Функционално свършеноview

3.39

Гигабитови Ethernet MAC интерфейси (ETH1, ETH2)
Устройствата осигуряват два IEEE-802.3-2002-съвместими гигабитови контролера за достъп до медия (GMAC) за Ethernet LAN комуникации чрез стандартен за индустрията интерфейс, независим от средата (MII), редуциран интерфейс, независим от средата (RMII), или редуциран гигабитов интерфейс, независим от средата (RGMII).
Устройствата изискват външно физическо интерфейсно устройство (PHY), за да се свържат с физическата LAN шина (усукана двойка, оптичен кабел и др.). PHY се свързва към порта на устройството, използвайки 17 сигнала за MII, 7 сигнала за RMII или 13 сигнала за RGMII, и може да бъде тактиран с честота 25 MHz (MII, RMII, RGMII) или 125 MHz (RGMII) от STM32MP133C/F или от PHY.
Устройствата включват следните характеристики: · Режими на работа и PHY интерфейси
Скорости на трансфер на данни от 10, 100 и 1000 Mbit/s. Поддръжка както на пълен дуплекс, така и на полудуплекс. PHY интерфейси MII, RMII и RGMII. Контрол на обработката. Многослойно филтриране на пакети: MAC филтриране на източника (SA) и получателя (DA).
адрес с перфектен и хеш филтър, VLAN tagфилтриране, базирано на перфектен и хеш филтър, филтриране на ниво 3 по IP адрес на източника (SA) или получателя (DA), филтриране на ниво 4 по порт на източника (SP) или получателя (DP). Обработка на двойна VLAN: вмъкване на до две VLAN tags в предавателния път, tag филтриране в приемащия път; поддръжка на IEEE 1588-2008/PTPv2; поддържа мрежова статистика с RMON/MIB броячи (RFC2819/RFC2665); · хардуерна обработка на разтоварване; вмъкване или изтриване на преамбюл и данни за начало на кадър (SFD); механизъм за разтоварване на контролната сума за целостта на IP заглавката и TCP/UDP/ICMP полезния товар: изчисляване и вмъкване на контролна сума при предаване, изчисляване и сравнение на контролна сума при получаване; Автоматичен отговор на ARP заявка с MAC адреса на устройството; TCP сегментация: автоматично разделяне на голям предаван TCP пакет на множество малки пакети; · режим с ниска консумация на енергия; Енергийно ефективен Ethernet (стандарт IEEE 802.3az-2010); дистанционно събуждане на пакети и откриване на AMD Magic PacketTM.
Както ETH1, така и ETH2 могат да бъдат програмирани като защитени. Когато са защитени, транзакциите през AXI интерфейса са защитени и конфигурационните регистри могат да бъдат променяни само чрез защитен достъп.

DS13875 Rev 5

47/219
48

Функционално свършеноview

STM32MP133C/F

3.40

Отстраняване на грешки в инфраструктурата
Устройствата предлагат следните функции за отстраняване на грешки и проследяване, които подпомагат разработването на софтуер и системната интеграция: · Отстраняване на грешки в точки на прекъсване · Проследяване на изпълнението на код · Софтуерна инструментация · JTAG Порт за дебъгване · Сериен порт за дебъгване · Вход и изход за тригери · Порт за проследяване · Компоненти за дебъгване и проследяване на Arm CoreSight
Дебъгването може да се контролира чрез JTAG/serial-wire порт за достъп до дебъгване, използващ стандартни за индустрията инструменти за дебъгване.
Портът за проследяване позволява събирането на данни за регистриране и анализ.
Достъпът за отстраняване на грешки до защитени зони се активира от сигналите за удостоверяване в BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Разводка, описание на пиновете и алтернативни функции

4

Разводка, описание на пиновете и алтернативни функции

Фигура 5. STM32MP133C/F LFBGA289 балоут

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

ВДДКПУ ВДДКПУ

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
ВЪН

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

РЕГ

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ РЕГ

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

БАЙПАС_ РЕГ1В8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Горната фигура показва горната част на опаковката view.

DS13875 Rev 5

49/219
97

Разводка, описание на пиновете и алтернативни функции

STM32MP133C/F

Фигура 6. STM32MP133C/F TFBGA289 балоут

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

БАЙПАС_ РЕГ1В8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ РЕГ

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
ВЪН

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ РЕГ

VDD3V3_ USBHS

USB_DM1

PI7

Горната фигура показва горната част на опаковката view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Разводка, описание на пиновете и алтернативни функции

Фигура 7. STM32MP133C/F TFBGA320 балоут
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD процесор

PE1

PD15

VDD процесор

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD процесор

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD процесор

VSS

VDD

VDD процесор

VDD ядро

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD ядро

VSS

VDD

VDD ядро

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ RESET
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD процесор

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

VDD процесор
VDD ядро
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD ядро

VSS

VSS

VDD ядро

VSS

VSS

VSS

VSS

VSS

VDD

VDD ядро

VSS

VDD

VDD ядро

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD ядро

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

ГДР_ АТО

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD ядро

VSS

VDD

VDD ядро

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ ИЗХОД

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD ядро

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ВКЛ.

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

Ню Джърси TRST

VDDA1 V1_ РЕГ

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ РЕГ

VSS

БАЙПАС S_РЕГ
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ВКЛ.

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Горната фигура показва горната част на опаковката view.

MSv65068V5

DS13875 Rev 5

51/219
97

Разводка, описание на пиновете и алтернативни функции

STM32MP133C/F

Таблица 6. Легенда/съкращения, използвани в таблицата с центровки

Име

Съкращение

Определение

Име на пина Тип на пина
I/O структура
Бележки Алтернативни функции Допълнителни функции

Освен ако не е посочено друго, функцията на пина по време и след нулиране е същата като действителното име на пина.

S

Захранващ щифт

I

ПИН само за въвеждане

O

Извежда само щифт

I/O

Входно/изходен щифт

A

Аналогов или специален пин за ниво

FT(U/D/PD) 5 V толерантен вход/изход (с фиксирано pull-up / pull-down / програмируем pull-down)

DDR

1.5 V, 1.35 V или 1.2 VI/O за DDR3, DDR3L, LPDDR2/LPDDR3 интерфейс

A

Аналогов сигнал

RST

Пин за нулиране със слаб pull-up резистор

_f(1) _a(2) _u(3) _h(4)

Опция за FT I/Os I2C FM+ опция Аналогова опция (предоставя се от VDDA за аналоговата част на I/O) USB опция (предоставя се от VDD3V3_USBxx за USB частта на I/O) Високоскоростен изход за 1.8V типично VDD (за SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Много високоскоростна опция за 1.8V типично VDD (за ETH, SPI, SDMMC, QUADSPI, TRACE)

Освен ако не е посочено друго в забележка, всички входове/изходи се задават като плаващи входове по време и след нулиране.

Функции, избрани чрез регистрите GPIOx_AFR

Функции, директно избрани/активирани чрез периферни регистри

1. Свързаните I/O структури в Таблица 7 са: FT_f, FT_fh, FT_fvh 2. Свързаните I/O структури в Таблица 7 са: FT_a, FT_ha, FT_vha 3. Свързаните I/O структури в Таблица 7 са: FT_u 4. Свързаните I/O структури в Таблица 7 са: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Свързаните I/O структури в Таблица 7 са: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Разводка, описание на пиновете и алтернативни функции

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

Вход/Изход FT_h

VSS VDD

S

–

S

–

PE11

Вход/Изход FT_vh

PF5

Вход/Изход FT_h

PD3

Вход/Изход FT_f

PE14

Вход/Изход FT_h

VDDCPU

S

–

PD0

Входно/изходно FT

PH12

Вход/Изход FT_fh

PB6

Вход/Изход FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(зареждане)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(зареждане)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(зареждане)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(зареждане)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Разводка, описание на пиновете и алтернативни функции

STM32MP133C/F

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

Входно/изходно FT

Вход/Изход FT_fh

Вход/Изход FT_f

Вход/Изход FT_h

S

–

Вход/Изход FT_h

S

–

Вход/Изход FT_h

Вход/Изход FT_f

Вход/Изход FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (зареждане)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(зареждане)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(зареждане),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(зареждане)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(зареждане)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(зареждане)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Разводка, описание на пиновете и алтернативни функции

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Вход/Изход FT_h

VDDCPU PG5

S

–

Вход/Изход FT_h

PG15

Вход/Изход FT_h

PG10

Вход/Изход FT_h

VSS

S

–

PF10

Вход/Изход FT_h

VDDCORE S

–

PF6

Вход/Изход FT_vh

VSS VDD

S

–

S

–

PF9

Вход/Изход FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1 (зареждане),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(зареждане)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX (зареждане),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(зареждане),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Разводка, описание на пиновете и алтернативни функции

STM32MP133C/F

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

Вход/Изход FT_h

S

–

Вход/Изход FT_h

S

–

Вход/Изход FT_fh

Вход/Изход FT_fh

Вход/Изход FT_h

S

–

S

–

Входно/изходно FT

Входно/изходно FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS (зареждане),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, ТAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Разводка, описание на пиновете и алтернативни функции

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

J3 J4 N5

PI2

Входно/изходно FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

К5 Н4 П4

PI1

Входно/изходно FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

Ф13 Н2 М13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

Входно/изходно FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ ИЗХОД1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

Ф15 Н2 У16

VSS

S

–

–

–

–

К1 М1 М2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

М10 М4 Н9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

Вход/Изход FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

М2 J8 P2

PA8

Вход/Изход FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

Л1 Т1 Н1

PE2

Вход/Изход FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Разводка, описание на пиновете и алтернативни функции

STM32MP133C/F

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

М1 J7 P3

PF7

Вход/Изход FT_vh –

М3 R1 R2

PG11

Вход/Изход FT_vh –

L3 J6 N3

PH6

Вход/Изход FT_fh –

N2 P4 R1

PG1

Вход/Изход FT_vh –

М11 – Н12

VDD

S

–

–

N1 R2 T2

PE6

Вход/Изход FT_vh –

P1 P1 T3 PH0-OSC_IN Вход/Изход FT

–

Г9 У1 Н11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT Вход/Изход FT

–

R2 T2 R3

PH3

Вход/Изход FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX (зареждане),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Разводка, описание на пиновете и алтернативни функции

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

П5 П2 П1

PG3

Вход/Изход FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

Входно/изходно FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

Т1 Л6 П2

PG12

Входно/изходно FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Вход/Изход FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

Входно/изходно FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

Т2 N5 Y1

PA11

Вход/Изход FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

Вход/Изход FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Разводка, описание на пиновете и алтернативни функции

STM32MP133C/F

PIN номер

Таблица 7. Дефиниции на сачми STM32MP133C/F (продължение)

Функции на топката

Име на пина (функция след
нулиране)

Алтернативни функции

Допълнителни функции

LFBGA289 TFBGA289 TFBGA320
Структура на входно/изходни устройства тип пинове
Бележки

П4 У4

Y2

PF14 (JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

Вход/Изход FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

Вход/Изход FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

Входно/изходно FT_a

Вход/Изход FT_a Вход/Изход FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

Т3 Т4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

Вход/Изход FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

Т4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

Вход/Изход FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, ТAMP_IN3
ADC1_INP6, ADC1_INP2
–

60/219

DS13875 Rev 5

STM3

Документи / Ресурси

STMicroelectronics STM32MP133C F 32-битов Arm Cortex-A7 1GHz MPU [pdf] Ръководство за потребителя STM32MP133C F 32-битов Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-битов Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Референции

• Ръководство за потребителя