MPU STMicroelectronics STM32MP133C F de 32 bits Arm Cortex-A7 a 1 GHz
Especificacións
- Núcleo: Corteza do brazo-A7
- Memorias: SDRAM externa, SRAM integrada
- Bus de datos: interface paralela de 16 bits
- Seguridade: Reinicio e xestión de enerxía, LPLV-Stop2, modo de espera
- Paquete: LFBGA, TFBGA con paso mínimo de 0.5 mm
- Xestión do reloxo
- Entradas/Saídas de propósito xeral
- Matriz de interconexión
- 4 controladores DMA
- Periféricos de comunicacións: Ata 29
- Periféricos analóxicos: 6
- Temporizadores: Ata 24, Gardadores: 2
- Aceleración de hardware
- Modo de depuración
- Fusibles: 3072 bits, incluíndo ID único e HUK para claves AES 256
- Compatible con ECOPACK2
Subsistema Arm Cortex-A7
O subsistema Arm Cortex-A7 do STM32MP133C/F proporciona…
Lembranzas
O dispositivo inclúe SDRAM externa e SRAM integrada para o almacenamento de datos…
Controlador DDR
O controlador DDR3/DDR3L/LPDDR2/LPDDR3 xestiona o acceso á memoria…
Xestión da subministración de enerxía
O esquema de subministración de enerxía e o supervisor garanten unha subministración de enerxía estable…
Xestión do reloxo
O RCC xestiona a distribución e as configuracións do reloxo…
Entradas/Saídas de propósito xeral (GPIO)
Os GPIO proporcionan capacidades de interface para dispositivos externos…
Controlador de protección TrustZone
O ETZPC mellora a seguridade do sistema xestionando os dereitos de acceso…
Matriz de interconexión de bus
A matriz facilita a transferencia de datos entre diferentes módulos…
Preguntas frecuentes
P: Cal é o número máximo de periféricos de comunicación compatibles?
R: O STM32MP133C/F admite ata 29 periféricos de comunicación.
P: Cantos periféricos analóxicos hai dispoñibles?
R: O dispositivo ofrece 6 periféricos analóxicos para diversas funcións analóxicas.
"'
STM32MP133C STM32MP133F
Arm® Cortex®-A7 ata 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 temporizadores, audio, criptografía e seguridade avanzada
Ficha técnica - datos de produción
Características
Inclúe tecnoloxía patentada ST de última xeración
Núcleo
· Arm® Cortex®-A32 de 7 bits L1 32 kbytes I / 32 kbytes D 128 kbytes de caché unificada de nivel 2 Arm® NEONTM e Arm® TrustZone®
Lembranzas
· Memoria DDR externa de ata 1 Gbyte ata LPDDR2/LPDDR3-1066 de 16 bits ata DDR3/DDR3L-1066 de 16 bits
· 168 Kbytes de SRAM interna: 128 Kbytes de AXI SYSRAM + 32 Kbytes de SRAM AHB e 8 Kbytes de SRAM no dominio de copia de seguridade
· Interface de memoria Quad-SPI dual · Controladora de memoria externa flexible con ata
Bus de datos de 16 bits: interface paralela para conectar circuitos integrados externos e memorias NAND SLC con ECC de ata 8 bits
Seguridade
· Arranque seguro, periféricos TrustZone®, 12 xtamppines er incluíndo 5 x t activoampers
· Temperatura, vol.tage, frecuencia e monitorización de 32 kHz
Restablecemento e xestión de enerxía
· Alimentación de 1.71 V a 3.6 VI/S (E/S tolerantes a 5 V) · POR, PDR, PVD e BOR · LDO en chip (USB 1.8 V, 1.1 V) · Regulador de reserva (~0.9 V) · Sensores de temperatura internos · Modos de baixo consumo: Suspensión, Parada, Parada LPLV,
LPLV-Stop2 e Standby
LFBGA
TFBGA
LFBGA289 (14 × 14 mm) Paso 0.8 mm
TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
paso mínimo 0.5 mm
· Retención de DDR en modo de espera · Controles para o chip complementario PMIC
Xestión do reloxo
· Osciladores internos: oscilador HSI de 64 MHz, oscilador CSI de 4 MHz, oscilador LSI de 32 kHz
· Osciladores externos: oscilador HSE de 8-48 MHz, oscilador LSE de 32.768 kHz
· 4 × PLL con modo fraccionario
Entradas/saídas de propósito xeral
· Ata 135 portos de E/S seguros con capacidade de interrupción
· Ata 6 espertadores
Matriz de interconexión
· 2 matrices de bus Interconexión Arm® AMBA® AXI de 64 bits, ata 266 MHz Interconexión Arm® AMBA® AHB de 32 bits, ata 209 MHz
4 controladores DMA para descargar a CPU
· 56 canles físicas en total
· 1 controlador de acceso directo á memoria (MDMA) mestre de propósito xeral de alta velocidade
· 3 DMA de dobre porto con capacidades FIFO e de enrutador de solicitudes para unha xestión óptima de periféricos
Setembro 2024
Esta é información sobre un produto en plena produción.
DS13875 Rev 5
1/219
www.st.com
STM32MP133C/F
Ata 29 periféricos de comunicación
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBus™) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interface ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, incluíndo 4 con dúplex completo
Precisión da clase de audio I2S mediante PLL de audio interno ou reloxo externo) (+2 QUADSPI + 4 con USART) · 2 × SAI (audio estéreo: I2S, PDM, SPDIF Tx) · SPDIF Rx con 4 entradas · 2 × SDMMC ata 8 bits (SD/e·MMCTM/SDIO) · 2 × controladores CAN compatibles co protocolo CAN FD · 2 × hosts de alta velocidade USB 2.0 ou 1 × host de alta velocidade USB 2.0
+ 1 × USB 2.0 OTG de alta velocidade simultaneamente · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 periféricos analóxicos
· 2 × ADC con resolución máxima de 12 bits de ata 5 Msps
· 1 sensor de temperatura · 1 filtro dixital para modulador sigma-delta
(DFSDM) con 4 canles e 2 filtros · Referencia ADC interna ou externa VREF+
Ata 24 temporizadores e 2 vixiantes
· 2 temporizadores de 32 bits con ata 4 entradas de IC/OC/PWM ou contador de pulsos e codificador en cuadratura (incremental)
· 2 temporizadores avanzados de 16 bits · 10 temporizadores de propósito xeral de 16 bits (incluíndo
2 temporizadores básicos sen PWM) · 5 temporizadores de baixo consumo de 16 bits · RTC seguro con precisión inferior a un segundo e
calendario de hardware · 4 temporizadores do sistema Cortex®-A7 (seguros,
hipervisor virtual non seguro) · 2 × vixilantes independentes
Aceleración de hardware
· AES 128, 192, 256 DES/TDES
2 (independente, independente seguro) 5 (2 protexibles) 4 5 (3 protexibles)
4 + 4 (incluíndo 2 USART protexibles), algúns poden ser unha fonte de arranque
2 (ata 4 canles de audio), con I2S mestre/escravo, entrada PCM, 2 portos SPDIF-TX
HSPHY integrado con BCD HS PHY integrado con BCD (segurábel), pode ser unha fonte de arranque
2 × HS compartido entre Host e OTG 4 entradas
2 (1 × TTCAN), calibración do reloxo, búfer compartido de 10 Kbyte 2 (8 + 8 bits) (segurábel), e·MMC ou SD pode ser unha fonte de arranque 2 fontes de alimentación independentes opcionais para interfaces de tarxetas SD
1 (dobre cuádruple) (segurábel), pode ser unha fonte de arranque
–
–
Arranque
–
Arranque
Bota Bota
(1)
Enderezo/datos paralelos FMC de 8/16 bits Multiplexor AD paralelo de 8/16 bits
Criptografía DMA NAND de 8/16 bits e 10/100 Mbps Ethernet Gigabit
Fusibles de xerador de números aleatorios verdadeiros con hash (programables unha soa vez)
4 × CS, ata 4 × 64 Mbyte
Si, 2× CS, SLC, BCH4/8, pode ser unha fonte de arranque 2 x (MII, RMI, RGMII) con PTP e EEE (segurábel)
3 instancias (1 segura), MDMA PKA de 33 canles (con protección DPA), DES, TDES, AES (con protección DPA)
(todos protexibles) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(segurábel) True-RNG (segurábel) 3072 bits efectivos (seguro, 1280 bits dispoñibles para o usuario)
–
Bota –
–
16/219
DS13875 Rev 5
STM32MP133C/F
Descrición
Táboa 1. Características e número de periféricos do STM32MP133C/F (continuación)
STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Varios
Características
LFBGA289
TFBGA289
TFBGA320
GPIOs con interrupción (contaxe total)
135 (2)
GPIOs segurables Pines de activación
Todos
6
Tamppines (t activoamper)
12 (5)
DFSDM ADC sincronizado de ata 12 bits
4 canles de entrada con 2 filtros
–
2(3) (ata 5 Msps en 12 bits cada un) (segurábel)
ADC1: 19 canais, incluíndo 1 interno, 18 canais dispoñibles para
Canles ADC de 12 bits en total (4)
usuario incluíndo diferencial de 8x
–
ADC2: 18 canais, incluíndo 6 interno, 12 canais dispoñibles para
usuario incluíndo diferencial de 6x
Pin de entrada VREF+ ADC interno
Entrada de 1.65 V, 1.8 V, 2.048 V, 2.5 V ou VREF+ –
Si
1. QUADSPI pode arrincar desde GPIO dedicados ou usando algúns GPIO de arranque FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (véxase a Táboa 7: Definicións de bólas STM32MP133C/F).
2. Esta conta total de GPIO inclúe catro JTAG GPIO e tres GPIO de ARRANQUE con uso limitado (poden entrar en conflito coa conexión do dispositivo externo durante a exploración de límites ou o arranque).
3. Cando se usan ambos ADC, o reloxo do núcleo debe ser o mesmo para ambos ADC e non se poden usar os preescaladores ADC integrados.
4. Ademais, tamén hai canles internas: – Canle interna ADC1: VREFINT – Canles internas ADC2: temperatura, volume internotagreferencia, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.
DS13875 Rev 5
17/219
48
Descrición 18/219
STM32MP133C/F
Figura 1. Diagrama de bloques do STM32MP133C/F
subministracións de circuítos integrados
@VDDA
Hsi
AXIM: Interconexión AXI de 64 bits para Arm (266 MHz) T
@VDDCPU
GIC
T
CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT
32 dólares dinamarqueses
32 dólares indios
CNT (temporizador) T
ETM
T
2561K2B8LK2B$L+2$SCU T
asíncrono
128 bits
TT
CSI
LSI
Tempo estimado de depuraciónamp
xerador TSGEN
T
DAP
(JTAG/SWD)
SYSRAM de 128 KB
ROM de 128 KB
38
2 x ETH MAC
10/100/1000 (sen GMII)
FIFO
TT
T
BKPSRAM de 8 KB
T
RNG
T
HASH
16b FÍSICO
DDRCTRL 58
LPDDR2/3, DDR3/3L
asíncrono
T
CRIPTAR
T
SAES
DDRMCE T TZC T
DDPHYC
T
13
DLY
8b QUADSPI (dobre) T
37
16b
FMC
T
CRC
T
DLYBSD1
(Control DLY de SDMMC1)
T
DLYBSD2
(Control DLY de SDMMC2)
T
DLYBQS
(Control QUADSPI DLY)
FIFO FIFO
DLY DLY
14 8b SDMMC1 T 14 8b SDMMC2 T
PHY
2
USBH
2
(2xHS Host)
PLLUSB
FIFO
T
PKA
FIFO
T MDMA 32 canles
AXIMC TT
17 16b Porto de rastrexo
ETZPC
T
IWDG1
T
@VBAT
BSEC
T
Fusibles OTP
@VDDA
2
RTC / AWU
T
12
TAMP / Rexistro de copia de seguridade T
@VBAT
2
LSE (32 kHz XTAL)
T
Temporización do sistema STGENC
xeración
STGENR
USBPHYC
(2 USB x control PHY)
IWDG2
@VBAT
@VDDA
1
VREFBUF
T
4
16b LPTIM2
T
1
16b LPTIM3
T
1
16b LPTIM4
1
16b LPTIM5
3
Pinzas de BOTA
SYSCFG
T
8
8b
HDP
10 16b TIM1/PWM 10 16b TIM8/PWM
13
SAI1
13
SAI2
9
4 canles DFSDM
Búfer CCU de 10 KB
4
FDCAN1
4
FDCAN2
FIFO FIFO
APB2 (100 MHz)
FIFO de 8 KB
APB5 (100 MHz)
APB3 (100 MHz)
APB4
asíncrono AHB2APB
SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T
AHB2APB
DMA1
8 correntes
DMAMUX1
DMA2
8 correntes
DMAMUX2
DMA3
8 correntes
T
PMB (monitor de procesos)
DTS (sensor de temperatura dixital)
Voltage reguladores
@VDDA
Supervisión de subministracións
FIFO
FIFO
FIFO
Matriz 2×2
AHB2APB
AXI de 64 bits
Mestre AXI de 64 bits
32 bits AHB 32 bits AHB mestre
APB de 32 bits
Protección de seguridade de T TrustZone
AHB2APB
APB2 (100 MHz)
APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO
MLAHB: Matriz de bus multi-AHB de 32 bits Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO
@VBAT
T
FIFO
HSE (XTAL)
2
PLL1/2/3/4
T
RCC
5
T PWR
9
T
EXTI
16ext
176
T
USBO
(ESO)
PHY
2
T
12b ADC1
18
T
12b ADC2
18
T
GPIOA
16b
16
T
GPIOB
16b
16
T
GPIOC
16b
16
T
GPIOD
16b
16
T
GPIOE
16b
16
T
GPIOF
16b
16
T
GPIOG 16b 16
T
GPIOH
16b
15
T
GPIOI
16b
8
AHB2APB
T
USART1
Tarxeta intelixente IrDA
5
T
USART2
Tarxeta intelixente IrDA
5
T
SPI4/I2S4
5
T
SPI5
4
T
I2C3/SMBUS
3
T
I2C4/SMBUS
3
T
I2C5/SMBUS
3
Filtro Filtro Filtro
T
TIM12
16b
2
T
TIM13
16b
1
T
TIM14
16b
1
T
TIM15
16b
4
T
TIM16
16b
3
T
TIM17
16b
3
TIM2 TIM3 TIM4
32b
5
16b
5
16b
5
TIM5 TIM6 TIM7
32b
5
16b
16b
LPTIM1 16b
4
USART3
Tarxeta intelixente IrDA
5
UART4
4
UART5
4
UART7
4
UART8
4
Filtro Filtro
I2C1/SMBUS
3
I2C2/SMBUS
3
SPI2/I2S2
5
SPI3/I2S3
5
USART6
Tarxeta intelixente IrDA
5
SPI1/I2S1
5
FIFO FIFO
FIFO FIFO
MSv67509V2
DS13875 Rev 5
STM32MP133C/F
3
Final funcionalview
Final funcionalview
3.1
3.1.1
3.1.2
Subsistema de corteza do brazo A7
Características
· Arquitectura ARMv7-A · Caché de instrucións L32 de 1 Kbytes · Caché de datos L32 de 1 Kbytes · Caché de nivel 128 de 2 Kbytes · Conxunto de instrucións Arm + Thumb®-2 · Tecnoloxía de seguridade Arm TrustZone · SIMD avanzado Arm NEON · Extensións DSP e SIMD · Coma flotante VFPv4 · Compatibilidade con virtualización de hardware · Módulo de rastrexo integrado (ETM) · Controlador de interrupcións xenéricas integrado (GIC) con 160 interrupcións periféricas compartidas · Temporizador xenérico integrado (CNT)
Acabadoview
O procesador Cortex-A7 é un procesador de aplicacións moi eficiente enerxeticamente, deseñado para proporcionar un rendemento rico en dispositivos vestibles de gama alta e outras aplicacións integradas e de consumo de baixo consumo. Ofrece ata un 20 % máis de rendemento nun só fío que o Cortex-A5 e un rendemento similar ao do Cortex-A9.
O Cortex-A7 incorpora todas as características dos procesadores de alto rendemento Cortex-A15 e Cortex-A17, incluíndo compatibilidade coa virtualización no hardware, NEON e a interface de bus AMBA 128 AXI de 4 bits.
O procesador Cortex-A7 baséase no 8-s de baixo consumotaga canle de traballo do procesador Cortex-A5. Tamén se beneficia dunha caché L2 integrada deseñada para baixo consumo, con latencias de transacción máis baixas e unha mellor compatibilidade do sistema operativo para o mantemento da caché. Ademais disto, hai unha mellor predición de ramificacións e un mellor rendemento do sistema de memoria, cunha ruta de almacenamento de carga de 64 bits, buses AMBA 128 AXI de 4 bits e un maior tamaño de TLB (256 entradas, fronte ás 128 entradas de Cortex-A9 e Cortex-A5), o que aumenta o rendemento para grandes cargas de traballo como web navegación.
Tecnoloxía Thumb-2
Ofrece o máximo rendemento do código Arm tradicional e tamén reduce ata un 30 % os requisitos de memoria para o almacenamento de instrucións.
Tecnoloxía TrustZone
Garante a implementación fiable de aplicacións de seguridade que abarcan desde a xestión de dereitos dixitais ata o pago electrónico. Amplo soporte de socios tecnolóxicos e industriais.
DS13875 Rev 5
19/219
48
Final funcionalview
STM32MP133C/F
NEON
A tecnoloxía NEON pode acelerar algoritmos multimedia e de procesamento de sinais como a codificación/descodificación de vídeo, os gráficos 2D/3D, os xogos, o procesamento de audio e voz, o procesamento de imaxes, a telefonía e a síntese de son. O Cortex-A7 proporciona un motor que ofrece tanto o rendemento como a funcionalidade da unidade de coma flotante (FPU) Cortex-A7 e unha implementación do conxunto de instrucións SIMD avanzado de NEON para unha maior aceleración das funcións de procesamento de sinais e multimedia. O NEON amplía a FPU do procesador Cortex-A7 para proporcionar un MAC cuádruple e un conxunto de rexistros adicionais de 64 e 128 bits que admiten un rico conxunto de operacións SIMD sobre cantidades de datos de coma flotante e enteiros de 8, 16 e 32 bits de 32 bits.
Virtualización de hardware
Soporte de hardware altamente eficiente para a xestión e arbitraxe de datos, mediante o cal varios entornos de software e as súas aplicacións poden acceder simultaneamente ás capacidades do sistema. Isto permite a realización de dispositivos robustos, con entornos virtuais ben illados entre si.
Cachés L1 optimizadas
As cachés L1 optimizadas para o rendemento e a enerxía combinan técnicas de latencia de acceso mínima para maximizar o rendemento e minimizar o consumo de enerxía.
Controlador de caché L2 integrado
Ofrece acceso de baixa latencia e alto ancho de banda á memoria almacenada en caché en alta frecuencia ou para reducir o consumo de enerxía asociado ao acceso á memoria fóra do chip.
Unidade de coma flotante (FPU) Cortex-A7
A FPU proporciona instrucións de coma flotante de simple e dobre precisión de alto rendemento compatibles coa arquitectura Arm VFPv4, que é compatible por software con xeracións anteriores de coprocesadores de coma flotante Arm.
Unidade de control de inspección (SCU)
A SCU é a responsable de xestionar a interconexión, o arbitraxe, a comunicación, as transferencias de caché a caché e de memoria do sistema, a coherencia da caché e outras capacidades do procesador.
Esta coherencia do sistema tamén reduce a complexidade do software implicada no mantemento da coherencia do software dentro de cada controlador do sistema operativo.
Controlador de interrupcións xenérico (GIC)
Ao implementar o controlador de interrupcións estandarizado e deseñado, o GIC proporciona unha abordaxe rica e flexible para a comunicación entre procesadores e o enrutamento e priorización das interrupcións do sistema.
Admite ata 192 interrupcións independentes, baixo control de software, priorizadas por hardware e enrutadas entre o sistema operativo e a capa de xestión de software TrustZone.
Esta flexibilidade de enrutamento e a compatibilidade coa virtualización de interrupcións no sistema operativo proporcionan unha das características clave necesarias para mellorar as capacidades dunha solución que utiliza un hipervisor.
20/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.2
3.2.1
3.2.2
Lembranzas
SDRAM externa
Os dispositivos STM32MP133C/F incorporan un controlador para SDRAM externa que admite o seguinte: · LPDDR2 ou LPDDR3, datos de 16 bits, ata 1 Gbyte, reloxo de ata 533 MHz · DDR3 ou DDR3L, datos de 16 bits, ata 1 Gbyte, reloxo de ata 533 MHz
SRAM incorporado
Todos os dispositivos inclúen: · SYSRAM: 128 Kbytes (con zona segura de tamaño programable) · AHB SRAM: 32 Kbytes (segurábel) · BKPSRAM (SRAM de reserva): 8 Kbytes
O contido desta área está protexido contra posibles accesos de escritura non desexados e pódese conservar en modo de espera ou VBAT. A BKPSRAM pódese definir (en ETZPC) como accesible só mediante software seguro.
3.3
Controladora DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)
DDRCTRL combinado con DDRPHYC proporciona unha solución completa de interface de memoria para o subsistema de memoria DDR. · Unha interface AMBA de 64 portos AXI de 4 bits (XPI) · Reloxo AXI asíncrono co controlador · Motor de cifrado de memoria DDR (DDRMCE) con escritura sobre a marcha DDR AES-128
cifrado/descifrado de lectura. · Estándares compatibles:
Especificación JEDEC DDR3 SDRAM, JESD79-3E para DDR3/3L con interface de 16 bits
Especificación JEDEC LPDDR2 SDRAM, JESD209-2E para LPDDR2 con interface de 16 bits
Especificación JEDEC LPDDR3 SDRAM, JESD209-3B para LPDDR3 con interface de 16 bits
· Planificador avanzado e xerador de comandos SDRAM · Ancho de datos completo programable (16 bits) ou medio ancho de datos (8 bits) · Compatibilidade avanzada con QoS con tres clases de tráfico en lectura e dúas clases de tráfico en escritura · Opcións para evitar a inanición do tráfico de menor prioridade · Coherencia garantida para escritura tras lectura (WAR) e lectura tras escritura (RAW) en
Portos AXI · Compatibilidade programable con opcións de lonxitude de ráfaga (4, 8, 16) · Combinación de escritura para permitir que varias escrituras no mesmo enderezo se combinen nunha
escritura única · configuración de rango único
DS13875 Rev 5
21/219
48
Final funcionalview
STM32MP133C/F
· Compatibilidade coa entrada e saída automáticas de SDRAM por apagado debido á falta de chegada de transaccións durante o tempo programable
· Compatibilidade coa entrada e saída de parada automática do reloxo (LPDDR2/3) causada pola falta de chegada de transaccións
· Compatibilidade co funcionamento automático en modo de baixo consumo debido á falta de chegada de transaccións durante un tempo programable a través da interface de baixo consumo por hardware
· Política de paxinación programable · Compatibilidade con entrada e saída automáticas ou por autorrenovación controlada por software · Compatibilidade con entrada e saída con apagado profundo controlado por software (LPDDR2 e
LPDDR3) · Compatibilidade con actualizacións explícitas de rexistros en modo SDRAM baixo control de software · Lóxica flexible de mapeo de enderezos para permitir o mapeo específico da aplicación de filas, columnas,
bits de banco · Opcións de control de actualización seleccionables polo usuario · Bloque asociado DDRPERFM para axudar na monitorización e axuste do rendemento
DDRCTRL e DDRPHYC pódense definir (en ETZPC) como accesibles só por software seguro.
As principais características do DDRMCE (motor de cifrado de memoria DDR) enuméranse a continuación: · Interfaces mestre/escravo do bus do sistema AXI (64 bits) · Cifrado en liña (para escrituras) e descifrado (para lecturas), baseado nun cortafuegos integrado
programación · Dous modos de cifrado por rexión (máximo unha rexión): sen cifrado (modo de derivación),
modo de cifrado por bloques · Inicio e fin das rexións definidas cunha granularidade de 64 Kbytes · Filtrado predeterminado (rexión 0): calquera acceso concedido · Filtrado de acceso á rexión: ningún
Cifrado de bloques compatible: AES Modo de encadeamento compatible · O modo de bloques co cifrado AES é compatible co modo ECB especificado no estándar de cifrado avanzado (AES) da publicación 197 de NIST FIPS, cunha función de derivación de claves asociada baseada no algoritmo Keccak-400 publicado en https://keccak.team websitio. · Un conxunto de rexistros de chave mestra só de escritura e bloqueables · Porto de configuración AHB, con acceso privilexiado
22/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.4
Controlador de espazo de enderezos TrustZone para DDR (TZC)
TZC úsase para filtrar os accesos de lectura/escritura ao controlador DDR segundo os dereitos de TrustZone e segundo o mestre non seguro (NSAID) en ata nove rexións programables: · Configuración só compatible con software de confianza · Unha unidade de filtro · Nove rexións:
A rexión 0 está sempre activada e abrangue todo o rango de enderezos. As rexións 1 a 8 teñen un enderezo base/final programable e pódense asignar a
calquera ou ambos os filtros. · Permisos de acceso seguros e non seguros programados por rexión · Accesos non seguros filtrados segundo o NSAID · As rexións controladas polo mesmo filtro non deben solaparse · Modos de fallo con erro e/ou interrupción · Capacidade de aceptación = 256 · Lóxica de control de acceso para activar e desactivar cada filtro · Accesos especulativos
DS13875 Rev 5
23/219
48
Final funcionalview
STM32MP133C/F
3.5
Modos de arranque
Ao iniciar, a fonte de arranque empregada pola ROM de arranque interna selecciónase mediante o pin de arranque e os bytes OTP.
Táboa 2. Modos de arranque
BOOT2 BOOT1 BOOT0 Modo de arranque inicial
Comentarios
Agardar a conexión entrante en:
0
0
0
UART e USB (1)
USART3/6 e UART4/5/7/8 nos pines predeterminados
Dispositivo USB de alta velocidade nos pines OTG_HS_DP/DM (2)
0
0
1 memoria flash NOR en serie (3) Memoria flash NOR en serie en QUADSPI (5)
0
1
0
e·MMC(3)
e·MMC en SDMMC2 (predeterminado)(5)(6)
0
1
1
Memoria flash NAND (3)
Memoria flash NAND SLC en FMC
1
0
0
Arranque de desenvolvemento (sen arranque de memoria flash)
Usado para obter acceso de depuración sen arrancar desde a memoria flash (4)
1
0
1
Tarxeta SD (3)
Tarxeta SD en SDMMC1 (predeterminado)(5)(6)
Agardar a conexión entrante en:
1
1
0 UART e USB(1)(3) USART3/6 e UART4/5/7/8 nos pines predeterminados
Dispositivo USB de alta velocidade nos pines OTG_HS_DP/DM (2)
1
1
1 memoria flash NAND serie (3) Memoria flash NAND serie en QUADSPI (5)
1. Pódese desactivar mediante a configuración de OTP. 2. O USB require reloxo/cristal HSE (consulte AN5474 para ver as frecuencias compatibles con e sen configuración de OTP). 3. A fonte de arranque pódese cambiar mediante a configuración de OTP (por exemploamp(o arranque inicial na tarxeta SD e despois e·MMC con configuración OTP). 4. Núcleo Cortex®-A7 en bucle infinito alternando PA13. 5. Os pines predeterminados poden ser alterados por OTP. 6. Alternativamente, pódese seleccionar outra interface SDMMC diferente desta predeterminada por OTP.
Aínda que o arranque de baixo nivel se realiza mediante reloxos internos, os paquetes de software subministrados por ST, así como as principais interfaces externas como DDR e USB (pero non limitadas a elas), requiren que se conecte un cristal ou un oscilador externo aos pines HSE.
Consulte RM0475 “MPU de 32 bits baseadas en Arm® avanzadas STM13MP32xx” ou AN5474 “Primeiros pasos co desenvolvemento de hardware de liñas STM32MP13xx” para obter restricións e recomendacións sobre a conexión de pines HSE e as frecuencias compatibles.
24/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.6
Xestión da fonte de alimentación
3.6.1
Atención:
Esquema de alimentación
· VDD é a fonte principal de alimentación para E/S e a parte interna mantense alimentada durante o modo de espera. Vol. útiltagO rango é de 1.71 V a 3.6 V (1.8 V, 2.5 V, 3.0 V ou 3.3 V típico)
VDD_PLL e VDD_ANA deben estar conectados en estrela a VDD. · VDDCPU é o volume dedicado da CPU Cortex-A7tagoferta, cuxo valor depende da
Frecuencia de CPU desexada. De 1.22 V a 1.38 V en modo de execución. VDD debe estar presente antes de VDDCPU. · VDDCORE é o volume dixital principaltage normalmente apágase durante o modo de espera. Vol.tagO rango é de 1.21 V a 1.29 V en modo de execución. VDD debe estar presente antes de VDDCORE. · O pin VBAT pódese conectar á batería externa (1.6 V < VBAT < 3.6 V). Se non se usa ningunha batería externa, este pin debe conectarse a VDD. · VDDA é o voltaxe de subministración analóxico (ADC/VREF).tage (1.62 V a 3.6 V). O uso do VREF+ interno require un VDDA igual ou superior a VREF+ + 0.3 V. · O pin VDDA1V8_REG é a saída do regulador interno, conectado internamente a USB PHY e USB PLL. O regulador VDDA1V8_REG interno está activado por defecto e pódese controlar por software. Sempre se apaga durante o modo de espera.
O pin específico BYPASS_REG1V8 nunca debe quedar flotando. Debe estar conectado a VSS ou a VDD para activar ou desactivar o volume.tage regulador. Cando VDD = 1.8 V, débese configurar BYPASS_REG1V8. · O pin VDDA1V1_REG é a saída do regulador interno, conectado internamente a USB PHY. O regulador interno VDDA1V1_REG está activado por defecto e pódese controlar por software. Sempre se apaga durante o modo de espera.
· VDD3V3_USBHS é a fonte de alimentación USB de alta velocidade. Vol.tagO rango é de 3.07 V a 3.6 V.
Non debe estar presente VDD3V3_USBHS a menos que estea presente VDDA1V8_REG, se non, poden producirse danos permanentes no STM32MP133C/F. Isto debe garantirse mediante a orde de clasificación PMIC ou cun compoñente externo no caso da implementación dunha fonte de alimentación de compoñentes discretos.
· VDDSD1 e VDDSD2 son fontes de alimentación para tarxetas SD SDMMC1 e SDMMC2, respectivamente, que admiten o modo de velocidade ultrarrápida.
· VDDQ_DDR é a fonte de alimentación DDR E/S. De 1.425 V a 1.575 V para a interface de memorias DDR3 (1.5 V típico)
1.283 V a 1.45 V para a interface de memorias DDR3L (1.35 V típ.)
1.14 V a 1.3 V para a interface de memorias LPDDR2 ou LPDDR3 (1.2 V típ.)
Durante as fases de encendido e apagado, débense respectar os seguintes requisitos de secuencia de enerxía:
· Cando VDD está por debaixo de 1 V, outras fontes de alimentación (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) deben permanecer por debaixo de VDD + 300 mV.
· Cando o VDD é superior a 1 V, todas as fontes de alimentación son independentes.
Durante a fase de apagado, o VDD pode baixar temporalmente en comparación con outras fontes de alimentación só se a enerxía subministrada ao STM32MP133C/F permanece por debaixo de 1 mJ. Isto permite que os condensadores de desacoplamento externos se descarguen con diferentes constantes de tempo durante a fase transitoria de apagado.
DS13875 Rev 5
25/219
48
Final funcionalview
V 3.6
VBOR0 1
Figura 2. Secuencia de acendido/apagado
STM32MP133C/F
VDDX(1) VDD
3.6.2
Nota: 26/219
0.3
Acendido
Modo de funcionamento
Apague
tempo
Área de subministración non válida
VDDX < VDD + 300 mV
VDDX independente de VDD
MSv47490V1
1. VDDX refírese a calquera fonte de alimentación entre VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS e VDDQ_DDR.
Supervisor de alimentación
Os dispositivos teñen un circuíto integrado de reinicio ao acender (POR)/reinicio ao apagar (PDR) xunto cun circuíto de reinicio por caída de tensión (BOR):
· Reinicio ao acender (POR)
O supervisor POR monitoriza a subministración de enerxía VDD e compáraa cun limiar fixo. Os dispositivos permanecen en modo de reinicio cando VDD está por debaixo deste limiar, · Reinicio ao apagar (PDR)
O supervisor da PDR monitoriza a subministración de enerxía da VDD. Xérase un reinicio cando a VDD cae por debaixo dun limiar fixo.
· Reinicio por caída de tensión (BOR)
O supervisor BOR monitoriza a subministración de enerxía VDD. Pódense configurar tres limiares BOR (de 2.1 a 2.7 V) mediante bytes de opción. Xérase un reinicio cando VDD cae por debaixo deste limiar.
· Reinicio ao acendido de VDDCORE (POR_VDDCORE) O supervisor POR_VDDCORE monitoriza a fonte de alimentación de VDDCORE e compáraa cun limiar fixo. O dominio VDDCORE permanece en modo de reinicio cando VDDCORE está por debaixo deste limiar.
· Reinicio ao apagar VDDCORE (PDR_VDDCORE) O supervisor PDR_VDDCORE monitoriza a fonte de alimentación de VDDCORE. Xérase un reinicio do dominio VDDCORE cando VDDCORE cae por debaixo dun limiar fixo.
· Reinicio ao conectar a alimentación da VDDCPU (POR_VDDCPU) O supervisor de POR_VDDCPU monitoriza a fonte de alimentación da VDDCPU e compáraa cun limiar fixo. O dominio da VDDCPU permanece en modo de reinicio cando VDDCORE está por debaixo deste limiar.
O pin PDR_ON está reservado para as probas de produción de STMicroelectronics e sempre debe estar conectado a VDD nunha aplicación.
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.7
Estratexia de baixo consumo
Hai varias maneiras de reducir o consumo de enerxía en STM32MP133C/F: · Reducir o consumo de enerxía dinámico ralentizando os reloxos da CPU e/ou o
reloxos de matriz de bus e/ou control de reloxos periféricos individuais. · Aforra consumo de enerxía cando a CPU está INACTIVA, seleccionando entre os reloxos de baixa potencia dispoñibles
modos de enerxía segundo as necesidades da aplicación do usuario. Isto permite acadar o mellor compromiso entre un tempo de inicio curto, un baixo consumo de enerxía e as fontes de activación dispoñibles. · Usar o DVFS (volume dinámicotage e escalado de frecuencia) puntos de funcionamento que controlan directamente a frecuencia do reloxo da CPU, así como a subministración de saída da VDDCPU.
Os modos de funcionamento permiten controlar a distribución do reloxo ás diferentes partes do sistema e a potencia do sistema. O modo de funcionamento do sistema é controlado polo subsistema MPU.
Os modos de baixo consumo do subsistema da MPU indícanse a continuación: · Suspensión: Os reloxos da CPU están parados e o reloxo do(s) periférico(s) funciona(n) como
previamente configurado no RCC (controlador de reloxo e reloxo). · CStop: Os reloxos do(s) periférico(s) da CPU están parados. · CStandby: VDDCPU OFF
A CPU entra nos modos de baixo consumo CSleep e CStop ao executar as instrucións WFI (espera de interrupción) ou WFE (espera de evento).
Os modos de funcionamento do sistema dispoñibles son os seguintes: · Funcionamento (sistema ao máximo rendemento, VDDCORE, VDDCPU e reloxos acesos) · Parada (reloxos apagados) · Parada LP (reloxos apagados) · Parada LPLV (reloxos apagados, o nivel de subministración de VDDCORE e VDDCPU pode reducirse) · Parada LPLV2 (VDDCPU apagada, VDDCORE reducido e reloxos apagados) · En espera (VDDCPU, VDDCORE e reloxos apagados)
Táboa 3. Modo de enerxía do sistema fronte ao da CPU
Modo de enerxía do sistema
CPU
Modo de execución
CRun ou CSleep
Modo de parada Modo de parada LP Modo de parada LPLV Modo de parada LPLV-Stop2
Modo de espera
CStop ou CStandby CStandby
3.8
Reset e controlador de reloxo (RCC)
O controlador de reloxo e reinicio xestiona a xeración de todos os reloxos, así como a regulación da sincronización do reloxo e o control dos reinicios do sistema e dos periféricos. O RCC proporciona unha alta flexibilidade na elección das fontes de reloxo e permite a aplicación de relacións de reloxo para mellorar o consumo de enerxía. Ademais, nalgúns periféricos de comunicación que son capaces de traballar con
DS13875 Rev 5
27/219
48
Final funcionalview
STM32MP133C/F
3.8.1 3.8.2
dous dominios de reloxo diferentes (un reloxo de interface de bus ou un reloxo periférico do núcleo), a frecuencia do sistema pódese cambiar sen modificar a taxa de baudios.
Xestión do reloxo
Os dispositivos incorporan catro osciladores internos, dous osciladores con cristal ou resonador externo, tres osciladores internos con tempo de arranque rápido e catro PLL.
O RCC recibe as seguintes entradas de fonte de reloxo: · Osciladores internos:
Reloxo HSI de 64 MHz (precisión do 1 %) Reloxo CSI de 4 MHz Reloxo LSI de 32 kHz · Osciladores externos: reloxo HSE de 8-48 MHz Reloxo LSE de 32.768 kHz
O RCC proporciona catro PLL: · PLL1 dedicado á sincronización da CPU · PLL2 que proporciona:
reloxos para o AXI-SS (incluíndo as pontes APB4, APB5, AHB5 e AHB6) reloxos para a interface DDR · PLL3 que proporciona: reloxos para o AHB multicapa e a matriz de bus periférico (incluíndo o APB1,
Reloxos do núcleo APB2, APB3, APB6, AHB1, AHB2 e AHB4) para periféricos · PLL4 dedicado á xeración dos reloxos do núcleo para varios periféricos
O sistema arranca co reloxo HSI. A aplicación do usuario pode entón seleccionar a configuración do reloxo.
Fontes de restablecemento do sistema
O reinicio ao acendido inicializa todos os rexistros agás o de depuración, unha parte do RCC, unha parte do RTC e os rexistros de estado do controlador de enerxía, así como o dominio de enerxía de reserva.
Un reinicio da aplicación xérase a partir dunha das seguintes fontes: · un reinicio desde o pad NRST · un reinicio desde o sinal POR e PDR (xeralmente chamado reinicio de acendido) · un reinicio desde BOR (xeralmente chamado caída de tensión) · un reinicio desde o vixilante independente 1 · un reinicio desde o vixilante independente 2 · un reinicio do sistema de software desde o Cortex-A7 (CPU) · un fallo no HSE, cando se activa a función do sistema de seguridade do reloxo
Un reinicio do sistema xérase a partir dunha das seguintes fontes: · un reinicio da aplicación · un reinicio do sinal POR_VDDCORE · unha saída do modo de espera ao modo de execución
28/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
Un reinicio do procesador da MPU xérase a partir dunha das seguintes fontes: · un reinicio do sistema · cada vez que a MPU sae do modo de espera · un reinicio da MPU por software desde o Cortex-A7 (CPU)
3.9
Entradas/saídas de propósito xeral (GPIO)
Cada un dos pines GPIO pode configurarse por software como saída (push-pull ou open-drain, con ou sen pull-up ou pull-down), como entrada (con ou sen pull-up ou pull-down) ou como función alternativa periférica. A maioría dos pines GPIO compártense con funcións alternativas dixitais ou analóxicas. Todos os GPIO teñen capacidade de corrente alta e teñen selección de velocidade para xestionar mellor o ruído interno, o consumo de enerxía e a emisión electromagnética.
Despois do reinicio, todos os GPIO están en modo analóxico para reducir o consumo de enerxía.
A configuración de E/S pódese bloquear se é necesario seguindo unha secuencia específica para evitar escrituras espurias nos rexistros de E/S.
Todos os pines GPIO pódense configurar individualmente como seguros, o que significa que os accesos por software a estes GPIO e aos periféricos asociados definidos como seguros están restrinxidos ao software seguro que se executa na CPU.
3.10
Nota:
Controlador de protección TrustZone (ETZPC)
ETZPC úsase para configurar a seguridade TrustZone de bus masters e escravos con atributos de seguridade programables (recursos protexíbeis). Por exemplo: · Pódese programar o tamaño da rexión segura SYSRAM no chip. · Os periféricos AHB e APB poden facerse seguros ou non seguros. · A SRAM AHB pode facerse segura ou non segura.
Por defecto, as memorias SYSRAM, as SRAM AHB e os periféricos protexibles están configurados só para acceso seguro, polo que non son accesibles por mestres non seguros como DMA1/DMA2.
DS13875 Rev 5
29/219
48
Final funcionalview
STM32MP133C/F
3.11
Matriz de interconexión de bus
Os dispositivos contan cunha matriz de bus AXI, unha matriz de bus AHB principal e pontes de bus que permiten interconectar os mestres de bus cos escravos de bus (véxase a figura seguinte; os puntos representan as conexións mestre/escravo habilitadas).
Figura 3. Matriz de bus STM32MP133C/F
MDMA
SDMMC2
SDMMC1
Interconexión DBG desde MLAHB USBH
CPU
ETH1 ETH2
128 bits
AXIM
M9
M0
M1 M2
M3
M11
M4
M5
M6
M7
S0
S1 S2 S3 S4 S5 S6 S7 S8 S9
AXIMC escravo predeterminado
NIC-400 AXI 64 bits 266 MHz – 10 mestres / 10 escravos
Da interconexión AXIM DMA1 DMA2 USBO DMA3
M0
M1 M2
M3 M4
M5
M6 M7
S0
S1
S2
S3
Interconexión S4 S5 AHB 32 bits 209 MHz – 8 mestres / 6 escravos
Ponte AHB DDRCTRL de 533 MHz para AHB6 e interconexión MLAHB SYSRAM FMC/NAND QUADSPI ROM de 128 KB de 128 KB Ponte AHB para AHB5 Ponte APB para APB5 Ponte APB para DBG APB
Porto mestre síncrono AXI 64 Porto escravo síncrono AXI 64 Porto mestre asíncrono AXI 64 Porto escravo asíncrono AHB 64 Porto mestre síncrono AHB 32 Porto escravo asíncrono AHB 32 Porto escravo asíncrono AHB 32
Ponte a AHB2 SRAM1 SRAM2 SRAM3 A interconexión AXIM Ponte a AHB4
MSv67511V2
MLAHB
30/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.12
Controladores DMA
Os dispositivos inclúen os seguintes módulos DMA para descargar a actividade da CPU: · un acceso directo á memoria mestre (MDMA)
O MDMA é un controlador DMA de alta velocidade que se encarga de todo tipo de transferencias de memoria (de periférico a memoria, de memoria a memoria e de memoria a periférico) sen ningunha acción da CPU. Conta cunha interface AXI mestra. O MDMA pode interactuar cos outros controladores DMA para ampliar as capacidades DMA estándar ou pode xestionar directamente as solicitudes DMA periféricas. Cada un dos 32 canais pode realizar transferencias de bloques, transferencias de bloques repetidas e transferencias de listas enlazadas. O MDMA pódese configurar para realizar transferencias seguras a memorias seguras. · tres controladores DMA (DMA1 e DMA2 non seguros, ademais de DMA3 seguro). Cada controlador ten un AHB de dobre porto, para un total de 16 canais DMA non seguros e oito seguros para realizar transferencias de bloques baseadas en FIFO.
Dúas unidades DMAMUX multiplexan e enrutan as solicitudes periféricas DMA aos tres controladores DMA, con alta flexibilidade, maximizando o número de solicitudes DMA que se executan simultaneamente, así como xerando solicitudes DMA a partir de disparadores de saída periférica ou eventos DMA.
DMAMUX1 mapea as solicitudes DMA de periféricos non seguros a canais DMA1 e DMA2. DMAMUX2 mapea as solicitudes DMA de periféricos seguros a canais DMA3.
3.13
Controlador de interrupcións e eventos estendido (EXTI)
O controlador de interrupcións e eventos estendido (EXTI) xestiona o espertar da CPU e do sistema mediante entradas de eventos configurables e directas. EXTI proporciona solicitudes de espertar ao control de alimentación e xera unha solicitude de interrupción ao GIC e eventos na entrada de eventos da CPU.
As solicitudes de espertar EXTI permiten que o sistema sexa espertado do modo de parada e que a CPU sexa espertada dos modos CStop e CStandby.
A xeración de solicitudes de interrupción e de solicitudes de evento tamén se poden usar no modo de execución.
O EXTI tamén inclúe a selección EXTI IOport.
Cada interrupción ou evento pódese configurar como seguro para restrinxir o acceso só ao software seguro.
3.14
Unidade de cálculo de verificación de redundancia cíclica (CRC)
A unidade de cálculo CRC (comprobación de redundancia cíclica) utilízase para obter un código CRC mediante un polinomio programable.
Entre outras aplicacións, as técnicas baseadas en CRC utilízanse para verificar a integridade da transmisión ou o almacenamento de datos. No ámbito da norma EN/IEC 60335-1, ofrecen un medio para verificar a integridade da memoria flash. A unidade de cálculo CRC axuda a calcular unha sinatura do software durante o tempo de execución, para comparala cunha sinatura de referencia xerada no tempo de enlace e almacenada nunha localización de memoria determinada.
DS13875 Rev 5
31/219
48
Final funcionalview
STM32MP133C/F
3.15
Controlador de memoria flexible (FMC)
As principais características do controlador FMC son as seguintes: · Interface con dispositivos mapeados con memoria estática, incluíndo:
Memoria flash NOR Memoria de acceso aleatorio estática ou pseudoestática (SRAM, PSRAM) Memoria flash NAND con hardware ECC BCH de 4/8 bits · Ancho de bus de datos de 8 e 16 bits · Control independente de selección de chip para cada banco de memoria · Configuración independente para cada banco de memoria · FIFO de escritura
Os rexistros de configuración do FMC pódense facer seguros.
3.16
Interface de memoria Quad-SPI dual (QUADSPI)
O QUADSPI é unha interface de comunicación especializada dirixida a memorias flash SPI simples, duplas ou cuádruples. Pode funcionar en calquera dos tres modos seguintes: · Modo indirecto: todas as operacións realízanse mediante os rexistros QUADSPI. · Modo de sondaxe de estado: o rexistro de estado da memoria flash externa léese periodicamente e
pódese xerar unha interrupción no caso de establecer un indicador. · Modo mapeado en memoria: a memoria flash externa está mapeada ao espazo de enderezos
e o sistema o ve coma se fose unha memoria interna.
Tanto o rendemento como a capacidade pódense duplicar usando o modo de dobre flash, onde se accede simultaneamente a dúas memorias flash Quad-SPI.
QUADSPI está acoplado cun bloque de retardo (DLYBQS) que permite soportar frecuencias de datos externos superiores a 100 MHz.
Os rexistros de configuración QUADSPI poden ser seguros, así como o seu bloque de retardo.
3.17
Conversores analóxico-dixitais (ADC1, ADC2)
Os dispositivos incorporan dous convertidores analóxico-dixitais, cuxa resolución pode configurarse en 12, 10, 8 ou 6 bits. Cada ADC comparte ata 18 canles externas, realizando conversións en modo de disparo único ou de exploración. No modo de exploración, a conversión automática realízase nun grupo seleccionado de entradas analóxicas.
Ambos os ADC teñen interfaces de bus seguras.
Cada ADC pode ser servido por un controlador DMA, o que permite a transferencia automática dos valores convertidos do ADC a unha localización de destino sen ningunha acción do software.
Ademais, unha función de vixilancia analóxica pode monitorizar con precisión o volume convertidotage dunha, algunhas ou todas as canles seleccionadas. Xérase unha interrupción cando o voltage está fóra dos limiares programados.
Para sincronizar a conversión A/D e os temporizadores, os ADC poden ser activados por calquera dos temporizadores TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 e LPTIM3.
32/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.18
Sensor de temperatura
Os dispositivos incorporan un sensor de temperatura que xera un volumetage (VTS) que varía linealmente coa temperatura. Este sensor de temperatura está conectado internamente a ADC2_INP12 e pode medir a temperatura ambiente do dispositivo nun rango de 40 a +125 °C cunha precisión de ±2 %.
O sensor de temperatura ten unha boa linealidade, pero debe calibrarse para obter unha boa precisión xeral da medición da temperatura. Como o desprazamento do sensor de temperatura varía dun chip a outro debido á variación do proceso, o sensor de temperatura interno non calibrado é axeitado para aplicacións que só detectan cambios de temperatura. Para mellorar a precisión da medición do sensor de temperatura, ST calibra cada dispositivo individualmente de fábrica. ST almacena os datos de calibración de fábrica do sensor de temperatura na área OTP, á que se pode acceder en modo de só lectura.
3.19
Sensor de temperatura dixital (DTS)
Os dispositivos incorporan un sensor de temperatura de saída de frecuencia. O DTS conta a frecuencia baseándose no LSE ou PCLK para proporcionar a información de temperatura.
Admítense as seguintes funcións: · xeración de interrupcións por limiar de temperatura · xeración de sinal de activación por limiar de temperatura
3.20
Nota:
Operación VBAT
O dominio de alimentación VBAT contén o RTC, os rexistros de copia de seguridade e a SRAM de copia de seguridade.
Para optimizar a duración da batería, este dominio de potencia é subministrado por VDD cando está dispoñible ou polo vol.tagAplícase no pin VBAT (cando non hai subministración VDD). A alimentación VBAT conmuta cando o PDR detecta que o VDD caeu por debaixo do nivel do PDR.
O voltagA alimentación e no pin VBAT pode ser proporcionada por unha batería externa, un supercondensador ou directamente por VDD. Neste último caso, o modo VBAT non é funcional.
A operación VBAT actívase cando VDD non está presente.
Ningún destes eventos (interrupcións externas, TAMP evento ou alarma/eventos RTC) poden restaurar directamente a subministración VDD e forzar o dispositivo a saír da operación VBAT. Non obstante, TAMP Os eventos de alarma/eventos RTC pódense usar para xerar un sinal a un circuíto externo (normalmente un PMIC) que pode restaurar a subministración VDD.
DS13875 Rev 5
33/219
48
Final funcionalview
STM32MP133C/F
3.21
Voltagbúfer de referencia e (VREFBUF)
Os dispositivos incorporan un volumetage tampón de referencia que se pode usar como volumetagreferencia para os ADC, e tamén como volumetagreferencia para compoñentes externos a través do pin VREF+. VREFBUF pode ser seguro. O VREFBUF interno admite catro voltages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Un voltaxe externotagA referencia pódese proporcionar a través do pin VREF+ cando o VREFBUF interno está desactivado.
Figura 4. Voltagbuffer de referencia
VREFINT
+
–
VREF+
VSSA
MSv64430V1
3.22
Filtro dixital para modulador sigma-delta (DFSDM)
Os dispositivos incorporan un DFSDM con soporte para dous módulos de filtros dixitais e catro canles serie de entrada externas (transceptores) ou, alternativamente, catro entradas paralelas internas.
O DFSDM conecta moduladores externos ao dispositivo e realiza un filtrado dixital dos fluxos de datos recibidos. Os moduladores utilízanse para converter sinais analóxicos en fluxos serie-dixitais que constitúen as entradas do DFSDM.
O DFSDM tamén pode conectar micrófonos PDM (modulación de densidade de pulso) e realizar a conversión e filtrado de PDM a PCM (acelerado por hardware). O DFSDM inclúe entradas de fluxo de datos paralelos opcionais desde os ADC ou desde a memoria do dispositivo (mediante transferencias DMA/CPU a DFSDM).
Os transceptores DFSDM admiten varios formatos de interface serie (para admitir varios moduladores). Os módulos de filtro dixital DFSDM realizan o procesamento dixital segundo os parámetros de filtro definidos polo usuario cunha resolución ADC final de ata 24 bits.
34/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
O periférico DFSDM admite: · Catro canles serie dixitais de entrada multiplexadas:
Interface SPI configurable para conectar varios moduladores Interface de 1 cable codificada en Manchester configurable Entrada de micrófono PDM (modulación de densidade de pulsos) Frecuencia máxima de reloxo de entrada de ata 20 MHz (10 MHz para codificación Manchester) Saída de reloxo para moduladores (0 a 20 MHz) · Entradas alternativas de catro canles paralelas dixitais internas (ata 16 bits de resolución de entrada): fontes internas: datos ADC ou fluxos de datos de memoria (DMA) · Dous módulos de filtro dixital con procesamento de sinal dixital axustable: Filtro Sincx: orde/tipo de filtro (1 a 5), oversampintegrador da proporción ling (1 a 1024): oversamprelación de ling (1 a 256) · Resolución de datos de saída de ata 24 bits, formato de datos de saída con signo · Corrección automática de desprazamento de datos (desprazamento almacenado no rexistro polo usuario) · Conversión continua ou única · Inicio da conversión activado por: activación por software temporizadores internos eventos externos inicio da conversión sincronicamente co primeiro módulo de filtro dixital (DFSDM) · Garda de seguridade analóxico con: rexistros de limiar de datos de baixo e alto valor filtro dixital Sincx configurable dedicado (orde = 1 a 3,
oversamprelación ling = 1 a 32) entrada de datos de saída finais ou de canles serie dixitais de entrada seleccionadas monitorización continua independente da conversión estándar · Detector de curtocircuíto para detectar valores de entrada analóxica saturados (rango inferior e superior): contador de ata 8 bits para detectar de 1 a 256 0 ou 1 consecutivos no fluxo de datos serie monitorización continua de cada canle serie de entrada · Xeración de sinal de interrupción no evento de vixilancia analóxica ou no evento de detector de curtocircuíto · Detector de extremos: almacenamento de valores mínimos e máximos dos datos de conversión finais actualizados por software · Capacidade DMA para ler os datos de conversión finais · Interrupcións: fin da conversión, sobrecarga, vixilancia analóxica, curtocircuíto, ausencia do reloxo da canle serie de entrada · Conversións "regulares" ou "inxectadas": as conversións "regulares" pódense solicitar en calquera momento ou mesmo en modo continuo
sen ter ningún impacto no momento das conversións "inxectadas" conversións "inxectadas" para un momento preciso e con alta prioridade de conversión
DS13875 Rev 5
35/219
48
Final funcionalview
STM32MP133C/F
3.23
Xerador de números aleatorios verdadeiros (RNG)
Os dispositivos incorporan un xerador de números aleatorios que entrega números aleatorios de 32 bits xerados por un circuíto analóxico integrado.
O RNG pódese definir (en ETZPC) como accesible só por software seguro.
O verdadeiro RNG conéctase aos periféricos AES e PKA protexidos a través dun bus dedicado (non lexible pola CPU).
3.24
Procesadores criptográficos e hash (CRYP, SAES, PKA e HASH)
Os dispositivos incorporan un procesador criptográfico que admite os algoritmos criptográficos avanzados que normalmente se requiren para garantir a confidencialidade, a autenticación, a integridade dos datos e o non repudio ao intercambiar mensaxes cun interlocutor.
Os dispositivos tamén incorporan unha clave AES segura de 128 e 256 bits (SAES) dedicada e resistente a DPA, e un acelerador de cifrado/descifrado por hardware PKA, cun bus de hardware dedicado ao que non se pode acceder desde a CPU.
Principais características de CRYP: · DES/TDES (estándar de cifrado de datos/estándar de cifrado triplo de datos): ECB (cifrado electrónico
libro de códigos) e algoritmos de encadeamento CBC (cadea de bloques cifrados), clave de 64, 128 ou 192 bits · AES (estándar de cifrado avanzado): algoritmos de encadeamento ECB, CBC, GCM, CCM e CTR (modo contador), clave de 128, 192 ou 256 bits
Características principais de Universal HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algoritmos HASH seguros) · HMAC
O acelerador criptográfico admite a xeración de solicitudes DMA.
CRYP, SAES, PKA e HASH pódense definir (en ETZPC) como accesibles só por software seguro.
3.25
Arranque, seguridade e control OTP (BSEC)
O BSEC (inicio, seguridade e control OTP) ten como obxectivo controlar unha caixa de fusibles OTP (programable unha soa vez), que se usa para o almacenamento non volátil integrado para a configuración do dispositivo e os parámetros de seguridade. Algunhas partes do BSEC deben configurarse como accesibles só mediante software seguro.
A BSEC pode usar palabras OTP para o almacenamento de HWKEY de 256 bits para SAES (AES seguro).
36/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.26
Temporizadores e cans de vixilancia
Os dispositivos inclúen dous temporizadores de control avanzado, dez temporizadores de propósito xeral (dos cales sete son seguros), dous temporizadores básicos, cinco temporizadores de baixo consumo, dous vixilantes e catro temporizadores de sistema en cada Cortex-A7.
Todos os contadores do temporizador pódense conxelar no modo de depuración.
A táboa seguinte compara as características dos temporizadores de control avanzado, de uso xeral, básicos e de baixo consumo.
Tipo de temporizador
Temporizador
Táboa 4. Comparación de funcións de temporizador
Contrarresolución
ción
Tipo de contador
Factor de preescalador
Xeración de solicitudes DMA
Capturar/comparar canles
Saída complementaria
Interface máxima
reloxo (MHz)
Máx
temporizador
reloxo (MHz)(1)
TIM1 avanzado, TIM8 de control
16 bits
Arriba, calquera enteiro descendente, entre 1 arriba/abaixo e 65536
Si
TIM2 TIM5
32 bits
Arriba, calquera enteiro descendente, entre 1 arriba/abaixo e 65536
Si
TIM3 TIM4
16 bits
Arriba, calquera enteiro descendente, entre 1 arriba/abaixo e 65536
Si
Calquera número enteiro
TIM12(2) de 16 bits
Entre 1
Non
Xeral
e 65536
propósito
TIM13(2) TIM14(2)
16 bits
Calquera número enteiro entre 1
e 65536
Non
Calquera número enteiro
TIM15(2) de 16 bits
Entre 1
Si
e 65536
TIM16(2) TIM17(2)
16 bits
Calquera número enteiro entre 1
e 65536
Si
Básico
TIM6, TIM7
16 bits
Calquera número enteiro entre 1
e 65536
Si
LPTIM1,
Baixa potencia
LPTIM2(2), LPTIM3(2),
LPTIM4,
16 bits
1, 2, 4, 8, Arriba 16, 32, 64,
128
Non
LPTIM5
6
4
104.5
209
4
Non
104.5
209
4
Non
104.5
209
2
Non
104.5
209
1
Non
104.5
209
2
1
104.5
209
1
1
104.5
209
0
Non
104.5
209
1 (3)
Non
104.5 104.5
1. O reloxo máximo do temporizador é de ata 209 MHz dependendo do bit TIMGxPRE no RCC. 2. Temporizador protexible. 3. Non hai canle de captura en LPTIM.
DS13875 Rev 5
37/219
48
Final funcionalview
STM32MP133C/F
3.26.1 3.26.2 3.26.3
Temporizadores de control avanzado (TIM1, TIM8)
Os temporizadores de control avanzado (TIM1, TIM8) pódense considerar como xeradores de PWM trifásicos multiplexados en 6 canles. Teñen saídas PWM complementarias con tempos mortos inseridos programables. Tamén se poden considerar como temporizadores completos de propósito xeral. Os seus catro canles independentes pódense usar para: · captura de entrada · comparación de saída · xeración de PWM (modos aliñados no bordo ou no centro) · saída en modo dun pulso
Se se configuran como temporizadores estándar de 16 bits, teñen as mesmas características que os temporizadores de propósito xeral. Se se configuran como xeradores PWM de 16 bits, teñen capacidade de modulación completa (0-100 %).
O temporizador de control avanzado pode funcionar xunto cos temporizadores de uso xeral a través da función de ligazón do temporizador para a sincronización ou a encadenación de eventos.
TIM1 e TIM8 admiten a xeración independente de solicitudes DMA.
Temporizadores de uso xeral (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Hai dez temporizadores de propósito xeral sincronizables integrados nos dispositivos STM32MP133C/F (véxase a Táboa 4 para ver as diferenzas). · TIM2, TIM3, TIM4, TIM5
Os TIM 2 e TIM5 baséanse nun contador ascendente/descendente de recarga automática de 32 bits e un preescalador de 16 bits, mentres que os TIM3 e os TIM4 baséanse nun contador ascendente/descendente de recarga automática de 16 bits e un preescalador de 16 bits. Todos os temporizadores contan con catro canles independentes para a captura/comparación de entradas/saídas, PWM ou saída en modo dun pulso. Isto proporciona ata 16 capturas/comparacións de entradas/PWM nos paquetes máis grandes. Estes temporizadores de propósito xeral poden funcionar xuntos ou cos outros temporizadores de propósito xeral e os temporizadores de control avanzado TIM1 e TIM8, a través da función de ligazón do temporizador para a sincronización ou o encadeamento de eventos. Calquera destes temporizadores de propósito xeral pódese usar para xerar saídas PWM. Os TIM2, TIM3, TIM4 e TIM5 teñen xeración de solicitudes DMA independentes. Son capaces de manexar sinais de codificador en cuadratura (incremental) e as saídas dixitais dun a catro sensores de efecto Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Estes temporizadores baséanse nun contador ascendente de recarga automática de 16 bits e un preescalador de 16 bits. TIM13, TIM14, TIM16 e TIM17 presentan un canal independente, mentres que TIM12 e TIM15 teñen dous canais independentes para captura de entrada/comparación de saída, PWM ou saída en modo dun pulso. Pódense sincronizar cos temporizadores de propósito xeral con todas as funcións TIM2, TIM3, TIM4 e TIM5 ou usarse como bases de tempo sinxelas. Cada un destes temporizadores pódese definir (en ETZPC) como accesible só por software seguro.
Temporizadores básicos (TIM6 e TIM7)
Estes temporizadores úsanse principalmente como unha base de tempo xenérica de 16 bits.
TIM6 e TIM7 admiten a xeración independente de solicitudes DMA.
38/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.26.4
3.26.5 3.26.6
Temporizadores de baixo consumo (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Cada temporizador de baixo consumo ten un reloxo independente e tamén funciona en modo de parada se está sincronizado por LSE, LSI ou un reloxo externo. Un LPTIMx pode espertar o dispositivo desde o modo de parada.
Estes temporizadores de baixo consumo admiten as seguintes características: · Contador ascendente de 16 bits con rexistro de autorrecarga de 16 bits · Rexistro de comparación de 16 bits · Saída configurable: pulso, PWM · Modo continuo/dun só disparo · Disparo de entrada por software/hardware seleccionable · Fonte de reloxo seleccionable:
fonte de reloxo interna: reloxo LSE, LSI, HSI ou APB fonte de reloxo externa a través da entrada LPTIM (funcionando mesmo sen reloxo interno
fonte en funcionamento, usada pola aplicación de contador de pulsos) · Filtro de erro dixital programable · Modo codificador
LPTIM2 e LPTIM3 pódense definir (en ETZPC) como accesibles só por software seguro.
Organismos de control independentes (IWDG1, IWDG2)
Un vixilante independente baséase nun contador descendente de 12 bits e un preescalador de 8 bits. Está sincronizado cun RC (LSI) interno independente de 32 kHz e, como funciona independentemente do reloxo principal, pode funcionar nos modos de parada e espera. O IWDG pódese usar como vixilante para reiniciar o dispositivo cando se produce un problema. É configurable por hardware ou software a través dos bytes de opción.
IWDG1 pódese definir (en ETZPC) como accesible só por software seguro.
Temporizadores xenéricos (Cortex-A7 CNT)
Os temporizadores xenéricos de Cortex-A7 integrados dentro de Cortex-A7 aliméntanse do valor da xeración de temporización do sistema (STGEN).
O procesador Cortex-A7 proporciona os seguintes temporizadores: · temporizador físico para uso en modos seguros e non seguros
Os rexistros do temporizador físico están almacenados para proporcionar copias seguras e non seguras. · temporizador virtual para uso en modos non seguros · temporizador físico para uso en modo hipervisor
Os temporizadores xenéricos non son periféricos mapeados na memoria e só son accesibles mediante instrucións específicas do coprocesador Cortex-A7 (cp15).
3.27
Xeración de temporizadores do sistema (STGEN)
A xeración de temporización do sistema (STGEN) xera un valor de contaxe de tempo que proporciona unha información consistente view de tempo para todos os temporizadores xenéricos Cortex-A7.
DS13875 Rev 5
39/219
48
Final funcionalview
STM32MP133C/F
A xeración de temporización do sistema ten as seguintes características clave: · 64 bits de ancho para evitar problemas de subscrición · Comezar desde cero ou un valor programable · Interface de control APB (STGENC) que permite gardar e restaurar o temporizador
en eventos de apagado · Interface APB de só lectura (STGENR) que permite que o valor do temporizador sexa lido por persoas que non son
software seguro e ferramentas de depuración · Incremento do valor do temporizador que se pode deter durante a depuración do sistema
O STGENC pódese definir (en ETZPC) como accesible só por software seguro.
3.28
Reloxo en tempo real (RTC)
O RTC proporciona un espertador automático para xestionar todos os modos de baixo consumo. O RTC é un temporizador/contador BCD independente e proporciona un reloxo/calendario de hora do día con interrupcións de alarma programables.
O RTC inclúe tamén un indicador de activación programable periódico con capacidade de interrupción.
Dous rexistros de 32 bits conteñen os segundos, minutos, horas (formato de 12 ou 24 horas), día (día da semana), data (día do mes), mes e ano, expresados en formato decimal codificado en binario (BCD). O valor dos subsegundos tamén está dispoñible en formato binario.
O modo binario é compatible para facilitar a xestión dos controladores de software.
As compensacións para os meses de 28, 29 (ano bisesto), 30 e 31 días realízanse automaticamente. Tamén se pode realizar a compensación do horario de verán.
Os rexistros adicionais de 32 bits conteñen os subsegundos, segundos, minutos, horas, día e data da alarma programables.
Hai dispoñible unha función de calibración dixital para compensar calquera desviación na precisión do oscilador de cristal.
Despois do restablecemento do dominio de copia de seguridade, todos os rexistros RTC están protexidos contra posibles accesos de escritura parasitos e protexidos mediante acceso seguro.
Mentres o volume de subministracióntagSe e permanece dentro do rango de funcionamento, o RTC nunca se detén, independentemente do estado do dispositivo (modo de funcionamento, modo de baixo consumo ou reinicio insuficiente).
As principais características do RTC son as seguintes: · Calendario con subsegundos, segundos, minutos, horas (formato de 12 ou 24), día (día de
(semana), data (día do mes), mes e ano · Compensación do horario de verán programable por software · Alarma programable con función de interrupción. A alarma pode ser activada por calquera
combinación dos campos do calendario. · Unidade de activación automática que xera un indicador periódico que activa unha activación automática
interrupción · Detección de reloxo de referencia: pódese usar un segundo reloxo de fonte máis preciso (50 ou 60 Hz)
usado para mellorar a precisión do calendario. · Sincronización precisa cun reloxo externo mediante a función de desprazamento subsegundado · Circuíto de calibración dixital (corrección periódica do contador): precisión de 0.95 ppm, obtida nun
xanela de calibración de varios segundos
40/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
· Timestamp función para gardar eventos · Almacenamento de SWKEY en rexistros de copia de seguridade RTC con acceso directo ao bus a SAE (non
lexible pola CPU) · Interrupcións/eventos enmascarables:
Alarma A Alarma B Interrupción de espertar Temporizaciónamp · Compatibilidade con TrustZone: Alarma A, alarma B, temporizador de espertador e temporizador totalmente protexibles por RTCamp individual seguro ou non seguro
calibración RTC da configuración feita en configuración segura en configuración non segura
3.29
Tamper e rexistros de copia de seguridade (TAMP)
Os rexistros de copia de seguridade de 32 x 32 bits consérvanse en todos os modos de baixo consumo e tamén no modo VBAT. Pódense usar para almacenar datos confidenciais xa que o seu contido está protexido por polo menosampcircuito de detección er
Sete tamppines de entrada e cinco tampOs pines de saída están dispoñibles para protección anti-tampdetección de er. O t externoampOs pines pódense configurar para detección de bordos, bordo e nivel, detección de nivel con filtrado ou detección activa.ampque aumenta o nivel de seguridade comprobando automaticamente que o tampOs pines non están abertos nin en curtocircuíto externamente.
TAMP características principais · 32 rexistros de copia de seguridade (TAMP_BKPxR) implementado no dominio RTC que permanece
acendido por VBAT cando a alimentación VDD está desactivada · 12 tamper pines dispoñibles (sete entradas e cinco saídas) · Calquera tampA detección pode xerar un tempo RTCamp evento. · Calquera tampA detección er borra os rexistros de copia de seguridade. · Soporte de TrustZone:
TampConfiguración segura ou non segura. A copia de seguridade rexistra a configuración en tres áreas de tamaño configurable:
. unha área segura de lectura/escritura . unha área non segura de lectura/escritura . unha área non segura de lectura/escritura · Contador monótono
3.30
Interfaces de circuítos interintegrados (I2C1, I2C2, I2C3, I2C4, I2C5)
Os dispositivos incorporan cinco interfaces I2C.
A interface do bus I2C xestiona as comunicacións entre o STM32MP133C/F e o bus serie I2C. Controla toda a secuenciación, o protocolo, o arbitraxe e a temporización específicos do bus I2C.
DS13875 Rev 5
41/219
48
Final funcionalview
STM32MP133C/F
O periférico I2C admite: · Compatibilidade coa especificación do bus I2C e o manual do usuario rev. 5:
Modos escravo e mestre, capacidade multimestre Modo estándar (Sm), cunha taxa de bits de ata 100 kbit/s Modo rápido (Fm), cunha taxa de bits de ata 400 kbit/s Modo rápido Plus (Fm+), cunha taxa de bits de ata 1 Mbit/s e saída de unidade de 20 mA E/S Modo de direccionamento de 7 e 10 bits, varios enderezos escravos de 7 bits Tempos de configuración e espera programables Extensión de reloxo opcional · Compatibilidade coa especificación do bus de xestión do sistema (SMBus) rev 2.0: Xeración e verificación de PEC (comprobación de erros de paquetes) de hardware con ACK
Control Compatibilidade co protocolo de resolución de enderezos (ARP) Alerta SMBus · Compatibilidade coa especificación do protocolo de xestión do sistema de enerxía (PMBusTM) rev 1.1 · Reloxo independente: unha selección de fontes de reloxo independentes que permiten que a velocidade de comunicación I2C sexa independente da reprogramación PCLK · Activación desde o modo de parada ao coincidir o enderezo · Filtros de ruído analóxico e dixital programables · Búfer de 1 byte con capacidade DMA
I2C3, I2C4 e I2C5 pódense definir (en ETZPC) como accesibles só por software seguro.
3.31
Transmisor receptor asíncrono universal síncrono (USART1, USART2, USART3, USART6 e UART4, UART5, UART7, UART8)
Os dispositivos teñen catro transmisores receptores síncronos universais integrados (USART1, USART2, USART3 e USART6) e catro transmisores receptores asíncronos universais (UART4, UART5, UART7 e UART8). Consulta a táboa seguinte para obter un resumo das características de USARTx e UARTx.
Estas interfaces proporcionan comunicación asíncrona, compatibilidade con IrDA SIR ENDEC, modo de comunicación multiprocesador, modo de comunicación semidúplex dun só cable e teñen capacidade de mestre/escravo LIN. Ofrecen xestión de hardware dos sinais CTS e RTS e activación de controladores RS485. Son capaces de comunicarse a velocidades de ata 13 Mbit/s.
USART1, USART2, USART3 e USART6 tamén ofrecen modo de tarxeta intelixente (compatible coa norma ISO 7816) e capacidade de comunicación de tipo SPI.
Todos os USART teñen un dominio de reloxo independente do reloxo da CPU, o que permite que o USARTx esperte o STM32MP133C/F desde o modo de parada usando velocidades de transmisión de ata 200 kbaudios. Os eventos de espertar desde o modo de parada son programables e poden ser:
· detección de bits de inicio
· calquera trama de datos recibida
· un marco de datos programado específico
42/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
Todas as interfaces USART poden ser atendidas polo controlador DMA.
Táboa 5. Características de USART/UART
Modos/características USART (1)
USART1/2/3/6
UART4/5/7/8
Control de fluxo de hardware para módem
X
X
Comunicación continua mediante DMA
X
X
Comunicación multiprocesador
X
X
Modo SPI síncrono (mestre/escravo)
X
–
Modo de tarxeta intelixente
X
–
Comunicación semidúplex dun só cable, bloque IrDA SIR ENDEC
X
X
X
X
Modo LIN
X
X
Dominio de reloxo dual e activación desde o modo de baixo consumo
X
X
Interrupción do tempo de espera do receptor Comunicación Modbus
X
X
X
X
Detección de velocidade de transmisión automática
X
X
Activación do controlador
X
X
Lonxitude dos datos USART
7, 8 e 9 bits
1. X = compatible.
USART1 e USART2 pódense definir (en ETZPC) como accesibles só por software seguro.
3.32
Interfaces periféricas serie (SPI1, SPI2, SPI3, SPI4, SPI5) interfaces de son interintegradas (I2S1, I2S2, I2S3, I2S4)
Os dispositivos contan con ata cinco SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 e SPI5) que permiten a comunicación a ata 50 Mbit/s nos modos mestre e escravo, nos modos semidúplex, dúplex completo e simplex. O preescalador de 3 bits proporciona oito frecuencias de modo mestre e a trama é configurable de 4 a 16 bits. Todas as interfaces SPI admiten o modo de pulso NSS, o modo TI, o cálculo CRC por hardware e a multiplicación de FIFO de recepción e transmisión integrados de 8 bits con capacidade DMA.
I2S1, I2S2, I2S3 e I2S4 están multiplexados con SPI1, SPI2, SPI3 e SPI4. Poden funcionar en modo mestre ou escravo, en modos de comunicación full-duplex e half-duplex e poden configurarse para funcionar cunha resolución de 16 ou 32 bits como canle de entrada ou saída. AudioampAdmítense frecuencias de ling de 8 kHz a 192 kHz. Todas as interfaces I2S admiten múltiples FIFO de recepción e transmisión integrados de 8 bits con capacidade DMA.
SPI4 e SPI5 pódense definir (en ETZPC) como accesibles só por software seguro.
3.33
Interfaces de audio en serie (SAI1, SAI2)
Os dispositivos incorporan dous SAI que permiten o deseño de moitos protocolos de audio estéreo ou mono.
DS13875 Rev 5
43/219
48
Final funcionalview
STM32MP133C/F
como I2S, LSB ou MSB-xustificado, PCM/DSP, TDM ou AC'97. Hai dispoñible unha saída SPDIF cando o bloque de audio está configurado como transmisor. Para lograr este nivel de flexibilidade e reconfigurabilidade, cada SAI contén dous subbloques de audio independentes. Cada bloque ten o seu propio xerador de reloxo e controlador de liña de E/S. AudioampAdmítense frecuencias de audio de ata 192 kHz. Ademais, pódense soportar ata oito micrófonos grazas a unha interface PDM integrada. O SAI pode funcionar en configuración mestre ou escravo. Os subbloques de audio poden ser receptores ou transmisores e poden funcionar de forma síncrona ou asíncrona (con respecto ao outro). O SAI pódese conectar con outros SAI para funcionar de forma síncrona.
3.34
Interface do receptor SPDIF (SPDIFRX)
O SPDIFRX está deseñado para recibir un fluxo S/PDIF que cumpre coas normas IEC-60958 e IEC-61937. Estas normas admiten fluxos estéreo sinxelos de ata altaampvelocidade de saída e son envolvente multicanle comprimido, como os definidos por Dolby ou DTS (ata 5.1).
As principais características do SPDIFRX son as seguintes: · Ata catro entradas dispoñibles · Detección automática da taxa de símbolos · Taxa máxima de símbolos: 12.288 MHz · Transmisión estéreo de 32 a 192 kHz compatible · Compatibilidade con audio IEC-60958 e IEC-61937, aplicacións de consumo · Xestión de bits de paridade · Comunicación mediante DMA para audioamples · Comunicación mediante DMA para control e información de canle de usuario · Capacidades de interrupción
O receptor SPDIFRX proporciona todas as funcións necesarias para detectar a taxa de símbolos e descodificar o fluxo de datos entrante. O usuario pode seleccionar a entrada SPDIF desexada e, cando hai un sinal válido dispoñible, o SPDIFRX volve aampprocesa o sinal entrante, descodifica o fluxo Manchester e recoñece elementos de tramas, subtramas e bloques. O SPDIFRX entrega á CPU datos descodificados e as bandeiras de estado asociadas.
O SPDIFRX tamén ofrece un sinal chamado spdif_frame_sync, que alterna á taxa de subframes S/PDIF que se usa para calcular a s exacta.amptaxa le para algoritmos de deriva do reloxo.
3.35
Interfaces MultiMediaCard de entrada/saída dixital segura (SDMMC1, SDMMC2)
Dúas interfaces MultiMediaCard de entrada/saída dixital segura (SDMMC) proporcionan unha interface entre o bus AHB e as tarxetas de memoria SD, as tarxetas SDIO e os dispositivos MMC.
As características da SDMMC inclúen o seguinte: · Conformidade coa especificación do sistema Embedded MultiMediaCard versión 5.1
Compatibilidade da tarxeta con tres modos de bus de datos diferentes: 1 bit (predeterminado), 4 bits e 8 bits
44/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
(Velocidade SDMMC_CK de HS200 limitada á velocidade máxima de E/S permitida) (HS400 non é compatible)
· Total compatibilidade con versións anteriores de MultiMediaCards (compatibilidade con versións anteriores)
· Cumprimento total das especificacións da tarxeta de memoria SD versión 4.1 (velocidade SDR104 SDMMC_CK limitada á velocidade máxima de E/S permitida, non se admiten o modo SPI nin o modo UHS-II)
· Cumprimento total da especificación da tarxeta SDIO versión 4.0. Compatibilidade da tarxeta con dous modos de bus de datos diferentes: 1 bit (predeterminado) e 4 bits (velocidade SDR104 SDMMC_CK limitada á velocidade máxima de E/S permitida, non se admiten o modo SPI nin o modo UHS-II)
· Transferencia de datos de ata 208 Mbyte/s para o modo de 8 bits (dependendo da velocidade máxima de E/S permitida)
· A saída de datos e comandos permite que os sinais controlen controladores bidireccionais externos
· Controlador DMA dedicado integrado na interface do host SDMMC, que permite transferencias de alta velocidade entre a interface e a SRAM
· Compatibilidade con listas enlazadas IDMA
· Fontes de alimentación dedicadas, VDDSD1 e VDDSD2 para SDMMC1 e SDMMC2 respectivamente, eliminando a necesidade de inserir un cambiador de nivel na interface da tarxeta SD no modo UHS-I
Só algúns GPIO para SDMMC1 e SDMMC2 están dispoñibles nun pin de alimentación VDDSD1 ou VDDSD2 dedicado. Estes forman parte dos GPIO de arranque predeterminados para SDMMC1 e SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Pódense identificar na táboa de funcións alternativas mediante sinais cun sufixo "_VSD1" ou "_VSD2".
Cada SDMMC está acoplado a un bloque de retardo (DLYBSD) que permite a compatibilidade cunha frecuencia de datos externos superior a 100 MHz.
Ambas as interfaces SDMMC teñen portos de configuración protexibles.
3.36
Rede de área de controlador (FDCAN1, FDCAN2)
O subsistema de rede de área de controlador (CAN) consta de dous módulos CAN, unha memoria RAM de mensaxes compartida e unha unidade de calibración do reloxo.
Ambos módulos CAN (FDCAN1 e FDCAN2) cumpren coa norma ISO 11898-1 (especificación do protocolo CAN versión 2.0 parte A, B) e coa especificación do protocolo CAN FD versión 1.0.
Unha memoria RAM de mensaxes de 10 Kbytes implementa filtros, FIFO de recepción, búferes de recepción, FIFO de eventos de transmisión e búferes de transmisión (ademais de disparadores para TTCAN). Esta RAM de mensaxes compártese entre os dous módulos FDCAN1 e FDCAN2.
A unidade de calibración do reloxo común é opcional. Pode empregarse para xerar un reloxo calibrado tanto para FDCAN1 como para FDCAN2 a partir do oscilador RC interno do HSI e do PLL, avaliando as mensaxes CAN recibidas polo FDCAN1.
DS13875 Rev 5
45/219
48
Final funcionalview
STM32MP133C/F
3.37
Host de alta velocidade de bus serie universal (USBH)
Os dispositivos integran un host USB de alta velocidade (ata 480 Mbit/s) con dous portos físicos. O USBH admite operacións de baixa e alta velocidade (OHCI) e alta velocidade (EHCI) de forma independente en cada porto. Integra dous transceptores que se poden usar para operacións de baixa velocidade (1.2 Mbit/s), alta velocidade (12 Mbit/s) ou alta velocidade (480 Mbit/s). O segundo transceptor de alta velocidade compártese co OTG de alta velocidade.
O USBH cumpre coa especificación USB 2.0. Os controladores USBH requiren reloxos dedicados xerados por un PLL dentro do PHY de alta velocidade USB.
3.38
USB de alta velocidade para levar (OTG)
Os dispositivos incorporan un dispositivo/host/periférico OTG USB OTG de alta velocidade (ata 480 Mbit/s). O OTG admite operacións de velocidade completa e alta. O transceptor para operacións de alta velocidade (480 Mbit/s) compártese co segundo porto do host USB.
O USB OTG HS cumpre coa especificación USB 2.0 e coa especificación OTG 2.0. Ten unha configuración de punto final configurable por software e admite suspensión/reanudación. Os controladores USB OTG requiren un reloxo dedicado de 48 MHz que é xerado por un PLL dentro do RCC ou dentro do PHY de alta velocidade USB.
As principais características do USB OTG HS indícanse a continuación: · Tamaño FIFO combinado de recepción e transmisión de 4 Kbyte con tamaño FIFO dinámico · Compatibilidade con SRP (protocolo de solicitude de sesión) e HNP (protocolo de negociación do host) · Oito puntos finais bidireccionais · 16 canles de host con compatibilidade con saída periódica · Software configurable para os modos de funcionamento OTG1.3 e OTG2.0 · Compatibilidade con USB 2.0 LPM (xestión de enerxía de enlace) · Compatibilidade coa revisión 1.2 da especificación de carga da batería · Compatibilidade con HS OTG PHY · DMA USB interno · HNP/SNP/IP no interior (sen necesidade de ningunha resistencia externa) · Para os modos OTG/Host, necesítase un interruptor de alimentación no caso de que os dispositivos alimentados por bus estean...
conectado.
O porto de configuración USB OTG pode ser seguro.
46/219
DS13875 Rev 5
STM32MP133C/F
Final funcionalview
3.39
Interfaces MAC Gigabit Ethernet (ETH1, ETH2)
Os dispositivos proporcionan dous controladores de acceso ao medio gigabit (GMAC) compatibles con IEEE-802.3-2002 para comunicacións LAN Ethernet a través dunha interface independente do medio (MII) estándar da industria, unha interface independente do medio reducida (RMII) ou unha interface independente do medio gigabit reducida (RGMII).
Os dispositivos requiren un dispositivo de interface física (PHY) externo para conectarse ao bus LAN físico (par trenzado, fibra, etc.). O PHY conéctase ao porto do dispositivo mediante 17 sinais para MII, 7 sinais para RMII ou 13 sinais para RGMII, e pódese sincronizar usando os 25 MHz (MII, RMII, RGMII) ou 125 MHz (RGMII) do STM32MP133C/F ou do PHY.
Os dispositivos inclúen as seguintes características: · Modos de funcionamento e interfaces PHY
Taxas de transferencia de datos de 10, 100 e 1000 Mbit/s Compatibilidade con operacións full-duplex e half-duplex Interfaces MII, RMII e RGMII PHY · Control de procesamento Filtrado de paquetes multicapa: filtrado MAC na orixe (SA) e no destino (DA)
enderezo con filtro perfecto e hash, VLAN tagfiltrado baseado en con filtro perfecto e hash, filtrado de capa 3 no enderezo IP de orixe (SA) ou destino (DA), filtrado de capa 4 no porto de orixe (SP) ou destino (DP) Procesamento de dobre VLAN: inserción de ata dúas VLAN tags na vía de transmisión, tag filtrado na ruta de recepción Compatibilidade con IEEE 1588-2008/PTPv2 Admite estatísticas de rede con contadores RMON/MIB (RFC2819/RFC2665) · Procesamento de descarga de hardware Inserción ou eliminación de datos de preámbulo e inicio de trama (SFD) Motor de descarga de suma de comprobación de integridade para a cabeceira IP e a carga útil TCP/UDP/ICMP: cálculo e inserción da suma de comprobación de transmisión, cálculo e comparación da suma de comprobación de recepción Resposta automática á solicitude ARP co enderezo MAC do dispositivo Segmentación TCP: división automática de paquetes TCP de transmisión grandes en varios paquetes pequenos · Modo de baixo consumo Ethernet de baixo consumo (estándar IEEE 802.3az-2010) Detección de paquetes de activación remota e AMD Magic Packet™
Tanto ETH1 como ETH2 pódense programar como seguros. Cando son seguros, as transaccións a través da interface AXI son seguras e os rexistros de configuración só se poden modificar mediante accesos seguros.
DS13875 Rev 5
47/219
48
Final funcionalview
STM32MP133C/F
3.40
Infraestrutura de depuración
Os dispositivos ofrecen as seguintes funcións de depuración e rastrexo para apoiar o desenvolvemento de software e a integración de sistemas: · Depuración de puntos de interrupción · Rastrexo da execución de código · Instrumentación de software · JTAG porto de depuración · Porto de depuración de cable serie · Entrada e saída de activación · Porto de rastrexo · Compoñentes de depuración e rastrexo de Arm CoreSight
A depuración pódese controlar mediante un JTAG/porto de acceso á depuración por cable serie, empregando ferramentas de depuración estándar da industria.
Un porto de rastrexo permite capturar datos para o seu rexistro e análise.
Os sinais de autenticación da BSEC permiten un acceso de depuración a áreas seguras.
48/219
DS13875 Rev 5
STM32MP133C/F
Deseño de pines, descrición dos pines e funcións alternativas
4
Deseño de pines, descrición dos pines e funcións alternativas
Figura 5. Salto de LFBGA32 do STM133MP289C/F
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
A
VSS
PA9
PD10
PB7
PE7
PD5
PE8
PG4
PH9
PH13
PC7
PB9
PB14
PG6
PD2
PC9
VSS
B
PD3
PF5
PD14
PE12
PE1
PE9
PH14
PE10
PF1
PF3
PC6
PB15
PB4
PC10
PC12
DDR_DQ4 DDR_DQ0
C
PB6
PH12
PE14
PE13
PD8
PD12
PD15
VSS
PG7
PB5
PB3
VDDSD1
PF0
PC11
DDR_DQ1
DDR_ DQS0N
DDR_ DQS0P
D
PB8
PD6
VSS
PE11
PD1
PE0
PG0
PE15
PB12
PB10
VDDSD2
VSS
PE3
PC8
DDR_ DQM0
DDR_DQ5 DDR_DQ3
E
PG9
PD11
PA12
PD0
VSS
PA15
PD4
PD9
PF2
PB13
PH10
VDDQ_ DDR
DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5
DDR_ RESETN
F
PG10
PG5
PG8
PH2
PH8
VDDCPU
VDD
VDDCPU VDDCPU
VDD
VDD
VDDQ_ DDR
VSS
DDR_A13
VSS
DDR_A9
DDR_A2
G
PF9
PF6
PF10
PG15
PF8
VDD
VSS
VSS
VSS
VSS
VSS
VDDQ_ DDR
DDR_BA2 DDR_A7
DDR_A3
DDR_A0 DDR_BA0
H
PH11
PI3
PH7
PB2
PE4
VDDCPU
VSS
VDDCORE VDDCORE VDDCORE
VSS
VDDQ_ DDR
DDR_WEN
VSS
DDR_ODT DDR_CSN
DDR_ RASN
J
PD13
VBAT
PI2
VSS_PLL VDD_PLL VDDCPU
VSS
VDDCORE
VSS
VDDCORE
VSS
VDDQ_ DDR
VDDCORE DDR_A10
DDR_ CASN
DDR_ CLKP
DDR_ CLKN
K
PC14OSC32_IN
PC15OSC32_
FÓRA
VSS
PC13
PI1
VDD
VSS
VDDCORE VDDCORE VDDCORE
VSS
VDDQ_ DDR
DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12
L
PE2
PF4
PH6
PI0
PG3
VDD
VSS
VSS
VSS
VSS
VSS
VDDQ_ DDR
DDR_ATO
DDR_ DTO0
DDR_A8 DDR_BA1 DDR_A14
M
PF7
PA8
PG11
VDD_ANA VSS_ANA
VDD
VDD
VDD
VDD
VDD
VDD
VDDQ_ DDR
DDR_ VREF
DDR_A4
VSS
DDR_ DTO1
DDR_A6
N
PE6
PG1
PD7
VSS
PB11
PF13
VSSA
PA3
NJTRST
VSS_USB VDDA1V1_
HS
REG
VDDQ_ DDR
PWR_LP
DDR_ DQM1
DDR_ DQ10
DDR_DQ8 DDR_ZQ
P
PH0OSC_IN
PH1OSC_OUT
PA13
PF14
PA2
VREF-
VDDA
PG13
PG14
VDD3V3_ USBHS
VSS
PI5-BOOT1 VSS_PLL2 PWR_ON
DDR_ DQ11
DDR_ DQ13
DDR_DQ9
R
PG2
PH3
CPU_ACTIVADA
PA1
VSS
VREF+
PC5
VSS
VDD
PF15
VDDA1V8_ REG
PI6-BOOT2
VDD_PLL2
PH5
DDR_ DQ12
DDR_ DQS1N
DDR_ DQS1P
T
PG12
PA11
PC0
PF12
PC3
PF11
PB1
PA6
PE5
PDR_ACTIVADO USB_DP2
PA14
USB_DP1
BYPASS_ REG1V8
PH4
DDR_ DQ15
DDR_ DQ14
U
VSS
PA7
PA0
PA5
PA4
PC4
PB0
PC1
PC2
NRST
USB_DM2
USB_RREF
USB_DM1 PI4-BOOT0
PA10
PI7
VSS
MSv65067V5
A figura anterior mostra a parte superior do paquete view.
DS13875 Rev 5
49/219
97
Deseño de pines, descrición dos pines e funcións alternativas
STM32MP133C/F
Figura 6. Salto de bóla STM32MP133C/F TFBGA289
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
A
VSS
PD4
PE9
PG0
PD15
PE15
PB12
PF1
PC7
PC6
PF0
PB14
VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0
VSS
B
PE12
PD8
PE0
PD5
PD9
PH14
PF2
VSS
PF3
PB13
PB3
PE3
PC12
VSS
DDR_DQ1
DDR_ DQS0N
DDR_ DQS0P
C
PE13
PD1
PE1
PE7
VSS
VDD
PE10
PG7
PG4
PB9
PH10
PC11
PC8
DDR_DQ2
DDR_ DQM0
DDR_DQ3 DDR_DQ5
D
PF5
PA9
PD10
VDDCPU
PB7
VDDCPU
PD12
VDDCPU
PH9
VDD
PB15
VDD
VSS
VDDQ_ DDR
DDR_ RESETN
DDR_DQ7 DDR_DQ6
E
PD0
PE14
VSS
PE11
VDDCPU
VSS
PA15
VSS
PH13
VSS
PB4
VSS
VDDQ_ DDR
VSS
VDDQ_ DDR
VSS
DDR_A13
F
PH8
PA12
VDD
VDDCPU
VSS
VDDCORE
PD14
PE8
PB5
VDDCORE
PC10
VDDCORE
VSS
VDDQ_ DDR
DDR_A7
DDR_A5
DDR_A9
G
PD11
PH2
PB6
PB8
PG9
PD3
PH12
PG15
PD6
PB10
PD2
PC9
DDR_A2 DDR_BA2 DDR_A3
DDR_A0 DDR_ODT
H
PG5
PG10
PF8
VDDCPU
VSS
VDDCORE
PH11
PI3
PF9
PG6
BYPASS_ REG1V8
VDDCORE
VSS
VDDQ_ DDR
DDR_BA0 DDR_CSN DDR_WEN
J VDD_PLL VSS_PLL
PG8
PI2
VBAT
PH6
PF7
PA8
PF12
VDD
VDDA1V8_ REG
PA10
DDR_ VREF
DDR_ RASN
DDR_A10
VSS
DDR_ CASN
K
PE4
PF10
PB2
VDD
VSS
VDDCORE
PA13
PA1
PC4
NRST
VSS_PLL2 VDDCORE
VSS
VDDQ_ DDR
DDR_A15
DDR_ CLKP
DDR_ CLKN
L
PF6
VSS
PH7
VDD_ANA VSS_ANA
PG12
PA0
PF11
PE5
PF15
VDD_PLL2
PH5
DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14
M
PC14OSC32_IN
PC15OSC32_
FÓRA
PC13
VDD
VSS
PB11
PA5
PB0
VDDCORE
USB_RREF
PI6-BOOT2 VDDCORE
VSS
VDDQ_ DDR
DDR_A6
DDR_A8 DDR_BA1
N
PD13
VSS
PI0
PI1
PA11
VSS
PA4
PB1
VSS
VSS
PI5-BOOT1
VSS
VDDQ_ DDR
VSS
VDDQ_ DDR
VSS
DDR_ATO
P
PH0OSC_IN
PH1OSC_OUT
PF4
PG1
VSS
VDD
PC3
PC5
VDD
VDD
PI4-BOOT0
VDD
VSS
VDDQ_ DDR
DDR_A4 DDR_ZQ DDR_DQ8
R
PG11
PE6
PD7
PWR_ CPU_ACTIVADO
PA2
PA7
PC1
PA6
PG13
NJTRST
PA14
VSS
PWR_ON
DDR_ DQM1
DDR_ DQ12
DDR_ DQ11
DDR_DQ9
T
PE2
PH3
PF13
PC0
VSSA
VREF-
PA3
PG14
USB_DP2
VSS
VSS_ USBHS
USB_DP1
PH4
DDR_ DQ13
DDR_ DQ14
DDR_ DQS1P
DDR_ DQS1N
U
VSS
PG3
PG2
PF14
VDDA
VREF+
PDR_ACTIVADO
PC2
USB_DM2
VDDA1V1_ REG
VDD3V3_ USBHS
USB_DM1
PI7
A figura anterior mostra a parte superior do paquete view.
PWR_LP
DDR_ DQ15
DDR_ DQ10
VSS
MSv67512V3
50/219
DS13875 Rev 5
STM32MP133C/F
Deseño de pines, descrición dos pines e funcións alternativas
Figura 7. Salto de bóla STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 XNUMX
A
VSS
PA9
PE13 PE12
PD12
PG0
PE15
PG7
PH13
PF3
PB9
PF0
PC10 PC12
PC9
VSS
B
PD0
PE11
PF5
PA15
PD8
PE0
PE9
PH14
PE8
PG4
PF1
VSS
PB5
PC6
PB15 PB14
PE3
PC11
DDR_ DQ4
DDR_ DQ1
DDR_ DQ0
C
PB6
PD3
PE14 PD14
PD1
PB7
PD4
PD5
PD9
PE10 PB12
PH9
PC7
PB3
VDD SD2
PB4
PG6
PC8
PD2
DDR_ DDR_ DQS0P DQS0N
D
PB8
PD6
PH12
PD10
PE7
PF2
PB13
VSS
DDR_ DQ2
DDR_ DQ5
DDR_ DQM0
E
PH2
PH8
VSS
VSS
CPU VDD
PE1
PD15
CPU VDD
VSS
VDD
PB10
PH10
VDDQ_ DDR
VSS
VDD SD1
DDR_ DQ3
DDR_ DQ6
F
PF8
PG9
PD11 PA12
VSS
VSS
VSS
DDR_ DQ7
DDR_ A5
VSS
G
PF6
PG10
PG5
CPU VDD
H
PE4
PF10 PG15
PG8
J
PH7
PD13
PB2
PF9
CPU VDD
VSS
VDD
CPU VDD
NÚCLEO VDD
VSS
VDD
VSS
VDDQ_ DDR
VSS
VSS
VDD
VDD
VSS
NÚCLEO VDD
VSS
VDD
NÚCLEO VDD
VDDQ_ DDR
DDR_ A13
DDR_ A2
DDR_ A9
REINICIO DE DDR
N
DDR_ BA2
DDR_ A3
DDR_ A0
DDR_ A7
DDR_ BA0
DDR_ CSN
DDR_ ODT
K
VSS_ PLL
VDD_ PLL
PH11
CPU VDD
PC15-
L
VBAT OSC32 PI3
VSS
_FÓRA
PC14-
M
VSS OSC32 PC13
_IN
VDD
N
PE2
PF4
PH6
PI2
CPU VDD
NÚCLEO VDD
VSS
VDD
VSS
VSS
VSS
VSS
VSS
NÚCLEO VDD
VSS
VSS
NÚCLEO VDD
VSS
VSS
VSS
VSS
VSS
VDD
NÚCLEO VDD
VSS
VDD
NÚCLEO VDD
VDDQ_ DDR
VSS
VDDQ_ DDR
NÚCLEO VDD
VDDQ_ DDR
DDR_ WEN
DDR_ RASN
VSS
VSS
DDR_ A10
DDR_ CASN
DDR_ CLKN
VDDQ_ DDR
DDR_ A12
DDR_ CLKP
DDR_ A15
DDR_ A11
DDR_ A14
DDR_ CKE
DDR_ A1
P
PA8
PF7
PI1
PI0
VSS
VSS
DDR_ DTO1
DDR_ATO
DDR_ A8
DDR_ BA1
R
PG1
PG11
PH3
VDD
VDD
VSS
VDD
NÚCLEO VDD
VSS
VDD
NÚCLEO VDD
VSS
VDDQ_ DDR
VDDQ_ DDR
DDR_ A4
DDR_ ZQ
DDR_ A6
T
VSS
PE6
PH0OSC_IN
PA13
VSS
VSS
DDR_ VREF
DDR_ DQ10
DDR_ DQ8
VSS
U
PH1OSC_ SAÍDA
VSS_ ANA
VSS
VSS
VDD
VDDA VSSA
PA6
VSS
NÚCLEO VDD
VSS
VDD VDDQ_ NÚCLEO DDR
VSS
ALIMENTACIÓN_ACTIVADA
DDR_ DQ13
DDR_ DQ9
V
PD7
VDD_ ANA
PG2
PA7
VREF-
NJ TRST
VDDA1 V1_ REG
VSS
PWR_ DDR_ DDR_ LP DQS1P DQS1N
W
PWR_
PG3
CPU PG12_ PF13
PC0
ON
PC3 VREF+ PB0
PA3
PE5
VDD
USB_RREF
PA14
VDD 3V3_ USBHS
VDDA1 V8_ REG
VSS
BYPAS S_REG
1V8
PH5
DDR_ DQ12
DDR_ DQ11
DDR_ DQM1
Y
PA11
PF14
PA0
PA2
PA5
PF11
PC4
PB1
PC1
PG14
NRST
PF15
USB_ VSS_
PI6-
USB_
PI4-
VDD_
DM2 USBHS BOOT2 DP1 BOOT0 PLL2
PH4
DDR_ DQ15
DDR_ DQ14
AA
VSS
PB11
PA1
PF12
PA4
PC5
PG13
PC2
PDR_ ACTIVADO
USB_ DP2
PI5-
USB_
BOOT1 DM1
VSS_ PLL2
PA10
PI7
VSS
A figura anterior mostra a parte superior do paquete view.
MSv65068V5
DS13875 Rev 5
51/219
97
Deseño de pines, descrición dos pines e funcións alternativas
STM32MP133C/F
Táboa 6. Lenda / abreviaturas empregadas na táboa de indicación
Nome
Abreviatura
Definición
Nome do pin Tipo de pin
Estrutura de E / S
Notas Funcións alternativas Funcións adicionais
A non ser que se especifique o contrario, a función do pin durante e despois do reinicio é a mesma que o nome real do pin.
S
Pin de subministración
I
Introduce só pin
O
Saída só pin
E/S
Pin de entrada/saída
A
Pin de nivel analóxico ou especial
E/S tolerantes a 5 V FT(U/D/PD) (con subida/descenso fixos/subida programable)
DDR
1.5 V, 1.35 V ou 1.2 VI/S para interface DDR3, DDR3L, LPDDR2/LPDDR3
A
Sinal analóxico
RST
Pin de reinicio con resistencia de polarización débil
_f(1) _a(2) _u(3) _h(4)
Opción para E/S FT Opción I2C FM+ Opción analóxica (fornecida por VDDA para a parte analóxica das E/S) Opción USB (fornecida por VDD3V3_USBxx para a parte USB das E/S) Saída de alta velocidade para 1.8 V típ. VDD (para SPI, SDMMC, QUADSPI, TRACE)
_vh(5)
Opción de moi alta velocidade para VDD típico de 1.8 V (para ETH, SPI, SDMMC, QUADSPI, TRACE)
A non ser que se especifique o contrario nunha nota, todas as E/S establécense como entradas flotantes durante e despois do reinicio
Funcións seleccionadas mediante rexistros GPIOx_AFR
Funcións seleccionadas/activadas directamente a través de rexistros periféricos
1. As estruturas de E/S relacionadas na Táboa 7 son: FT_f, FT_fh, FT_fvh 2. As estruturas de E/S relacionadas na Táboa 7 son: FT_a, FT_ha, FT_vha 3. As estruturas de E/S relacionadas na Táboa 7 son: FT_u 4. As estruturas de E/S relacionadas na Táboa 7 son: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. As estruturas de E/S relacionadas na Táboa 7 son: FT_vh, FT_vha, FT_fvh
52/219
DS13875 Rev 5
STM32MP133C/F
Deseño de pines, descrición dos pines e funcións alternativas
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1
VDDCORE S
–
PA9
E/S FT_h
VSS VDD
S
–
S
–
PE11
E/S FT_vh
PF5
E/S FT_h
PD3
E/S FT_f
PE14
E/S FT_h
VDDCPU
S
–
PD0
E/S FT
PH12
E/S FT_fh
PB6
E/S FT_h
–
–
TIM1_CH2, I2C3_SMBA,
–
DFSDM1_DATIN0, USART1_TX, UART4_TX,
FMC_NWAIT(arranque)
–
–
–
–
TIM1_CH2,
USART2_CTS/USART2_NSS,
SAI1_D2,
–
SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,
ETH2_MII_TX_ER,
ETH1_MII_TX_ER,
FMC_D8(arranque)/FMC_AD8
–
TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5
TIM2_CH1,
–
USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,
SAI1_D3, FMC_CLK
TIM1_BKIN, SAI1_D4,
UART8_RTS/UART8_DE,
–
QUADSPI_BK1_NCS,
QUADSPI_BK2_IO2,
FMC_D11(arranque)/FMC_AD11
–
–
SAI1_MCLK_A, SAI1_CK1,
–
FDCAN1_RX,
FMC_D2(arranque)/FMC_AD2
USART2_TX, TIM5_CH3,
DFSDM1_CKIN1, I2C3_SCL,
–
SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,
SAI1_CK2, ETH1_MII_CRS,
FMC_A6
TRACED6, TIM16_CH1N,
TIM4_CH1, TIM8_CH1,
–
USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,
ETH2_MDIO, FMC_NE3,
HDP6
–
–
–
TAMP_IN6 –
–
–
DS13875 Rev 5
53/219
97
Deseño de pines, descrición dos pines e funcións alternativas
STM32MP133C/F
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5
VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD
S
–
S
–
E/S FT
E/S FT_fh
E/S FT_f
E/S FT_h
S
–
E/S FT_h
S
–
E/S FT_h
E/S FT_f
E/S FT_h
S
–
–
–
–
–
–
TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (arranque)
TRACED9, TIM5_ETR,
–
USART2_RX, I2C3_SDA,
FMC_A8, HDP2
TIM16_CH1, TIM4_CH3,
I2C1_SCL, I2C3_SCL,
–
DFSDM1_DATIN1,
UART4_RX, SAI1_D1,
FMC_D13(arranque)/FMC_AD13
TIM1_ETR, SAI2_MCLK_A,
USART1_RTS/USART1_DE,
–
ETH2_MII_RX_DV/ETH2_
RGMII_RX_CTL/ETH2_RMII_
CRS_DV, FMC_A7
–
–
LPTIM1_IN2, UART7_TX,
QUADSPI_BK2_IO0(arranque),
–
ETH2_MII_CRS,
ETH1_MII_CRS, FMC_NE4,
ETH2_RGMII_CLK125
–
–
LPTIM2_IN2, I2C4_SMBA,
USART3_CTS/USART3_NSS,
SPDIFRX_IN0,
–
QUADSPI_BK1_IO2,
ETH2_RGMII_CLK125,
FMC_CLE(arranque)/FMC_A16,
UART7_RX
DBTRGO, I2C2_SDA,
–
USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,
FMC_NCE(arranque)
TIM16_CH1N, TIM4_CH3,
–
TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,
QUADSPI_BK1_IO0(arranque)
–
–
–
–
WKUP1
–
54/219
DS13875 Rev 5
STM32MP133C/F
Deseño de pines, descrición dos pines e funcións alternativas
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5
PG8
E/S FT_h
VDDCPU PG5
S
–
E/S FT_h
PG15
E/S FT_h
PG10
E/S FT_h
VSS
S
–
PF10
E/S FT_h
VDDCORE S
–
PF6
E/S FT_vh
VSS VDD
S
–
S
–
PF9
E/S FT_h
TIM2_CH1, TIM8_ETR,
SPI5_MISO, SAI1_MCLK_B,
USART3_RTS/USART3_DE,
–
SPDIFRX_IN2,
QUADSPI_BK2_IO2,
QUADSPI_BK1_IO3,
FMC_NE2, ETH2_CLK
–
–
–
TIM17_CH1, ETH2_MDC, FMC_A15
USART6_CTS/USART6_NSS,
–
UART7_CTS, QUADSPI_BK1_IO1,
ETH2_PHY_INTN
SPI5_SCK, SAI1_SD_B,
–
UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(arranque),
FMC_NE3
–
–
TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(arranque)
–
–
TIM16_CH1, SPI5_NSS,
UART7_RX(arranque),
–
QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_
RGMII_TX_CTL/ETH2_RMII_
TX_EN
–
–
–
–
TIM17_CH1N, TIM1_CH1,
DFSDM1_CKIN3, SAI1_D4,
–
UART7_CTS, UART8_RX, TIM14_CH1,
QUADSPI_BK1_IO1(arranque),
QUADSPI_BK2_IO3, FMC_A9
TAMP_IN4
–
TAMP_IN1 –
DS13875 Rev 5
55/219
97
Deseño de pines, descrición dos pines e funcións alternativas
STM32MP133C/F
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3
PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13
E/S FT_h
S
–
E/S FT_h
S
–
E/S FT_fh
E/S FT_fh
E/S FT_h
S
–
S
–
E/S FT
E/S FT
SPI5_MISO, SAI1_D2,
DFSDM1_DATIN3,
TIM15_CH1N, I2S_CKIN,
–
SAI1_FS_A, UART7_RTS/UART7_DE,
–
UART8_TX,
QUADSPI_BK2_NCS,
FMC_NCE2, FMC_A25
–
–
–
RTC_OUT2, SAI1_D1,
I2S_CKIN, SAI1_SD_A,
–
UART4_RX,
QUADSPI_BK1_NCS(arranque),
ETH2_MDIO, FMC_A6
TAMP_IN7
–
–
–
SAI2_FS_B, I2C3_SDA,
SPI5_SCK,
–
QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,
–
ETH1_MII_TX_CLK,
QUADSPI_BK1_IO3
SPI5_NSS, TIM5_CH2,
SAI2_SD_A,
SPI2_NSS/I2S2_WS,
–
I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,
–
ETH2_MII_RX_CLK/ETH2_
RGMII_RX_CLK/ETH2_RMII_
REF_CLK, FMC_A12
LPTIM2_ETR, TIM4_CH2,
TIM8_CH2, SAI1_CK1,
–
SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,
–
QUADSPI_BK2_IO2,
FMC_A18
–
–
–
–
–
–
(1)
SPDIFRX_IN3,
TAMP_IN4/TAMP_
ETH1_MII_RX_ER
OUT5, WKUP2
RTC_OUT1/RTC_TS/
(1)
–
RTC_LSCO, TAMP_IN1/TAMP_
OUT2, WKUP3
56/219
DS13875 Rev 5
STM32MP133C/F
Deseño de pines, descrición dos pines e funcións alternativas
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
J3 J4 N5
PI2
E/S FT
(1)
SPDIFRX_IN2
TAMP_IN3/TAMP_ OUT4, WKUP5
K5 N4 P4
PI1
E/S FT
(1)
SPDIFRX_IN1
RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4
F13 L2 Sub-13
VSS
S
–
–
–
–
J2 J5 L2
VBAT
S
–
–
–
–
L4 N3 P5
PI0
E/S FT
(1)
SPDIFRX_IN0
TAMP_IN8/TAMP_ SAÍDA1
K2 M2
L3
PC15OSC32_OUT
E/S
FT
(1)
–
OSC32_OUT
F15 N2 Sub-16
VSS
S
–
–
–
–
K1 M1 M2
PC14OSC32_IN
E/S
FT
(1)
–
OSC32_IN
G7 E3 V16
VSS
S
–
–
–
–
H9 K6 N15 VDDCORE S
–
–
–
–
M10 M4 N9
VDD
S
–
–
–
–
G8 E6 W16
VSS
S
–
–
–
–
USART2_RX,
L2 P3 N2
PF4
E/S FT_h
–
ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_
–
RXD0, FMC_A4
MCO1, SAI2_MCLK_A,
TIM8_BKIN2, I2C4_SDA,
SPI5_MISO, SAI2_CK1,
M2 J8 P2
PA8
E/S FT_fh –
USART1_CK, SPI2_MOSI/I2S2_SDO,
–
OTG_HS_SOF,
ETH2_MII_RXD3/ETH2_
RGMII_RXD3, FMC_A21
TRACECLK, TIM2_ETR,
I2C4_SCL, SPI5_MOSI,
SAI1_FS_B,
L1 T1 N1
PE2
E/S FT_fh
–
USART6_RTS/USART6_DE, SPDIFRX_IN1,
–
ETH2_MII_RXD1/ETH2_
RGMII_RXD1/ETH2_RMII_
RXD1, FMC_A23
DS13875 Rev 5
57/219
97
Deseño de pines, descrición dos pines e funcións alternativas
STM32MP133C/F
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
M1 J7 P3
PF7
E/S FT_vh –
M3 R1 R2
PG11
E/S FT_vh –
L3 J6 N3
PH6
E/S FT_fh –
N2 P4 R1
PG1
E/S FT_vh –
M11 – N12
VDD
S
–
–
N1 R2 T2
PE6
E/S FT_vh –
P1 P1 T3 PH0-OSC_IN E/S FT
–
G9 U1 N11
VSS
S
–
–
P2 P2 U2 PH1-OSC_OUT E/S FT
–
R2 T2 R3
PH3
E/S FT_fh –
M5 L5 U3 VSS_ANA S
–
–
TIM17_CH1, UART7_TX(arranque),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–
–
–
–
OSC_IN OSC_OUT –
58/219
DS13875 Rev 5
STM32MP133C/F
Deseño de pines, descrición dos pines e funcións alternativas
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
L5 U2 W1
PG3
E/S FT_fvh –
TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13
M4 L4 V2 VDD_ANA S
–
–
–
R1 U3 V3
PG2
E/S FT
–
MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC
T1 L6 W2
PG12
E/S FT
LPTIM1_IN1, SAI2_SCK_A,
SAI2_CK2,
USART6_RTS/USART6_DE,
USART3_CTS,
–
ETH2_PHY_INTN,
ETH1_PHY_INTN,
ETH2_MII_RX_DV/ETH2_
RGMII_RX_CTL/ETH2_RMII_
CRS_DV
F7 P6 R5
VDD
S
–
–
–
G10 E8 T1
VSS
S
–
–
–
N3 R3 V1
MCO1, USART2_CK,
I2C2_SCL, I2C3_SDA,
SPDIFRX_IN0,
PD7
E/S FT_fh
–
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK,
QUADSPI_BK1_IO2,
FMC_NE1
P3 K7 T4
PA13
E/S FT
–
DBTRGO, DBTRGI, MCO1, UART4_TX
R3 R4 W3 ACTIVO_CPU O FT
–
–
T2 N5 Y1
PA11
E/S FT_f
TIM1_CH4, I2C5_SCL,
SPI2_NSS/I2S2_WS,
USART1_CTS/USART1_NSS,
–
ETH2_MII_RXD1/ETH2_
RGMII_RXD1/ETH2_RMII_
RXD1, ETH1_CLK,
ETH2_CLK
N5 M6 AA2
PB11
TIM2_CH4, LPTIM1_OUT,
I2C5_SMBA, USART3_RX,
E/S FT_vh –
ETH1_MII_TX_EN/ETH1_
RGMII_TX_CTL/ETH1_RMII_
TX_EN
–
–
–
FALLA DE ARRANQUE –
–
DS13875 Rev 5
59/219
97
Deseño de pines, descrición dos pines e funcións alternativas
STM32MP133C/F
Número de Pin
Táboa 7. Definicións de bólas STM32MP133C/F (continuación)
Funcións da bóla
Nome do pin (función despois de
restablecer)
Funcións alternativas
Funcións adicionais
LFBGA289 TFBGA289 TFBGA320
Estrutura de E/S de tipo pin
Notas
P4 Sub4
Y2
PF14(JTCK/SO CLK)
E/S
FT
(2)
U3 L7 Y3
PA0
E/S FT_a –
JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS
N6 T3 W4
PF13
TIM2_ETR, SAI1_MCLK_B,
E/S FT_a –
DFSDM1_DATIN3,
USART2_TX, UART5_RX
G11 E10 P7
F10 -
–
R4 K8 AA3
P5 R5 Y4 U4 M7 Y5
VSS VDD PA1
PA2
PA5
S
–
S
–
E/S FT_a
E/S FT_a E/S FT_a
–
–
–
–
TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK
TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO
TIM2_CH1/TIM2_ETR,
USART2_CK, TIM8_CH1N,
–
SAI1_D1, SPI1_NSS/I2S1_WS,
SAI1_SD_A, ETH1_PPS_OUT,
ETH2_PPS_OUT
T3 T4 W5
SAI1_SCK_A, SAI1_CK2,
PC0
E/S FT_ha –
I2S1_MCK, SPI1_MOSI/I2S1_SDO,
USART1_TX
T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8
PF12
E/S FT_vha –
VREF+
S
–
–
VDDA
S
–
–
VREF-
S
–
–
SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–
–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–
60/219
DS13875 Rev 5
STM3
Documentos/Recursos
 |
MPU STMicroelectronics STM32MP133C F de 32 bits Arm Cortex-A7 a 1 GHz [pdfGuía do usuario MPU STM32MP133C F de 32 bits Arm Cortex-A7 de 1 GHz, STM32MP133C, MPU F de 32 bits Arm Cortex-A7 de 1 GHz, MPU Arm Cortex-A7 de 1 GHz, 1 GHz, MPU |
