STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU

Thông số kỹ thuật

• Lõi: Arm Cortex-A7
• Bộ nhớ: SDRAM ngoài, SRAM nhúng
• Bus dữ liệu: Giao diện song song 16 bit
• Bảo mật/An toàn: Đặt lại và Quản lý nguồn, LPLV-Stop2, Chế độ chờ
• Gói: LFBGA, TFBGA với bước chân tối thiểu 0.5 mm
• Quản lý đồng hồ
• Đầu vào/Đầu ra mục đích chung
• ma trận kết nối
• 4 Bộ điều khiển DMA
• Thiết bị ngoại vi truyền thông: Lên đến 29
• Thiết bị ngoại vi tương tự: 6
• Bộ đếm thời gian: Lên đến 24, Bộ giám sát: 2
• Tăng tốc phần cứng
• Chế độ gỡ lỗi
• Cầu chì: 3072-bit bao gồm ID duy nhất và HUK cho khóa AES 256
• Tuân thủ ECOPACK2

Hệ thống con Arm Cortex-A7

Hệ thống con Arm Cortex-A7 của STM32MP133C/F cung cấp…

Ký ức

Thiết bị bao gồm SDRAM ngoài và SRAM nhúng để lưu trữ dữ liệu…

Bộ điều khiển DDR

Bộ điều khiển DDR3/DDR3L/LPDDR2/LPDDR3 quản lý quyền truy cập bộ nhớ…

Quản lý nguồn điện
Hệ thống cung cấp điện và giám sát đảm bảo cung cấp điện ổn định…

Quản lý đồng hồ
RCC xử lý việc phân phối và cấu hình xung nhịp…

Đầu vào/Đầu ra mục đích chung (GPIO)
GPIO cung cấp khả năng giao diện cho các thiết bị bên ngoài…

Bộ điều khiển bảo vệ TrustZone
ETZPC tăng cường bảo mật hệ thống bằng cách quản lý quyền truy cập…

Ma trận Bus-Interconnect
Ma trận này tạo điều kiện thuận lợi cho việc truyền dữ liệu giữa các mô-đun khác nhau…

Câu hỏi thường gặp

H: Số lượng thiết bị ngoại vi giao tiếp tối đa được hỗ trợ là bao nhiêu?
A: STM32MP133C/F hỗ trợ tối đa 29 thiết bị ngoại vi giao tiếp.

H: Có bao nhiêu thiết bị ngoại vi tương tự?
A: Thiết bị này cung cấp 6 thiết bị ngoại vi tương tự cho nhiều chức năng tương tự khác nhau.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 lên đến 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 bộ đếm thời gian, âm thanh, mã hóa và bảo mật nâng cao
Datasheet – dữ liệu sản xuất

Đặc trưng
Bao gồm ST nhà nước-of-the-nghệ thuật cấp bằng sáng chế công nghệ
Lõi
· 32-bit Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D Bộ nhớ đệm cấp 128 hợp nhất 2-Kbyte Arm® NEONTM và Arm® TrustZone®

Ký ức
· Bộ nhớ DDR ngoài lên đến 1 Gbyte lên đến LPDDR2/LPDDR3-1066 16-bit lên đến DDR3/DDR3L-1066 16-bit
· 168 Kbyte SRAM nội bộ: 128 Kbyte AXI SYSRAM + 32 Kbyte AHB SRAM và 8 Kbyte SRAM trong miền sao lưu
· Giao diện bộ nhớ Dual Quad-SPI · Bộ điều khiển bộ nhớ ngoài linh hoạt với tối đa
Bus dữ liệu 16 bit: giao diện song song để kết nối IC ngoài và bộ nhớ SLC NAND với ECC lên đến 8 bit
An ninh/an toàn
· Khởi động an toàn, thiết bị ngoại vi TrustZone®, 12 xtamper pins bao gồm 5 x hoạt động tampnhững người khác
· Nhiệt độ, thể tíchtage, tần số và giám sát 32 kHz
Đặt lại và quản lý nguồn
· Nguồn cung cấp 1.71 V đến 3.6 VI/O (I/O chịu được 5 V) · POR, PDR, PVD và BOR · LDO trên chip (USB 1.8 V, 1.1 V) · Bộ điều chỉnh dự phòng (~0.9 V) · Cảm biến nhiệt độ bên trong · Chế độ công suất thấp: Ngủ, Dừng, LPLV-Dừng,
LPLV-Stop2 và chế độ chờ

LFBGA

TFBGA

LFBGA289 (14 × 14mm) Bước 0.8 mm

TFBGA289 (9 × 9mm) TFBGA320 (11 × 11mm)
khoảng cách tối thiểu 0.5 mm

· Duy trì DDR ở chế độ Chờ · Điều khiển cho chip đồng hành PMIC

Quản lý đồng hồ
· Bộ dao động bên trong: Bộ dao động HSI 64 MHz, Bộ dao động CSI 4 MHz, Bộ dao động LSI 32 kHz
· Bộ dao động ngoài: Bộ dao động HSE 8-48 MHz, bộ dao động LSE 32.768 kHz
· 4 × PLL với chế độ phân số

Đầu vào/đầu ra đa năng
· Lên đến 135 cổng I/O an toàn với khả năng ngắt
· Lên đến 6 lần đánh thức

Ma trận kết nối
· 2 ma trận bus 64-bit Arm® AMBA® AXI kết nối, lên đến 266 MHz 32-bit Arm® AMBA® AHB kết nối, lên đến 209 MHz

4 bộ điều khiển DMA để giải phóng CPU
· Tổng cộng 56 kênh vật lý
· 1 x bộ điều khiển truy cập bộ nhớ trực tiếp chính đa năng tốc độ cao (MDMA)
· 3 × DMA cổng kép với FIFO và khả năng định tuyến yêu cầu để quản lý thiết bị ngoại vi tối ưu

Tháng 2024 năm XNUMX
Đây là thông tin về một sản phẩm trong sản xuất đầy đủ.

DS13875 Phiên bản 5

1/219
www.st.com

STM32MP133C/F

Lên đến 29 thiết bị ngoại vi giao tiếp
· 5 × I2C FM+ (1 Mbit/giây, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/giây,
Giao diện ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/giây, bao gồm 4 với chế độ song công hoàn toàn
Độ chính xác của lớp âm thanh I2S thông qua PLL âm thanh bên trong hoặc xung nhịp bên ngoài) (+2 QUADSPI + 4 với USART) · 2 × SAI (âm thanh nổi: I2S, PDM, SPDIF Tx) · SPDIF Rx với 4 đầu vào · 2 × SDMMC lên đến 8 bit (SD/e·MMCTM/SDIO) · 2 × bộ điều khiển CAN hỗ trợ giao thức CAN FD · 2 × USB 2.0 tốc độ cao Host hoặc 1 × USB 2.0 tốc độ cao Host

+ 1 × USB 2.0 tốc độ cao OTG đồng thời · 2 x Ethernet MAC/GMAC IEEE 1588v2 phần cứng, MII/RMII/RGMII
6 thiết bị ngoại vi tương tự
· 2 × ADC với độ phân giải tối đa 12 bit lên đến 5 Msps
· 1 x cảm biến nhiệt độ · 1 x bộ lọc kỹ thuật số cho bộ điều chế sigma-delta
(DFSDM) với 4 kênh và 2 bộ lọc · Tham chiếu ADC bên trong hoặc bên ngoài VREF+
Lên đến 24 bộ hẹn giờ và 2 cơ quan giám sát
· 2 × bộ hẹn giờ 32 bit với tối đa 4 IC/OC/PWM hoặc bộ đếm xung và đầu vào bộ mã hóa vuông góc (tăng dần)
· 2 × bộ hẹn giờ nâng cao 16 bit · 10 × bộ hẹn giờ mục đích chung 16 bit (bao gồm
2 bộ hẹn giờ cơ bản không có PWM) · 5 × bộ hẹn giờ công suất thấp 16 bit · RTC an toàn với độ chính xác dưới một giây và
lịch phần cứng · 4 bộ đếm thời gian hệ thống Cortex®-A7 (an toàn,
không an toàn, ảo, trình quản lý ảo) · 2 × giám sát độc lập
Tăng tốc phần cứng
· AES 128, 192, 256 DES/TDES

2 (độc lập, độc lập an toàn) 5 (2 có thể bảo mật) 4 5 (3 có thể bảo mật)
4 + 4 (bao gồm 2 USART bảo mật), một số có thể là nguồn khởi động
2 (tối đa 4 kênh âm thanh), với I2S chủ/tớ, đầu vào PCM, 2 cổng SPDIF-TX
HSPHY nhúng với BCD HS PHY nhúng với BCD (có thể bảo mật), có thể là nguồn khởi động
2 × HS được chia sẻ giữa Host và OTG 4 đầu vào

2 (1 × TTCAN), hiệu chuẩn đồng hồ, bộ đệm chia sẻ 10 Kbyte 2 (8 + 8 bit) (có thể bảo mật), e·MMC hoặc SD có thể là nguồn khởi động 2 nguồn điện độc lập tùy chọn cho giao diện thẻ SD
1 (kép-bốn) (có thể bảo mật), có thể là nguồn khởi động

–
–
Khởi động
–
Khởi động
Khởi động Khởi động
(1)

Địa chỉ song song/dữ liệu 8/16-bit FMC Parallel AD-mux 8/16-bit
NAND 8/16-bit 10/100M/Gigabit Ethernet DMA Mã hóa
Hash Máy phát số ngẫu nhiên thực sự Cầu chì (có thể lập trình một lần)

4 × CS, tối đa 4 × 64 Mbyte
Có, 2× CS, SLC, BCH4/8, có thể là nguồn khởi động 2 x (MII, RMI, RGMII) với PTP và EEE (có thể bảo mật)
3 trường hợp (1 an toàn), MDMA PKA 33 kênh (có bảo vệ DPA), DES, TDES, AES (có bảo vệ DPA)
(tất cả đều có thể bảo mật) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(có thể bảo mật) True-RNG (có thể bảo mật) 3072 bit hiệu quả (bảo mật, 1280 bit có sẵn cho người dùng)

–
Khởi động –
–

16/219

DS13875 Phiên bản 5

STM32MP133C/F

Sự miêu tả

Bảng 1. Các tính năng và số lượng ngoại vi của STM32MP133C/F (tiếp theo)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Khác

Đặc trưng

LFBGA289

TFBGA289

TFBGA320

GPIO có ngắt (tổng số)

135(2)

GPIO có thể bảo mật Chân đánh thức

Tất cả
6

Tamper pins (hoạt động tampê

12 (5)

DFSDM ADC đồng bộ lên đến 12 bit

4 kênh đầu vào với 2 bộ lọc

–

2(3) (tối đa 5 Msps trên 12-bit mỗi cái) (có thể bảo mật)

ADC1: 19 kênh bao gồm 1x kênh nội bộ, 18 kênh có sẵn cho

Tổng cộng 12 kênh ADC bit(4)

người dùng bao gồm 8x khác biệt

–

ADC2: 18 kênh bao gồm 6x kênh nội bộ, 12 kênh có sẵn cho

người dùng bao gồm 6x khác biệt

Chân đầu vào VREF VREF+ ADC nội bộ

Đầu vào 1.65 V, 1.8 V, 2.048 V, 2.5 V hoặc VREF+ –
Đúng

1. QUADSPI có thể khởi động từ GPIO chuyên dụng hoặc sử dụng một số GPIO khởi động FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (xem Bảng 7: Định nghĩa bóng STM32MP133C/F).
2. Tổng số GPIO này bao gồm bốn JTAG GPIO và ba GPIO BOOT có mức sử dụng hạn chế (có thể xung đột với kết nối thiết bị bên ngoài trong quá trình quét ranh giới hoặc khởi động).
3. Khi sử dụng cả hai ADC, xung nhịp hạt nhân phải giống nhau cho cả hai ADC và không thể sử dụng bộ chia tần ADC nhúng.
4. Ngoài ra còn có các kênh bên trong: – Kênh bên trong ADC1: VREFINT – Kênh bên trong ADC2: nhiệt độ, vol bên trongtagtham chiếu, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Phiên bản 5

17/219
48

Mô tả 18/219

STM32MP133C/F

Hình 1. Sơ đồ khối STM32MP133C/F

Nguồn cung cấp IC

@VDDA

HSI

AXIM: Kết nối Arm 64-bit AXI (266 MHz) T

@VDDCPU

GIC

T

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32K ĐÔ LA

32K $

CNT (bộ đếm thời gian) T

ETM

T

2561K2B8LK2B$L+2$SCU T
không đồng bộ

128 bit

TT

CSI

LSI

Thời gian gỡ lỗiamp

máy phát điện TSGEN

T

DAP
(JTAG/SWD)

Bộ nhớ đệm 128KB

Bộ nhớ trong 128KB

38

2x ETHMAC
10/100/1000(không có GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

BẮT

16b VẬT LÝ

DDRCTRL 58
LPDDR2/3, DDR3/3L

không đồng bộ

T

CRYP

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (kép) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Kiểm soát SDMMC1 DLY)

T

DLYBSD2

(Kiểm soát SDMMC2 DLY)

T

DLYBQS

(Điều khiển QUADSPI DLY)

Đầu tiên đầu tiên

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

VẬT LÝ

2

USBH

2

(2xHS Chủ nhà)

PLLUSB

FIFO

T

PKA

FIFO

T MDMA 32 kênh

AXIMC TT

17 16b Cổng theo dõi

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

Cầu chì OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Quy định sao lưu T

@VBAT

2

LSE (32kHz XTAL)

T

Hệ thống thời gian STGENC

thế hệ

THỂ LOẠI

USBPHYC
(USB 2 x điều khiển PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Chốt BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

DFSDM 4 kênh

Bộ đệm 10KB CCU

4

FDCAN1

4

FDCAN2

Đầu tiên đầu tiên
APB2 (100MHz)

FIFO 8KB
APB5 (100MHz)

APB3 (100MHz)

APB4

AHB2APB không đồng bộ

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 luồng
DMAMUX1
DMA2
8 luồng

DMAMUX2

DMA3
8 luồng

T

PMB (trình giám sát quy trình)
DTS (cảm biến nhiệt độ kỹ thuật số)

Tậptagcơ quan quản lý điện tử

@VDDA

Giám sát cung ứng

FIFO

FIFO

FIFO

Ma trận 2×2
AHB2APB

64 bit AXI

64bit AXI chủ

32 bit AHB 32 bit AHB chủ

APB 32 bit

Bảo vệ an ninh T TrustZone

AHB2APB

APB2 (100MHz)

APB1 (100MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Ma trận bus đa AHB 32 bit của Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

Lò phản ứng T-PWR

9

T

EXTI

16 phần mở rộng

176

T

USBO

(Trường phổ thông trung học OTG)

VẬT LÝ

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPOI

16b

8

AHB2APB

T

USART1

Thẻ thông minh IrDA

5

T

USART2

Thẻ thông minh IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Bộ lọc Bộ lọc Bộ lọc

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Thẻ thông minh IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Bộ lọc Bộ lọc

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Thẻ thông minh IrDA

5

SPI1/I2S1

5

Đầu tiên đầu tiên

Đầu tiên đầu tiên

MSv67509V2

DS13875 Phiên bản 5

STM32MP133C/F

3

Chức năng kết thúcview

Chức năng kết thúcview

3.1
3.1.1
3.1.2

Hệ thống con Arm Cortex-A7
Đặc trưng
· Kiến trúc ARMv7-A · Bộ nhớ đệm lệnh L32 1-Kbyte · Bộ nhớ đệm dữ liệu L32 1-Kbyte · Bộ nhớ đệm level128 2-Kbyte · Bộ lệnh Arm + Thumb®-2 · Công nghệ bảo mật Arm TrustZone · SIMD tiên tiến Arm NEON · Phần mở rộng DSP và SIMD · Dấu phẩy động VFPv4 · Hỗ trợ ảo hóa phần cứng · Mô-đun theo dõi nhúng (ETM) · Bộ điều khiển ngắt chung tích hợp (GIC) với 160 ngắt ngoại vi được chia sẻ · Bộ hẹn giờ chung tích hợp (CNT)
Quaview
Bộ xử lý Cortex-A7 là bộ xử lý ứng dụng tiết kiệm năng lượng được thiết kế để cung cấp hiệu suất cao trong các thiết bị đeo cao cấp và các ứng dụng nhúng và tiêu dùng công suất thấp khác. Nó cung cấp hiệu suất luồng đơn cao hơn tới 20% so với Cortex-A5 và cung cấp hiệu suất tương tự như Cortex-A9.
Cortex-A7 kết hợp tất cả các tính năng của bộ xử lý Cortex-A15 và CortexA17 hiệu suất cao, bao gồm hỗ trợ ảo hóa trong phần cứng, NEON và giao diện bus AMBA 128 AXI 4-bit.
Bộ xử lý Cortex-A7 được xây dựng trên nền tảng tiết kiệm năng lượng 8-stage pipeline của bộ xử lý Cortex-A5. Nó cũng được hưởng lợi từ bộ nhớ đệm L2 tích hợp được thiết kế cho công suất thấp, với độ trễ giao dịch thấp hơn và hỗ trợ hệ điều hành được cải thiện để bảo trì bộ nhớ đệm. Trên hết, có dự đoán nhánh được cải thiện và hiệu suất hệ thống bộ nhớ được cải thiện, với đường dẫn loadstore 64 bit, bus AMBA 128 AXI 4 bit và kích thước TLB tăng lên (256 mục nhập, tăng từ 128 mục nhập cho Cortex-A9 và Cortex-A5), tăng hiệu suất cho khối lượng công việc lớn như web duyệt web.
Công nghệ Thumb-2
Mang lại hiệu suất cao nhất của mã Arm truyền thống đồng thời giảm tới 30% yêu cầu bộ nhớ để lưu trữ lệnh.
Công nghệ TrustZone
Đảm bảo triển khai đáng tin cậy các ứng dụng bảo mật từ quản lý quyền kỹ thuật số đến thanh toán điện tử. Hỗ trợ rộng rãi từ các đối tác công nghệ và ngành.

DS13875 Phiên bản 5

19/219
48

Chức năng kết thúcview

STM32MP133C/F

ĐÈN NEON
Công nghệ NEON có thể tăng tốc các thuật toán xử lý đa phương tiện và tín hiệu như mã hóa/giải mã video, đồ họa 2D/3D, chơi game, xử lý âm thanh và giọng nói, xử lý hình ảnh, điện thoại và tổng hợp âm thanh. Cortex-A7 cung cấp một công cụ cung cấp cả hiệu suất và chức năng của đơn vị dấu phẩy động Cortex-A7 (FPU) và triển khai bộ lệnh SIMD nâng cao NEON để tăng tốc hơn nữa các chức năng xử lý tín hiệu và phương tiện. NEON mở rộng FPU của bộ xử lý Cortex-A7 để cung cấp một quad-MAC và bộ thanh ghi 64 bit và 128 bit bổ sung hỗ trợ một tập hợp phong phú các hoạt động SIMD trên các số lượng dữ liệu số nguyên 8, 16 và 32 bit và số lượng dữ liệu dấu phẩy động 32 bit.
Ảo hóa phần cứng
Hỗ trợ phần cứng hiệu quả cao cho quản lý dữ liệu và trọng tài, theo đó nhiều môi trường phần mềm và ứng dụng của chúng có thể đồng thời truy cập vào các khả năng của hệ thống. Điều này cho phép hiện thực hóa các thiết bị mạnh mẽ, với các môi trường ảo được cô lập tốt với nhau.
Bộ nhớ đệm L1 được tối ưu hóa
Bộ nhớ đệm L1 được tối ưu hóa về hiệu suất và điện năng kết hợp các kỹ thuật độ trễ truy cập tối thiểu để tối đa hóa hiệu suất và giảm thiểu mức tiêu thụ điện năng.
Bộ điều khiển bộ nhớ đệm L2 tích hợp
Cung cấp khả năng truy cập có độ trễ thấp và băng thông cao vào bộ nhớ đệm ở tần số cao hoặc để giảm mức tiêu thụ điện năng liên quan đến truy cập bộ nhớ ngoài chip.
Đơn vị dấu chấm động Cortex-A7 (FPU)
FPU cung cấp các lệnh dấu phẩy động độ chính xác đơn và độ chính xác kép hiệu suất cao tương thích với kiến ​​trúc Arm VFPv4, phần mềm này tương thích với các thế hệ bộ đồng xử lý dấu phẩy động Arm trước đây.
Đơn vị kiểm soát Snoop (SCU)
SCU chịu trách nhiệm quản lý kết nối, phân xử, truyền thông, chuyển bộ nhớ đệm sang bộ nhớ đệm và bộ nhớ hệ thống, tính nhất quán của bộ nhớ đệm và các khả năng khác của bộ xử lý.
Tính nhất quán của hệ thống này cũng làm giảm độ phức tạp của phần mềm liên quan đến việc duy trì tính nhất quán của phần mềm trong mỗi trình điều khiển hệ điều hành.
Bộ điều khiển ngắt chung (GIC)
Bằng cách triển khai bộ điều khiển ngắt được chuẩn hóa và thiết kế, GIC cung cấp phương pháp tiếp cận phong phú và linh hoạt cho giao tiếp giữa các bộ xử lý cũng như định tuyến và ưu tiên các ngắt hệ thống.
Hỗ trợ tới 192 ngắt độc lập, được kiểm soát bằng phần mềm, ưu tiên phần cứng và định tuyến giữa hệ điều hành và lớp quản lý phần mềm TrustZone.
Tính linh hoạt trong định tuyến này và hỗ trợ ảo hóa các ngắt vào hệ điều hành cung cấp một trong những tính năng chính cần thiết để nâng cao khả năng của giải pháp sử dụng trình quản lý siêu máy chủ.

20/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.2
3.2.1
3.2.2

Ký ức
SDRAM ngoài
Thiết bị STM32MP133C/F nhúng bộ điều khiển cho SDRAM ngoài hỗ trợ các thông số sau: · LPDDR2 hoặc LPDDR3, dữ liệu 16 bit, tối đa 1 Gbyte, xung nhịp lên đến 533 MHz · DDR3 hoặc DDR3L, dữ liệu 16 bit, tối đa 1 Gbyte, xung nhịp lên đến 533 MHz
SRAM được nhúng
Tất cả các thiết bị đều có: · SYSRAM: 128 Kbyte (có vùng bảo mật có thể lập trình) · AHB SRAM: 32 Kbyte (có thể bảo mật) · BKPSRAM (SRAM dự phòng): 8 Kbyte
Nội dung của vùng này được bảo vệ khỏi các truy cập ghi không mong muốn có thể xảy ra và có thể được giữ lại ở chế độ Chờ hoặc VBAT. BKPSRAM có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm an toàn.

3.3

Bộ điều khiển DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL kết hợp với DDRPHYC cung cấp giải pháp giao diện bộ nhớ hoàn chỉnh cho hệ thống con bộ nhớ DDR. · Một giao diện 64 cổng AXI AMBA 4 bit (XPI) · Đồng hồ AXI không đồng bộ với bộ điều khiển · Công cụ mã hóa bộ nhớ DDR (DDRMCE) có tính năng ghi AES-128 DDR ngay lập tức
mã hóa/đọc giải mã. · Các tiêu chuẩn được hỗ trợ:
Thông số kỹ thuật JEDEC DDR3 SDRAM, JESD79-3E cho DDR3/3L với giao diện 16-bit
Thông số kỹ thuật JEDEC LPDDR2 SDRAM, JESD209-2E cho LPDDR2 với giao diện 16 bit
Thông số kỹ thuật JEDEC LPDDR3 SDRAM, JESD209-3B cho LPDDR3 với giao diện 16 bit
· Bộ lập lịch nâng cao và trình tạo lệnh SDRAM · Có thể lập trình toàn bộ chiều rộng dữ liệu (16 bit) hoặc một nửa chiều rộng dữ liệu (8 bit) · Hỗ trợ QoS nâng cao với ba lớp lưu lượng khi đọc và hai lớp lưu lượng khi ghi · Các tùy chọn để tránh tình trạng thiếu lưu lượng có mức độ ưu tiên thấp hơn · Đảm bảo tính nhất quán cho ghi sau khi đọc (WAR) và đọc sau khi ghi (RAW) trên
Cổng AXI · Hỗ trợ có thể lập trình cho các tùy chọn độ dài burst (4, 8, 16) · Kết hợp ghi để cho phép nhiều lần ghi vào cùng một địa chỉ được kết hợp thành một
viết đơn · Cấu hình xếp hạng đơn

DS13875 Phiên bản 5

21/219
48

Chức năng kết thúcview

STM32MP133C/F

· Hỗ trợ tự động vào và thoát nguồn SDRAM do thiếu giao dịch đến trong thời gian lập trình
· Hỗ trợ tự động dừng đồng hồ (LPDDR2/3) vào và ra do không có giao dịch đến
· Hỗ trợ chế độ hoạt động tiết kiệm điện tự động do thiếu giao dịch đến trong thời gian lập trình thông qua giao diện tiết kiệm điện phần cứng
· Chính sách phân trang có thể lập trình · Hỗ trợ nhập và thoát tự động hoặc dưới sự kiểm soát của phần mềm · Hỗ trợ nhập và thoát khi tắt nguồn sâu dưới sự kiểm soát của phần mềm (LPDDR2 và
LPDDR3) · Hỗ trợ cập nhật thanh ghi chế độ SDRAM rõ ràng dưới sự kiểm soát của phần mềm · Logic ánh xạ địa chỉ linh hoạt để cho phép ánh xạ hàng, cột, cụ thể cho ứng dụng
· Các tùy chọn kiểm soát làm mới do người dùng lựa chọn · Khối liên kết DDRPERFM giúp theo dõi và điều chỉnh hiệu suất
DDRCTRL và DDRPHYC có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm bảo mật.
Các tính năng chính của DDRMCE (DDR memory cypher engine) được liệt kê dưới đây: · Giao diện chủ/tớ của bus hệ thống AXI (64-bit) · Mã hóa nội tuyến (để ghi) và giải mã (để đọc), dựa trên tường lửa nhúng
lập trình · Hai chế độ mã hóa cho mỗi vùng (tối đa một vùng): không mã hóa (chế độ bỏ qua),
chế độ mã hóa khối · Bắt đầu và kết thúc các vùng được xác định với độ chi tiết 64 Kbyte · Lọc mặc định (vùng 0): bất kỳ quyền truy cập nào được cấp · Lọc quyền truy cập vùng: không có
Mã hóa khối được hỗ trợ: AES Chế độ nối được hỗ trợ · Chế độ khối với mã hóa AES tương thích với chế độ ECB được chỉ định trong tiêu chuẩn mã hóa nâng cao (AES) của NIST FIPS xuất bản 197, với hàm dẫn xuất khóa liên quan dựa trên thuật toán Keccak-400 được công bố trên https://keccak.team webtrang web. · Một bộ thanh ghi khóa chính chỉ ghi và có thể khóa · Cổng cấu hình AHB, nhận biết đặc quyền

22/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.4

Bộ điều khiển không gian địa chỉ TrustZone cho DDR (TZC)

TZC được sử dụng để lọc các quyền truy cập đọc/ghi vào bộ điều khiển DDR theo quyền TrustZone và theo máy chủ không an toàn (NSAID) trên tối đa chín vùng có thể lập trình: · Cấu hình chỉ được hỗ trợ bởi phần mềm đáng tin cậy · Một đơn vị lọc · Chín vùng:
Vùng 0 luôn được bật và bao phủ toàn bộ phạm vi địa chỉ. Vùng 1 đến 8 có địa chỉ cơ sở/kết thúc có thể lập trình và có thể được gán cho
bất kỳ một hoặc cả hai bộ lọc. · Quyền truy cập an toàn và không an toàn được lập trình theo từng vùng · Truy cập không an toàn được lọc theo NSAID · Các vùng do cùng một bộ lọc kiểm soát không được chồng lấn · Chế độ lỗi với lỗi và/hoặc ngắt · Khả năng chấp nhận = 256 · Logic người giữ cổng để bật và tắt từng bộ lọc · Truy cập suy đoán

DS13875 Phiên bản 5

23/219
48

Chức năng kết thúcview

STM32MP133C/F

3.5

Chế độ khởi động

Khi khởi động, nguồn khởi động được ROM khởi động bên trong sử dụng sẽ được chân BOOT và byte OTP chọn.

Bảng 2. Chế độ khởi động

BOOT2 BOOT1 BOOT0 Chế độ khởi động ban đầu

Bình luận

Chờ kết nối đến trên:

0

0

0

UART và USB(1)

USART3/6 và UART4/5/7/8 trên các chân mặc định

Thiết bị USB tốc độ cao trên chân OTG_HS_DP/DM(2)

0

0

1 Flash NOR nối tiếp(3) Flash NOR nối tiếp trên QUADSPI(5)

0

1

0

e·MMC(3)

e·MMC trên SDMMC2 (mặc định)(5)(6)

0

1

1

Bộ nhớ flash NAND(3)

Bộ nhớ flash SLC NAND trên FMC

1

0

0

Khởi động phát triển (không khởi động bộ nhớ flash)

Được sử dụng để có quyền truy cập gỡ lỗi mà không cần khởi động từ bộ nhớ flash(4)

1

0

1

Thẻ SD(3)

Thẻ SD trên SDMMC1 (mặc định)(5)(6)

Chờ kết nối đến trên:

1

1

0 UART và USB(1)(3) USART3/6 và UART4/5/7/8 trên các chân mặc định

Thiết bị USB tốc độ cao trên chân OTG_HS_DP/DM(2)

1

1

1 Bộ nhớ flash NAND nối tiếp (3) Bộ nhớ flash NAND nối tiếp trên QUADSPI (5)

1. Có thể vô hiệu hóa bằng cài đặt OTP. 2. USB yêu cầu đồng hồ/tinh thể HSE (xem AN5474 để biết tần số được hỗ trợ có và không có cài đặt OTP). 3. Nguồn khởi động có thể được thay đổi bằng cài đặt OTP (ví dụampkhởi động ban đầu trên thẻ SD, sau đó là e·MMC với cài đặt OTP). 4. Lõi Cortex®-A7 trong vòng lặp vô hạn chuyển đổi PA13. 5. Các chân mặc định có thể được thay đổi bằng OTP. 6. Ngoài ra, có thể chọn giao diện SDMMC khác ngoài giao diện mặc định này bằng OTP.

Mặc dù khởi động cấp thấp được thực hiện bằng cách sử dụng xung nhịp bên trong, các gói phần mềm do ST cung cấp cũng như các giao diện bên ngoài chính như DDR, USB (nhưng không giới hạn ở) yêu cầu phải kết nối tinh thể hoặc bộ dao động bên ngoài trên các chân HSE.
Xem RM0475 “MPU 32-bit dựa trên Arm® tiên tiến STM13MP32xx” hoặc AN5474 “Bắt đầu phát triển phần cứng với các dòng STM32MP13xx” để biết các hạn chế và khuyến nghị liên quan đến kết nối chân HSE và tần số được hỗ trợ.

24/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.6

quản lý cung cấp điện

3.6.1
Thận trọng:

Sơ đồ cung cấp điện
· VDD là nguồn cung cấp chính cho I/O và các bộ phận bên trong được cấp nguồn trong chế độ Chờ. vol hữu íchtagPhạm vi điện áp là từ 1.71 V đến 3.6 V (thường là 1.8 V, 2.5 V, 3.0 V hoặc 3.3 V)
VDD_PLL và VDD_ANA phải được kết nối theo kiểu sao với VDD. · VDDCPU là khối lượng dành riêng cho CPU Cortex-A7tagcung cấp, giá trị của nó phụ thuộc vào
tần số CPU mong muốn. 1.22 V đến 1.38 V ở chế độ chạy. VDD phải có trước VDDCPU. · VDDCORE là vol kỹ thuật số chínhtage và thường bị tắt trong chế độ Chờ. VoltagPhạm vi e là 1.21 V đến 1.29 V ở chế độ chạy. VDD phải có trước VDDCORE. · Chân VBAT có thể được kết nối với pin ngoài (1.6 V < VBAT < 3.6 V). Nếu không sử dụng pin ngoài, chân này phải được kết nối với VDD. · VDDA là analog (ADC/VREF), cung cấp voltage (1.62 V đến 3.6 V). Sử dụng VREF+ bên trong yêu cầu VDDA bằng hoặc cao hơn VREF+ + 0.3 V. · Chân VDDA1V8_REG là đầu ra của bộ điều chỉnh bên trong, được kết nối bên trong với USB PHY và USB PLL. Bộ điều chỉnh VDDA1V8_REG bên trong được bật theo mặc định và có thể được điều khiển bằng phần mềm. Nó luôn tắt trong chế độ Chờ.
Pin BYPASS_REG1V8 cụ thể không bao giờ được để nổi. Pin này phải được kết nối với VSS hoặc VDD để kích hoạt hoặc hủy kích hoạt voltage regulator. Khi VDD = 1.8 V, BYPASS_REG1V8 phải được thiết lập. · Chân VDDA1V1_REG là đầu ra của bộ điều chỉnh bên trong, được kết nối bên trong với USB PHY. Bộ điều chỉnh VDDA1V1_REG bên trong được bật theo mặc định và có thể được điều khiển bằng phần mềm. Nó luôn tắt trong chế độ Chờ.
· VDD3V3_USBHS là nguồn cung cấp USB tốc độ cao. Voltagkhoảng e là 3.07 V đến 3.6 V.
VDD3V3_USBHS không được có mặt trừ khi VDDA1V8_REG có mặt, nếu không có thể gây ra hư hỏng vĩnh viễn trên STM32MP133C/F. Điều này phải được đảm bảo theo thứ hạng PMIC hoặc với thành phần bên ngoài trong trường hợp triển khai nguồn điện thành phần rời rạc.
· VDDSD1 và VDDSD2 lần lượt là nguồn cấp điện cho thẻ SD SDMMC1 và SDMMC2 để hỗ trợ chế độ tốc độ cực cao.
· VDDQ_DDR là nguồn cung cấp IO DDR. 1.425 V đến 1.575 V để kết nối bộ nhớ DDR3 (thường là 1.5 V)
1.283 V đến 1.45 V để kết nối bộ nhớ DDR3L (thường là 1.35 V)
1.14 V đến 1.3 V để kết nối bộ nhớ LPDDR2 hoặc LPDDR3 (thường là 1.2 V)
Trong giai đoạn bật nguồn và tắt nguồn, các yêu cầu về trình tự nguồn điện sau đây phải được tuân thủ:
· Khi VDD dưới 1 V, các nguồn điện khác (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) phải duy trì dưới VDD + 300 mV.
· Khi VDD trên 1 V, tất cả các nguồn điện đều độc lập.
Trong giai đoạn tắt nguồn, VDD có thể tạm thời trở nên thấp hơn các nguồn cung cấp khác chỉ khi năng lượng cung cấp cho STM32MP133C/F vẫn dưới 1 mJ. Điều này cho phép tụ tách ghép ngoài được xả với các hằng số thời gian khác nhau trong giai đoạn tạm thời tắt nguồn.

DS13875 Phiên bản 5

25/219
48

Chức năng kết thúcview
Phiên bản 3.6
VBOR0 1

Hình 2. Trình tự bật/tắt nguồn

STM32MP133C/F

VDDX(1) VDD

3.6.2
Lưu ý: 26/219

0.3

Bật nguồn

Chế độ hoạt động

Tắt nguồn

thời gian

Khu vực cung cấp không hợp lệ

VDDX < VDD + 300 mV

VDDX độc lập với VDD

MSv47490V1

1. VDDX đề cập đến bất kỳ nguồn điện nào trong số VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Nhân viên giám sát cung cấp điện

Các thiết bị có mạch thiết lập lại khi bật nguồn (POR)/thiết lập lại khi tắt nguồn (PDR) tích hợp kết hợp với mạch thiết lập lại khi mất điện (BOR):
· Thiết lập lại khi bật nguồn (POR)
Giám sát viên POR theo dõi nguồn cung cấp điện VDD và so sánh nó với một ngưỡng cố định. Các thiết bị vẫn ở chế độ đặt lại khi VDD thấp hơn ngưỡng này, · Đặt lại khi tắt nguồn (PDR)
Bộ giám sát PDR theo dõi nguồn điện VDD. Một lệnh thiết lập lại được tạo ra khi VDD giảm xuống dưới ngưỡng cố định.
· Đặt lại mất điện (BOR)
Giám sát viên BOR giám sát nguồn điện VDD. Ba ngưỡng BOR (từ 2.1 đến 2.7 V) có thể được cấu hình thông qua các byte tùy chọn. Một lệnh thiết lập lại được tạo ra khi VDD giảm xuống dưới ngưỡng này.
· Thiết lập lại khi bật nguồn VDDCORE (POR_VDDCORE) Giám sát viên POR_VDDCORE theo dõi nguồn điện VDDCORE và so sánh với ngưỡng cố định. Miền VDDCORE vẫn ở chế độ thiết lập lại khi VDDCORE thấp hơn ngưỡng này.
· Thiết lập lại khi tắt nguồn VDDCORE (PDR_VDDCORE) Giám sát viên PDR_VDDCORE giám sát nguồn điện VDDCORE. Thiết lập lại miền VDDCORE được tạo khi VDDCORE giảm xuống dưới ngưỡng cố định.
· VDDCPU khởi động lại khi bật nguồn (POR_VDDCPU) Giám sát viên POR_VDDCPU theo dõi nguồn điện VDDCPU và so sánh với ngưỡng cố định. Miền VDDCPU vẫn ở chế độ khởi động lại khi VDDCORE thấp hơn ngưỡng này.
Chân PDR_ON dành riêng cho các thử nghiệm sản xuất của STMicroelectronics và phải luôn được kết nối với VDD trong ứng dụng.

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.7

Chiến lược công suất thấp

Có một số cách để giảm mức tiêu thụ điện năng trên STM32MP133C/F: · Giảm mức tiêu thụ điện năng động bằng cách làm chậm xung nhịp CPU và/hoặc
đồng hồ ma trận bus và/hoặc điều khiển đồng hồ ngoại vi riêng lẻ. · Tiết kiệm điện năng tiêu thụ khi CPU ở chế độ IDLE, bằng cách chọn trong số các mức thấp có sẵn
chế độ nguồn theo nhu cầu ứng dụng của người dùng. Điều này cho phép đạt được sự thỏa hiệp tốt nhất giữa thời gian khởi động ngắn, mức tiêu thụ điện năng thấp cũng như các nguồn đánh thức khả dụng. · Sử dụng DVFS (vol độngtage và các điểm vận hành điều chỉnh tần số) kiểm soát trực tiếp tần số xung nhịp CPU cũng như nguồn cung cấp đầu ra của VDCPU.
Các chế độ hoạt động cho phép kiểm soát việc phân phối xung nhịp đến các bộ phận khác nhau của hệ thống và công suất của hệ thống. Chế độ hoạt động của hệ thống được điều khiển bởi hệ thống con MPU.
Các chế độ năng lượng thấp của hệ thống con MPU được liệt kê dưới đây: · CSleep: Đồng hồ CPU bị dừng và đồng hồ thiết bị ngoại vi hoạt động như
được thiết lập trước đó trong RCC (bộ điều khiển thiết lập lại và đồng hồ). · CStop: Đồng hồ ngoại vi CPU bị dừng. · CStandby: VDDCPU TẮT
Chế độ tiết kiệm điện CSleep và CStop được CPU chuyển sang khi thực hiện lệnh WFI (chờ ngắt) hoặc WFE (chờ sự kiện).
Các chế độ vận hành hệ thống khả dụng như sau: · Chạy (hệ thống hoạt động ở hiệu suất tối đa, VDDCORE, VDDCPU và xung nhịp BẬT) · Dừng (xung nhịp TẮT) · LP-Stop (xung nhịp TẮT) · LPLV-Stop (xung nhịp TẮT, mức cung cấp VDDCORE và VDDCPU có thể giảm xuống) · LPLV-Stop2 (VDDCPU TẮT, VDDCORE giảm xuống và xung nhịp TẮT) · Chờ (VDDCPU, VDDCORE và xung nhịp TẮT)

Bảng 3. Hệ thống so với chế độ nguồn CPU

Chế độ nguồn hệ thống

Bộ vi xử lý

Chế độ chạy

CRun hoặc CSleep

Chế độ dừng Chế độ LP-Stop Chế độ LPLV-Stop Chế độ LPLV-Stop2
Chế độ chờ

CStop hoặc CStandby CStandby

3.8

Đặt lại và bộ điều khiển đồng hồ (RCC)

Bộ điều khiển đồng hồ và thiết lập lại quản lý việc tạo ra tất cả các đồng hồ, cũng như cổng đồng hồ và kiểm soát việc thiết lập lại hệ thống và thiết bị ngoại vi. RCC cung cấp tính linh hoạt cao trong việc lựa chọn nguồn đồng hồ và cho phép áp dụng tỷ lệ đồng hồ để cải thiện mức tiêu thụ điện năng. Ngoài ra, trên một số thiết bị ngoại vi giao tiếp có khả năng hoạt động với

DS13875 Phiên bản 5

27/219
48

Chức năng kết thúcview

STM32MP133C/F

3.8.1 3.8.2

hai miền xung nhịp khác nhau (hoặc là xung nhịp giao diện bus hoặc xung nhịp ngoại vi của hạt nhân), tần số hệ thống có thể thay đổi mà không cần sửa đổi tốc độ truyền.
Quản lý đồng hồ
Các thiết bị nhúng bốn bộ dao động bên trong, hai bộ dao động với tinh thể hoặc bộ cộng hưởng bên ngoài, ba bộ dao động bên trong có thời gian khởi động nhanh và bốn PLL.
RCC nhận các đầu vào nguồn xung nhịp sau: · Bộ dao động bên trong:
Đồng hồ HSI 64 MHz (độ chính xác 1%) Đồng hồ CSI 4 MHz Đồng hồ LSI 32 kHz · Bộ dao động ngoài: Đồng hồ HSE 8-48 MHz Đồng hồ LSE 32.768 kHz
RCC cung cấp bốn PLL: · PLL1 dành riêng cho xung nhịp CPU · PLL2 cung cấp:
đồng hồ cho AXI-SS (bao gồm các cầu nối APB4, APB5, AHB5 và AHB6) đồng hồ cho giao diện DDR · PLL3 cung cấp: đồng hồ cho ma trận bus ngoại vi và AHB đa lớp (bao gồm APB1,
Đồng hồ hạt nhân APB2, APB3, APB6, AHB1, AHB2 và AHB4) cho các thiết bị ngoại vi · PLL4 dành riêng cho việc tạo ra đồng hồ hạt nhân cho nhiều thiết bị ngoại vi khác nhau
Hệ thống bắt đầu bằng đồng hồ HSI. Sau đó, ứng dụng người dùng có thể chọn cấu hình đồng hồ.
Nguồn thiết lập lại hệ thống
Việc thiết lập lại khi bật nguồn sẽ khởi tạo tất cả các thanh ghi ngoại trừ thanh ghi gỡ lỗi, một phần của RCC, một phần của thanh ghi trạng thái RTC và bộ điều khiển nguồn, cũng như miền nguồn dự phòng.
Việc đặt lại ứng dụng được tạo ra từ một trong các nguồn sau: · việc đặt lại từ pad NRST · việc đặt lại từ tín hiệu POR và PDR (thường được gọi là đặt lại khi bật nguồn) · việc đặt lại từ BOR (thường được gọi là giảm điện áp) · việc đặt lại từ watchdog độc lập 1 · việc đặt lại từ watchdog độc lập 2 · việc đặt lại hệ thống phần mềm từ Cortex-A7 (CPU) · lỗi trên HSE, khi tính năng hệ thống bảo mật đồng hồ được kích hoạt
Thiết lập lại hệ thống được tạo ra từ một trong các nguồn sau: · thiết lập lại ứng dụng · thiết lập lại từ tín hiệu POR_VDDCORE · thoát khỏi chế độ Chờ sang chế độ Chạy

28/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

Việc thiết lập lại bộ xử lý MPU được tạo ra từ một trong các nguồn sau: · thiết lập lại hệ thống · mỗi lần MPU thoát khỏi CStandby · thiết lập lại MPU phần mềm từ Cortex-A7 (CPU)

3.9

Đầu vào/đầu ra mục đích chung (GPIO)

Mỗi chân GPIO có thể được cấu hình bằng phần mềm như đầu ra (đẩy-kéo hoặc thoát mở, có hoặc không có kéo lên hoặc kéo xuống), như đầu vào (có hoặc không có kéo lên hoặc kéo xuống) hoặc như chức năng thay thế ngoại vi. Hầu hết các chân GPIO được chia sẻ với các chức năng thay thế kỹ thuật số hoặc tương tự. Tất cả GPIO đều có khả năng chịu dòng điện cao và có lựa chọn tốc độ để quản lý tốt hơn tiếng ồn bên trong, mức tiêu thụ điện năng và phát xạ điện từ.
Sau khi thiết lập lại, tất cả GPIO đều ở chế độ tương tự để giảm mức tiêu thụ điện năng.
Cấu hình I/O có thể bị khóa nếu cần bằng cách tuân theo một trình tự cụ thể để tránh ghi nhầm vào các thanh ghi I/O.
Tất cả các chân GPIO đều có thể được thiết lập riêng thành bảo mật, nghĩa là quyền truy cập phần mềm vào các GPIO này và các thiết bị ngoại vi liên quan được xác định là bảo mật sẽ bị hạn chế đối với phần mềm bảo mật chạy trên CPU.

3.10
Ghi chú:

Bộ điều khiển bảo vệ TrustZone (ETZPC)
ETZPC được sử dụng để cấu hình bảo mật TrustZone của các bus master và slave với các thuộc tính bảo mật có thể lập trình (tài nguyên có thể bảo mật). Ví dụ: · Có thể lập trình kích thước vùng bảo mật SYSRAM trên chip. · Thiết bị ngoại vi AHB và APB có thể được bảo mật hoặc không bảo mật. · AHB SRAM có thể được bảo mật hoặc không bảo mật.
Theo mặc định, SYSRAM, AHB SRAM và các thiết bị ngoại vi bảo mật được thiết lập để chỉ truy cập an toàn, do đó, các thiết bị chủ không bảo mật như DMA1/DMA2 không thể truy cập được.

DS13875 Phiên bản 5

29/219
48

Chức năng kết thúcview

STM32MP133C/F

3.11

Ma trận kết nối bus
Các thiết bị có một ma trận bus AXI, một ma trận bus AHB chính và các cầu bus cho phép các bus chủ được kết nối với các bus tớ (xem hình bên dưới, các dấu chấm biểu thị các kết nối chủ/tớ được kích hoạt).
Hình 3. Ma trận bus STM32MP133C/F

Thuốc gây nghiện MDMA

SDMMC2

SDMMC1

DBG Từ MLAHB kết nối USBH

Bộ vi xử lý

ETH1 ETH2

128-bit

XI MẠCH

M9

M0

M1M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

AXIMC nô lệ mặc định

NIC-400 AXI 64 bit 266 MHz – 10 master / 10 slave

Từ AXIM kết nối DMA1 DMA2 USBO DMA3

M0

M1M2

M3M4

M5

M6M7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 bit 209 MHz – 8 master / 6 slave

Cầu nối DDRCTRL 533 MHz AHB tới AHB6 Kết nối MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM Cầu nối AHB 128 KB tới AHB5 Cầu nối APB tới APB5 Cầu nối APB tới DBG APB
Cổng chủ đồng bộ AXI 64 Cổng nô lệ đồng bộ AXI 64 Cổng chủ không đồng bộ AXI 64 Cổng nô lệ không đồng bộ AXI 64 Cổng chủ đồng bộ AHB 32 Cổng nô lệ đồng bộ AHB 32 Cổng chủ không đồng bộ AHB 32 Cổng nô lệ không đồng bộ AHB 32
Cầu nối tới AHB2 SRAM1 SRAM2 SRAM3 tới AXIM kết nối Cầu nối tới AHB4
MSv67511V2

Tiếng Việt

30/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.12

bộ điều khiển DMA
Các thiết bị có các mô-đun DMA sau để dỡ bỏ hoạt động của CPU: · truy cập bộ nhớ trực tiếp chính (MDMA)
MDMA là bộ điều khiển DMA tốc độ cao, chịu trách nhiệm cho mọi loại chuyển bộ nhớ (ngoại vi sang bộ nhớ, bộ nhớ sang bộ nhớ, bộ nhớ sang ngoại vi) mà không cần bất kỳ hành động nào của CPU. Nó có giao diện AXI chính. MDMA có thể giao tiếp với các bộ điều khiển DMA khác để mở rộng khả năng DMA tiêu chuẩn hoặc có thể quản lý trực tiếp các yêu cầu DMA ngoại vi. Mỗi kênh trong số 32 kênh có thể thực hiện chuyển khối, chuyển khối lặp lại và chuyển danh sách được liên kết. MDMA có thể được thiết lập để thực hiện chuyển an toàn sang bộ nhớ an toàn. · ba bộ điều khiển DMA (không phải DMA1 và DMA2 an toàn, cộng với DMA3 an toàn) Mỗi ​​bộ điều khiển có một AHB cổng kép, tổng cộng có 16 kênh DMA không an toàn và tám kênh DMA an toàn để thực hiện chuyển khối dựa trên FIFO.
Hai đơn vị DMAMUX ghép kênh và định tuyến các yêu cầu ngoại vi DMA đến ba bộ điều khiển DMA, với tính linh hoạt cao, tối đa hóa số lượng yêu cầu DMA chạy đồng thời, cũng như tạo ra các yêu cầu DMA từ các kích hoạt đầu ra ngoại vi hoặc các sự kiện DMA.
DMAMUX1 ánh xạ các yêu cầu DMA từ các thiết bị ngoại vi không an toàn tới các kênh DMA1 và DMA2. DMAMUX2 ánh xạ các yêu cầu DMA từ các thiết bị ngoại vi an toàn tới các kênh DMA3.

3.13

Bộ điều khiển sự kiện và ngắt mở rộng (EXTI)
Bộ điều khiển sự kiện và ngắt mở rộng (EXTI) quản lý CPU và đánh thức hệ thống thông qua các đầu vào sự kiện trực tiếp và có thể định cấu hình. EXTI cung cấp các yêu cầu đánh thức cho bộ điều khiển nguồn và tạo ra một yêu cầu ngắt cho GIC và các sự kiện cho đầu vào sự kiện CPU.
Yêu cầu đánh thức EXTI cho phép đánh thức hệ thống từ chế độ Dừng và đánh thức CPU từ chế độ CStop và CStandby.
Yêu cầu ngắt và tạo yêu cầu sự kiện cũng có thể được sử dụng ở chế độ Chạy.
EXTI cũng bao gồm lựa chọn EXTI IOport.
Mỗi sự kiện hoặc gián đoạn có thể được thiết lập an toàn để hạn chế quyền truy cập chỉ vào phần mềm an toàn.

3.14

Đơn vị tính toán kiểm tra dự phòng theo chu kỳ (CRC)
Đơn vị tính toán CRC (kiểm tra dự phòng tuần hoàn) được sử dụng để lấy mã CRC bằng cách sử dụng đa thức lập trình được.
Trong số các ứng dụng khác, các kỹ thuật dựa trên CRC được sử dụng để xác minh tính toàn vẹn của việc truyền dữ liệu hoặc lưu trữ. Trong phạm vi của tiêu chuẩn EN/IEC 60335-1, chúng cung cấp một phương tiện để xác minh tính toàn vẹn của bộ nhớ flash. Đơn vị tính toán CRC giúp tính toán chữ ký của phần mềm trong thời gian chạy, để so sánh với chữ ký tham chiếu được tạo tại thời điểm liên kết và được lưu trữ tại một vị trí bộ nhớ nhất định.

DS13875 Phiên bản 5

31/219
48

Chức năng kết thúcview

STM32MP133C/F

3.15

Bộ điều khiển bộ nhớ linh hoạt (FMC)
Các tính năng chính của bộ điều khiển FMC như sau: · Giao diện với các thiết bị được ánh xạ bộ nhớ tĩnh bao gồm:
Bộ nhớ flash NOR Bộ nhớ truy cập ngẫu nhiên tĩnh hoặc giả tĩnh (SRAM, PSRAM) Bộ nhớ flash NAND với phần cứng BCH 4 bit/8 bit ECC · Chiều rộng bus dữ liệu 8 bit · Kiểm soát chọn chip độc lập cho từng ngân hàng bộ nhớ · Cấu hình độc lập cho từng ngân hàng bộ nhớ · Ghi FIFO
Có thể bảo mật các thanh ghi cấu hình FMC.

3.16

Giao diện bộ nhớ Dual Quad-SPI (QUADSPI)
QUADSPI là một giao diện truyền thông chuyên dụng nhắm đến bộ nhớ flash SPI đơn, kép hoặc bốn. Nó có thể hoạt động ở bất kỳ chế độ nào trong ba chế độ sau: · Chế độ gián tiếp: tất cả các hoạt động được thực hiện bằng cách sử dụng các thanh ghi QUADSPI. · Chế độ thăm dò trạng thái: thanh ghi trạng thái bộ nhớ flash ngoài được đọc định kỳ và
có thể tạo ra ngắt trong trường hợp cài đặt cờ. · Chế độ ánh xạ bộ nhớ: bộ nhớ flash ngoài được ánh xạ tới không gian địa chỉ
và được hệ thống coi như một bộ nhớ trong.
Cả thông lượng và dung lượng đều có thể tăng gấp đôi khi sử dụng chế độ flash kép, trong đó hai bộ nhớ flash Quad-SPI được truy cập đồng thời.
QUADSPI được ghép nối với khối trễ (DLYBQS) cho phép hỗ trợ tần số dữ liệu ngoài trên 100 MHz.
Các thanh ghi cấu hình QUADSPI cũng như khối trễ của nó có thể được bảo mật.

3.17

Bộ chuyển đổi tín hiệu tương tự sang tín hiệu số (ADC1, ADC2)
Các thiết bị nhúng hai bộ chuyển đổi analog sang kỹ thuật số, có độ phân giải có thể được cấu hình thành 12, 10, 8 hoặc 6 bit. Mỗi ADC chia sẻ tối đa 18 kênh ngoài, thực hiện chuyển đổi ở chế độ quét hoặc chế độ một lần. Ở chế độ quét, chuyển đổi tự động được thực hiện trên một nhóm đầu vào analog đã chọn.
Cả hai ADC đều có giao diện bus an toàn.
Mỗi ADC có thể được phục vụ bởi bộ điều khiển DMA, do đó cho phép tự động chuyển các giá trị đã chuyển đổi của ADC đến vị trí đích mà không cần bất kỳ thao tác phần mềm nào.
Ngoài ra, tính năng giám sát tương tự có thể theo dõi chính xác khối lượng đã chuyển đổitage của một, một số hoặc tất cả các kênh đã chọn. Một ngắt được tạo ra khi vol được chuyển đổitage nằm ngoài ngưỡng lập trình.
Để đồng bộ hóa chuyển đổi A/D và bộ hẹn giờ, ADC có thể được kích hoạt bởi bất kỳ bộ hẹn giờ TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 và LPTIM3 nào.

32/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.18

Cảm biến nhiệt độ
Các thiết bị nhúng một cảm biến nhiệt độ tạo ra một khối lượngtage (VTS) thay đổi tuyến tính theo nhiệt độ. Cảm biến nhiệt độ này được kết nối nội bộ với ADC2_INP12 và có thể đo nhiệt độ môi trường xung quanh của thiết bị trong khoảng từ 40 đến +125 °C với độ chính xác ±2%.
Cảm biến nhiệt độ có độ tuyến tính tốt, nhưng phải được hiệu chuẩn để có được độ chính xác tổng thể tốt của phép đo nhiệt độ. Vì độ lệch cảm biến nhiệt độ thay đổi từ chip này sang chip khác do sự thay đổi của quy trình, nên cảm biến nhiệt độ bên trong chưa hiệu chuẩn phù hợp với các ứng dụng chỉ phát hiện những thay đổi về nhiệt độ. Để cải thiện độ chính xác của phép đo cảm biến nhiệt độ, mỗi thiết bị được ST hiệu chuẩn tại nhà máy riêng lẻ. Dữ liệu hiệu chuẩn tại nhà máy của cảm biến nhiệt độ được ST lưu trữ trong vùng OTP, có thể truy cập ở chế độ chỉ đọc.

3.19

Cảm biến nhiệt độ kỹ thuật số (DTS)
Các thiết bị nhúng một cảm biến nhiệt độ đầu ra tần số. DTS đếm tần số dựa trên LSE hoặc PCLK để cung cấp thông tin nhiệt độ.
Các chức năng sau được hỗ trợ: · tạo ngắt theo ngưỡng nhiệt độ · tạo tín hiệu đánh thức theo ngưỡng nhiệt độ

3.20
Ghi chú:

thao tác VBAT
Miền nguồn VBAT chứa RTC, các thanh ghi dự phòng và SRAM dự phòng.
Để tối ưu hóa thời lượng pin, miền năng lượng này được cung cấp bởi VDD khi có sẵn hoặc bởi voltage được áp dụng trên chân VBAT (khi không có nguồn cung cấp VDD). Nguồn VBAT được chuyển đổi khi PDR phát hiện VDD đã giảm xuống dưới mức PDR.
Voltage trên chân VBAT có thể được cung cấp bởi pin ngoài, siêu tụ điện hoặc trực tiếp bởi VDD. Trong trường hợp sau, chế độ VBAT không hoạt động.
Hoạt động VBAT được kích hoạt khi không có VDD.
Không có sự kiện nào trong số này (ngắt ngoài, TAMP sự kiện hoặc báo động/sự kiện RTC) có thể khôi phục trực tiếp nguồn cung cấp VDD và buộc thiết bị thoát khỏi hoạt động VBAT. Tuy nhiên, TAMP sự kiện và báo động/sự kiện RTC có thể được sử dụng để tạo tín hiệu cho mạch điện bên ngoài (thường là PMIC) có thể khôi phục nguồn cung cấp VDD.

DS13875 Phiên bản 5

33/219
48

Chức năng kết thúcview

STM32MP133C/F

3.21

Tậptagbộ đệm tham chiếu e (VREFBUF)
Các thiết bị nhúng một voltagbộ đệm tham chiếu e có thể được sử dụng như voltage tham khảo cho ADC, và cũng như voltage tham chiếu cho các thành phần bên ngoài thông qua chân VREF+. VREFBUF có thể được bảo mật. VREFBUF bên trong hỗ trợ bốn voltages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Một vol bên ngoàitagCó thể cung cấp tham chiếu thông qua chân VREF+ khi VREFBUF bên trong tắt.
Hình 4. Voltagbộ đệm tham chiếu điện tử

VREFINT

+

–

VREF +

VSSA

MSv64430V1

3.22

Bộ lọc kỹ thuật số cho bộ điều chế sigma-delta (DFSDM)
Các thiết bị nhúng một DFSDM hỗ trợ hai mô-đun bộ lọc kỹ thuật số và bốn kênh nối tiếp đầu vào bên ngoài (bộ thu phát) hoặc luân phiên bốn đầu vào song song bên trong.
DFSDM kết nối bộ điều biến bên ngoài với thiết bị và thực hiện lọc kỹ thuật số các luồng dữ liệu nhận được. Bộ điều biến được sử dụng để chuyển đổi tín hiệu tương tự thành luồng kỹ thuật số-nối tiếp tạo thành đầu vào của DFSDM.
DFSDM cũng có thể giao tiếp với micrô PDM (điều chế mật độ xung) và thực hiện chuyển đổi và lọc PDM sang PCM (tăng tốc phần cứng). DFSDM có các đầu vào luồng dữ liệu song song tùy chọn từ ADC hoặc từ bộ nhớ thiết bị (thông qua chuyển DMA/CPU vào DFSDM).
Bộ thu phát DFSDM hỗ trợ một số định dạng giao diện nối tiếp (để hỗ trợ nhiều bộ điều biến khác nhau). Các mô-đun bộ lọc kỹ thuật số DFSDM thực hiện xử lý kỹ thuật số theo các tham số bộ lọc do người dùng xác định với độ phân giải ADC cuối cùng lên đến 24 bit.

34/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

Thiết bị ngoại vi DFSDM hỗ trợ: · Bốn kênh nối tiếp kỹ thuật số đầu vào ghép kênh:
Giao diện SPI có thể định cấu hình để kết nối nhiều bộ điều biến khác nhau Giao diện 1 dây được mã hóa Manchester có thể định cấu hình Đầu vào micrô PDM (điều chế mật độ xung) Tần số xung nhịp đầu vào tối đa lên đến 20 MHz (10 MHz đối với mã hóa Manchester) Đầu ra xung nhịp cho bộ điều biến (0 đến 20 MHz) · Đầu vào thay thế từ bốn kênh song song kỹ thuật số bên trong (độ phân giải đầu vào lên đến 16 bit): nguồn bên trong: Dữ liệu ADC hoặc luồng dữ liệu bộ nhớ (DMA) · Hai mô-đun bộ lọc kỹ thuật số với xử lý tín hiệu kỹ thuật số có thể điều chỉnh: Bộ lọc Sincx: thứ tự/loại bộ lọc (1 đến 5), trênamptỷ lệ ling (1 đến 1024) tích hợp: oversampTỷ lệ ling (1 đến 256) · Độ phân giải dữ liệu đầu ra lên đến 24 bit, định dạng dữ liệu đầu ra có dấu · Tự động hiệu chỉnh độ lệch dữ liệu (độ lệch được lưu trữ trong thanh ghi bởi người dùng) · Chuyển đổi liên tục hoặc đơn lẻ · Bắt đầu chuyển đổi được kích hoạt bởi: phần mềm kích hoạt bộ hẹn giờ bên trong sự kiện bên ngoài bắt đầu chuyển đổi đồng bộ với mô-đun bộ lọc kỹ thuật số đầu tiên (DFSDM) · Bộ giám sát tương tự có: thanh ghi ngưỡng dữ liệu giá trị thấp và giá trị cao bộ lọc kỹ thuật số Sincx có thể định cấu hình chuyên dụng (thứ tự = 1 đến 3,
quáampTỷ lệ ling = 1 đến 32) đầu vào từ dữ liệu đầu ra cuối cùng hoặc từ các kênh nối tiếp kỹ thuật số đầu vào được chọn giám sát liên tục độc lập với chuyển đổi tiêu chuẩn · Bộ dò ngắn mạch để phát hiện các giá trị đầu vào tương tự bão hòa (phạm vi dưới cùng và trên cùng): bộ đếm lên đến 8 bit để phát hiện 1 đến 256 số 0 hoặc 1 liên tiếp trên luồng dữ liệu nối tiếp giám sát liên tục từng kênh nối tiếp đầu vào · Tạo tín hiệu ngắt khi có sự kiện giám sát tương tự hoặc khi có sự kiện giám sát ngắn mạch · Bộ dò cực trị: lưu trữ các giá trị tối thiểu và tối đa của dữ liệu chuyển đổi cuối cùng được làm mới bằng phần mềm · Khả năng DMA để đọc dữ liệu chuyển đổi cuối cùng · Ngắt: kết thúc chuyển đổi, tràn, giám sát tương tự, ngắn mạch, không có xung nhịp kênh nối tiếp đầu vào · Chuyển đổi "thông thường" hoặc "được tiêm": có thể yêu cầu chuyển đổi "thông thường" bất kỳ lúc nào hoặc thậm chí ở chế độ liên tục
không có bất kỳ tác động nào đến thời gian của các chuyển đổi được "tiêm" các chuyển đổi được "tiêm" để có thời gian chính xác và với mức độ ưu tiên chuyển đổi cao

DS13875 Phiên bản 5

35/219
48

Chức năng kết thúcview

STM32MP133C/F

3.23

Trình tạo số ngẫu nhiên thực (RNG)
Các thiết bị nhúng một RNG cung cấp số ngẫu nhiên 32 bit được tạo ra bởi mạch tương tự tích hợp.
RNG có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm an toàn.
RNG thực sự kết nối với các thiết bị ngoại vi AES và PKA được bảo mật thông qua một bus chuyên dụng (CPU không thể đọc được).

3.24

Bộ xử lý mật mã và băm (CRYP, SAES, PKA và HASH)
Các thiết bị nhúng một bộ xử lý mật mã hỗ trợ các thuật toán mật mã tiên tiến thường được yêu cầu để đảm bảo tính bảo mật, xác thực, toàn vẹn dữ liệu và không thể chối cãi khi trao đổi tin nhắn với đối tác.
Các thiết bị này cũng nhúng khóa AES 128 và 256 bit (SAES) bảo mật chống DPA chuyên dụng và bộ tăng tốc mã hóa/giải mã phần cứng PKA, với bus phần cứng chuyên dụng mà CPU không thể truy cập.
Các tính năng chính của CRYP: · DES/TDES (tiêu chuẩn mã hóa dữ liệu/tiêu chuẩn mã hóa dữ liệu ba): ECB (điện tử
codebook) và thuật toán nối chuỗi CBC (mã hóa khối chuỗi), khóa 64, 128 hoặc 192 bit · AES (tiêu chuẩn mã hóa nâng cao): thuật toán nối chuỗi ECB, CBC, GCM, CCM và CTR (chế độ đếm), khóa 128, 192 hoặc 256 bit
Các tính năng chính của Universal HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (thuật toán HASH an toàn) · HMAC
Bộ tăng tốc mật mã hỗ trợ tạo yêu cầu DMA.
CRYP, SAES, PKA và HASH có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm an toàn.

3.25

Khởi động và bảo mật và kiểm soát OTP (BSEC)
BSEC (khởi động và bảo mật và điều khiển OTP) được thiết kế để điều khiển hộp cầu chì OTP (có thể lập trình một lần), được sử dụng cho bộ lưu trữ không dễ bay hơi nhúng cho cấu hình thiết bị và các tham số bảo mật. Một số phần của BSEC phải được cấu hình để chỉ có thể truy cập bằng phần mềm bảo mật.
BSEC có thể sử dụng từ khóa OTP để lưu trữ HWKEY 256-bit cho SAES (AES an toàn).

36/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.26

Bộ hẹn giờ và cơ quan giám sát
Các thiết bị bao gồm hai bộ hẹn giờ điều khiển nâng cao, mười bộ hẹn giờ đa năng (trong đó có bảy bộ được bảo mật), hai bộ hẹn giờ cơ bản, năm bộ hẹn giờ công suất thấp, hai bộ giám sát và bốn bộ hẹn giờ hệ thống trong mỗi Cortex-A7.
Tất cả bộ đếm thời gian có thể được đóng băng ở chế độ gỡ lỗi.
Bảng dưới đây so sánh các tính năng của bộ hẹn giờ điều khiển tiên tiến, đa năng, cơ bản và công suất thấp.

Loại hẹn giờ

Bộ đếm thời gian

Bảng 4. So sánh tính năng hẹn giờ

Phản đối quyết liệt
sự kiện

Loại bộ đếm

Hệ số tiền chia

Tạo yêu cầu DMA

Thu/so sánh các kênh

Đầu ra bổ sung

Giao diện tối đa
đồng hồ (MHz)

Tối đa
bộ đếm thời gian
đồng hồ (MHz)(1)

TIM1 nâng cao, -control TIM8

16-bit

Lên, Bất kỳ số nguyên nào xuống, giữa 1 lên/xuống và 65536

Đúng

TIM2 TIM5

32-bit

Lên, Bất kỳ số nguyên nào xuống, giữa 1 lên/xuống và 65536

Đúng

TIM3 TIM4

16-bit

Lên, Bất kỳ số nguyên nào xuống, giữa 1 lên/xuống và 65536

Đúng

Bất kỳ số nguyên nào

TIM12(2) 16-bit

Lên giữa 1

KHÔNG

Tổng quan

và 65536

mục đích

TIM13(2) TIM14(2)

16-bit

Bất kỳ số nguyên nào lên giữa 1
và 65536

KHÔNG

Bất kỳ số nguyên nào

TIM15(2) 16-bit

Lên giữa 1

Đúng

và 65536

TIM16(2) TIM17(2)

16-bit

Bất kỳ số nguyên nào lên giữa 1
và 65536

Đúng

Nền tảng

TIM6, TIM7

16-bit

Bất kỳ số nguyên nào lên giữa 1
và 65536

Đúng

LPTIM1,

Công suất thấp

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, Lên 16, 32, 64,
128

KHÔNG

LPTIM5

6

4

104.5

209

4

KHÔNG

104.5

209

4

KHÔNG

104.5

209

2

KHÔNG

104.5

209

1

KHÔNG

104.5

209

2

1

104.5

209

1

1

104.5

209

0

KHÔNG

104.5

209

1(3)

KHÔNG

104.5 104.5

1. Đồng hồ hẹn giờ tối đa lên tới 209 MHz tùy thuộc vào bit TIMGxPRE trong RCC. 2. Bộ hẹn giờ có thể bảo mật. 3. Không có kênh chụp trên LPTIM.

DS13875 Phiên bản 5

37/219
48

Chức năng kết thúcview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Bộ hẹn giờ điều khiển nâng cao (TIM1, TIM8)
Bộ định thời điều khiển nâng cao (TIM1, TIM8) có thể được xem như bộ tạo PWM ba pha ghép kênh trên 6 kênh. Chúng có đầu ra PWM bổ sung với thời gian chết được chèn có thể lập trình. Chúng cũng có thể được coi là bộ định thời đa năng hoàn chỉnh. Bốn kênh độc lập của chúng có thể được sử dụng cho: · thu thập đầu vào · so sánh đầu ra · tạo PWM (chế độ căn chỉnh cạnh hoặc trung tâm) · đầu ra chế độ một xung
Nếu được cấu hình như bộ hẹn giờ 16 bit tiêu chuẩn, chúng có cùng tính năng như bộ hẹn giờ thông thường. Nếu được cấu hình như bộ tạo PWM 16 bit, chúng có khả năng điều chế đầy đủ (0-100%).
Bộ hẹn giờ điều khiển nâng cao có thể hoạt động cùng với bộ hẹn giờ thông thường thông qua tính năng liên kết bộ hẹn giờ để đồng bộ hóa hoặc nối chuỗi sự kiện.
TIM1 và TIM8 hỗ trợ tạo yêu cầu DMA độc lập.
Bộ hẹn giờ đa năng (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Có mười bộ hẹn giờ đa năng có thể đồng bộ hóa được nhúng trong các thiết bị STM32MP133C/F (xem Bảng 4 để biết sự khác biệt). · TIM2, TIM3, TIM4, TIM5
TIM 2 và TIM5 dựa trên bộ đếm lên/xuống tự động tải lại 32 bit và bộ chia trước 16 bit, trong khi TIM3 và TIM4 dựa trên bộ đếm lên/xuống tự động tải lại 16 bit và bộ chia trước 16 bit. Tất cả các bộ hẹn giờ đều có bốn kênh độc lập để chụp đầu vào/so sánh đầu ra, PWM hoặc đầu ra chế độ một xung. Điều này cung cấp tối đa 16 lần chụp đầu vào/so sánh đầu ra/PWM trên các gói lớn nhất. Các bộ hẹn giờ đa năng này có thể hoạt động cùng nhau hoặc với các bộ hẹn giờ đa năng khác và các bộ hẹn giờ điều khiển nâng cao TIM1 và TIM8, thông qua tính năng liên kết bộ hẹn giờ để đồng bộ hóa hoặc nối sự kiện. Bất kỳ bộ hẹn giờ đa năng nào trong số này đều có thể được sử dụng để tạo đầu ra PWM. TIM2, TIM3, TIM4, TIM5 đều có chức năng tạo yêu cầu DMA độc lập. Chúng có khả năng xử lý tín hiệu mã hóa vuông góc (gia tăng) và đầu ra kỹ thuật số từ một đến bốn cảm biến hiệu ứng Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Các bộ hẹn giờ này dựa trên bộ đếm tự động nạp lại 16 bit và bộ chia trước 16 bit. TIM13, TIM14, TIM16 và TIM17 có một kênh độc lập, trong khi TIM12 và TIM15 có hai kênh độc lập để so sánh đầu vào/đầu ra, PWM hoặc đầu ra chế độ một xung. Chúng có thể được đồng bộ hóa với các bộ hẹn giờ đa năng đầy đủ tính năng TIM2, TIM3, TIM4, TIM5 hoặc được sử dụng như các cơ sở thời gian đơn giản. Mỗi bộ hẹn giờ này có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập bằng phần mềm an toàn.
Bộ hẹn giờ cơ bản (TIM6 và TIM7)
Các bộ hẹn giờ này chủ yếu được sử dụng làm cơ sở thời gian chung 16 bit.
TIM6 và TIM7 hỗ trợ tạo yêu cầu DMA độc lập.

38/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.26.4
3.26.5 3.26.6

Bộ hẹn giờ công suất thấp (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Mỗi bộ hẹn giờ công suất thấp có một đồng hồ độc lập và cũng chạy ở chế độ Dừng nếu được đồng hồ hóa bởi LSE, LSI hoặc đồng hồ bên ngoài. LPTIMx có thể đánh thức thiết bị từ chế độ Dừng.
Các bộ hẹn giờ công suất thấp này hỗ trợ các tính năng sau: · Bộ đếm lên 16 bit với thanh ghi tự động tải lại 16 bit · Thanh ghi so sánh 16 bit · Đầu ra có thể cấu hình: xung, PWM · Chế độ liên tục/một lần · Bộ kích hoạt đầu vào phần mềm/phần cứng có thể lựa chọn · Nguồn xung nhịp có thể lựa chọn:
nguồn xung nhịp bên trong: xung nhịp LSE, LSI, HSI hoặc APB nguồn xung nhịp bên ngoài qua đầu vào LPTIM (hoạt động ngay cả khi không có xung nhịp bên trong
nguồn đang chạy, được sử dụng bởi ứng dụng đếm xung) · Bộ lọc lỗi kỹ thuật số có thể lập trình · Chế độ mã hóa
LPTIM2 và LPTIM3 có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm bảo mật.
Cơ quan giám sát độc lập (IWDG1, IWDG2)
Một watchdog độc lập dựa trên một bộ đếm xuống 12 bit và một bộ chia trước 8 bit. Nó được định thời gian từ một RC nội bộ (LSI) 32 kHz độc lập và, vì nó hoạt động độc lập với đồng hồ chính, nó có thể hoạt động ở chế độ Dừng và Chờ. IWDG có thể được sử dụng như một watchdog để thiết lập lại thiết bị khi có sự cố xảy ra. Nó có thể được cấu hình phần cứng hoặc phần mềm thông qua các byte tùy chọn.
IWDG1 có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm an toàn.
Bộ hẹn giờ chung (Cortex-A7 CNT)
Bộ hẹn giờ chung Cortex-A7 được nhúng bên trong Cortex-A7 được cung cấp giá trị từ bộ tạo thời gian hệ thống (STGEN).
Bộ xử lý Cortex-A7 cung cấp các bộ đếm thời gian sau: · bộ đếm thời gian vật lý để sử dụng ở chế độ an toàn và không an toàn
Các thanh ghi cho bộ đếm thời gian vật lý được lưu trữ để cung cấp các bản sao an toàn và không an toàn. · bộ đếm thời gian ảo để sử dụng ở chế độ không an toàn · bộ đếm thời gian vật lý để sử dụng ở chế độ giám sát ảo
Bộ hẹn giờ chung không phải là thiết bị ngoại vi được ánh xạ bộ nhớ và do đó chỉ có thể truy cập được bằng các lệnh đồng xử lý Cortex-A7 cụ thể (cp15).

3.27

Tạo bộ đếm thời gian hệ thống (STGEN)
Hệ thống tạo thời gian (STGEN) tạo ra giá trị đếm thời gian cung cấp sự nhất quán view thời gian cho tất cả các bộ đếm thời gian chung Cortex-A7.

DS13875 Phiên bản 5

39/219
48

Chức năng kết thúcview

STM32MP133C/F

Hệ thống tạo thời gian có các tính năng chính sau: · Rộng 64 bit để tránh các vấn đề chuyển tiếp · Bắt đầu từ số không hoặc giá trị có thể lập trình · Giao diện APB điều khiển (STGENC) cho phép lưu và khôi phục bộ đếm thời gian
qua các sự kiện tắt nguồn · Giao diện APB chỉ đọc (STGENR) cho phép giá trị bộ đếm thời gian được đọc bởi những người không
phần mềm an toàn và công cụ gỡ lỗi · Tăng giá trị bộ đếm thời gian có thể dừng trong quá trình gỡ lỗi hệ thống
STGENC có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm an toàn.

3.28

Đồng hồ thời gian thực (RTC)
RTC cung cấp chức năng đánh thức tự động để quản lý tất cả các chế độ năng lượng thấp. RTC là bộ đếm/hẹn giờ BCD độc lập và cung cấp đồng hồ/lịch theo thời gian trong ngày với chức năng ngắt báo động có thể lập trình.
RTC cũng bao gồm cờ đánh thức có thể lập trình định kỳ với khả năng ngắt.
Hai thanh ghi 32 bit chứa giây, phút, giờ (định dạng 12 hoặc 24 giờ), ngày (ngày trong tuần), ngày (ngày trong tháng), tháng và năm, được biểu thị theo định dạng thập phân mã hóa nhị phân (BCD). Giá trị dưới giây cũng có sẵn theo định dạng nhị phân.
Chế độ nhị phân được hỗ trợ để dễ dàng quản lý trình điều khiển phần mềm.
Việc bù trừ cho các tháng 28, 29 (năm nhuận), 30 và 31 ngày được thực hiện tự động. Việc bù trừ giờ tiết kiệm ánh sáng ban ngày cũng có thể được thực hiện.
Các thanh ghi 32 bit bổ sung chứa các giây phụ, giây, phút, giờ, ngày và ngày tháng có thể lập trình được của báo động.
Có sẵn tính năng hiệu chuẩn kỹ thuật số để bù cho bất kỳ độ lệch nào về độ chính xác của bộ dao động tinh thể.
Sau khi thiết lập lại miền sao lưu, tất cả các thanh ghi RTC đều được bảo vệ khỏi các truy cập ghi ký sinh và được bảo vệ bằng quyền truy cập an toàn.
Miễn là khối lượng cung cấptagNếu thiết bị vẫn nằm trong phạm vi hoạt động, RTC không bao giờ dừng lại, bất kể trạng thái của thiết bị (Chế độ chạy, chế độ tiết kiệm điện hoặc đang thiết lập lại).
Các tính năng chính của RTC như sau: · Lịch với giây phụ, giây, phút, giờ (định dạng 12 hoặc 24), ngày (ngày của
tuần), ngày (ngày trong tháng), tháng và năm · Bù trừ tiết kiệm ánh sáng ban ngày có thể lập trình bằng phần mềm · Báo động có thể lập trình với chức năng ngắt. Báo động có thể được kích hoạt bởi bất kỳ
sự kết hợp của các trường lịch. · Đơn vị đánh thức tự động tạo ra một cờ định kỳ kích hoạt đánh thức tự động
ngắt · Phát hiện đồng hồ tham chiếu: có thể có đồng hồ nguồn thứ hai chính xác hơn (50 hoặc 60 Hz)
được sử dụng để tăng cường độ chính xác của lịch. · Đồng bộ hóa chính xác với đồng hồ bên ngoài bằng tính năng dịch chuyển dưới giây · Mạch hiệu chuẩn kỹ thuật số (hiệu chỉnh bộ đếm tuần hoàn): độ chính xác 0.95 ppm, thu được trong
cửa sổ hiệu chuẩn trong vài giây

40/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

· Thời gianamp chức năng lưu sự kiện · Lưu trữ SWKEY trong các thanh ghi sao lưu RTC với quyền truy cập bus trực tiếp vào SAE (không
có thể đọc được bởi CPU) · Các ngắt/sự kiện có thể che giấu:
Báo động A Báo động B Ngắt đánh thức Thời gianamp · Hỗ trợ TrustZone: RTC được bảo mật hoàn toàn Báo động A, báo động B, bộ đếm thời gian đánh thức và thời gianamp cá nhân an toàn hay không an toàn
cấu hình hiệu chuẩn RTC được thực hiện trong cấu hình an toàn trên cấu hình không an toàn

3.29

Tamper và các thanh ghi dự phòng (TAMP)
32 x 32-bit thanh ghi sao lưu được giữ lại trong tất cả các chế độ năng lượng thấp và cũng trong chế độ VBAT. Chúng có thể được sử dụng để lưu trữ dữ liệu nhạy cảm vì nội dung của chúng được bảo vệ bởi tạiampmạch phát hiện er.
Bảy tampchân đầu vào er và năm tampCác chân ra er có sẵn để chống tampphát hiện er. Các t bên ngoàiampCác chân er có thể được cấu hình để phát hiện cạnh, cạnh và mức, phát hiện mức với bộ lọc hoặc t hoạt độngamper tăng mức độ bảo mật bằng cách tự động kiểm tra xem tampCác chân cắm không bị hở hoặc ngắn mạch bên ngoài.
TAMP tính năng chính · 32 thanh ghi dự phòng (TAMP_BKPxR) được triển khai trong miền RTC vẫn còn
được bật bằng VBAT khi nguồn VDD bị tắt · 12 tamper pins có sẵn (bảy đầu vào và năm đầu ra) · Bất kỳ tampphát hiện er có thể tạo ra một thời gian RTCamp sự kiện. · Bất kỳ tampPhát hiện er xóa các sổ đăng ký sao lưu. · Hỗ trợ TrustZone:
TampCấu hình an toàn hay không an toàn Sao lưu ghi lại cấu hình trong ba vùng có kích thước có thể cấu hình:
. một vùng đọc/ghi an toàn . một vùng ghi an toàn/đọc không an toàn . một vùng đọc/ghi không an toàn · Bộ đếm đơn điệu

3.30

Giao diện mạch tích hợp liên kết (I2C1, I2C2, I2C3, I2C4, I2C5)
Các thiết bị nhúng năm giao diện I2C.
Giao diện bus I2C xử lý giao tiếp giữa STM32MP133C/F và bus I2C nối tiếp. Nó kiểm soát tất cả trình tự, giao thức, trọng tài và thời gian cụ thể của bus I2C.

DS13875 Phiên bản 5

41/219
48

Chức năng kết thúcview

STM32MP133C/F

Thiết bị ngoại vi I2C hỗ trợ: · Khả năng tương thích với thông số kỹ thuật bus I2C và hướng dẫn sử dụng phiên bản 5:
Chế độ Slave và Master, khả năng đa Master Chế độ Standard (Sm), với tốc độ bit lên đến 100 kbit/giây Chế độ Fast (Fm), với tốc độ bit lên đến 400 kbit/giây Chế độ Fast Plus (Fm+), với tốc độ bit lên đến 1 Mbit/giây và 20 mA Đầu ra I/O ổ đĩa Chế độ định địa chỉ 7 bit và 10 bit, nhiều địa chỉ Slave 7 bit Thiết lập và giữ có thể lập trình Kéo dài xung nhịp tùy chọn · Khả năng tương thích với thông số kỹ thuật bus quản lý hệ thống (SMBus) rev 2.0: Tạo và xác minh PEC (kiểm tra lỗi gói tin) phần cứng với ACK
kiểm soát Giao thức phân giải địa chỉ (ARP) hỗ trợ cảnh báo SMBus · Khả năng tương thích với đặc điểm kỹ thuật của giao thức quản lý hệ thống nguồn (PMBusTM) phiên bản 1.1 · Đồng hồ độc lập: lựa chọn các nguồn đồng hồ độc lập cho phép tốc độ giao tiếp I2C độc lập với việc lập trình lại PCLK · Đánh thức từ chế độ Dừng khi khớp địa chỉ · Bộ lọc nhiễu tương tự và kỹ thuật số có thể lập trình · Bộ đệm 1 byte với khả năng DMA
I2C3, I2C4 và I2C5 có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm bảo mật.

3.31

Bộ thu phát đồng bộ không đồng bộ phổ thông (USART1, USART2, USART3, USART6 và UART4, UART5, UART7, UART8)
Các thiết bị có bốn bộ thu phát đồng bộ phổ thông nhúng (USART1, USART2, USART3 và USART6) và bốn bộ thu phát không đồng bộ phổ thông (UART4, UART5, UART7 và UART8). Tham khảo bảng bên dưới để biết tóm tắt về các tính năng của USARTx và UARTx.
Các giao diện này cung cấp giao tiếp không đồng bộ, hỗ trợ IrDA SIR ENDEC, chế độ giao tiếp đa bộ xử lý, chế độ giao tiếp bán song công một dây và có khả năng chủ/tớ LIN. Chúng cung cấp quản lý phần cứng cho tín hiệu CTS và RTS, và RS485 Driver Enable. Chúng có thể giao tiếp ở tốc độ lên đến 13 Mbit/giây.
USART1, USART2, USART3 và USART6 cũng cung cấp chế độ Smartcard (tuân thủ ISO 7816) và khả năng giao tiếp giống SPI.
Tất cả USART đều có miền xung nhịp độc lập với xung nhịp CPU, cho phép USARTx đánh thức STM32MP133C/F từ chế độ Dừng bằng tốc độ truyền lên đến 200 Kbaud. Các sự kiện đánh thức từ chế độ Dừng có thể lập trình được và có thể là:
· bắt đầu phát hiện bit
· bất kỳ khung dữ liệu nào được nhận
· một khung dữ liệu được lập trình cụ thể

42/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

Tất cả các giao diện USART có thể được phục vụ bởi bộ điều khiển DMA.

Bảng 5. Các tính năng của USART/UART

Chế độ/tính năng USART(1)

USART1/2/3/6

UART4/5/7/8

Kiểm soát luồng phần cứng cho modem

X

X

Giao tiếp liên tục bằng DMA

X

X

Giao tiếp đa xử lý

X

X

Chế độ SPI đồng bộ (chủ/tớ)

X

–

Chế độ thẻ thông minh

X

–

Khối truyền thông bán song công dây đơn IrDA SIR ENDEC

X

X

X

X

chế độ LÂM

X

X

Miền đồng hồ kép và đánh thức từ chế độ năng lượng thấp

X

X

Ngắt thời gian chờ của máy thu truyền thông Modbus

X

X

X

X

Tự động phát hiện tốc độ truyền

X

X

Kích hoạt trình điều khiển

X

X

Chiều dài dữ liệu USART

7, 8 và 9 bit

1. X = được hỗ trợ.

USART1 và USART2 có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm bảo mật.

3.32

Giao diện ngoại vi nối tiếp (SPI1, SPI2, SPI3, SPI4, SPI5) giao diện âm thanh tích hợp (I2S1, I2S2, I2S3, I2S4)
Các thiết bị có tới năm SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 và SPI5) cho phép giao tiếp ở tốc độ lên tới 50 Mbit/giây ở chế độ chủ và chế độ tớ, ở chế độ bán song công, song công toàn phần và đơn công. Bộ chia tần 3 bit cung cấp tám tần số chế độ chủ và khung có thể định cấu hình từ 4 đến 16 bit. Tất cả các giao diện SPI đều hỗ trợ chế độ xung NSS, chế độ TI, tính toán CRC phần cứng và nhân các FIFO Rx và Tx nhúng 8 bit với khả năng DMA.
I2S1, I2S2, I2S3 và I2S4 được ghép kênh với SPI1, SPI2, SPI3 và SPI4. Chúng có thể được vận hành ở chế độ chủ hoặc chế độ tớ, ở chế độ giao tiếp song công và bán song công, và có thể được cấu hình để hoạt động với độ phân giải 16 hoặc 32 bit làm kênh đầu vào hoặc đầu ra. Âm thanhamptần số ling từ 8 kHz đến 192 kHz được hỗ trợ. Tất cả các giao diện I2S đều hỗ trợ nhiều FIFO Rx và Tx nhúng 8 bit với khả năng DMA.
SPI4 và SPI5 có thể được định nghĩa (trong ETZPC) là chỉ có thể truy cập được bằng phần mềm bảo mật.

3.33

Giao diện âm thanh nối tiếp (SAI1, SAI2)
Các thiết bị nhúng hai SAI cho phép thiết kế nhiều giao thức âm thanh nổi hoặc đơn âm

DS13875 Phiên bản 5

43/219
48

Chức năng kết thúcview

STM32MP133C/F

chẳng hạn như I2S, LSB hoặc MSB-justified, PCM/DSP, TDM hoặc AC'97. Đầu ra SPDIF khả dụng khi khối âm thanh được cấu hình như một bộ phát. Để mang lại mức độ linh hoạt và khả năng cấu hình lại này, mỗi SAI chứa hai khối âm thanh phụ độc lập. Mỗi khối có bộ tạo xung nhịp và bộ điều khiển đường I/O riêng. Âm thanhamptần số lên đến 192 kHz được hỗ trợ. Ngoài ra, có thể hỗ trợ tối đa tám micrô nhờ giao diện PDM nhúng. SAI có thể hoạt động ở cấu hình chính hoặc phụ. Các khối phụ âm thanh có thể là bộ thu hoặc bộ phát và có thể hoạt động đồng bộ hoặc không đồng bộ (so với khối còn lại). SAI có thể được kết nối với các SAI khác để hoạt động đồng bộ.

3.34

Giao diện máy thu SPDIF (SPDIFRX)
SPDIFRX được thiết kế để nhận luồng S/PDIF tuân thủ IEC-60958 và IEC-61937. Các tiêu chuẩn này hỗ trợ các luồng âm thanh nổi đơn giản lên đến s caoamptốc độ cao và âm thanh vòm đa kênh được nén, chẳng hạn như âm thanh được xác định bởi Dolby hoặc DTS (lên đến 5.1).
Các tính năng chính của SPDIFRX như sau: · Có tới bốn đầu vào · Tự động phát hiện tốc độ ký hiệu · Tốc độ ký hiệu tối đa: 12.288 MHz · Hỗ trợ luồng âm thanh nổi từ 32 đến 192 kHz · Hỗ trợ âm thanh IEC-60958 và IEC-61937, các ứng dụng tiêu dùng · Quản lý bit chẵn lẻ · Giao tiếp sử dụng DMA cho âm thanhamples · Giao tiếp sử dụng DMA để điều khiển và thông tin kênh người dùng · Khả năng ngắt
Bộ thu SPDIFRX cung cấp tất cả các tính năng cần thiết để phát hiện tốc độ ký hiệu và giải mã luồng dữ liệu đến. Người dùng có thể chọn đầu vào SPDIF mong muốn và khi có tín hiệu hợp lệ, SPDIFRX sẽ trả vềamples tín hiệu đến, giải mã luồng Manchester và nhận dạng các khung, khung phụ và các phần tử khối. SPDIFRX cung cấp cho CPU dữ liệu đã giải mã và các cờ trạng thái liên quan.
SPDIFRX cũng cung cấp một tín hiệu có tên là spdif_frame_sync, chuyển đổi ở tốc độ khung phụ S/PDIF được sử dụng để tính toán s chính xácampTỷ lệ cho thuật toán trôi đồng hồ.

3.35

Giao diện MultiMediaCard đầu vào/đầu ra kỹ thuật số an toàn (SDMMC1, SDMMC2)
Hai giao diện MultiMediaCard (SDMMC) đầu vào/đầu ra kỹ thuật số an toàn cung cấp giao diện giữa bus AHB và thẻ nhớ SD, thẻ SDIO và thiết bị MMC.
Các tính năng của SDMMC bao gồm những điều sau: · Tuân thủ Thông số kỹ thuật Hệ thống MultiMediaCard nhúng Phiên bản 5.1
Thẻ hỗ trợ ba chế độ bus dữ liệu khác nhau: 1 bit (mặc định), 4 bit và 8 bit

44/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

(Tốc độ HS200 SDMMC_CK bị giới hạn ở tốc độ I/O tối đa được phép) (HS400 không được hỗ trợ)
· Tương thích hoàn toàn với các phiên bản trước của MultiMediaCards (tương thích ngược)
· Tuân thủ đầy đủ thông số kỹ thuật thẻ nhớ SD phiên bản 4.1 (Tốc độ SDR104 SDMMC_CK giới hạn ở tốc độ I/O tối đa được phép, chế độ SPI và chế độ UHS-II không được hỗ trợ)
· Tuân thủ đầy đủ thông số kỹ thuật thẻ SDIO phiên bản 4.0 Hỗ trợ thẻ cho hai chế độ bus dữ liệu khác nhau: 1 bit (mặc định) và 4 bit (tốc độ SDR104 SDMMC_CK bị giới hạn ở tốc độ I/O tối đa được phép, chế độ SPI và chế độ UHS-II không được hỗ trợ)
· Truyền dữ liệu lên đến 208 Mbyte/giây cho chế độ 8 bit (tùy thuộc vào tốc độ I/O tối đa được phép)
· Dữ liệu và lệnh đầu ra cho phép tín hiệu điều khiển trình điều khiển hai chiều bên ngoài
· Bộ điều khiển DMA chuyên dụng được nhúng trong giao diện máy chủ SDMMC, cho phép truyền dữ liệu tốc độ cao giữa giao diện và SRAM
· Hỗ trợ danh sách liên kết IDMA
· Nguồn điện chuyên dụng, VDDSD1 và VDDSD2 cho SDMMC1 và SDMMC2 tương ứng, loại bỏ nhu cầu lắp bộ dịch chuyển mức trên giao diện thẻ SD ở chế độ UHS-I
Chỉ một số GPIO cho SDMMC1 và SDMMC2 có sẵn trên chân cung cấp VDDSD1 hoặc VDDSD2 chuyên dụng. Chúng là một phần của GPIO khởi động mặc định cho SDMMC1 và SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Chúng có thể được xác định trong bảng chức năng thay thế bằng các tín hiệu có hậu tố “_VSD1” hoặc “_VSD2”.
Mỗi SDMMC được ghép nối với một khối trễ (DLYBSD) cho phép hỗ trợ tần số dữ liệu ngoài trên 100 MHz.
Cả hai giao diện SDMMC đều có cổng cấu hình bảo mật.

3.36

Mạng khu vực điều khiển (FDCAN1, FDCAN2)
Hệ thống mạng khu vực điều khiển (CAN) bao gồm hai mô-đun CAN, bộ nhớ RAM tin nhắn chia sẻ và một đơn vị hiệu chuẩn đồng hồ.
Cả hai mô-đun CAN (FDCAN1 và FDCAN2) đều tuân thủ tiêu chuẩn ISO 11898-1 (thông số kỹ thuật giao thức CAN phiên bản 2.0 phần A, B) và thông số kỹ thuật giao thức CAN FD phiên bản 1.0.
Bộ nhớ RAM tin nhắn 10 Kbyte triển khai các bộ lọc, nhận FIFO, nhận bộ đệm, truyền FIFO sự kiện và bộ đệm truyền (cộng với các kích hoạt cho TTCAN). RAM tin nhắn này được chia sẻ giữa hai mô-đun FDCAN1 và FDCAN2.
Đơn vị hiệu chuẩn đồng hồ chung là tùy chọn. Nó có thể được sử dụng để tạo đồng hồ hiệu chuẩn cho cả FDCAN1 và FDCAN2 từ bộ dao động RC nội bộ HSI và PLL, bằng cách đánh giá các tin nhắn CAN nhận được bởi FDCAN1.

DS13875 Phiên bản 5

45/219
48

Chức năng kết thúcview

STM32MP133C/F

3.37

Máy chủ tốc độ cao bus nối tiếp vạn năng (USBH)
Các thiết bị nhúng một máy chủ USB tốc độ cao (lên đến 480 Mbit/giây) với hai cổng vật lý. USBH hỗ trợ cả hoạt động tốc độ thấp, đầy đủ (OHCI) cũng như tốc độ cao (EHCI) độc lập trên mỗi cổng. Nó tích hợp hai bộ thu phát có thể được sử dụng cho hoạt động tốc độ thấp (1.2 Mbit/giây), tốc độ đầy đủ (12 Mbit/giây) hoặc tốc độ cao (480 Mbit/giây). Bộ thu phát tốc độ cao thứ hai được chia sẻ với tốc độ cao OTG.
USBH tuân thủ thông số kỹ thuật USB 2.0. Bộ điều khiển USBH yêu cầu đồng hồ chuyên dụng được tạo ra bởi PLL bên trong PHY tốc độ cao USB.

3.38

USB tốc độ cao khi di chuyển (OTG)
Các thiết bị nhúng một thiết bị/máy chủ/thiết bị ngoại vi OTG USB tốc độ cao (lên đến 480 Mbit/giây). OTG hỗ trợ cả hoạt động tốc độ cao và tốc độ đầy đủ. Bộ thu phát cho hoạt động tốc độ cao (480 Mbit/giây) được chia sẻ với cổng thứ hai của Máy chủ USB.
USB OTG HS tuân thủ thông số kỹ thuật USB 2.0 và thông số kỹ thuật OTG 2.0. Nó có cài đặt điểm cuối có thể định cấu hình bằng phần mềm và hỗ trợ tạm dừng/tiếp tục. Bộ điều khiển USB OTG yêu cầu xung nhịp 48 MHz chuyên dụng được tạo ra bởi PLL bên trong RCC hoặc bên trong PHY tốc độ cao USB.
Các tính năng chính của USB OTG HS được liệt kê dưới đây: · Kích thước FIFO Rx và Tx kết hợp là 4 Kbyte với kích thước FIFO động · Hỗ trợ SRP (giao thức yêu cầu phiên) và HNP (giao thức đàm phán máy chủ) · Tám điểm cuối song phương · 16 kênh máy chủ với hỗ trợ OUT định kỳ · Phần mềm có thể định cấu hình cho các chế độ hoạt động OTG1.3 và OTG2.0 · Hỗ trợ USB 2.0 LPM (quản lý nguồn liên kết) · Hỗ trợ thông số kỹ thuật sạc pin bản sửa đổi 1.2 · Hỗ trợ HS OTG PHY · USB DMA nội bộ · HNP/SNP/IP bên trong (không cần bất kỳ điện trở ngoài nào) · Đối với chế độ OTG/Máy chủ, cần có công tắc nguồn trong trường hợp các thiết bị cấp nguồn qua bus
được kết nối.
Cổng cấu hình USB OTG có thể được bảo mật.

46/219

DS13875 Phiên bản 5

STM32MP133C/F

Chức năng kết thúcview

3.39

Giao diện MAC Gigabit Ethernet (ETH1, ETH2)
Các thiết bị này cung cấp hai bộ điều khiển truy cập phương tiện gigabit (GMAC) tuân thủ IEEE-802.3-2002 để liên lạc Ethernet LAN thông qua giao diện độc lập với phương tiện truyền thông (MII) tiêu chuẩn công nghiệp, giao diện độc lập với phương tiện truyền thông thu gọn (RMII) hoặc giao diện độc lập với phương tiện truyền thông gigabit thu gọn (RGMII).
Các thiết bị yêu cầu một thiết bị giao diện vật lý bên ngoài (PHY) để kết nối với bus LAN vật lý (cáp xoắn đôi, cáp quang, v.v.). PHY được kết nối với cổng thiết bị bằng 17 tín hiệu cho MII, 7 tín hiệu cho RMII hoặc 13 tín hiệu cho RGMII và có thể được xung nhịp bằng 25 MHz (MII, RMII, RGMII) hoặc 125 MHz (RGMII) từ STM32MP133C/F hoặc từ PHY.
Các thiết bị bao gồm các tính năng sau: · Chế độ hoạt động và giao diện PHY
Tốc độ truyền dữ liệu 10, 100 và 1000 Mbit/giây Hỗ trợ cả hoạt động song công và bán song công Giao diện PHY MII, RMII và RGMII · Kiểm soát xử lý Lọc gói nhiều lớp: Lọc MAC trên nguồn (SA) và đích (DA)
địa chỉ với bộ lọc hoàn hảo và băm, VLAN tag-lọc dựa trên bộ lọc hoàn hảo và băm, lọc Lớp 3 trên địa chỉ IP nguồn (SA) hoặc đích (DA), lọc Lớp 4 trên cổng nguồn (SP) hoặc đích (DP) Xử lý VLAN kép: chèn tối đa hai VLAN tags trong đường truyền, tag Lọc trong đường dẫn nhận Hỗ trợ IEEE 1588-2008/PTPv2 Hỗ trợ thống kê mạng với bộ đếm RMON/MIB (RFC2819/RFC2665) · Xử lý chuyển tải phần cứng Chèn hoặc xóa phần mở đầu và dữ liệu bắt đầu khung (SFD) Công cụ chuyển tải tổng kiểm tra toàn vẹn cho tiêu đề IP và tải trọng TCP/UDP/ICMP: tính toán và chèn tổng kiểm tra truyền, tính toán và so sánh tổng kiểm tra nhận Phản hồi yêu cầu ARP tự động với địa chỉ MAC của thiết bị Phân đoạn TCP: tự động chia gói TCP truyền lớn thành nhiều gói nhỏ · Chế độ tiết kiệm năng lượng Ethernet tiết kiệm năng lượng (chuẩn IEEE 802.3az-2010) Gói đánh thức từ xa và phát hiện AMD Magic PacketTM
Cả ETH1 và ETH2 đều có thể được lập trình là an toàn. Khi an toàn, các giao dịch qua giao diện AXI sẽ an toàn và các thanh ghi cấu hình chỉ có thể được sửa đổi bằng các truy cập an toàn.

DS13875 Phiên bản 5

47/219
48

Chức năng kết thúcview

STM32MP133C/F

3.40

Cơ sở hạ tầng gỡ lỗi
Các thiết bị cung cấp các tính năng gỡ lỗi và theo dõi sau để hỗ trợ phát triển phần mềm và tích hợp hệ thống: · Gỡ lỗi điểm dừng · Theo dõi thực thi mã · Công cụ phần mềm · JTAG cổng gỡ lỗi · Cổng gỡ lỗi Serial-wire · Đầu vào và đầu ra kích hoạt · Cổng theo dõi · Các thành phần gỡ lỗi và theo dõi Arm CoreSight
Việc gỡ lỗi có thể được kiểm soát thông qua JTAGCổng truy cập gỡ lỗi /serial-wire, sử dụng các công cụ gỡ lỗi tiêu chuẩn công nghiệp.
Cổng theo dõi cho phép thu thập dữ liệu để ghi nhật ký và phân tích.
Quyền truy cập gỡ lỗi vào các khu vực an toàn được kích hoạt bằng các tín hiệu xác thực trong BSEC.

48/219

DS13875 Phiên bản 5

STM32MP133C/F

Pinout, mô tả chân và các chức năng thay thế

4

Pinout, mô tả chân và các chức năng thay thế

Hình 5. STM32MP133C/F LFBGA289 ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

Máy tính7

PB9

PB14

PG6

PD2

Máy tính9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

Máy tính6

PB15

PB4

Máy tính10

Máy tính12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

Máy tính11

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

Máy tính8

DDR_DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ ĐẶT LẠI

F

PG10

PG5

PG8

PH2

PH8

VDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_DDR

VDDCORE DDR_A10

DDR_CASN

DDR_CLKP

DDR_CLKN

K

PC14OSC32_IN

PC15OSC32_
NGOÀI

VSS

Máy tính13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_DDR

DDR_ATO

DDR_DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_DDR

DDR_VREF

DDR_A4

VSS

DDR_DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

ĐĂNG KÝ

VDDQ_DDR

PWR_LP

DDR_DQM1

DDR_DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_DQ11

DDR_DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _BẬT

PA1

VSS

VREF +

Máy tính5

VSS

VDD

PF15

VDDA1V8_ĐĂNG KÝ

PI6-BOOT2

VDD_PLL2

PH5

DDR_DQ12

DDR_DQS1N

DDR_DQS1P

T

PG12

PA11

Máy tính0

PF12

Máy tính3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BỎ QUA_ REG1V8

PH4

DDR_DQ15

DDR_DQ14

U

VSS

PA7

PA0

PA5

PA4

Máy tính4

PB0

Máy tính1

Máy tính2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Hình trên cho thấy phần đầu của gói view.

DS13875 Phiên bản 5

49/219
97

Pinout, mô tả chân và các chức năng thay thế

STM32MP133C/F

Hình 6. Ballout STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

Máy tính7

Máy tính6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

Máy tính12

VSS

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

Máy tính11

Máy tính8

DDR_DQ2

DDR_DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDCPU

PB7

VDCPU

PD12

VDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_DDR

DDR_ ĐẶT LẠI

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_DDR

VSS

VDDQ_DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

Máy tính10

VDDCORE

VSS

VDDQ_DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

Máy tính9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BỎ QUA_ REG1V8

VDDCORE

VSS

VDDQ_DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ĐĂNG KÝ

PA10

DDR_VREF

DDR_ RASN

DDR_A10

VSS

DDR_CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

Máy tính4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_DDR

DDR_A15

DDR_CLKP

DDR_CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
NGOÀI

Máy tính13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_DDR

VSS

VDDQ_DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

Máy tính3

Máy tính5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_BẬT

PA2

PA7

Máy tính1

PA6

PG13

NJTRST

PA14

VSS

PWR_BẬT

DDR_DQM1

DDR_DQ12

DDR_DQ11

DDR_DQ9

T

PE2

PH3

PF13

Máy tính0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_USBHS

USB_DP1

PH4

DDR_DQ13

DDR_DQ14

DDR_DQS1P

DDR_DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF +

PDR_BẬT

Máy tính2

USB_DM2

VDDA1V1_ĐĂNG KÝ

VDD3V3_USBHS

USB_DM1

PI7

Hình trên cho thấy phần đầu của gói view.

PWR_LP

DDR_DQ15

DDR_DQ10

VSS

MSv67512V3

50/219

DS13875 Phiên bản 5

STM32MP133C/F

Pinout, mô tả chân và các chức năng thay thế

Hình 7. Ballout STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

P13 P12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10PC12

Máy tính9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

Máy tính6

PB15 PB14

PE3

Máy tính11

DDR_DQ4

DDR_DQ1

DDR_DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

Máy tính7

PB3

VDD SD2

PB4

PG6

Máy tính8

PD2

DDR_DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_DQ2

DDR_DQ5

DDR_DQM0

E

PH2

PH8

VSS

VSS

CPU của VDD

PE1

PD15

CPU của VDD

VSS

VDD

PB10

PH10

VDDQ_DDR

VSS

VDD SD1

DDR_DQ3

DDR_DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_DQ7

DDR_A5

VSS

G

PF6

PG10

PG5

CPU của VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

CPU của VDD

VSS

VDD

CPU của VDD

LÕI VDD

VSS

VDD

VSS

VDDQ_DDR

VSS

VSS

VDD

VDD

VSS

LÕI VDD

VSS

VDD

LÕI VDD

VDDQ_DDR

DDR_A13

DDR_A2

DDR_A9

DDR_ ĐẶT LẠI
N

DDR_BA2

DDR_A3

DDR_A0

DDR_A7

DDR_BA0

DDR_CSN

DDR_ ODT

K

VSS_PLL

VDD_PLL

PH11

CPU của VDD

PC15-

L

VBAT OSC32 PI3

VSS

_NGOÀI

PC14-

M

VSS OSC32 PC13

_TRONG

VDD

N

PE2

PF4

PH6

PI2

CPU của VDD
LÕI VDD
VSS
VDD

VSS

VSS

VSS

VSS

VSS

LÕI VDD

VSS

VSS

LÕI VDD

VSS

VSS

VSS

VSS

VSS

VDD

LÕI VDD

VSS

VDD

LÕI VDD

VDDQ_DDR
VSS
VDDQ_DDR
LÕI VDD

VDDQ_DDR

DDR_WEN

DDR_ RASN

VSS

VSS

DDR_A10

DDR_CASN

DDR_CLKN

VDDQ_DDR

DDR_A12

DDR_CLKP

DDR_A15

DDR_A11

DDR_A14

DDR_CKE

DDR_A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_DTO1

DDR_ATO

DDR_A8

DDR_BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

LÕI VDD

VSS

VDD

LÕI VDD

VSS

VDDQ_DDR

VDDQ_DDR

DDR_A4

DDR_ZQ

DDR_A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_VREF

DDR_DQ10

DDR_DQ8

VSS

U

PH1OSC_ RA

VSS_ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

LÕI VDD

VSS

VDD VDDQ_LÕI DDR

VSS

PWR_ BẬT

DDR_DQ13

DDR_DQ9

V

PD7

VDD_ANA

PG2

PA7

VREF-

TRST của NJ

VDDA1 V1_ ĐĂNG KÝ

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

Lò phản ứng nước

PG3

Bộ vi xử lý PG12_PF13

Máy tính0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_USBHS

VDDA1 V8_ ĐĂNG KÝ

VSS

BYPAS S_REG
1V8

PH5

DDR_DQ12

DDR_DQ11

DDR_DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

Máy tính4

PB1

Máy tính1

PG14

NRST

PF15

USB_VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_DQ15

DDR_DQ14

AA

VSS

PB11

PA1

PF12

PA4

Máy tính5

PG13

Máy tính2

PDR_ TRÊN

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Hình trên cho thấy phần đầu của gói view.

MSv65068V5

DS13875 Phiên bản 5

51/219
97

Pinout, mô tả chân và các chức năng thay thế

STM32MP133C/F

Bảng 6. Chú giải / chữ viết tắt được sử dụng trong bảng sơ đồ chân

Tên

Viết tắt

Sự định nghĩa

Tên Pin Loại Pin
Cấu trúc I / O
Ghi chú Các chức năng thay thế Các chức năng bổ sung

Trừ khi có quy định khác, chức năng chân trong và sau khi đặt lại sẽ giống với tên chân thực tế

S

Cung cấp pin

I

Pin chỉ đầu vào

O

Pin chỉ đầu ra

Đầu vào/Đầu ra

Chân vào/ra

A

Pin mức tương tự hoặc đặc biệt

FT(U/D/PD) I/O chịu được 5 V (có khả năng kéo lên / kéo xuống / kéo xuống có thể lập trình cố định)

DDR

Giao diện 1.5 V, 1.35 V hoặc 1.2 VI/O cho DDR3, DDR3L, LPDDR2/LPDDR3

A

Tín hiệu tương tự

RST

Pin reset có điện trở kéo lên yếu

_f(1) _a(2) _u(3) _h(4)

Tùy chọn cho FT I/O Tùy chọn I2C FM+ Tùy chọn tương tự (do VDDA cung cấp cho phần tương tự của I/O) Tùy chọn USB (do VDD3V3_USBxx cung cấp cho phần USB của I/O) Đầu ra tốc độ cao cho VDD 1.8V điển hình (cho SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Tùy chọn tốc độ rất cao cho VDD 1.8V (cho ETH, SPI, SDMMC, QUADSPI, TRACE)

Trừ khi có ghi chú khác, tất cả các I/O đều được đặt thành đầu vào động trong và sau khi đặt lại

Các chức năng được chọn thông qua thanh ghi GPIOx_AFR

Các chức năng được chọn/kích hoạt trực tiếp thông qua các thanh ghi ngoại vi

1. Các cấu trúc I/O liên quan trong Bảng 7 là: FT_f, FT_fh, FT_fvh 2. Các cấu trúc I/O liên quan trong Bảng 7 là: FT_a, FT_ha, FT_vha 3. Các cấu trúc I/O liên quan trong Bảng 7 là: FT_u 4. Các cấu trúc I/O liên quan trong Bảng 7 là: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Các cấu trúc I/O liên quan trong Bảng 7 là: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Phiên bản 5

STM32MP133C/F

Pinout, mô tả chân và các chức năng thay thế

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

Vào/ra FT_h

VSS VDD

S

–

S

–

PE11

Đầu vào/ra FT_vh

PF5

Vào/ra FT_h

PD3

Đầu vào/Đầu ra FT_f

PE14

Vào/ra FT_h

VDCPU

S

–

PD0

Đầu vào/Đầu ra FT

PH12

Đầu vào/Đầu ra FT_fh

PB6

Vào/ra FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(khởi động)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(khởi động)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(khởi động)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(khởi động)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Phiên bản 5

53/219
97

Pinout, mô tả chân và các chức năng thay thế

STM32MP133C/F

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

Đầu vào/Đầu ra FT

Đầu vào/Đầu ra FT_fh

Đầu vào/Đầu ra FT_f

Vào/ra FT_h

S

–

Vào/ra FT_h

S

–

Vào/ra FT_h

Đầu vào/Đầu ra FT_f

Vào/ra FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(khởi động)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(khởi động)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(khởi động),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(khởi động)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(khởi động)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(khởi động)

–

–

–
–
WKUP1
–

54/219

DS13875 Phiên bản 5

STM32MP133C/F

Pinout, mô tả chân và các chức năng thay thế

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Vào/ra FT_h

VDDCPU PG5

S

–

Vào/ra FT_h

PG15

Vào/ra FT_h

PG10

Vào/ra FT_h

VSS

S

–

PF10

Vào/ra FT_h

VDDCORE S

–

PF6

Đầu vào/ra FT_vh

VSS VDD

S

–

S

–

PF9

Vào/ra FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(khởi động),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(khởi động)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(khởi động),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_VI

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(khởi động),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Phiên bản 5

55/219
97

Pinout, mô tả chân và các chức năng thay thế

STM32MP133C/F

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

Vào/ra FT_h

S

–

Vào/ra FT_h

S

–

Đầu vào/Đầu ra FT_fh

Đầu vào/Đầu ra FT_fh

Vào/ra FT_h

S

–

S

–

Đầu vào/Đầu ra FT

Đầu vào/Đầu ra FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(khởi động),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

RA5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

RA2, WKUP3

56/219

DS13875 Phiên bản 5

STM32MP133C/F

Pinout, mô tả chân và các chức năng thay thế

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

J3 J4 N5

PI2

Đầu vào/Đầu ra FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ RA4, WKUP5

K5 N4 P4

PI1

Đầu vào/Đầu ra FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ RA3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

Đầu vào/Đầu ra FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ RA1

K2 M2

L3

PC15OSC32_OUT

Đầu vào/Đầu ra

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

Đầu vào/Đầu ra

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

Vào/ra FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

Đầu vào/Đầu ra FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

Đầu vào/Đầu ra FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Phiên bản 5

57/219
97

Pinout, mô tả chân và các chức năng thay thế

STM32MP133C/F

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

M1 J7 P3

PF7

Đầu vào/Đầu ra FT_vh –

M3 R1 R2

PG11

Đầu vào/Đầu ra FT_vh –

L3 J6 N3

PH6

Đầu vào/Đầu ra FT_fh –

N2 P4 R1

PG1

Đầu vào/Đầu ra FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

Đầu vào/Đầu ra FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

Đầu vào/Đầu ra FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(khởi động),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Phiên bản 5

STM32MP133C/F

Pinout, mô tả chân và các chức năng thay thế

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

L5 U2 W1

PG3

Đầu vào/Đầu ra FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

Đầu vào/Đầu ra FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

Đầu vào/Đầu ra FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Đầu vào/Đầu ra FT_fh

–

ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

Đầu vào/Đầu ra FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

Đầu vào/Đầu ra FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

Đầu vào/Đầu ra FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_VI

–
–
–
LỖI KHỞI ĐỘNG –
–

DS13875 Phiên bản 5

59/219
97

Pinout, mô tả chân và các chức năng thay thế

STM32MP133C/F

Số Pin

Bảng 7. Định nghĩa bóng STM32MP133C/F (tiếp theo)

Chức năng của bóng

Tên pin (chức năng sau
cài lại)

Các chức năng thay thế

Chức năng bổ sung

LFBGA289 TFBGA289 TFBGA320
Cấu trúc I/O loại chân
Ghi chú

P4 U4

Y2

PF14 (JTCK/Tây Nam CLK)

Đầu vào/Đầu ra

FT

(2)

U3 L7 Y3

PA0

Đầu vào/Đầu ra FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

Đầu vào/Đầu ra FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

Đầu vào/Đầu ra FT_a

Đầu vào/ra FT_a Đầu vào/ra FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

Máy tính0

Đầu vào/Đầu ra FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

Đầu vào/Đầu ra FT_vha –

VREF +

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Phiên bản 5

STM3

Tài liệu / Tài nguyên

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU [tập tin pdf] Hướng dẫn sử dụng STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Tài liệu tham khảo

• Hướng dẫn sử dụng