STMicroelectronics STM32MP133C F 32-битни Arm Cortex-A7 1GHz MPU Корисничко упутство

Садржај сакрити

1 STMicroelectronics STM32MP133C F 32-битни Arm Cortex-A7 1GHz MPU

2 Спецификације

3 Подсистем Arm Cortex-A7

4 Сећања

5 ДДР контролер

6 ФАКс

7 Документи / Ресурси

7.1 Референце

8 Релатед Постс

STMicroelectronics STM32MP133C F 32-битни Arm Cortex-A7 1GHz MPU

Спецификације

Језгро: Arm Cortex-A7
Меморије: Спољна SDRAM, Уграђена SRAM

Магистрала података: 16-битни паралелни интерфејс
Безбедност/Заштита: Ресетовање и управљање напајањем, LPLV-Stop2, Приправност

Паковање: LFBGA, TFBGA са минималним кораком од 0.5 мм
Цлоцк Манагемент

Улаз/излаз опште намене
Интерцоннецт Матрик

4 DMA контролера
Комуникационе периферије: до 29

Аналогне периферије: 6
Тајмери: До 24, Чувари: 2

Хардверско убрзање
Режим за отклањање грешака

Осигурачи: 3072-битни, укључујући јединствени ИД и HUK за AES 256 кључеве
У складу са ECOPACK2 стандардима

Подсистем Arm Cortex-A7

Подсистем Arm Cortex-A7 STM32MP133C/F пружа…

Сећања

Уређај укључује екстерну SDRAM и уграђену SRAM меморију за складиштење података…

ДДР контролер

DDR3/DDR3L/LPDDR2/LPDDR3 контролер управља приступом меморији…

Управљање напајањем
Шема напајања и супервизор обезбеђују стабилну испоруку струје…

Цлоцк Манагемент
RCC се бави дистрибуцијом и конфигурацијама тактова…

Улазно/излазни портови опште намене (GPIO)
GPIO-и пружају могућности интерфејса за екстерне уређаје…

TrustZone контролер заштите
ETZPC побољшава безбедност система управљањем правима приступа…

Матрица међусобне повезаности магистрала
Матрица олакшава пренос података између различитих модула…

ФАКс

П: Који је максимални број подржаних комуникационих периферних уређаја?
A: STM32MP133C/F подржава до 29 комуникационих периферних уређаја.

П: Колико је аналогних периферних уређаја доступно?
A: Уређај нуди 6 аналогних периферних уређаја за различите аналогне функције.

“`

View Fullscreen

СТМ32МП133Ц СТМ32МП133Ф

Arm® Cortex®-A7 до 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 тајмера, аудио, крипто и напредна безбедност
Датасхеет – производни подаци

Карактеристике
Укључује СТ најсавременију патентирану технологију
Цоре
· 32-битни Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte уједињени кеш нивоа 2 Arm® NEONTM и Arm® TrustZone®

Сећања
· Спољна DDR меморија до 1 GB до LPDDR2/LPDDR3-1066 16-бита до DDR3/DDR3L-1066 16-бита
· 168 Kbajta interne SRAM memorije: 128 Kbajta AXI SYSRAM memorije + 32 Kbajta AHB SRAM memorije i 8 Kbajta SRAM memorije u domenu za rezervne kopije
· Двоструки Quad-SPI меморијски интерфејс · Флексибилан екстерни контролер меморије са до
16-битна магистрала података: паралелни интерфејс за повезивање екстерних интегрисаних кола и SLC NAND меморија са до 8-битним ECC-ом
Безбедност/сигурност
· Безбедно покретање, TrustZone® периферни уређаји, 12 xtampер пинови укључујући 5 x активних тampерс
· Температура, запреминаtagе, фреквенција и праћење од 32 kHz
Ресетовање и управљање напајањем
· Напајање од 1.71 V до 3.6 VI/O (5 V-толерантних I/O) · POR, PDR, PVD и BOR · LDO на чипу (USB 1.8 V, 1.1 V) · Резервни регулатор (~0.9 V) · Интерни сензори температуре · Режими мале потрошње енергије: Спавање, Стоп, LPLV-Стоп,
LPLV-Stop2 и стање приправности

ЛФБГА

ТФБГА

LFBGA289 (14 × 14 mm) Корак 0.8 mm

ТФБГА289 (9 × 9 мм) ТФБГА320 (11 × 11 мм)
минимални корак 0.5 мм

· Задржавање DDR меморије у режиму приправности · Контроле за PMIC пратећи чип

Управљање сатом
· Интерни осцилатори: HSI осцилатор од 64 MHz, CSI осцилатор од 4 MHz, LSI осцилатор од 32 kHz
· Спољни осцилатори: 8-48 MHz HSE осцилатор, 32.768 kHz LSE осцилатор
· 4 × PLL-ови са фракционим режимом

Улази/излази опште намене
· До 135 безбедних И/О портова са могућношћу прекида
· До 6 буђења

Матрица међусобног повезивања
· 2 матрице магистрале 64-битна Arm® AMBA® AXI интерконекција, до 266 MHz 32-битна Arm® AMBA® AHB интерконекција, до 209 MHz

4 DMA контролера за растерећење процесора
· Укупно 56 физичких канала
· 1 x брзи главни контролер директног приступа меморији опште намене (MDMA)
· 3 × двоструко-портски DMA уређаји са FIFO и могућностима рутера захтева за оптимално управљање периферним уређајима

септембра 2024
Ово је информација о производу у пуној производњи.

ДС13875 Рев 5

1/219
ввв.ст.цом

СТМ32МП133Ц/Ф

До 29 комуникационе периферије
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBus™) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816 интерфејс, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, укључујући 4 са пуним дуплексом
Тачност I2S аудио класе преко интерног аудио PLL-а или екстерног такта) (+2 QUADSPI + 4 са USART-ом) · 2 × SAI (стерео аудио: I2S, PDM, SPDIF Tx) · SPDIF Rx са 4 улаза · 2 × SDMMC до 8 бита (SD/e·MMCTM/SDIO) · 2 × CAN контролера који подржавају CAN FD протокол · 2 × USB 2.0 брзи хост или 1 × USB 2.0 брзи хост

+ 1 × USB 2.0 велике брзине OTG истовремено · 2 x Ethernet MAC/GMAC IEEE 1588v2 хардвер, MII/RMII/RGMII
6 аналогних периферних уређаја
· 2 × А/Д претварачи са максималном резолуцијом од 12 бита до 5 Msps
· 1 x температурни сензор · 1 x дигитални филтер за сигма-делта модулатор
(DFSDM) са 4 канала и 2 филтера · Интерна или екстерна референца ADC-а VREF+
До 24 тајмера и 2 чувара
· 2 × 32-битни тајмери са до 4 IC/OC/PWM или бројачем импулса и улазом квадратурног (инкременталног) енкодера
· 2 × 16-битни напредни тајмери · 10 × 16-битни тајмери опште намене (укључујући
2 основна тајмера без PWM-а) · 5 × 16-битних тајмера мале потрошње енергије · Безбедан RTC са тачношћу испод секунде и
хардверски календар · 4 системска тајмера Cortex®-A7 (безбедна,
небезбедан, виртуелни, хипервизор) · 2 × независна чувара
Хардверско убрзање
· AES 128, 192, 256 DES/TDES

2 (независан, независан обезбеђен) 5 (2 обезбеђена) 4 5 (3 обезбеђена)
4 + 4 (укључујући 2 обезбеђена USART-а), неки могу бити извор за покретање система
2 (до 4 аудио канала), са I2S мастер/славе, PCM улазом, SPDIF-TX 2 порта
Уграђени HSPHY са BCD-ом Уграђени HS PHY са BCD-ом (безбедан), може бити извор за покретање система
2 × HS дељено између хоста и OTG 4 улаза

2 (1 × TTCAN), калибрација такта, дељени бафер од 10 Kbyte 2 (8 + 8 бита) (заштићено), e·MMC или SD могу бити извор за покретање система 2 опционална независна напајања за интерфејсе SD картица
1 (дуал-четвороструки) (безбедан), може бити извор за покретање система

–
–
Боот
–
Боот
Покретање Покретање
(1)

Паралелна адреса/подаци 8/16-битни FMC Паралелни AD-мултиплејер 8/16-битни
NAND 8/16-битна 10/100M/Gigabit Ethernet DMA криптографија
Хеш Генератор правих случајних бројева Осигурачи (једнократно програмабилни)

4 × CS, до 4 × 64 Mbyte
Да, 2× CS, SLC, BCH4/8, може бити извор за покретање система 2 x (MII, RMI, RGMII) са PTP и EEE (безбедно)
3 инстанце (1 безбедна), 33-канални MDMA PKA (са DPA заштитом), DES, TDES, AES (са DPA заштитом)
(све безбедно) СХА-1, СХА-224, СХА-256, СХА-384, СХА-512, СХА-3, ХМАЦ
(безбедно) True-RNG (безбедно) 3072 ефективна бита (безбедно, 1280 бита доступно кориснику)

–
Чизма –
–

16/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Опис

Табела 1. Карактеристике STM32MP133C/F и број периферних уређаја (наставак)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Разно

Карактеристике

ЛФБГА289

ТФБГА289

ТФБГА320

GPIO-ови са прекидом (укупан број)

135(2)

Обезбеђени GPIO-и Пинови за буђење

Све
6

Tampер пинови (активни тampер)

12 (5)

DFSDM Синхронизовани ADC до 12 бита

4 улазна канала са 2 филтера

–

2(3) (до 5 Msps на 12-битном сваком) (обезбеђено)

ADC1: 19 канала укључујући 1x интерни, 18 канала доступних за

Укупно 12-битних ADC канала (4)

корисник укључујући 8x диференцијал

–

ADC2: 18 канала укључујући 6x интерни, 12 канала доступних за

корисник укључујући 6x диференцијал

Улазни пин интерног АЦП-а VREF VREF+

Улаз од 1.65 V, 1.8 V, 2.048 V, 2.5 V или VREF+ –
Да

1. QUADSPI се може покренути или са наменских GPIO-а или користећи неке FMC Nand8 GPIO-е за покретање (PD4, PD1, PD5, PE9, PD11, PD15 (видети Табелу 7: Дефиниције куглица STM32MP133C/F).
2. Овај укупан број GPIO-а укључује четири JTAG GPIO и три BOOT GPIO-а са ограниченом употребом (могу се сукобити са везом са спољним уређајем током скенирања граница или покретања).
3. Када се користе оба А/Д претварача, такт језгра треба да буде исти за оба А/Д претварача и уграђени предделници А/Д претварача се не могу користити.
4. Поред тога, постоје и интерни канали: – Интерни канал ADC1: VREFINT – Интерни канали ADC2: температура, интерни волуменtagе референца, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

ДС13875 Рев 5

17/219
48

Опис 18/219

СТМ32МП133Ц/Ф

Слика 1. Блок дијаграм STM32MP133C/F

ИЦ снабдевање

@ВДДА

ХСИ

AXIM: Arm 64-битни AXI интерконект (266 MHz) T

@VDDCPU

ГИЦ

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32 хиљаде дирхама

32 хиљаде индијских долара

CNT (тајмер) T

ЕТМ

2561K2B8LK2B$L+2$SCU T
асинхроно

128 бита

ЦСИ

ЛСИ

Време отклањања грешакаamp

генератор TSGEN

ДАП
(JTAG/СВД)

SYSRAM 128KB

РОМ 128 КБ

2 x ETH MAC
10/100/1000 (без ГМII)

ФИФО

ТТ

BKPSRAM 8KB

РНГ

ХАСХ

16б ФГИ

DDRCTRL 58
LPDDR2/3, DDR3/3L

асинхроно

КРИП

САЕС

ДДРМЦЕ Т ТЗЦ Т

ДДРПХИЦ
T

ДЛИ

8б КВАДСПИ (дуални) Т

16б

ФМЦ

ЦРЦ

DLYBSD1

(SDMMC1 DLY контрола)

DLYBSD2

(SDMMC2 DLY контрола)

DLYBQS

(КВАДСПИ DLY контрола)

ФИФО ФИФО

ДЛИ ДЛИ

14 8б СДММЦ1 Т 14 8б СДММЦ2 Т

ПХИ

УСБХ

(2xHS домаћин)

PLLUSB

ФИФО

ПКА

ФИФО

Т МДМА 32 канала

AXIMC TT

17 16б Порт за праћење

ЕТЗПЦ

IWDG1

@VBAT

BSEC

OTP осигурачи

@ВДДА

РТЦ / АУУ

TAMP / Резервне копије регулисања Т

@VBAT

ЛСЕ (32kHz XTAL)

Системско време STGENC

генерације

СТГЕНР

USBPHYC
(USB 2 x PHY контрола)
IWDG2

@VBAT

@ВДДА

ВРЕФБУФ

16б ЛПТИМ2

16б ЛПТИМ3

16б ЛПТИМ4

16б ЛПТИМ5

Игле за чизму

СИСЦФГ

ХДП

10 16б ТИМ1/ПВМ 10 16б ТИМ8/ПВМ

САИ1

САИ2

4-канални DFSDM

Бафер 10KB CCU

ФДЦАН1

ФДЦАН2

ФИФО ФИФО
АПБ2 (100 MHz)

8KB FIFO
АПБ5 (100 MHz)

АПБ3 (100 MHz)

АПБ4

асинхрони AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

АХБ2АПБ

ДМА1
8 тока
DMAMUX1
ДМА2
8 тока

DMAMUX2

ДМА3
8 тока

ПМБ (монитор процеса)
DTS (дигитални температурни сензор)

Волtagе регулатори

@ВДДА

Надзор снабдевања

ФИФО

2×2 матрица
АХБ2АПБ

64 бита AXI

64-битни AXI мастер

32 бита AHB 32 бита AHB мастер

32-битни АПБ

Т TrustZone безбедносна заштита

АХБ2АПБ

АПБ2 (100 MHz)

АПБ1 (100 MHz)
ФИФО ФИФО ФИФО ФИФО ФИФО

MLAHB: Arm 32-битна мулти-AHB магистрала (209 MHz)
АПБ6
ФИФО ФИФО ФИФО ФИФО

@VBAT
T
ФИФО

HSE (XTAL)

PLL1/2/3/4

РЦЦ

Т Снага

ЕКСТИ

16 екст

176

USBO

(OTG HS)

ПХИ

12б АЦП1

12б АЦП2

ГПИОА

16б

ГПИОБ

16б

ГПИОЦ

16б

ГПИОД

16б

ГПИОЕ

16б

ГПИОФ

16б

ГПИОГ 16б 16

ГПИОХ

16б

ГПИОИ

16б

АХБ2АПБ

УСАРТ1

Смарт картица IrDA

УСАРТ2

Смарт картица IrDA

SPI4/I2S4

СПИ5

И2Ц3/СМБУС

И2Ц4/СМБУС

И2Ц5/СМБУС

Филтер Филтер Филтер

ТИМ12

16б

ТИМ13

16б

ТИМ14

16б

ТИМ15

16б

ТИМ16

16б

ТИМ17

16б

TIM2 TIM3 TIM4

32б

16б

TIM5 TIM6 TIM7

32б

16б

ЛПТИМ1 16б

УСАРТ3

Смарт картица IrDA

УАРТ4

УАРТ5

УАРТ7

УАРТ8

Филтер Филтер

И2Ц1/СМБУС

И2Ц2/СМБУС

SPI2/I2S2

SPI3/I2S3

УСАРТ6

Смарт картица IrDA

SPI1/I2S1

ФИФО ФИФО

МСв67509В2

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.1
3.1.1
3.1.2

Arm Cortex-A7 подсистем
Карактеристике
· ARMv7-A архитектура · 32-Kbajtni L1 кеш инструкција · 32-Kbajtni L1 кеш података · 128-Kbajtni кеш нивоа 2 · Arm + Thumb®-2 скуп инструкција · Arm TrustZone безбедносна технологија · Arm NEON напредни SIMD · DSP и SIMD проширења · VFPv4 операције са помичним зарезом · Подршка за виртуелизацију хардвера · Уграђени модул за праћење (ETM) · Интегрисани генерички контролер прекида (GIC) са 160 дељених периферних прекида · Интегрисани генерички тајмер (CNT)
Готовоview
Процесор Cortex-A7 је веома енергетски ефикасан процесор за апликације дизајниран да пружи богате перформансе у врхунским носивим уређајима и другим уграђеним и потрошачким апликацијама мале потрошње. Пружа до 20% веће перформансе у једном ниту од Cortex-A5 и пружа сличне перформансе као Cortex-A9.
Cortex-A7 укључује све карактеристике високоперформансних процесора Cortex-A15 и CortexA17, укључујући подршку за виртуелизацију у хардверу, NEON и 128-битни AMBA 4 AXI магистрални интерфејс.
Процесор Cortex-A7 се заснива на енергетски ефикасном 8-сtagцевовода процесора Cortex-A5. Такође има користи од интегрисане L2 кеш меморије дизајниране за ниску потрошњу енергије, са нижим латенцијама трансакција и побољшаном подршком оперативног система за одржавање кеша. Поред тога, ту је побољшано предвиђање гранања и побољшане перформансе меморијског система, са 64-битном путањом складиштења, 128-битним AMBA 4 AXI магистралама и повећаном величином TLB-а (256 уноса, у односу на 128 уноса за Cortex-A9 и Cortex-A5), повећавајући перформансе за велика радна оптерећења као што су web прегледавање.
Технологија „Thumb-2“
Пружа врхунске перформансе традиционалног Arm кода, а истовремено смањује потребу за меморијом за складиштење инструкција до 30%.
TrustZone технологија
Обезбеђује поуздану имплементацију безбедносних апликација, од управљања дигиталним правима до електронског плаћања. Широка подршка технолошких и индустријских партнера.

ДС13875 Рев 5

19/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

НЕОН
NEON технологија може убрзати мултимедијске и алгоритме за обраду сигнала као што су кодирање/декодирање видеа, 2D/3D графика, игре, обрада звука и говора, обрада слика, телефонија и синтеза звука. Cortex-A7 пружа механизам који нуди и перформансе и функционалност Cortex-A7 јединице за рад са покретним зарезом (FPU) и имплементацију NEON напредног SIMD скупа инструкција за даље убрзање функција обраде медија и сигнала. NEON проширује Cortex-A7 FPU процесора како би обезбедио четвороструки MAC и додатни 64-битни и 128-битни скуп регистара који подржавају богат скуп SIMD операција над 8-, 16- и 32-битним целим и 32-битним количинама података са покретним зарезом.
Виртуелизација хардвера
Високо ефикасна хардверска подршка за управљање подацима и арбитражу, при чему више софтверских окружења и њихових апликација могу истовремено да приступе системским могућностима. Ово омогућава реализацију уређаја који су робусни, са виртуелним окружењима која су добро изолована једно од другог.
Оптимизовани L1 кешови
L1 кеш меморије оптимизоване за перформансе и снагу комбинују технике минималног кашњења приступа како би се максимизирале перформансе и минимизирала потрошња енергије.
Интегрисани контролер L2 кеша
Омогућава приступ кешираној меморији на високој фреквенцији са малом латенцијом и великим пропусним опсегом или смањује потрошњу енергије повезану са приступом меморији ван чипа.
Cortex-A7 јединица за рад са покретним зарезом (FPU)
FPU пружа високоперформансне инструкције са покретним зарезом једноструке и двоструке прецизности компатибилне са Arm VFPv4 архитектуром која је софтверски компатибилна са претходним генерацијама Arm копроцесора са покретним зарезом.
Snoop контролна јединица (SCU)
SCU је одговоран за управљање међусобним повезивањем, арбитражом, комуникацијом, преносом из кеш меморије у кеш и системску меморију, кохерентношћу кеша и другим могућностима процесора.
Ова системска кохерентност такође смањује сложеност софтвера потребну за одржавање софтверске кохерентности унутар сваког драјвера оперативног система.
Генерички контролер прекида (GIC)
Имплементацијом стандардизованог и архитектонски пројектованог контролера прекида, GIC пружа богат и флексибилан приступ међупроцесорској комуникацији и рутирању и одређивању приоритета системских прекида.
Подржава до 192 независна прекида, под софтверском контролом, са хардверским приоритетом и усмерава се између оперативног система и TrustZone слоја за управљање софтвером.
Ова флексибилност рутирања и подршка за виртуелизацију прекида у оперативном систему пружају једну од кључних карактеристика потребних за побољшање могућности решења које користи хипервизор.

20/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.2
3.2.1
3.2.2

Сећања
Екстерни СДРАМ
Уређаји STM32MP133C/F имају уграђен контролер за екстерну SDRAM меморију која подржава следеће: · LPDDR2 или LPDDR3, 16-битни подаци, до 1 Gbyte, такт до 533 MHz · DDR3 или DDR3L, 16-битни подаци, до 1 Gbyte, такт до 533 MHz
Уграђени СРАМ
Сви уређаји имају: · SYSRAM: 128 Kbytes (са програмабилном величином безбедне зоне) · AHB SRAM: 32 Kbytes (безбедна) · BKPSRAM (резервна SRAM): 8 Kbytes
Садржај овог подручја је заштићен од могућих нежељених писаних приступа и може се задржати у режиму приправности или VBAT. BKPSRAM се може дефинисати (у ETZPC) као доступан само безбедном софтверу.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3 контролер (DDRCTRL)

DDRCTRL у комбинацији са DDRPHYC пружа комплетно решење меморијског интерфејса за DDR меморијски подсистем. · Један 64-битни AMBA интерфејс са 4 AXI порта (XPI) · AXI такт асинхрон са контролером · DDR меморијски шифраторски механизам (DDRMCE) са AES-128 DDR писањем у ходу
шифровање/читање и дешифровање. · Подржани стандарди:
JEDEC DDR3 SDRAM спецификација, JESD79-3E за DDR3/3L са 16-битним интерфејсом
JEDEC LPDDR2 SDRAM спецификација, JESD209-2E за LPDDR2 са 16-битним интерфејсом
JEDEC LPDDR3 SDRAM спецификација, JESD209-3B за LPDDR3 са 16-битним интерфејсом
· Напредни распоред и генератор SDRAM команди · Програмабилна пуна ширина података (16-битна) или пола ширине података (8-битна) · Напредна QoS подршка са три класе саобраћаја при читању и две класе саобраћаја при писању · Опције за избегавање недостатка саобраћаја нижег приоритета · Гарантована кохерентност за писање након читања (WAR) и читање након писања (RAW) на
AXI портови · Програмабилна подршка за опције дужине бурста (4, 8, 16) · Комбиновање писања како би се омогућило комбиновање вишеструких писања на исту адресу у један
једно писање · Конфигурација једног ранга

ДС13875 Рев 5

21/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

· Подршка за аутоматски улазак и излазак из SDRAM-а услед недостатка пристизања трансакције током програмабилног времена
· Подршка за аутоматски улазак и излазак сата (LPDDR2/3) услед недостатка доласка трансакције
· Подршка за аутоматски рад у режиму мале потрошње енергије изазваном недостатком доласка трансакције током програмабилног времена путем хардверског интерфејса за малу потрошњу енергије
· Програмабилна политика страничења · Подршка за аутоматски или софтверски контролисани улазак и излазак са самоосвежавањем · Подршка за дубок улазак и излазак са искључивањем под софтверском контролом (LPDDR2 и
LPDDR3) · Подршка за експлицитна ажурирања регистара SDRAM режима под софтверском контролом · Флексибилна логика мапирања адреса која омогућава мапирање редова, колона, специфично за апликацију
банка битови · Кориснички биране опције контроле освежавања · DDRPERFM повезани блок за помоћ у праћењу и подешавању перформанси
DDRCTRL и DDRPHYC могу се дефинисати (у ETZPC) као доступни само безбедном софтверу.
Главне карактеристике DDRMCE (DDR меморијски шифраторски механизам) су наведене у наставку: · AXI интерфејси мастер/роб системске магистрале (64-битни) · Индиректно шифровање (за писање) и дешифровање (за читање), засновано на уграђеном заштитном зиду (фајерволу)
програмирање · Два режима шифровања по региону (максимално један регион): без шифровања (режим заобилажења),
Режим блоковске шифре · Почетак и крај региона дефинисаних са гранулацијом од 64 Кбајта · Подразумевано филтрирање (регион 0): било који одобрен приступ · Филтрирање приступа региону: нема
Подржана блоковска шифра: AES Подржани режим ланчања · Блоковски режим са AES шифром је компатибилан са ECB режимом наведеним у NIST FIPS публикацији 197 напредни стандард за шифровање (AES), са придруженом функцијом извођења кључа заснованом на Keccak-400 алгоритму објављеном на https://keccak.team webсајт. · Један сет главних кључева који се могу само писати и закључавати · AHB конфигурациони порт, привилегован

22/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.4

TrustZone контролер адресног простора за DDR (TZC)

TZC се користи за филтрирање приступа читања/писања DDR контролеру према TrustZone правима и према небезбедном мастеру (NSAID) на највише девет програмабилних региона: · Конфигурација коју подржава само поуздани софтвер · Једна јединица за филтер · Девет региона:
Регион 0 је увек омогућен и покрива цео опсег адреса. Региони од 1 до 8 имају програмабилну основну/крајњу адресу и могу се доделити
било који један или оба филтера. · Безбедне и небезбедне дозволе приступа програмиране по региону · Небезбедни приступи филтрирани према NSAID · Региони контролисани истим филтером не смеју се преклапати · Режими отказа са грешком и/или прекидом · Способност прихватања = 256 · Логика чувара капије за омогућавање и онемогућавање сваког филтера · Спекулативни приступи

ДС13875 Рев 5

23/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.5

Режими покретања

При покретању, извор покретања који користи интерни РОМ за покретање бира се помоћу BOOT пина и OTP бајтова.

Табела 2. Режими покретања

BOOT2 BOOT1 BOOT0 Почетни режим покретања

Коментари

Чекај долазну везу на:

UART и USB (1)

USART3/6 и UART4/5/7/8 на подразумеваним пиновима

USB уређај велике брзине на OTG_HS_DP/DM пиновима (2)

1 Серијски NOR флеш (3) Серијски NOR флеш на QUADSPI (5)

е·ММЦ(3)

e·MMC на SDMMC2 (подразумевано)(5)(6)

NAND флеш меморија(3)

SLC NAND флеш меморија на FMC-у

Покретање система за развој (без покретања са флеш меморије)

Користи се за добијање приступа за дебаговање без покретања са флеш меморије (4)

СД картица (3)

SD картица на SDMMC1 (подразумевано)(5)(6)

Чекај долазну везу на:

0 UART и USB(1)(3) USART3/6 и UART4/5/7/8 на подразумеваним пиновима

USB уређај велике брзине на OTG_HS_DP/DM пиновима (2)

1 Серијски NAND флеш (3) Серијски NAND флеш на QUADSPI (5)

1. Може се онемогућити подешавањима OTP-а. 2. USB захтева HSE такт/кристал (погледајте AN5474 за подржане фреквенције са и без подешавања OTP-а). 3. Извор покретања може се променити подешавањима OTP-а (на примерampпочетно покретање на SD картици, затим e·MMC са OTP подешавањима). 4. Cortex®-A7 језгро у бесконачној петљи са пребацивањем PA13. 5. Подразумевани пинови се могу променити помоћу OTP-а. 6. Алтернативно, други SDMMC интерфејс осим овог подразумеваног може се изабрати помоћу OTP-а.

Иако се покретање ниског нивоа врши помоћу интерних тактова, софтверски пакети које испоручује ST, као и главни екстерни интерфејси као што су DDR, USB (али не ограничавајући се на њих) захтевају кристал или екстерни осцилатор који се повезују на HSE пинове.
Погледајте RM0475 „STM32MP13xx напредни Arm®-базирани 32-битни MPU-ови“ или AN5474 „Почетак рада са развојем хардвера за STM32MP13xx линије“ за ограничења и препоруке у вези са повезивањем HSE пинова и подржаним фреквенцијама.

24/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.6

Управљање напајањем

3.6.1
Опрез:

Шема напајања
· VDD је главно напајање за I/O и унутрашњи део који се напаја током режима приправности. Корисна запреминаtagРаспон је од 1.71 V до 3.6 V (типично 1.8 V, 2.5 V, 3.0 V или 3.3 V)
VDD_PLL и VDD_ANA морају бити звездасто повезани са VDD. · VDDCPU је наменски волумен за Cortex-A7 процесор.tagпонуда, чија вредност зависи од
жељена фреквенција процесора. 1.22 V до 1.38 V у режиму рада. VDD мора бити присутан пре VDDCPU. · VDDCORE је главни дигитални напонtagе и обично се искључује током режима приправности. ВолумнtagОпсег је од 1.21 V до 1.29 V у режиму рада. VDD мора бити присутан пре VDDCORE. · VBAT пин може бити повезан са екстерном батеријом (1.6 V < VBAT < 3.6 V). Ако се не користи екстерна батерија, овај пин мора бити повезан са VDD. · VDDA је аналогни (ADC/VREF), напон напајањаtagе (1.62 V до 3.6 V). Коришћење интерног VREF+ захтева VDDA једнак или већи од VREF+ + 0.3 V. · Пин VDDA1V8_REG је излаз интерног регулатора, интерно повезан са USB PHY и USB PLL. Интерни VDDA1V8_REG регулатор је подразумевано омогућен и може се контролисати софтвером. Увек је искључен током режима приправности.
Специфични BYPASS_REG1V8 пин никада не сме бити остављен слободан. Мора бити повезан или са VSS или са VDD да би се активирао или деактивирао волт.tagе регулатор. Када је VDD = 1.8 V, треба подесити BYPASS_REG1V8. · VDDA1V1_REG пин је излаз интерног регулатора, интерно повезан са USB PHY. Интерни VDDA1V1_REG регулатор је подразумевано омогућен и може се контролисати софтвером. Увек је искључен током режима приправности.
· VDD3V3_USBHS је USB напајање велике брзине. VoltagОпсег е је од 3.07 В до 3.6 В.
VDD3V3_USBHS не сме бити присутан осим ако није присутан VDDA1V8_REG, у супротном може доћи до трајног оштећења на STM32MP133C/F. Ово мора бити осигурано редоследом рангирања PMIC-а или екстерном компонентом у случају имплементације напајања дискретним компонентама.
· VDDSD1 и VDDSD2 су, респективно, SDMMC1 и SDMMC2 SD картице за напајање које подржава ултрабрзи режим.
· VDDQ_DDR је DDR IO напајање. 1.425 V до 1.575 V за повезивање DDR3 меморија (типично 1.5 V)
1.283 V до 1.45 V за повезивање DDR3L меморија (типично 1.35 V)
1.14 V до 1.3 V за повезивање LPDDR2 или LPDDR3 меморија (типично 1.2 V)
Током фаза укључивања и гашења, морају се поштовати следећи захтеви за редослед напајања:
· Када је VDD испод 1 V, остала напајања (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) морају остати испод VDD + 300 mV.
· Када је ВДД изнад 1 В, сва напајања су независна.
Током фазе искључивања напајања, VDD може привремено постати нижи него код других напајања само ако енергија која се доводи до STM32MP133C/F остане испод 1 mJ. Ово омогућава пражњење спољних кондензатора за раздвајање са различитим временским константама током прелазне фазе искључивања напајања.

ДС13875 Рев 5

25/219
48

Функционално прекоview
В 3.6
ВБОР0 1

Слика 2. Секвенца укључивања/искључивања

СТМ32МП133Ц/Ф

ВДДКС(1) ВДД

3.6.2
Напомена: 26/219

0.3

Укључивање

Радни режим

Снага доле

време

Неважећа област снабдевања

ВДДКС < ВДД + 300 мВ

ВДДКС независно од ВДД

МСв47490В1

1. VDDX се односи на било које напајање између VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Надзорник напајања

Уређаји имају интегрисано коло за ресетовање при укључивању (POR)/ресетовање при искључивању (PDR) повезано са колом за ресетовање при смањењу напајања (BOR):
· Ресетовање при укључивању (POR)
POR супервизор прати напајање VDD и упоређује га са фиксним прагом. Уређаји остају у режиму ресетовања када је VDD испод овог прага, · Ресетовање при искључењу (PDR)
PDR супервизор прати напајање VDD-а. Ресетовање се генерише када VDD падне испод фиксног прага.
· Ресетовање због пада мреже (BOR)
BOR супервизор прати напајање VDD-а. Три BOR прага (од 2.1 до 2.7 V) могу се конфигурисати преко опционих бајтова. Ресетовање се генерише када VDD падне испод овог прага.
· Ресетовање при укључивању VDDCORE (POR_VDDCORE) Супервизор POR_VDDCORE прати напајање VDDCORE и упоређује га са фиксним прагом. VDDCORE домен остаје у режиму ресетовања када је VDDCORE испод овог прага.
· Ресетовање при искључивању VDDCORE (PDR_VDDCORE) Супервизор PDR_VDDCORE прати напајање VDDCORE. Ресетовање домена VDDCORE се генерише када VDDCORE падне испод фиксног прага.
· Ресетовање при укључивању VDDCPU (POR_VDDCPU) Надзорник POR_VDDCPU прати напајање VDDCPU и упоређује га са фиксним прагом. VDDCPU домен остаје у режиму ресетовања када је VDDCORE испод овог прага.
Пин PDR_ON је резервисан за производне тестове STMicroelectronics и увек мора бити повезан са VDD у апликацији.

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.7

Стратегија мале потрошње енергије

Постоји неколико начина за смањење потрошње енергије на STM32MP133C/F: · Смањење динамичке потрошње енергије успоравањем тактова процесора и/или
тактови матрице магистрале и/или контролисање појединачних периферних тактова. · Уштедите потрошњу енергије када је процесор у стању мировања, избором између доступних ниско-
режиме напајања према потребама корисничке апликације. Ово омогућава постизање најбољег компромиса између кратког времена покретања, мале потрошње енергије, као и доступних извора буђења. · Користите DVFS (динамичко подешавање звука)tagе и скалирање фреквенције) оперативне тачке које директно контролишу фреквенцију такта процесора, као и излазно напајање VDDCPU-а.
Режими рада омогућавају контролу дистрибуције такта различитим деловима система и напајањем система. Режимом рада система управља MPU подсистем.
Режими мале потрошње MPU подсистема наведени су у наставку: · Спавање: Тактови процесора су заустављени, а такт периферних уређаја ради као
претходно подешено у RCC-у (ресетовање и контролер такта). · CStop: Тактови периферних јединица CPU-а су заустављени. · CStandby: VDDCPU OFF
CPU улази у режиме мале потрошње CSleep и CStop када извршава инструкције WFI (чекај прекид) или WFE (чекај догађај).
Доступни режими рада система су следећи: · Рад (систем у пуном капацитету, VDDCORE, VDDCORE и тактови УКЉУЧЕНИ) · Заустављање (тактови ИСКЉУЧЕНИ) · LP-Заустављање (тактови ИСКЉУЧЕНИ) · LPLV-Заустављање (тактови ИСКЉУЧЕНИ, ниво напајања VDDCORE и VDDCPU може бити смањен) · LPLV-Заустављање2 (VDDCPU ИСКЉУЧЕН, VDDCORE смањен и тактови ИСКЉУЧЕНИ) · Приправност (VDDCPU, VDDCORE и тактови ИСКЉУЧЕНИ)

Табела 3. Режим напајања система у односу на режим напајања процесора

Режим напајања система

ЦПУ

Рун моде

CRun или CSleep

Режим заустављања LP-Стоп режим LPLV-Стоп режим LPLV-Стоп2 режим
Режим приправности

CЗаустављање или Cприправност Cприправност

3.8

Ресетовање и контролер сата (РЦЦ)

Контролер такта и ресетовања управља генерисањем свих тактова, као и синхронизацијом такта и контролом ресетовања система и периферних уређаја. RCC пружа велику флексибилност у избору извора такта и омогућава примену односа такта ради побољшања потрошње енергије. Поред тога, на неким комуникационим периферијама које су способне да раде са

ДС13875 Рев 5

27/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.8.1 3.8.2

два различита домена такта (или такт интерфејса магистрале или периферни такт језгра), системска фреквенција се може променити без модификовања брзине преноса података.
Управљање сатом
Уређаји имају уграђена четири интерна осцилатора, два осцилатора са екстерним кристалом или резонатором, три интерна осцилатора са брзим временом покретања и четири PLL-а.
RCC прима следеће улазе извора такта: · Интерни осцилатори:
64 MHz HSI такт (1% тачности) 4 MHz CSI такт 32 kHz LSI такт · Спољни осцилатори: 8-48 MHz HSE такт 32.768 kHz LSE такт
RCC пружа четири PLL-а: · PLL1 намењен тактовању CPU-а · PLL2 који обезбеђује:
тактови за AXI-SS (укључујући мостове APB4, APB5, AHB5 и AHB6) тактови за DDR интерфејс · PLL3 који обезбеђује: тактове за вишеслојни AHB и матрицу периферне магистрале (укључујући APB1,
APB2, APB3, APB6, AHB1, AHB2 и AHB4) тактови језгра за периферне уређаје · PLL4 намењен генерисању тактова језгра за различите периферне уређаје
Систем се покреће на HSI такту. Корисничка апликација затим може да изабере конфигурацију такта.
Извори за ресетовање система
Ресетовање при укључивању иницијализује све регистре осим регистра за дебаговање, дела RCC-а, дела RTC-а и регистара статуса контролера напајања, као и домена резервног напајања.
Ресетовање апликације се генерише из једног од следећих извора: · ресетовање са NRST пад-а · ресетовање са POR и PDR сигнала (генерално се назива ресетовање при укључивању) · ресетовање са BOR сигнала (генерално се назива пад напајања) · ресетовање са независног watchdog-а 1 · ресетовање са независног watchdog-а 2 · ресетовање софтверског система са Cortex-A7 (CPU) · квар на HSE, када је активирана функција система безбедности такта
Ресетовање система се генерише из једног од следећих извора: · ресетовање апликације · ресетовање из сигнала POR_VDDCORE · излазак из режима приправности у режим рада

28/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

Ресетовање MPU процесора се генерише из једног од следећих извора: · системско ресетовање · сваки пут када MPU изађе из CStandby режима · софтверско ресетовање MPU-а из Cortex-A7 (CPU)

3.9

Улази/излази опште намене (GPIO)

Сваки од GPIO пинова може се софтверски конфигурисати као излаз (push-pull или open-drain, са или без pull-up или pull-down напајања), као улаз (са или без pull-up или pull-down напајања) или као периферна алтернативна функција. Већина GPIO пинова се дели са дигиталним или аналогним алтернативним функцијама. Сви GPIO пинови су способни за високу струју и имају избор брзине ради бољег управљања унутрашњом буком, потрошњом енергије и електромагнетном емисијом.
Након ресетовања, сви GPIO-и су у аналогном режиму како би се смањила потрошња енергије.
Конфигурација У/И може се закључати ако је потребно праћењем одређеног редоследа како би се избегло лажно писање у У/И регистре.
Сви GPIO пинови могу се појединачно подесити као безбедни, што значи да су софтверски приступи овим GPIO-има и придруженим периферним уређајима дефинисаним као безбедни ограничени на безбедан софтвер који се покреће на CPU-у.

3.10
Напомена:

TrustZone контролер заштите (ETZPC)
ETZPC се користи за конфигурисање TrustZone безбедности мастер и робова магистрале са програмабилним атрибутима безбедности (безбедни ресурси). На пример: · Величина безбедног региона SYSRAM меморије на чипу може се програмирати. · AHB и APB периферни уређаји могу бити безбедни или небезбедни. · AHB SRAM меморија може бити безбедна или небезбедна.
Подразумевано, SYSRAM, AHB SRAM и безбедне периферне јединице су подешене само на безбедан приступ, тако да им не могу приступити небезбедни мастер уређаји као што су DMA1/DMA2.

ДС13875 Рев 5

29/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.11

Матрица међусобне повезаности магистрала
Уређаји имају AXI матрицу магистрале, једну главну AHB матрицу магистрале и мостове магистрале који омогућавају међусобно повезивање главних магистрала са робовима магистрала (погледајте слику испод, тачке представљају омогућене везе мастер/роб).
Слика 3. Матрица магистрале STM32MP133C/F

МДМА

СДММЦ2

СДММЦ1

DBG од MLAHB интерконекта USBH

ЦПУ

ЕТХ1 ЕТХ2

128-битни

AXIM

М1 М2

М11

С1 С2 С3 С4 С5 С6 С7 С8 С9

Подразумевани роб AXIMC

NIC-400 AXI 64 бита 266 MHz – 10 мастер / 10 робова

Од AXIM интерконекције DMA1 DMA2 USBO DMA3

М1 М2

М3 М4

М6 М7

S4 S5 Интерконект AHB 32 бита 209 MHz – 8 мастер / 6 робова

DDRCTRL 533 MHz AHB мост ка AHB6 ка MLAHB међусобна веза FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB мост ка AHB5 APB мост ка APB5 APB мост ка DBG APB
AXI 64 синхрони мастер порт AXI 64 синхрони роб порт AXI 64 асинхрони мастер порт AXI 64 асинхрони роб порт AHB 32 синхрони мастер порт AHB 32 синхрони роб порт AHB 32 асинхрони мастер порт AHB 32 асинхрони роб порт
Мост ка AHB2 SRAM1 SRAM2 SRAM3 Ка AXIM међусобном повезивању Мост ка AHB4
МСв67511В2

МЛАХБ

30/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.12

ДМА контролери
Уређаји имају следеће DMA модуле за растерећење активности процесора: · главни директни приступ меморији (MDMA)
МДМА је брзи ДМА контролер, који је задужен за све врсте преноса меморије (периферија-меморија, меморија-меморија, меморија-периферија), без икакве акције процесора. Поседује главни AXI интерфејс. МДМА је у могућности да се повеже са другим ДМА контролерима како би проширио стандардне ДМА могућности или може директно да управља периферним ДМА захтевима. Сваки од 32 канала може да обавља блоковске преносе, поновљене блоковске преносе и преносе повезаних листа. МДМА се може подесити да врши безбедне преносе ка безбедним меморијама. · три ДМА контролера (небезбедни ДМА1 и ДМА2, плус безбедни ДМА3) Сваки контролер има двоструки AHB порт, за укупно 16 небезбедних и осам безбедних ДМА канала за обављање блоковских преноса заснованих на FIFO-у.
Две DMAMUX јединице мултиплексирају и усмеравају DMA периферне захтеве ка три DMA контролера, са високом флексибилношћу, максимизирајући број DMA захтева који се извршавају истовремено, као и генеришући DMA захтеве из периферних излазних окидача или DMA догађаја.
DMAMUX1 мапира DMA захтеве са небезбедних периферних уређаја на DMA1 и DMA2 канале. DMAMUX2 мапира DMA захтеве са безбедних периферних уређаја на DMA3 канале.

3.13

Проширени контролер прекида и догађаја (EXTI)
Проширени контролер прекида и догађаја (EXTI) управља буђењем процесора и система путем конфигурабилних и директних улаза за догађаје. EXTI доставља захтеве за буђење контроли напајања и генерише захтев за прекид за GIC, као и догађаје на улазу за догађаје процесора.
EXTI захтеви за буђење омогућавају буђење система из режима заустављања (Stop), а процесора (CPU) из режима CStop и CStandby.
Генерисање захтева за прекид и захтева за догађај може се користити и у режиму рада.
ЕКСТИ такође укључује избор ЕКСТИ ИОпорт.
Сваки прекид или догађај може се подесити као безбедан како би се приступ ограничио само на безбедан софтвер.

3.14

Јединица за израчунавање провере цикличне редундансе (ЦРЦ)
CRC (циклична редундантна провера) јединица за израчунавање се користи за добијање CRC кода коришћењем програмабилног полинома.
Између осталих примена, технике засноване на CRC-у се користе за проверу интегритета преноса података или складиштења. У оквиру стандарда EN/IEC 60335-1, оне нуде начин за проверу интегритета флеш меморије. Јединица за израчунавање CRC-а помаже у израчунавању потписа софтвера током извршавања, који се упоређује са референтним потписом генерисаним током повезивања и сачуваним на датој меморијској локацији.

ДС13875 Рев 5

31/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.15

Флексибилни контролер меморије (FMC)
Главне карактеристике FMC контролера су следеће: · Интерфејс са уређајима мапираним у статичку меморију, укључујући:
NOR флеш меморија Статичка или псеудостатичка меморија са случајним приступом (SRAM, PSRAM) NAND флеш меморија са 4-битним/8-битним BCH хардверским ECC · Ширина магистрале података од 8 бита · Независна контрола избора чипа за сваку меморијску банку · Независна конфигурација за сваку меморијску банку · Писање у FIFO
Регистри конфигурације FMC-а могу бити безбедни.

3.16

Двоструки Quad-SPI меморијски интерфејс (QUADSPI)
QUADSPI је специјализовани комуникациони интерфејс намењен једноструким, двоструким или четвороструким SPI флеш меморијама. Може да ради у било ком од следећа три режима: · Индиректни режим: све операције се изводе помоћу QUADSPI регистара. · Режим испитивања статуса: регистар статуса екстерне флеш меморије се периодично чита и
Прекид се може генерисати у случају постављања заставице. · Режим мапирања меморије: екстерна флеш меморија се мапира у адресни простор
и систем га види као да је интерна меморија.
И пропусни опсег и капацитет могу се удвостручити коришћењем режима двоструког флеш меморије, где се истовремено приступа двема Quad-SPI флеш меморијама.
QUADSPI је повезан са блоком кашњења (DLYBQS) који омогућава подршку за фреквенцију екстерних података изнад 100 MHz.
Регистри конфигурације QUADSPI-ја могу бити безбедни, као и њихов блок кашњења.

3.17

Аналогно-дигитални конвертори (ADC1, ADC2)
Уређаји имају уграђена два аналогно-дигитална конвертора, чија се резолуција може конфигурисати на 12, 10, 8 или 6 бита. Сваки А/Д конвертор дели до 18 спољних канала, вршећи конверзије у режиму једног снимка или скенирања. У режиму скенирања, аутоматска конверзија се врши на одабраној групи аналогних улаза.
Оба АДЦ-а имају безбедне магистралне интерфејсе.
Сваки А/Д претварач може бити опслужен од стране ДМА контролера, што омогућава аутоматски пренос А/Д конвертованих вредности на одредишну локацију без икакве софтверске акције.
Поред тога, функција аналогног надзорног система може прецизно пратити конвертовану јачину звукаtagе једног, неких или свих одабраних канала. Прекид се генерише када се конвертује волtagе је изван програмираних прагова.
Да би се синхронизовала А/Д конверзија и тајмери, А/Д претварачи могу бити покренути било којим од тајмера TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 и LPTIM3.

32/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.18

Сензор температуре
Уређаји уграђују сензор температуре који генерише запреминуtagе (VTS) који се линеарно мења са температуром. Овај температурни сензор је интерно повезан са ADC2_INP12 и може да мери температуру околине уређаја у опсегу од 40 до +125 °C са прецизношћу од ±2%.
Сензор температуре има добру линеарност, али мора бити калибрисан да би се постигла добра укупна тачност мерења температуре. Пошто се померање сензора температуре разликује од чипа до чипа због варијација процеса, некалибрисани интерни сензор температуре је погодан за примене које детектују само промене температуре. Да би се побољшала тачност мерења сензора температуре, сваки уређај је појединачно фабрички калибрисан од стране ST-а. Подаци фабричке калибрације сензора температуре се чувају од стране ST-а у OTP области, којој је доступно само у режиму читања.

3.19

Дигитални сензор температуре (DTS)
Уређаји имају уграђен сензор температуре са фреквентним излазом. DTS броји фреквенцију на основу LSE или PCLK како би пружио информације о температури.
Подржане су следеће функције: · генерисање прекида помоћу температурног прага · генерисање сигнала за буђење помоћу температурног прага

3.20
Напомена:

ВБАТ операција
VBAT домен напајања садржи RTC, резервне регистре и резервну SRAM меморију.
Да би се оптимизовало трајање батерије, овај домен напајања се напаја помоћу VDD-а када је доступан или помоћу volume-а.tagпримењено на VBAT пин (када нема напајања VDD). VBAT напајање се укључује када PDR детектује да је VDD пао испод нивоа PDR.
ВолtagНапајање на VBAT пину може бити обезбеђено спољном батеријом, суперкондензатором или директно VDD-ом. У овом другом случају, VBAT режим није функционалан.
VBAT операција се активира када VDD није присутан.
Ниједан од ових догађаја (спољни прекиди, ТAMP догађај или RTC аларм/догађаји) могу директно да обнове VDD напајање и присилно избаце уређај из VBAT режима. Ипак, TAMP Догађаји и RTC аларми/догађаји могу се користити за генерисање сигнала за спољно коло (обично PMIC) које може да обнови напајање VDD-а.

ДС13875 Рев 5

33/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.21

Волtagе-референтни бафер (VREFBUF)
Уређаји уграђују волtagе референтни бафер који се може користити као запреминаtagреференца за АЦП-ове, а такође и као запреминаtagреференца за спољне компоненте преко VREF+ пина. VREFBUF може бити безбедан. Интерни VREFBUF подржава четири волтаtages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Спољни напонtagРеференца се може обезбедити преко VREF+ пина када је интерни VREFBUF искључен.
Slika 4. Voltagреферентни бафер

VREFINT

–

ВРЕФ+

ВССА

МСв64430В1

3.22

Дигитални филтер за сигма-делта модулатор (DFSDM)
Уређаји имају уграђен један DFSDM са подршком за два модула дигиталних филтера и четири спољна улазна серијска канала (примопредајнике) или алтернативно четири унутрашња паралелна улаза.
DFSDM повезује екстерне модулаторе са уређајем и врши дигитално филтрирање примљених токова података. Модулатори се користе за претварање аналогних сигнала у дигитално-серијске токове који чине улазе DFSDM-а.
DFSDM такође може да повеже PDM (модулација густине импулса) микрофоне и да изврши PDM у PCM конверзију и филтрирање (хардверски убрзано). DFSDM има опционе паралелне улазе тока података из ADC-ова или из меморије уређаја (кроз DMA/CPU преносе у DFSDM).
DFSDM примопредајници подржавају неколико формата серијског интерфејса (за подршку различитим модулаторима). DFSDM дигитални филтерски модули врше дигиталну обраду према кориснички дефинисаним параметрима филтера са коначном резолуцијом ADC-а до 24 бита.

34/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

DFSDM периферија подржава: · Четири мултиплексирана улазна дигитална серијска канала:
конфигурабилни SPI интерфејс за повезивање различитих модулатора конфигурабилни Manchester кодирани 1-wire интерфејс PDM (модулација густине импулса) микрофонски улаз максимална улазна фреквенција такта до 20 MHz (10 MHz за Manchester кодирање) тактни излаз за модулаторе (0 до 20 MHz) · Алтернативни улази из четири интерна дигитална паралелна канала (до 16-битне резолуције улаза): интерни извори: ADC подаци или меморијски токови података (DMA) · Два дигитална филтерска модула са подесивом дигиталном обрадом сигнала: Sincx филтер: редослед/тип филтера (1 до 5), преклапањаampИнтегратор односа Линга (1 до 1024): оверсampОднос линга (1 до 256) · Резолуција излазних података до 24 бита, формат излазних података са знаком · Аутоматска корекција померања података (померај који корисник чува у регистру) · Континуирана или једнократна конверзија · Почетак конверзије покренут: софтверским окидачем, интерним тајмерима, спољним догађајима, почетак конверзије синхроно са првим модулом дигиталног филтера (DFSDM) · Аналогни watchdog са: регистрима прага података ниске и високе вредности, наменским конфигурабилним Sincx дигиталним филтером (ред = 1 до 3,
оверсampоднос линга = 1 до 32) улаз из коначних излазних података или из одабраних улазних дигиталних серијских канала континуирано праћење независно од стандардне конверзије · Детектор кратког споја за детекцију засићених аналогних улазних вредности (доњи и горњи опсег): бројач до 8 бита за детекцију од 1 до 256 узастопних 0 или 1 на серијском току података, континуирано праћење сваког улазног серијског канала · Генерисање сигнала прекида при догађају аналогног watchdog-а или при догађају детектора кратког споја · Детектор екстрема: чување минималних и максималних вредности коначних података конверзије које освежава софтвер · DMA могућност за читање коначних података конверзије · Прекиди: крај конверзије, прекорачење, аналогни watchdog, кратак спој, одсуство такта улазног серијског канала · „Регуларне“ или „убризгане“ конверзије: „регуларне“ конверзије могу се захтевати у било ком тренутку или чак у континуираном режиму
без икаквог утицаја на време „убризганих“ конверзија „убризгане“ конверзије за прецизно време и са високим приоритетом конверзије

ДС13875 Рев 5

35/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.23

Прави генератор случајних бројева (РНГ)
Уређаји уграђују један случајни број (RNG) који испоручује 32-битне случајне бројеве генерисане интегрисаним аналогним колом.
Генератор случајних бројева (RNG) може бити дефинисан (у ETZPC) као доступан само безбедном софтверу.
Прави генератор случајних бројева (RNG) се повезује са заштићеним AES и PKA периферним уређајима преко наменске магистрале (коју CPU не може да чита).

3.24

Криптографски и хеш процесори (CRYP, SAES, PKA и HASH)
Уређаји имају уграђен један криптографски процесор који подржава напредне криптографске алгоритме обично потребне за обезбеђивање поверљивости, аутентификације, интегритета података и непорицања приликом размене порука са вршњаком.
Уређаји такође уграђују наменски DPA отпоран безбедни AES 128- и 256-битни кључ (SAES) и PKA хардверски акцелератор за шифровање/дешифровање, са наменском хардверском магистралом којој CPU није доступан.
Главне карактеристике CRYP-а: · DES/TDES (стандард за шифровање података/стандард за троструко шифровање података): ECB (електронски
књига кодова) и алгоритми за уланчавање CBC (уланчавање блокова шифре), кључ од 64, 128 или 192 бита · AES (напредни стандард шифровања): алгоритми за уланчавање ECB, CBC, GCM, CCM и CTR (режим бројача), кључ од 128, 192 или 256 бита
Главне карактеристике универзалног HASH-а: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (безбедни HASH алгоритми) · HMAC
Криптографски акцелератор подржава генерисање DMA захтева.
CRYP, SAES, PKA и HASH могу се дефинисати (у ETZPC) као доступни само безбедним софтвером.

3.25

Покретање система, безбедност и контрола једнократне лозинке (OTP) (BSEC)
BSEC (контрола покретања и безбедности и OTP) је намењен за контролу OTP (једнократно програмабилне) кутије са осигурачима, која се користи за уграђено непроменљиво складиштење конфигурације уређаја и безбедносних параметара. Неки делови BSEC-а морају бити конфигурисани тако да буду доступни само безбедном софтверу.
BSEC може да користи OTP речи за складиштење HWKEY 256-битног за SAES (безбедни AES).

36/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.26

Тајмери и чувари
Уређаји укључују два тајмера са напредном контролом, десет тајмера опште намене (од којих је седам заштићених), два основна тајмера, пет тајмера са ниском потрошњом енергије, два чувара и четири системска тајмера у сваком Cortex-A7.
Сви бројачи тајмера могу бити замрзнути у режиму дебаговања.
Доња табела упоређује карактеристике тајмера са напредном контролом, опште намене, основних и тајмера са малом потрошњом енергије.

Тип тајмера

Тајмер

Табела 4. Поређење функција тајмера

Контрарезолуција-
ција

Тип бројача

Фактор предсклера

Генерисање захтева за DMA

Снимање/упоређивање канала

Комплементарни излаз

Макс интерфејс
такт (MHz)

Макс
тајмер
такт (MHz)(1)

Напредни TIM1, -контролни TIM8

16-битни

Горе, било који цео број надоле, између 1 горе/доле и 65536

Да

TIM2 TIM5

32-битни

Горе, било који цео број надоле, између 1 горе/доле и 65536

Да

TIM3 TIM4

16-битни

Горе, било који цео број надоле, између 1 горе/доле и 65536

Да

Било који цео број

TIM12(2) 16-битни

Између 1

бр

генерал

и 65536

сврха

TIM13(2) TIM14(2)

16-битни

Било који цео број између 1
и 65536

бр

Било који цео број

TIM15(2) 16-битни

Између 1

Да

и 65536

TIM16(2) TIM17(2)

16-битни

Било који цео број између 1
и 65536

Да

Басиц

ТИМ6, ТИМ7

16-битни

Било који цео број између 1
и 65536

Да

ЛПТИМ1,

Мала снага

ЛПТИМ2(2), ЛПТИМ3(2),
ЛПТИМ4,

16-битни

1, 2, 4, 8, Горе 16, 32, 64,
128

бр

ЛПТИМ5

104.5

209

бр

104.5

209

бр

104.5

209

бр

104.5

209

бр

104.5

209

104.5

209

104.5

209

бр

104.5

209

1(3)

бр

104.5 104.5

1. Максимални такт тајмера је до 209 MHz у зависности од TIMGxPRE бита у RCC-у. 2. Безбедни тајмер. 3. Нема канала за снимање на LPTIM-у.

ДС13875 Рев 5

37/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.26.1 3.26.2 3.26.3

Тајмери са напредном контролом (TIM1, TIM8)
Тајмери са напредном контролом (TIM1, TIM8) могу се посматрати као трофазни PWM генератори мултиплексирани на 6 канала. Имају комплементарне PWM излазе са програмабилним уметнутим мртвим временима. Такође се могу сматрати комплетним тајмерима опште намене. Њихова четири независна канала могу се користити за: · снимање улаза · поређење излаза · PWM генерисање (режими поравнати са ивицом или центром) · једноимпулсни режим излаза
Ако су конфигурисани као стандардни 16-битни тајмери, имају исте карактеристике као и тајмери опште намене. Ако су конфигурисани као 16-битни PWM генератори, имају могућност пуне модулације (0-100%).
Тајмер са напредном контролом може да ради заједно са тајмерима опште намене путем функције повезивања тајмера за синхронизацију или ланчано повезивање догађаја.
TIM1 и TIM8 подржавају независно генерисање DMA захтева.
Тајмери опште намене (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
У STM32MP133C/F уређајима је уграђено десет синхронизујућих тајмера опште намене (видети Табелу 4 за разлике). · TIM2, TIM3, TIM4, TIM5
TIM 2 и TIM5 су базирани на 32-битном бројачу са аутоматским поновним учитавањем горе/доле и 16-битном преткалеру, док су TIM3 и TIM4 базирани на 16-битном бројачу са аутоматским поновним учитавањем горе/доле и 16-битном преткалеру. Сви тајмери имају четири независна канала за упоређивање улаза/излаза, PWM или излаз у режиму једног импулса. Ово даје до 16 улазних упоређивања/излаза/PWM-ова на највећим кућиштима. Ови тајмери опште намене могу да раде заједно или са другим тајмерима опште намене и тајмерима напредне контроле TIM1 и TIM8, путем функције повезивања тајмера за синхронизацију или ланчано повезивање догађаја. Било који од ових тајмера опште намене може се користити за генерисање PWM излаза. TIM2, TIM3, TIM4, TIM5 сви имају независно генерисање DMA захтева. Способни су да обрађују сигнале квадратурног (инкременталног) енкодера и дигиталне излазе од једног до четири Холова сензора. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Ови тајмери су базирани на 16-битном бројачу са аутоматским поновним учитавањем и 16-битном предделнику. TIM13, TIM14, TIM16 и TIM17 имају један независни канал, док TIM12 и TIM15 имају два независна канала за снимање/упоређивање улаза/излаза, PWM или излаз у режиму једног импулса. Могу се синхронизовати са TIM2, TIM3, TIM4, TIM5 тајмерима опште намене са пуним функцијама или користити као једноставне временске базе. Сваки од ових тајмера може се дефинисати (у ETZPC) као доступан само безбедном софтверу.
Основни тајмери (TIM6 и TIM7)
Ови тајмери се углавном користе као генеричка 16-битна временска база.
TIM6 и TIM7 подржавају независно генерисање DMA захтева.

38/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.26.4
3.26.5 3.26.6

Тајмери мале потрошње енергије (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Сваки тајмер мале потрошње енергије има независан такт и ради и у режиму заустављања ако га тактује LSE, LSI или спољни такт. LPTIMx је у стању да пробуди уређај из режима заустављања.
Ови тајмери мале потрошње подржавају следеће карактеристике: · 16-битни бројач навише са 16-битним регистром за аутоматско поновно учитавање · 16-битни регистар за поређење · Конфигуративни излаз: импулсни, PWM · Континуирани/једнократни режим · Избор софтверског/хардверског улазног окидача · Избор извора такта:
унутрашњи извор такта: LSE, LSI, HSI или APB такт екстерни извор такта преко LPTIM улаза (ради чак и без унутрашњег такта)
извор у раду, користи га апликација бројача импулса) · Програмабилни дигитални филтер за грешке · Режим енкодера
LPTIM2 и LPTIM3 могу се дефинисати (у ETZPC) као доступни само безбедним софтвером.
Независни надзорни органи (IWDG1, IWDG2)
Независни чуварски систем (watchdog) базиран је на 12-битном бројачу силазница и 8-битном предделнику. Тактује се са независног интерног RC (LSI) такта од 32 kHz и, пошто ради независно од главног такта, може да ради у режимима заустављања и приправности. IWDG се може користити као чуварски систем за ресетовање уређаја када се појави проблем. Може се конфигурисати хардверски или софтверски путем опционих бајтова.
IWDG1 се може дефинисати (у ETZPC) као доступан само безбедним софтвером.
Генерички тајмери (Cortex-A7 CNT)
Генерички тајмери Cortex-A7 уграђени у Cortex-A7 напајају се вредношћу из генерисања системског времена (STGEN).
Процесор Cortex-A7 пружа следеће тајмере: · физички тајмер за употребу у безбедним и небезбедним режимима
Регистри за физички тајмер су банкирани да би се обезбедиле безбедне и небезбедне копије. · виртуелни тајмер за употребу у небезбедним режимима · физички тајмер за употребу у хипервизорском режиму
Генерички тајмери нису периферни уређаји мапирани на меморију и доступни су само путем специфичних инструкција копроцесора Cortex-A7 (cp15).

3.27

Генерисање системског тајмера (STGEN)
Генерисање системског времена (STGEN) генерише вредност бројања времена која пружа конзистентност view времена за све генеричке тајмере Cortex-A7.

ДС13875 Рев 5

39/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

Генерисање системског времена има следеће кључне карактеристике: · 64-битна ширина ради избегавања проблема са пребацивањем · Почетак од нуле или програмабилне вредности · Контролни APB интерфејс (STGENC) који омогућава чување и враћање тајмера
током догађаја искључивања напајања · APB интерфејс само за читање (STGENR) који омогућава читање вредности тајмера од стране не-
безбедан софтвер и алати за дебаговање · Повећање вредности тајмера које се може зауставити током дебаговања система
STGENC се може дефинисати (у ETZPC) као доступан само безбедним софтвером.

3.28

Сат у реалном времену (РТЦ)
RTC омогућава аутоматско буђење за управљање свим режимима мале потрошње енергије. RTC је независни BCD тајмер/бројач и пружа сат/календар са временом и програмабилним прекидима аларма.
RTC такође укључује периодичну програмабилну заставицу буђења са могућношћу прекида.
Два 32-битна регистра садрже секунде, минуте, сате (12- или 24-часовни формат), дан (дан у недељи), датум (дан у месецу), месец и годину, изражене у бинарно кодираном децималном формату (BCD). Вредност подсекунде је такође доступна у бинарном формату.
Бинарни режим је подржан ради олакшавања управљања драјверима софтвера.
Компензације за месеце од 28, 29 (преступна година), 30 и 31 дан се врше аутоматски. Такође се може извршити компензација летњег рачунања времена.
Додатни 32-битни регистри садрже програмабилне подсекунде, секунде, минуте, сате, дан и датум аларма.
Доступна је функција дигиталне калибрације како би се компензовало свако одступање у тачности кристалног осцилатора.
Након ресетовања резервног домена, сви RTC регистри су заштићени од могућих паразитских приступа писању и заштићени су безбедним приступом.
Све док је обим снабдевањаtagАко е остане у радном опсегу, RTC се никада не зауставља, без обзира на статус уређаја (режим рада, режим мале потрошње енергије или ресетовање).
Главне карактеристике RTC-а су следеће: · Календар са подсекундама, секундама, минутима, сатима (формат 12 или 24), даном (дан у месецу
недеља), датум (дан у месецу), месец и година · Компензација летњег рачунања времена програмабилна софтвером · Програмабилни аларм са функцијом прекида. Аларм може да се покрене било којом
комбинација поља календара. · Јединица за аутоматско буђење генерише периодичну заставицу која покреће аутоматско буђење
прекид · Детекција референтног такта: може се користити прецизнији такт другог извора (50 или 60 Hz)
користи се за побољшање прецизности календара. · Прецизна синхронизација са спољним сатом коришћењем функције померања за мање од секунде · Коло за дигиталну калибрацију (периодична корекција бројача): тачност од 0.95 ppm, добијена у
прозор за калибрацију од неколико секунди

40/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

· Времеamp функција за чување догађаја · Чување SWKEY-а у RTC резервним регистрима са директним приступом магистрали SAE (не
читљив од стране процесора) · Маскирани прекиди/догађаји:
Аларм А Аларм Б Време прекида буђењаamp · TrustZone подршка: RTC потпуно безбедан аларм А, аларм Б, тајмер за буђење и времеamp појединачно безбедно или небезбедно
Калибрација RTC-а урађена у безбедној на небезбедној конфигурацији

3.29

Tampер и резервни регистри (ТAMP)
32 x 32-битна резервна регистра се задржавају у свим режимима мале потрошње енергије, као и у VBAT режиму. Могу се користити за чување осетљивих података јер је њихов садржај заштићен...ampколо за детекцију.
Седам тampулазних пинова и пет тampИзлазни пинови су доступни за заштиту одampдетекција ер. Спољни тampПинови се могу конфигурисати за детекцију ивице, ивице и нивоа, детекцију нивоа са филтрирањем или активно дејство.ampшто повећава ниво безбедности аутоматском провером да ли је тampПинови нису споља отворени или кратко спојени.
TAMP главне карактеристике · 32 резервна регистра (ТAMP_BKPxR) имплементиран у RTC домену који остаје
укључено помоћу VBAT-а када је напајање VDD-а искључено · 12 tampдоступни пинови (седам улаза и пет излаза) · Било који тampДетекција може генерисати RTC времеamp догађај. · Било који тampДетекција er брише регистре резервне копије. · Подршка за TrustZone:
Тampбезбедна или небезбедна конфигурација Резервна копија региструје конфигурацију у три области конфигурабилне величине:
. једна безбедна област за читање/писање . једна безбедна област за писање/читање која није безбедна . једна небезбедна област за читање/писање · Монотони бројач

3.30

Интериферни интерфејси интегрисаних кола (I2C1, I2C2, I2C3, I2C4, I2C5)
Уређаји имају уграђених пет I2C интерфејса.
I2C магистрални интерфејс управља комуникацијом између STM32MP133C/F и серијске I2C магистрале. Он контролише све секвенцирање, протокол, арбитражу и време специфичне за I2C магистралу.

ДС13875 Рев 5

41/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

I2C периферија подржава: · Компатибилност са I2C магистралом и корисничким упутством, рев. 5:
Режими славе и мастер, могућност мултимастер рада Стандардни режим (Sm), са брзином преноса до 100 kbit/s Брзи режим (Fm), са брзином преноса до 400 kbit/s Брзи режим Plus (Fm+), са брзином преноса до 1 Mbit/s и излазом од 20 mA У/И погона 7-битни и 10-битни режим адресирања, више 7-битних славе адреса Програмабилна времена подешавања и задржавања Опционо растезање такта · Компатибилност са спецификацијом системске магистрале за управљање (SMBus) rev 2.0: Генерисање и верификација хардверског PEC-а (провера грешака пакета) са ACK
контрола подршка за протокол за решавање адреса (ARP) SMBus упозорење · Компатибилност са спецификацијом протокола за управљање системом напајања (PMBus™) rev 1.1 · Независни такт: избор независних извора такта омогућава да брзина I2C комуникације буде независна од репрограмирања PCLK-а · Буђење из режима заустављања при подударању адресе · Програмабилни аналогни и дигитални филтери шума · 1-бајтни бафер са DMA могућношћу
I2C3, I2C4 и I2C5 могу бити дефинисани (у ETZPC) као доступни само безбедном софтверу.

3.31

Универзални синхрони асинхрони пријемник-предајник (USART1, USART2, USART3, USART6 и UART4, UART5, UART7, UART8)
Уређаји имају четири уграђена универзална синхрона пријемна-предајника (USART1, USART2, USART3 и USART6) и четири универзална асинхрона пријемна-предајника (UART4, UART5, UART7 и UART8). Погледајте табелу испод за резиме карактеристика USARTx и UARTx.
Ови интерфејси пружају асинхрону комуникацију, подршку за IrDA SIR ENDEC, режим вишепроцесорске комуникације, режим једножичног полудуплексног комуникационог режима и имају LIN мастер/роб могућност. Они пружају хардверско управљање CTS и RTS сигналима и омогућавају RS485 драјвер. Могу да комуницирају брзинама до 13 Mbit/s.
USART1, USART2, USART3 и USART6 такође пружају режим паметне картице (компатибилан са ISO 7816) и могућности комуникације сличне SPI-ју.
Сви USART-ови имају домен такта независан од такта процесора, што омогућава USARTx-у да пробуди STM32MP133C/F из режима стоп користећи брзине преноса до 200 Kbaud. Догађаји буђења из режима стоп су програмабилни и могу бити:
· детекција почетног бита
· било који примљени оквир података
· одређени програмирани оквир података

42/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

Све УСАРТ интерфејсе може опслуживати ДМА контролер.

Табела 5. Карактеристике USART/UART-а

USART режими/функције (1)

USART1/2/3/6

УАРТ4/5/7/8

Хардверска контрола тока за модем

Континуирана комуникација користећи ДМА

Вишепроцесорска комуникација

Синхрони SPI режим (главни/славе)

–

Режим паметне картице

–

Једножична полудуплекс комуникација IrDA SIR ENDEC блок

ЛИН режим

Двоструки тактни домен и буђење из режима мале потрошње енергије

Прекид временског ограничења пријемника у комуникацији преко Modbus-а

Аутоматско откривање брзине преноса

Дривер Енабле

Дужина података USART-а

7, 8 и 9 бита

1. X = подржано.

USART1 и USART2 могу се дефинисати (у ETZPC) као доступни само безбедном софтверу.

3.32

Серијски периферни интерфејси (SPI1, SPI2, SPI3, SPI4, SPI5) међусобно интегрисани звучни интерфејси (I2S1, I2S2, I2S3, I2S4)
Уређаји имају до пет SPI интерфејса (SPI2S1, SPI2S2, SPI2S3, SPI2S4 и SPI5) који омогућавају комуникацију брзином до 50 Mbit/s у мастер и роб режимима, у полудуплекс, фулдуплекс и симплекс режимима. 3-битни прескалер даје осам фреквенција мастер режима, а оквир се може конфигурисати од 4 до 16 бита. Сви SPI интерфејси подржавају NSS импулсни режим, TI режим, хардверско израчунавање CRC-а и множење 8-битних уграђених Rx и Tx FIFO са DMA могућношћу.
I2S1, I2S2, I2S3 и I2S4 су мултиплексирани са SPI1, SPI2, SPI3 и SPI4. Могу да раде у главном или робовском режиму, у режимима комуникације са пуним дуплексом и полудуплексом, и могу се конфигурисати да раде са резолуцијом од 16 или 32 бита као улазни или излазни канал. Аудио сampПодржане су фреквенције преноса од 8 kHz до 192 kHz. Сви I2S интерфејси подржавају вишеструке 8-битне уграђене Rx и Tx FIFO-ове са DMA могућношћу.
SPI4 и SPI5 могу бити дефинисани (у ETZPC) као доступни само безбедном софтверу.

3.33

Серијски аудио интерфејси (SAI1, SAI2)
Уређаји уграђују два SAI-а који омогућавају дизајнирање многих стерео или моно аудио протокола

ДС13875 Рев 5

43/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

као што су I2S, LSB или MSB-оправдани, PCM/DSP, TDM или AC'97. SPDIF излаз је доступан када је аудио блок конфигурисан као предајник. Да би се постигао овај ниво флексибилности и реконфигурабилности, сваки SAI садржи два независна аудио подблока. Сваки блок има сопствени генератор такта и I/O линијски контролер. Аудио сampПодржане су фреквенције звука до 192 kHz. Поред тога, може се подржати до осам микрофона захваљујући уграђеном PDM интерфејсу. SAI може да ради у главној или подређеној конфигурацији. Аудио подблокови могу бити пријемник или предајник и могу радити синхроно или асинхроно (у односу на други). SAI се може повезати са другим SAI-има ради синхроног рада.

3.34

SPDIF интерфејс пријемника (SPDIFRX)
SPDIFRX је дизајниран да прими S/PDIF проток у складу са IEC-60958 и IEC-61937. Ови стандарди подржавају једноставне стерео стримове до високих...ampниску брзину преноса и компресовани вишеканални окружујући звук, као што су они дефинисани Dolby или DTS (до 5.1).
Главне карактеристике SPDIFRX-а су следеће: · Доступно до четири улаза · Аутоматско детектовање брзине симбола · Максимална брзина симбола: 12.288 MHz · Подржан стерео стрим од 32 до 192 kHz · Подршка за аудио IEC-60958 и IEC-61937, потрошачке апликације · Управљање битовима парности · Комуникација коришћењем DMA за аудиоampлес · Комуникација коришћењем DMA за контролу и информације о корисничком каналу · Могућности прекида
SPDIFRX пријемник пружа све потребне функције за детекцију брзине симбола и декодирање долазног тока података. Корисник може да изабере жељени SPDIF улаз и када је доступан валидан сигнал, SPDIFRX се поново укључује.ampобрађује долазни сигнал, декодира Манчестер ток и препознаје фрејмове, подфрејмове и блокове. SPDIFRX испоручује декодиране податке и повезане статусне заставице процесору.
SPDIFRX такође нуди сигнал под називом spdif_frame_sync, који се пребацује на S/PDIF брзину подфрејмова која се користи за израчунавање тачног s.ampбрзина одступања такта за алгоритме.

3.35

Безбедни дигитални улазно/излазни интерфејси за мултимедија картице (SDMMC1, SDMMC2)
Два безбедна дигитална улазно/излазна MultiMediaCard интерфејса (SDMMC) пружају интерфејс између AHB магистрале и SD меморијских картица, SDIO картица и MMC уређаја.
Карактеристике SDMMC-а укључују следеће: · Усклађеност са спецификацијом Embedded MultiMediaCard System, верзија 5.1
Картица подржава три различита режима магистрале података: 1-битни (подразумевано), 4-битни и 8-битни

44/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

(Брзина HS200 SDMMC_CK је ограничена на максимално дозвољену брзину I/O) (HS400 није подржан)
· Потпуна компатибилност са претходним верзијама MultiMediaCards-а (уназадна компатибилност)
· Потпуна усклађеност са спецификацијама SD меморијске картице верзије 4.1 (брзина SDR104 SDMMC_CK ограничена на максимално дозвољену брзину I/O, SPI режим и UHS-II режим нису подржани)
· Потпуна усклађеност са SDIO спецификацијом картице верзије 4.0. Подршка картице за два различита режима магистрале података: 1-битни (подразумевано) и 4-битни (брзина SDR104 SDMMC_CK ограничена на максимално дозвољену брзину I/O, SPI режим и UHS-II режим нису подржани).
· Пренос података до 208 Mbyte/s за 8-битни режим (у зависности од максималне дозвољене брзине I/O)
· Излаз података и команди омогућава сигналима да контролишу екстерне двосмерне драјвере
· Наменски DMA контролер уграђен у SDMMC хост интерфејс, омогућавајући брзе преносе између интерфејса и SRAM меморије
· Подршка за повезане IDMA листе
· Наменска напајања, VDDSD1 и VDDSD2 за SDMMC1 и SDMMC2 респективно, елиминишући потребу за уметањем мењача нивоа на интерфејсу SD картице у UHS-I режиму
Само неки GPIO-и за SDMMC1 и SDMMC2 су доступни на наменском VDDSD1 или VDDSD2 пину за напајање. Они су део подразумеваних GPIO-а за покретање система за SDMMC1 и SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Могу се идентификовати у табели алтернативних функција помоћу сигнала са суфиксом „_VSD1“ или „_VSD2“.
Сваки SDMMC је повезан са блоком кашњења (DLYBSD) који омогућава подршку за екстерну фреквенцију података изнад 100 MHz.
Оба SDMMC интерфејса имају безбедне конфигурационе портове.

3.36

Мрежа контролера подручја (FDCAN1, FDCAN2)
Подсистем мреже контролера подручја (CAN) састоји се од два CAN модула, дељене RAM меморије за поруке и јединице за калибрацију такта.
Оба CAN модула (FDCAN1 и FDCAN2) су у складу са ISO 11898-1 (CAN протокол спецификација верзија 2.0 део А, Б) и CAN FD протокол спецификација верзија 1.0.
РАМ меморија за поруке од 10 Кбајта имплементира филтере, FIFO-ове за пријем, бафере за пријем, FIFO-ове за догађаје слања и бафере за слање (плус окидаче за TTCAN). Ова РАМ меморија за поруке се дели између два модула FDCAN1 и FDCAN2.
Јединица за калибрацију заједничког такта је опционална. Може се користити за генерисање калибрисаног такта за FDCAN1 и FDCAN2 из интерног RC осцилатора HSI и PLL-а, евалуацијом CAN порука које прима FDCAN1.

ДС13875 Рев 5

45/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.37

Универзални серијска магистрала велике брзине (USBH)
Уређаји имају један USB хост велике брзине (до 480 Mbit/s) са два физичка порта. USBH подржава и операције мале и пуне брзине (OHCI), као и операције велике брзине (EHCI) независно на сваком порту. Интегрише два примопредајника који се могу користити за рад мале брзине (1.2 Mbit/s), пуне брзине (12 Mbit/s) или велике брзине (480 Mbit/s). Други примопредајник велике брзине дели се са OTG примопредајником велике брзине.
USBH је компатибилан са USB 2.0 спецификацијом. USBH контролери захтевају наменске тактове које генерише PLL унутар USB брзог PHY-а.

3.38

USB за покрет велике брзине (OTG)
Уређаји имају уграђен један USB OTG уређај/хост/OTG периферни уређај велике брзине (до 480 Mbit/s). OTG подржава рад и пуном брзином и великом брзином. Примопредајник за рад велике брзине (480 Mbit/s) дели се са другим USB хост портом.
USB OTG HS је компатибилан са USB 2.0 спецификацијом и са OTG 2.0 спецификацијом. Има софтверски подесива подешавања крајње тачке и подржава суспендовање/наставак рада. USB OTG контролери захтевају наменски такт од 48 MHz који генерише PLL унутар RCC-а или унутар USB високобрзог PHY-а.
Главне карактеристике USB OTG HS су наведене у наставку: · Комбинована Rx и Tx FIFO величина од 4 Kbyte са динамичким FIFO димензионисањем · Подршка за SRP (протокол захтева за сесију) и HNP (протокол неготовања хоста) · Осам двосмерних крајњих тачака · 16 хост канала са периодичном OUT подршком · Софтвер конфигурабилан за OTG1.3 и OTG2.0 режиме рада · Подршка за USB 2.0 LPM (управљање напајањем везе) · Подршка за спецификацију пуњења батерије, ревизија 1.2 · HS OTG PHY подршка · Интерни USB DMA · HNP/SNP/IP унутра (није потребан спољни отпорник) · За OTG/Host режиме, потребан је прекидач за напајање у случају да су уређаји напајани преко магистрале
повезан.
УСБ ОТГ конфигурациони порт може бити безбедан.

46/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Функционално прекоview

3.39

Гигабитни етернет MAC интерфејси (ETH1, ETH2)
Уређаји пружају два гигабитна контролера приступа медијима (GMAC) компатибилна са IEEE-802.3-2002 стандардом за Ethernet LAN комуникацију путем индустријски стандардног интерфејса независног од медија (MII), редукованог интерфејса независног од медија (RMII) или редукованог гигабитног интерфејса независног од медија (RGMII).
Уређајима је потребан екстерни физички интерфејс уређај (PHY) за повезивање са физичком LAN магистралом (упредена парица, оптичко влакно итд.). PHY је повезан са портом уређаја коришћењем 17 сигнала за MII, 7 сигнала за RMII или 13 сигнала за RGMII, и може се тактовати коришћењем 25 MHz (MII, RMII, RGMII) или 125 MHz (RGMII) са STM32MP133C/F или са PHY.
Уређаји укључују следеће карактеристике: · Режими рада и PHY интерфејси
Брзине преноса података од 10, 100 и 1000 Mbit/s. Подршка за рад у пуном и полудуплексном режиму. MII, RMII и RGMII PHY интерфејси · Контрола обраде. Вишеслојно филтрирање пакета: филтрирање MAC адреса на извору (SA) и одредишту (DA).
адреса са савршеним и хеш филтером, VLAN tagфилтрирање засновано на -са савршеним и хеш филтером, филтрирање слоја 3 на IP адреси извора (SA) или одредишта (DA), филтрирање слоја 4 на порту извора (SP) или одредишта (DP), обрада двоструке VLAN мреже: уметање до две VLAN мреже tags у преносној путањи, tag Филтрирање на путањи пријема Подршка за IEEE 1588-2008/PTPv2 Подржава мрежну статистику са RMON/MIB бројачима (RFC2819/RFC2665) · Обрада растерећења хардвера Уметање или брисање преамбуле и података о почетку оквира (SFD) Механизам растерећења контролне суме интегритета за IP заглавље и TCP/UDP/ICMP корисни терет: израчунавање и уметање контролне суме слања, израчунавање и поређење контролне суме пријема Аутоматски одговор на ARP захтев са MAC адресом уређаја TCP сегментација: аутоматско дељење великог TCP пакета за слање на више малих пакета · Режим мале потрошње енергије Енергетски ефикасан Ethernet (стандард IEEE 802.3az-2010) Даљинско буђење пакета и AMD Magic PacketTM детекција
И ETH1 и ETH2 могу се програмирати као безбедни. Када су безбедни, трансакције преко AXI интерфејса су безбедне, а регистри конфигурације могу се мењати само безбедним приступима.

ДС13875 Рев 5

47/219
48

Функционално прекоview

СТМ32МП133Ц/Ф

3.40

Отклањање грешака у инфраструктури
Уређаји нуде следеће функције за отклањање грешака и праћење како би подржали развој софтвера и системску интеграцију: · Отклањање грешака на тачкама прекида · Праћење извршавања кода · Софтверска инструментација · JTAG Порт за дебаговање · Серијски порт за дебаговање · Улаз и излаз окидача · Порт за праћење · Arm CoreSight компоненте за дебаговање и праћење
Дебаговање се може контролисати преко JTAG/serial-wire порт за приступ дебаговању, користећи стандардне алате за дебаговање у индустрији.
Порт за праћење омогућава снимање података за евидентирање и анализу.
Приступ безбедним областима за отклањање грешака је омогућен сигналима за аутентификацију у BSEC-у.

48/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Пиноут, опис пинова и алтернативне функције

Слика 5. STM32MP133C/F LFBGA289 балаут

ВСС

ПА9

ПД10

ПБ7

ПЕ7

ПД5

ПЕ8

ПГ4

ПХ9

ПХ13

ПЦ7

ПБ9

ПБ14

ПГ6

ПД2

ПЦ9

ВСС

ПД3

ПФ5

ПД14

ПЕ12

ПЕ1

ПЕ9

ПХ14

ПЕ10

ПФ1

ПФ3

ПЦ6

ПБ15

ПБ4

ПЦ10

ПЦ12

DDR_DQ4 DDR_DQ0

ПБ6

ПХ12

ПЕ14

ПЕ13

ПД8

ПД12

ПД15

ВСС

ПГ7

ПБ5

ПБ3

VDDSD1

ПФ0

ПЦ11

DDR_DQ1

DDR_ DQS0N

ДДР_ ДКС0П

ПБ8

ПД6

ВСС

ПЕ11

ПД1

ПЕ0

ПГ0

ПЕ15

ПБ12

ПБ10

VDDSD2

ВСС

ПЕ3

ПЦ8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

ПГ9

ПД11

ПА12

ПД0

ВСС

ПА15

ПД4

ПД9

ПФ2

ПБ13

ПХ10

VDDQ_ DDR

ДДР_ДК2 ДДР_ДК6 ДДР_ДК7 ДДР_А5

DDR_ RESETN

ПГ10

ПГ5

ПГ8

ПХ2

ПХ8

ВДДЦПУ

ВДД

ВДДЦПУ ВДДЦПУ

ВДД

VDDQ_ DDR

ВСС

DDR_A13

ВСС

DDR_A9

DDR_A2

ПФ9

ПФ6

ПФ10

ПГ15

ПФ8

ВДД

ВСС

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

ПХ11

ПИ3

ПХ7

ПБ2

ПЕ4

ВДДЦПУ

ВСС

ВДДКОР ВДДКОР ВДДКОР

ВСС

VDDQ_ DDR

DDR_WEN

ВСС

DDR_ODT DDR_CSN

DDR_ RASN

ПД13

ВБАТ

ПИ2

VSS_PLL VDD_PLL VDDCPU

ВСС

ВДДЦОРЕ

ВСС

ВДДЦОРЕ

ВСС

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

PC14OSC32_IN

PC15OSC32_
ОУТ

ВСС

ПЦ13

ПИ1

ВДД

ВСС

ВДДКОР ВДДКОР ВДДКОР

ВСС

VDDQ_ DDR

ДДР_А11 ДДР_ЦКЕ ДДР_А1 ДДР_А15 ДДР_А12

ПЕ2

ПФ4

ПХ6

ПИ0

ПГ3

ВДД

ВСС

VDDQ_ DDR

ДДР_АТО

DDR_ DTO0

ДДР_А8 ДДР_БА1 ДДР_А14

ПФ7

ПА8

ПГ11

VDD_ANA VSS_ANA

ВДД

VDDQ_ DDR

DDR_ VREF

DDR_A4

ВСС

DDR_ DTO1

DDR_A6

ПЕ6

ПГ1

ПД7

ВСС

ПБ11

ПФ13

ВССА

ПА3

ЊТРСТ

VSS_USB VDDA1V1_

РЕГ

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

ПА13

ПФ14

ПА2

ВРЕФ-

ВДДА

ПГ13

ПГ14

VDD3V3_ USBHS

ВСС

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

ПГ2

ПХ3

НАПАЈАЊЕ_ЦЕНТРА_УКЉУЧЕНО

ПА1

ВСС

ВРЕФ+

ПЦ5

ВСС

ВДД

ПФ15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

ПХ5

DDR_ DQ12

DDR_ DQS1N

ДДР_ ДКС1П

ПГ12

ПА11

ПЦ0

ПФ12

ПЦ3

ПФ11

ПБ1

ПА6

ПЕ5

PDR_ON USB_DP2

ПА14

УСБ_ДП1

БАЈПАС_ РЕГ1В8

ПХ4

DDR_ DQ15

DDR_ DQ14

ВСС

ПА7

ПА0

ПА5

ПА4

ПЦ4

ПБ0

ПЦ1

ПЦ2

НРСТ

УСБ_ДМ2

USB_RREF

УСБ_ДМ1 ПИ4-БООТ0

ПА10

ПИ7

ВСС

МСв65067В5

Горња слика приказује врх паковања view.

ДС13875 Рев 5

49/219
97

Пиноут, опис пинова и алтернативне функције

СТМ32МП133Ц/Ф

Слика 6. STM32MP133C/F TFBGA289 балаут

ВСС

ПД4

ПЕ9

ПГ0

ПД15

ПЕ15

ПБ12

ПФ1

ПЦ7

ПЦ6

ПФ0

ПБ14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

ВСС

ПЕ12

ПД8

ПЕ0

ПД5

ПД9

ПХ14

ПФ2

ВСС

ПФ3

ПБ13

ПБ3

ПЕ3

ПЦ12

ВСС

DDR_DQ1

DDR_ DQS0N

ДДР_ ДКС0П

ПЕ13

ПД1

ПЕ1

ПЕ7

ВСС

ВДД

ПЕ10

ПГ7

ПГ4

ПБ9

ПХ10

ПЦ11

ПЦ8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

ПФ5

ПА9

ПД10

ВДДЦПУ

ПБ7

ВДДЦПУ

ПД12

ВДДЦПУ

ПХ9

ВДД

ПБ15

ВДД

ВСС

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

ПД0

ПЕ14

ВСС

ПЕ11

ВДДЦПУ

ВСС

ПА15

ВСС

ПХ13

ВСС

ПБ4

ВСС

VDDQ_ DDR

ВСС

VDDQ_ DDR

ВСС

DDR_A13

ПХ8

ПА12

ВДД

ВДДЦПУ

ВСС

ВДДЦОРЕ

ПД14

ПЕ8

ПБ5

ВДДЦОРЕ

ПЦ10

ВДДЦОРЕ

ВСС

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

ПД11

ПХ2

ПБ6

ПБ8

ПГ9

ПД3

ПХ12

ПГ15

ПД6

ПБ10

ПД2

ПЦ9

ДДР_А2 ДДР_БА2 ДДР_А3

DDR_A0 DDR_ODT

ПГ5

ПГ10

ПФ8

ВДДЦПУ

ВСС

ВДДЦОРЕ

ПХ11

ПИ3

ПФ9

ПГ6

БАЈПАС_ РЕГ1В8

ВДДЦОРЕ

ВСС

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

ПГ8

ПИ2

ВБАТ

ПХ6

ПФ7

ПА8

ПФ12

ВДД

VDDA1V8_ REG

ПА10

DDR_ VREF

DDR_ RASN

DDR_A10

ВСС

DDR_ CASN

ПЕ4

ПФ10

ПБ2

ВДД

ВСС

ВДДЦОРЕ

ПА13

ПА1

ПЦ4

НРСТ

VSS_PLL2 VDDCORE

ВСС

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

ПФ6

ВСС

ПХ7

VDD_ANA VSS_ANA

ПГ12

ПА0

ПФ11

ПЕ5

ПФ15

VDD_PLL2

ПХ5

ДДР_ЦКЕ ДДР_А12 ДДР_А1 ДДР_А11 ДДР_А14

PC14OSC32_IN

PC15OSC32_
ОУТ

ПЦ13

ВДД

ВСС

ПБ11

ПА5

ПБ0

ВДДЦОРЕ

USB_RREF

PI6-BOOT2 VDDCORE

ВСС

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

ПД13

ВСС

ПИ0

ПИ1

ПА11

ВСС

ПА4

ПБ1

ВСС

PI5-BOOT1

ВСС

VDDQ_ DDR

ВСС

VDDQ_ DDR

ВСС

ДДР_АТО

PH0OSC_IN

PH1OSC_OUT

ПФ4

ПГ1

ВСС

ВДД

ПЦ3

ПЦ5

ВДД

PI4-BOOT0

ВДД

ВСС

VDDQ_ DDR

ДДР_А4 ДДР_ЗК ДДР_ДК8

ПГ11

ПЕ6

ПД7

PWR_ CPU_ON

ПА2

ПА7

ПЦ1

ПА6

ПГ13

ЊТРСТ

ПА14

ВСС

ПВР_ОН

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

ПЕ2

ПХ3

ПФ13

ПЦ0

ВССА

ВРЕФ-

ПА3

ПГ14

УСБ_ДП2

ВСС

VSS_ USBHS

УСБ_ДП1

ПХ4

DDR_ DQ13

DDR_ DQ14

ДДР_ ДКС1П

DDR_ DQS1N

ВСС

ПГ3

ПГ2

ПФ14

ВДДА

ВРЕФ+

PDR_ON

ПЦ2

УСБ_ДМ2

VDDA1V1_ REG

VDD3V3_ USBHS

УСБ_ДМ1

ПИ7

Горња слика приказује врх паковања view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

ВСС

МСв67512В3

50/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Пиноут, опис пинова и алтернативне функције

Слика 7. STM32MP133C/F TFBGA320 балаут
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

ВСС

ПА9

ПЕ13 ПЕ12

ПД12

ПГ0

ПЕ15

ПГ7

ПХ13

ПФ3

ПБ9

ПФ0

ПЦ10 ПЦ12

ПЦ9

ВСС

ПД0

ПЕ11

ПФ5

ПА15

ПД8

ПЕ0

ПЕ9

ПХ14

ПЕ8

ПГ4

ПФ1

ВСС

ПБ5

ПЦ6

ПБ15 ПБ14

ПЕ3

ПЦ11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

ПБ6

ПД3

ПЕ14 ПД14

ПД1

ПБ7

ПД4

ПД5

ПД9

ПЕ10 ПБ12

ПХ9

ПЦ7

ПБ3

VDD SD2

ПБ4

ПГ6

ПЦ8

ПД2

ДДР_ ДДР_ ДКС0П ДКС0Н

ПБ8

ПД6

ПХ12

ПД10

ПЕ7

ПФ2

ПБ13

ВСС

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

ПХ2

ПХ8

ВСС

VDD CPU

ПЕ1

ПД15

VDD CPU

ВСС

ВДД

ПБ10

ПХ10

VDDQ_ DDR

ВСС

VDD SD1

DDR_ DQ3

DDR_ DQ6

ПФ8

ПГ9

ПД11 ПА12

ВСС

DDR_ DQ7

ДДР_ А5

ВСС

ПФ6

ПГ10

ПГ5

VDD CPU

ПЕ4

ПФ10 ПГ15

ПГ8

ПХ7

ПД13

ПБ2

ПФ9

VDD CPU

ВСС

ВДД

VDD CPU

VDD језгро

ВСС

ВДД

ВСС

VDDQ_ DDR

ВСС

ВДД

ВСС

VDD језгро

ВСС

ВДД

VDD језгро

VDDQ_ DDR

ДДР_ А13

ДДР_ А2

ДДР_ А9

DDR_ RESET
N

DDR_ BA2

ДДР_ А3

ДДР_ А0

ДДР_ А7

DDR_ BA0

DDR_ CSN

DDR_ ODT

VSS_ PLL

VDD_ PLL

ПХ11

VDD CPU

ПЦ15-

VBAT OSC32 PI3

ВСС

_ОУТ

ПЦ14-

ВСС ОСЦ32 ПЦ13

_ИН

ВДД

ПЕ2

ПФ4

ПХ6

ПИ2

VDD CPU
VDD језгро
ВСС
ВДД

ВСС

VDD језгро

ВСС

VDD језгро

ВСС

ВДД

VDD језгро

ВСС

ВДД

VDD језгро

VDDQ_ DDR
ВСС
VDDQ_ DDR
VDD језгро

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

ВСС

ДДР_ А10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

ДДР_ А12

DDR_ CLKP

ДДР_ А15

ДДР_ А11

ДДР_ А14

DDR_ CKE

ДДР_ А1

ПА8

ПФ7

ПИ1

ПИ0

ВСС

DDR_ DTO1

ДДР_ АТО

ДДР_ А8

DDR_ BA1

ПГ1

ПГ11

ПХ3

ВДД

ВСС

ВДД

VDD језгро

ВСС

ВДД

VDD језгро

ВСС

VDDQ_ DDR

ДДР_ А4

DDR_ ZQ

ДДР_ А6

ВСС

ПЕ6

PH0OSC_IN

ПА13

ВСС

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

ВСС

PH1OSC_ ИЗЛАЗ

VSS_ ANA

ВСС

ВДД

ВДДА ВССА

ПА6

ВСС

VDD језгро

ВСС

VDD VDDQ_ CORE DDR

ВСС

Укључено

DDR_ DQ13

DDR_ DQ9

ПД7

VDD_ ANA

ПГ2

ПА7

ВРЕФ-

Њу Џерзи Трст

VDDA1 V1_ REG

ВСС

NAP_ DDR_ DDR_ LP DQS1P DQS1N

ПВР_

ПГ3

ПГ12 ЦПУ_ ПФ13

ПЦ0

PC3 VREF+ PB0

ПА3

ПЕ5

ВДД

USB_RREF

ПА14

VDD 3V3_ USBHS

VDDA1 V8_ REG

ВСС

БАЈПАС С_РЕГ
1В8

ПХ5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

ПА11

ПФ14

ПА0

ПА2

ПА5

ПФ11

ПЦ4

ПБ1

ПЦ1

ПГ14

НРСТ

ПФ15

USB_ VSS_

ПИ6-

УСБ_

ПИ4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

ПХ4

DDR_ DQ15

DDR_ DQ14

ВСС

ПБ11

ПА1

ПФ12

ПА4

ПЦ5

ПГ13

ПЦ2

PDR_ УКЉУЧЕНО

USB_ DP2

ПИ5-

УСБ_

BOOT1 DM1

VSS_ PLL2

ПА10

ПИ7

ВСС

Горња слика приказује врх паковања view.

МСв65068В5

ДС13875 Рев 5

51/219
97

Пиноут, опис пинова и алтернативне функције

СТМ32МП133Ц/Ф

Табела 6. Легенда/скраћенице које се користе у табели са пиноутом

Име

Скраћеница

Дефиниција

Назив пина Тип пина
И/О структура
Напомене Алтернативне функције Додатне функције

Осим ако није другачије назначено, функција пина током и након ресетовања је иста као и стварни назив пина

Суппли пин

Унесите само пин

Излаз само пин

И/О

Пин за улаз/излаз

Аналогни или пин специјалног нивоа

FT(U/D/PD) 5 V толерантан I/O (са фиксним pull-up / pull-down / програмабилним pull-down)

ДДР

1.5 V, 1.35 V или 1.2 VI/O за DDR3, DDR3L, LPDDR2/LPDDR3 интерфејс

Аналогни сигнал

РСТ

Пин за ресетовање са слабим отпорником за повлачење

_ф(1) _а(2) _у(3) _х(4)

Опција за FT I/O-е I2C FM+ опција Аналогна опција (испоручује VDDA за аналогни део I/O-а) USB опција (испоручује VDD3V3_USBxx за USB део I/O-а) Брзи излаз за типично 1.8 V VDD (за SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Веома брза опција за 1.8 V типично VDD (за ETH, SPI, SDMMC, QUADSPI, TRACE)

Осим ако није другачије назначено напоменом, сви У/И су подешени као плутајући улази током и након ресетовања

Функције изабране преко GPIOx_AFR регистара

Функције директно одабране/омогућене преко периферних регистара

1. Повезане И/О структуре у Табели 7 су: FT_f, FT_fh, FT_fvh 2. Повезане И/О структуре у Табели 7 су: FT_a, FT_ha, FT_vha 3. Повезане И/О структуре у Табели 7 су: FT_u 4. Повезане И/О структуре у Табели 7 су: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Повезане И/О структуре у Табели 7 су: FT_vh, FT_vha, FT_fvh

52/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Пиноут, опис пинова и алтернативне функције

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

К10 Ф6 У14 А2 Д2 А2 А1 А1 Т5 М6 Ф3 У7
Д4 Е4 Б2
Б2 Д1 Б3 Б1 Г6 Ц2
Ц3 Е2 Ц3 Ф6 Д4 Е7 Е4 Е1 Б1
C2 G7 D3
Ц1 Г3 Ц1

VDDCORE S

–

ПА9

У/И FT_h

VSS VDD

–

ПЕ11

У/И FT_vh

ПФ5

У/И FT_h

ПД3

У/И FT_f

ПЕ14

У/И FT_h

ВДДЦПУ

–

ПД0

У/И ФТ

ПХ12

У/И FT_fh

ПБ6

У/И FT_h

–

TIM1_CH2, I2C3_SMBA,

–

ДФСДМ1_ДАТИН0, УСАРТ1_ТX, УАРТ4_ТX,

FMC_NWAIT(покретање)

–

TIM1_CH2,

УСАРТ2_ЦТС/УСАРТ2_НСС,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(покретање)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

ТИМ1_БКИН, САИ1_Д4,

УАРТ8_РТС/УАРТ8_ДЕ,

–

КВАДСПИ_БК1_НЦС,

КВАДСПИ_БК2_ИО2,

FMC_D11(покретање)/FMC_AD11

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(покретање)/FMC_AD2

USART2_TX, TIM5_CH3,

ДФСДМ1_ЦКИН1, И2Ц3_СЦЛ,

–

СПИ5_МОСИ, САИ1_СЦК_А, КУАДСПИ_БК2_ИО2,

SAI1_CK2, ETH1_MII_CRS,

ФМЦ_А6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

ХДПКСНУМКС

–
–
–
TAMP_ИН6 –
–
–

ДС13875 Рев 5

53/219
97

Пиноут, опис пинова и алтернативне функције

СТМ32МП133Ц/Ф

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

А17 А17 Т17 М7 – Ј13 Д2 Г9 Д2 Ф5 Ф1 Е3 Д1 Г4 Д1
Е3 Ф2 Ф4 Ф8 Д6 Е10 Ф4 Г2 Е2 Ц8 Б8 Т21 Е2 Г1 Ф3
Е1 Г5 Ф2 Г5 Х3 Ф1 М8 – М5

ВСС ВДД ПД6 ПХ8 ПБ8
ПА12 ВДДЦПУ
PH2 VSS PD11
ПГ9 ПФ8 ВДД

–

У/И ФТ

У/И FT_fh

У/И FT_f

У/И FT_h

–

У/И FT_h

–

У/И FT_h

У/И FT_f

У/И FT_h

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(покретање)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

ФМЦ_А8, ХДП2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

ДФСДМ1_ДАТИН1,

UART4_RX, SAI1_D1,

FMC_D13(покретање)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

РГМII_РX_ЦТЛ/ЕТХ2_РМII_

CRS_DV, FMC_A7

–

ЛПТИМ1_ИН2, УАРТ7_ТX,

QUADSPI_BK2_IO0(покретање),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

ЛПТИМ2_ИН2, И2Ц4_СМБА,

УСАРТ3_ЦТС/УСАРТ3_НСС,

SPDIFRX_IN0,

–

КВАДСПИ_БК1_ИО2,

ETH2_RGMII_CLK125,

FMC_CLE(покретање)/FMC_A16,

УАРТ7_РКС

ДБТРГО, И2Ц2_СДА,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(покретање)

TIM16_CH1N, TIM4_CH3,

–

ТИМ8_ЦХ3, САИ1_СЦК_Б, УСАРТ6_ТКС, ТИМ13_ЦХ1,

QUADSPI_BK1_IO0(покретање)

–

–
–
ВКУП1
–

54/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Пиноут, опис пинова и алтернативне функције

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

Ф3 Ј3 Х5
Ф9 Д8 Г5 Ф2 Х1 Г3 Г4 Г8 Х4
Ф1 Х2 Г2 Д3 Б14 У5 Г3 К2 Х3 Х8 Ф10 Г2 Л1 Г1 Д12 Ц5 У6 М9 К4 Н7 Г1 Х9 Ј5

ПГ8

У/И FT_h

ВДДЦПУ ПГ5

–

У/И FT_h

ПГ15

У/И FT_h

ПГ10

У/И FT_h

ВСС

–

ПФ10

У/И FT_h

VDDCORE S

–

ПФ6

У/И FT_vh

VSS VDD

–

ПФ9

У/И FT_h

TIM2_CH1, TIM8_ETR,

СПИ5_МИСО, САИ1_МЦЛК_Б,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

КВАДСПИ_БК2_ИО2,

КВАДСПИ_БК1_ИО3,

FMC_NE2, ETH2_CLK

–

TIM17_CH1, ETH2_MDC, FMC_A15

УСАРТ6_ЦТС/УСАРТ6_НСС,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

СПИ5_СЦК, САИ1_СД_Б,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(покретање),

FMC_NE3

–

ТИМ16_БКИН, САИ1_Д3, ТИМ8_БКИН, СПИ5_НСС, – УСАРТ6_РТС/УСАРТ6_ДЕ, УАРТ7_РТС/УАРТ7_ДЕ,
QUADSPI_CLK(покретање)

–

TIM16_CH1, SPI5_NSS,

UART7_RX(покретање),

–

КВАДСПИ_БК1_ИО2, ЕТХ2_МИИ_ТX_ЕН/ЕТХ2_

RGMII_TX_CTL/ETH2_RMII_

ТКС_ЕН

–

TIM17_CH1N, TIM1_CH1,

ДФСДМ1_ЦКИН3, САИ1_Д4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(покретање),

КВАДСПИ_БК2_ИО3, ФМЦ_А9

TAMP_IN4
–
TAMP_ИН1 –

ДС13875 Рев 5

55/219
97

Пиноут, опис пинова и алтернативне функције

СТМ32МП133Ц/Ф

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

Х5 К1 Х2 Х6 Е5 Г7 Х4 К3 Ј3 Е5 Д13 У11 Х3 Л3 Ј1
H1 H7 K3
Ј1 Н1 Ј2 Ј5 Ј1 К2 Ј4 Ј2 К1 Х2 Х8 Л4 К4 М3 М3

ПЕ4 ВДДЦПУ
ПБ2 ВСС ПХ7
ПХ11
PD13 VDD_PLL VSS_PLL
ПИ3 ПЦ13

У/И FT_h

–

У/И FT_h

–

У/И FT_fh

У/И FT_h

–

У/И ФТ

СПИ5_МИСО, САИ1_Д2,

ДФСДМ1_ДАТИН3,

TIM15_CH1N, I2S_CKIN,

–

САИ1_ФС_А, УАРТ7_РТС/УАРТ7_ДЕ,

–

UART8_TX,

КВАДСПИ_БК2_НЦС,

FMC_NCE2, FMC_A25

–

РТЦ_ИЗЛАЗ2, САИ1_Д1,

I2S_CKIN, SAI1_SD_A,

–

УАРТ4_РКС,

QUADSPI_BK1_NCS(покретање),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

САИ2_ФС_Б, И2Ц3_СДА,

СПИ5_СЦК,

–

КВАДСПИ_БК2_ИО3, ЕТХ2_МИИ_ТX_ЦЛК,

–

ETH1_MII_TX_CLK,

КУАДСПИ_БК1_ИО3

СПИ5_НСС, ТИМ5_ЦХ2,

САИ2_СД_А,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

РГМИИ_РX_ЦЛК/ЕТХ2_РМИИ_

РЕФ_КЛК, ФМЦ_А12

ЛПТИМ2_ЕТР, ТИМ4_КАН2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

КВАДСПИ_БК2_ИО2,

ФМЦ_А18

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

РТЦ_ЛСКО, ТAMP_IN1/TAMP_

OUT2, WKUP3

56/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Пиноут, опис пинова и алтернативне функције

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

Ј3 Ј4 Н5

ПИ2

У/И ФТ

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

К5 Н4 П4

ПИ1

У/И ФТ

(1)

SPDIFRX_IN1

РТЦ_ИЗЛАЗ2/РТЦ_ЛСКО,
TAMP_IN2/TAMP_ OUT3, WKUP4

Ф13 П2 У13

ВСС

–

Ј2 Ј5 Л2

ВБАТ

–

Л4 Н3 П5

ПИ0

У/И ФТ

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ ИЗЛАЗ1

К2 М2

PC15OSC32_OUT

И/О

(1)

–

ОСЦ32_ОУТ

Ф15 Н2 У16

ВСС

–

К1 М1 М2

PC14OSC32_IN

И/О

(1)

–

ОСЦ32_ИН

Г7 Е3 В16

ВСС

–

Х9 К6 Н15 ВДДКОР С

–

М10 М4 Н9

ВДД

–

Г8 Е6 В16

ВСС

–

USART2_RX,

Л2 П3 Н2

ПФ4

У/И FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

МЦО1, САИ2_МЦЛК_А,

TIM8_BKIN2, I2C4_SDA,

СПИ5_МИСО, САИ2_ЦК1,

М2 Ј8 П2

ПА8

У/И FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

ОТГ_ХС_СОФ,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

Л1 Т1 Н1

ПЕ2

У/И FT_fh

–

УСАРТ6_РТС/УСАРТ6_ДЕ, СПДИФРКС_ИН1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

ДС13875 Рев 5

57/219
97

Пиноут, опис пинова и алтернативне функције

СТМ32МП133Ц/Ф

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

М1 Ј7 П3

ПФ7

У/И FT_vh –

М3 Р1 Р2

ПГ11

У/И FT_vh –

Л3 Ј6 Н3

ПХ6

У/И FT_fh –

Н2 П4 Р1

ПГ1

У/И FT_vh –

М11 – Н12

ВДД

–

Н1 Р2 Т2

ПЕ6

У/И FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

Г9 У1 Н11

ВСС

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

Р2 Т2 Р3

ПХ3

У/И FT_fh –

М5 Л5 У3 ВСС_АНА С

–

TIM17_CH1, UART7_TX (покретање),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
РГМИИ_РКСД2, КВАДСПИ_БК1_НЦС
ЛПТИМ1_ЕТР, ТИМ4_ЕТР, САИ2_ФС_А, И2Ц2_СМБА,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
МЦО2, ТИМ1_БКИН2, САИ2_СЦК_Б, ТИМ15_ЦХ2, И2Ц3_СМБА, САИ1_СЦК_Б, УАРТ4_РТС/УАРТ4_ДЕ,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
И2Ц3_СЦЛ, СПИ5_МОСИ, КУАДСПИ_БК2_ИО1, ЕТХ1_МИИ_ЦОЛ, ЕТХ2_МИИ_ЦОЛ, КУАДСПИ_БК1_ИО0
–

–
–
–
OSC_ULAZ OSC_IZLAZ –

58/219

ДС13875 Рев 5

СТМ32МП133Ц/Ф

Пиноут, опис пинова и алтернативне функције

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

П5 М2 П1

ПГ3

У/И FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

М4 Л4 В2 ВДД_АНА С

–

Р1 У3 В3

ПГ2

У/И ФТ

–

МЦО2, ТИМ8_БКИН, САИ2_МЦЛК_Б, ЕТХ1_МДЦ

Т1 П6 П2

ПГ12

У/И ФТ

ЛПТИМ1_ИН1, САИ2_СЦК_А,

SAI2_CK2,

USART6_RTS/USART6_DE,

УСАРТ3_ЦТС,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

РГМII_РX_ЦТЛ/ЕТХ2_РМII_

CRS_DV

Ф7 П6 Р5

ВДД

–

Г10 Е8 Т1

ВСС

–

Н3 Р3 В1

МЦО1, УСАРТ2_ЦК,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

ПД7

У/И FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

РЕФ_КЛК,

КВАДСПИ_БК1_ИО2,

FMC_NE1

П3 К7 Т4

ПА13

У/И ФТ

–

ДБТРГО, ДБТРГИ, МЦО1, УАРТ4_ТX

R3 R4 W3 PWR_CPU_ON O FT

–

Т2 Н5 Y1

ПА11

У/И FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

УСАРТ1_ЦТС/УСАРТ1_НСС,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

Н5 М6 АА2

ПБ11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

У/И FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

ТКС_ЕН

–
–
–
BOOTFAILN –
–

ДС13875 Рев 5

59/219
97

Пиноут, опис пинова и алтернативне функције

СТМ32МП133Ц/Ф

Пин број

Табела 7. Дефиниције куглица STM32MP133C/F (наставак)

Функције лопте

Назив пина (функција после
ресетовати)

Алтернативне функције

Додатне функције

ЛФБГА289 ТФБГА289 ТФБГА320
Структура И/О типа пина
Напомене

П4 У4

PF14 (JTCK/SW CLK)

И/О

(2)

У3 П7 Г3

ПА0

У/И FT_a –

JTCK/SWCLK
ТИМ2_ЦХ1, ТИМ5_ЦХ1, ТИМ8_ЕТР, ТИМ15_БКИН, САИ1_СД_Б, УАРТ5_ТКС,
ETH1_MII_CRS, ETH2_MII_CRS

Н6 Т3 В4

ПФ13

TIM2_ETR, SAI1_MCLK_B,

У/И FT_a –

ДФСДМ1_ДАТИН3,

USART2_TX, UART5_RX

Г11 Е10 П7

Ф10 –

–

Р4 К8 АА3

П5 Р5 Y4 У4 М7 Y5

VSS VDD PA1
ПА2
ПА5

–

У/И FT_a

У/И FT_a У/И FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
ДФСДМ1_ЦКИН0, – УСАРТ2_РТС/УСАРТ2_ДЕ,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
РЕФ_ЦЛК

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

Т3 Т4 В5

SAI1_SCK_A, SAI1_CK2,

ПЦ0

У/И FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

УСАРТ1_ТКС

Т4 Ј9 АА4
Р6 У6 В7 П7 У5 У8 П6 Т6 В8

ПФ12

У/И FT_vha –

ВРЕФ+

–

ВДДА

–

ВРЕФ-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ЕТХ1_МИИ_ТКС_ЕР, ЕТХ1_РГМИИ_ЦЛК125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
АДЦ1_ИНП3, АДЦ2_ИНП3
АДЦ1_ИНП1, АДЦ2_ИНП1
АДЦ1_ИНП2
АДЦ1_ИНП0, АДЦ1_ИНН1, АДЦ2_ИНП0, АДЦ2_ИНН1, ТAMP_IN3
АДЦ1_ИНП6, АДЦ1_ИНП2
–

60/219

ДС13875 Рев 5

СТМКСНУМКС

Документи / Ресурси

STMicroelectronics STM32MP133C F 32-битни Arm Cortex-A7 1GHz MPU [пдф] Упутство за кориснике
STM32MP133C F 32-битни Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-битни Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Референце

Упутство за употребу

STMicroelectronics STM32MP133C F 32-битни Arm Cortex-A7 1GHz MPU

Спецификације

Подсистем Arm Cortex-A7

Сећања

ДДР контролер

ФАКс

Документи / Ресурси

Референце

Оставите коментар

Откажи одговор