STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU brugervejledning

Indhold skjule

1 STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU

2 Specifikationer

3 Arm Cortex-A7-undersystem

4 Minder

5 DDR-controller

6 Ofte stillede spørgsmål

7 Dokumenter/ressourcer

7.1 Referencer

8 Relaterede indlæg

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU

Specifikationer

Kerne: Arm Cortex-A7
Hukommelser: Ekstern SDRAM, indbygget SRAM

Databus: 16-bit parallelgrænseflade
Sikkerhed/Trygghed: Nulstilling og strømstyring, LPLV-Stop2, Standby

Pakke: LFBGA, TFBGA med min. afstand 0.5 mm
Styring af ur

Generelle input/outputs
Sammenkoblingsmatrix

4 DMA-controllere
Kommunikationsudstyr: Op til 29

Analoge periferiudstyr: 6
Timere: Op til 24, Watchdogs: 2

Hardwareacceleration
Fejlretningstilstand

Sikringer: 3072-bit inklusive unikt ID og HUK til AES 256-nøgler
ECOPACK2-kompatibel

Arm Cortex-A7-undersystem

Arm Cortex-A7-undersystemet i STM32MP133C/F leverer…

Minder

Enheden inkluderer ekstern SDRAM og indbygget SRAM til datalagring…

DDR-controller

DDR3/DDR3L/LPDDR2/LPDDR3-controlleren styrer hukommelsesadgang…

Strømforsyningsstyring
Strømforsyningsskemaet og supervisoren sikrer stabil strømforsyning…

Styring af ur
RCC'en håndterer urdistribution og konfigurationer ...

Generelle input/outputs (GPIO'er)
GPIO'erne giver interfacefunktioner til eksterne enheder…

TrustZone Protection Controller
ETZPC forbedrer systemsikkerheden ved at administrere adgangsrettigheder…

Busforbindelsesmatrix
Matricen letter dataoverførsel mellem forskellige moduler…

Ofte stillede spørgsmål

Q: Hvad er det maksimale antal understøttede kommunikationsenheder?
A: STM32MP133C/F understøtter op til 29 kommunikationsenheder.

Q: Hvor mange analoge periferiudstyr er der tilgængeligt?
A: Enheden tilbyder 6 analoge periferiudstyr til forskellige analoge funktioner.

View Fullscreen

STM32MP133C STM32MP133F

Arm® Cortex®-A7 op til 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timere, lyd, krypto og avanceret sikkerhed
Datablad – produktionsdata

Funktioner
Inkluderer ST state-of-the-art patenteret teknologi
Kerne
· 32-bit Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte samlet niveau 2 cache Arm® NEONTM og Arm® TrustZone®

Minder
· Ekstern DDR-hukommelse op til 1 GB op til LPDDR2/LPDDR3-1066 16-bit op til DDR3/DDR3L-1066 16-bit
· 168 Kbyte intern SRAM: 128 Kbyte AXI SYSRAM + 32 Kbyte AHB SRAM og 8 Kbyte SRAM i backup-domænet
· Dobbelt Quad-SPI hukommelsesgrænseflade · Fleksibel ekstern hukommelsescontroller med op til
16-bit databus: parallel grænseflade til tilslutning af eksterne IC'er og SLC NAND-hukommelser med op til 8-bit ECC
Sikkerhed/tryghed
· Sikker opstart, TrustZone®-tilbehør, 12 xtamper-pins inklusive 5 x aktive tampers
· Temperatur, vol.tage, frekvens og 32 kHz overvågning
Nulstilling og strømstyring
· 1.71 V til 3.6 VI/Os forsyning (5 V-tolerante I/Os) · POR, PDR, PVD og BOR · On-chip LDO'er (USB 1.8 V, 1.1 V) · Backup-regulator (~0.9 V) · Interne temperatursensorer · Lavstrømstilstande: Dvale, Stop, LPLV-Stop
LPLV-Stop2 og Standby

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Afstand 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
min. afstand 0.5 mm

· DDR-bevarelse i standbytilstand · Styring af PMIC-ledsagerchip

Urstyring
· Interne oscillatorer: 64 MHz HSI-oscillator, 4 MHz CSI-oscillator, 32 kHz LSI-oscillator
· Eksterne oscillatorer: 8-48 MHz HSE-oscillator, 32.768 kHz LSE-oscillator
· 4 × PLL'er med fraktioneret tilstand

Input/output til generelle formål
· Op til 135 sikre I/O-porte med afbrydelsesfunktion
· Op til 6 vækninger

Sammenkoblingsmatrix
· 2 busmatricer 64-bit Arm® AMBA® AXI-forbindelse, op til 266 MHz 32-bit Arm® AMBA® AHB-forbindelse, op til 209 MHz

4 DMA-controllere til at aflaste CPU'en
· 56 fysiske kanaler i alt
· 1 x højhastigheds universal master direct memory access controller (MDMA)
· 3 × dual-port DMA'er med FIFO og request router-funktioner for optimal administration af periferiudstyr

september 2024
Dette er information om et produkt i fuld produktion.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Op til 29 kommunikationsudstyr
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816-grænseflade, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, inklusive 4 med fuld duplex
I2S-lydklassepræcision via intern lyd-PLL eller eksternt ur)(+2 QUADSPI + 4 med USART) · 2 × SAI (stereolyd: I2S, PDM, SPDIF Tx) · SPDIF Rx med 4 indgange · 2 × SDMMC op til 8 bit (SD/e·MMCTM/SDIO) · 2 × CAN-controllere, der understøtter CAN FD-protokollen · 2 × USB 2.0 high-speed-vært eller 1 × USB 2.0 high-speed-vært

+ 1 × USB 2.0 højhastigheds OTG samtidig · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 analoge periferiudstyr
· 2 × ADC'er med 12-bit maks. opløsning på op til 5 Msps
· 1 x temperatursensor · 1 x digitalt filter til sigma-delta-modulator
(DFSDM) med 4 kanaler og 2 filtre · Intern eller ekstern ADC-reference VREF+
Op til 24 timere og 2 vagthunde
· 2 × 32-bit timere med op til 4 IC/OC/PWM eller pulstæller og kvadratur (inkremental) encoderindgang
· 2 × 16-bit avancerede timere · 10 × 16-bit universaltimere (inklusive
2 basistimere uden PWM) · 5 × 16-bit lavstrømstimere · Sikker RTC med nøjagtighed på under et sekund og
hardwarekalender · 4 Cortex®-A7 systemtimere (sikre,
usikker, virtuel, hypervisor) · 2 × uafhængige vagthunde
Hardwareacceleration
· AES 128, 192, 256 DES/TDES

2 (uafhængig, uafhængig sikker) 5 (2 sikrelige) 4 5 (3 sikrelige)
4 + 4 (inklusive 2 sikrelige USART'er), nogle kan være en boot-kilde
2 (op til 4 lydkanaler), med I2S master/slave, PCM-indgang, SPDIF-TX 2 porte
Indlejret HSPHY med BCD Indlejret HS PHY med BCD (sikres), kan være en boot-kilde
2 × HS delt mellem Host og OTG 4 indgange

2 (1 × TTCAN), urkalibrering, 10 Kbyte delt buffer 2 (8 + 8 bit) (sikres), e·MMC eller SD kan være en bootkilde 2 valgfrie uafhængige strømforsyninger til SD-kortgrænseflader
1 (dual-quad) (sikres), kan være en boot-kilde

–
–
Støvle
–
Støvle
Støvle Støvle
(1)

Parallel adresse/data 8/16-bit FMC Parallel AD-mux 8/16-bit
NAND 8/16-bit 10/100M/Gigabit Ethernet DMA-kryptografi
Hash True tilfældig talgenerator Sikringer (kan programmeres én gang)

4 × CS, op til 4 × 64 MB
Ja, 2× CS, SLC, BCH4/8, kan være en boot-kilde 2 x (MII, RMI, RGMII) med PTP og EEE (sikres)
3 instanser (1 sikker), 33-kanals MDMA PKA (med DPA-beskyttelse), DES, TDES, AES (med DPA-beskyttelse)
(alle sikres) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(sikres) True-RNG (sikres) 3072 effektive bits (sikker, 1280 bits tilgængelige for brugeren)

–
Støvle –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Beskrivelse

Tabel 1. STM32MP133C/F funktioner og periferioptællinger (fortsat)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Diverse

Funktioner

LFBGA289

TFBGA289

TFBGA320

GPIO'er med afbrydelse (totalt antal)

135(2)

Sikrelige GPIO'er Wakeup-pins

Alle
6

Tamper pins (aktiv tamper)

12 (5)

DFSDM Op til 12-bit synkroniseret ADC

4 indgangskanaler med 2 filtre

–

2(3) (op til 5 Msps på 12-bit hver) (kan sikres)

ADC1: 19 kanaler inklusive 1x intern, 18 kanaler tilgængelige for

12-bit ADC-kanaler i alt (4)

bruger inklusive 8x differential

–

ADC2: 18 kanaler inklusive 6x intern, 12 kanaler tilgængelige for

bruger inklusive 6x differential

Intern ADC VREF VREF+ indgangsben

1.65 V, 1.8 V, 2.048 V, 2.5 V eller VREF+ indgang –
Ja

1. QUADSPI kan enten starte fra dedikerede GPIO'er eller ved hjælp af nogle FMC Nand8 boot GPIO'er (PD4, PD1, PD5, PE9, PD11, PD15 (se tabel 7: STM32MP133C/F kugledefinitioner).
2. Dette samlede GPIO-antal inkluderer fire JTAG GPIO'er og tre BOOT GPIO'er med begrænset brug (kan have konflikt med ekstern enhedsforbindelse under grænsescanning eller opstart).
3. Når begge ADC'er anvendes, skal kerneluret være det samme for begge ADC'er, og de indlejrede ADC-forskalere kan ikke anvendes.
4. Derudover er der også interne kanaler: – ADC1 intern kanal: VREFINT – ADC2 interne kanaler: temperatur, intern volumentage-reference, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Beskrivelse 18/219

STM32MP133C/F

Figur 1. Blokdiagram for STM32MP133C/F

IC-forsyninger

@VDDA

HSI

AXIM: Arm 64-bit AXI-forbindelse (266 MHz) T

@VDDCPU

GIC

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32 D$

32 I$

CNT (timer) T

ETM

2561K2B8LK2B$L+2$SCU T
asynkron

128 bits

CSI

LSI

Fejlfindingstidspunkteramp

generator TSGEN

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

2 x ETH MAC
10/100/1000 (ingen GMII)

FIFO

BKPSRAM 8KB

RNG

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asynkron

CRYP

SAES

DDRMCE T TZC T

DDRPHYC
T

DLY

8b QUADSPI (dobbelt) T

16b

FMC

CRC

DLYBSD1

(SDMMC1 DLY-kontrol)

DLYBSD2

(SDMMC2 DLY-kontrol)

DLYBQS

(QUADSPI DLY-kontrol)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

USBH

(2xHS-vært)

PLLUSB

FIFO

PCA

FIFO

T MDMA 32 kanaler

AXIMC TT

17 16b Sporingsport

ETZPC

IWDG1

@VBAT

BSEC

OTP-sikringer

@VDDA

RTC / AWU

TAMP / Backup-regler T

@VBAT

LSE (32kHz XTAL)

Systemtiming STGENC

generation

STGENR

USBPHYC
(USB 2 x PHY-styring)
IWDG2

@VBAT

@VDDA

VREFBUF

16b LPTIM2

16b LPTIM3

16b LPTIM4

16b LPTIM5

BOOT-stifter

SYSCFG

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

SAI1

SAI2

4-kanals DFSDM

Buffer 10KB CCU

FDCAN1

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asynkron AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 strømme
DMAMUX1
DMA2
8 strømme

DMAMUX2

DMA3
8 strømme

PMB (procesovervågning)
DTS (digital temperatursensor)

Voltage regulatorer

@VDDA

Forsyningsovervågning

FIFO

2×2 Matrix
AHB2APB

64 bit AXI

64-bit AXI-master

32 bit AHB 32 bit AHB master

32 bit APB

T TrustZone sikkerhedsbeskyttelse

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-bit multi-AHB busmatrix (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

PLL1/2/3/4

RCC

T PWR

EXTI

16-ekst.

176

USBO

(OTG HS)

PHY

12b ADC1

12b ADC2

GPIOA

16b

GPIOB

16b

GPIOC

16b

GPIOD

16b

GPIOE

16b

GPIOF

16b

GPIOG 16b 16

GPIOH

16b

GPIOI

16b

AHB2APB

USART1

Smartkort IrDA

USART2

Smartkort IrDA

SPI4/I2S4

SPI5

I2C3/SMBUS

I2C4/SMBUS

I2C5/SMBUS

Filter Filter Filter

TIM12

16b

TIM13

16b

TIM14

16b

TIM15

16b

TIM16

16b

TIM17

16b

TIM2 TIM3 TIM4

32b

16b

TIM5 TIM6 TIM7

32b

16b

LPTIM1 16b

USART3

Smartkort IrDA

UART4

UART5

UART7

UART8

Filter Filter

I2C1/SMBUS

I2C2/SMBUS

SPI2/I2S2

SPI3/I2S3

USART6

Smartkort IrDA

SPI1/I2S1

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.1
3.1.1
3.1.2

Arm Cortex-A7 delsystem
Funktioner
· ARMv7-A-arkitektur · 32 Kbyte L1-instruktionscache · 32 Kbyte L1-datacache · 128 Kbyte level2-cache · Arm + Thumb®-2 instruktionssæt · Arm TrustZone-sikkerhedsteknologi · Arm NEON avanceret SIMD · DSP- og SIMD-udvidelser · VFPv4 floating-point · Understøttelse af hardwarevirtualisering · Indlejret sporingsmodul (ETM) · Integreret generisk afbrydelsescontroller (GIC) med 160 delte perifere afbrydelser · Integreret generisk timer (CNT)
Overview
Cortex-A7-processoren er en meget energieffektiv applikationsprocessor designet til at levere fremragende ydeevne i avancerede wearables og andre lavenergiindlejrede og forbrugerapplikationer. Den leverer op til 20 % mere single-thread-ydeevne end Cortex-A5 og leverer lignende ydeevne som Cortex-A9.
Cortex-A7 inkorporerer alle funktioner fra de højtydende Cortex-A15- og CortexA17-processorer, herunder virtualiseringsunderstøttelse i hardware, NEON og 128-bit AMBA 4 AXI-busgrænseflade.
Cortex-A7-processoren bygger på den energieffektive 8-stagCortex-A5-processorens pipeline. Den drager også fordel af en integreret L2-cache designet til lavt strømforbrug med lavere transaktionslatenser og forbedret OS-understøttelse til cache-vedligeholdelse. Derudover er der forbedret branch-forudsigelse og forbedret hukommelsessystemydeevne med 64-bit loadstore-sti, 128-bit AMBA 4 AXI-busser og øget TLB-størrelse (256 poster, op fra 128 poster for Cortex-A9 og Cortex-A5), hvilket øger ydeevnen for store arbejdsbelastninger som f.eks. web gennemsyn.
Thumb-2-teknologi
Leverer den højeste ydeevne fra traditionel Arm-kode, samtidig med at den reducerer hukommelseskravet til instruktioner med op til 30%.
TrustZone-teknologi
Sikrer pålidelig implementering af sikkerhedsapplikationer lige fra digital rettighedsstyring til elektronisk betaling. Bred støtte fra teknologi- og industripartnere.

DS13875 Rev 5

19/219
48

Funktionel slutview

STM32MP133C/F

NEON
NEON-teknologi kan accelerere multimedie- og signalbehandlingsalgoritmer såsom videokodning/afkodning, 2D/3D-grafik, spil, lyd- og talebehandling, billedbehandling, telefoni og lydsyntese. Cortex-A7 leverer en motor, der tilbyder både ydeevnen og funktionaliteten af Cortex-A7 floating-point unit (FPU) og en implementering af NEONs avancerede SIMD-instruktionssæt til yderligere acceleration af medie- og signalbehandlingsfunktioner. NEON udvider Cortex-A7-processorens FPU til at levere en quad-MAC og yderligere 64-bit og 128-bit registersæt, der understøtter et omfattende sæt af SIMD-operationer over 8-, 16- og 32-bit heltal og 32-bit floating-point datamængder.
Hardwarevirtualisering
Højeffektiv hardwareunderstøttelse til datahåndtering og -arbitrering, hvorved flere softwaremiljøer og deres applikationer kan få adgang til systemfunktionerne samtidigt. Dette muliggør realisering af robuste enheder med virtuelle miljøer, der er godt isoleret fra hinanden.
Optimerede L1-caches
Ydelses- og strømoptimerede L1-caches kombinerer teknikker med minimal adgangslatens for at maksimere ydeevnen og minimere strømforbruget.
Integreret L2-cachecontroller
Giver adgang til cachelagret hukommelse med lav latenstid og høj båndbredde ved høj frekvens eller reducerer strømforbruget forbundet med off-chip hukommelsesadgang.
Cortex-A7 flydende kommaenhed (FPU)
FPU'en leverer højtydende enkelt- og dobbeltpræcisions floating-point-instruktioner, der er kompatible med Arm VFPv4-arkitekturen, som er softwarekompatibel med tidligere generationer af Arm floating-point-coprocessorer.
Snoop-styreenhed (SCU)
SCU'en er ansvarlig for at styre sammenkobling, arbitrering, kommunikation, cache-til-cache og systemhukommelsesoverførsler, cache-kohærens og andre funktioner for processoren.
Denne systemkohærens reducerer også softwarekompleksiteten, der er involveret i at opretholde softwarekohærens inden for hver OS-driver.
Generisk afbrydelsescontroller (GIC)
Ved at implementere den standardiserede og arkitekturerede afbrydelsescontroller tilbyder GIC en rig og fleksibel tilgang til kommunikation mellem processorer samt routing og prioritering af systemafbrydelser.
Understøtter op til 192 uafhængige afbrydelser, under softwarekontrol, hardwareprioriteret og routet mellem operativsystemet og TrustZone-softwarestyringslaget.
Denne routingfleksibilitet og understøttelsen af virtualisering af afbrydelser i operativsystemet er en af de vigtigste funktioner, der kræves for at forbedre mulighederne i en løsning, der bruger en hypervisor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.2
3.2.1
3.2.2

Minder
Ekstern SDRAM
STM32MP133C/F-enhederne har en integreret controller til ekstern SDRAM, der understøtter følgende: · LPDDR2 eller LPDDR3, 16-bit data, op til 1 Gbyte, op til 533 MHz clock · DDR3 eller DDR3L, 16-bit data, op til 1 Gbyte, op til 533 MHz clock
Indlejret SRAM
Alle enheder har: · SYSRAM: 128 Kbyte (med programmerbar sikker zone) · AHB SRAM: 32 Kbyte (sikres) · BKPSRAM (backup SRAM): 8 Kbyte
Indholdet i dette område er beskyttet mod mulig uønsket skriveadgang og kan gemmes i standby- eller VBAT-tilstand. BKPSRAM kan (i ETZPC) defineres som tilgængeligt kun af sikker software.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3-controller (DDRCTRL)

DDRCTRL kombineret med DDRPHYC giver en komplet hukommelsesgrænsefladeløsning til DDR-hukommelsesundersystemer. · Én 64-bit AMBA 4 AXI-portsgrænseflade (XPI) · AXI-ur asynkront med controlleren · DDR-hukommelsescypher engine (DDRMCE) med AES-128 DDR on-the-fly write
kryptering/læsning af dekryptering. · Understøttede standarder:
JEDEC DDR3 SDRAM-specifikation, JESD79-3E til DDR3/3L med 16-bit interface
JEDEC LPDDR2 SDRAM-specifikation, JESD209-2E til LPDDR2 med 16-bit interface
JEDEC LPDDR3 SDRAM-specifikation, JESD209-3B til LPDDR3 med 16-bit interface
· Avanceret scheduler og SDRAM-kommandogenerator · Programmerbar fuld databredde (16-bit) eller halv databredde (8-bit) · Avanceret QoS-understøttelse med tre trafikklasser ved læsning og to trafikklasser ved skrivning · Muligheder for at undgå udsultning af trafik med lavere prioritet · Garanteret kohærens for write-after-read (WAR) og read-after-write (RAW) ved
AXI-porte · Programmerbar understøttelse af burst-længdeindstillinger (4, 8, 16) · Skrivekombination for at tillade, at flere skrivninger til den samme adresse kombineres til en
enkelt skrivning · Konfiguration af enkelt rang

DS13875 Rev 5

21/219
48

Funktionel slutview

STM32MP133C/F

· Understøttelse af automatisk SDRAM-nedlukning på grund af manglende transaktionsankomst inden for programmerbart tidspunkt
· Understøttelse af automatisk stop af ur (LPDDR2/3) ind- og udgang forårsaget af manglende transaktionsankomst
· Understøttelse af automatisk drift i lavt strømforbrug forårsaget af manglende transaktionsankomst inden for programmerbar tid via hardware-lavstrømsgrænseflade
· Programmerbar personsøgerpolitik · Understøttelse af automatisk eller softwarestyret selvopdatering · Understøttelse af dyb nedlukning og -afslutning under softwarestyring (LPDDR2 og
LPDDR3) · Understøttelse af eksplicitte SDRAM-tilstandsregisteropdateringer under softwarekontrol · Fleksibel adressemapperlogik, der muliggør applikationsspecifik mapping af række, kolonne
bankbits · Brugervalgbare opdateringskontrolmuligheder · DDRPERFM-tilknyttet blok til hjælp til overvågning og finjustering af ydeevne
DDRCTRL og DDRPHYC kan defineres (i ETZPC) som kun tilgængelige via sikker software.
Hovedfunktionerne i DDRMCE (DDR-hukommelsescyphermotor) er anført nedenfor: · AXI-systembus master/slave-grænseflader (64-bit) · Inline-kryptering (til skrivning) og dekryptering (til læsning) baseret på indlejret firewall
programmering · To krypteringstilstande pr. region (maksimalt én region): ingen kryptering (bypass-tilstand),
Blokchiffertilstand · Start og slut af regioner defineret med 64 kbyte granularitet · Standardfiltrering (region 0): enhver adgang givet · Filtrering af regionsadgang: ingen
Understøttet blokchiffer: AES Understøttet kædetilstand · Bloktilstand med AES-chiffer er kompatibel med ECB-tilstand specificeret i NIST FIPS-publikation 197 avanceret krypteringsstandard (AES), med en tilhørende nøgleafledningsfunktion baseret på Keccak-400-algoritmen offentliggjort på https://keccak.team webwebsted. · Et sæt skrivebeskyttede og låsbare masternøgleregistre · AHB-konfigurationsport, privilegeret bevidst

22/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.4

TrustZone-adresseområdecontroller til DDR (TZC)

TZC bruges til at filtrere læse-/skriveadgang til DDR-controlleren i henhold til TrustZone-rettigheder og i henhold til ikke-sikker master (NSAID) på op til ni programmerbare områder: · Konfiguration understøttes kun af betroet software · Én filterenhed · Ni områder:
Region 0 er altid aktiveret og dækker hele adresseområdet. Regionerne 1 til 8 har programmerbare base-/slutadresser og kan tildeles til
et eller begge filtre. · Sikre og ikke-sikre adgangstilladelser programmeret pr. region · Ikke-sikre adgange filtreret i henhold til NSAID · Regioner styret af samme filter må ikke overlappe · Fejltilstande med fejl og/eller afbrydelse · Acceptkapacitet = 256 · Gatekeeper-logik til at aktivere og deaktivere hvert filter · Spekulative adgange

DS13875 Rev 5

23/219
48

Funktionel slutview

STM32MP133C/F

3.5

Boottilstande

Ved opstart vælges den opstartskilde, der bruges af den interne opstarts-ROM, ud fra BOOT-pinkoden og OTP-bytes.

Tabel 2. Opstartstilstande

BOOT2 BOOT1 BOOT0 Indledende opstartstilstand

Kommentarer

Vent på indgående forbindelse på:

UART og USB(1)

USART3/6 og UART4/5/7/8 på standardben

USB-højhastighedsenhed på OTG_HS_DP/DM-ben(2)

1 seriel NOR-flash (3) Seriel NOR-flash på QUADSPI (5)

e·MMC(3)

e·MMC på SDMMC2 (standard)(5)(6)

NAND-flash (3)

SLC NAND-flash på FMC

Udviklingsstart (ingen flashhukommelsesstart)

Bruges til at få adgang til fejlfinding uden opstart fra flashhukommelse(4)

SD-kort (3)

SD-kort på SDMMC1 (standard)(5)(6)

Vent på indgående forbindelse på:

0 UART og USB(1)(3) USART3/6 og UART4/5/7/8 på standardben

USB-højhastighedsenhed på OTG_HS_DP/DM-ben(2)

1 seriel NAND-flash (3) Seriel NAND-flash på QUADSPI (5)

1. Kan deaktiveres via OTP-indstillinger. 2. USB kræver HSE-ur/krystal (se AN5474 for understøttede frekvenser med og uden OTP-indstillinger). 3. Bootkilden kan ændres via OTP-indstillinger (f.eks.amp(f.eks. initial opstart på SD-kort, derefter e·MMC med OTP-indstillinger). 4. Cortex®-A7-kerne i uendelig loop-skift PA13. 5. Standardpins kan ændres via OTP. 6. Alternativt kan en anden SDMMC-grænseflade end denne standard vælges via OTP.

Selvom lavniveau-opstart udføres ved hjælp af interne ure, kræver ST-leverede softwarepakker samt større eksterne grænseflader såsom DDR, USB (men ikke begrænset til) en krystal eller en ekstern oscillator, der tilsluttes HSE-benene.
Se RM0475 “STM32MP13xx avancerede Arm®-baserede 32-bit MPU'er” eller AN5474 “Kom godt i gang med hardwareudvikling af STM32MP13xx-linjer” for begrænsninger og anbefalinger vedrørende HSE-bentilslutning og understøttede frekvenser.

24/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.6

Styring af strømforsyning

3.6.1
Forsigtighed:

Strømforsyningsordning
· VDD er hovedforsyningen til I/O'er, og de interne dele holdes strømforsynede i standbytilstand. Nyttig lydstyrketagSpændingsområdet er 1.71 V til 3.6 V (typisk 1.8 V, 2.5 V, 3.0 V eller 3.3 V)
VDD_PLL og VDD_ANA skal være stjerneforbundet til VDD. · VDDCPU er den Cortex-A7 CPU dedikerede voluminiumstyrke.tage-forsyning, hvis værdi afhænger af
ønsket CPU-frekvens. 1.22 V til 1.38 V i driftstilstand. VDD skal være til stede før VDDCPU. · VDDCORE er den primære digitale lydstyrketage og er normalt slukket i standbytilstand. Vol.tagSpændingsområdet er 1.21 V til 1.29 V i driftstilstand. VDD skal være til stede før VDDCORE. · VBAT-benet kan tilsluttes det eksterne batteri (1.6 V < VBAT < 3.6 V). Hvis der ikke anvendes et eksternt batteri, skal dette ben tilsluttes VDD. · VDDA er den analoge (ADC/VREF) forsyningsspænding.tage (1.62 V til 3.6 V). Brug af den interne VREF+ kræver en VDDA lig med eller højere end VREF+ + 0.3 V. · VDDA1V8_REG-benet er udgangen fra den interne regulator, der er internt forbundet til USB PHY og USB PLL. Den interne VDDA1V8_REG-regulator er som standard aktiveret og kan styres af software. Den er altid slukket i standbytilstand.
Den specifikke BYPASS_REG1V8-ben må aldrig forblive flydende. Den skal være forbundet enten til VSS eller til VDD for at aktivere eller deaktivere lydstyrken.tage-regulator. Når VDD = 1.8 V, skal BYPASS_REG1V8 indstilles. · VDDA1V1_REG-pinden er udgangen fra den interne regulator, der er internt forbundet til USB PHY. Den interne VDDA1V1_REG-regulator er som standard aktiveret og kan styres af software. Den er altid slukket i standbytilstand.
· VDD3V3_USBHS er USB-højhastighedsforsyningen. Vol.tage -området er 3.07 V til 3.6 V.
VDD3V3_USBHS må ikke være til stede, medmindre VDDA1V8_REG er til stede, ellers kan der opstå permanent skade på STM32MP133C/F. Dette skal sikres via PMIC-rangorden eller med ekstern komponent i tilfælde af implementering af separat komponentstrømforsyning.
· VDDSD1 og VDDSD2 er henholdsvis SDMMC1 og SDMMC2 SD-kort strømforsyninger, der understøtter ultrahurtig tilstand.
· VDDQ_DDR er DDR IO-forsyningen. 1.425 V til 1.575 V til tilslutning af DDR3-hukommelser (typisk 1.5 V)
1.283 V til 1.45 V til interface med DDR3L-hukommelser (typisk 1.35 V)
1.14 V til 1.3 V til interface med LPDDR2- eller LPDDR3-hukommelser (typisk 1.2 V)
Under opstarts- og nedlukningsfaser skal følgende strømsekvenskrav overholdes:
· Når VDD er under 1 V, skal andre strømforsyninger (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) forblive under VDD + 300 mV.
· Når VDD er over 1 V, er alle strømforsyninger uafhængige.
Under nedlukningsfasen kan VDD midlertidigt blive lavere end andre forsyninger, men kun hvis den energi, der tilføres STM32MP133C/F, forbliver under 1 mJ. Dette tillader eksterne afkoblingskondensatorer at blive afladet med forskellige tidskonstanter under nedlukningstransientfasen.

DS13875 Rev 5

25/219
48

Funktionel slutview
V 3.6
VBOR0 1

Figur 2. Tænd/sluk-sekvens

STM32MP133C/F

VDDX(1) VDD

3.6.2
Bemærk: 26/219

0.3

Tænd

Driftstilstand

Sluk

tid

Ugyldigt forsyningsområde

VDDX < VDD + 300 mV

VDDX uafhængig af VDD

MSv47490V1

1. VDDX refererer til enhver strømforsyning blandt VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Strømforsyning supervisor

Enhederne har et integreret power-on reset (POR)/power-down reset (PDR) kredsløb koblet med et Brownout reset (BOR) kredsløb:
· Nulstilling ved opstart (POR)
POR-supervisoren overvåger VDD-strømforsyningen og sammenligner den med en fast tærskel. Enhederne forbliver i nulstillingstilstand, når VDD er under denne tærskel. · Nulstilling ved nedlukning (PDR)
PDR-supervisoren overvåger VDD-strømforsyningen. Der genereres en nulstilling, når VDD falder under en fast tærskel.
· Nulstilling af strømafbrydelse (BOR)
BOR-supervisoren overvåger VDD-strømforsyningen. Tre BOR-tærskler (fra 2.1 til 2.7 V) kan konfigureres via option bytes. Der genereres en nulstilling, når VDD falder til under denne tærskel.
· Nulstilling af VDDCORE ved opstart (POR_VDDCORE) POR_VDDCORE-supervisoren overvåger VDDCORE-strømforsyningen og sammenligner den med en fast tærskel. VDDCORE-domænet forbliver i nulstillingstilstand, når VDDCORE er under denne tærskel.
· Nulstilling af VDDCORE ved nedlukning (PDR_VDDCORE) PDR_VDDCORE-supervisoren overvåger VDDCORE-strømforsyningen. En nulstilling af VDDCORE-domænet genereres, når VDDCORE falder under en fast tærskel.
· VDDCPU ved nulstilling ved opstart (POR_VDDCPU) POR_VDDCPU-supervisoren overvåger VDDCPU-strømforsyningen og sammenligner den med en fast tærskelværdi. VDDCPU-domænet forbliver i nulstillingstilstand, når VDDCORE er under denne tærskelværdi.
PDR_ON-pinden er reserveret til STMicroelectronics produktionstests og skal altid være forbundet til VDD i en applikation.

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.7

Strategi med lavt strømforbrug

Der er flere måder at reducere strømforbruget på STM32MP133C/F: · Reducer det dynamiske strømforbrug ved at sænke CPU-urene og/eller
busmatrixure og/eller styring af individuelle perifere ure. · Spar strømforbruget, når CPU'en er i INDILE, ved at vælge blandt de tilgængelige lav-
strømtilstande i henhold til brugerens applikations behov. Dette giver mulighed for at opnå det bedste kompromis mellem kort opstartstid, lavt strømforbrug samt tilgængelige vækkekilder. · Brug DVFS (dynamisk lydstyrke)tage og frekvensskalering) driftspunkter, der direkte styrer CPU'ens clockfrekvens samt VDDCPU'ens udgangsforsyning.
Driftstilstandene muliggør styring af urfordelingen til de forskellige systemdele og systemets strømforsyning. Systemets driftstilstand styres af MPU-undersystemet.
MPU-undersystemets lavstrømstilstande er anført nedenfor: · CSleep: CPU-urene stoppes, og den/de perifere enhed(er)s ur fungerer som
tidligere indstillet i RCC (nulstillings- og clock-controller). · CStop: CPU-periferienhedens clock-funktioner stoppes. · CStandby: VDDCPU OFF
CPU'en aktiverer lavstrømstilstandene CSleep og CStop, når WFI (vent på afbrydelse) eller WFE (vent på event) instruktionerne udføres.
De tilgængelige systemdriftstilstande er følgende: · Kør (system med fuld ydeevne, VDDCORE, VDDCPU og timer TIL) · Stop (timer FRA) · LP-Stop (timer FRA) · LPLV-Stop (timer FRA, VDDCORE- og VDDCPU-forsyningsniveauet kan være sænket) · LPLV-Stop2 (VDDCPU FRA, VDDCORE sænkes, og timer FRA) · Standby (VDDCPU, VDDCORE og timer FRA)

Tabel 3. System versus CPU-strømtilstand

Systemstrømtilstand

CPU

Kør tilstand

CRun eller CSleep

Stoptilstand LP-Stoptilstand LPLV-Stoptilstand LPLV-Stop2-tilstand
Standby-tilstand

CStop eller CStandby CStandby

3.8

Nulstil og ur-controller (RCC)

Ur- og nulstillingscontrolleren styrer genereringen af alle ure, såvel som urgating og styringen af systemet og periferiudstyrets nulstillinger. RCC giver høj fleksibilitet i valget af urkilder og tillader anvendelse af urforhold for at forbedre strømforbruget. Derudover er nogle kommunikationsudstyr, der er i stand til at arbejde med ...

DS13875 Rev 5

27/219
48

Funktionel slutview

STM32MP133C/F

3.8.1 3.8.2

to forskellige urdomæner (enten et busgrænsefladeur eller et kernelperifert ur), kan systemfrekvensen ændres uden at ændre baudraten.
Urstyring
Enhederne har fire interne oscillatorer, to oscillatorer med ekstern krystal eller resonator, tre interne oscillatorer med hurtig opstartstid og fire PLL'er.
RCC'en modtager følgende clock-kildeindgange: · Interne oscillatorer:
64 MHz HSI-ur (1 % nøjagtighed) 4 MHz CSI-ur 32 kHz LSI-ur · Eksterne oscillatorer: 8-48 MHz HSE-ur 32.768 kHz LSE-ur
RCC'en leverer fire PLL'er: · PLL1 dedikeret til CPU-taktstyring · PLL2 leverer:
ure til AXI-SS (inklusive APB4-, APB5-, AHB5- og AHB6-broerne) ure til DDR-grænsefladen · PLL3 leverer: ure til flerlags AHB'en og den perifere busmatrix (inklusive APB1,
APB2, APB3, APB6, AHB1, AHB2 og AHB4) kerneure til periferiudstyr · PLL4 dedikeret til generering af kerneure til forskellige periferiudstyr
Systemet starter på HSI-uret. Brugerapplikationen kan derefter vælge urkonfigurationen.
Kilder til systemnulstilling
Tænd-nulstillingen initialiserer alle registre undtagen fejlfindingsregistret, en del af RCC'en, en del af RTC'en og strømstyringsstatusregistrene samt backupstrømdomænet.
En applikationsnulstilling genereres fra en af følgende kilder: · en nulstilling fra NRST-pad · en nulstilling fra POR- og PDR-signal (generelt kaldet power-on-nulstilling) · en nulstilling fra BOR (generelt kaldet brownout) · en nulstilling fra den uafhængige watchdog 1 · en nulstilling fra den uafhængige watchdog 2 · en softwaresystemnulstilling fra Cortex-A7 (CPU) · en fejl på HSE, når urets sikkerhedssystemfunktion er aktiveret
En systemnulstilling genereres fra en af følgende kilder: · en programnulstilling · en nulstilling fra POR_VDDCORE-signalet · en afslutning fra standbytilstand til køretilstand

28/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

En nulstilling af MPU-processoren genereres fra en af følgende kilder: · en systemnulstilling · hver gang MPU'en afslutter CStandby · en softwarenulstilling af MPU'en fra Cortex-A7 (CPU)

3.9

Generelle input/outputs (GPIO'er)

Hvert af GPIO-benene kan konfigureres via software som output (push-pull eller open-drain, med eller uden pull-up eller pull-down), som input (med eller uden pull-up eller pull-down) eller som perifer alternativ funktion. De fleste GPIO-ben deles med digitale eller analoge alternative funktioner. Alle GPIO'er er højstrømskompatible og har hastighedsvalg for bedre at kunne håndtere intern støj, strømforbrug og elektromagnetisk emission.
Efter nulstilling er alle GPIO'er i analog tilstand for at reducere strømforbruget.
I/O-konfigurationen kan låses om nødvendigt ved at følge en bestemt rækkefølge for at undgå falsk skrivning til I/O-registrene.
Alle GPIO-pins kan individuelt indstilles som sikre, hvilket betyder, at softwareadgang til disse GPIO'er og tilhørende eksterne enheder, der er defineret som sikre, er begrænset til sikker software, der kører på CPU'en.

3.10
Note:

TrustZone-beskyttelsescontroller (ETZPC)
ETZPC bruges til at konfigurere TrustZone-sikkerhed for busmastere og -slaver med programmerbare sikkerhedsattributter (sikrelige ressourcer). For eksempel: · Størrelsen på den sikre region på chippen SYSRAM kan programmeres. · AHB- og APB-periferiudstyr kan gøres sikkert eller ikke-sikret. · AHB SRAM kan gøres sikkert eller ikke-sikret.
Som standard er SYSRAM, AHB SRAM'er og sikrelige eksterne enheder kun indstillet til sikker adgang, så de er ikke tilgængelige for usikre mastere som DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funktionel slutview

STM32MP133C/F

3.11

Busforbindelsesmatrix
Enhederne har en AXI-busmatrix, én primær AHB-busmatrix og busbroer, der gør det muligt at forbinde busmastere med busslaver (se figuren nedenfor, prikkerne repræsenterer de aktiverede master/slave-forbindelser).
Figur 3. STM32MP133C/F busmatrix

MDMA

SDMMC2

SDMMC1

DBG fra MLAHB-forbindelse USBH

CPU

ETH1 ETH2

128-bit

AXIM

M1 M2

M11

S1 S2 S3 S4 S5 S6 S7 S8 S9

Standardslave AXIMC

NIC-400 AXI 64 bit 266 MHz – 10 mastere / 10 slaver

Fra AXIM-forbindelse DMA1 DMA2 USBO DMA3

M1 M2

M3 M4

M6 M7

S4 S5 Sammenkobling AHB 32 bit 209 MHz – 8 mastere / 6 slaver

DDRCTRL 533 MHz AHB-bro til AHB6 Til MLAHB-forbindelse FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB-bro til AHB5 APB-bro til APB5 APB-bro til DBG APB
AXI 64 synkron masterport AXI 64 synkron slaveport AXI 64 asynkron masterport AXI 64 asynkron slaveport AHB 32 synkron masterport AHB 32 synkron slaveport AHB 32 asynkron masterport AHB 32 asynkron slaveport
Bro til AHB2 SRAM1 SRAM2 SRAM3 Til AXIM-forbindelse Bro til AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.12

DMA controllere
Enhederne har følgende DMA-moduler til at aflaste CPU-aktivitet: · en master direct memory access (MDMA)
MDMA er en højhastigheds-DMA-controller, der er ansvarlig for alle typer hukommelsesoverførsler (periferiudstyr til hukommelse, hukommelse-til-hukommelse, hukommelse-til-periferiudstyr) uden CPU-handling. Den har en master AXI-grænseflade. MDMA kan interagere med de andre DMA-controllere for at udvide standard DMA-funktioner eller kan administrere perifere DMA-anmodninger direkte. Hver af de 32 kanaler kan udføre blokoverførsler, gentagne blokoverførsler og overførsler af linkede lister. MDMA kan indstilles til at foretage sikre overførsler til sikrede hukommelser. · tre DMA-controllere (ikke-sikker DMA1 og DMA2, plus sikker DMA3) Hver controller har en dual-port AHB, i alt 16 usikre og otte sikre DMA-kanaler til at udføre FIFO-baserede blokoverførsler.
To DMAMUX-enheder multiplekser og ruter DMA-periferiforespørgsler til de tre DMA-controllere med høj fleksibilitet, hvilket maksimerer antallet af DMA-forespørgsler, der kører samtidigt, samt genererer DMA-forespørgsler fra periferioutput-triggere eller DMA-hændelser.
DMAMUX1 knytter DMA-anmodninger fra ikke-sikre eksterne enheder til DMA1- og DMA2-kanaler. DMAMUX2 knytter DMA-anmodninger fra sikre eksterne enheder til DMA3-kanaler.

3.13

Udvidet afbrydelses- og hændelsescontroller (EXTI)
Den udvidede afbrydelses- og hændelsescontroller (EXTI) styrer CPU'ens og systemets vækning via konfigurerbare og direkte hændelsesindgange. EXTI sender vækningsanmodninger til strømstyringen og genererer en afbrydelsesanmodning til GIC'en og hændelser til CPU'ens hændelsesindgang.
EXTI-vækkeanmodninger tillader systemet at blive vækket fra stoptilstand, og CPU'en at blive vækket fra CStop- og CStandby-tilstande.
Generering af afbrydelsesanmodninger og hændelsesanmodninger kan også bruges i kørselstilstand.
EXTI inkluderer også EXTI IOport-valget.
Hver afbrydelse eller hændelse kan indstilles som sikker for kun at begrænse adgangen til sikker software.

3.14

Beregningsenhed for cyklisk redundanskontrol (CRC)
CRC-beregningsenheden (cyklisk redundanskontrol) bruges til at hente en CRC-kode ved hjælp af et programmerbart polynomium.
CRC-baserede teknikker bruges blandt andet til at verificere datatransmissions- eller lagringsintegritet. Inden for rammerne af EN/IEC 60335-1-standarden tilbyder de en metode til at verificere flashhukommelsens integritet. CRC-beregningsenheden hjælper med at beregne en softwaresignatur under kørsel, som skal sammenlignes med en referencesignatur, der genereres ved link-tid og lagres på en given hukommelsesplacering.

DS13875 Rev 5

31/219
48

Funktionel slutview

STM32MP133C/F

3.15

Fleksibel hukommelsescontroller (FMC)
FMC-controllerens hovedfunktioner er følgende: · Grænseflade med enheder med statisk hukommelse, herunder:
NOR-flashhukommelse Statisk eller pseudostatisk random access memory (SRAM, PSRAM) NAND-flashhukommelse med 4-bit/8-bit BCH hardware ECC · 8-, 16-bit databusbredde · Uafhængig chip-select-kontrol for hver hukommelsesbank · Uafhængig konfiguration for hver hukommelsesbank · Skriv FIFO
FMC-konfigurationsregistrene kan gøres sikre.

3.16

Dobbelt Quad-SPI-hukommelsesgrænseflade (QUADSPI)
QUADSPI er en specialiseret kommunikationsgrænseflade, der er rettet mod enkelt-, dobbelt- eller firedobbelt SPI-flashhukommelser. Den kan fungere i en af følgende tre tilstande: · Indirekte tilstand: Alle operationer udføres ved hjælp af QUADSPI-registrene. · Status-polling-tilstand: Det eksterne flashhukommelsesstatusregister læses periodisk og
Der kan genereres en afbrydelse i tilfælde af flagindstilling. · Hukommelsesmappet tilstand: Den eksterne flashhukommelse mappes til adresserummet
og opfattes af systemet, som om det var en intern hukommelse.
Både gennemløbshastighed og kapacitet kan fordobles ved hjælp af dual-flash-tilstand, hvor to Quad-SPI flash-hukommelser tilgås samtidigt.
QUADSPI er koblet med en forsinkelsesblok (DLYBQS), der tillader understøttelse af eksterne datafrekvenser over 100 MHz.
QUADSPI-konfigurationsregistrene kan være sikre, såvel som dens forsinkelsesblok.

3.17

Analog-til-digital-konvertere (ADC1, ADC2)
Enhederne har indbyggede analog-til-digital-konvertere, hvis opløsning kan konfigureres til 12, 10, 8 eller 6 bit. Hver ADC deler op til 18 eksterne kanaler og udfører konverteringer i single-shot- eller scanningstilstand. I scanningstilstand udføres den automatiske konvertering på en udvalgt gruppe af analoge indgange.
Begge ADC'er har sikre busgrænseflader.
Hver ADC kan betjenes af en DMA-controller, hvilket muliggør automatisk overførsel af ADC-konverterede værdier til en destinationsplacering uden nogen softwarehandling.
Derudover kan en analog watchdog-funktion nøjagtigt overvåge den konverterede lydstyrke.tage af en, nogle eller alle valgte kanaler. Et interrupt genereres, når den konverterede voltage er uden for de programmerede tærskler.
For at synkronisere A/D-konvertering og timere kan ADC'erne udløses af en hvilken som helst af TIM1-, TIM2-, TIM3-, TIM4-, TIM6-, TIM8-, TIM15-, LPTIM1-, LPTIM2- og LPTIM3-timere.

32/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.18

Temperaturføler
Enhederne har en indbygget temperatursensor, der genererer et volumentage (VTS), der varierer lineært med temperaturen. Denne temperatursensor er internt forbundet til ADC2_INP12 og kan måle enhedens omgivelsestemperatur i området fra 40 til +125 °C med en præcision på ±2 %.
Temperatursensoren har en god linearitet, men den skal kalibreres for at opnå en god samlet nøjagtighed af temperaturmålingen. Da temperatursensorens offset varierer fra chip til chip på grund af procesvariationer, er den ukalibrerede interne temperatursensor egnet til applikationer, der kun registrerer temperaturændringer. For at forbedre nøjagtigheden af temperatursensormålingen er hver enhed individuelt fabrikskalibreret af ST. Temperatursensorens fabrikskalibreringsdata gemmes af ST i OTP-området, der er tilgængeligt i skrivebeskyttet tilstand.

3.19

Digital temperatursensor (DTS)
Enhederne har en indbygget frekvensudgangstemperatursensor. DTS tæller frekvensen baseret på LSE eller PCLK for at give temperaturinformation.
Følgende funktioner understøttes: · generering af afbrydelser efter temperaturtærskel · generering af vækkesignal efter temperaturtærskel

3.20
Note:

VBAT drift
VBAT-strømdomænet indeholder RTC'en, backupregistrene og backup-SRAM'en.
For at optimere batteriets levetid leveres dette effektdomæne af VDD, når det er tilgængeligt, eller af voluminiumdioden.tage anvendes på VBAT-benet (når der ikke er VDD-forsyning). VBAT-strømmen tændes, når PDR'en registrerer, at VDD er faldet til under PDR-niveauet.
Voltage på VBAT-pinden kan leveres af et eksternt batteri, en superkondensator eller direkte af VDD. I sidstnævnte tilfælde er VBAT-tilstanden ikke funktionel.
VBAT-drift aktiveres, når VDD ikke er til stede.
Ingen af disse hændelser (eksterne afbrydelser, TAMP hændelse eller RTC-alarm/hændelser) er i stand til direkte at genoprette VDD-forsyningen og tvinge enheden ud af VBAT-driften. Ikke desto mindre, TAMP Hændelser og RTC-alarmer/hændelser kan bruges til at generere et signal til et eksternt kredsløb (typisk en PMIC), der kan genoprette VDD-forsyningen.

DS13875 Rev 5

33/219
48

Funktionel slutview

STM32MP133C/F

3.21

Voltage-referencebuffer (VREFBUF)
Enhederne indlejrer et volumentagen referencebuffer, der kan bruges som volumentagreference for ADC'erne, og også som bindtagReference til eksterne komponenter via VREF+ pin. VREFBUF kan sikres. Den interne VREFBUF understøtter fire voluminøsetages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V En ekstern spændingtagReferencen kan leveres via VREF+ pin, når den interne VREFBUF er slukket.
Figur 4. Voltage referencebuffer

VREFINT

–

VREF+

VSSA

MSv64430V1

3.22

Digitalt filter til sigma-delta-modulator (DFSDM)
Enhederne har integreret én DFSDM med understøttelse af to digitale filtermoduler og fire eksterne serielle indgangskanaler (transceivere) eller alternativt fire interne parallelle indgange.
DFSDM'en forbinder eksterne modulatorer med enheden og udfører digital filtrering af de modtagne datastrømme. Modulatorer bruges til at konvertere analoge signaler til digital-serielle strømme, der udgør inputtet på DFSDM'en.
DFSDM'en kan også forbinde PDM-mikrofoner (pulsdensitetsmodulation) og udføre PDM til PCM-konvertering og -filtrering (hardwareaccelereret). DFSDM'en har valgfri parallelle datastrømsindgange fra ADC'erne eller fra enhedens hukommelse (gennem DMA/CPU-overførsler til DFSDM).
DFSDM-transceiverne understøtter adskillige serielle interfaceformater (for at understøtte forskellige modulatorer). DFSDM digitale filtermoduler udfører digital behandling i henhold til brugerdefinerede filterparametre med op til 24-bit endelig ADC-opløsning.

34/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

DFSDM-periferiudstyret understøtter: · Fire multipleksede digitale serielle inputkanaler:
Konfigurerbar SPI-grænseflade til tilslutning af forskellige modulatorer Konfigurerbar Manchester-kodet 1-tråds grænseflade PDM (pulsdensitetsmodulation) mikrofonindgang Maksimal indgangsurfrekvens op til 20 MHz (10 MHz for Manchester-kodning) Urudgang til modulatorer (0 til 20 MHz) · Alternative indgange fra fire interne digitale parallelle kanaler (op til 16-bit indgangsopløsning): Interne kilder: ADC-data eller hukommelsesdatastrømme (DMA) · To digitale filtermoduler med justerbar digital signalbehandling: Sincx-filter: filterrækkefølge/type (1 til 5), oversamplingforhold (1 til 1024) integrator: oversampling-forhold (1 til 256) · Op til 24-bit outputdataopløsning, signeret outputdataformat · Automatisk dataoffset-korrektion (offset gemmes i registeret af brugeren) · Kontinuerlig eller enkelt konvertering · Konverteringsstart udløst af: softwareudløser interne timere eksterne hændelser konverteringsstart synkront med første digitale filtermodul (DFSDM) · Analog watchdog med: lav- og højværdi-datatærskelregistre dedikeret konfigurerbart Sincx digitalfilter (rækkefølge = 1 til 3,
oversampling-forhold = 1 til 32) input fra endelige outputdata eller fra valgte digitale serielle inputkanaler kontinuerlig overvågning uafhængigt af standardkonvertering · Kortslutningsdetektor til at detektere mættede analoge inputværdier (nederste og øverste område): op til 8-bit tæller til at detektere 1 til 256 på hinanden følgende 0'er eller 1'ere på seriel datastrøm kontinuerlig overvågning af hver input seriel kanal · Generering af afbrydelsessignal ved analog watchdog-hændelse eller ved kortslutningsdetektorhændelse · Ekstremværdidetektor: lagring af minimums- og maksimumværdier for endelige konverteringsdata opdateret af software · DMA-kapacitet til at læse de endelige konverteringsdata · Afbrydelser: slut på konvertering, overløb, analog watchdog, kortslutning, fravær af seriel inputkanals ur · "Regulære" eller "injicerede" konverteringer: "Regulære" konverteringer kan anmodes om når som helst eller endda i kontinuerlig tilstand
uden at have nogen indflydelse på timingen af "injicerede" konverteringer "injicerede" konverteringer for præcis timing og med høj konverteringsprioritet

DS13875 Rev 5

35/219
48

Funktionel slutview

STM32MP133C/F

3.23

True Random Number Generator (RNG)
Enhederne indlejrer én RNG, der leverer 32-bit tilfældige tal genereret af et integreret analogt kredsløb.
RNG'en kan defineres (i ETZPC) som kun tilgængelig via sikker software.
Den ægte RNG forbinder til de sikrede AES- og PKA-enheder via en dedikeret bus (kan ikke læses af CPU'en).

3.24

Kryptografiske og hash-processorer (CRYP, SAES, PKA og HASH)
Enhederne indlejrer én kryptografisk processor, der understøtter de avancerede kryptografiske algoritmer, der normalt kræves for at sikre fortrolighed, autentificering, dataintegritet og uafviselighed ved udveksling af beskeder med en peer.
Enhederne integrerer også en dedikeret DPA-resistent sikker AES 128- og 256-bit nøgle (SAES) og PKA hardwarekrypterings-/dekrypteringsaccelerator, med en dedikeret hardwarebus, der ikke er tilgængelig for CPU'en.
CRYP's hovedfunktioner: · DES/TDES (datakrypteringsstandard/tripel datakrypteringsstandard): ECB (elektronisk
kodebog) og CBC (chifferblokkæde) kædealgoritmer, 64-, 128- eller 192-bit nøgle · AES (avanceret krypteringsstandard): ECB-, CBC-, GCM-, CCM- og CTR-kædealgoritmer (tællertilstand), 128-, 192- eller 256-bit nøgle
Universelle HASH-hovedfunktioner: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (sikre HASH-algoritmer) · HMAC
Den kryptografiske accelerator understøtter generering af DMA-anmodninger.
CRYP, SAES, PKA og HASH kan (i ETZPC) defineres som kun tilgængelige via sikker software.

3.25

Opstart og sikkerhed og OTP-kontrol (BSEC)
BSEC (boot and security and OTP control) er beregnet til at styre en OTP (one-time programmeable) sikringsboks, der bruges til integreret ikke-flygtig lagring af enhedskonfiguration og sikkerhedsparametre. En del af BSEC skal konfigureres, så den kun er tilgængelig via sikker software.
BSEC kan bruge OTP-ord til lagring af HWKEY 256-bit til SAES (sikker AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.26

Timere og vagthunde
Enhederne omfatter to avancerede timere, ti generelle timere (hvoraf syv er sikrede), to basistimere, fem lavstrømstimere, to watchdogs og fire systemtimere i hver Cortex-A7.
Alle timertællere kan fryses i fejlfindingstilstand.
Tabellen nedenfor sammenligner funktionerne i timerne til avanceret styring, generel drift, basis- og lavstrømsstyring.

Timer type

Timer

Tabel 4. Sammenligning af timerfunktioner

Modopløsning
tion

Tæller type

Præskaleringsfaktor

Generering af DMA-anmodninger

Optag/sammenlign kanaler

Supplerende output

Maks. grænseflade
ur (MHz)

Maks
timer
ur (MHz)(1)

Avanceret TIM1, -kontrol TIM8

16-bit

Op, ethvert heltal ned, mellem 1 op/ned og 65536

TIM2 TIM5

32-bit

Op, ethvert heltal ned, mellem 1 op/ned og 65536

TIM3 TIM4

16-bit

Op, ethvert heltal ned, mellem 1 op/ned og 65536

Ethvert heltal

TIM12(2) 16-bit

Op mellem 1

Ingen

Generel

og 65536

formål

TIM13(2) TIM14(2)

16-bit

Ethvert heltal op mellem 1
og 65536

Ingen

Ethvert heltal

TIM15(2) 16-bit

Op mellem 1

og 65536

TIM16(2) TIM17(2)

16-bit

Ethvert heltal op mellem 1
og 65536

Grundlæggende

TIM6, TIM7

16-bit

Ethvert heltal op mellem 1
og 65536

LPTIM1,

Lavt strømforbrug

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, Op 16, 32, 64,
128

Ingen

LPTIM5

104.5

209

Ingen

104.5

209

Ingen

104.5

209

Ingen

104.5

209

Ingen

104.5

209

104.5

209

104.5

209

Ingen

104.5

209

1(3)

Ingen

104.5 104.5

1. Den maksimale timerfrekvens er op til 209 MHz afhængigt af TIMGxPRE-bitten i RCC'en. 2. Sikrelig timer. 3. Ingen optagelseskanal på LPTIM.

DS13875 Rev 5

37/219
48

Funktionel slutview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Avancerede timere (TIM1, TIM8)
De avancerede timere (TIM1, TIM8) kan ses som trefasede PWM-generatorer multiplekset på 6 kanaler. De har komplementære PWM-udgange med programmerbare indsatte dødtider. De kan også betragtes som komplette universaltimere. Deres fire uafhængige kanaler kan bruges til: · inputregistrering · outputsammenligning · PWM-generering (kant- eller centerjusterede tilstande) · en-puls-tilstandsudgang
Hvis de er konfigureret som standard 16-bit timere, har de de samme funktioner som de generelle timere. Hvis de er konfigureret som 16-bit PWM-generatorer, har de fuld moduleringskapacitet (0-100 %).
Den avancerede timer kan fungere sammen med de generelle timere via timerlinkfunktionen til synkronisering eller hændelseskæde.
TIM1 og TIM8 understøtter uafhængig generering af DMA-anmodninger.
Generelle timere (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Der er ti synkroniserbare timere til generelle formål indlejret i STM32MP133C/F-enhederne (se tabel 4 for forskelle). · TIM2, TIM3, TIM4, TIM5
TIM2 og TIM5 er baseret på en 32-bit automatisk genindlæsnings op/ned-tæller og en 16-bit prescaler, mens TIM3 og TIM4 er baseret på en 16-bit automatisk genindlæsnings op/ned-tæller og en 16-bit prescaler. Alle timere har fire uafhængige kanaler til input capture/output sammenligning, PWM eller output i én puls. Dette giver op til 16 input capture/output sammenligning/PWM'er på de største pakker. Disse generelle timere kan arbejde sammen, eller med de andre generelle timere og de avancerede styringstimere TIM1 og TIM8, via timerlinkfunktionen til synkronisering eller event chaining. Enhver af disse generelle timere kan bruges til at generere PWM-output. TIM2, TIM3, TIM4 og TIM5 har alle uafhængig DMA-anmodningsgenerering. De er i stand til at håndtere kvadratur (inkrementelle) encodersignaler og de digitale output fra en til fire hall-effektsensorer. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Disse timere er baseret på en 16-bit automatisk genindlæsningstæller og en 16-bit prescaler. TIM13, TIM14, TIM16 og TIM17 har én uafhængig kanal, hvorimod TIM12 og TIM15 har to uafhængige kanaler til input capture/output comparison, PWM eller one-pulse mode output. De kan synkroniseres med de komplette TIM2, TIM3, TIM4, TIM5 generelle timere eller bruges som simple tidsbaser. Hver af disse timere kan defineres (i ETZPC) som kun tilgængelige via sikker software.
Grundlæggende timere (TIM6 og TIM7)
Disse timere bruges primært som en generisk 16-bit tidsbase.
TIM6 og TIM7 understøtter uafhængig generering af DMA-anmodninger.

38/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.26.4
3.26.5 3.26.6

Lavstrømstimere (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Hver lavenergitimer har et uafhængigt ur og kører også i stoptilstand, hvis den er urstyret af LSE, LSI eller et eksternt ur. En LPTIMx er i stand til at vække enheden fra stoptilstand.
Disse timere med lavt strømforbrug understøtter følgende funktioner: · 16-bit optæller med 16-bit automatisk genindlæsningsregister · 16-bit sammenligningsregister · Konfigurerbar udgang: puls, PWM · Kontinuerlig/one-shot-tilstand · Valgbar software-/hardware-indgangstrigger · Valgbar urkilde:
Intern urkilde: LSE, LSI, HSI eller APB ur ekstern urkilde over LPTIM-input (fungerer selv uden internt ur)
kilde kører, brugt af pulstællerapplikationen) · Programmerbart digitalt glitchfilter · Encodertilstand
LPTIM2 og LPTIM3 kan (i ETZPC) defineres som kun tilgængelige via sikker software.
Uafhængige vagthunde (IWDG1, IWDG2)
En uafhængig watchdog er baseret på en 12-bit downtæller og en 8-bit prescaler. Den taktstyres fra en uafhængig 32 kHz intern RC (LSI), og da den fungerer uafhængigt af hoveduret, kan den fungere i stop- og standby-tilstande. IWDG kan bruges som en watchdog til at nulstille enheden, når der opstår et problem. Den kan konfigureres hardware- eller softwaremæssigt via option bytes.
IWDG1 kan defineres (i ETZPC) som kun tilgængelig via sikker software.
Generiske timere (Cortex-A7 CNT)
Cortex-A7 generiske timere indlejret i Cortex-A7 fødes af værdi fra systemtiminggenerering (STGEN).
Cortex-A7-processoren har følgende timere: · fysisk timer til brug i sikre og ikke-sikre tilstande
Registrene til den fysiske timer er opdelt i banker for at give sikre og ikke-sikre kopier. · virtuel timer til brug i ikke-sikre tilstande · fysisk timer til brug i hypervisor-tilstand
Generiske timere er ikke hukommelseskortlagte periferiudstyr og er derefter kun tilgængelige via specifikke Cortex-A7-coprocessorinstruktioner (cp15).

3.27

Generering af systemtimer (STGEN)
Systemtidsgenereringen (STGEN) genererer en tidstællingsværdi, der giver en konsistent view af tid for alle Cortex-A7 generiske timere.

DS13875 Rev 5

39/219
48

Funktionel slutview

STM32MP133C/F

Systemets timinggenerering har følgende nøglefunktioner: · 64-bit bred for at undgå rollover-problemer · Start fra nul eller en programmerbar værdi · Kontrol-APB-grænseflade (STGENC), der gør det muligt at gemme og gendanne timeren
på tværs af nedlukningshændelser · Skrivebeskyttet APB-grænseflade (STGENR), der gør det muligt at læse timerværdien af ikke-
Sikker software og fejlfindingsværktøjer · Timerværdiforøgelse, der kan stoppes under systemfejlfinding
STGENC kan defineres (i ETZPC) som kun tilgængelig via sikker software.

3.28

Realtidsur (RTC)
RTC'en har en automatisk vækning til at styre alle lavstrømstilstande. RTC er en uafhængig BCD-timer/tæller og leverer et klokkeslæt/kalender med programmerbare alarmafbrydelser.
RTC'en inkluderer også et periodisk programmerbart vækkeflag med afbrydelsesfunktion.
To 32-bit registre indeholder sekunder, minutter, timer (12- eller 24-timers format), dag (ugedag), dato (månedsdag), måned og år, udtrykt i binært kodet decimalformat (BCD). Værdien for undersekunder er også tilgængelig i binært format.
Binær tilstand understøttes for at lette administrationen af softwaredrivere.
Kompensationer for måneder med 28, 29 (skudår), 30 og 31 dage udføres automatisk. Kompensation for sommertid kan også udføres.
Yderligere 32-bit registre indeholder de programmerbare alarmundersekunder, sekunder, minutter, timer, dag og dato.
En digital kalibreringsfunktion er tilgængelig for at kompensere for enhver afvigelse i krystaloscillatorens nøjagtighed.
Efter nulstilling af backup-domænet er alle RTC-registre beskyttet mod mulig parasitisk skriveadgang og beskyttet af sikret adgang.
Så længe forsyningsvolumentagHvis e forbliver inden for driftsområdet, stopper RTC'en aldrig, uanset enhedens status (kørselstilstand, lavstrømstilstand eller under nulstilling).
RTC's hovedfunktioner er følgende: · Kalender med undersekunder, sekunder, minutter, timer (12- eller 24-format), dag (dag for
uge), dato (dag i måneden), måned og år · Sommertidkompensation programmerbar via software · Programmerbar alarm med afbrydelsesfunktion. Alarmen kan udløses af enhver
kombination af kalenderfelterne. · Automatisk vækkeenhed, der genererer et periodisk flag, der udløser en automatisk vækning
afbrydelse · Referenceurdetektion: et mere præcist andet kildeur (50 eller 60 Hz) kan
bruges til at forbedre kalenderens præcision. · Præcis synkronisering med et eksternt ur ved hjælp af subsekundskiftfunktionen · Digitalt kalibreringskredsløb (periodisk tællerkorrektion): 0.95 ppm nøjagtighed, opnået i en
kalibreringsvindue på flere sekunder

40/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

· Tidspunktamp funktion til lagring af hændelser · Lagring af SWKEY i RTC-backupregistre med direkte busadgang til SAE (ikke
læsbar af CPU'en) · Maskerbare afbrydelser/hændelser:
Alarm A Alarm B Opvågningsafbrydelse Tidspunkteramp · TrustZone-understøttelse: RTC fuldt sikret Alarm A, alarm B, vækketimer og tidstælleramp individuelt sikkert eller usikkert
konfigurations-RTC-kalibrering udført i sikker på usikker konfiguration

3.29

Tamper og backup registre (TAMP)
32 x 32-bit backupregistre bevares i alle lavstrømstilstande og også i VBAT-tilstand. De kan bruges til at gemme følsomme data, da deres indhold er beskyttet af mindstamper detektionskredsløb.
Syv tamper indgangspins og fem tamper udgangspins er tilgængelige til anti-tamper detektion. Den eksterne tamper-benene kan konfigureres til kantdetektion, kant- og niveaudetektion, niveaudetektion med filtrering eller aktiv tampder øger sikkerhedsniveauet ved automatisk at kontrollere, at tamper benene ikke åbne eller kortsluttede udefra.
TAMP hovedfunktioner · 32 backupregistre (TAMP_BKPxR) implementeret i det RTC-domæne, der forbliver
tændes af VBAT, når VDD-strømmen er slukket · 12 tampflere ben tilgængelige (syv indgange og fem udgange) · Enhver tamper-detektion kan generere en RTC-tidspunktamp begivenhed. · Enhver tamper-detektion sletter backupregistrene. · TrustZone-understøttelse:
Tampsikker eller usikker konfiguration. Sikkerhedskopiering registrerer konfigurationen i tre områder med konfigurerbar størrelse:
. et sikkert læse-/skriveområde . et sikkert skrive-/ikke-læseområde . et ikke-sikret læse-/skriveområde · Monotonisk tæller

3.30

Interintegrerede kredsløbsgrænseflader (I2C1, I2C2, I2C3, I2C4, I2C5)
Enhederne har fem indlejrede I2C-grænseflader.
I2C-busgrænsefladen håndterer kommunikationen mellem STM32MP133C/F og den serielle I2C-bus. Den styrer al I2C-busspecifik sekventering, protokol, arbitrering og timing.

DS13875 Rev 5

41/219
48

Funktionel slutview

STM32MP133C/F

I2C-periferiudstyret understøtter: · I2C-busspecifikation og brugermanual rev. 5-kompatibilitet:
Slave- og mastertilstande, multimaster-kapacitet Standardtilstand (Sm) med en bitrate på op til 100 kbit/s Fasttilstand (Fm) med en bitrate på op til 400 kbit/s Fasttilstand Plus (Fm+) med en bitrate på op til 1 Mbit/s og 20 mA outputdrev I/O'er 7-bit og 10-bit adresseringstilstand, flere 7-bit slaveadresser Programmerbare opsætnings- og holdetider Valgfri clock-strækning · System management bus (SMBus) specifikation rev 2.0 kompatibilitet: Hardware PEC (pakkefejlkontrol) generering og verifikation med ACK
Kontrol Address Resolution Protocol (ARP) understøttelse SMBus-advarsel · Power System Management Protocol (PMBusTM) specifikation rev 1.1 kompatibilitet · Uafhængigt ur: et valg af uafhængige urkilder, der gør det muligt for I2C-kommunikationshastigheden at være uafhængig af PCLK-omprogrammering · Opvågning fra stoptilstand ved adressematch · Programmerbare analoge og digitale støjfiltre · 1-byte buffer med DMA-funktion
I2C3, I2C4 og I2C5 kan defineres (i ETZPC) som kun tilgængelige via sikker software.

3.31

Universel synkron asynkron modtager-sender (USART1, USART2, USART3, USART6 og UART4, UART5, UART7, UART8)
Enhederne har fire indlejrede universelle synkrone modtagersendere (USART1, USART2, USART3 og USART6) og fire universelle asynkrone modtagersendere (UART4, UART5, UART7 og UART8). Se nedenstående tabel for en oversigt over USARTx- og UARTx-funktioner.
Disse grænseflader leverer asynkron kommunikation, IrDA SIR ENDEC-understøttelse, multiprocessorkommunikationstilstand, single-wire halv-duplex kommunikationstilstand og har LIN master/slave-funktion. De leverer hardwarestyring af CTS- og RTS-signalerne og RS485 Driver Enable. De er i stand til at kommunikere med hastigheder på op til 13 Mbit/s.
USART1, USART2, USART3 og USART6 tilbyder også Smartcard-tilstand (ISO 7816-kompatibel) og SPI-lignende kommunikationsfunktion.
Alle USART'er har et urdomæne uafhængigt af CPU'ens ur, hvilket gør det muligt for USARTx at vække STM32MP133C/F fra stoptilstand ved hjælp af baudrater på op til 200 Kbaud. Opvågningshændelserne fra stoptilstand er programmerbare og kan være:
· start bitdetektion
· enhver modtaget dataramme
· en specifik programmeret dataramme

42/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

Alle USART-grænseflader kan betjenes af DMA-controlleren.

Tabel 5. USART/UART-funktioner

USART-tilstande/funktioner (1)

USART1/2/3/6

UART4/5/7/8

Hardware flow kontrol til modem

Kontinuerlig kommunikation ved hjælp af DMA

Multiprocessor kommunikation

Synkron SPI-tilstand (master/slave)

–

Smartcard-tilstand

–

Enkelttråds halvduplexkommunikation IrDA SIR ENDEC-blok

LIN-tilstand

Dobbelt urdomæne og vækning fra lavstrømstilstand

Modbus-kommunikation afbrydes ved timeout-modtager

Automatisk baudratedetektering

Aktiver driver

USART-datalængde

7, 8 og 9 bit

1. X = understøttet.

USART1 og USART2 kan (i ETZPC) defineres som kun tilgængelige via sikker software.

3.32

Serielle perifere grænseflader (SPI1, SPI2, SPI3, SPI4, SPI5) indbyrdes integrerede lydgrænseflader (I2S1, I2S2, I2S3, I2S4)
Enhederne har op til fem SPI'er (SPI2S1, SPI2S2, SPI2S3, SPI2S4 og SPI5), der tillader kommunikation med op til 50 Mbit/s i master- og slave-tilstande, i halvduplex-, fuldduplex- og simplex-tilstande. 3-bit prescaler'en giver otte master-tilstandsfrekvenser, og rammen kan konfigureres fra 4 til 16 bit. Alle SPI-grænseflader understøtter NSS-pulstilstand, TI-tilstand, hardware-CRC-beregning og multiplikation af 8-bit indlejrede Rx- og Tx-FIFO'er med DMA-kapacitet.
I2S1, I2S2, I2S3 og I2S4 er multipleksede med SPI1, SPI2, SPI3 og SPI4. De kan betjenes i master- eller slave-tilstand, i fuld-duplex og halv-duplex kommunikationstilstande og kan konfigureres til at fungere med en 16- eller 32-bit opløsning som input- eller outputkanal. LydampUnderstøtter båndfrekvenser fra 8 kHz op til 192 kHz. Alle I2S-grænseflader understøtter multiple 8-bit indlejrede Rx- og Tx-FIFO'er med DMA-funktion.
SPI4 og SPI5 kan (i ETZPC) defineres som kun tilgængelige via sikker software.

3.33

Serielle lydgrænseflader (SAI1, SAI2)
Enhederne integrerer to SAI'er, der muliggør design af mange stereo- eller mono-lydprotokoller

DS13875 Rev 5

43/219
48

Funktionel slutview

STM32MP133C/F

såsom I2S, LSB eller MSB-justificeret, PCM/DSP, TDM eller AC'97. En SPDIF-udgang er tilgængelig, når lydblokken er konfigureret som en transmitter. For at opnå dette niveau af fleksibilitet og rekonfigurerbarhed indeholder hver SAI to uafhængige lydunderblokke. Hver blok har sin egen clockgenerator og I/O-linjecontroller. LydampLydfrekvenser op til 192 kHz understøttes. Derudover kan op til otte mikrofoner understøttes takket være et integreret PDM-interface. SAI'en kan fungere i master- eller slavekonfiguration. Lydunderblokkene kan enten være modtager eller sender og kan fungere synkront eller asynkront (i forhold til den anden). SAI'en kan forbindes med andre SA'er for at fungere synkront.

3.34

SPDIF-modtagergrænseflade (SPDIFRX)
SPDIFRX er designet til at modtage en S/PDIF-strøm, der er kompatibel med IEC-60958 og IEC-61937. Disse standarder understøtter simple stereostreams op til høje sample rate og komprimeret multikanals surroundlyd, såsom dem, der er defineret af Dolby eller DTS (op til 5.1).
SPDIFRX' hovedfunktioner er følgende: · Op til fire indgange tilgængelige · Automatisk symbolhastighedsdetektion · Maksimal symbolhastighed: 12.288 MHz · Stereostream fra 32 til 192 kHz understøttes · Understøttelse af lyd IEC-60958 og IEC-61937, forbrugerapplikationer · Paritetsbitstyring · Kommunikation ved hjælp af DMA til lydamples · Kommunikation ved hjælp af DMA til kontrol og brugerkanalinformation · Afbrydelsesmuligheder
SPDIFRX-modtageren har alle de nødvendige funktioner til at detektere symbolhastigheden og afkode den indgående datastrøm. Brugeren kan vælge den ønskede SPDIF-indgang, og når et gyldigt signal er tilgængeligt, vil SPDIFRXamplæser det indgående signal, afkoder Manchester-strømmen og genkender frames, subframes og blokelementer. SPDIFRX leverer dekodede data og tilhørende statusflag til CPU'en.
SPDIFRX tilbyder også et signal kaldet spdif_frame_sync, der skifter ved den S/PDIF-underbilledhastighed, der bruges til at beregne den nøjagtige sample-hastighed for clock-driftalgoritmer.

3.35

Sikre digitale input/output MultiMediaCard-grænseflader (SDMMC1, SDMMC2)
To sikre digitale input/output MultiMediaCard-grænseflader (SDMMC) fungerer som grænseflade mellem AHB-bussen og SD-hukommelseskort, SDIO-kort og MMC-enheder.
SDMMC-funktionerne omfatter følgende: · Overholdelse af Embedded MultiMediaCard System Specification version 5.1
Kortunderstøttelse af tre forskellige databustilstande: 1-bit (standard), 4-bit og 8-bit

44/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

(HS200 SDMMC_CK-hastighed begrænset til maksimalt tilladt I/O-hastighed) (HS400 understøttes ikke)
· Fuld kompatibilitet med tidligere versioner af MultiMediaCards (bagudkompatibilitet)
· Fuld overensstemmelse med SD-hukommelseskortspecifikationer version 4.1 (SDR104 SDMMC_CK-hastighed begrænset til maksimalt tilladt I/O-hastighed, SPI-tilstand og UHS-II-tilstand understøttes ikke)
· Fuld overensstemmelse med SDIO-kortspecifikation version 4.0. Kortunderstøttelse af to forskellige databustilstande: 1-bit (standard) og 4-bit (SDR104 SDMMC_CK-hastighed begrænset til maksimalt tilladt I/O-hastighed, SPI-tilstand og UHS-II-tilstand understøttes ikke)
· Dataoverførsel op til 208 Mbyte/s for 8-bit tilstand (afhængigt af maksimalt tilladt I/O-hastighed)
· Data- og kommandooutput muliggør signaler til at styre eksterne tovejsdrivere
· Dedikeret DMA-controller indlejret i SDMMC-værtsgrænsefladen, hvilket muliggør højhastighedsoverførsler mellem grænsefladen og SRAM'en
· Understøttelse af IDMA-tilknyttede lister
· Dedikerede strømforsyninger, VDDSD1 og VDDSD2 til henholdsvis SDMMC1 og SDMMC2, fjerner behovet for indsættelse af niveauforskydning på SD-kortgrænsefladen i UHS-I-tilstand
Kun nogle GPIO'er til SDMMC1 og SDMMC2 er tilgængelige på en dedikeret VDDSD1- eller VDDSD2-forsyningspin. Disse er en del af standard boot-GPIO'erne til SDMMC1 og SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). De kan identificeres i den alternative funktionstabel ved signaler med suffikset "_VSD1" eller "_VSD2".
Hver SDMMC er koblet med en forsinkelsesblok (DLYBSD), der tillader understøttelse af en ekstern datafrekvens over 100 MHz.
Begge SDMMC-grænseflader har sikre konfigurationsporte.

3.36

Controller-områdenetværk (FDCAN1, FDCAN2)
Controller Area Network (CAN)-undersystemet består af to CAN-moduler, en delt meddelelses-RAM-hukommelse og en urkalibreringsenhed.
Begge CAN-moduler (FDCAN1 og FDCAN2) er kompatible med ISO 11898-1 (CAN-protokolspecifikation version 2.0 del A, B) og CAN FD-protokolspecifikation version 1.0.
En 10-Kbyte meddelelses-RAM-hukommelse implementerer filtre, modtage-FIFO'er, modtagebuffere, sendehændelses-FIFO'er og sendebuffere (plus triggere til TTCAN). Denne meddelelses-RAM deles mellem de to FDCAN1- og FDCAN2-moduler.
Den fælles urkalibreringsenhed er valgfri. Den kan bruges til at generere et kalibreret ur for både FDCAN1 og FDCAN2 fra HSI's interne RC-oscillator og PLL'en ved at evaluere CAN-meddelelser modtaget af FDCAN1.

DS13875 Rev 5

45/219
48

Funktionel slutview

STM32MP133C/F

3.37

Universal Serial Bus High Speed Host (USBH)
Enhederne har én USB-højhastighedsvært (op til 480 Mbit/s) med to fysiske porte. USBH understøtter både lavhastigheds-, fuldhastigheds- (OHCI) og højhastigheds- (EHCI) operationer uafhængigt på hver port. Den integrerer to transceivere, der kan bruges til enten lavhastigheds- (1.2 Mbit/s), fuldhastigheds- (12 Mbit/s) eller højhastigheds-operationer (480 Mbit/s). Den anden højhastigheds-transceiver deles med OTG-højhastigheds-.
USBH'en er kompatibel med USB 2.0-specifikationen. USBH-controllerne kræver dedikerede clock-signaler, der genereres af en PLL inde i USB high-speed PHY'en.

3.38

USB på farten med høj hastighed (OTG)
Enhederne har integreret én USB OTG højhastighedsenhed/vært/OTG-periferiudstyr (op til 480 Mbit/s). OTG understøtter både fuldhastigheds- og højhastighedsdrift. Transceiveren til højhastighedsdrift (480 Mbit/s) deles med USB-værtens anden port.
USB OTG HS er kompatibel med USB 2.0-specifikationen og OTG 2.0-specifikationen. Den har softwarekonfigurerbare endpoint-indstillinger og understøtter suspendering/genoptagelse. USB OTG-controllerne kræver et dedikeret 48 MHz ur, der genereres af en PLL i RCC eller i USB high-speed PHY.
Hovedfunktionerne i USB OTG HS er anført nedenfor: · Kombineret Rx- og Tx FIFO-størrelse på 4 Kbyte med dynamisk FIFO-størrelsesbestemmelse · Understøttelse af SRP (session request protocol) og HNP (host negotiation protocol) · Otte tovejs-slutpunkter · 16 værtskanaler med periodisk OUT-understøttelse · Software, der kan konfigureres til OTG1.3- og OTG2.0-driftstilstande · Understøttelse af USB 2.0 LPM (link power management) · Understøttelse af batteriopladningsspecifikation revision 1.2 · Understøttelse af HS OTG PHY · Intern USB DMA · HNP/SNP/IP indeni (intet behov for ekstern modstand) · Til OTG/Host-tilstande kræves en tænd/sluk-knap, hvis busdrevne enheder er
tilsluttet.
USB OTG-konfigurationsporten kan være sikker.

46/219

DS13875 Rev 5

STM32MP133C/F

Funktionel slutview

3.39

Gigabit Ethernet MAC-grænseflader (ETH1, ETH2)
Enhederne leverer to IEEE-802.3-2002-kompatible gigabit-medieadgangscontrollere (GMAC) til Ethernet LAN-kommunikation via et industristandardiseret medium-uafhængigt interface (MII), et reduceret medium-uafhængigt interface (RMII) eller et reduceret gigabit medium-uafhængigt interface (RGMII).
Enhederne kræver en ekstern fysisk grænsefladeenhed (PHY) for at kunne oprette forbindelse til den fysiske LAN-bus (twisted-pair, fiber osv.). PHY'en tilsluttes enhedens port ved hjælp af 17 signaler til MII, 7 signaler til RMII eller 13 signaler til RGMII, og kan clockes ved hjælp af 25 MHz (MII, RMII, RGMII) eller 125 MHz (RGMII) fra STM32MP133C/F eller fra PHY'en.
Enhederne omfatter følgende funktioner: · Driftstilstande og PHY-grænseflader
Dataoverførselshastigheder på 10, 100 og 1000 Mbit/s. Understøttelse af både fuld-duplex og halv-duplex operationer. MII-, RMII- og RGMII PHY-grænseflader. Processorstyring. Flerlagspakkefiltrering: MAC-filtrering på kilde (SA) og destination (DA).
adresse med perfekt og hashfilter, VLAN tag-baseret filtrering med perfekt og hash-filter, Layer 3-filtrering på IP-kilde (SA) eller destinationsadresse (DA), Layer 4-filtrering på kilde (SP) eller destinationsport (DP) Dobbelt VLAN-behandling: indsættelse af op til to VLAN tags i transmissionsvejen, tag Filtrering i modtagevejen IEEE 1588-2008/PTPv2-understøttelse Understøtter netværksstatistik med RMON/MIB-tællere (RFC2819/RFC2665) · Hardware-offloadbehandling Indsættelse eller sletning af præamble- og start-of-frame-data (SFD) Integrity checksum-offload-motor til IP-header og TCP/UDP/ICMP-nyttelast: beregning og indsættelse af transmissionschecksum, beregning og sammenligning af modtagelseschecksum Automatisk ARP-anmodningssvar med enhedens MAC-adresse TCP-segmentering: automatisk opdeling af store transmitterede TCP-pakker i flere små pakker · Lavstrømstilstand Energieffektiv Ethernet (standard IEEE 802.3az-2010) Fjernaktiveringspakke og AMD Magic PacketTM-detektion
Både ETH1 og ETH2 kan programmeres som sikre. Når de er sikre, er transaktioner over AXI-grænsefladen sikre, og konfigurationsregistrene kan kun ændres ved sikker adgang.

DS13875 Rev 5

47/219
48

Funktionel slutview

STM32MP133C/F

3.40

Fejlfindingsinfrastruktur
Enhederne tilbyder følgende debug- og sporingsfunktioner til at understøtte softwareudvikling og systemintegration: · Breakpoint-debugging · Sporing af kodeudførelse · Softwareinstrumentering · JTAG debug-port · Seriel-wire debug-port · Trigger-input og -output · Trace-port · Arm CoreSight debug- og trace-komponenter
Fejlfindingen kan styres via et JTAG/serial-wire debug-adgangsport ved hjælp af branchestandardiserede fejlfindingsværktøjer.
En sporingsport gør det muligt at indsamle data til logning og analyse.
Fejlfindingsadgang til sikre områder aktiveres af godkendelsessignalerne i BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funktioner

Figur 5. STM32MP133C/F LFBGA289 ballout

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

PC14OSC32_IN

PC15OSC32_
UD

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Ovenstående figur viser pakkens top view.

DS13875 Rev 5

49/219
97

Pinout, pinbeskrivelse og alternative funktioner

STM32MP133C/F

Figur 6. STM32MP133C/F TFBGA289 ballout

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

PC14OSC32_IN

PC15OSC32_
UD

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Ovenstående figur viser pakkens top view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funktioner

Figur 7. STM32MP133C/F TFBGA320 ballout
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

PH2

PH8

VSS

VDD CPU

PE1

PD15

VDD CPU

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

PF8

PG9

PD11 PA12

VSS

DDR_ DQ7

DDR_ A5

VSS

PF6

PG10

PG5

VDD CPU

PE4

PF10 PG15

PG8

PH7

PD13

PB2

PF9

VDD CPU

VSS

VDD

VDD CPU

VDD-kerne

VSS

VDD

VSS

VDDQ_ DDR

VSS

VDD

VSS

VDD-kerne

VSS

VDD

VDD-kerne

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ NULSTIL
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

VSS_ PLL

VDD_ PLL

PH11

VDD CPU

PC15-

VBAT OSC32 PI3

VSS

_UD

PC14-

VSS OSC32 PC13

VDD

PE2

PF4

PH6

PI2

VDD CPU
VDD-kerne
VSS
VDD

VSS

VDD-kerne

VSS

VDD-kerne

VSS

VDD

VDD-kerne

VSS

VDD

VDD-kerne

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD-kerne

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

PA8

PF7

PI1

PI0

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

PG1

PG11

PH3

VDD

VSS

VDD

VDD-kerne

VSS

VDD

VDD-kerne

VSS

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

VSS

PE6

PH0OSC_IN

PA13

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

PH1OSC_ UD

VSS_ANA

VSS

VDD

VDDA VSSA

PA6

VSS

VDD-kerne

VSS

VDD VDDQ_ CORE DDR

VSS

STRØM_ TIL

DDR_ DQ13

DDR_ DQ9

PD7

VDD_ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

PWR_

PG3

PG12 CPU_ PF13

PC0

PC3 VREF+ PB0

PA3

PE5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ TIL

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Ovenstående figur viser pakkens top view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinout, pinbeskrivelse og alternative funktioner

STM32MP133C/F

Tabel 6. Forklaring/forkortelser brugt i pinout-tabellen

Navn

Forkortelse

Definition

Pin-navn Pin-type
I/O struktur
Bemærkninger Alternative funktioner Yderligere funktioner

Medmindre andet er angivet, er pinfunktionen under og efter nulstilling den samme som det faktiske pinnavn

Forsyningsstift

Kun input pin

Udgang kun pin

I/O

Input/output pin

Analog eller specialniveau-pin

FT(U/D/PD) 5 V tolerant I/O (med fast pull-up / pull-down / programmerbar pull-down)

DDR

1.5 V, 1.35 V eller 1.2 VI/O til DDR3-, DDR3L-, LPDDR2/LPDDR3-grænseflade

Analogt signal

RST

Nulstillingsben med svag pull-up-modstand

_f(1) _a(2) _u(3) _h(4)

Mulighed for FT I/O'er I2C FM+ mulighed Analog mulighed (leveret af VDDA til den analoge del af I/O'en) USB-mulighed (leveret af VDD3V3_USBxx til USB-delen af I/O'en) Højhastighedsudgang til 1.8V typ. VDD (til SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Meget hurtig mulighed for 1.8V typisk VDD (til ETH, SPI, SDMMC, QUADSPI, TRACE)

Medmindre andet er angivet i en note, indstilles alle I/O'er som flydende indgange under og efter nulstilling.

Funktioner valgt via GPIOx_AFR-registre

Funktioner direkte valgt/aktiveret via perifere registre

1. De relaterede I/O-strukturer i tabel 7 er: FT_f, FT_fh, FT_fvh 2. De relaterede I/O-strukturer i tabel 7 er: FT_a, FT_ha, FT_vha 3. De relaterede I/O-strukturer i tabel 7 er: FT_u 4. De relaterede I/O-strukturer i tabel 7 er: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. De relaterede I/O-strukturer i tabel 7 er: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funktioner

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS VDD

–

PE11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE14

I/O FT_h

VDDCPU

–

PD0

I/O FT

PH12

I/O FT_fh

PB6

I/O FT_h

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(opstart)

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(opstart)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(opstart)/FMC_AD11

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(opstart)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinout, pinbeskrivelse og alternative funktioner

STM32MP133C/F

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_h

–

I/O FT_h

–

I/O FT_h

I/O FT_f

I/O FT_h

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(opstart)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(opstart)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(opstart),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(opstart)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(opstart)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(opstart)

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funktioner

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSS

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

–

PF9

I/O FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(opstart),

FMC_NE3

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(opstart)

–

TIM16_CH1, SPI5_NSS,

UART7_RX(opstart),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_DA

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(opstart),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Pinout, pinbeskrivelse og alternative funktioner

STM32MP133C/F

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

–

I/O FT_h

–

I/O FT_fh

I/O FT_h

–

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(opstart),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funktioner

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

–

J2 J5 L2

VBAT

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ UD1

K2 M2

PC15OSC32_OUT

I/O

(1)

–

OSC32_OUT

F15 N2 U16

VSS

–

K1 M1 M2

PC14OSC32_IN

I/O

(1)

–

OSC32_IN

G7 E3 V16

VSS

–

H9 K6 N15 VDDCORE S

–

M10 M4 N9

VDD

–

G8 E6 W16

VSS

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Pinout, pinbeskrivelse og alternative funktioner

STM32MP133C/F

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

VDD

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

TIM17_CH1, UART7_TX(opstart),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Pinout, pinbeskrivelse og alternative funktioner

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

–

G10 E8 T1

VSS

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_DA

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Pinout, pinbeskrivelse og alternative funktioner

STM32MP133C/F

Pin nummer

Tabel 7. Definitioner af STM32MP133C/F-kugler (fortsat)

Kuglefunktioner

Pinnavn (funktion efter
Nulstil)

Alternative funktioner

Yderligere funktioner

LFBGA289 TFBGA289 TFBGA320
Pin-type I/O-struktur
Noter

P4 U4

PF14(JTCK/SW CLK)

I/O

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

–

I/O FT_a

I/O FT_a I/O FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

–

VDDA

–

VREF-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Dokumenter/ressourcer

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU [pdfBrugervejledning
STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1 GHz MPU, Arm Cortex-A7 1 GHz MPU, 1 GHz, MPU

Referencer

Brugermanual

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1 GHz MPU

Specifikationer

Arm Cortex-A7-undersystem

Minder

DDR-controller

Ofte stillede spørgsmål

Dokumenter/ressourcer

Referencer

Efterlad en kommentar

Annuller svar