Canllaw Defnyddiwr STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU

Cynnwys cuddio

1 STMicroelectronics STM32MP133C F 32-bit Braich Cortex-A7 1GHz MPU

2 Manylebau

3 Is-system Arm Cortex-A7

4 Atgofion

5 Rheolwr DDR

6 Cwestiynau Cyffredin

7 Dogfennau / Adnoddau

7.1 Cyfeiriadau

8 Swyddi Cysylltiedig

STMicroelectronics STM32MP133C F 32-bit Braich Cortex-A7 1GHz MPU

Manylebau

Craidd: Braich Cortex-A7
Cofion: SDRAM Allanol, SRAM Mewnosodedig

Bws Data: rhyngwyneb paralel 16-bit
Diogelwch/Diogelwch: Ailosod a Rheoli Pŵer, LPLV-Stop2, Wrth Gefn

Pecyn: LFBGA, TFBGA gyda thraw lleiaf o 0.5 mm
Rheoli Cloc

Mewnbwn/Allbynnau at ddibenion cyffredinol
Matrics Rhynggysylltu

4 Rheolydd DMA
Perifferolion Cyfathrebu: Hyd at 29

Perifferolion Analog: 6
Amseryddion: Hyd at 24, Gwarchodwyr: 2

Cyflymiad Caledwedd
Modd Dadfygio

Ffiwsiau: 3072-bit gan gynnwys ID unigryw a HUK ar gyfer allweddi AES 256
Cydymffurfiol ag ECOPACK2

Is-system Arm Cortex-A7

Mae is-system Arm Cortex-A7 yr STM32MP133C/F yn darparu…

Atgofion

Mae'r ddyfais yn cynnwys SDRAM Allanol ac SRAM Mewnosodedig ar gyfer storio data…

Rheolwr DDR

Mae'r rheolydd DDR3/DDR3L/LPDDR2/LPDDR3 yn rheoli mynediad at y cof…

Rheoli Cyflenwad Pŵer
Mae'r cynllun cyflenwi pŵer a'r goruchwyliwr yn sicrhau cyflenwad pŵer sefydlog…

Rheoli Cloc
Mae'r RCC yn ymdrin â dosbarthiad a ffurfweddiadau cloc…

Mewnbwn/Allbwn at Bwrpas Cyffredinol (GPIOs)
Mae'r GPIOs yn darparu galluoedd rhyngwyneb ar gyfer dyfeisiau allanol…

Rheolwr Diogelu TrustZone
Mae'r ETZPC yn gwella diogelwch y system drwy reoli hawliau mynediad…

Matrics Rhyng-gysylltu Bws
Mae'r matrics yn hwyluso trosglwyddo data rhwng gwahanol fodiwlau…

Cwestiynau Cyffredin

C: Beth yw'r nifer uchaf o berifferolion cyfathrebu a gefnogir?
A: Mae'r STM32MP133C/F yn cefnogi hyd at 29 o berifferolion cyfathrebu.

C: Faint o berifferolion analog sydd ar gael?
A: Mae'r ddyfais yn cynnig 6 dyfais allanol analog ar gyfer amrywiol swyddogaethau analog.

“`

View Fullscreen

STM32MP133C STM32MP133F

Arm® Cortex®-A7 hyd at 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 amserydd, sain, crypto a diogelwch ymlaen llaw
Taflen ddata – data cynhyrchu

Nodweddion
Yn cynnwys y dechnoleg ddiweddaraf â phatent ST
Craidd
· 32-bit Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte storfa lefel 2 unedig Arm® NEONTM ac Arm® TrustZone®

Atgofion
· Cof DDR allanol hyd at 1 Gbyte hyd at LPDDR2/LPDDR3-1066 16-bit hyd at DDR3/DDR3L-1066 16-bit
· 168 Kbyte o SRAM mewnol: 128 Kbyte o AXI SYSRAM + 32 Kbyte o AHB SRAM ac 8 Kbyte o SRAM yn y parth Wrth Gefn
· Rhyngwyneb cof deuol Quad-SPI · Rheolydd cof allanol hyblyg gyda hyd at
Bws data 16-bit: rhyngwyneb paralel i gysylltu ICs allanol a chofion SLC NAND gyda hyd at ECC 8-bit
Diogelwch/diogelwch
· Cychwyn diogel, perifferolion TrustZone®, 12 xtamppinnau er gan gynnwys 5 x t gweithredolampwyr
· Tymheredd, cyfainttage, amledd a monitro 32 kHz
Ailosod a rheoli pŵer
· Cyflenwad 1.71 V i 3.6 VI/Os (5 I/Os goddefgar i V) · POR, PDR, PVD a BOR · LDOs ar y sglodion (USB 1.8 V, 1.1 V) · Rheoleiddiwr wrth gefn (~0.9 V) · Synwyryddion tymheredd mewnol · Moddau pŵer isel: Cysgu, Stopio, LPLV-Stopio,
LPLV-Stop2 a Wrth Gefn

LFBGA

TFBGA

LFBGA289 (14 × 14mm) Traw 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
traw lleiaf 0.5 mm

· Cadw DDR yn y modd Wrth Gefn · Rheolyddion ar gyfer sglodion cydymaith PMIC

Rheoli clociau
· Osgiliaduron mewnol: osgiliadur HSI 64 MHz, osgiliadur CSI 4 MHz, osgiliadur LSI 32 kHz
· Osgiliaduron allanol: osgiliadur HSE 8-48 MHz, osgiliadur LSE 32.768 kHz
· 4 × PLLs gyda modd ffracsiynol

Mewnbwn/allbynnau pwrpas cyffredinol
· Hyd at 135 o borthladdoedd I/O diogel gyda gallu ymyrryd
· Hyd at 6 deffro

Matrics rhyng-gysylltu
· 2 fatrics bws Rhyng-gysylltiad Arm® AMBA® AXI 64-bit, hyd at 266 MHz Rhyng-gysylltiad Arm® AMBA® AHB 32-bit, hyd at 209 MHz

4 rheolydd DMA i ddadlwytho'r CPU
· 56 sianel gorfforol i gyd
· 1 x rheolydd mynediad cof uniongyrchol meistr pwrpas cyffredinol cyflym (MDMA)
· 3 × DMA deuol-borth gyda galluoedd FIFO a llwybrydd ceisiadau ar gyfer rheolaeth ymylol optimaidd

Medi 2024
Gwybodaeth yw hon am gynnyrch sy'n cael ei gynhyrchu'n llawn.

DS13875 Parch 5

1/219
www.st.com

STM32MP133C/F

Hyd at 29 perifferolion cyfathrebu
· 5 × I2C FM+ (1 Mbit/eiliad, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/eiliad,
Rhyngwyneb ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, gan gynnwys 4 gyda deuplex llawn
Cywirdeb dosbarth sain I2S drwy PLL sain mewnol neu gloc allanol)(+2 QUADSPI + 4 gydag USART) · 2 × SAI (sain stereo: I2S, PDM, SPDIF Tx) · SPDIF Rx gyda 4 mewnbwn · 2 × SDMMC hyd at 8 bit (SD/e·MMCTM/SDIO) · 2 × rheolydd CAN yn cefnogi protocol CAN FD · 2 × Gwesteiwr cyflymder uchel USB 2.0 neu 1 × Gwesteiwr cyflymder uchel USB 2.0

+ 1 × USB 2.0 OTG cyflymder uchel ar yr un pryd · 2 x caledwedd Ethernet MAC/GMAC IEEE 1588v2, MII/RMII/RGMII
6 perifferolion analog
· 2 × ADCs gyda datrysiad uchaf o 12-bit hyd at 5 Msps
· 1 x synhwyrydd tymheredd · 1 x hidlydd digidol ar gyfer modiwleiddiwr sigma-delta
(DFSDM) gyda 4 sianel a 2 hidlydd · Cyfeirnod ADC mewnol neu allanol VREF+
Hyd at 24 o amserwyr a 2 gorff gwarchod
· 2 × amserydd 32-bit gyda hyd at 4 IC/OC/PWM neu gownter pwls a mewnbwn amgodiwr cwadratur (cynyddrannol)
· 2 × amserydd uwch 16-bit · 10 × amserydd pwrpas cyffredinol 16-bit (gan gynnwys
2 amserydd sylfaenol heb PWM) · 5 × amserydd pŵer isel 16-bit · RTC diogel gyda chywirdeb is-eiliad a
calendr caledwedd · 4 amserydd system Cortex®-A7 (diogel,
(heb fod yn ddiogel, rhithwir, hypervisor) · 2 × gorff gwarchod annibynnol
Cyflymiad caledwedd
· AES 128, 192, 256 DES/TDES

2 (annibynnol, diogel annibynnol) 5 (2 diogeladwy) 4 5 (3 diogeladwy)
4 + 4 (gan gynnwys 2 USART diogeladwy), gall rhai fod yn ffynhonnell gychwyn
2 (hyd at 4 sianel sain), gyda meistr/caethwas I2S, mewnbwn PCM, 2 borthladd SPDIF-TX
HSPHY mewnosodedig gyda BCD HS PHY mewnosodedig gyda BCD (diogeladwy), gall fod yn ffynhonnell gychwyn
2 × HS a rennir rhwng mewnbynnau'r Gwesteiwr ac OTG 4

2 (1 × TTCAN), calibradu cloc, byffer a rennir 10 Kbyte 2 (8 + 8 bit) (diogeladwy), gall e·MMC neu SD fod yn ffynhonnell gychwyn 2 gyflenwad pŵer annibynnol dewisol ar gyfer rhyngwynebau cerdyn SD
1 (deuol-pedwarawd) (diogeladwy), gall fod yn ffynhonnell gychwyn

–
–
Boot
–
Boot
Bwt Bwt
(1)

Cyfeiriad/data cyfochrog 8/16-bit FMC AD-mux cyfochrog 8/16-bit
Cryptograffeg DMA NAND 8/16-bit 10/100M/Gigabit Ethernet
Generadur rhifau ar hap Hash True Ffiwsiau (rhaglenadwy unwaith)

4 × CS, hyd at 4 × 64 Mbyte
Ydy, 2× CS, SLC, BCH4/8, gall fod yn ffynhonnell gychwyn 2 x (MII, RMI, RGMII) gyda PTP ac EEE (diogeladwy)
3 achos (1 diogel), MDMA PKA 33-sianel (gyda diogelwch DPA), DES, TDES, AES (gyda diogelwch DPA)
(pob un yn ddiogel) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(diogeladwy) True-RNG (diogeladwy) 3072 bit effeithiol (diogel, 1280 bit ar gael i'r defnyddiwr)

–
Bwt –
–

16/219

DS13875 Parch 5

STM32MP133C/F

Disgrifiad

Tabl 1. Nodweddion a chyfrifon ymylol STM32MP133C/F (parhad)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Amrywiol

Nodweddion

LFBGA289

TFBGA289

TFBGA320

GPIOs gydag ymyrraeth (cyfanswm y cyfrif)

135(2)

GPIOau diogel Pinnau deffro

Pawb
6

Tamppinnau er (actif tamper)

12 (5)

DFSDM Hyd at ADC cydamserol 12-bit

4 sianel fewnbwn gyda 2 hidlydd

–

2(3) (hyd at 5 Msps ar 12-bit yr un) (diogeladwy)

ADC1: 19 sianel gan gynnwys 1x mewnol, 18 sianel ar gael ar gyfer

Cyfanswm o sianeli ADC 12-bit (4)

defnyddiwr gan gynnwys gwahaniaethol 8x

–

ADC2: 18 sianel gan gynnwys 6x mewnol, 12 sianel ar gael ar gyfer

defnyddiwr gan gynnwys gwahaniaethol 6x

Pin mewnbwn ADC mewnol VREF VREF+

Mewnbwn 1.65 V, 1.8 V, 2.048 V, 2.5 V neu VREF+ –
Oes

1. Gall QUADSPI gychwyn naill ai o GPIOs pwrpasol neu gan ddefnyddio rhai GPIOs cychwyn FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (gweler Tabl 7: diffiniadau pêl STM32MP133C/F).
2. Mae'r cyfanswm GPIO hwn yn cynnwys pedwar JTAG GPIOs a thri GPIO BOOT gyda defnydd cyfyngedig (gall wrthdaro â chysylltiad dyfais allanol yn ystod sgan ffin neu gychwyn).
3. Pan ddefnyddir y ddau ADC, dylai cloc y cnewyllyn fod yr un peth ar gyfer y ddau ADC ac ni ellir defnyddio'r rhag-raddfeydd ADC mewnosodedig.
4. Yn ogystal, mae sianeli mewnol hefyd: – sianel fewnol ADC1: VREFINT – sianeli mewnol ADC2: tymheredd, cyfaint mewnoltagcyfeirnod e, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Parch 5

17/219
48

Disgrifiad 18/219

STM32MP133C/F

Ffigur 1. Diagram bloc STM32MP133C/F

Cyflenwadau IC

@VDDA

HSI

AXIM: Rhyng-gysylltiad AXI Arm 64-bit (266 MHz) T

@VDDCPU

GIC

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32K D$

32K I$

CNT (amserydd) T

ETM

2561K2B8LK2B$L+2$SCU T
anghydamserol

128 did

DPC

LSI

Amser dadfygioamp

generadur TSGEN

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

2 x ETH MAC
10/100/1000 (dim GMII)

FIFO

BKPSRAM 8KB

RNG

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

anghydamserol

CRYP

SAES

DDRMCE T TZC T

DDRPHYC
T

DLY

8b QUADSPI (deuol) T

16b

FMC

CRC

DLYBSD1

(Rheolaeth DLY SDMMC1)

DLYBSD2

(Rheolaeth DLY SDMMC2)

DLYBQS

(Rheolaeth QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

USBH

(Gwesteiwr 2xHS)

PLLUSB

FIFO

PKA

FIFO

32 sianel MDMA T

AXIMC TT

Porthladd olrhain 17 16b

ETZPC

IWDG1

@VBAT

BSEC

Ffiwsiau OTP

@VDDA

RTC / AWU

TAMP / Rheoliadau wrth gefn T

@VBAT

LSE (32kHz XTAL)

Amseru system STGENC

cenhedlaeth

STGENR

USBPHYC
(Rheolydd PHY USB 2 x)
IWDG2

@VBAT

@VDDA

VREFBUF

16b LPTIM2

16b LPTIM3

16b LPTIM4

16b LPTIM5

Pinnau BOOT

SYSCFG

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

SAI1

SAI2

DFSDM 4ch

CCU Byffer 10KB

FDCAN1

FDCAN2

FIFO FIFO
APB2 (100 MHz)

FIFO 8KB
APB5 (100MHz)

APB3 (100 MHz)

APB4

anghydamserol AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 ffrwd
DMAMUX1
DMA2
8 ffrwd

DMAMUX2

DMA3
8 ffrwd

PMB (monitor proses)
DTS (synhwyrydd tymheredd digidol)

Cyftage rheoleiddwyr

@VDDA

Goruchwylio cyflenwadau

FIFO

Matrics 2×2
AHB2APB

AXI 64 bit

Meistr AXI 64bit

32 bit AHB Meistr AHB 32 bit

APB 32 bit

Amddiffyniad diogelwch T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Matrics bws aml-AHB 32-bit Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

Iechyd a Diogelwch (XTAL)

PLL1/2/3/4

RCC

T PWR

ESTYN

16est

176

USBO

(OTG HS)

PHY

12b ADC1

12b ADC2

GPIOA

16b

GPIOB

16b

GPIOC

16b

GPIOD

16b

GPIOE

16b

GPIOF

16b

GPIOG 16b 16

GPIOH

16b

GPIOI

16b

AHB2APB

USART1

Cerdyn Clyfar IrDA

USART2

Cerdyn Clyfar IrDA

SPI4/I2S4

SPI5

I2C3/SMBUS

I2C4/SMBUS

I2C5/SMBUS

Hidlo Hidlo Hidlo

TIM12

16b

TIM13

16b

TIM14

16b

TIM15

16b

TIM16

16b

TIM17

16b

TIM2 TIM3 TIM4

32b

16b

TIM5 TIM6 TIM7

32b

16b

LPTIM1 16b

USART3

Cerdyn Clyfar IrDA

UART4

UART5

UART7

UART8

Hidlo Hidlydd

I2C1/SMBUS

I2C2/SMBUS

SPI2/I2S2

SPI3/I2S3

USART6

Cerdyn Clyfar IrDA

SPI1/I2S1

FIFO FIFO

MSv67509V2

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.1
3.1.1
3.1.2

Is-system Arm Cortex-A7
Nodweddion
· Pensaernïaeth ARMv7-A · Storfa gyfarwyddiadau L32 1-Kbyte · Storfa ddata L32 1-Kbyte · Storfa lefel 128 2-Kbyte · Set gyfarwyddiadau Arm + Thumb®-2 · Technoleg diogelwch Arm TrustZone · SIMD uwch Arm NEON · Estyniadau DSP a SIMD · Pwynt arnofiol VFPv4 · Cymorth rhithwiroli caledwedd · Modiwl olrhain mewnosodedig (ETM) · Rheolydd ymyrraeth generig integredig (GIC) gyda 160 o ymyrraethau ymylol a rennir · Amserydd generig integredig (CNT)
Drosoddview
Mae'r prosesydd Cortex-A7 yn brosesydd cymwysiadau effeithlon iawn o ran ynni sydd wedi'i gynllunio i ddarparu perfformiad cyfoethog mewn dyfeisiau gwisgadwy pen uchel, a chymwysiadau mewnosodedig a defnyddwyr pŵer isel eraill. Mae'n darparu hyd at 20% yn fwy o berfformiad edau sengl na'r Cortex-A5 ac yn darparu perfformiad tebyg i'r Cortex-A9.
Mae'r Cortex-A7 yn ymgorffori holl nodweddion y proseswyr Cortex-A15 a CortexA17 perfformiad uchel, gan gynnwys cefnogaeth rhithwiroli mewn caledwedd, NEON, a rhyngwyneb bws AMBA 128 AXI 4-bit.
Mae'r prosesydd Cortex-A7 yn adeiladu ar yr 8-s sy'n effeithlon o ran ynnitagpiblinell y prosesydd Cortex-A5. Mae hefyd yn elwa o storfa L2 integredig a gynlluniwyd ar gyfer pŵer isel, gyda latencau trafodion is a chefnogaeth OS well ar gyfer cynnal a chadw storfa. Ar ben hyn, mae rhagfynegiad cangen gwell a pherfformiad system gof gwell, gyda llwybr llwythstorfa 64-bit, bysiau AMBA 128 AXI 4-bit a maint TLB cynyddol (cofnod o 256, i fyny o 128 cofnod ar gyfer Cortex-A9 a Cortex-A5), gan gynyddu perfformiad ar gyfer llwythi gwaith mawr fel web pori.
Technoleg Thumb-2
Yn cyflawni perfformiad brig cod Arm traddodiadol tra hefyd yn darparu gostyngiad o hyd at 30% yn y gofyniad cof ar gyfer storio cyfarwyddiadau.
Technoleg TrustZone
Yn sicrhau gweithrediad dibynadwy o gymwysiadau diogelwch yn amrywio o reoli hawliau digidol i daliadau electronig. Cefnogaeth eang gan bartneriaid technoleg a diwydiant.

DS13875 Parch 5

19/219
48

Swyddogaethol drosoddview

STM32MP133C/F

NEON
Gall technoleg NEON gyflymu algorithmau amlgyfrwng a phrosesu signalau fel amgodio/dadgodio fideo, graffeg 2D/3D, gemau, prosesu sain a lleferydd, prosesu delweddau, teleffoni, a synthesis sain. Mae'r Cortex-A7 yn darparu peiriant sy'n cynnig perfformiad a swyddogaeth uned arnofio pwynt (FPU) Cortex-A7 a gweithrediad o set gyfarwyddiadau SIMD uwch NEON ar gyfer cyflymu ymhellach swyddogaethau prosesu cyfryngau a signalau. Mae'r NEON yn ymestyn FPU prosesydd Cortex-A7 i ddarparu set gofrestr pedwar-MAC a set gofrestr 64-bit a 128-bit ychwanegol sy'n cefnogi set gyfoethog o weithrediadau SIMD dros feintiau data cyfanrif 8-, 16- a 32-bit a phwynt arnofio 32-bit.
Rhithwiroli caledwedd
Cymorth caledwedd hynod effeithlon ar gyfer rheoli data a chyflafareddu, lle mae sawl amgylchedd meddalwedd a'u cymwysiadau yn gallu cael mynediad at alluoedd y system ar yr un pryd. Mae hyn yn galluogi gwireddu dyfeisiau sy'n gadarn, gydag amgylcheddau rhithwir sydd wedi'u hynysu'n dda oddi wrth ei gilydd.
Caches L1 wedi'u optimeiddio
Mae storfeydd L1 sydd wedi'u optimeiddio ar gyfer perfformiad a phŵer yn cyfuno technegau hwyrni mynediad lleiaf i wneud y mwyaf o berfformiad a lleihau'r defnydd o bŵer.
Rheolydd storfa L2 integredig
Yn darparu mynediad hwyrni isel a lled band uchel i gof wedi'i storio mewn amledd uchel, neu i leihau'r defnydd o bŵer sy'n gysylltiedig â mynediad cof oddi ar y sglodion.
Uned arnofio-bwynt Cortex-A7 (FPU)
Mae'r FPU yn darparu cyfarwyddiadau pwynt arnofiol manwl gywirdeb sengl a dwbl perfformiad uchel sy'n gydnaws â phensaernïaeth Arm VFPv4 sy'n gydnaws â meddalwedd â chenedlaethau blaenorol o gyd-brosesydd pwynt arnofiol Arm.
Uned rheoli Snoop (SCU)
Mae'r SCU yn gyfrifol am reoli'r rhyng-gysylltu, cyflafareddu, cyfathrebu, trosglwyddiadau cof o storfa i storfa a system, cydlyniant storfa a galluoedd eraill ar gyfer y prosesydd.
Mae'r cydlyniant system hwn hefyd yn lleihau cymhlethdod meddalwedd sy'n gysylltiedig â chynnal cydlyniant meddalwedd o fewn pob gyrrwr system weithredu.
Rheolydd ymyrraeth generig (GIC)
Gan weithredu'r rheolydd ymyrraeth safonol a phensaernïol, mae'r GIC yn darparu dull cyfoethog a hyblyg o gyfathrebu rhwng proseswyr a llwybro a blaenoriaethu ymyrraethau system.
Yn cefnogi hyd at 192 o ymyrraethau annibynnol, o dan reolaeth meddalwedd, caledwedd wedi'i flaenoriaethu, a'i lwybro rhwng y system weithredu a haen rheoli meddalwedd TrustZone.
Mae'r hyblygrwydd llwybro hwn a'r gefnogaeth ar gyfer rhithwiroli ymyrraethau i'r system weithredu, yn darparu un o'r nodweddion allweddol sy'n ofynnol i wella galluoedd datrysiad sy'n defnyddio hypervisor.

20/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.2
3.2.1
3.2.2

Atgofion
SDRAM allanol
Mae dyfeisiau STM32MP133C/F yn ymgorffori rheolydd ar gyfer SDRAM allanol sy'n cefnogi'r canlynol: · LPDDR2 neu LPDDR3, data 16-bit, hyd at 1 Gbyte, hyd at gloc 533 MHz · DDR3 neu DDR3L, data 16-bit, hyd at 1 Gbyte, hyd at gloc 533 MHz
SRAM wedi'i fewnosod
Mae pob dyfais yn cynnwys: · SYSRAM: 128 Kbytes (gyda pharth diogel maint rhaglenadwy) · AHB SRAM: 32 Kbytes (diogeladwy) · BKPSRAM (SRAM wrth gefn): 8 Kbytes
Mae cynnwys yr ardal hon wedi'i ddiogelu rhag mynediad ysgrifennu diangen posibl, a gellir ei gadw yn y modd Wrth Gefn neu VBAT. Dim ond trwy feddalwedd ddiogel y gellir diffinio BKPSRAM (yn ETZPC) fel un y gellir ei hygyrchu.

3.3

Rheolydd DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

Mae DDRCTRL ynghyd â DDRPHYC yn darparu datrysiad rhyngwyneb cof cyflawn ar gyfer is-system cof DDR. · Un rhyngwyneb porthladd 64 AXI AMBA 4-bit (XPI) · Cloc AXI yn anghydamserol â'r rheolydd · Peiriant seiffr cof DDR (DDRMCE) sy'n cynnwys ysgrifennu wrth fynd AES-128 DDR
amgryptio/darllen dadgryptio. · Safonau a gefnogir:
Manyleb JEDEC DDR3 SDRAM, JESD79-3E ar gyfer DDR3/3L gyda rhyngwyneb 16-bit
Manyleb JEDEC LPDDR2 SDRAM, JESD209-2E ar gyfer LPDDR2 gyda rhyngwyneb 16-bit
Manyleb JEDEC LPDDR3 SDRAM, JESD209-3B ar gyfer LPDDR3 gyda rhyngwyneb 16-bit
· Amserlennwr uwch a generadur gorchymyn SDRAM · Lled data llawn rhaglenadwy (16-bit) neu hanner lled data (8-bit) · Cymorth QoS uwch gyda thri dosbarth traffig wrth ddarllen a dau ddosbarth traffig wrth ysgrifennu · Opsiynau i osgoi newynu traffig blaenoriaeth is · Cydlyniant gwarantedig ar gyfer ysgrifennu-ar-ôl-darllen (WAR) a darllen-ar-ôl-ysgrifennu (RAW) ar
Porthladdoedd AXI · Cefnogaeth raglenadwy ar gyfer opsiynau hyd byrstio (4, 8, 16) · Cyfuno ysgrifennu i ganiatáu i ysgrifeniadau lluosog i'r un cyfeiriad gael eu cyfuno i mewn i
ysgrifennu sengl · Ffurfweddiad rheng sengl

DS13875 Parch 5

21/219
48

Swyddogaethol drosoddview

STM32MP133C/F

· Cefnogaeth i fynediad ac ymadawiad awtomatig SDRAM a achosir gan ddiffyg cyrraedd trafodion am amser rhaglenadwy
· Cefnogaeth i fynediad ac ymadael stopio cloc awtomatig (LPDDR2/3) a achosir gan ddiffyg cyrraedd trafodion
· Cefnogaeth i weithrediad modd pŵer isel awtomatig a achosir gan ddiffyg cyrraedd trafodion am amser rhaglenadwy trwy ryngwyneb pŵer isel caledwedd
· Polisi tudalennu rhaglenadwy · Cefnogaeth i fynediad ac allanfa hunan-adnewyddu awtomatig neu o dan reolaeth meddalwedd · Cefnogaeth i fynediad ac allanfa pŵer-i-symud dwfn o dan reolaeth meddalwedd (LPDDR2 a
LPDDR3) · Cefnogaeth i ddiweddariadau cofrestr modd SDRAM penodol o dan reolaeth meddalwedd · Rhesymeg mapio cyfeiriadau hyblyg i ganiatáu mapio rhes, colofn, sy'n benodol i'r rhaglen
bitiau banc · opsiynau rheoli adnewyddu y gellir eu dewis gan y defnyddiwr · bloc cysylltiedig â DDRPERFM i helpu i fonitro a thiwnio perfformiad
Gellir diffinio DDRCTRL a DDRPHYC (yn ETZPC) fel rhai y gellir eu cyrraedd trwy feddalwedd ddiogel yn unig.
Rhestrir prif nodweddion DDRMCE (peiriant seiffr cof DDR) isod: · Rhyngwynebau meistr/caethwas bws system AXI (64-bit) · Amgryptio mewnol (ar gyfer ysgrifennu) a dadgryptio (ar gyfer darlleniadau), yn seiliedig ar wal dân fewnosodedig
rhaglennu · Dau ddull amgryptio fesul rhanbarth (un rhanbarth ar y mwyaf): dim amgryptio (modd osgoi),
modd seiffr bloc · Dechrau a diwedd rhanbarthau wedi'u diffinio â gronynnedd 64-Kbyte · Hidlo diofyn (rhanbarth 0): unrhyw fynediad a roddir · Hidlo mynediad rhanbarth: dim
Seiffr bloc â chymorth: Modd cadwyno â chymorth AES · Mae modd bloc gyda seiffr AES yn gydnaws â modd ECB a bennir yng nghyhoeddiad 197 safon amgryptio uwch (AES) NIST FIPS, gyda swyddogaeth deillio allwedd gysylltiedig yn seiliedig ar algorithm Keccak-400 a gyhoeddwyd ar https://keccak.team websafle. · Un set o gofrestrau allwedd meistr ysgrifennu-yn-unig a chloadwy · Porthladd ffurfweddu AHB, ymwybodol o freintiedig

22/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.4

Rheolydd gofod cyfeiriadau TrustZone ar gyfer DDR (TZC)

Defnyddir TZC i hidlo mynediad darllen/ysgrifennu i reolydd DDR yn ôl hawliau TrustZone ac yn ôl meistr anniogel (NSAID) ar hyd at naw rhanbarth rhaglennadwy: · Ffurfweddiad a gefnogir gan feddalwedd ddibynadwy yn unig · Un uned hidlo · Naw rhanbarth:
Mae Rhanbarth 0 bob amser wedi'i alluogi ac mae'n cwmpasu'r ystod cyfeiriadau gyfan. Mae gan Ranbarthau 1 i 8 gyfeiriad sylfaen/diwedd rhaglenadwy a gellir eu neilltuo i
unrhyw un neu'r ddau hidlydd. · Caniatadau mynediad diogel ac anniogel wedi'u rhaglennu fesul rhanbarth · Mynediadau anniogel wedi'u hidlo yn ôl NSAID · Ni ddylai rhanbarthau a reolir gan yr un hidlydd orgyffwrdd · Moddau methu gyda gwall a/neu ymyrraeth · Gallu derbyn = 256 · Rhesymeg porthgeidwad i alluogi ac analluogi pob hidlydd · Mynediadau dyfalu

DS13875 Parch 5

23/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.5

Moddau cist

Wrth gychwyn, dewisir y ffynhonnell gychwyn a ddefnyddir gan y ROM cychwyn mewnol gan y pin BOOT a'r beitiau OTP.

Tabl 2. Moddau cychwyn

BOOT2 BOOT1 BOOT0 Modd cychwyn cychwynnol

Sylwadau

Arhoswch gysylltiad sy'n dod i mewn ar:

UART ac USB(1)

USART3/6 ac UART4/5/7/8 ar binnau diofyn

Dyfais USB cyflym ar binnau OTG_HS_DP/DM(2)

1 fflach NOR cyfresol (3) fflach NOR cyfresol ar QUADSPI (5)

e·MMC(3)

e·MMC ar SDMMC2 (diofyn)(5)(6)

Fflach NAND(3)

Fflach NAND SLC ar FMC

Cychwyn datblygu (dim cychwyn cof fflach)

Wedi'i ddefnyddio i gael mynediad dadfygio heb gychwyn o gof fflach (4)

Cerdyn SD (3)

Cerdyn SD ar SDMMC1 (diofyn)(5)(6)

Arhoswch gysylltiad sy'n dod i mewn ar:

0 UART ac USB(1)(3) USART3/6 ac UART4/5/7/8 ar binnau diofyn

Dyfais USB cyflym ar binnau OTG_HS_DP/DM(2)

1 Fflach NAND cyfresol (3) Fflach NAND cyfresol ar QUADSPI (5)

1. Gellir ei analluogi gan osodiadau OTP. 2. Mae angen cloc/grisial HSE ar USB (gweler AN5474 am amleddau a gefnogir gyda a heb osodiadau OTP). 3. Gellir newid ffynhonnell gychwyn gan osodiadau OTP (er enghraifftamp(le cychwyn cychwynnol ar gerdyn SD, yna e·MMC gyda gosodiadau OTP). 4. Craidd Cortex®-A7 mewn dolen ddiddiwedd yn toglo PA13. 5. Gellir newid pinnau diofyn gan OTP. 6. Fel arall, gellir dewis rhyngwyneb SDMMC arall heblaw'r rhagosodyn hwn gan OTP.

Er bod cychwyn lefel isel yn cael ei wneud gan ddefnyddio clociau mewnol, mae pecynnau meddalwedd a gyflenwir gan ST yn ogystal â rhyngwynebau allanol mawr fel DDR, USB (ond heb fod yn gyfyngedig i) yn gofyn am grisial neu osgiliadur allanol i'w gysylltu ar binnau HSE.
Gweler RM0475 “MPUs 32-bit seiliedig ar Arm® uwch STM13MP32xx” neu AN5474 “Dechrau gyda datblygu caledwedd llinellau STM32MP13xx” am gyfyngiadau ac argymhellion ynghylch cysylltiad pinnau HSE ac amleddau a gefnogir.

24/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.6

Rheoli cyflenwad pŵer

3.6.1
Rhybudd:

Cynllun cyflenwi pŵer
· VDD yw'r prif gyflenwad ar gyfer Mewnbwn/Allbwn a'r rhan fewnol yn cael ei phweru yn ystod y modd Wrth Gefn. Cyfaint defnyddioltagMae'r ystod rhwng 1.71 V a 3.6 V (1.8 V, 2.5 V, 3.0 V neu 3.3 V fel arfer)
Rhaid i VDD_PLL a VDD_ANA fod wedi'u cysylltu'n serennog â VDD. · VDDCPU yw'r gyfrol bwrpasol ar gyfer y CPU Cortex-A7tagcyflenwad e, y mae ei werth yn dibynnu ar y
amledd CPU dymunol. 1.22 V i 1.38 V yn y modd rhedeg. Rhaid i VDD fod yn bresennol cyn VDDCPU. · VDDCORE yw'r prif gyfaint digidoltage ac fel arfer caiff ei gau i lawr yn ystod y modd Wrth Gefn. CyfroltagMae'r ystod rhwng 1.21 V a 1.29 V yn y modd rhedeg. Rhaid i VDD fod yn bresennol cyn VDDCORE. · Gellir cysylltu'r pin VBAT â'r batri allanol (1.6 V < VBAT < 3.6 V). Os na ddefnyddir batri allanol, rhaid cysylltu'r pin hwn â VDD. · VDDA yw'r analog (ADC/VREF), y cyflenwad folteddtage (1.62 V i 3.6 V). Mae defnyddio'r VREF+ mewnol yn gofyn am VDDA sy'n hafal i neu'n uwch na VREF+ + 0.3 V. · Y pin VDDA1V8_REG yw allbwn y rheoleiddiwr mewnol, wedi'i gysylltu'n fewnol ag USB PHY ac USB PLL. Mae'r rheoleiddiwr VDDA1V8_REG mewnol wedi'i alluogi yn ddiofyn a gellir ei reoli gan feddalwedd. Mae bob amser wedi'i gau i lawr yn ystod y modd Wrth Gefn.
Ni ddylid byth adael y pin BYPASS_REG1V8 penodol yn arnofio. Rhaid ei gysylltu naill ai â VSS neu â VDD i actifadu neu ddadactifadu'r gyfrol.tagrheolydd e. Pan fydd VDD = 1.8 V, dylid gosod BYPASS_REG1V8. · Pin VDDA1V1_REG yw allbwn y rheolydd mewnol, wedi'i gysylltu'n fewnol ag USB PHY. Mae'r rheolydd VDDA1V1_REG mewnol wedi'i alluogi yn ddiofyn a gellir ei reoli gan feddalwedd. Mae bob amser wedi'i gau i lawr yn ystod y modd Wrth Gefn.
· Cyflenwad USB cyflym yw VDD3V3_USBHS. Cyf.tagyr ystod yw 3.07 V i 3.6 V.
Ni ddylai VDD3V3_USBHS fod yn bresennol oni bai bod VDDA1V8_REG yn bresennol, fel arall gall difrod parhaol ddigwydd ar yr STM32MP133C/F. Rhaid sicrhau hyn trwy drefn PMIC neu gyda chydran allanol rhag ofn y bydd cyflenwad pŵer cydran arwahanol yn cael ei weithredu.
· Mae VDDSD1 a VDDSD2 yn gyflenwadau pŵer cardiau SD SDMMC1 ac SDMMC2 yn y drefn honno i gefnogi modd uwch-gyflym.
· VDDQ_DDR yw'r cyflenwad DDR IO. 1.425 V i 1.575 V ar gyfer rhyngwynebu cofion DDR3 (1.5 V nodweddiadol)
1.283 V i 1.45 V ar gyfer rhyngwynebu cofion DDR3L (1.35 V nodweddiadol)
1.14 V i 1.3 V ar gyfer rhyngwynebu cofion LPDDR2 neu LPDDR3 (1.2 V nodweddiadol)
Yn ystod cyfnodau pŵer i fyny a phŵer i lawr, rhaid parchu'r gofynion dilyniant pŵer canlynol:
· Pan fydd VDD yn is na 1 V, rhaid i gyflenwadau pŵer eraill (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) aros islaw VDD + 300 mV.
· Pan fo VDD yn uwch na 1 V, mae'r holl gyflenwadau pŵer yn annibynnol.
Yn ystod y cyfnod diffodd pŵer, gall VDD ddod yn is dros dro na chyflenwadau eraill dim ond os yw'r ynni a ddarperir i'r STM32MP133C/F yn parhau i fod yn is na 1 mJ. Mae hyn yn caniatáu i gynwysyddion dadgysylltu allanol gael eu rhyddhau gyda chysonion amser gwahanol yn ystod y cyfnod dros dro diffodd pŵer.

DS13875 Parch 5

25/219
48

Swyddogaethol drosoddview
V 3.6
VBOR0 1

Ffigur 2. Dilyniant troi pŵer ymlaen/i lawr

STM32MP133C/F

VDDX(1) VDD

3.6.2
Nodyn: 26/219

0.3

Pwer-ymlaen

Modd gweithredu

Pwer-i-lawr

amser

Ardal gyflenwi annilys

VDDX < VDD + 300 mV

VDDX yn annibynnol ar VDD

MSv47490V1

1. Mae VDDX yn cyfeirio at unrhyw gyflenwad pŵer ymhlith VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Goruchwyliwr cyflenwad pŵer

Mae gan y dyfeisiau gylchedwaith ailosod pŵer-ymlaen (POR)/ailosod pŵer-i-ddiswyddo (PDR) integredig ynghyd â chylchedwaith ailosod Brownout (BOR):
· Ailosod pŵer ymlaen (POR)
Mae'r goruchwyliwr POR yn monitro cyflenwad pŵer VDD ac yn ei gymharu â throthwy sefydlog. Mae'r dyfeisiau'n aros yn y modd ailosod pan fydd VDD islaw'r trothwy hwn, · Ailosod pŵer i lawr (PDR)
Mae'r goruchwyliwr PDR yn monitro cyflenwad pŵer VDD. Cynhyrchir ailosodiad pan fydd VDD yn gostwng o dan drothwy sefydlog.
· Ailosodiad Brownout (BOR)
Mae'r goruchwyliwr BOR yn monitro cyflenwad pŵer VDD. Gellir ffurfweddu tri throthwy BOR (o 2.1 i 2.7 V) trwy beitiau opsiwn. Cynhyrchir ailosodiad pan fydd VDD yn gostwng o dan y trothwy hwn.
· Ailosod pŵer-ymlaen VDDCORE (POR_VDDCORE) Mae'r goruchwyliwr POR_VDDCORE yn monitro cyflenwad pŵer VDDCORE ac yn ei gymharu â throthwy sefydlog. Mae'r parth VDDCORE yn aros yn y modd ailosod pan fydd VDDCORE islaw'r trothwy hwn.
· Ailosod pŵer i lawr VDDCORE (PDR_VDDCORE) Mae'r goruchwyliwr PDR_VDDCORE yn monitro cyflenwad pŵer VDDCORE. Cynhyrchir ailosodiad parth VDDCORE pan fydd VDDCORE yn gostwng o dan drothwy sefydlog.
· VDDCPU ailosod pŵer-ymlaen (POR_VDDCPU) Mae'r goruchwyliwr POR_VDDCPU yn monitro cyflenwad pŵer VDDCPU ac yn ei gymharu â throthwy sefydlog. Mae'r parth VDDCPU yn aros yn y modd ailosod pan fydd VDDCORE islaw'r trothwy hwn.
Mae'r pin PDR_ON wedi'i gadw ar gyfer profion cynhyrchu STMicroelectronics a rhaid ei gysylltu â VDD mewn cymhwysiad bob amser.

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.7

Strategaeth pŵer isel

Mae sawl ffordd o leihau'r defnydd o bŵer ar STM32MP133C/F: · Lleihau'r defnydd o bŵer deinamig trwy arafu clociau'r CPU a/neu'r
clociau matrics bws a/neu reoli clociau ymylol unigol. · Arbedwch y defnydd o bŵer pan fydd y CPU yn SEGURA, trwy ddewis ymhlith y rhai sydd ar gael
moddau pŵer yn ôl anghenion y rhaglen defnyddiwr. Mae hyn yn caniatáu cyflawni'r cyfaddawd gorau rhwng amser cychwyn byr, defnydd pŵer isel, yn ogystal â ffynonellau deffro sydd ar gael. · Defnyddiwch y DVFS (cyfaint deinamig)tagpwyntiau gweithredu (e a graddio amledd) sy'n rheoli amledd cloc y CPU yn uniongyrchol yn ogystal â chyflenwad allbwn VDDCPU.
Mae'r dulliau gweithredu yn caniatáu rheoli dosbarthiad y cloc i wahanol rannau'r system a phŵer y system. Mae modd gweithredu'r system yn cael ei yrru gan is-system yr MPU.
Rhestrir moddau pŵer isel is-system yr MPU isod: · Cwsg: Mae clociau'r CPU yn cael eu stopio ac mae cloc y perifferol(au) yn gweithredu fel
a osodwyd yn flaenorol yn yr RCC (ailosod a rheolydd cloc). · CStop: Mae clociau ymylol y CPU wedi'u stopio. · CStandby: VDDCPU OFF
Mae'r CPU yn mynd i mewn i'r moddau pŵer isel CSleep a CStop wrth weithredu'r cyfarwyddiadau WFI (aros am ymyrraeth) neu WFE (aros am ddigwyddiad).
Dyma'r dulliau gweithredu system sydd ar gael: · Rhedeg (system ar ei pherfformiad llawn, VDDCORE, VDDCPU a chlociau YMLAEN) · Stopio (clociau DIFFOD) · LP-Stopio (clociau DIFFOD) · LPLV-Stopio (clociau DIFFOD, gall lefel cyflenwad VDDCORE a VDDCPU gael ei gostwng) · LPLV-Stopio2 (VDDCPU DIFFOD, VDDCORE wedi'i ostwng, a chlociau DIFFOD) · Wrth Gefn (VDDCPU, VDDCORE, a chlociau DIFFOD)

Tabl 3. Modd pŵer system yn erbyn modd pŵer CPU

Modd pŵer system

CPU

Modd rhedeg

CRun neu Cwsg

Modd stopio Modd LP-Stopio Modd LPLV-Stopio Modd LPLV-Stop2
Modd wrth gefn

CStop neu CWedi'i Wrthsefyll CWedi'i Wrthsefyll

3.8

Ailosod a rheolydd cloc (RCC)

Mae'r rheolydd cloc ac ailosod yn rheoli cynhyrchu'r holl glociau, yn ogystal â'r giatio cloc, a rheoli ailosodiadau'r system ac ymylol. Mae RCC yn darparu hyblygrwydd uchel wrth ddewis ffynonellau cloc ac yn caniatáu cymhwyso cymhareb cloc i wella'r defnydd o bŵer. Yn ogystal, ar rai ymylolion cyfathrebu sy'n gallu gweithio gyda

DS13875 Parch 5

27/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.8.1 3.8.2

dau barth cloc gwahanol (naill ai cloc rhyngwyneb bws neu gloc ymylol cnewyllyn), gellir newid amledd y system heb addasu'r baudrate.
Rheoli clociau
Mae'r dyfeisiau'n ymgorffori pedwar osgiliadur mewnol, dau osgiliadur gyda grisial neu atseinydd allanol, tri osgiliadur mewnol gydag amser cychwyn cyflym a phedwar PLL.
Mae'r RCC yn derbyn y mewnbynnau ffynhonnell cloc canlynol: · Osgiliaduron mewnol:
Cloc HSI 64 MHz (cywirdeb 1%) Cloc CSI 4 MHz Cloc LSI 32 kHz · Osgiliaduron allanol: Cloc HSE 8-48 MHz Cloc LSE 32.768 kHz
Mae'r RCC yn darparu pedwar PLL: · PLL1 wedi'i neilltuo ar gyfer clocio'r CPU · PLL2 yn darparu:
clociau ar gyfer yr AXI-SS (gan gynnwys pontydd APB4, APB5, AHB5 ac AHB6) clociau ar gyfer y rhyngwyneb DDR · PLL3 yn darparu: clociau ar gyfer yr AHB aml-haen a matrics bws ymylol (gan gynnwys yr APB1,
APB2, APB3, APB6, AHB1, AHB2, ac AHB4) clociau cnewyllyn ar gyfer perifferolion · PLL4 wedi'i neilltuo i gynhyrchu clociau'r cnewyllyn ar gyfer amrywiol berifferolion
Mae'r system yn cychwyn ar gloc HSI. Yna gall y rhaglen defnyddiwr ddewis ffurfweddiad y cloc.
Ffynonellau ailosod system
Mae'r ailosod pŵer ymlaen yn cychwyn pob cofrestr ac eithrio'r dadfygio, rhan o'r RCC, rhan o'r RTC a chofrestri statws y rheolydd pŵer, yn ogystal â'r parth pŵer wrth gefn.
Cynhyrchir ailosodiad cymhwysiad o un o'r ffynonellau canlynol: · ailosodiad o bad NRST · ailosodiad o signal POR a PDR (a elwir yn gyffredinol yn ailosodiad pŵer-ymlaen) · ailosodiad o BOR (a elwir yn gyffredinol yn brownout) · ailosodiad o'r corff gwarchod annibynnol 1 · ailosodiad o'r corff gwarchod annibynnol 2 · ailosodiad system feddalwedd o'r Cortex-A7 (CPU) · methiant ar HSE, pan fydd nodwedd system diogelwch y cloc yn cael ei actifadu
Cynhyrchir ailosodiad system o un o'r ffynonellau canlynol: · ailosodiad cymhwysiad · ailosodiad o'r signal POR_VDDCORE · ymadael o'r modd Wrth Gefn i'r modd Rhedeg

28/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

Cynhyrchir ailosodiad prosesydd MPU o un o'r ffynonellau canlynol: · ailosodiad system · bob tro mae'r MPU yn gadael CStandby · ailosodiad meddalwedd MPU o'r Cortex-A7 (CPU)

3.9

Mewnbwn/allbwn pwrpas cyffredinol (GPIOs)

Gellir ffurfweddu pob un o'r pinnau GPIO gan feddalwedd fel allbwn (gwthio-tynnu neu ddraen agored, gyda neu heb dynnu i fyny neu dynnu i lawr), fel mewnbwn (gyda neu heb dynnu i fyny neu dynnu i lawr) neu fel swyddogaeth amgen ymylol. Mae'r rhan fwyaf o'r pinnau GPIO yn cael eu rhannu â swyddogaethau amgen digidol neu analog. Mae pob GPIO yn gallu defnyddio cerrynt uchel ac mae ganddo ddewis cyflymder i reoli sŵn mewnol, defnydd pŵer ac allyriadau electromagnetig yn well.
Ar ôl ailosod, mae pob GPIO mewn modd analog i leihau'r defnydd o bŵer.
Gellir cloi'r cyfluniad I/O os oes angen trwy ddilyn dilyniant penodol er mwyn osgoi ysgrifennu ffug i'r cofrestri I/Os.
Gellir gosod pob pin GPIO yn unigol fel un diogel, sy'n golygu bod mynediad meddalwedd i'r GPIOs hyn a'r perifferolion cysylltiedig a ddiffinnir fel rhai diogel wedi'u cyfyngu i feddalwedd ddiogel sy'n rhedeg ar y CPU.

3.10
Nodyn:

Rheolydd amddiffyn TrustZone (ETZPC)
Defnyddir ETZPC i ffurfweddu diogelwch TrustZone ar gyfer meistri a chaethweision bysiau gyda phriodoleddau diogelwch rhaglenadwy (adnoddau diogeladwy). Er enghraifft: · Gellir rhaglennu maint rhanbarth diogel SYSRAM ar y sglodion. · Gellir gwneud perifferolion AHB ac APB yn ddiogel neu'n anniogel. · Gellir gwneud SRAM AHB yn ddiogel neu'n anniogel.
Yn ddiofyn, mae SYSRAM, AHB SRAMs a pherifferolion diogel wedi'u gosod i fynediad diogel yn unig, felly, nid ydynt yn hygyrch gan feistri nad ydynt yn ddiogel fel DMA1/DMA2.

DS13875 Parch 5

29/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.11

Matrics rhyng-gysylltu bws
Mae'r dyfeisiau'n cynnwys matrics bws AXI, un prif fatrics bws AHB a phontydd bysiau sy'n caniatáu i feistri bysiau gael eu cysylltu â chaethweision bysiau (gweler y ffigur isod, mae'r dotiau'n cynrychioli'r cysylltiadau meistr/caethwas sydd wedi'u galluogi).
Ffigur 3. Matrics bws STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG O MLAHB rhyng-gysylltu USBH

CPU

ETH1 ETH2

128-did

AXIM

M1 M2

M11

S1 S2 S3 S4 S5 S6 S7 S8 S9

Caethwas diofyn AXIMC

NIC-400 AXI 64 bit 266 MHz – 10 meistr / 10 caethwas

O gysylltiad AXIM DMA1 DMA2 USBO DMA3

M1 M2

M3 M4

M6 M7

S4 S5 Rhynggysylltu AHB 32 bit 209 MHz – 8 meistr / 6 caethwas

Pont DDRCTRL 533 MHz AHB i AHB6 I gysylltiad MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB Pont AHB i AHB5 Pont APB i APB5 Pont APB i DBG APB
Porthladd meistr cydamserol AXI 64 Porthladd caethwas cydamserol AXI 64 Porthladd meistr anghydamserol AXI 64 Porthladd caethwas anghydamserol AHB 64 porthladd meistr cydamserol AHB 32 porthladd caethwas cydamserol AHB 32 porthladd meistr anghydamserol AHB 32 porthladd caethwas anghydamserol
Pont i AHB2 SRAM1 SRAM2 SRAM3 I AXIM Pont rhyng-gysylltu i AHB4
MSv67511V2

MLAHB

30/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.12

rheolwyr DMA
Mae'r dyfeisiau'n cynnwys y modiwlau DMA canlynol i ddadlwytho gweithgaredd CPU: · mynediad cof uniongyrchol meistr (MDMA)
Mae'r MDMA yn rheolydd DMA cyflym, sy'n gyfrifol am bob math o drosglwyddiadau cof (ymylol-i-gof, cof-i-gof, cof-i-ymylol), heb unrhyw gamau CPU. Mae'n cynnwys rhyngwyneb AXI meistr. Mae'r MDMA yn gallu rhyngwynebu â'r rheolwyr DMA eraill i ymestyn y galluoedd DMA safonol, neu gall reoli ceisiadau DMA ymylol yn uniongyrchol. Gall pob un o'r 32 sianel gyflawni trosglwyddiadau bloc, trosglwyddiadau bloc ailadroddus a throsglwyddiadau rhestr gysylltiedig. Gellir gosod yr MDMA i wneud trosglwyddiadau diogel i atgofion diogel. · tri rheolydd DMA (nid DMA1 a DMA2 diogel, ynghyd â DMA3 diogel) Mae gan bob rheolydd AHB porthladd deuol, am gyfanswm o 16 sianel DMA anniogel ac wyth sianel DMA diogel i gyflawni trosglwyddiadau bloc yn seiliedig ar FIFO.
Mae dwy uned DMAMUX yn amlblecsio ac yn llwybro'r ceisiadau ymylol DMA i'r tri rheolydd DMA, gyda hyblygrwydd uchel, gan wneud y mwyaf o nifer y ceisiadau DMA sy'n rhedeg ar yr un pryd, yn ogystal â chynhyrchu ceisiadau DMA o sbardunau allbwn ymylol neu ddigwyddiadau DMA.
Mae DMAMUX1 yn mapio ceisiadau DMA o berifferolion nad ydynt yn ddiogel i sianeli DMA1 a DMA2. Mae DMAMUX2 yn mapio ceisiadau DMA o berifferolion diogel i sianeli DMA3.

3.13

Rheolydd ymyrraeth a digwyddiad estynedig (EXTI)
Mae'r rheolydd ymyrraeth a digwyddiadau estynedig (EXTI) yn rheoli'r CPU a'r system yn deffro trwy fewnbynnau digwyddiadau ffurfweddadwy ac uniongyrchol. Mae EXTI yn darparu ceisiadau deffro i'r rheolydd pŵer, ac yn cynhyrchu cais ymyrraeth i'r GIC, a digwyddiadau i fewnbwn digwyddiad y CPU.
Mae'r ceisiadau deffro EXTI yn caniatáu i'r system gael ei deffro o'r modd Stop, a'r CPU gael ei ddeffro o'r moddau CStop a CStandby.
Gellir defnyddio'r cais ymyrraeth a chynhyrchu ceisiadau digwyddiad yn y modd Rhedeg hefyd.
Mae'r EXTI hefyd yn cynnwys y detholiad EXTI IOport.
Gellir gosod pob ymyrraeth neu ddigwyddiad fel un diogel er mwyn cyfyngu mynediad i feddalwedd ddiogel yn unig.

3.14

Uned gyfrifo gwiriad diswyddo cylchol (CRC)
Defnyddir yr uned gyfrifo CRC (gwiriad diswyddiad cylchol) i gael cod CRC gan ddefnyddio polynomial rhaglennadwy.
Ymhlith cymwysiadau eraill, defnyddir technegau sy'n seiliedig ar CRC i wirio cyfanrwydd trosglwyddo neu storio data. O fewn cwmpas y safon EN/IEC 60335-1, maent yn cynnig ffordd o wirio cyfanrwydd y cof fflach. Mae'r uned gyfrifo CRC yn helpu i gyfrifo llofnod y feddalwedd yn ystod amser rhedeg, i'w gymharu â llofnod cyfeirio a gynhyrchir ar amser cysylltu ac a storir mewn lleoliad cof penodol.

DS13875 Parch 5

31/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.15

Rheolydd cof hyblyg (FMC)
Prif nodweddion rheolydd yr FMC yw'r canlynol: · Rhyngwyneb â dyfeisiau wedi'u mapio â chof statig gan gynnwys:
Cof fflach NOR Cof mynediad ar hap statig neu ffug-statig (SRAM, PSRAM) Cof fflach NAND gyda chaledwedd BCH 4-bit/8-bit ECC · Lled bws data 8-, 16-bit · Rheolaeth dewis sglodion annibynnol ar gyfer pob banc cof · Ffurfweddiad annibynnol ar gyfer pob banc cof · Ysgrifennu FIFO
Gellir gwneud cofrestrau ffurfweddu'r FMC yn ddiogel.

3.16

Rhyngwyneb cof deuol Quad-SPI (QUADSPI)
Mae'r QUADSPI yn rhyngwyneb cyfathrebu arbenigol sy'n targedu cofion fflach SPI sengl, deuol neu bedwar. Gall weithredu yn unrhyw un o'r tri modd canlynol: · Modd anuniongyrchol: perfformir yr holl weithrediadau gan ddefnyddio cofrestri QUADSPI. · Modd pleidleisio statws: darllenir y gofrestr statws cof fflach allanol yn rheolaidd a
gellir cynhyrchu ymyrraeth rhag ofn gosod baner. · Modd mapio cof: mae'r cof fflach allanol wedi'i fapio i'r gofod cyfeiriadau
ac mae'r system yn ei weld fel pe bai'n gof mewnol.
Gellir cynyddu'r trwybwn a'r capasiti ddwywaith gan ddefnyddio modd fflach deuol, lle mae dau gof fflach Quad-SPI yn cael eu cyrchu ar yr un pryd.
Mae QUADSPI wedi'i gyplysu â bloc oedi (DLYBQS) sy'n caniatáu cefnogi amledd data allanol uwchlaw 100 MHz.
Gall cofrestrau cyfluniad QUADSPI fod yn ddiogel, yn ogystal â'i floc oedi.

3.17

Trawsnewidyddion analog-i-ddigidol (ADC1, ADC2)
Mae'r dyfeisiau'n ymgorffori dau drawsnewidydd analog-i-ddigidol, y gellir ffurfweddu eu datrysiad i 12-, 10-, 8- neu 6-bit. Mae pob ADC yn rhannu hyd at 18 sianel allanol, gan gyflawni trawsnewidiadau yn y modd un ergyd neu sgan. Yn y modd sgan, perfformir y trawsnewidiad awtomatig ar grŵp dethol o fewnbynnau analog.
Mae gan y ddau ADC ryngwynebau bws diogeladwy.
Gall rheolydd DMA wasanaethu pob ADC, gan ganiatáu trosglwyddo gwerthoedd wedi'u trosi gan ADC i leoliad cyrchfan yn awtomatig heb unrhyw gamau meddalwedd.
Yn ogystal, gall nodwedd gwylio analog fonitro'r gyfrol wedi'i throsi'n gywir.tage o un, rhai neu'r cyfan o sianeli a ddewiswyd. Cynhyrchir ymyrraeth pan fydd y cyfrol wedi'i drositagd y tu allan i'r trothwyon wedi'u rhaglennu.
Er mwyn cydamseru trosi A/D ac amseryddion, gellir sbarduno'r ADCs gan unrhyw un o amseryddion TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 ac LPTIM3.

32/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.18

Synhwyrydd tymheredd
Mae'r dyfeisiau'n ymgorffori synhwyrydd tymheredd sy'n cynhyrchu cyfainttage (VTS) sy'n amrywio'n llinol gyda'r tymheredd. Mae'r synhwyrydd tymheredd hwn wedi'i gysylltu'n fewnol ag ADC2_INP12 a gall fesur tymheredd amgylchynol y ddyfais yn amrywio o 40 i +125 °C gyda chywirdeb o ±2%.
Mae gan y synhwyrydd tymheredd linolrwydd da, ond mae'n rhaid ei galibro i gael cywirdeb cyffredinol da o'r mesuriad tymheredd. Gan fod gwrthbwyso'r synhwyrydd tymheredd yn amrywio o sglodion i sglodion oherwydd amrywiad prosesau, mae'r synhwyrydd tymheredd mewnol heb ei galibro yn addas ar gyfer cymwysiadau sy'n canfod newidiadau tymheredd yn unig. Er mwyn gwella cywirdeb mesuriad y synhwyrydd tymheredd, mae pob dyfais yn cael ei galibro'n unigol yn y ffatri gan ST. Mae data calibro ffatri'r synhwyrydd tymheredd yn cael ei storio gan ST yn yr ardal OTP, sydd ar gael yn y modd darllen yn unig.

3.19

Synhwyrydd tymheredd digidol (DTS)
Mae'r dyfeisiau'n ymgorffori synhwyrydd tymheredd allbwn amledd. Mae DTS yn cyfrif yr amledd yn seiliedig ar yr LSE neu'r PCLK i ddarparu'r wybodaeth tymheredd.
Cefnogir y swyddogaethau canlynol: · cynhyrchu ymyrraeth yn ôl trothwy tymheredd · cynhyrchu signal deffro yn ôl trothwy tymheredd

3.20
Nodyn:

gweithrediad VBAT
Mae parth pŵer VBAT yn cynnwys yr RTC, y cofrestri wrth gefn a'r SRAM wrth gefn.
Er mwyn optimeiddio hyd y batri, cyflenwir y parth pŵer hwn gan VDD pan fydd ar gael neu gan y gyfainttage wedi'i gymhwyso ar bin VBAT (pan nad oes cyflenwad VDD yn bresennol). Caiff pŵer VBAT ei newid pan fydd y PDR yn canfod bod VDD wedi gostwng islaw lefel y PDR.
Mae'r cyftagGellir darparu e ar y pin VBAT gan fatri allanol, uwchgynhwysydd neu'n uniongyrchol gan VDD. Yn yr achos olaf, nid yw modd VBAT yn weithredol.
Mae gweithrediad VBAT yn cael ei actifadu pan nad yw VDD yn bresennol.
Dim un o'r digwyddiadau hyn (ymyriadau allanol, TAMP digwyddiad, neu larwm/digwyddiadau RTC) yn gallu adfer y cyflenwad VDD yn uniongyrchol a gorfodi'r ddyfais allan o'r gweithrediad VBAT. Serch hynny, TAMP Gellir defnyddio digwyddiadau a larwm/digwyddiadau RTC i gynhyrchu signal i gylchedwaith allanol (PMIC fel arfer) a all adfer y cyflenwad VDD.

DS13875 Parch 5

33/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.21

Cyftagbyffer cyfeirio e (VREFBUF)
Mae'r dyfeisiau'n ymgorffori cyfroltagbyffer cyfeirio y gellir ei ddefnyddio fel cyfainttagcyfeirnod ar gyfer yr ADCs, a hefyd fel cyfroltagCyfeirnod ar gyfer cydrannau allanol drwy'r pin VREF+. Gall VREFBUF fod yn ddiogel. Mae'r VREFBUF mewnol yn cefnogi pedwar cyf.tages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Cyfaint allanoltagGellir darparu'r cyfeirnod trwy'r pin VREF+ pan fydd y VREFBUF mewnol i ffwrdd.
Ffigur 4. Cyftage byffer cyfeirio

VREFINT

–

VREF+

VSSA

MSv64430V1

3.22

Hidlydd digidol ar gyfer modwleiddiwr sigma-delta (DFSDM)
Mae'r dyfeisiau'n ymgorffori un DFSDM gyda chefnogaeth ar gyfer dau fodiwl hidlwyr digidol a phedair sianel gyfresol mewnbwn allanol (trosglwyddyddion) neu bob yn ail bedwar mewnbwn paralel mewnol.
Mae'r DFSDM yn cysylltu modiwleidyddion allanol â'r ddyfais ac yn perfformio hidlo digidol o'r ffrydiau data a dderbynnir. Defnyddir modiwleidyddion i drosi signalau analog yn ffrydiau digidol-gyfresol sy'n ffurfio mewnbynnau'r DFSDM.
Gall y DFSDM hefyd ryngwynebu meicroffonau PDM (modiwleiddio dwysedd pwls) a pherfformio'r trawsnewid a'r hidlo PDM i PCM (cyflymiad caledwedd). Mae'r DFSDM yn cynnwys mewnbynnau llif data cyfochrog dewisol o'r ADCs neu o gof y ddyfais (trwy drosglwyddiadau DMA/CPU i DFSDM).
Mae trawsderbynyddion DFSDM yn cefnogi sawl fformat rhyngwyneb cyfresol (i gefnogi modiwleidyddion amrywiol). Mae modiwlau hidlo digidol DFSDM yn perfformio prosesu digidol yn unol â pharamedrau hidlo a ddiffiniwyd gan y defnyddiwr gyda datrysiad ADC terfynol hyd at 24-bit.

34/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

Mae'r perifferol DFSDM yn cefnogi: · Pedwar sianel gyfres ddigidol mewnbwn amlblecs:
rhyngwyneb SPI ffurfweddadwy i gysylltu modiwleidyddion amrywiol rhyngwyneb 1-wifren wedi'i godio ym Manceinion ffurfweddadwy PDM (modiwleiddio dwysedd pwls) mewnbwn meicroffon amledd cloc mewnbwn uchaf hyd at 20 MHz (10 MHz ar gyfer codio Manceinion) allbwn cloc ar gyfer modiwleidyddion (0 i 20 MHz) · Mewnbynnau amgen o bedwar sianel gyfochrog ddigidol fewnol (hyd at benderfyniad mewnbwn 16-bit): ffynonellau mewnol: data ADC neu ffrydiau data cof (DMA) · Dau fodiwl hidlo digidol gyda phrosesu signal digidol addasadwy: hidlydd Sincx: trefn/math hidlo (1 i 5), trosiadauampcymhareb ling (1 i 1024) integreiddiwr: trosiadauampCymhareb ling (1 i 256) · Datrysiad data allbwn hyd at 24-bit, fformat data allbwn wedi'i lofnodi · Cywiriad gwrthbwyso data awtomatig (gwrthbwyso wedi'i storio yn y gofrestr gan y defnyddiwr) · Trosi parhaus neu sengl · Dechrau trosi wedi'i sbarduno gan: sbardun meddalwedd amseryddion mewnol digwyddiadau allanol dechrau trosi yn gydamserol â'r modiwl hidlo digidol cyntaf (DFSDM) · Ci gwylio analog yn cynnwys: cofrestri trothwy data gwerth isel a gwerth uchel hidlydd digidol Sincx pwrpasol y gellir ei ffurfweddu (trefn = 1 i 3,
pelawdampcymhareb ling = 1 i 32) mewnbwn o ddata allbwn terfynol neu o sianeli cyfresol digidol mewnbwn dethol monitro parhaus yn annibynnol ar drosi safonol · Synhwyrydd cylched fer i ganfod gwerthoedd mewnbwn analog dirlawn (ystod waelod ac uchaf): cownter hyd at 8-bit i ganfod 1 i 256 o 0au neu 1au olynol ar ffrydiau data cyfresol monitro'n barhaus pob sianel gyfresol fewnbwn · Cynhyrchu signal torri ar ddigwyddiad ci gwylio analog neu ar ddigwyddiad synhwyrydd cylched fer · Synhwyrydd eithafion: storio gwerthoedd isafswm ac uchaf data trosi terfynol wedi'i adnewyddu gan feddalwedd · Gallu DMA i ddarllen y data trosi terfynol · Toriadau: diwedd y trosi, gor-redeg, ci gwylio analog, cylched fer, absenoldeb cloc sianel gyfresol mewnbwn · Trosiadau “rheolaidd” neu “chwistrelledig”: gellir gofyn am drawsnewidiadau “rheolaidd” ar unrhyw adeg neu hyd yn oed mewn modd parhaus
heb unrhyw effaith ar amseriad y trawsnewidiadau “chwistrelledig” trawsnewidiadau “chwistrelledig” ar gyfer amseru manwl gywir a chyda blaenoriaeth uchel i drawsnewid

DS13875 Parch 5

35/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.23

Gwir generadur haprifau (RNG)
Mae'r dyfeisiau'n ymgorffori un RNG sy'n darparu rhifau ar hap 32-bit a gynhyrchir gan gylched analog integredig.
Dim ond trwy feddalwedd ddiogel y gellir diffinio'r RNG (yn ETZPC) fel un y gellir ei gyrraedd.
Mae'r RNG go iawn yn cysylltu â'r perifferolion AES a PKA diogel trwy fws pwrpasol (heb ei ddarllen gan y CPU).

3.24

Proseswyr cryptograffig a hash (CRYP, SAES, PKA a HASH)
Mae'r dyfeisiau'n ymgorffori un prosesydd cryptograffig sy'n cefnogi'r algorithmau cryptograffig uwch sydd fel arfer yn ofynnol i sicrhau cyfrinachedd, dilysiad, uniondeb data a di-wrthod wrth gyfnewid negeseuon â chyfoedion.
Mae'r dyfeisiau hefyd yn ymgorffori allwedd AES 128- a 256-bit (SAES) diogel pwrpasol sy'n gwrthsefyll DPA a chyflymydd amgryptio/dadgryptio caledwedd PKA, gyda bws caledwedd pwrpasol nad yw'r CPU yn hygyrch iddo.
Prif nodweddion CRYP: · DES/TDES (safon amgryptio data/safon amgryptio data triphlyg): ECB (electronig
llyfr cod) a algorithmau cadwyno CBC (cadwyno bloc seiffr), allwedd 64-, 128- neu 192-bit · AES (safon amgryptio uwch): algorithmau cadwyno ECB, CBC, GCM, CCM, a CTR (modd cownter), allwedd 128-, 192- neu 256-bit
Prif nodweddion HASH cyffredinol: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algorithmau HASH diogel) · HMAC
Mae'r cyflymydd cryptograffig yn cefnogi cynhyrchu ceisiadau DMA.
Dim ond trwy feddalwedd ddiogel y gellir diffinio CRYP, SAES, PKA a HASH (yn ETZPC) fel rhai y gellir eu cyrraedd.

3.25

Cychwyn a diogelwch a rheolaeth OTP (BSEC)
Bwriad y BSEC (rheolaeth cychwyn a diogelwch ac OTP) yw rheoli blwch ffiwsiau OTP (rhaglenadwy unwaith ac am byth), a ddefnyddir ar gyfer storfa anweddol fewnosodedig ar gyfer ffurfweddiad dyfeisiau a pharamedrau diogelwch. Rhaid ffurfweddu rhywfaint o BSEC fel un y gellir ei hygyrchu gan feddalwedd ddiogel yn unig.
Gall y BSEC ddefnyddio geiriau OTP ar gyfer storio HWKEY 256-bit ar gyfer SAES (AES diogel).

36/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.26

Amseryddion a chyrff gwarchod
Mae'r dyfeisiau'n cynnwys dau amserydd rheoli uwch, deg amserydd pwrpas cyffredinol (saith ohonynt wedi'u diogelu), dau amserydd sylfaenol, pum amserydd pŵer isel, dau gi gwylio, a phedwar amserydd system ym mhob Cortex-A7.
Gellir rhewi pob cownter amserydd yn y modd dadfygio.
Mae'r tabl isod yn cymharu nodweddion yr amseryddion rheolaeth uwch, pwrpas cyffredinol, sylfaenol a phŵer isel.

Math o amserydd

Amserydd

Tabl 4. Cymhariaeth nodwedd amserydd

Penderfyniad gwrth-
tion

Math cownter

Ffactor rhag-raddfa

Cynhyrchu ceisiadau DMA

Cipio/cymharu sianeli

Allbwn cyflenwol

Rhyngwyneb mwyaf
cloc (MHz)

Max
amserydd
cloc (MHz)(1)

TIM1 Uwch, -rheolaeth TIM8

16-did

I fyny, Unrhyw gyfanrif i lawr, rhwng 1 i fyny/i lawr a 65536

Oes

TIM2 TIM5

32-did

I fyny, Unrhyw gyfanrif i lawr, rhwng 1 i fyny/i lawr a 65536

Oes

TIM3 TIM4

16-did

I fyny, Unrhyw gyfanrif i lawr, rhwng 1 i fyny/i lawr a 65536

Oes

Unrhyw gyfanrif

TIM12(2) 16-bit

I fyny rhwng 1

Nac ydw

Cyffredinol

a 65536

pwrpas

TIM13(2) TIM14(2)

16-did

Unrhyw gyfanrif i fyny rhwng 1
a 65536

Nac ydw

Unrhyw gyfanrif

TIM15(2) 16-bit

I fyny rhwng 1

Oes

a 65536

TIM16(2) TIM17(2)

16-did

Unrhyw gyfanrif i fyny rhwng 1
a 65536

Oes

Sylfaenol

TIM6, TIM7

16-did

Unrhyw gyfanrif i fyny rhwng 1
a 65536

Oes

LPTIM1,

Pŵer isel

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-did

1, 2, 4, 8, I fyny 16, 32, 64,
128

Nac ydw

LPTIM5

104.5

209

Nac ydw

104.5

209

Nac ydw

104.5

209

Nac ydw

104.5

209

Nac ydw

104.5

209

104.5

209

104.5

209

Nac ydw

104.5

209

1(3)

Nac ydw

104.5 104.5

1. Y cloc amserydd uchaf yw hyd at 209 MHz yn dibynnu ar y bit TIMGxPRE yn yr RCC. 2. Amserydd diogeladwy. 3. Dim sianel dal ar LPTIM.

DS13875 Parch 5

37/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Amseryddion rheoli uwch (TIM1, TIM8)
Gellir gweld yr amseryddion rheoli uwch (TIM1, TIM8) fel generaduron PWM tair cam wedi'u hamlblecsu ar 6 sianel. Mae ganddynt allbynnau PWM cyflenwol gydag amseroedd marw mewnosodedig rhaglennadwy. Gellir eu hystyried hefyd fel amseryddion pwrpas cyffredinol cyflawn. Gellir defnyddio eu pedwar sianel annibynnol ar gyfer: · cipio mewnbwn · cymharu allbwn · cynhyrchu PWM (moddau wedi'u halinio i'r ymyl neu'r canol) · allbwn modd un pwls
Os cânt eu ffurfweddu fel amseryddion 16-bit safonol, mae ganddynt yr un nodweddion â'r amseryddion pwrpas cyffredinol. Os cânt eu ffurfweddu fel generaduron PWM 16-bit, mae ganddynt allu modiwleiddio llawn (0-100%).
Gall yr amserydd rheolaeth uwch gydweithio â'r amseryddion pwrpas cyffredinol trwy'r nodwedd cyswllt amserydd ar gyfer cydamseru neu gadwyno digwyddiadau.
Mae TIM1 a TIM8 yn cefnogi cynhyrchu ceisiadau DMA annibynnol.
Amseryddion at ddibenion cyffredinol (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Mae deg amserydd cyffredinol y gellir eu cydamseru wedi'u hymgorffori yn y dyfeisiau STM32MP133C/F (gweler Tabl 4 am y gwahaniaethau). · TIM2, TIM3, TIM4, TIM5
Mae TIM 2 a TIM5 yn seiliedig ar gyfrifydd i fyny/i lawr ail-lwytho awtomatig 32-bit a rhagraddwr 16-bit, tra bod TIM3 a TIM4 yn seiliedig ar gyfrifydd i fyny/i lawr ail-lwytho awtomatig 16-bit a rhagraddwr 16-bit. Mae gan bob amserydd bedair sianel annibynnol ar gyfer cymharu cipio mewnbwn/allbwn, PWM neu allbwn modd un pwls. Mae hyn yn rhoi hyd at 16 o gymharu cipio mewnbwn/allbwn/PWM ar y pecynnau mwyaf. Gall yr amseryddion pwrpas cyffredinol hyn weithio gyda'i gilydd, neu gyda'r amseryddion pwrpas cyffredinol eraill a'r amseryddion rheoli uwch TIM1 a TIM8, trwy'r nodwedd cyswllt amserydd ar gyfer cydamseru neu gadwyno digwyddiadau. Gellir defnyddio unrhyw un o'r amseryddion pwrpas cyffredinol hyn i gynhyrchu allbynnau PWM. Mae gan TIM2, TIM3, TIM4, TIM5 i gyd gynhyrchu ceisiadau DMA annibynnol. Maent yn gallu trin signalau amgodiwr cwadratur (cynyddrannol) a'r allbynnau digidol o un i bedwar synhwyrydd effaith neuadd. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Mae'r amseryddion hyn yn seiliedig ar gyfrifydd ail-lwytho awtomatig 16-bit a rhagraddydd 16-bit. Mae gan TIM13, TIM14, TIM16 a TIM17 un sianel annibynnol, tra bod gan TIM12 a TIM15 ddwy sianel annibynnol ar gyfer cipio mewnbwn/cymharu allbwn, PWM neu allbwn modd un pwls. Gellir eu cydamseru ag amseryddion pwrpas cyffredinol llawn nodweddion TIM2, TIM3, TIM4, TIM5 neu eu defnyddio fel sylfeini amser syml. Gellir diffinio pob un o'r amseryddion hyn (yn ETZPC) fel rhai y gellir eu cyrraedd trwy feddalwedd ddiogel yn unig.
Amseryddion sylfaenol (TIM6 a TIM7)
Defnyddir yr amseryddion hyn yn bennaf fel sylfaen amser 16-bit generig.
Mae TIM6 a TIM7 yn cefnogi cynhyrchu ceisiadau DMA annibynnol.

38/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.26.4
3.26.5 3.26.6

Amseryddion pŵer isel (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Mae gan bob amserydd pŵer isel gloc annibynnol ac mae hefyd yn rhedeg yn y modd Stop os yw wedi'i glocio gan LSE, LSI neu gloc allanol. Mae LPTIMx yn gallu deffro'r ddyfais o'r modd Stop.
Mae'r amseryddion pŵer isel hyn yn cefnogi'r nodweddion canlynol: · Cownter i fyny 16-bit gyda chofrestr ail-lwytho awtomatig 16-bit · Cofrestr gymharu 16-bit · Allbwn ffurfweddadwy: pwls, PWM · Modd parhaus/un ergyd · Sbardun mewnbwn meddalwedd/caledwedd dewisadwy · Ffynhonnell cloc ddewisadwy:
ffynhonnell cloc fewnol: ffynhonnell cloc allanol cloc LSE, LSI, HSI neu APB dros fewnbwn LPTIM (yn gweithio hyd yn oed heb gloc mewnol)
ffynhonnell yn rhedeg, a ddefnyddir gan y rhaglen cownter pwls) · Hidlydd glitch digidol rhaglenadwy · Modd amgodwr
Dim ond trwy feddalwedd ddiogel y gellir diffinio LPTIM2 a LPTIM3 (yn ETZPC) fel rhai y gellir eu cyrchu.
Corff gwarchod annibynnol (IWDG1, IWDG2)
Mae ci gwarchod annibynnol yn seiliedig ar gyfrifydd i lawr 12-bit a rhagraddwr 8-bit. Caiff ei glocio o RC mewnol (LSI) 32 kHz annibynnol a, gan ei fod yn gweithredu'n annibynnol ar y prif gloc, gall weithredu mewn moddau Stopio a Wrth Gefn. Gellir defnyddio IWDG fel ci gwarchod i ailosod y ddyfais pan fydd problem yn digwydd. Gellir ei ffurfweddu ar gyfer caledwedd neu feddalwedd trwy'r beitiau opsiwn.
Dim ond trwy feddalwedd ddiogel y gellir diffinio IWDG1 (yn ETZPC) fel un y gellir ei hygyrchu.
Amseryddion generig (Cortex-A7 CNT)
Mae amseryddion generig Cortex-A7 sydd wedi'u hymgorffori y tu mewn i Cortex-A7 yn cael eu bwydo gan werth o gynhyrchu amseru system (STGEN).
Mae'r prosesydd Cortex-A7 yn darparu'r amseryddion canlynol: · amserydd ffisegol i'w ddefnyddio mewn moddau diogel ac anniogel
Mae'r cofrestrau ar gyfer yr amserydd ffisegol wedi'u bancio i ddarparu copïau diogel ac anniogel. · amserydd rhithwir i'w ddefnyddio mewn moddau anniogel · amserydd ffisegol i'w ddefnyddio yn y modd hypervisor
Nid yw amseryddion generig yn berifferolion wedi'u mapio gan y cof ac yna dim ond trwy gyfarwyddiadau cyd-brosesydd Cortex-A7 penodol (cp15) y maent ar gael.

3.27

Cynhyrchu amserydd system (STGEN)
Mae cynhyrchu amseru'r system (STGEN) yn cynhyrchu gwerth cyfrif amser sy'n darparu cysondeb view o amser ar gyfer pob amserydd generig Cortex-A7.

DS13875 Parch 5

39/219
48

Swyddogaethol drosoddview

STM32MP133C/F

Mae gan y broses gynhyrchu amseru system y nodweddion allweddol canlynol: · 64-bit o led i osgoi problemau rholio drosodd · Dechrau o sero neu werth rhaglenadwy · Rhyngwyneb rheoli APB (STGENC) sy'n galluogi'r amserydd i gael ei gadw a'i adfer
ar draws digwyddiadau diffodd pŵer · Rhyngwyneb APB darllen yn unig (STGENR) sy'n galluogi'r gwerth amserydd i gael ei ddarllen gan bobl nad ydynt yn
meddalwedd diogel ac offer dadfygio · Cynyddu gwerth amserydd y gellir ei atal yn ystod dadfygio system
Gellir diffinio STGENC (yn ETZPC) fel un y gellir ei gyrraedd drwy feddalwedd ddiogel yn unig.

3.28

Cloc amser real (RTC)
Mae'r RTC yn darparu deffro awtomatig i reoli pob modd pŵer isel. Mae'r RTC yn amserydd/cownter BCD annibynnol ac mae'n darparu cloc/calendr amser-o-'r-dydd gydag ymyriadau larwm rhaglenadwy.
Mae'r RTC hefyd yn cynnwys baner deffro rhaglenadwy gyfnodol gyda gallu ymyrryd.
Mae dau gofrestr 32-bit yn cynnwys yr eiliadau, munudau, oriau (fformat 12 neu 24 awr), diwrnod (diwrnod yr wythnos), dyddiad (diwrnod y mis), mis, a blwyddyn, wedi'u mynegi mewn fformat degol codio deuaidd (BCD). Mae'r gwerth is-eiliadau hefyd ar gael mewn fformat deuaidd.
Cefnogir modd deuaidd i hwyluso rheoli gyrwyr meddalwedd.
Caiff iawndal am fisoedd 28, 29 (blwyddyn naid), 30, a 31 diwrnod eu perfformio'n awtomatig. Gellir perfformio iawndal amser arbed golau haf hefyd.
Mae cofrestri 32-bit ychwanegol yn cynnwys yr is-eiliadau, eiliadau, munudau, oriau, diwrnod a dyddiad larwm rhaglenadwy.
Mae nodwedd calibradu digidol ar gael i wneud iawn am unrhyw wyriad yng nghywirdeb yr osgiliadur crisial.
Ar ôl ailosod y parth wrth gefn, mae pob cofrestr RTC wedi'i diogelu rhag mynediad ysgrifennu parasitig posibl ac wedi'i diogelu gan fynediad diogel.
Cyn belled â bod y cyflenwad yn gyfainttagOs yw'n aros yn yr ystod weithredu, nid yw'r RTC byth yn stopio, waeth beth fo statws y ddyfais (Modd rhedeg, modd pŵer isel neu dan-ailosod).
Prif nodweddion yr RTC yw'r canlynol: · Calendr gydag is-eiliadau, eiliadau, munudau, oriau (fformat 12 neu 24), diwrnod (diwrnod y
wythnos), dyddiad (diwrnod y mis), mis, a blwyddyn · Iawndal arbed golau dydd y gellir ei raglennu gan feddalwedd · Larwm rhaglenadwy gyda swyddogaeth ymyrryd. Gellir sbarduno'r larwm gan unrhyw un
cyfuniad o'r meysydd calendr. · Uned deffro awtomatig yn cynhyrchu baner gyfnodol sy'n sbarduno deffro awtomatig
ymyrraeth · Canfod cloc cyfeirio: gellir defnyddio cloc ffynhonnell ail fwy manwl gywir (50 neu 60 Hz)
a ddefnyddir i wella cywirdeb y calendr. · Cydamseru cywir â chloc allanol gan ddefnyddio'r nodwedd sifft is-eiliad · Cylchdaith calibradu digidol (cywiriad cownter cyfnodol): cywirdeb o 0.95 ppm, a gafwyd mewn a
ffenestr calibradu o sawl eiliad

40/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

· Timestamp swyddogaeth ar gyfer arbed digwyddiadau · Storio SWKEY mewn cofrestri wrth gefn RTC gyda mynediad bws uniongyrchol i SAE (nid
darllenadwy gan y CPU) · Ymyriadau/digwyddiadau y gellir eu cuddio:
Larwm A Larwm B Amseroedd torri ar draws deffroamp · Cefnogaeth TrustZone: RTC Larwm A cwbl ddiogeladwy, larwm B, amserydd deffro ac amserydd amseruamp diogel neu an-ddiogel unigol
calibradu RTC ffurfweddiad wedi'i wneud mewn ffurfweddiad diogel ar ffurfweddiad anniogel

3.29

Tamper a chofrestrau wrth gefn (TAMP)
Cedwir 32 cofrestr wrth gefn 32-bit ym mhob modd pŵer isel a hefyd yn y modd VBAT. Gellir eu defnyddio i storio data sensitif gan fod eu cynnwys wedi'i ddiogelu ganampcylched canfod er.
Saith tamppinnau mewnbwn er a phump tampmae pinnau allbwn ar gael ar gyfer gwrth-tampcanfod er. Y t allanolampGellir ffurfweddu pinnau er ar gyfer canfod ymyl, ymyl a lefel, canfod lefel gyda hidlo, neu ganfod gweithredolampsy'n cynyddu'r lefel diogelwch trwy wirio'n awtomatig bod y tampnid yw'r pinnau'n cael eu hagor na'u byrhau'n allanol.
TAMP prif nodweddion · 32 cofrestr wrth gefn (TAMP_BKPxR) wedi'i weithredu yn y parth RTC sy'n weddill
wedi'i bweru ymlaen gan VBAT pan fydd pŵer y VDD wedi'i ddiffodd · 12 tamppinnau eraill ar gael (saith mewnbwn a phum allbwn) · Unrhywampgall canfod er gynhyrchu amser RTCamp digwyddiad. · UnrhywampMae canfod er yn dileu'r cofrestrau wrth gefn. · Cymorth TrustZone:
Tampffurfweddiad diogel neu anniogel Mae copi wrth gefn yn cofrestru ffurfweddiad mewn tair ardal o faint ffurfweddadwy:
. un ardal ddiogel darllen/ysgrifennu . un ardal ddiogel ysgrifennu/darllen heb fod yn ddiogel . un ardal ddiogel darllen/ysgrifennu heb fod yn ddiogel · Cyfrif monotonig

3.30

Rhyngwynebau cylched rhyng-integredig (I2C1, I2C2, I2C3, I2C4, I2C5)
Mae'r dyfeisiau'n ymgorffori pum rhyngwyneb I2C.
Mae'r rhyngwyneb bws I2C yn trin cyfathrebiadau rhwng yr STM32MP133C/F a'r bws cyfresol I2C. Mae'n rheoli'r holl ddilyniannu, protocol, cyflafareddu ac amseru sy'n benodol i fws I2C.

DS13875 Parch 5

41/219
48

Swyddogaethol drosoddview

STM32MP133C/F

Mae'r perifferol I2C yn cefnogi: · Cydnawsedd manyleb bws I2C a llawlyfr defnyddiwr fersiwn 5:
Moddau caethweision a meistr, gallu aml-feistr Modd safonol (Sm), gyda chyfradd didau hyd at 100 kbit/s Modd cyflym (Fm), gyda chyfradd didau hyd at 400 kbit/s Modd cyflym a mwy (Fm+), gyda chyfradd didau hyd at 1 Mbit/s ac allbwn gyrru mewnbwn/allbwn 20 mA Modd cyfeirio 7-bit a 10-bit, cyfeiriadau caethweision 7-bit lluosog Amseroedd sefydlu a dal rhaglenadwy Ymestyn cloc dewisol · Cydnawsedd manyleb bws rheoli system (SMBus) adolygiad 2.0: Cynhyrchu a gwirio PEC caledwedd (gwirio gwallau pecynnau) gydag ACK
Cymorth protocol datrys cyfeiriadau rheoli (ARP) rhybudd SMBus · Cydnawsedd manyleb protocol rheoli system bŵer (PMBusTM) adolygiad 1.1 · Cloc annibynnol: dewis o ffynonellau cloc annibynnol sy'n caniatáu i'r cyflymder cyfathrebu I2C fod yn annibynnol ar ailraglennu PCLK · Deffro o'r modd Stopio ar gyfatebiaeth cyfeiriad · Hidlwyr sŵn analog a digidol rhaglenadwy · byffer 1-beit gyda gallu DMA
Dim ond trwy feddalwedd ddiogel y gellir diffinio I2C3, I2C4 ac I2C5 (yn ETZPC) fel rhai y gellir eu cyrraedd.

3.31

Trosglwyddydd derbynnydd asynchronaidd cydamserol cyffredinol (USART1, USART2, USART3, USART6 ac UART4, UART5, UART7, UART8)
Mae gan y dyfeisiau bedwar trosglwyddydd derbynnydd cydamserol cyffredinol wedi'u hymgorffori (USART1, USART2, USART3 ac USART6) a phedwar trosglwyddydd derbynnydd asynchronous cyffredinol (UART4, UART5, UART7 ac UART8). Cyfeiriwch at y tabl isod am grynodeb o nodweddion USARTx ac UARTx.
Mae'r rhyngwynebau hyn yn darparu cyfathrebu anghydamserol, cefnogaeth IrDA SIR ENDEC, modd cyfathrebu amlbrosesydd, modd cyfathrebu hanner-dwplecs un wifren ac mae ganddyn nhw allu meistr/caethwas LIN. Maent yn darparu rheolaeth caledwedd o'r signalau CTS ac RTS, a Galluogi Gyrrwr RS485. Maent yn gallu cyfathrebu ar gyflymderau hyd at 13 Mbit/s.
Mae USART1, USART2, USART3 ac USART6 hefyd yn darparu modd Cerdyn Clyfar (sy'n cydymffurfio ag ISO 7816) a gallu cyfathrebu tebyg i SPI.
Mae gan bob USART barth cloc sy'n annibynnol ar gloc y CPU, sy'n caniatáu i'r USARTx ddeffro'r STM32MP133C/F o'r modd Stopio gan ddefnyddio cyfraddau baud hyd at 200 Kbaud. Mae'r digwyddiadau deffro o'r modd Stopio yn rhaglennadwy a gallant fod:
· dechrau canfod bitiau
· unrhyw ffrâm ddata a dderbyniwyd
· ffrâm ddata wedi'i rhaglennu'n benodol

42/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

Gall y rheolydd DMA wasanaethu pob rhyngwyneb USART.

Tabl 5. Nodweddion USART/UART

Moddau/nodweddion USART(1)

USART1/2/3/6

UART4/5/7/8

Rheoli llif caledwedd ar gyfer modem

Cyfathrebu parhaus gan ddefnyddio DMA

Cyfathrebu amlbrosesydd

Modd SPI cydamserol (meistr/caethwas)

–

Modd cerdyn clyfar

–

Bloc IrDA SIR ENDEC cyfathrebu hanner-deuplex un gwifren

Modd LIN

Parth cloc deuol a deffro o fodd pŵer isel

Torri amser derbynnydd ar draws cyfathrebu Modbus

Canfod cyfradd baud awto

Galluogi Gyrrwr

Hyd data USART

7, 8 a 9 bit

1. X = wedi'i gefnogi.

Dim ond trwy feddalwedd ddiogel y gellir diffinio USART1 ac USART2 (yn ETZPC) fel rhai y gellir eu cyrraedd.

3.32

Rhyngwynebau ymylol cyfresol (SPI1, SPI2, SPI3, SPI4, SPI5) rhyngwynebau sain rhyng-integredig (I2S1, I2S2, I2S3, I2S4)
Mae'r dyfeisiau'n cynnwys hyd at bum SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4, ac SPI5) sy'n caniatáu cyfathrebu hyd at 50 Mbit/s mewn moddau meistr a chaethwas, mewn moddau hanner-dwplecs, llawn-dwplecs a syml. Mae'r rhagraddwr 3-bit yn rhoi wyth amledd modd meistr ac mae'r ffrâm yn ffurfweddadwy o 4 i 16 bit. Mae pob rhyngwyneb SPI yn cefnogi modd pwls NSS, modd TI, cyfrifiad CRC caledwedd a lluosi FIFOs Rx a Tx mewnosodedig 8-bit gyda gallu DMA.
Mae I2S1, I2S2, I2S3, ac I2S4 wedi'u hamlblecsu gydag SPI1, SPI2, SPI3 ac SPI4. Gellir eu gweithredu mewn modd meistr neu gaethwas, mewn moddau cyfathrebu llawn-dwplecs a hanner-dwplecs, a gellir eu ffurfweddu i weithredu gyda datrysiad 16- neu 32-bit fel sianel fewnbwn neu allbwn. Sain sampCefnogir amleddau ling o 8 kHz hyd at 192 kHz. Mae pob rhyngwyneb I2S yn cefnogi lluosrif o FIFOau Rx a Tx mewnosodedig 8-bit gyda gallu DMA.
Gellir diffinio SPI4 a SPI5 (yn ETZPC) fel rhai y gellir eu cyrchu gan feddalwedd ddiogel yn unig.

3.33

Rhyngwynebau sain cyfresol (SAI1, SAI2)
Mae'r dyfeisiau'n ymgorffori dau SAIs sy'n caniatáu dylunio llawer o brotocolau sain stereo neu mono

DS13875 Parch 5

43/219
48

Swyddogaethol drosoddview

STM32MP133C/F

megis I2S, LSB neu MSB-gyfiawn, PCM/DSP, TDM neu AC'97. Mae allbwn SPDIF ar gael pan fydd y bloc sain wedi'i ffurfweddu fel trosglwyddydd. I ddod â'r lefel hon o hyblygrwydd ac ail-ffurfweddadwyedd, mae pob SAI yn cynnwys dau is-floc sain annibynnol. Mae gan bob bloc ei generadur cloc a'i reolwr llinell I/O ei hun. SainampCefnogir amleddau sain hyd at 192 kHz. Yn ogystal, gellir cefnogi hyd at wyth meicroffon diolch i ryngwyneb PDM wedi'i fewnosod. Gall yr SAI weithio mewn cyfluniad meistr neu gaethweision. Gall yr is-flociau sain fod naill ai'n dderbynnydd neu'n drosglwyddydd a gallant weithio'n gydamserol neu'n anghydamserol (mewn perthynas â'r llall). Gellir cysylltu'r SAI â SAIs eraill i weithio'n gydamserol.

3.34

Rhyngwyneb derbynnydd SPDIF (SPDIFRX)
Mae'r SPDIFRX wedi'i gynllunio i dderbyn llif S/PDIF sy'n cydymffurfio ag IEC-60958 ac IEC-61937. Mae'r safonau hyn yn cefnogi ffrydiau stereo syml hyd at s uchel.ampcyfradd le, a sain amgylchynol aml-sianel gywasgedig, fel y rhai a ddiffinnir gan Dolby neu DTS (hyd at 5.1).
Prif nodweddion SPDIFRX yw'r canlynol: · Hyd at bedwar mewnbwn ar gael · Canfod cyfradd symbol awtomatig · Uchafswm cyfradd symbol: 12.288 MHz · Cefnogir ffrwd stereo o 32 i 192 kHz · Cefnogir sain IEC-60958 ac IEC-61937, cymwysiadau defnyddwyr · Rheoli bitiau cydraddoldeb · Cyfathrebu gan ddefnyddio DMA ar gyfer sainamples · Cyfathrebu gan ddefnyddio DMA ar gyfer rheoli a gwybodaeth sianel defnyddiwr · Galluoedd ymyrryd
Mae'r derbynnydd SPDIFRX yn darparu'r holl nodweddion angenrheidiol i ganfod y gyfradd symbolau, a datgodio'r llif data sy'n dod i mewn. Gall y defnyddiwr ddewis y mewnbwn SPDIF a ddymunir, a phan fydd signal dilys ar gael, mae'r SPDIFRX yn ail-sampYn darllen y signal sy'n dod i mewn, yn datgodio'r ffrwd Manchester, ac yn adnabod elfennau fframiau, is-fframiau ac blociau. Mae'r SPDIFRX yn cyflwyno data wedi'i ddatgodio i'r CPU, a baneri statws cysylltiedig.
Mae'r SPDIFRX hefyd yn cynnig signal o'r enw spdif_frame_sync, sy'n newid ar gyfradd is-ffrâm S/PDIF a ddefnyddir i gyfrifo'r union sampcyfradd le ar gyfer algorithmau drifft cloc.

3.35

Rhyngwynebau mewnbwn/allbwn digidol diogel MultiMediaCard (SDMMC1, SDMMC2)
Mae dau ryngwyneb mewnbwn/allbwn digidol diogel MultiMediaCard (SDMMC) yn darparu rhyngwyneb rhwng y bws AHB a chardiau cof SD, cardiau SDIO a dyfeisiau MMC.
Mae nodweddion SDMMC yn cynnwys y canlynol: · Cydymffurfio â Manyleb System Cerdyn Amlgyfrwng Mewnosodedig Fersiwn 5.1
Cefnogaeth cerdyn ar gyfer tri dull bws data gwahanol: 1-bit (diofyn), 4-bit ac 8-bit

44/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

(Cyflymder HS200 SDMMC_CK wedi'i gyfyngu i'r cyflymder I/O uchaf a ganiateir) (Nid yw HS400 yn cael ei gefnogi)
· Cydnawsedd llawn â fersiynau blaenorol o MultiMediaCards (cydnawsedd yn ôl)
· Cydymffurfiaeth lawn â manylebau cerdyn cof SD fersiwn 4.1 (cyflymder SDR104 SDMMC_CK wedi'i gyfyngu i'r cyflymder I/O uchaf a ganiateir, ni chefnogir modd SPI na modd UHS-II)
· Cydymffurfiaeth lawn â manyleb cerdyn SDIO fersiwn 4.0 Cefnogaeth cerdyn ar gyfer dau ddull bws data gwahanol: 1-bit (diofyn) a 4-bit (cyflymder SDR104 SDMMC_CK wedi'i gyfyngu i'r cyflymder I/O uchaf a ganiateir, ni chefnogir modd SPI a modd UHS-II)
· Trosglwyddo data hyd at 208 Mbyte/eiliad ar gyfer y modd 8-bit (yn dibynnu ar y cyflymder Mewnbwn/Allbwn uchaf a ganiateir)
· Mae allbwn data a gorchymyn yn galluogi signalau i reoli gyrwyr dwyffordd allanol
· Rheolydd DMA pwrpasol wedi'i fewnosod yn rhyngwyneb gwesteiwr SDMMC, gan ganiatáu trosglwyddiadau cyflym rhwng y rhyngwyneb a'r SRAM
· Cefnogaeth i restr gysylltiedig IDMA
· Cyflenwadau pŵer pwrpasol, VDDSD1 a VDDSD2 ar gyfer SDMMC1 ac SDMMC2 yn y drefn honno, gan ddileu'r angen i fewnosod newidydd lefel ar ryngwyneb cerdyn SD yn y modd UHS-I
Dim ond rhai GPIOs ar gyfer SDMMC1 ac SDMMC2 sydd ar gael ar bin cyflenwi VDDSD1 neu VDDSD2 pwrpasol. Mae'r rhain yn rhan o'r GPIOs cychwyn diofyn ar gyfer SDMMC1 ac SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Gellir eu hadnabod yn y tabl swyddogaethau amgen gan signalau gydag ôl-ddodiad “_VSD1” neu “_VSD2”.
Mae pob SDMMC wedi'i gyplysu â bloc oedi (DLYBSD) sy'n caniatáu cefnogi amledd data allanol uwchlaw 100 MHz.
Mae gan y ddau ryngwyneb SDMMC borthladdoedd ffurfweddu diogel.

3.36

Rhwydwaith ardal rheolydd (FDCAN1, FDCAN2)
Mae is-system rhwydwaith ardal y rheolydd (CAN) yn cynnwys dau fodiwl CAN, cof RAM negeseuon a rennir ac uned calibradu cloc.
Mae'r ddau fodiwl CAN (FDCAN1 ac FDCAN2) yn cydymffurfio ag ISO 11898-1 (manyleb protocol CAN fersiwn 2.0 rhan A, B) a manyleb protocol CAN FD fersiwn 1.0.
Mae cof RAM neges 10-Kbyte yn gweithredu hidlwyr, derbyn FIFOs, derbyn byfferau, trosglwyddo FIFOs digwyddiadau a throsglwyddo byfferau (ynghyd â sbardunau ar gyfer TTCAN). Mae'r RAM neges hwn yn cael ei rannu rhwng y ddau fodiwl FDCAN1 ac FDCAN2.
Mae'r uned calibradu cloc gyffredin yn ddewisol. Gellir ei defnyddio i gynhyrchu cloc wedi'i galibradu ar gyfer FDCAN1 ac FDCAN2 o'r osgiliadur RC mewnol HSI a'r PLL, trwy werthuso negeseuon CAN a dderbynnir gan yr FDCAN1.

DS13875 Parch 5

45/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.37

Gwesteiwr cyflymder uchel bws cyfresol cyffredinol (USBH)
Mae'r dyfeisiau'n ymgorffori un gwesteiwr USB cyflymder uchel (hyd at 480 Mbit/s) gyda dau borthladd ffisegol. Mae USBH yn cefnogi gweithrediadau cyflymder isel, llawn (OHCI) yn ogystal â chyflymder uchel (EHCI) yn annibynnol ar bob porthladd. Mae'n integreiddio dau drawsdderbynydd y gellir eu defnyddio ar gyfer gweithrediad cyflymder isel (1.2 Mbit/s), cyflymder llawn (12 Mbit/s) neu gyflymder uchel (480 Mbit/s). Mae'r ail drawsdderbynydd cyflymder uchel yn cael ei rannu ag OTG cyflymder uchel.
Mae'r USBH yn cydymffurfio â manyleb USB 2.0. Mae angen clociau pwrpasol ar y rheolwyr USBH sy'n cael eu cynhyrchu gan PLL y tu mewn i'r PHY cyflymder uchel USB.

3.38

USB cyflymder uchel wrth fynd (OTG)
Mae'r dyfeisiau'n ymgorffori un dyfais/gwesteiwr/perifferol OTG USB OTG cyflymder uchel (hyd at 480 Mbit/s). Mae OTG yn cefnogi gweithrediadau cyflymder llawn a chyflym. Mae'r trawsyriantwr ar gyfer gweithrediad cyflymder uchel (480 Mbit/s) yn cael ei rannu â'r ail borthladd Gwesteiwr USB.
Mae'r USB OTG HS yn cydymffurfio â manyleb USB 2.0 a manyleb OTG 2.0. Mae ganddo osodiad pwynt terfyn y gellir ei ffurfweddu gan feddalwedd ac mae'n cefnogi atal/ailddechrau. Mae angen cloc 48 MHz pwrpasol ar y rheolwyr USB OTG a gynhyrchir gan PLL y tu mewn i RCC neu y tu mewn i'r PHY cyflymder uchel USB.
Rhestrir prif nodweddion USB OTG HS isod: · Maint FIFO Rx a Tx cyfun o 4 Kbyte gyda maint FIFO deinamig · Cefnogaeth SRP (protocol cais sesiwn) a HNP (protocol negodi gwesteiwr) · Wyth pwynt terfyn deuffordd · 16 sianel gwesteiwr gyda chefnogaeth OUT gyfnodol · Meddalwedd y gellir ei ffurfweddu i ddulliau gweithredu OTG1.3 ac OTG2.0 · Cefnogaeth USB 2.0 LPM (rheoli pŵer cyswllt) · Cefnogaeth diwygiad 1.2 o fanyleb gwefru batri · Cefnogaeth HS OTG PHY · DMA USB mewnol · HNP/SNP/IP y tu mewn (nid oes angen unrhyw wrthydd allanol) · Ar gyfer moddau OTG/Gwesteiwr, mae angen switsh pŵer rhag ofn bod dyfeisiau sy'n cael eu pweru gan fws
cysylltiedig.
Gall y porthladd ffurfweddu USB OTG fod yn ddiogel.

46/219

DS13875 Parch 5

STM32MP133C/F

Swyddogaethol drosoddview

3.39

Rhyngwynebau MAC Gigabit Ethernet (ETH1, ETH2)
Mae'r dyfeisiau'n darparu dau reolwr mynediad cyfryngau gigabit (GMAC) sy'n cydymffurfio ag IEEE-802.3-2002 ar gyfer cyfathrebu LAN Ethernet trwy ryngwyneb annibynnol ar gyfrwng (MII) safonol y diwydiant, rhyngwyneb annibynnol ar gyfrwng llai (RMII), neu ryngwyneb annibynnol ar gyfrwng gigabit llai (RGMII).
Mae angen dyfais rhyngwyneb ffisegol allanol (PHY) ar y dyfeisiau i gysylltu â'r bws LAN ffisegol (pâr troellog, ffibr, ac ati). Mae'r PHY wedi'i gysylltu â phorthladd y ddyfais gan ddefnyddio 17 signal ar gyfer MII, 7 signal ar gyfer RMII, neu 13 signal ar gyfer RGMII, a gellir ei glocio gan ddefnyddio'r 25 MHz (MII, RMII, RGMII) neu 125 MHz (RGMII) o'r STM32MP133C/F neu o'r PHY.
Mae'r dyfeisiau'n cynnwys y nodweddion canlynol: · Moddau gweithredu a rhyngwynebau PHY
Cyfraddau trosglwyddo data 10-, 100-, a 1000-Mbit/s Cefnogaeth i weithrediadau llawn-dwplecs a hanner-dwplecs Rhyngwynebau PHY MII, RMII ac RGMII · Rheoli prosesu Hidlo pecynnau aml-haen: hidlo MAC ar y ffynhonnell (SA) a'r gyrchfan (DA)
cyfeiriad gyda hidlydd perffaith a hash, VLAN tagHidlo seiliedig ar gyda hidlydd perffaith a hash, hidlo Haen 3 ar gyfeiriad ffynhonnell IP (SA) neu gyrchfan (DA), hidlo Haen 4 ar borthladd ffynhonnell (SP) neu gyrchfan (DP) Prosesu VLAN dwbl: mewnosod hyd at ddau VLAN tags yn y llwybr trosglwyddo, tag hidlo yn y llwybr derbyn Cefnogaeth IEEE 1588-2008/PTPv2 Yn cefnogi ystadegau rhwydwaith gyda chownteri RMON/MIB (RFC2819/RFC2665) · Prosesu dadlwytho caledwedd Mewnosod neu ddileu data rhaglith a dechrau ffrâm (SFD) Peiriant dadlwytho swm gwirio uniondeb ar gyfer pennawd IP a llwyth tâl TCP/UDP/ICMP: cyfrifo a mewnosod swm gwirio trosglwyddo, cyfrifo a chymharu swm gwirio derbyn Ymateb cais ARP awtomatig gyda chyfeiriad MAC y ddyfais Segmentu TCP: rhannu pecyn TCP trosglwyddo mawr yn awtomatig yn becynnau bach lluosog · Modd pŵer isel Ethernet effeithlon o ran ynni (safon IEEE 802.3az-2010) Pecyn deffro o bell a chanfod AMD Magic PacketTM
Gellir rhaglennu ETH1 ac ETH2 fel rhai diogel. Pan fyddant yn ddiogel, mae trafodion dros y rhyngwyneb AXI yn ddiogel, a dim ond trwy fynediad diogel y gellir addasu'r cofrestrau ffurfweddu.

DS13875 Parch 5

47/219
48

Swyddogaethol drosoddview

STM32MP133C/F

3.40

Seilwaith dadfygio
Mae'r dyfeisiau'n cynnig y nodweddion dadfygio ac olrhain canlynol i gefnogi datblygu meddalwedd ac integreiddio systemau: · Dadfygio pwynt torri · Olrhain gweithredu cod · Offeryniaeth feddalwedd · JTAG Porthladd dadfygio · Porthladd dadfygio gwifren gyfresol · Mewnbwn ac allbwn sbardun · Porthladd olrhain · Cydrannau dadfygio ac olrhain Arm CoreSight
Gellir rheoli'r dadfygio trwy JTAGPorthladd mynediad dadfygio /serial-wire, gan ddefnyddio offer dadfygio safonol y diwydiant.
Mae porthladd olrhain yn caniatáu i ddata gael ei gasglu ar gyfer logio a dadansoddi.
Mae mynediad dadfygio i ardaloedd diogel yn cael ei alluogi gan y signalau dilysu yn y BSEC.

48/219

DS13875 Parch 5

STM32MP133C/F

Pinout, disgrifiad o'r pin a swyddogaethau amgen

Ffigur 5. Pêl-allan STM32MP133C/F LFBGA289

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

AILOSOD DDR_

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

PH11

DP3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

PD13

VBAT

DP2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

PC14OSC32_IN

PC15OSC32_
ALLAN

VSS

PC13

DP1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

PE2

PF4

PH6

DP0

PG3

VDD

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

PG2

PH3

PWR_CPU _YMLAEN

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

DP7

VSS

MSv65067V5

Mae'r ffigur uchod yn dangos top y pecyn view.

DS13875 Parch 5

49/219
97

Pinout, disgrifiad o'r pin a swyddogaethau amgen

STM32MP133C/F

Ffigur 6. Pêl-allan STM32MP133C/F TFBGA289

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

AILOSOD DDR_

DDR_DQ7 DDR_DQ6

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

DP3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

DP2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

PC14OSC32_IN

PC15OSC32_
ALLAN

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

PD13

VSS

DP0

DP1

PA11

VSS

PA4

PB1

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

PG11

PE6

PD7

PWR_ CPU_YMLAEN

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_YMLAEN

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

DP7

Mae'r ffigur uchod yn dangos top y pecyn view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Parch 5

STM32MP133C/F

Pinout, disgrifiad o'r pin a swyddogaethau amgen

Ffigur 7. Pêl-allan STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

PH2

PH8

VSS

CPU VDD

PE1

PD15

CPU VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

PF8

PG9

PD11 PA12

VSS

DDR_ DQ7

DDR_ A5

VSS

PF6

PG10

PG5

CPU VDD

PE4

PF10 PG15

PG8

PH7

PD13

PB2

PF9

CPU VDD

VSS

VDD

CPU VDD

CRAIDD VDD

VSS

VDD

VSS

VDDQ_ DDR

VSS

VDD

VSS

CRAIDD VDD

VSS

VDD

CRAIDD VDD

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

AILOSOD DDR_
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

VSS_ PLL

VDD_ PLL

PH11

CPU VDD

PC15-

VBAT OSC32 PI3

VSS

_OUT

PC14-

VSS OSC32 PC13

_IN

VDD

PE2

PF4

PH6

DP2

CPU VDD
CRAIDD VDD
VSS
VDD

VSS

CRAIDD VDD

VSS

CRAIDD VDD

VSS

VDD

CRAIDD VDD

VSS

VDD

CRAIDD VDD

VDDQ_ DDR
VSS
VDDQ_ DDR
CRAIDD VDD

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

PA8

PF7

DP1

DP0

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

PG1

PG11

PH3

VDD

VSS

VDD

CRAIDD VDD

VSS

VDD

CRAIDD VDD

VSS

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

VSS

PE6

PH0OSC_IN

PA13

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

PH1OSC_ ALLAN

VSS_ ANA

VSS

VDD

VDDA VSSA

PA6

VSS

CRAIDD VDD

VSS

VDD VDDQ_ CRAIDD DDR

VSS

PWR_ YMLAEN

DDR_ DQ13

DDR_ DQ9

PD7

VDD_ ANA

PG2

PA7

VREF-

TRST NJ

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

PWR_

PG3

CPU PG12_ PF13

PC0

PC3 VREF+ PB0

PA3

PE5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ YMLAEN

USB_ DP2

PI5-

USB_

BWT1 DM1

VSS_ PLL2

PA10

DP7

VSS

Mae'r ffigur uchod yn dangos top y pecyn view.

MSv65068V5

DS13875 Parch 5

51/219
97

Pinout, disgrifiad o'r pin a swyddogaethau amgen

STM32MP133C/F

Tabl 6. Chwedl / talfyriadau a ddefnyddir yn y tabl pinout

Enw

Talfyriad

Diffiniad

Enw pin Math o pin
Strwythur I / O.
Nodiadau Swyddogaethau amgen Swyddogaethau ychwanegol

Oni nodir yn wahanol, mae swyddogaeth y pin yn ystod ac ar ôl ailosod yr un fath â'r enw pin gwirioneddol.

Pin cyflenwi

Pin mewnbwn yn unig

Pin allbwn yn unig

I/O

Pin mewnbwn/allbwn

Pin lefel analog neu arbennig

Mewnbwn/Allbwn goddefgar 5 V FT(U/D/PD) (gyda thynnu i fyny / tynnu i lawr / tynnu i lawr rhaglenadwy sefydlog)

DDR

1.5 V, 1.35 V neu 1.2 VI/O ar gyfer rhyngwyneb DDR3, DDR3L, LPDDR2/LPDDR3

Signal analog

RST

Ailosod pin gyda gwrthydd tynnu i fyny gwan

_f(1) _a(2) _u(3) _h(4)

Opsiwn ar gyfer Mewnbwn/Os FT Opsiwn I2C FM+ Opsiwn analog (wedi'i gyflenwi gan VDDA ar gyfer rhan analog yr Mewnbwn/O) Opsiwn USB (wedi'i gyflenwi gan VDD3V3_USBxx ar gyfer rhan USB yr Mewnbwn/O) Allbwn cyflymder uchel ar gyfer VDD nodweddiadol 1.8V (ar gyfer SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Opsiwn cyflymder uchel iawn ar gyfer VDD nodweddiadol 1.8V (ar gyfer ETH, SPI, SDMMC, QUADSPI, TRACE)

Oni nodir yn wahanol gan nodyn, mae pob I/O wedi'i osod fel mewnbynnau arnofiol yn ystod ac ar ôl ailosod

Swyddogaethau a ddewiswyd trwy gofrestrau GPIOx_AFR

Swyddogaethau a ddewisir/a alluogir yn uniongyrchol trwy gofrestrau ymylol

1. Y strwythurau Mewnbwn/Allbwn cysylltiedig yn Nhabl 7 yw: FT_f, FT_fh, FT_fvh 2. Y strwythurau Mewnbwn/Allbwn cysylltiedig yn Nhabl 7 yw: FT_a, FT_ha, FT_vha 3. Y strwythurau Mewnbwn/Allbwn cysylltiedig yn Nhabl 7 yw: FT_u 4. Y strwythurau Mewnbwn/Allbwn cysylltiedig yn Nhabl 7 yw: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Y strwythurau Mewnbwn/Allbwn cysylltiedig yn Nhabl 7 yw: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Parch 5

STM32MP133C/F

Pinout, disgrifiad o'r pin a swyddogaethau amgen

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

Mewnbwn/Allbwn FT_h

VSS VDD

–

PE11

Mewnbwn/Allbwn FT_vh

PF5

Mewnbwn/Allbwn FT_h

PD3

Mewnbwn/Allbwn FT_f

PE14

Mewnbwn/Allbwn FT_h

VDDCPU

–

PD0

Mewnbwn/Allbwn FT

PH12

Mewnbwn/Allbwn FT_fh

PB6

Mewnbwn/Allbwn FT_h

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(cychwyn)

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(cychwyn)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(cychwyn)/FMC_AD11

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(cychwyn)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Parch 5

53/219
97

Pinout, disgrifiad o'r pin a swyddogaethau amgen

STM32MP133C/F

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

–

Mewnbwn/Allbwn FT

Mewnbwn/Allbwn FT_fh

Mewnbwn/Allbwn FT_f

Mewnbwn/Allbwn FT_h

–

Mewnbwn/Allbwn FT_h

–

Mewnbwn/Allbwn FT_h

Mewnbwn/Allbwn FT_f

Mewnbwn/Allbwn FT_h

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (cychwyn)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(cychwyn)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(cychwyn),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(cychwyn)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(cychwyn)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(cychwyn)

–

–
–
WKUP1
–

54/219

DS13875 Parch 5

STM32MP133C/F

Pinout, disgrifiad o'r pin a swyddogaethau amgen

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

Mewnbwn/Allbwn FT_h

VDDCPU PG5

–

Mewnbwn/Allbwn FT_h

PG15

Mewnbwn/Allbwn FT_h

PG10

Mewnbwn/Allbwn FT_h

VSS

–

PF10

Mewnbwn/Allbwn FT_h

VDDCORE S

–

PF6

Mewnbwn/Allbwn FT_vh

VSS VDD

–

PF9

Mewnbwn/Allbwn FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(cychwyn),

FMC_NE3

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(cychwyn)

–

TIM16_CH1, SPI5_NSS,

UART7_RX(cychwyn),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(cychwyn),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Parch 5

55/219
97

Pinout, disgrifiad o'r pin a swyddogaethau amgen

STM32MP133C/F

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

Mewnbwn/Allbwn FT_h

–

Mewnbwn/Allbwn FT_h

–

Mewnbwn/Allbwn FT_fh

Mewnbwn/Allbwn FT_h

–

Mewnbwn/Allbwn FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(cychwyn),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

CYF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

ALLAN5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

ALLAN2, WKUP3

56/219

DS13875 Parch 5

STM32MP133C/F

Pinout, disgrifiad o'r pin a swyddogaethau amgen

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

J3 J4 N5

DP2

Mewnbwn/Allbwn FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ ALLAN4, WKUP5

K5 N4 P4

DP1

Mewnbwn/Allbwn FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ ALLAN3, WKUP4

F13 L2 Dan 13

VSS

–

J2 J5 L2

VBAT

–

L4 N3 P5

DP0

Mewnbwn/Allbwn FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ ALLAN1

K2 M2

PC15OSC32_OUT

I/O

(1)

–

OSC32_OUT

F15 N2 Dan 16

VSS

–

K1 M1 M2

PC14OSC32_IN

I/O

(1)

–

OSC32_IN

G7 E3 V16

VSS

–

H9 K6 N15 VDDCORE S

–

M10 M4 N9

VDD

–

G8 E6 W16

VSS

–

USART2_RX,

L2 P3 N2

PF4

Mewnbwn/Allbwn FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

Mewnbwn/Allbwn FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

Mewnbwn/Allbwn FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Parch 5

57/219
97

Pinout, disgrifiad o'r pin a swyddogaethau amgen

STM32MP133C/F

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

M1 J7 P3

PF7

Mewnbwn/Allbwn FT_vh –

M3 R1 R2

PG11

Mewnbwn/Allbwn FT_vh –

L3 J6 N3

PH6

Mewnbwn/Allbwn FT_fh –

N2 P4 R1

PG1

Mewnbwn/Allbwn FT_vh –

M11 – N12

VDD

–

N1 R2 T2

PE6

Mewnbwn/Allbwn FT_vh –

P1 P1 T3 PH0-OSC_IN Mewnbwn/Allbwn FT

–

G9 U1 N11

VSS

–

P2 P2 U2 PH1-OSC_OUT Mewnbwn/Allbwn FT

–

R2 T2 R3

PH3

Mewnbwn/Allbwn FT_fh –

M5 L5 U3 VSS_ANA S

–

TIM17_CH1, UART7_TX (cychwyn),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Parch 5

STM32MP133C/F

Pinout, disgrifiad o'r pin a swyddogaethau amgen

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

L5 U2 W1

PG3

Mewnbwn/Allbwn FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

R1 U3 V3

PG2

Mewnbwn/Allbwn FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

Mewnbwn/Allbwn FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

–

G10 E8 T1

VSS

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

Mewnbwn/Allbwn FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

CYF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

Mewnbwn/Allbwn FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_YMLAEN O FT

–

T2 N5 Y1

PA11

Mewnbwn/Allbwn FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

Mewnbwn/Allbwn FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
METHU CYCHWYN –
–

DS13875 Parch 5

59/219
97

Pinout, disgrifiad o'r pin a swyddogaethau amgen

STM32MP133C/F

Rhif Pin

Tabl 7. Diffiniadau pêl STM32MP133C/F (parhad)

Swyddogaethau pêl

Enw pin (swyddogaeth ar ôl
ail gychwyn)

Swyddogaethau bob yn ail

Swyddogaethau ychwanegol

LFBGA289 TFBGA289 TFBGA320
Strwythur Mewnbwn/Allbwn math pin
Nodiadau

P4 U4

PF14(JTCK/SW CLK)

I/O

(2)

U3 L7 Y3

PA0

Mewnbwn/Allbwn FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

Mewnbwn/Allbwn FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 -

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

–

Mewnbwn/Allbwn FT_a

Mewnbwn/Allbwn FT_a Mewnbwn/Allbwn FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

Mewnbwn/Allbwn FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

Mewnbwn/Allbwn FT_vha –

VREF+

–

VDDA

–

VREF-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Parch 5

STM3

Dogfennau / Adnoddau

STMicroelectronics STM32MP133C F 32-bit Braich Cortex-A7 1GHz MPU [pdfCanllaw Defnyddiwr
STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Cyfeiriadau

Llawlyfr Defnyddiwr

STMicroelectronics STM32MP133C F 32-bit Braich Cortex-A7 1GHz MPU

Manylebau

Is-system Arm Cortex-A7

Atgofion

Rheolwr DDR

Cwestiynau Cyffredin

Dogfennau / Adnoddau

Cyfeiriadau

Gadael sylw

Canslo ateb