STMicroelectronics STM32MP133C F 32-bitni Arm Cortex-A7 1GHz MPU

Tehnički podaci

• Jezgra: Arm Cortex-A7
• Memorije: Vanjski SDRAM, Ugrađeni SRAM
• Sabirnica podataka: 16-bitno paralelno sučelje
• Sigurnost/Zaštita: Resetiranje i upravljanje napajanjem, LPLV-Stop2, Stanje pripravnosti
• Paket: LFBGA, TFBGA s minimalnim korakom od 0.5 mm
• Upravljanje satom
• Ulaz/izlaz opće namjene
• Matrica međusobnog povezivanja
• 4 DMA kontrolera
• Komunikacijski periferni uređaji: do 29
• Analogne periferije: 6
• Tajmeri: Do 24, Nadzorni psi: 2
• Hardversko ubrzanje
• Način otklanjanja pogrešaka
• Osigurači: 3072-bitni uključujući jedinstveni ID i HUK za AES 256 ključeve
• Sukladno ECOPACK2

Podsustav Arm Cortex-A7

Podsustav Arm Cortex-A7 mikrokontrolera STM32MP133C/F pruža…

Sjećanja

Uređaj uključuje vanjski SDRAM i ugrađeni SRAM za pohranu podataka…

DDR kontroler

DDR3/DDR3L/LPDDR2/LPDDR3 kontroler upravlja pristupom memoriji…

Upravljanje napajanjem
Shema napajanja i nadzornik osiguravaju stabilnu isporuku energije…

Upravljanje satom
RCC se bavi distribucijom i konfiguracijama takta…

Općenamjenski ulazno/izlazni portovi (GPIO)
GPIO-i pružaju mogućnosti sučelja za vanjske uređaje…

TrustZone kontroler zaštite
ETZPC poboljšava sigurnost sustava upravljanjem pravima pristupa…

Matrica međusobne povezanosti sabirnice
Matrica olakšava prijenos podataka između različitih modula…

FAQ

P: Koji je maksimalni broj podržanih komunikacijskih perifernih uređaja?
A: STM32MP133C/F podržava do 29 komunikacijskih perifernih uređaja.

P: Koliko je analognih perifernih uređaja dostupno?
A: Uređaj nudi 6 analognih perifernih uređaja za različite analogne funkcije.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 do 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timera, audio, kripto i napredna sigurnost
Datasheet – proizvodni podaci

Značajke
Uključuje ST najsuvremeniju patentiranu tehnologiju
Jezgra
· 32-bitna Arm® Cortex®-A7 L1 32-Kbajt I / 32-Kbajt D 128-Kbajt ujedinjene predmemorije razine 2 Arm® NEONTM i Arm® TrustZone®

Sjećanja
· Vanjska DDR memorija do 1 GB do LPDDR2/LPDDR3-1066 16-bita do DDR3/DDR3L-1066 16-bita
· 168 Kbajta internog SRAM-a: 128 Kbajta AXI SYSRAM-a + 32 Kbajta AHB SRAM-a i 8 Kbajta SRAM-a u domeni za sigurnosnu kopiju
· Dvostruko Quad-SPI memorijsko sučelje · Fleksibilan kontroler vanjske memorije s do
16-bitna podatkovna sabirnica: paralelno sučelje za spajanje vanjskih integriranih krugova i SLC NAND memorija s do 8-bitnim ECC-om
Sigurnost/zaštita
· Sigurno pokretanje, TrustZone® periferni uređaji, 12 xtamppinovi uključujući 5 aktivnih pinovaampers
· Temperatura, volumentage, frekvencija i praćenje od 32 kHz
Resetiranje i upravljanje napajanjem
· Napajanje od 1.71 V do 3.6 VI/O (5 V-tolerantnih I/O) · POR, PDR, PVD i BOR · LDO-ovi na čipu (USB 1.8 V, 1.1 V) · Rezervni regulator (~0.9 V) · Interni temperaturni senzori · Načini rada s niskom potrošnjom energije: Spavanje, Zaustavljanje, LPLV-Zaustavljanje,
LPLV-Stop2 i stanje pripravnosti

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Razmak 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
minimalni korak 0.5 mm

· Zadržavanje DDR-a u stanju pripravnosti · Kontrole za PMIC prateći čip

Upravljanje satom
· Interni oscilatori: 64 MHz HSI oscilator, 4 MHz CSI oscilator, 32 kHz LSI oscilator
· Vanjski oscilatori: 8-48 MHz HSE oscilator, 32.768 kHz LSE oscilator
· 4 × PLL-ovi s frakcijskim načinom rada

Ulazi/izlazi opće namjene
· Do 135 sigurnih I/O portova s ​​mogućnošću prekida
· Do 6 buđenja

Matrica međusobnog povezivanja
· 2 matrice sabirnice 64-bitna Arm® AMBA® AXI međusobna veza, do 266 MHz 32-bitna Arm® AMBA® AHB međusobna veza, do 209 MHz

4 DMA kontrolera za rasterećenje CPU-a
· Ukupno 56 fizičkih kanala
· 1 x brzi glavni kontroler izravnog pristupa memoriji opće namjene (MDMA)
· 3 × DMA s dva porta s FIFO i mogućnostima usmjerivača zahtjeva za optimalno upravljanje perifernim uređajima

rujna 2024
Ovo su informacije o proizvodu u punoj proizvodnji.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Do 29 komunikacijske periferije
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816 sučelje, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, uključujući 4 s punim dupleksom
Točnost I2S audio klase putem internog audio PLL-a ili vanjskog takta (+2 QUADSPI + 4 s USART-om) · 2 × SAI (stereo audio: I2S, PDM, SPDIF Tx) · SPDIF Rx s 4 ulaza · 2 × SDMMC do 8 bita (SD/e·MMCTM/SDIO) · 2 × CAN kontrolera koji podržavaju CAN FD protokol · 2 × USB 2.0 brzi host ili 1 × USB 2.0 brzi host

+ 1 × USB 2.0 velike brzine OTG istovremeno · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardver, MII/RMII/RGMII
6 analognih perifernih uređaja
· 2 × ADC-a s maksimalnom rezolucijom od 12 bita do 5 Msps
· 1 x temperaturni senzor · 1 x digitalni filter za sigma-delta modulator
(DFSDM) s 4 kanala i 2 filtra · Interna ili eksterna ADC referenca VREF+
Do 24 mjerača vremena i 2 psa čuvara
· 2 × 32-bitna timera s do 4 IC/OC/PWM ili brojačem impulsa i ulazom kvadraturnog (inkrementalnog) enkodera
· 2 × 16-bitna napredna timera · 10 × 16-bitna timera opće namjene (uključujući
2 osnovna timera bez PWM-a) · 5 × 16-bitnih timera niske potrošnje energije · Sigurni RTC s točnošću ispod sekunde i
hardverski kalendar · 4 Cortex®-A7 sistemska timera (sigurna,
nesigurni, virtualni, hipervizor) · 2 × neovisna nadzorna sustava
Hardversko ubrzanje
· AES 128, 192, 256 DES/TDES

2 (neovisno, neovisno osigurano) 5 (2 osigurana) 4 5 (3 osigurana)
4 + 4 (uključujući 2 osigurana USART-a), neki mogu biti izvor za pokretanje
2 (do 4 audio kanala), s I2S master/slave uređajem, PCM ulazom, SPDIF-TX 2 porta
Ugrađeni HSPHY s BCD-om Ugrađeni HS PHY s BCD-om (zaštićen), može biti izvor pokretanja
2 × HS dijeljeno između Hosta i OTG-a 4 ulaza

2 (1 × TTCAN), kalibracija takta, 10 Kbyte dijeljeni međuspremnik 2 (8 + 8 bita) (zaštitno), e·MMC ili SD mogu biti izvor za pokretanje 2 opcionalna neovisna napajanja za sučelja SD kartica
1 (dvostruki-četverostruki) (zaštićeni), može biti izvor pokretanja

–
–
Čizma
–
Čizma
Čizma Čizma
(1)

Paralelni adresni/podatni 8/16-bitni FMC Paralelni AD-mux 8/16-bitni
NAND 8/16-bitna 10/100M/Gigabit Ethernet DMA kriptografija
Hash Pravi generator slučajnih brojeva Osigurači (jednokratno programabilni)

4 × CS, do 4 × 64 Mbyte
Da, 2× CS, SLC, BCH4/8, može biti izvor pokretanja 2 x (MII, RMI, RGMII) s PTP-om i EEE-om (zaštićeno)
3 instance (1 sigurna), 33-kanalni MDMA PKA (s DPA zaštitom), DES, TDES, AES (s DPA zaštitom)
(sve se može osigurati) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(zaštićeno) True-RNG (zaštićeno) 3072 efektivna bita (zaštićeno, 1280 bitova dostupno korisniku)

–
Čizma –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Opis

Tablica 1. Značajke i broj perifernih uređaja STM32MP133C/F (nastavak)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Razno

Značajke

LFBGA289

TFBGA289

TFBGA320

GPIO-i s prekidom (ukupan broj)

135 (2)

Osigurljivi GPIO-i Pinovi za buđenje

Sve
6

Tamper pinovi (aktivni tampovaj)

12 (5)

DFSDM Sinkronizirani ADC do 12 bita

4 ulazna kanala s 2 filtera

–

2(3) (do 5 Msps na 12-bitnom svakom) (zaštitno)

ADC1: 19 kanala uključujući 1x interni, 18 kanala dostupno za

Ukupno 12-bitnih ADC kanala (4)

korisnik uključujući 8x diferencijal

–

ADC2: 18 kanala uključujući 6x interni, 12 kanala dostupno za

korisnik uključujući 6x diferencijal

Ulazni pin internog ADC-a VREF VREF+

Ulaz 1.65 V, 1.8 V, 2.048 V, 2.5 V ili VREF+ –
Da

1. QUADSPI se može pokrenuti ili s namjenskih GPIO-a ili pomoću nekih FMC Nand8 GPIO-a za pokretanje (PD4, PD1, PD5, PE9, PD11, PD15 (vidi Tablicu 7: Definicije kuglica STM32MP133C/F).
2. Ovaj ukupni broj GPIO-a uključuje četiri JTAG GPIO-i i tri BOOT GPIO-a s ograničenom upotrebom (mogu se sukobiti s vezom vanjskog uređaja tijekom skeniranja granica ili pokretanja).
3. Kada se koriste oba ADC-a, takt jezgre trebao bi biti isti za oba ADC-a i ugrađeni preddjelitelji ADC-a ne mogu se koristiti.
4. Osim toga, postoje i interni kanali: – Interni kanal ADC1: VREFINT – Interni kanali ADC2: temperatura, interni volumentage-referenca, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Opis 18/219

STM32MP133C/F

Slika 1. Blok dijagram STM32MP133C/F

IC pribor

@VDDA

HSI

AXIM: Arm 64-bitni AXI interkonektor (266 MHz) T

@VDDCPU

GIC

T

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32 tisuće dinarskih dolara

32 tisuće indijskih dolara

CNT (timer) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asinkrono

128 bita

TT

CSI

LSI

Vrijeme otklanjanja pogrešakaamp

generator TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (bez GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCONTROL 58
LPDDR2/3, DDR3/3L

asinkrono

T

KRIPT

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (dualni) T

37

16b

FMC

T

CRC

T

DLYBSD1

(SDMMC1 DLY kontrola)

T

DLYBSD2

(SDMMC2 DLY kontrola)

T

DLYBQS

(QUADSPI DLY kontrola)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS domaćin)

PLLUSB

FIFO

T

PCA

FIFO

T MDMA 32 kanala

AXIMC TT

17 16b Priključak za praćenje

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

OTP osigurači

@VDDA

2

RTC / AWU

T

12

TAMP / Sigurnosne kopije T

@VBAT

2

LSE (32 kHz XTAL)

T

Vremenski raspored sustava STGENC

generacija

STGENR

USBPHYC
(USB 2 x PHY kontrola)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

BOOT klinovi

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4-kanalni DFSDM

Međuspremnik 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asinkroni AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 toka
DMAMUX1
DMA2
8 toka

DMAMUX2

DMA3
8 toka

T

PMB (monitor procesa)
DTS (digitalni temperaturni senzor)

Voltage regulatori

@VDDA

Nadzor opskrbe

FIFO

FIFO

FIFO

Matrica 2×2
AHB2APB

64 bita AXI

64-bitni AXI master

32 bita AHB 32 bita AHB glavni

32-bitni APB

T TrustZone sigurnosna zaštita

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-bitna multi-AHB sabirnička matrica (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T SNAGA

9

T

EXTI

16ext

176

T

USBO

(OTG srednja škola)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Pametna kartica IrDA

5

T

USART2

Pametna kartica IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filter Filter Filter

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

VRIJEME2 VRIJEME3 VRIJEME4

32b

5

16b

5

16b

5

VRIJEME5 VRIJEME6 VRIJEME7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Pametna kartica IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filter Filter

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Pametna kartica IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Funkcionalno prekoview

Funkcionalno prekoview

3.1
3.1.1
3.1.2

Podsustav Arm Cortex-A7
Značajke
· ARMv7-A arhitektura · 32-Kbajtna L1 predmemorija instrukcija · 32-Kbajtna L1 predmemorija podataka · 128-Kbajtna predmemorija razine 2 · Skup instrukcija Arm + Thumb®-2 · Sigurnosna tehnologija Arm TrustZone · Napredni SIMD Arm NEON · Proširenja DSP-a i SIMD-a · VFPv4 računanje s pomičnim zarezom · Podrška za virtualizaciju hardvera · Ugrađeni modul za praćenje (ETM) · Integrirani generički kontroler prekida (GIC) sa 160 dijeljenih perifernih prekida · Integrirani generički timer (CNT)
Nadview
Cortex-A7 procesor je vrlo energetski učinkovit aplikacijski procesor dizajniran za pružanje bogatih performansi u vrhunskim nosivim uređajima i drugim ugrađenim i potrošačkim aplikacijama niske potrošnje. Pruža do 20% veće performanse u jednom threadu od Cortex-A5 i pruža slične performanse kao Cortex-A9.
Cortex-A7 uključuje sve značajke visokoučinkovitih procesora Cortex-A15 i CortexA17, uključujući podršku za virtualizaciju u hardveru, NEON i 128-bitno AMBA 4 AXI sučelje sabirnice.
Procesor Cortex-A7 temelji se na energetski učinkovitom 8-s procesorutagcjevovod procesora Cortex-A5. Također ima koristi od integrirane L2 predmemorije dizajnirane za nisku potrošnju energije, s nižim latencijama transakcija i poboljšanom OS podrškom za održavanje predmemorije. Uz to, tu je poboljšano predviđanje grananja i poboljšane performanse memorijskog sustava, s 64-bitnom putanjom učitavanja, 128-bitnim AMBA 4 AXI sabirnicama i povećanom veličinom TLB-a (256 unosa, u odnosu na 128 unosa za Cortex-A9 i Cortex-A5), povećavajući performanse za velika opterećenja kao što su web pregledavanje.
Tehnologija Thumb-2
Pruža vrhunske performanse tradicionalnog Arm koda, a istovremeno smanjuje potrebu za memorijom za pohranu instrukcija do 30%.
TrustZone tehnologija
Osigurava pouzdanu implementaciju sigurnosnih aplikacija, od upravljanja digitalnim pravima do elektroničkog plaćanja. Široka podrška tehnoloških i industrijskih partnera.

DS13875 Rev 5

19/219
48

Funkcionalno prekoview

STM32MP133C/F

NEON
NEON tehnologija može ubrzati multimedijske i algoritme za obradu signala kao što su kodiranje/dekodiranje videa, 2D/3D grafika, igre, obrada zvuka i govora, obrada slika, telefonija i sinteza zvuka. Cortex-A7 pruža mehanizam koji nudi i performanse i funkcionalnost Cortex-A7 jedinice s pomičnim zarezom (FPU) i implementaciju NEON naprednog SIMD skupa instrukcija za daljnje ubrzanje funkcija obrade medija i signala. NEON proširuje Cortex-A7 FPU procesora kako bi osigurao quad-MAC i dodatni 64-bitni i 128-bitni skup registara koji podržava bogat skup SIMD operacija nad 8-, 16- i 32-bitnim cjelobrojnim i 32-bitnim količinama podataka s pomičnim zarezom.
Virtualizacija hardvera
Visoko učinkovita hardverska podrška za upravljanje podacima i arbitražu, pri čemu više softverskih okruženja i njihovih aplikacija može istovremeno pristupiti mogućnostima sustava. To omogućuje realizaciju robusnih uređaja s virtualnim okruženjima koja su dobro izolirana jedno od drugoga.
Optimizirane L1 predmemorije
L1 predmemorije optimizirane za performanse i snagu kombiniraju tehnike minimalne latencije pristupa kako bi se maksimizirale performanse i smanjila potrošnja energije.
Integrirani L2 kontroler predmemorije
Omogućuje pristup predmemoriranoj memoriji s niskom latencijom i velikom propusnošću na visokim frekvencijama ili smanjuje potrošnju energije povezanu s pristupom memoriji izvan čipa.
Cortex-A7 jedinica s pomičnim zarezom (FPU)
FPU pruža visokoučinkovite instrukcije s pomičnim zarezom jednostruke i dvostruke preciznosti kompatibilne s Arm VFPv4 arhitekturom koja je softverski kompatibilna s prethodnim generacijama Arm koprocesora s pomičnim zarezom.
Snoop upravljačka jedinica (SCU)
SCU je odgovoran za upravljanje međusobnim povezivanjem, arbitražom, komunikacijom, prijenosom između predmemorije i sistemske memorije, koherencijom predmemorije i drugim mogućnostima procesora.
Ova koherentnost sustava također smanjuje složenost softvera uključenu u održavanje koherentnosti softvera unutar svakog upravljačkog programa OS-a.
Generički kontroler prekida (GIC)
Implementacijom standardiziranog i arhitekturiranog kontrolera prekida, GIC pruža bogat i fleksibilan pristup međuprocesorskoj komunikaciji te usmjeravanju i određivanju prioriteta sistemskih prekida.
Podržava do 192 neovisna prekida, pod softverskom kontrolom, s hardverskim prioritetom i usmjerava se između operacijskog sustava i TrustZone sloja za upravljanje softverom.
Ova fleksibilnost usmjeravanja i podrška za virtualizaciju prekida u operativnom sustavu pruža jednu od ključnih značajki potrebnih za poboljšanje mogućnosti rješenja koje koristi hipervizor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.2
3.2.1
3.2.2

Sjećanja
Vanjski SDRAM
Uređaji STM32MP133C/F imaju ugrađeni kontroler za vanjski SDRAM koji podržava sljedeće: · LPDDR2 ili LPDDR3, 16-bitni podaci, do 1 GB, takt do 533 MHz · DDR3 ili DDR3L, 16-bitni podaci, do 1 GB, takt do 533 MHz
Ugrađeni SRAM
Svi uređaji imaju: · SYSRAM: 128 Kbajta (s programabilnom veličinom sigurne zone) · AHB SRAM: 32 Kbajta (zaštićeno) · BKPSRAM (rezervna SRAM memorija): 8 Kbajta
Sadržaj ovog područja zaštićen je od mogućih neželjenih pisanja i može se zadržati u Standby ili VBAT načinu rada. BKPSRAM se može definirati (u ETZPC-u) kao dostupan samo sigurnom softveru.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3 kontroler (DDRCTRL)

DDRCTRL u kombinaciji s DDRPHYC pruža cjelovito rješenje memorijskog sučelja za DDR memorijski podsustav. · Jedno 64-bitno AMBA sučelje s 4 AXI porta (XPI) · AXI takt asinkroni s kontrolerom · DDR memorijski šifrirani mehanizam (DDRMCE) s AES-128 DDR zapisivanjem u hodu
šifriranje/dešifriranje čitanja. · Podržani standardi:
JEDEC DDR3 SDRAM specifikacija, JESD79-3E za DDR3/3L sa 16-bitnim sučeljem
JEDEC LPDDR2 SDRAM specifikacija, JESD209-2E za LPDDR2 sa 16-bitnim sučeljem
JEDEC LPDDR3 SDRAM specifikacija, JESD209-3B za LPDDR3 sa 16-bitnim sučeljem
· Napredni planer i generator SDRAM naredbi · Programabilna puna širina podataka (16-bitna) ili polovična širina podataka (8-bitna) · Napredna podrška za QoS s tri klase prometa pri čitanju i dvije klase prometa pri pisanju · Opcije za izbjegavanje nedostatka prometa nižeg prioriteta · Zajamčena koherentnost za pisanje nakon čitanja (WAR) i čitanje nakon pisanja (RAW) pri
AXI portovi · Programabilna podrška za opcije duljine bursta (4, 8, 16) · Kombiniranje pisanja kako bi se omogućilo kombiniranje više pisanja na istu adresu u
jedno pisanje · Konfiguracija jednog ranga

DS13875 Rev 5

21/219
48

Funkcionalno prekoview

STM32MP133C/F

· Podrška za automatski ulazak i izlazak iz SDRAM-a zbog nedostatka dolaska transakcije tijekom programabilnog vremena
· Podrška za automatski ulazak i izlazak zaustavljanja sata (LPDDR2/3) zbog nedostatka dolaska transakcije
· Podrška za automatski rad u načinu rada s niskom potrošnjom energije uzrokovan nedostatkom dolaska transakcije tijekom programabilnog vremena putem hardverskog sučelja za nisku potrošnju energije
· Programabilna politika straničenja · Podrška za automatski ili softverski kontrolirani ulaz i izlaz s automatskim osvježavanjem · Podrška za ulaz i izlaz nakon dubokog isključivanja pod softverskom kontrolom (LPDDR2 i
LPDDR3) · Podrška za eksplicitna ažuriranja registara SDRAM načina rada pod softverskom kontrolom · Fleksibilna logika mapiranja adresa koja omogućuje mapiranje retka, stupca, specifično za aplikaciju,
banke bitova · Opcije kontrole osvježavanja koje odabire korisnik · Blok povezan s DDRPERFM-om za pomoć pri praćenju i podešavanju performansi
DDRCTRL i DDRPHYC mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.
Glavne značajke DDRMCE-a (DDR memorijskog šifrirnog mehanizma) navedene su u nastavku: · AXI sučelja master/slave sistemske sabirnice (64-bitna) · Ugrađeno šifriranje (za pisanje) i dešifriranje (za čitanje), temeljeno na ugrađenom vatrozidu
programiranje · Dva načina šifriranja po regiji (maksimalno jedna regija): bez šifriranja (zaobilazni način),
način blokovne šifre · Početak i kraj regija definiranih s granulacijom od 64 Kbajta · Zadano filtriranje (regija 0): bilo koji odobren pristup · Filtriranje pristupa regiji: nijedno
Podržana blokovska šifra: AES Podržani način ulančavanja · Blok način s AES šifrom kompatibilan je s ECB načinom rada navedenim u NIST FIPS publikaciji 197 napredni standard šifriranja (AES), s pridruženom funkcijom derivacije ključa temeljenom na Keccak-400 algoritmu objavljenom na https://keccak.team weblokacija. · Jedan set registara glavnog ključa koji se mogu samo zapisivati ​​i zaključavati · AHB konfiguracijski port, svjestan privilegija

22/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.4

TrustZone kontroler adresnog prostora za DDR (TZC)

TZC se koristi za filtriranje pristupa čitanja/pisanja DDR kontroleru prema TrustZone pravima i prema nezaštićenom glavnom uređaju (NSAID) na do devet programabilnih regija: · Konfiguracija podržana samo pouzdanim softverom · Jedna filterska jedinica · Devet regija:
Regija 0 je uvijek omogućena i pokriva cijeli raspon adresa. Regije od 1 do 8 imaju programabilnu osnovnu/krajnju adresu i mogu se dodijeliti
bilo koji jedan ili oba filtera. · Sigurna i nesigurna dopuštenja pristupa programirana po regiji · Nesigurni pristupi filtrirani prema NSAID-u · Regije kontrolirane istim filterom ne smiju se preklapati · Načini kvara s pogreškom i/ili prekidom · Sposobnost prihvaćanja = 256 · Logika čuvara vrata za omogućavanje i onemogućavanje svakog filtera · Špekulativni pristupi

DS13875 Rev 5

23/219
48

Funkcionalno prekoview

STM32MP133C/F

3.5

Načini pokretanja

Prilikom pokretanja, izvor pokretanja koji koristi interni ROM za podizanje sustava odabire se pomoću BOOT pina i OTP bajtova.

Tablica 2. Načini pokretanja

BOOT2 BOOT1 BOOT0 Početni način pokretanja

Komentari

Čekanje dolazne veze na:

0

0

0

UART i USB (1)

USART3/6 i UART4/5/7/8 na zadanim pinovima

USB uređaj velike brzine na OTG_HS_DP/DM pinovima (2)

0

0

1 Serijski NOR bljesak (3) Serijski NOR bljesak na QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC na SDMMC2 (zadano)(5)(6)

0

1

1

NAND flash memorija (3)

SLC NAND flash memorija na FMC-u

1

0

0

Razvojno pokretanje (bez pokretanja s flash memorije)

Koristi se za dobivanje pristupa za otklanjanje pogrešaka bez pokretanja s flash memorije (4)

1

0

1

SD kartica (3)

SD kartica na SDMMC1 (zadano)(5)(6)

Čekanje dolazne veze na:

1

1

0 UART i USB(1)(3) USART3/6 i UART4/5/7/8 na zadanim pinovima

USB uređaj velike brzine na OTG_HS_DP/DM pinovima (2)

1

1

1 Serijska NAND flash memorija (3) Serijska NAND flash memorija na QUADSPI-ju (5)

1. Može se onemogućiti postavkama OTP-a. 2. USB zahtijeva HSE takt/kristal (pogledajte AN5474 za podržane frekvencije sa i bez postavki OTP-a). 3. Izvor pokretanja može se promijeniti postavkama OTP-a (npr.amppočetno pokretanje na SD kartici, zatim e·MMC s OTP postavkama). 4. Jezgra Cortex®-A7 u beskonačnoj petlji s preklopnim PA13. 5. Zadani pinovi mogu se promijeniti pomoću OTP-a. 6. Alternativno, OTP može odabrati drugo SDMMC sučelje osim ovog zadanog.

Iako se niskorazinsko pokretanje vrši pomoću internih taktova, softverski paketi koje isporučuje ST, kao i glavna vanjska sučelja poput DDR-a, USB-a (ali ne ograničavajući se na njih), zahtijevaju spajanje kristala ili vanjskog oscilatora na HSE pinove.
Pogledajte RM0475 „STM32MP13xx napredni Arm®-bazirani 32-bitni MPU-ovi“ ili AN5474 „Početak razvoja hardvera za STM32MP13xx linije“ za ograničenja i preporuke u vezi s povezivanjem HSE pinova i podržanim frekvencijama.

24/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.6

Upravljanje napajanjem

3.6.1
Oprez:

Shema napajanja
· VDD je glavni izvor napajanja za I/O i unutarnji dio koji se napaja tijekom stanja pripravnosti. Korisni volumentagRaspon je od 1.71 V do 3.6 V (tipično 1.8 V, 2.5 V, 3.0 V ili 3.3 V)
VDD_PLL i VDD_ANA moraju biti zvjezdasto spojeni na VDD. · VDDCPU je dio namjenskog volumena za Cortex-A7 CPU.tage ponuda, čija vrijednost ovisi o
željena frekvencija CPU-a. 1.22 V do 1.38 V u načinu rada. VDD mora biti prisutan prije VDDDCPU. · VDDCORE je glavni digitalni napontage i obično se isključuje tijekom stanja pripravnosti. VoltagRaspon je od 1.21 V do 1.29 V u načinu rada. VDD mora biti prisutan prije VDDCORE. · Pin VBAT može se spojiti na vanjsku bateriju (1.6 V < VBAT < 3.6 V). Ako se ne koristi vanjska baterija, ovaj pin mora biti spojen na VDD. · VDDA je analogni (ADC/VREF), napon napajanjatage (1.62 V do 3.6 V). Korištenje internog VREF+ zahtijeva VDDA jednak ili veći od VREF+ + 0.3 V. · Pin VDDA1V8_REG je izlaz internog regulatora, interno spojen na USB PHY i USB PLL. Interni regulator VDDA1V8_REG je omogućen prema zadanim postavkama i može se kontrolirati softverom. Uvijek je isključen tijekom stanja pripravnosti.
Specifični BYPASS_REG1V8 pin nikada ne smije biti ostavljen nepromjenjivim. Mora biti spojen ili na VSS ili na VDD za aktiviranje ili deaktiviranje voltaže.tage regulator. Kada je VDD = 1.8 V, treba postaviti BYPASS_REG1V8. · VDDA1V1_REG pin je izlaz internog regulatora, interno spojen na USB PHY. Interni VDDA1V1_REG regulator je omogućen prema zadanim postavkama i može se kontrolirati softverom. Uvijek je isključen tijekom stanja pripravnosti.
· VDD3V3_USBHS je USB napajanje velike brzine. Vol.tagRaspon je od 3.07 V do 3.6 V.
VDD3V3_USBHS ne smije biti prisutan osim ako nije prisutan VDDA1V8_REG, inače može doći do trajnog oštećenja STM32MP133C/F. To se mora osigurati PMIC rangiranjem ili vanjskom komponentom u slučaju implementacije napajanja diskretnim komponentama.
· VDDSD1 i VDDSD2 su SDMMC1 i SDMMC2 SD kartice za napajanje koje podržavaju ultra brzi način rada.
· VDDQ_DDR je DDR IO napajanje. 1.425 V do 1.575 V za povezivanje DDR3 memorija (tipično 1.5 V)
1.283 V do 1.45 V za povezivanje DDR3L memorija (tipično 1.35 V)
1.14 V do 1.3 V za povezivanje LPDDR2 ili LPDDR3 memorija (tipično 1.2 V)
Tijekom faza uključivanja i isključivanja napajanja, moraju se poštivati ​​sljedeći zahtjevi slijeda napajanja:
· Kada je VDD ispod 1 V, ostala napajanja (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) moraju ostati ispod VDD + 300 mV.
· Kada je VDD iznad 1 V, sva su napajanja neovisna.
Tijekom faze isključenja napajanja, VDD može privremeno postati niži od ostalih izvora napajanja samo ako energija koja se dovodi do STM32MP133C/F ostane ispod 1 mJ. To omogućuje pražnjenje vanjskih kondenzatora za razdvajanje s različitim vremenskim konstantama tijekom prijelazne faze isključenja napajanja.

DS13875 Rev 5

25/219
48

Funkcionalno prekoview
V 3.6
VBOR0 1

Slika 2. Slijed uključivanja/isključivanja

STM32MP133C/F

VDDX(1) VDD

3.6.2
Napomena: 26/219

0.3

Snaga na

Način rada

Nema struje

vrijeme

Nevažeće područje opskrbe

VDDX < VDD + 300 mV

VDDX neovisan o VDD

MSv47490V1

1. VDDX se odnosi na bilo koje napajanje između VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Nadzornik napajanja

Uređaji imaju integrirani sklop za resetiranje pri uključivanju (POR)/resetiranje pri isključenju (PDR) povezan sa sklopom za resetiranje pri smanjenju napona (BOR):
· Resetiranje pri uključivanju (POR)
POR nadzornik prati napajanje VDD-a i uspoređuje ga s fiksnim pragom. Uređaji ostaju u načinu resetiranja kada je VDD ispod ovog praga, · Resetiranje pri isključenju napajanja (PDR)
PDR nadzornik prati napajanje VDD-a. Resetiranje se generira kada VDD padne ispod fiksnog praga.
· Resetiranje zbog pada struje (BOR)
BOR nadzornik prati napajanje VDD-a. Tri BOR praga (od 2.1 do 2.7 V) mogu se konfigurirati putem opcijskih bajtova. Resetiranje se generira kada VDD padne ispod ovog praga.
· Resetiranje pri uključivanju VDDCORE (POR_VDDCORE) Nadzornik POR_VDDCORE prati napajanje VDDCORE-a i uspoređuje ga s fiksnim pragom. Domena VDDCORE ostaje u načinu resetiranja kada je VDDCORE ispod ovog praga.
· Resetiranje pri isključenju napajanja VDDCORE (PDR_VDDCORE) Nadzornik PDR_VDDCORE prati napajanje VDDCORE-a. Resetiranje domene VDDCORE generira se kada VDDCORE padne ispod fiksnog praga.
· Resetiranje pri uključivanju VDDCPU-a (POR_VDDCPU) Nadzornik POR_VDDCPU-a prati napajanje VDDCPU-a i uspoređuje ga s fiksnim pragom. Domena VDDCPU-a ostaje u načinu resetiranja kada je VDDCORE ispod ovog praga.
Pin PDR_ON je rezerviran za proizvodna ispitivanja STMicroelectronicsa i uvijek mora biti spojen na VDD u aplikaciji.

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.7

Strategija male snage

Postoji nekoliko načina za smanjenje potrošnje energije na STM32MP133C/F: · Smanjenje dinamičke potrošnje energije usporavanjem takta CPU-a i/ili
taktovi matrice sabirnice i/ili upravljanje pojedinačnim perifernim taktovima. · Uštedite potrošnju energije kada je CPU u MIROVANJU odabirom između dostupnih niskofrekventnih
načini napajanja prema potrebama korisničke aplikacije. To omogućuje postizanje najboljeg kompromisa između kratkog vremena pokretanja, niske potrošnje energije, kao i dostupnih izvora buđenja. · Koristite DVFS (dinamička glasnoćatag(i skaliranje frekvencije) radne točke koje izravno kontroliraju frekvenciju takta CPU-a kao i izlazno napajanje VDDCPU-a.
Načini rada omogućuju kontrolu distribucije takta različitim dijelovima sustava i snage sustava. Način rada sustava pokreće MPU podsustav.
Načini rada MPU podsustava s niskom potrošnjom energije navedeni su u nastavku: · CSleep: Taktovi CPU-a su zaustavljeni, a takt perifernih uređaja radi kao
prethodno postavljeno u RCC-u (resetiranje i kontroler takta). · CStop: Taktovi perifernih jedinica CPU-a su zaustavljeni. · CStandby: VDDCPU ISKLJUČENO
CPU ulazi u načine rada niske potrošnje CSleep i CStop prilikom izvršavanja instrukcija WFI (čekanje prekida) ili WFE (čekanje događaja).
Dostupni načini rada sustava su sljedeći: · Rad (sustav u punom kapacitetu, VDDCORE, VDDCORE i taktovi UKLJUČENI) · Zaustavljanje (taktovi ISKLJUČENI) · LP-Zaustavljanje (taktovi ISKLJUČENI) · LPLV-Zaustavljanje (taktovi ISKLJUČENI, razina napajanja VDDCORE i VDDCPU može biti smanjena) · LPLV-Zaustavljanje2 (VDDCPU ISKLJUČEN, VDDCORE snižen i taktovi ISKLJUČENI) · Pripravnost (VDDCPU, VDDCORE i taktovi ISKLJUČENI)

Tablica 3. Način napajanja sustava u odnosu na CPU

Način napajanja sustava

CPU

Način rada

CRun ili CSleep

Način zaustavljanja LP-Stop način LPLV-Stop način LPLV-Stop2 način
Način pripravnosti

Zaustavljanje ili stanje pripravnosti

3.8

Kontroler resetiranja i sata (RCC)

Kontroler takta i resetiranja upravlja generiranjem svih taktova, kao i upravljanjem taktom te kontrolom resetiranja sustava i perifernih uređaja. RCC pruža visoku fleksibilnost u izboru izvora takta i omogućuje primjenu omjera takta za poboljšanje potrošnje energije. Osim toga, na nekim komunikacijskim perifernim uređajima koji su sposobni raditi s

DS13875 Rev 5

27/219
48

Funkcionalno prekoview

STM32MP133C/F

3.8.1 3.8.2

dvije različite domene takta (ili takt sučelja sabirnice ili periferni takt jezgre), sistemska frekvencija može se mijenjati bez mijenjanja brzine prijenosa.
Upravljanje satom
Uređaji imaju ugrađena četiri interna oscilatora, dva oscilatora s vanjskim kristalom ili rezonatorom, tri interna oscilatora s brzim vremenom pokretanja i četiri PLL-a.
RCC prima sljedeće ulaze izvora takta: · Interni oscilatori:
64 MHz HSI takt (1 % točnosti) 4 MHz CSI takt 32 kHz LSI takt · Vanjski oscilatori: 8-48 MHz HSE takt 32.768 kHz LSE takt
RCC pruža četiri PLL-a: · PLL1 namijenjen taktiranju CPU-a · PLL2 koji osigurava:
taktovi za AXI-SS (uključujući mostove APB4, APB5, AHB5 i AHB6) taktovi za DDR sučelje · PLL3 koji osigurava: taktove za višeslojni AHB i matricu perifernih sabirnica (uključujući APB1,
APB2, APB3, APB6, AHB1, AHB2 i AHB4) kernelski taktovi za periferne uređaje · PLL4 namijenjen generiranju kernelskih taktova za različite periferne uređaje
Sustav se pokreće na HSI satu. Korisnička aplikacija zatim može odabrati konfiguraciju sata.
Izvori resetiranja sustava
Resetiranje pri uključivanju inicijalizira sve registre osim registra za otklanjanje pogrešaka, dijela RCC-a, dijela RTC-a i registara statusa kontrolera napajanja, kao i domenu rezervnog napajanja.
Resetiranje aplikacije generira se iz jednog od sljedećih izvora: · resetiranje s NRST signala · resetiranje s POR i PDR signala (općenito se naziva resetiranje pri uključivanju) · resetiranje s BOR signala (općenito se naziva pad napona) · resetiranje s neovisnog nadzornika 1 · resetiranje s neovisnog nadzornika 2 · resetiranje softverskog sustava s Cortex-A7 (CPU) · kvar na HSE-u, kada je aktivirana značajka sigurnosnog sustava sata
Resetiranje sustava generira se iz jednog od sljedećih izvora: · resetiranje aplikacije · resetiranje iz signala POR_VDDCORE · izlaz iz stanja pripravnosti u stanje rada

28/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

Resetiranje MPU procesora generira se iz jednog od sljedećih izvora: · resetiranje sustava · svaki put kada MPU izađe iz CStandby stanja · softversko resetiranje MPU-a iz Cortex-A7 (CPU)

3.9

Općenamjenski ulazi/izlazi (GPIO)

Svaki od GPIO pinova može se softverski konfigurirati kao izlaz (push-pull ili open-drain, sa ili bez pull-up ili pull-down), kao ulaz (sa ili bez pull-up ili pull-down) ili kao periferna alternativna funkcija. Većina GPIO pinova dijeli se s digitalnim ili analognim alternativnim funkcijama. Svi GPIO-i su sposobni za visoku struju i imaju odabir brzine za bolje upravljanje unutarnjom bukom, potrošnjom energije i elektromagnetskim emisijama.
Nakon resetiranja, svi GPIO-i su u analognom načinu rada kako bi se smanjila potrošnja energije.
Konfiguracija ulazno/izlaznih podataka može se po potrebi zaključati slijedeći određeni slijed kako bi se izbjeglo lažno pisanje u ulazno/izlazne registre.
Svi GPIO pinovi mogu se pojedinačno postaviti kao sigurni, što znači da su softverski pristupi tim GPIO-ima i pridruženim perifernim uređajima definiranim kao sigurni ograničeni na sigurni softver koji se izvršava na CPU-u.

3.10
Bilješka:

TrustZone kontroler zaštite (ETZPC)
ETZPC se koristi za konfiguriranje TrustZone sigurnosti glavnih i podređenih sabirnica s programabilnim sigurnosnim atributima (zaštitivi resursi). Na primjer: · Veličina sigurnosne regije SYSRAM-a na čipu može se programirati. · AHB i APB periferije mogu se postaviti kao sigurne ili nesigurne. · AHB SRAM može se postaviti kao sigurne ili nesigurne.
Prema zadanim postavkama, SYSRAM, AHB SRAM-ovi i osigurane periferne jedinice postavljeni su samo na siguran pristup, dakle, nisu dostupne neosiguranim glavnim uređajima kao što su DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funkcionalno prekoview

STM32MP133C/F

3.11

Matrica međusobnog povezivanja sabirnica
Uređaji imaju AXI matricu sabirnice, jednu glavnu AHB matricu sabirnice i mostove sabirnice koji omogućuju međusobno povezivanje glavnih sabirnica s podređenim sabirnicama (vidi sliku ispod, točke predstavljaju omogućene veze glavnog/podređenog uređaja).
Slika 3. Matrica sabirnice STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG od MLAHB interkonekta USBH

CPU

ETH1 ETH2

128-bitni

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Zadani podređeni AXIMC

NIC-400 AXI 64 bita 266 MHz – 10 glavnih / 10 podređenih uređaja

Od AXIM interkonekta DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Međusobna veza AHB 32 bita 209 MHz – 8 glavnih / 6 podređenih uređaja

DDRCTRL 533 MHz AHB most prema AHB6 prema MLAHB međusobno povezivanje FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB most prema AHB5 APB most prema APB5 APB most prema DBG APB
AXI 64 sinkroni glavni port AXI 64 sinkroni podređeni port AXI 64 asinkroni glavni port AXI 64 asinkroni podređeni port AHB 32 sinkroni glavni port AHB 32 sinkroni podređeni port AHB 32 asinkroni glavni port AHB 32 asinkroni podređeni port
Most prema AHB2 SRAM1 SRAM2 SRAM3 Prema AXIM međusobnom povezivanju Most prema AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.12

DMA kontroleri
Uređaji imaju sljedeće DMA module za rasterećenje aktivnosti CPU-a: · glavni izravni pristup memoriji (MDMA)
MDMA je brzi DMA kontroler koji je zadužen za sve vrste prijenosa memorije (s periferije na memoriju, s memorije na memoriju, s memorije na periferiju), bez ikakve akcije CPU-a. Ima glavno AXI sučelje. MDMA se može povezati s drugim DMA kontrolerima kako bi proširio standardne DMA mogućnosti ili može izravno upravljati perifernim DMA zahtjevima. Svaki od 32 kanala može izvoditi prijenose blokova, ponovljene prijenose blokova i prijenose povezanih popisa. MDMA se može postaviti za sigurne prijenose u sigurne memorije. · tri DMA kontrolera (nesigurni DMA1 i DMA2, plus sigurni DMA3) Svaki kontroler ima AHB s dva porta, za ukupno 16 nesigurnih i osam sigurnih DMA kanala za izvođenje prijenosa blokova temeljenih na FIFO-u.
Dvije DMAMUX jedinice multipleksiraju i usmjeravaju DMA periferne zahtjeve prema tri DMA kontrolera, s visokom fleksibilnošću, maksimizirajući broj DMA zahtjeva koji se istovremeno izvršavaju, kao i generirajući DMA zahtjeve iz okidača perifernih izlaza ili DMA događaja.
DMAMUX1 mapira DMA zahtjeve s neosiguranih perifernih uređaja na DMA1 i DMA2 kanale. DMAMUX2 mapira DMA zahtjeve sa sigurnih perifernih uređaja na DMA3 kanale.

3.13

Prošireni kontroler prekida i događaja (EXTI)
Prošireni kontroler prekida i događaja (EXTI) upravlja buđenjem CPU-a i sustava putem konfiguriranih i izravnih ulaza događaja. EXTI šalje zahtjeve za buđenje kontroli napajanja, generira zahtjev za prekid GIC-u i događaje na ulaz događaja CPU-a.
EXTI zahtjevi za buđenje omogućuju buđenje sustava iz Stop načina rada, a CPU-a iz CStop i CStandby načina rada.
Generiranje zahtjeva za prekid i zahtjeva za događaj također se može koristiti u načinu rada.
EXTI također uključuje odabir EXTI IOporta.
Svaki prekid ili događaj može se postaviti kao siguran kako bi se pristup ograničio samo na siguran softver.

3.14

Jedinica za proračun cikličke provjere redundancije (CRC)
CRC (ciklička provjera redundancije) računska jedinica koristi se za dobivanje CRC koda pomoću programabilnog polinoma.
Između ostalih primjena, tehnike temeljene na CRC-u koriste se za provjeru integriteta prijenosa podataka ili pohrane. U okviru standarda EN/IEC 60335-1, one nude način provjere integriteta flash memorije. Jedinica za izračun CRC-a pomaže u izračunavanju potpisa softvera tijekom izvođenja, koji se uspoređuje s referentnim potpisom generiranim za vrijeme povezivanja i pohranjenim na određenoj memorijskoj lokaciji.

DS13875 Rev 5

31/219
48

Funkcionalno prekoview

STM32MP133C/F

3.15

Fleksibilni memorijski kontroler (FMC)
Glavne značajke FMC kontrolera su sljedeće: · Sučelje s uređajima mapiranim u statičku memoriju, uključujući:
NOR flash memorija Statička ili pseudostatička memorija s slučajnim pristupom (SRAM, PSRAM) NAND flash memorija s 4-bitnim/8-bitnim BCH hardverskim ECC-om · 8-, 16-bitna širina podatkovne sabirnice · Neovisna kontrola odabira čipa za svaku memorijsku banku · Neovisna konfiguracija za svaku memorijsku banku · FIFO pisanja
Registri konfiguracije FMC-a mogu se osigurati.

3.16

Dvostruko Quad-SPI memorijsko sučelje (QUADSPI)
QUADSPI je specijalizirano komunikacijsko sučelje namijenjeno jednostrukim, dvostrukim ili četverostrukim SPI flash memorijama. Može raditi u bilo kojem od sljedeća tri načina rada: · Neizravni način rada: sve se operacije izvode pomoću QUADSPI registara. · Način ispitivanja statusa: registar statusa vanjske flash memorije periodički se čita i
Prekid se može generirati u slučaju postavljanja zastavice. · Način mapiranja memorije: vanjska flash memorija mapira se u adresni prostor
i sustav ga vidi kao da je riječ o internoj memoriji.
I propusnost i kapacitet mogu se udvostručiti korištenjem dual-flash načina rada, gdje se istovremeno pristupa dvjema Quad-SPI flash memorijama.
QUADSPI je povezan s blokom kašnjenja (DLYBQS) koji omogućuje podršku za frekvenciju vanjskih podataka iznad 100 MHz.
Konfiguracijski registri QUADSPI-ja mogu biti sigurni, kao i njihov blok kašnjenja.

3.17

Analogno-digitalni pretvarači (ADC1, ADC2)
Uređaji imaju ugrađena dva analogno-digitalna pretvarača, čija se rezolucija može konfigurirati na 12, 10, 8 ili 6 bita. Svaki ADC dijeli do 18 vanjskih kanala, izvodeći pretvorbe u načinu rada jednog shota ili skeniranja. U načinu rada skeniranja, automatska pretvorba se izvodi na odabranoj skupini analognih ulaza.
Oba ADC-a imaju osigurana sučelja sabirnice.
Svaki ADC može biti opslužen DMA kontrolerom, što omogućuje automatski prijenos ADC pretvorenih vrijednosti na odredišnu lokaciju bez ikakve softverske akcije.
Osim toga, funkcija analognog nadzora može precizno pratiti pretvoreni volumentage jednog, nekih ili svih odabranih kanala. Prekid se generira kada pretvorena voltage je izvan programiranih pragova.
Kako bi se sinkronizirala A/D pretvorba i timeri, ADC-ove mogu aktivirati bilo koji od timera TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 i LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.18

Senzor temperature
Uređaji ugrađuju temperaturni senzor koji generira volumentage (VTS) koji se linearno mijenja s temperaturom. Ovaj temperaturni senzor je interno spojen na ADC2_INP12 i može mjeriti temperaturu okoline uređaja u rasponu od 40 do +125 °C s preciznošću od ±2%.
Temperaturni senzor ima dobru linearnost, ali ga je potrebno kalibrirati kako bi se postigla dobra ukupna točnost mjerenja temperature. Budući da se pomak temperaturnog senzora razlikuje od čipa do čipa zbog varijacija u procesu, nekalibrirani unutarnji temperaturni senzor prikladan je za primjene koje detektiraju samo promjene temperature. Kako bi se poboljšala točnost mjerenja temperaturnog senzora, ST pojedinačno tvornički kalibrira svaki uređaj. Podaci o tvorničkoj kalibraciji temperaturnog senzora pohranjuju se od strane ST-a u OTP području, koje je dostupno samo u načinu rada za čitanje.

3.19

Digitalni temperaturni senzor (DTS)
Uređaji ugrađuju senzor temperature s frekvencijskim izlazom. DTS broji frekvenciju na temelju LSE ili PCLK kako bi pružio informacije o temperaturi.
Podržane su sljedeće funkcije: · generiranje prekida prema temperaturnom pragu · generiranje signala za buđenje prema temperaturnom pragu

3.20
Bilješka:

VBAT rad
VBAT domena napajanja sadrži RTC, rezervne registre i rezervni SRAM.
Kako bi se optimiziralo trajanje baterije, ovu domenu napajanja osigurava VDD kada je dostupan ili volumski...tage se primjenjuje na VBAT pin (kada nema napajanja VDD-a). VBAT napajanje se prebacuje kada PDR detektira da je VDD pao ispod razine PDR-a.
VoltagNapon na VBAT pinu može se osigurati vanjskom baterijom, superkondenzatorom ili izravno VDD-om. U potonjem slučaju, VBAT način rada nije funkcionalan.
VBAT operacija se aktivira kada VDD nije prisutan.
Nijedan od ovih događaja (vanjski prekidi, TAMP događaj ili RTC alarm/događaji) mogu izravno vratiti VDD napajanje i prisiliti uređaj da izađe iz VBAT operacije. Ipak, TAMP Događaji i RTC alarmi/događaji mogu se koristiti za generiranje signala vanjskom strujnom krugu (obično PMIC-u) koji može obnoviti napajanje VDD-a.

DS13875 Rev 5

33/219
48

Funkcionalno prekoview

STM32MP133C/F

3.21

Voltage-međuspremnik referenci (VREFBUF)
Uređaji ugrađuju volumentage referentni međuspremnik koji se može koristiti kao volumentagreferenca za ADC-ove, a također i volumentagreferenca za vanjske komponente putem VREF+ pina. VREFBUF može biti siguran. Interni VREFBUF podržava četiri volumenatages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Vanjski napontagReferenca se može osigurati putem VREF+ pina kada je interni VREFBUF isključen.
Slika 4. Voltage referentni međuspremnik

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Digitalni filtar za sigma-delta modulator (DFSDM)
Uređaji imaju ugrađen jedan DFSDM s podrškom za dva modula digitalnih filtera i četiri vanjska ulazna serijska kanala (primopredajnike) ili alternativno četiri unutarnja paralelna ulaza.
DFSDM povezuje vanjske modulatore s uređajem i provodi digitalno filtriranje primljenih podatkovnih tokova. Modulatori se koriste za pretvaranje analognih signala u digitalno-serijske tokove koji čine ulaze DFSDM-a.
DFSDM također može spojiti PDM (modulacija gustoće impulsa) mikrofone i izvršiti pretvorbu i filtriranje PDM u PCM (hardverski ubrzano). DFSDM ima opcionalne paralelne ulaze toka podataka iz ADC-a ili iz memorije uređaja (putem DMA/CPU prijenosa u DFSDM).
DFSDM primopredajnici podržavaju nekoliko formata serijskog sučelja (za podršku različitim modulatorima). DFSDM digitalni filtarski moduli izvode digitalnu obradu prema korisnički definiranim parametrima filtra s konačnom ADC rezolucijom do 24 bita.

34/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

DFSDM periferija podržava: · Četiri multipleksirana ulazna digitalna serijska kanala:
konfigurabilno SPI sučelje za spajanje različitih modulatora konfigurabilno Manchester kodirano 1-žično sučelje PDM (modulacija gustoće impulsa) mikrofonski ulaz maksimalna ulazna frekvencija takta do 20 MHz (10 MHz za Manchester kodiranje) taktni izlaz za modulatore (0 do 20 MHz) · Alternativni ulazi iz četiri interna digitalna paralelna kanala (do 16-bitne ulazne rezolucije): interni izvori: ADC podaci ili memorijski tokovi podataka (DMA) · Dva digitalna filtarska modula s podesivom digitalnom obradom signala: Sincx filtar: redoslijed/tip filtara (1 do 5), prekoračenjaampintegrator omjera Ling (1 do 1024): oversiampomjer linga (1 do 256) · Razlučivost izlaznih podataka do 24 bita, format izlaznih podataka s predznakom · Automatska korekcija pomaka podataka (pomak pohranjen u registar od strane korisnika) · Kontinuirana ili pojedinačna pretvorba · Početak pretvorbe pokrenut: softverskim okidačem, unutarnjim timerom, vanjskim događajima, početkom pretvorbe sinkrono s prvim digitalnim filtarskim modulom (DFSDM) · Analogni nadzornik s: registrima praga podataka niske i visoke vrijednosti, namjenskim konfiguriranim Sincx digitalnim filtarom (redoslijedom = 1 do 3,
prekoračenjaampomjer linga = 1 do 32) ulaz iz konačnih izlaznih podataka ili iz odabranih ulaznih digitalnih serijskih kanala kontinuirano praćenje neovisno o standardnoj pretvorbi · Detektor kratkog spoja za detekciju zasićenih analognih ulaznih vrijednosti (donji i gornji raspon): brojač do 8 bita za detekciju od 1 do 256 uzastopnih 0 ili 1 u serijskom toku podataka kontinuirano praćenje svakog ulaznog serijskog kanala · Generiranje signala prekida pri događaju analognog nadzora ili pri događaju detektora kratkog spoja · Detektor ekstrema: pohranjivanje minimalnih i maksimalnih vrijednosti konačnih podataka pretvorbe koje osvježava softver · DMA mogućnost za čitanje konačnih podataka pretvorbe · Prekidi: kraj pretvorbe, prekoračenje, analogni nadzor, kratki spoj, odsutnost takta ulaznog serijskog kanala · „Redovne“ ili „ubrizgane“ pretvorbe: „redovne“ pretvorbe mogu se zatražiti u bilo kojem trenutku ili čak u kontinuiranom načinu rada
bez ikakvog utjecaja na vrijeme "ubrizganih" konverzija "ubrizgane" konverzije za precizno vrijeme i s visokim prioritetom konverzije

DS13875 Rev 5

35/219
48

Funkcionalno prekoview

STM32MP133C/F

3.23

Pravi generator slučajnih brojeva (RNG)
Uređaji ugrađuju jedan generator slučajnih brojeva (RNG) koji isporučuje 32-bitne slučajne brojeve generirane integriranim analognim krugom.
RNG se može definirati (u ETZPC-u) kao dostupan samo sigurnom softveru.
Pravi generator slučajnih brojeva (RNG) spaja se na osigurane AES i PKA periferne uređaje putem namjenske sabirnice (koju CPU ne može čitati).

3.24

Kriptografski i hash procesori (CRYP, SAES, PKA i HASH)
Uređaji imaju ugrađen jedan kriptografski procesor koji podržava napredne kriptografske algoritme obično potrebne za osiguranje povjerljivosti, autentifikacije, integriteta podataka i neporecivosti prilikom razmjene poruka s vršnjakom.
Uređaji također ugrađuju namjenski sigurni AES 128- i 256-bitni ključ (SAES) otporan na DPA i PKA hardverski akcelerator šifriranja/dešifriranja, s namjenskom hardverskom sabirnicom kojoj CPU nije dostupan.
Glavne značajke CRYP-a: · DES/TDES (standard šifriranja podataka/standard trostrukog šifriranja podataka): ECB (elektronički
kodna knjiga) i CBC (ulančavanje blokova šifri) algoritmi ulančavanja, 64-, 128- ili 192-bitni ključ · AES (napredni standard šifriranja): ECB, CBC, GCM, CCM i CTR (način brojanja) algoritmi ulančavanja, 128-, 192- ili 256-bitni ključ
Glavne značajke univerzalnog HASH-a: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (sigurni HASH algoritmi) · HMAC
Kriptografski akcelerator podržava generiranje DMA zahtjeva.
CRYP, SAES, PKA i HASH mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.25

Pokretanje i sigurnost te kontrola OTP-a (BSEC)
BSEC (kontrola pokretanja i sigurnosti te OTP-a) namijenjen je za upravljanje OTP (jednokratno programabilnom) kutijom s osiguračima, koja se koristi za ugrađenu nehlapljivu pohranu konfiguracije uređaja i sigurnosnih parametara. Neki dijelovi BSEC-a moraju biti konfigurirani tako da im se može pristupiti samo putem sigurnog softvera.
BSEC može koristiti OTP riječi za pohranu 256-bitnog HWKEY-a za SAES (sigurni AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.26

Tajmeri i čuvari
Uređaji uključuju dva napredna timera, deset općih timera (od kojih je sedam osiguranih), dva osnovna timera, pet timera niske potrošnje energije, dva watchdoga i četiri sistemska timera u svakom Cortex-A7.
Svi brojači timera mogu se zamrznuti u načinu rada za otklanjanje pogrešaka.
Donja tablica uspoređuje značajke timera s naprednim upravljanjem, opće namjene, osnovnih i timera s niskom potrošnjom energije.

Vrsta mjerača vremena

Odbrojavanje vremena

Tablica 4. Usporedba značajki timera

Proturezolucija
cija

Vrsta brojača

Faktor preddjelitelja

Generiranje DMA zahtjeva

Snimanje/usporedba kanala

Komplementarni izlaz

Maksimalno sučelje
takt (MHz)

Maks
mjerač vremena
takt (MHz)(1)

Napredni TIM1, -kontrola TIM8

16-bitni

Gore, bilo koji cijeli broj dolje, između 1 gore/dolje i 65536

Da

VRIJEME2 VRIJEME5

32-bitni

Gore, bilo koji cijeli broj dolje, između 1 gore/dolje i 65536

Da

VRIJEME3 VRIJEME4

16-bitni

Gore, bilo koji cijeli broj dolje, između 1 gore/dolje i 65536

Da

Bilo koji cijeli broj

TIM12(2) 16-bitni

Između 1

Ne

General

i 65536

svrha

TIM13(2) TIM14(2)

16-bitni

Bilo koji cijeli broj između 1
i 65536

Ne

Bilo koji cijeli broj

TIM15(2) 16-bitni

Između 1

Da

i 65536

TIM16(2) TIM17(2)

16-bitni

Bilo koji cijeli broj između 1
i 65536

Da

Osnovno

TIM6, TIM7

16-bitni

Bilo koji cijeli broj između 1
i 65536

Da

LPTIM1,

Niska snaga

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bitni

1, 2, 4, 8, Gore 16, 32, 64,
128

Ne

LPTIM5

6

4

104.5

209

4

Ne

104.5

209

4

Ne

104.5

209

2

Ne

104.5

209

1

Ne

104.5

209

2

1

104.5

209

1

1

104.5

209

0

Ne

104.5

209

1 (3)

Ne

104.5 104.5

1. Maksimalni takt timera je do 209 MHz, ovisno o TIMGxPRE bitu u RCC-u. 2. Zaštićeni timer. 3. Nema kanala za snimanje na LPTIM-u.

DS13875 Rev 5

37/219
48

Funkcionalno prekoview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Tajmeri s naprednom kontrolom (TIM1, TIM8)
Napredno kontrolirani tajmeri (TIM1, TIM8) mogu se smatrati trofaznim PWM generatorima multipleksiranim na 6 kanala. Imaju komplementarne PWM izlaze s programabilnim umetnutim mrtvim vremenima. Također se mogu smatrati potpunim tajmerima opće namjene. Njihova četiri neovisna kanala mogu se koristiti za: · snimanje ulaza · usporedbu izlaza · generiranje PWM-a (modovi poravnani s rubom ili središtem) · izlaz s jednim impulsom
Ako su konfigurirani kao standardni 16-bitni timeri, imaju iste značajke kao i timeri opće namjene. Ako su konfigurirani kao 16-bitni PWM generatori, imaju punu modulacijsku mogućnost (0-100%).
Timer s naprednim upravljanjem može raditi zajedno s timerima opće namjene putem značajke povezivanja timera za sinkronizaciju ili lančano povezivanje događaja.
TIM1 i TIM8 podržavaju neovisno generiranje DMA zahtjeva.
Višenamjenski tajmeri (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
U uređaje STM32MP133C/F ugrađeno je deset sinkronizirajućih timera opće namjene (razlike potražite u Tablici 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 i TIM5 temelje se na 32-bitnom brojaču s automatskim punjenjem gore/dolje i 16-bitnom preddjelitelju, dok se TIM3 i TIM4 temelje na 16-bitnom brojaču s automatskim punjenjem gore/dolje i 16-bitnom preddjelitelju. Svi timeri imaju četiri neovisna kanala za usporedbu ulaza/izlaza, PWM ili izlaz u načinu rada s jednim impulsom. To daje do 16 usporedbi ulaza/izlaza/PWM-ova na najvećim paketima. Ovi timeri opće namjene mogu raditi zajedno ili s drugim timerima opće namjene i timerima napredne kontrole TIM1 i TIM8, putem značajke povezivanja timera za sinkronizaciju ili ulančavanje događaja. Bilo koji od ovih timera opće namjene može se koristiti za generiranje PWM izlaza. TIM2, TIM3, TIM4, TIM5 imaju neovisno generiranje DMA zahtjeva. Sposobni su za obradu signala kvadraturnog (inkrementalnog) enkodera i digitalnih izlaza iz jednog do četiri Hall-efektna senzora. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Ovi timeri temelje se na 16-bitnom brojaču s automatskim ponovnom učitavanjem i 16-bitnom preddjelitelju. TIM13, TIM14, TIM16 i TIM17 imaju jedan neovisni kanal, dok TIM12 i TIM15 imaju dva neovisna kanala za usporedbu ulaza/izlaza, PWM ili izlaz s jednim impulsom. Mogu se sinkronizirati s TIM2, TIM3, TIM4, TIM5 tajmerima opće namjene s punim značajkama ili koristiti kao jednostavne vremenske baze. Svaki od ovih timera može se definirati (u ETZPC-u) kao dostupan samo sigurnim softverom.
Osnovni tajmeri (TIM6 i TIM7)
Ovi tajmeri se uglavnom koriste kao generička 16-bitna vremenska baza.
TIM6 i TIM7 podržavaju neovisno generiranje DMA zahtjeva.

38/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.26.4
3.26.5 3.26.6

Tajmeri male snage (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Svaki timer s niskom potrošnjom energije ima neovisni takt i radi i u načinu rada Stop ako ga taktira LSE, LSI ili vanjski takt. LPTIMx može probuditi uređaj iz načina rada Stop.
Ovi timeri niske potrošnje podržavaju sljedeće značajke: · 16-bitni brojač s 16-bitnim registrom za automatsko ponovno učitavanje · 16-bitni registar za usporedbu · Konfigurabilni izlaz: impulsni, PWM · Kontinuirani/jednokratni način rada · Odabir softverskog/hardverskog ulaznog okidača · Odabir izvora takta:
izvor internog takta: LSE, LSI, HSI ili APB takt vanjski izvor takta preko LPTIM ulaza (radi čak i bez internog takta)
izvor u radu, koristi ga aplikacija brojača impulsa) · Programabilni digitalni filtar glitcha · Način enkodera
LPTIM2 i LPTIM3 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.
Neovisni nadzorni organi (IWDG1, IWDG2)
Neovisni nadzorni uređaj temelji se na 12-bitnom brojaču frekvencije i 8-bitnom preddjelitelju. Taktira ga neovisni 32 kHz interni RC (LSI) i, budući da radi neovisno od glavnog takta, može raditi u načinima rada Stop i Standby. IWDG se može koristiti kao nadzorni uređaj za resetiranje uređaja kada se pojavi problem. Može se hardverski ili softverski konfigurirati putem opcijskih bajtova.
IWDG1 se može definirati (u ETZPC-u) kao dostupan samo sigurnim softverom.
Generički tajmeri (Cortex-A7 CNT)
Generički Cortex-A7 tajmeri ugrađeni unutar Cortex-A7 napajaju se vrijednošću iz generiranja sistemskog vremena (STGEN).
Procesor Cortex-A7 nudi sljedeće timere: · fizički timer za korištenje u sigurnim i nesigurnim načinima rada
Registri za fizički timer su pohranjeni kako bi se osigurale sigurne i nesigurne kopije. · virtualni timer za korištenje u nesigurnim načinima rada · fizički timer za korištenje u hipervizorskom načinu rada
Generički timeri nisu periferni uređaji mapirani u memoriju i dostupni su samo putem specifičnih instrukcija Cortex-A7 koprocesora (cp15).

3.27

Generiranje sistemskog timera (STGEN)
Generiranje sistemskog vremena (STGEN) generira vrijednost brojača vremena koja pruža konzistentnu view vremena za sve generičke Cortex-A7 tajmere.

DS13875 Rev 5

39/219
48

Funkcionalno prekoview

STM32MP133C/F

Generiranje sistemskog vremena ima sljedeće ključne značajke: · 64-bitna širina kako bi se izbjegli problemi s prebacivanjem · Početak od nule ili programabilne vrijednosti · Kontrolno APB sučelje (STGENC) koje omogućuje spremanje i vraćanje timera
tijekom događaja nestanka napajanja · APB sučelje samo za čitanje (STGENR) koje omogućuje čitanje vrijednosti timera od strane ne-
siguran softver i alati za otklanjanje pogrešaka · Povećanje vrijednosti timera koje se može zaustaviti tijekom otklanjanja pogrešaka sustava
STGENC se može definirati (u ETZPC-u) kao dostupan samo sigurnom softveru.

3.28

Sat u stvarnom vremenu (RTC)
RTC omogućuje automatsko buđenje za upravljanje svim načinima rada s niskom potrošnjom energije. RTC je neovisni BCD timer/brojač i pruža sat/kalendar s programirljivim prekidima alarma.
RTC također uključuje periodičnu programabilnu zastavicu buđenja s mogućnošću prekida.
Dva 32-bitna registra sadrže sekunde, minute, sate (12- ili 24-satni format), dan (dan u tjednu), datum (dan u mjesecu), mjesec i godinu, izražene u binarno kodiranom decimalnom formatu (BCD). Vrijednost podsekundi dostupna je i u binarnom formatu.
Binarni način rada podržan je radi lakšeg upravljanja upravljačkim programima softvera.
Kompenzacije za mjesece od 28, 29 (prijestupna godina), 30 i 31 dan provode se automatski. Može se izvršiti i kompenzacija ljetnog računanja vremena.
Dodatni 32-bitni registri sadrže programabilne podsekunde alarma, sekunde, minute, sate, dan i datum.
Dostupna je funkcija digitalne kalibracije za kompenzaciju bilo kakvog odstupanja u točnosti kristalnog oscilatora.
Nakon resetiranja sigurnosne kopije domene, svi RTC registri su zaštićeni od mogućih parazitskih pristupa pisanju i zaštićeni su osiguranim pristupom.
Sve dok je volumen ponudetagAko e ostane unutar radnog raspona, RTC se nikada ne zaustavlja, bez obzira na status uređaja (način rada, način rada s niskom potrošnjom energije ili resetiranje).
Glavne značajke RTC-a su sljedeće: · Kalendar s podsekundama, sekundama, minutama, satima (format 12 ili 24), danom (dan u mjesecu
tjedan), datum (dan u mjesecu), mjesec i godina · Kompenzacija ljetnog računanja vremena programabilna softverom · Programabilni alarm s funkcijom prekida. Alarm se može pokrenuti bilo kojim
kombinacija polja kalendara. · Jedinica za automatsko buđenje koja generira periodičnu zastavicu koja pokreće automatsko buđenje
prekid · Detekcija referentnog takta: može se precizniji takt drugog izvora (50 ili 60 Hz)
koristi se za poboljšanje preciznosti kalendara. · Točna sinkronizacija s vanjskim satom pomoću značajke pomaka za manje od sekunde · Digitalni kalibracijski krug (periodična korekcija brojača): točnost od 0.95 ppm, dobivena u
prozor za kalibraciju od nekoliko sekundi

40/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

· Vrijemeamp funkcija za spremanje događaja · Pohranjivanje SWKEY-a u RTC sigurnosne kopije registra s izravnim pristupom sabirnici SAE-u (ne
čitljivo od strane CPU-a) · Maskirani prekidi/događaji:
Alarm A Alarm B Prekid buđenja Vremenski intervalamp · Podrška za TrustZone: RTC potpuno zaštićeni alarm A, alarm B, timer za buđenje i vrijemeamp pojedinac siguran ili nesiguran
Kalibracija RTC-a u sigurnoj na nesigurnoj konfiguraciji

3.29

Tamper i pričuvni registri (TAMP)
32 x 32-bitna sigurnosna kopija registara zadržava se u svim načinima rada s niskom potrošnjom energije, kao i u VBAT načinu rada. Mogu se koristiti za pohranu osjetljivih podataka jer je njihov sadržaj zaštićen naampkrug za detekciju.
Sedam tampulaznih pinova i pet tampIzlazni pinovi su dostupni za zaštitu odampotkrivanje er. Vanjski tampPinovi se mogu konfigurirati za detekciju ruba, ruba i razine, detekciju razine s filtriranjem ili aktivno detektiranje.ampkoji povećava razinu sigurnosti automatskom provjerom je li tampPinovi nisu izvana otvoreni ili kratko spojeni.
TAMP glavne značajke · 32 sigurnosna registra (TAMP_BKPxR) implementiran u RTC domeni koja ostaje
uključeno putem VBAT-a kada je napajanje VDD-a isključeno · 12 tampdostupnih pinova (sedam ulaza i pet izlaza) · Bilo koji tampDetekcija može generirati RTC vrijemeamp događaj. · Bilo koji tampDetekcija briše sigurnosne registre. · Podrška za TrustZone:
Tampsigurna ili nesigurna konfiguracija Sigurnosna kopija registrira konfiguraciju u tri područja konfigurirane veličine:
. jedno sigurno područje za čitanje/pisanje . jedno sigurno područje za pisanje/čitanje koje nije sigurno . jedno nesigurno područje za čitanje/pisanje · Monotoni brojač

3.30

Međuintegrirana sučelja (I2C1, I2C2, I2C3, I2C4, I2C5)
Uređaji imaju ugrađenih pet I2C sučelja.
I2C sabirničko sučelje upravlja komunikacijom između STM32MP133C/F i serijske I2C sabirnice. Upravlja svim sekvenciranjem, protokolom, arbitražom i vremenom specifičnim za I2C sabirnicu.

DS13875 Rev 5

41/219
48

Funkcionalno prekoview

STM32MP133C/F

I2C periferija podržava: · Kompatibilnost sa specifikacijom I2C sabirnice i korisničkim priručnikom rev. 5:
Slave i master načini rada, mogućnost više mastera Standardni način rada (Sm), s brzinom prijenosa do 100 kbit/s Brzi način rada (Fm), s brzinom prijenosa do 400 kbit/s Brzi način rada Plus (Fm+), s brzinom prijenosa do 1 Mbit/s i izlazom od 20 mA U/I pogona 7-bitni i 10-bitni način adresiranja, više 7-bitnih slave adresa Programabilna vremena postavljanja i zadržavanja Opcionalno istezanje takta · Kompatibilnost sa specifikacijom sabirnice za upravljanje sustavom (SMBus) rev 2.0: Generiranje i provjera hardverskog PEC-a (provjera pogrešaka paketa) s ACK-om
Podrška za protokol za razlučivanje adresa (ARP) SMBus upozorenje · Kompatibilnost sa specifikacijom protokola za upravljanje elektroenergetskim sustavom (PMBusTM) rev 1.1 · Neovisni takt: izbor neovisnih izvora takta koji omogućuje da brzina I2C komunikacije bude neovisna o reprogramiranju PCLK-a · Buđenje iz Stop načina rada pri podudaranju adrese · Programabilni analogni i digitalni filtri šuma · 1-bajtni međuspremnik s DMA mogućnošću
I2C3, I2C4 i I2C5 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.31

Univerzalni sinkroni asinkroni prijemnik-odašiljač (USART1, USART2, USART3, USART6 i UART4, UART5, UART7, UART8)
Uređaji imaju četiri ugrađena univerzalna sinkrona prijamna odašiljača (USART1, USART2, USART3 i USART6) i četiri univerzalna asinkrona prijamna odašiljača (UART4, UART5, UART7 i UART8). Sažetak značajki USARTx i UARTx potražite u donjoj tablici.
Ova sučelja omogućuju asinkronu komunikaciju, IrDA SIR ENDEC podršku, višeprocesorski način komunikacije, jednožični poludupleksni način komunikacije i imaju LIN master/slave mogućnost. Omogućuju hardversko upravljanje CTS i RTS signalima te RS485 Driver Enable. Mogu komunicirati brzinama do 13 Mbit/s.
USART1, USART2, USART3 i USART6 također pružaju način rada pametne kartice (sukladan s ISO 7816) i komunikacijske mogućnosti slične SPI-ju.
Svi USART-ovi imaju domenu takta neovisnu o taktu CPU-a, što omogućuje USARTx-u da probudi STM32MP133C/F iz Stop načina rada koristeći brzine prijenosa do 200 Kbauda. Događaji buđenja iz Stop načina rada su programabilni i mogu biti:
· detekcija početnog bita
· bilo koji primljeni okvir podataka
· specifični programirani okvir podataka

42/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

Sva USART sučelja može opsluživati ​​DMA kontroler.

Tablica 5. Značajke USART/UART-a

Načini rada/značajke USART-a (1)

USART1/2/3/6

UART4/5/7/8

Hardverska kontrola protoka za modem

X

X

Neprekidna komunikacija pomoću DMA-a

X

X

Višeprocesorska komunikacija

X

X

Sinkroni SPI način rada (glavni/slave)

X

–

Način rada pametne kartice

X

–

Jednožična poludupleks komunikacija IrDA SIR ENDEC blok

X

X

X

X

LIN način rada

X

X

Dvostruka domena takta i buđenje iz načina rada niske potrošnje energije

X

X

Prekid vremenskog ograničenja prijemnika u komunikaciji Modbus

X

X

X

X

Automatsko otkrivanje brzine prijenosa

X

X

Omogući upravljački program

X

X

Duljina podataka USART-a

7, 8 i 9 bitova

1. X = podržano.

USART1 i USART2 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.32

Serijska periferna sučelja (SPI1, SPI2, SPI3, SPI4, SPI5) međusobno integrirana zvučna sučelja (I2S1, I2S2, I2S3, I2S4)
Uređaji imaju do pet SPI-ja (SPI2S1, SPI2S2, SPI2S3, SPI2S4 i SPI5) koji omogućuju komunikaciju do 50 Mbit/s u master i slave načinima rada, u half-duplex, full-duplex i simplex načinima rada. 3-bitni predskaler daje osam frekvencija master načina rada, a okvir se može konfigurirati od 4 do 16 bitova. Sva SPI sučelja podržavaju NSS pulsni način rada, TI način rada, hardverski izračun CRC-a i množenje 8-bitnih ugrađenih Rx i Tx FIFO-a s DMA mogućnošću.
I2S1, I2S2, I2S3 i I2S4 su multipleksirani sa SPI1, SPI2, SPI3 i SPI4. Mogu raditi u master ili slave načinu rada, u full-duplex i half-duplex komunikacijskim načinima, te se mogu konfigurirati za rad sa 16- ili 32-bitnom rezolucijom kao ulazni ili izlazni kanal. Audio sampPodržane su frekvencije prijenosa od 8 kHz do 192 kHz. Sva I2S sučelja podržavaju višestruke 8-bitne ugrađene Rx i Tx FIFO-e s DMA mogućnošću.
SPI4 i SPI5 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.33

Serijska audio sučelja (SAI1, SAI2)
Uređaji ugrađuju dva SAI-a koji omogućuju dizajn mnogih stereo ili mono audio protokola.

DS13875 Rev 5

43/219
48

Funkcionalno prekoview

STM32MP133C/F

kao što su I2S, LSB ili MSB-opravdani, PCM/DSP, TDM ili AC'97. SPDIF izlaz je dostupan kada je audio blok konfiguriran kao odašiljač. Kako bi se postigla ova razina fleksibilnosti i rekonfigurabilnosti, svaki SAI sadrži dva neovisna audio podbloka. Svaki blok ima vlastiti generator takta i I/O linijski kontroler. Audio sampPodržane su frekvencije do 192 kHz. Osim toga, zahvaljujući ugrađenom PDM sučelju može se podržati do osam mikrofona. SAI može raditi u glavnoj ili podređenoj konfiguraciji. Audio podblokovi mogu biti prijemnik ili odašiljač i mogu raditi sinkrono ili asinkrono (u odnosu na drugi). SAI se može povezati s drugim SAI-jima za sinkroni rad.

3.34

SPDIF sučelje prijemnika (SPDIFRX)
SPDIFRX je dizajniran za primanje S/PDIF protoka u skladu s IEC-60958 i IEC-61937. Ovi standardi podržavaju jednostavne stereo streamove do visokih frekvencija.ampbrzina prijenosa i komprimirani višekanalni surround zvuk, kao što su oni definirani Dolbyjem ili DTS-om (do 5.1).
Glavne značajke SPDIFRX-a su sljedeće: · Dostupna su do četiri ulaza · Automatsko otkrivanje brzine simbola · Maksimalna brzina simbola: 12.288 MHz · Podržan stereo stream od 32 do 192 kHz · Podrška za audio IEC-60958 i IEC-61937, potrošačke aplikacije · Upravljanje paritetnim bitovima · Komunikacija korištenjem DMA za audioamples · Komunikacija korištenjem DMA za kontrolu i informacije o korisničkom kanalu · Mogućnosti prekida
SPDIFRX prijemnik pruža sve potrebne značajke za detekciju brzine simbola i dekodiranje dolaznog toka podataka. Korisnik može odabrati željeni SPDIF ulaz i kada je dostupan valjani signal, SPDIFRX se ponovno uključuje.ampobrađuje dolazni signal, dekodira Manchester stream i prepoznaje okvire, podokvire i blokove. SPDIFRX dostavlja CPU-u dekodirane podatke i povezane statusne zastavice.
SPDIFRX također nudi signal pod nazivom spdif_frame_sync, koji se prebacuje na S/PDIF brzinu podframeova koja se koristi za izračun točnog s...ampbrzina za algoritme pomicanja takta.

3.35

Sigurna digitalna ulazno/izlazna sučelja MultiMediaCard (SDMMC1, SDMMC2)
Dva sigurna digitalna ulazno/izlazna MultiMediaCard sučelja (SDMMC) omogućuju vezu između AHB sabirnice i SD memorijskih kartica, SDIO kartica i MMC uređaja.
Značajke SDMMC-a uključuju sljedeće: · Usklađenost sa specifikacijom ugrađenog multimedijskog sustava (Embedded MultiMediaCard System Specification), verzija 5.1
Kartica podržava tri različita načina rada podatkovne sabirnice: 1-bitni (zadano), 4-bitni i 8-bitni

44/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

(Brzina HS200 SDMMC_CK ograničena je na maksimalnu dopuštenu brzinu ulazno/izlaznih signala) (HS400 nije podržan)
· Potpuna kompatibilnost s prethodnim verzijama MultiMediaCards (unatrag kompatibilna)
· Potpuna usklađenost sa specifikacijama SD memorijske kartice verzije 4.1 (brzina SDR104 SDMMC_CK ograničena je na maksimalnu dopuštenu brzinu ulazno/izlaznih signala, SPI i UHS-II način rada nisu podržani)
· Potpuna usklađenost sa specifikacijom SDIO kartice verzije 4.0 Podrška kartice za dva različita načina rada podatkovne sabirnice: 1-bitni (zadano) i 4-bitni (brzina SDR104 SDMMC_CK ograničena je na maksimalnu dopuštenu brzinu ulazno/izlaznih operacija, SPI način rada i UHS-II način rada nisu podržani)
· Prijenos podataka do 208 Mbyte/s za 8-bitni način rada (ovisno o maksimalnoj dopuštenoj brzini ulazno/izlaznih operacija)
· Izlaz podataka i naredbi omogućuje signalima upravljanje vanjskim dvosmjernim upravljačkim programima
· Namjenski DMA kontroler ugrađen u SDMMC host sučelje, omogućujući brze prijenose između sučelja i SRAM-a
· Podrška za povezane popise IDMA-e
· Namjenska napajanja, VDDSD1 i VDDSD2 za SDMMC1 i SDMMC2, uklanjajući potrebu za umetanjem pomicača razine na sučelju SD kartice u UHS-I načinu rada
Samo su neki GPIO-i za SDMMC1 i SDMMC2 dostupni na namjenskom pinu za napajanje VDDSD1 ili VDDSD2. Oni su dio zadanih GPIO-a za pokretanje za SDMMC1 i SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Mogu se identificirati u tablici alternativnih funkcija signalima sa sufiksom "_VSD1" ili "_VSD2".
Svaki SDMMC je povezan s blokom odgode (DLYBSD) koji omogućuje podršku za vanjsku frekvenciju podataka iznad 100 MHz.
Oba SDMMC sučelja imaju zaštićene konfiguracijske portove.

3.36

Mreža područja kontrolera (FDCAN1, FDCAN2)
Podsustav mrežnog područja kontrolera (CAN) sastoji se od dva CAN modula, zajedničke RAM memorije za poruke i jedinice za kalibraciju sata.
Oba CAN modula (FDCAN1 i FDCAN2) sukladna su s normom ISO 11898-1 (specifikacija CAN protokola verzija 2.0 dio A, B) i specifikacijom CAN FD protokola verzije 1.0.
RAM memorija za poruke od 10 Kbajta implementira filtere, FIFO-ove za prijem, međuspremnike za prijem, FIFO-ove za prijenos događaja i međuspremnike za prijenos (plus okidače za TTCAN). Ova RAM memorija za poruke dijeli se između dva modula FDCAN1 i FDCAN2.
Jedinica za kalibraciju zajedničkog takta je opcionalna. Može se koristiti za generiranje kalibriranog takta za FDCAN1 i FDCAN2 iz internog RC oscilatora HSI-ja i PLL-a, procjenom CAN poruka koje prima FDCAN1.

DS13875 Rev 5

45/219
48

Funkcionalno prekoview

STM32MP133C/F

3.37

Univerzalni serijski sabirnički uređaj velike brzine (USBH)
Uređaji imaju ugrađen jedan USB brzi host (do 480 Mbit/s) s dva fizička priključka. USBH podržava i operacije niske i pune brzine (OHCI) kao i operacije velike brzine (EHCI) neovisno na svakom priključku. Integrira dva primopredajnika koji se mogu koristiti za rad niske brzine (1.2 Mbit/s), pune brzine (12 Mbit/s) ili velike brzine (480 Mbit/s). Drugi brzi primopredajnik dijeli se s OTG brzim primopredajnikom.
USBH je kompatibilan sa specifikacijom USB 2.0. USBH kontroleri zahtijevaju namjenske taktove koje generira PLL unutar USB PHY-a velike brzine.

3.38

USB velike brzine za ponijeti (OTG)
Uređaji imaju ugrađen jedan USB OTG uređaj/host/OTG periferni uređaj velike brzine (do 480 Mbit/s). OTG podržava rad i punom brzinom i velikom brzinom. Primopredajnik za rad velike brzine (480 Mbit/s) dijeli se s drugim USB Host priključkom.
USB OTG HS je kompatibilan sa specifikacijom USB 2.0 i specifikacijom OTG 2.0. Ima softverski konfigurabilne postavke krajnje točke i podržava obustavu/nastavak. USB OTG kontroleri zahtijevaju namjenski takt od 48 MHz koji generira PLL unutar RCC-a ili unutar USB high-speed PHY-a.
Glavne značajke USB OTG HS navedene su u nastavku: · Kombinirana Rx i Tx FIFO veličina od 4 Kbyte s dinamičkim određivanjem veličine FIFO-a · Podrška za SRP (session request protocol) i HNP (host negotiation protocol) · Osam dvosmjernih krajnjih točaka · 16 host kanala s periodičnom OUT podrškom · Softver konfigurabilan za OTG1.3 i OTG2.0 načine rada · Podrška za USB 2.0 LPM (link power management) · Podrška za specifikaciju punjenja baterije, revizija 1.2 · Podrška za HS OTG PHY · Interni USB DMA · HNP/SNP/IP unutra (nema potrebe za vanjskim otpornikom) · Za OTG/Host načine rada potreban je prekidač za napajanje u slučaju da su uređaji napajani preko sabirnice...
povezan.
USB OTG konfiguracijski priključak može biti siguran.

46/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno prekoview

3.39

Gigabitna Ethernet MAC sučelja (ETH1, ETH2)
Uređaji pružaju dva IEEE-802.3-2002 kompatibilna gigabitna kontrolera pristupa medijima (GMAC) za Ethernet LAN komunikaciju putem standardnog industrijskog sučelja neovisnog o mediju (MII), smanjenog sučelja neovisnog o mediju (RMII) ili smanjenog gigabitnog sučelja neovisnog o mediju (RGMII).
Uređajima je potreban vanjski fizički interfejs (PHY) za spajanje na fizičku LAN sabirnicu (upredena parica, optičko vlakno itd.). PHY je spojen na priključak uređaja pomoću 17 signala za MII, 7 signala za RMII ili 13 signala za RGMII, a može se taktirati pomoću 25 MHz (MII, RMII, RGMII) ili 125 MHz (RGMII) iz STM32MP133C/F ili iz PHY-a.
Uređaji uključuju sljedeće značajke: · Načini rada i PHY sučelja
Brzine prijenosa podataka od 10, 100 i 1000 Mbit/s Podrška za full-duplex i half-duplex operacije MII, RMII i RGMII PHY sučelja · Kontrola obrade Višeslojno filtriranje paketa: MAC filtriranje na izvoru (SA) i odredištu (DA)
adresa s savršenim i hash filterom, VLAN tagfiltriranje temeljeno na .NET-u s savršenim i hash filterom, filtriranje sloja 3 na IP adresi izvora (SA) ili odredišta (DA), filtriranje sloja 4 na izvornom (SP) ili odredišnom (DP) portu, obrada dvostrukog VLAN-a: umetanje do dva VLAN-a tags u prijenosnom putu, tag filtriranje u prijemnom putu Podrška za IEEE 1588-2008/PTPv2 Podržava mrežnu statistiku s RMON/MIB brojačima (RFC2819/RFC2665) · Obrada hardverskog rasterećenja Umetanje ili brisanje preambule i podataka početka okvira (SFD) Mehanizam za rasterećenje kontrolne sume integriteta za IP zaglavlje i TCP/UDP/ICMP korisni teret: izračun i umetanje kontrolne sume slanja, izračun i usporedba kontrolne sume primanja Automatski odgovor na ARP zahtjev s MAC adresom uređaja TCP segmentacija: automatsko dijeljenje velikog poslanog TCP paketa u više malih paketa · Način rada s niskom potrošnjom energije Energetski učinkovit Ethernet (standard IEEE 802.3az-2010) Daljinsko buđenje paketa i otkrivanje AMD Magic PacketTM
I ETH1 i ETH2 mogu se programirati kao sigurni. Kada su sigurni, transakcije preko AXI sučelja su sigurne, a konfiguracijski registri mogu se mijenjati samo sigurnim pristupima.

DS13875 Rev 5

47/219
48

Funkcionalno prekoview

STM32MP133C/F

3.40

Infrastruktura za otklanjanje pogrešaka
Uređaji nude sljedeće značajke otklanjanja pogrešaka i praćenja za podršku razvoju softvera i integraciji sustava: · Otklanjanje pogrešaka u točaka prekida · Praćenje izvršavanja koda · Softverska instrumentacija · JTAG Priključak za otklanjanje pogrešaka · Priključak za otklanjanje pogrešaka serijskog ožičenja · Ulaz i izlaz okidača · Priključak za praćenje · Arm CoreSight komponente za otklanjanje pogrešaka i praćenje
Debugiranje se može kontrolirati putem J-aTAG/serijski-žični port za pristup debugiranju, korištenjem standardnih industrijskih alata za debugiranje.
Port za praćenje omogućuje snimanje podataka za zapisivanje i analizu.
Pristup za otklanjanje pogrešaka sigurnim područjima omogućen je signalima za autentifikaciju u BSEC-u.

48/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

4

Raspored pinova, opis pinova i alternativne funkcije

Slika 5. Balon STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
VAN

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _UKLJ.

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

ZAOBILAZAK_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Gornja slika prikazuje vrh pakiranja view.

DS13875 Rev 5

49/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Slika 6. Balon STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

ZAOBILAZAK_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
VAN

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_UKLJ.

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_UKLJ.

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Gornja slika prikazuje vrh pakiranja view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Slika 7. Balon STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD CPU

PE1

PD15

VDD CPU

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD CPU

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD CPU

VSS

VDD

VDD CPU

VDD JEZGRA

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD JEZGRA

VSS

VDD

VDD JEZGRA

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ RESET
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD CPU

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_U

VDD

N

PE2

PF4

PH6

PI2

VDD CPU
VDD JEZGRA
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD JEZGRA

VSS

VSS

VDD JEZGRA

VSS

VSS

VSS

VSS

VSS

VDD

VDD JEZGRA

VSS

VDD

VDD JEZGRA

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD JEZGRA

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD JEZGRA

VSS

VDD

VDD JEZGRA

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ IZLAZ

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD JEZGRA

VSS

VDD VDDQ_ CORE DDR

VSS

UKLJUČENO

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

NAP_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

ZAOBILAZNA S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ UKLJUČENO

USB_DP2

PI5-

USB_

ČIZMA1 DM1

VSS_ PLL2

PA10

PI7

VSS

Gornja slika prikazuje vrh pakiranja view.

MSv65068V5

DS13875 Rev 5

51/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Tablica 6. Legenda / kratice korištene u tablici pinouta

Ime

Kratica

Definicija

Naziv pina Vrsta pina
I / O struktura
Napomene Alternativne funkcije Dodatne funkcije

Osim ako nije drugačije navedeno, funkcija pina tijekom i nakon resetiranja je ista kao i stvarni naziv pina.

S

Opskrbna igla

I

Pin samo za unos

O

Pin samo za izlaz

I/O

Ulazno/izlazni pin

A

Analogni ili pin posebne razine

FT(U/D/PD) 5 V tolerantni I/O (s fiksnim pull-up / pull-down / programabilnim pull-down)

DDR

1.5 V, 1.35 V ili 1.2 VI/O za DDR3, DDR3L, LPDDR2/LPDDR3 sučelje

A

Analogni signal

RST

Pin za resetiranje sa slabim pull-up otpornikom

_f(1) _a(2) _u(3) _h(4)

Opcija za FT I/O-e I2C FM+ opcija Analogna opcija (isporučuje VDDA za analogni dio I/O-a) USB opcija (isporučuje VDD3V3_USBxx za USB dio I/O-a) Brzi izlaz za 1.8 V tipično VDD (za SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Vrlo brza opcija za 1.8 V tipični VDD (za ETH, SPI, SDMMC, QUADSPI, TRACE)

Osim ako nije drugačije navedeno u napomeni, svi I/O-i su postavljeni kao plutajući ulazi tijekom i nakon resetiranja.

Funkcije odabrane putem GPIOx_AFR registara

Funkcije izravno odabrane/omogućene putem perifernih registara

1. Povezane I/O strukture u Tablici 7 su: FT_f, FT_fh, FT_fvh 2. Povezane I/O strukture u Tablici 7 su: FT_a, FT_ha, FT_vha 3. Povezane I/O strukture u Tablici 7 su: FT_u 4. Povezane I/O strukture u Tablici 7 su: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Povezane I/O strukture u Tablici 7 su: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

U/I FT_h

VSS VDD

S

–

S

–

PE11

U/I FT_vh

PF5

U/I FT_h

PD3

U/I FT_f

PE14

U/I FT_h

VDDCPU

S

–

PD0

U/I FT

PH12

U/I FT_fh

PB6

U/I FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX

FMC_NWAIT(pokretanje)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(pokretanje)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(pokretanje)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(pokretanje)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

U/I FT

U/I FT_fh

U/I FT_f

U/I FT_h

S

–

U/I FT_h

S

–

U/I FT_h

U/I FT_f

U/I FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(pokretanje)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(pokretanje)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(pokretanje),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(pokretanje)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(pokretanje)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(pokretanje)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

U/I FT_h

VDDCPU PG5

S

–

U/I FT_h

PG15

U/I FT_h

PG10

U/I FT_h

VSS

S

–

PF10

U/I FT_h

VDDCORE S

–

PF6

U/I FT_vh

VSS VDD

S

–

S

–

PF9

U/I FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(pokretanje),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(pokretanje)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(pokretanje),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(pokretanje),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

U/I FT_h

S

–

U/I FT_h

S

–

U/I FT_fh

U/I FT_fh

U/I FT_h

S

–

S

–

U/I FT

U/I FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(pokretanje),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

IZLAZ5, TKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

IZLAZ2, TKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

J3 J4 N5

PI2

U/I FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ IZLAZ4, TJEDAN 5

K5 N4 P4

PI1

U/I FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ IZLAZ3, TJEDAN 4

F13 P2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

U/I FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ IZLAZ1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

U/I FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

U/I FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

U/I FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

M1 J7 P3

PF7

U/I FT_vh –

M3 R1 R2

PG11

U/I FT_vh –

L3 J6 N3

PH6

U/I FT_fh –

N2 P4 R1

PG1

U/I FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

U/I FT_vh –

P1 P1 T3 PH0-OSC_IN Ulaz/Izlaz FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT U/I FT

–

R2 T2 R3

PH3

U/I FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(pokretanje),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_ULAZ OSC_IZLAZ –

58/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

P5 U2 P1

PG3

U/I FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

U/I FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 P6 P2

PG12

U/I FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

U/I FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

U/I FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_UKLJ. IZA FT

–

–

T2 N5 Y1

PA11

U/I FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

U/I FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tablica 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetiraj)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

U/I FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

U/I FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

U/I FT_a

U/I FT_a U/I FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

U/I FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

U/I FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INP2
–

60/219

DS13875 Rev 5

STM3

Dokumenti / Resursi

STMicroelectronics STM32MP133C F 32-bitni Arm Cortex-A7 1GHz MPU [pdf] Korisnički priručnik STM32MP133C Ž 32-bitni Arm Cortex-A7 1GHz MPU, STM32MP133C, Ž 32-bitni Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Reference

• korisnički priručnik