STマイクロエレクトロニクス STM32MP133C F 32ビット Arm Cortex-A7 1GHz MPU ユーザーガイド

コンテンツ 隠れる

1 STマイクロエレクトロニクス STM32MP133C F 32ビット Arm Cortex-A7 1GHz MPU

2 仕様

3 Arm Cortex-A7サブシステム

STマイクロエレクトロニクス STM32MP133C F 32ビット Arm Cortex-A7 1GHz MPU

仕様

コア: Arm Cortex-A7
メモリ: 外部SDRAM、組み込みSRAM

データバス: 16ビットパラレルインターフェース
セキュリティ/安全性: リセットおよび電源管理、LPLV-Stop2、スタンバイ

パッケージ: LFBGA、TFBGA（最小ピッチ0.5 mm）
クロック管理

汎用入出力
相互接続マトリックス

4つのDMAコントローラ
通信周辺機器: 最大29台

アナログ周辺機器: 6
タイマー: 最大 24、ウォッチドッグ: 2

ハードウェアアクセラレーション
デバッグモード

ヒューズ: AES 3072 キーの固有 ID と HUK を含む 256 ビット
ECOPACK2準拠

Arm Cortex-A7サブシステム

STM7MP32C/F の Arm Cortex-A133 サブシステムは…

思い出

このデバイスには、データ保存用の外部 SDRAM と組み込み SRAM が含まれています。

DDR コントローラー

DDR3/DDR3L/LPDDR2/LPDDR3 コントローラはメモリアクセスを管理します…

電源管理
電源供給方式とスーパーバイザにより、安定した電力供給が保証されます…

クロック管理
RCC はクロックの配布と構成を処理します…

汎用入出力（GPIO）
GPIO は外部デバイス用のインターフェース機能を提供します…

TrustZone保護コントローラ
ETZPC はアクセス権を管理することでシステムのセキュリティを強化します…

バス相互接続マトリックス
マトリックスは異なるモジュール間のデータ転送を容易にします…

よくある質問

Q: サポートされる通信周辺機器の最大数はいくつですか?
A: STM32MP133C/F は最大 29 個の通信ペリフェラルをサポートします。

Q: 利用できるアナログ周辺機器は何種類ありますか?
A: このデバイスは、さまざまなアナログ機能に対応する 6 つのアナログ周辺機器を提供します。

「`

View Fullscreen

STM32MP133C STM32MP133F

Arm® Cortex®-A7（最大1GHz）、2×ETH、2×CAN FD、2×ADC、24個のタイマー、オーディオ、暗号化、高度なセキュリティ
データシート – 生産データ

特徴
STの最先端の特許技術を搭載
コア
· 32ビット Arm® Cortex®-A7 L1 32KB I / 32KB D 128KB 統合レベル2キャッシュ Arm® NEONTM および Arm® TrustZone®

思い出
· 外部DDRメモリ最大1GB、LPDDR2/LPDDR3-1066 16ビットまで、DDR3/DDR3L-1066 16ビットまで
· 168 KB の内部 SRAM: 128 KB の AXI SYSRAM + 32 KB の AHB SRAM、およびバックアップドメインの 8 KB の SRAM
· デュアルQuad-SPIメモリインターフェース · 最大
16ビットデータバス: 最大8ビットECCを備えた外部ICとSLC NANDメモリを接続するためのパラレルインターフェース
セキュリティ/安全性
· セキュアブート、TrustZone®周辺機器、12 xtamp5 x アクティブ t を含む er ピンampers
· 温度、体積tage、周波数および32 kHzモニタリング
リセットと電源管理
· 1.71 V～3.6 V/O電源（5 VトレラントI/O） · POR、PDR、PVD、BOR · オンチップLDO（USB 1.8 V、1.1 V） · バックアップレギュレータ（約0.9 V） · 内部温度センサー · 低電力モード：スリープ、ストップ、LPLVストップ、
LPLV-Stop2およびスタンバイ

LFGBA

TFBGA

LFBGA289 (14 × 14mm) ピッチ 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
最小ピッチ0.5 mm

· スタンバイモードでのDDR保持 · PMICコンパニオンチップの制御

時計管理
· 内部発振器: 64 MHz HSI発振器、4 MHz CSI発振器、32 kHz LSI発振器
· 外部発振器: 8～48 MHz HSE発振器、32.768 kHz LSE発振器
· フラクショナルモード付きPLL×4

汎用入出力
· 割り込み機能を備えた最大135個のセキュアI/Oポート
· 最大6回のウェイクアップ

相互接続マトリックス
· 2つのバスマトリックス 64ビットArm® AMBA® AXIインターコネクト、最大266 MHz 32ビットArm® AMBA® AHBインターコネクト、最大209 MHz

CPUの負荷を軽減する4つのDMAコントローラ
· 合計56の物理チャネル
· 高速汎用マスターダイレクトメモリアクセスコントローラ（MDMA）×1
· 最適な周辺機器管理のための FIFO とリクエストルータ機能を備えた 3 つのデュアルポート DMA

2024年XNUMX月
量産中の製品に関する情報です。

DS13875 改訂5

1/219
詳しくはこちら

STM32MP133C/F

最大29台の通信周辺機器
· 5 × I2C FM+ (1 Mbit/s、SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s、
ISO7816インターフェース、LIN、IrDA、SPI） · 5 × SPI（50 Mbit/s、全二重4つを含む）
I2Sオーディオクラスの精度（内部オーディオPLLまたは外部クロック経由）（+2 QUADSPI + 4 USART付き）· 2 × SAI（ステレオオーディオ：I2S、PDM、SPDIF Tx）· 4入力付きSPDIF Rx· 2 × SDMMC最大8ビット（SD / e·MMCTM / SDIO）· 2 × CAN FDプロトコルをサポートするCANコントローラ· 2 × USB 2.0高速ホストまたは1 × USB 2.0高速ホスト

+ 1 × USB 2.0 高速 OTG 同時 · 2 x Ethernet MAC/GMAC IEEE 1588v2 ハードウェア、MII/RMII/RGMII
6つのアナログ周辺機器
· 最大2ビット分解能、最大12MspsのADC×5
· 温度センサー x 1 · シグマデルタ変調器用デジタルフィルタ x 1
（DFSDM）4チャネルと2つのフィルタ付き · 内部または外部ADCリファレンスVREF+
最大 24 個のタイマーと 2 個のウォッチドッグ
· 最大 2 つの IC/OC/PWM またはパルスカウンタと直交（増分）エンコーダ入力を備えた 32 × 4 ビットタイマー
· 2 × 16ビットの高度なタイマー · 10 × 16ビットの汎用タイマー（
2つの基本タイマー（PWMなし） · 5つの16ビット低消費電力タイマー · XNUMX秒未満の精度と
ハードウェアカレンダー · 4つのCortex®-A7システムタイマー（セキュア、
非セキュア、仮想、ハイパーバイザー） · 2 × 独立したウォッチドッグ
ハードウェアアクセラレーション
· AES 128、192、256 DES/TDES

2（独立、独立セキュア）5（セキュア2）4（セキュア5）
4 + 4 (2 つのセキュリティ保護可能な USART を含む)、一部はブートソースとして使用可能
2（最大4つのオーディオチャンネル）、I2Sマスター/スレーブ、PCM入力、SPDIF-TX 2ポート付き
BCD付き組み込みHSPHY、BCD付き組み込みHS PHY（セキュリティ保護可能）、ブートソースとして使用可能
ホストとOTG間で共有される2×HS 4入力

2 (1 × TTCAN)、クロックキャリブレーション、10 KB共有バッファ 2 (8 + 8ビット) (セキュリティ保護可能)、e·MMCまたはSDがブートソースになる可能 SDカードインターフェース用の2つのオプションの独立電源
1（デュアルクワッド）（セキュリティ保護可能）、ブートソースとして使用可能

–
–
ブート
–
ブート
ブートブート
（１）

パラレルアドレス/データ 8/16ビット FMC パラレル AD-mux 8/16ビット
NAND 8/16ビット 10/100M/ギガビットイーサネット DMA 暗号化
ハッシュ真の乱数ジェネレータヒューズ（ワンタイムプログラム可能）

4 × CS、最大4 × 64 MB
はい、2× CS、SLC、BCH4/8、PTPおよびEEE（セキュリティ保護可能）を備えたブートソース2（MII、RMI、RGMII）として使用可能
3 つのインスタンス（1 つはセキュア）、33 チャネル MDMA PKA（DPA 保護付き）、DES、TDES、AES（DPA 保護付き）
(すべてセキュリティ保護可能) SHA-1、SHA-224、SHA-256、SHA-384、SHA-512、SHA-3、HMAC
(セキュリティ保護可能) True-RNG (セキュリティ保護可能) 有効ビット数 3072 (安全、ユーザーが使用できるビット数は 1280 ビット)

–
ブート –
–

16/219

DS13875 改訂5

STM32MP133C/F

説明

表1. STM32MP133C/Fの機能と周辺機器数（続き）

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF その他

特徴

LFBGA289

TFBGA289

TFBGA320

割り込み付きGPIO（合計数）

135(2)

セキュリティ保護可能なGPIOウェイクアップピン

全て
6

Tamperピン（アクティブtamper）

12 (5)

DFSDM 最大12ビット同期ADC

4つのフィルターを備えた2つの入力チャンネル

–

2(3) （5ビットあたり最大12 Msps）（セキュリティ保護可能）

ADC1: 19チャンネル（内部1チャンネルを含む）、18チャンネル使用可能

合計12ビットADCチャネル(4)

8倍の差分を含むユーザー

–

ADC2: 18チャンネル（内部6チャンネルを含む）、12チャンネル使用可能

6倍の差分を含むユーザー

内部ADC VREF VREF+入力ピン

1.65 V、1.8 V、2.048 V、2.5 VまたはVREF+入力 –
はい

1. QUADSPI は、専用 GPIO から、または一部の FMC Nand8 ブート GPIO (PD4、PD1、PD5、PE9、PD11、PD15) を使用してブートできます (表 7: STM32MP133C/F ボール定義を参照)。
2. このGPIOの総数にはXNUMXつのJTAG GPIO と使用が制限された 3 つの BOOT GPIO (境界スキャンまたはブート中に外部デバイスの接続と競合する可能性があります)。
3. 両方の ADC を使用する場合、カーネルクロックは両方の ADC に対して同じである必要があり、組み込み ADC プリスケーラは使用できません。
4. さらに、内部チャネルもあります： – ADC1内部チャネル：VREFINT – ADC2内部チャネル：温度、内部電圧tage リファレンス、VDDCORE、VDDCPU、VDDQ_DDR、VBAT / 4。

DS13875 改訂5

17/219
48

説明 18/219

STM32MP133C/F

図1. STM32MP133C/Fのブロック図

ICサプライ

翻訳:

HSI

AXIM: Arm 64ビットAXIインターコネクト（266 MHz）T

@VDDCPU

グローバル

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32K D$

32K I$

CNT（タイマー）T

2561K2B8LK2B$L+2$SCU T
非同期

128ビット

CSI

半導体

デバッグ時間amp

ジェネレータTSGEN

ダップ
(JTAG/SWD)

システムRAM 128KB

ROM 128KB

2 x ETH MAC
10/100/1000(GMIIなし)

先入れ先出し

BKPSRAM 8KB

乱数生成器

ハッシュ

16b PHY

DDRCTRL 58
LPDDR2/3、DDR3/3L

非同期

クリプ

サエス

DDRMCE T TZC T

DDRPHYC
T

DLY

8b QUADSPI（デュアル）T

16b

FMC

CRCP

DLYBSD1

（SDMMC1 DLY制御）

DLYBSD2

（SDMMC2 DLY制御）

デイビッド

（QUADSPI DLY制御）

先入れ先出し

ディリーディリー

14 8b SDMMC1 T 14 8b SDMMC2 T

物理

USBH

（HSホスト×2）

プルUSB

先入れ先出し

PCA

先入れ先出し

T MDMA 32チャネル

AXIMC TT

17 16b トレースポート

ETZPC

IWDG1

@VBAT

BSEC

OTPヒューズ

翻訳:

RTC / AWU

TAMP / バックアップ regs T

@VBAT

LSE（32kHzクリスタル）

システムタイミング STGENC

世代

STGENR

USB物理層
（USB 2 x PHY制御）
IWDG2

@VBAT

翻訳:

VREFBUF

16b LPTIM2

16b LPTIM3

16b LPTIM4

16b LPTIM5

BOOTピン

SYSCFG

ハード

10 16b TIM1/PWM 10 16b TIM8/PWM

サイ1

サイ2

4チャンネルDFSDM

バッファ 10KB CCU

FDCAN1

FDCAN2

先入れ先出し
APB2（100MHz）

8KB FIFO
APB5（100MHz）

APB3（100MHz）

ＡＰＢ１０００

非同期AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 ストリーム
DMAMUX1
DMA2
8 ストリーム

DMAMUX2

DMA3
8 ストリーム

PMB（プロセスモニター）
DTS（デジタル温度センサー）

巻tage規制当局

翻訳:

供給監督

先入れ先出し

2×2 マトリックス
AHB2APB

64ビットAXI

64ビットAXIマスター

32ビットAHB 32ビットAHBマスター

32ビット APB

T TrustZoneセキュリティ保護

AHB2APB

APB2（100MHz）

APB1（100MHz）
FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32ビットマルチAHBバスマトリックス（209 MHz）
ＡＰＢ１０００
FIFO FIFO FIFO FIFO

@VBAT
T
先入れ先出し

HSE（クリスタル）

PLL1/2/3/4

RCC

Tパワー

エクステ

16次

176

USBO

（OTG HS）

物理

12b ADC1

12b ADC2

GPIOA

16b

GPIOB

16b

GPIOC について

16b

GPIOD

16b

GPIOE

16b

GPIOF

16b

GPIOG 16b 16

GPIOH

16b

GPIOI

16b

AHB2APB

USART1

スマートカード IrDA

USART2

スマートカード IrDA

SPI4/I2S4

SPI5

I2C3/SMBUS

I2C4/SMBUS

I2C5/SMBUS

フィルターフィルターフィルター

ティム12

16b

ティム13

16b

ティム14

16b

ティム15

16b

ティム16

16b

ティム17

16b

ティム2 ティム3 ティム4

32b

16b

ティム5 ティム6 ティム7

32b

16b

LPTIM1 16b

USART3

スマートカード IrDA

UART4

UART5

UART7

UART8

フィルターフィルター

I2C1/SMBUS

I2C2/SMBUS

SPI2/I2S2

SPI3/I2S3

USART6

スマートカード IrDA

SPI1/I2S1

先入れ先出し

言語

DS13875 改訂5

STM32MP133C/F

機能以上view

3.1
3.1.1
3.1.2

Arm Cortex-A7サブシステム
特徴
· ARMv7-A アーキテクチャ · 32 KB の L1 命令キャッシュ · 32 KB の L1 データキャッシュ · 128 KB のレベル 2 キャッシュ · Arm + Thumb®-2 命令セット · Arm TrustZone セキュリティテクノロジー · Arm NEON アドバンス SIMD · DSP および SIMD 拡張 · VFPv4 浮動小数点 · ハードウェア仮想化サポート · 組み込みトレースモジュール (ETM) · 160 個の共有周辺割り込みを備えた統合汎用割り込みコントローラ (GIC) · 統合汎用タイマー (CNT)
以上view
Cortex-A7プロセッサは、ハイエンドのウェアラブル機器、その他の低消費電力組み込み機器、コンシューマ向けアプリケーションにおいて優れたパフォーマンスを発揮するように設計された、非常にエネルギー効率の高いアプリケーションプロセッサです。Cortex-A20と比較してシングルスレッド性能が最大5%向上し、Cortex-A9と同等のパフォーマンスを実現します。
Cortex-A7 には、ハードウェアでの仮想化サポート、NEON、15 ビット AMBA 17 AXI バスインターフェイスなど、高性能 Cortex-A128 および CortexA4 プロセッサのすべての機能が組み込まれています。
Cortex-A7プロセッサは、エネルギー効率の高い8-stagCortex-A5プロセッサのeパイプラインを拡張しました。また、低消費電力設計の統合L2キャッシュの恩恵を受けており、トランザクションレイテンシの低減とキャッシュメンテナンスに対するOSサポートの改善を実現しています。さらに、分岐予測の改善とメモリシステム性能の向上に加え、64ビットロードストアパス、128ビットAMBA 4 AXIバス、TLBサイズの増加（Cortex-A256およびCortex-A128の9エントリから5エントリに増加）により、大規模なワークロードのパフォーマンスが向上しています。 web ブラウジング。
Thumb-2テクノロジー
従来の Arm コードの最高のパフォーマンスを実現すると同時に、命令保存のメモリ要件を最大 30 % 削減します。
TrustZoneテクノロジー
デジタル著作権管理から電子決済まで、幅広いセキュリティアプリケーションの確実な実装を保証します。テクノロジーおよび業界パートナーからの幅広いサポートを提供します。

DS13875 改訂5

19/219
48

機能以上view

STM32MP133C/F

ネオン
NEONテクノロジは、ビデオエンコード/デコード、2D/3Dグラフィックス、ゲーム、オーディオおよび音声処理、画像処理、テレフォニー、サウンド合成といったマルチメディアおよび信号処理アルゴリズムを高速化します。Cortex-A7は、Cortex-A7浮動小数点ユニット（FPU）の性能と機能に加え、NEONの高度なSIMD命令セットを実装したエンジンを搭載しており、メディアおよび信号処理機能のさらなる高速化を実現します。NEONはCortex-A7プロセッサFPUを拡張し、クワッドMACと64ビットおよび128ビットのレジスタセットを追加することで、8ビット、16ビット、32ビットの整数および32ビット浮動小数点データ量に対する豊富なSIMD演算をサポートします。
ハードウェア仮想化
データ管理と調停のための高効率ハードウェアサポートにより、複数のソフトウェア環境とそのアプリケーションが同時にシステム機能にアクセスできるようになります。これにより、互いに十分に分離された仮想環境を備えた堅牢なデバイスを実現できます。
最適化されたL1キャッシュ
パフォーマンスと電力が最適化された L1 キャッシュは、最小限のアクセスレイテンシ技術を組み合わせて、パフォーマンスを最大化し、電力消費を最小限に抑えます。
統合L2キャッシュコントローラ
高周波でキャッシュメモリへの低レイテンシ、高帯域幅のアクセスを提供するか、オフチップメモリアクセスに関連する電力消費を削減します。
Cortex-A7浮動小数点ユニット（FPU）
FPU は、以前の世代の Arm 浮動小数点コプロセッサとソフトウェア互換性のある Arm VFPv4 アーキテクチャと互換性のある、高性能な単精度および倍精度浮動小数点命令を提供します。
スヌープ制御ユニット（SCU）
SCU は、相互接続、調停、通信、キャッシュ間およびシステムメモリの転送、キャッシュコヒーレンス、およびプロセッサのその他の機能の管理を担当します。
このシステムの一貫性により、各 OS ドライバー内でのソフトウェアの一貫性の維持に伴うソフトウェアの複雑さも軽減されます。
汎用割り込みコントローラ（GIC）
GIC は、標準化され設計された割り込みコントローラを実装し、プロセッサ間通信とシステム割り込みのルーティングおよび優先順位付けに対して豊富で柔軟なアプローチを提供します。
最大 192 個の独立した割り込みをサポートし、ソフトウェア制御、ハードウェアによる優先順位付け、オペレーティングシステムと TrustZone ソフトウェア管理層間のルーティングが可能です。
このルーティングの柔軟性と、オペレーティングシステムへの割り込みの仮想化のサポートは、ハイパーバイザーを活用したソリューションの機能を強化するために必要な重要な機能の 1 つを提供します。

20/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.2
3.2.1
3.2.2

思い出
外部SDRAM
STM32MP133C/Fデバイスには、以下をサポートする外部SDRAM用のコントローラが組み込まれています。·LPDDR2またはLPDDR3、16ビットデータ、最大1GB、最大533MHzクロック·DDR3またはDDR3L、16ビットデータ、最大1GB、最大533MHzクロック
組み込みSRAM
すべてのデバイスの機能: · SYSRAM: 128 KB (プログラム可能なサイズのセキュアゾーン付き) · AHB SRAM: 32 KB (セキュア化可能) · BKPSRAM (バックアップ SRAM): 8 KB
この領域の内容は、不要な書き込みアクセスから保護されており、スタンバイモードまたはVBATモードでも保持されます。BKPSRAMは、ETZPCでセキュアソフトウェアのみがアクセスできるように定義できます。

3.3

DDR3/DDR3L/LPDDR2/LPDDR3 コントローラ (DDRCTRL)

DDRCTRLとDDRPHYCを組み合わせることで、DDRメモリサブシステム用の完全なメモリインターフェースソリューションが提供されます。 · 64ビットAMBA 4 AXIポートインターフェース（XPI） · コントローラと非同期のAXIクロック · AES-128 DDRオンザフライ書き込み機能を備えたDDRメモリ暗号化エンジン（DDRMCE）
暗号化/読み取り復号化。· サポートされている標準：
JEDEC DDR3 SDRAM仕様、79ビットインターフェースのDDR3/3L用JESD3-16E
JEDEC LPDDR2 SDRAM仕様、209ビットインターフェースを備えたLPDDR2用のJESD2-16E
JEDEC LPDDR3 SDRAM仕様、209ビットインターフェースを備えたLPDDR3用のJESD3-16B
· 高度なスケジューラとSDRAMコマンドジェネレータ · プログラム可能なフルデータ幅（16ビット）またはハーフデータ幅（8ビット） · 読み取り時にXNUMXつのトラフィッククラス、書き込み時にXNUMXつのトラフィッククラスを備えた高度なQoSサポート · 低優先度トラフィックの枯渇を回避するオプション · 書き込み後の読み取り（WAR）と書き込み後の読み取り（RAW）の一貫性の保証
AXIポート · バースト長オプションのプログラマブルサポート（4、8、16） · 書き込み結合により、同じアドレスへの複数の書き込みをXNUMXつの書き込みに結合できます。
シングル書き込み · シングルランク構成

DS13875 改訂5

21/219
48

機能以上view

STM32MP133C/F

· プログラム可能な時間内にトランザクションが到着しないことによる、自動 SDRAM パワーダウンの開始と終了のサポート
· トランザクションの到着不足による自動クロック停止（LPDDR2/3）の開始と終了のサポート
· ハードウェア低電力インターフェースを介して、プログラム可能な時間内にトランザクションが到着しないことによる自動低電力モード動作のサポート
· プログラム可能なページングポリシー · 自動またはソフトウェア制御によるセルフリフレッシュの開始と終了のサポート · ソフトウェア制御によるディープパワーダウンの開始と終了のサポート (LPDDR2 および
LPDDR3) · ソフトウェア制御による明示的なSDRAMモードレジスタの更新をサポート · 柔軟なアドレスマッパーロジックにより、行、列、行のアプリケーション固有のマッピングが可能
バンクビット · ユーザーが選択可能なリフレッシュ制御オプション · パフォーマンスの監視とチューニングを支援するDDRPERFM関連ブロック
DDRCTRL および DDRPHYC は、(ETZPC 内で) 安全なソフトウェアのみがアクセスできるように定義できます。
DDRMCE（DDRメモリ暗号化エンジン）の主な機能は次のとおりです。 · AXIシステムバスマスター/スレーブインターフェース（64ビット） · 組み込みファイアウォールに基づくインライン暗号化（書き込み用）および復号化（読み取り用）
プログラミング · 領域ごとに2つの暗号化モード（最大1つの領域）：暗号化なし（バイパスモード）、
ブロック暗号モード · 64 KB の粒度で定義された領域の開始と終了 · デフォルトのフィルタリング（領域 0）：任意のアクセスを許可 · 領域アクセスフィルタリング：なし
サポートされているブロック暗号: AES サポートされている連鎖モード · AES 暗号のブロックモードは、NIST FIPS 出版物 197 高度暗号化標準 (AES) で指定されている ECB モードと互換性があり、関連するキー導出関数は https://keccak.team で公開されている Keccak-400 アルゴリズムに基づいています。 web· 書き込み専用およびロック可能なマスターキーレジスタ1セット · AHB構成ポート、特権認識

22/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.4

DDR用TrustZoneアドレス空間コントローラ（TZC）

TZC は、TrustZone 権限と非セキュアマスター (NSAID) に基づいて、最大 9 つのプログラム可能な領域で DDR コントローラーへの読み取り/書き込みアクセスをフィルターするために使用されます。· 信頼できるソフトウェアでのみサポートされる構成 · 1 つのフィルターユニット · 9 つの領域:
領域0は常に有効で、アドレス範囲全体をカバーします。領域1から8はプログラム可能なベース/エンドアドレスを持ち、
いずれか256つまたは両方のフィルタ。 · 領域ごとにプログラムされたセキュアおよび非セキュアアクセス権限 · NSAIDに従ってフィルタリングされた非セキュアアクセス · 同じフィルタによって制御される領域は重複してはならない · エラーおよび/または割り込みによるフェイルモード · 受け入れ能力 = XNUMX · 各フィルタを有効または無効にするゲートキーパーロジック · 投機的アクセス

DS13875 改訂5

23/219
48

機能以上view

STM32MP133C/F

3.5

ブートモード

起動時に、内部ブート ROM で使用されるブートソースは、BOOT ピンと OTP バイトによって選択されます。

表2. ブートモード

BOOT2 BOOT1 BOOT0 初期ブートモード

着信接続を待機:

UARTとUSB(1)

デフォルトピンのUSART3/6およびUART4/5/7/8

OTG_HS_DP/DMピン上のUSB高速デバイス(2)

1 シリアルNORフラッシュ(3) QUADSPI上のシリアルNORフラッシュ(5)

e·MMC(3)

SDMMC2上のe·MMC（デフォルト）(5)(6)

NANDフラッシュ(3)

FMC上のSLC NANDフラッシュ

開発ブート（フラッシュメモリブートなし）

フラッシュメモリからブートせずにデバッグアクセスを取得するために使用される(4)

SDカード(3)

SDMMC1のSDカード（デフォルト）(5)(6)

着信接続を待機:

0 UARTとUSB(1)(3) USART3/6とUART4/5/7/8（デフォルトピン）

OTG_HS_DP/DMピン上のUSB高速デバイス(2)

1 シリアルNANDフラッシュ(3) QUADSPI上のシリアルNANDフラッシュ(5)

1. OTP設定で無効にすることができます。2. USBにはHSEクロック/水晶が必要です（OTP設定の有無でサポートされる周波数についてはAN5474を参照してください）。3. ブートソースはOTP設定で変更できます（例：amp（SD カードで初期ブートを実行し、次に OTP 設定で e-MMC を実行します）。4. Cortex®-A7 コアが PA13 をトグルする無限ループを実行します。5. デフォルトのピンは OTP によって変更できます。6. あるいは、このデフォルト以外の SDMMC インターフェイスを OTP によって選択することもできます。

低レベルのブートは内部クロックを使用して実行されますが、ST が提供するソフトウェアパッケージや、DDR、USB (これらに限定されません) などの主要な外部インターフェイスでは、HSE ピンに水晶または外部発振器を接続する必要があります。
HSE ピンの接続とサポートされる周波数に関する制約と推奨事項については、RM0475「STM32MP13xx 高度な Arm® ベースの 32 ビット MPU」または AN5474「STM32MP13xx ラインのハードウェア開発の開始」を参照してください。

24/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.6

電源管理

3.6.1
注意：

電源供給方式
· VDDはI/Oと内部部品の主電源であり、スタンバイモード中も電源が供給されます。tag範囲は 1.71 V ～ 3.6 V (標準 1.8 V、2.5 V、3.0 V、または 3.3 V) です。
VDD_PLLとVDD_ANAはVDDにスター接続する必要があります。 · VDDCPUはCortex-A7 CPU専用のボリュームです。tag供給量、その価値は
希望するCPU周波数。実行モードでは1.22 V～1.38 V。VDDはVDDCPUの前に存在する必要があります。· VDDCOREはメインのデジタル電圧です。tageは通常スタンバイモード中にシャットダウンされます。tag動作モードでは、1.21 V～1.29 Vの範囲です。VDDはVDDCOREより前に供給する必要があります。·VBATピンは外部バッテリー（1.6 V < VBAT < 3.6 V）に接続できます。外部バッテリーを使用しない場合は、このピンはVDDに接続する必要があります。·VDDAはアナログ（ADC/VREF）電源電圧です。tage（1.62 V～3.6 V）です。内部VREF+を使用する場合は、VDDAがVREF+ + 0.3 V以上である必要があります。· VDDA1V8_REGピンは内部レギュレータの出力であり、USB PHYおよびUSB PLLに内部接続されています。内部VDDA1V8_REGレギュレータはデフォルトで有効になっており、ソフトウェアで制御できます。スタンバイモード中は常にシャットダウンされます。
BYPASS_REG1V8ピンはフローティング状態にしないでください。ボリュームをオンまたはオフにするには、VSSまたはVDDに接続する必要があります。tageレギュレータ。VDD = 1.8 Vの場合、BYPASS_REG1V8をセットする必要があります。· VDDA1V1_REGピンは内部レギュレータの出力であり、USB PHYに内部接続されています。内部VDDA1V1_REGレギュレータはデフォルトで有効になっており、ソフトウェアで制御できます。スタンバイモード中は常にシャットダウンされます。
· VDD3V3_USBHSはUSB高速電源です。tageの範囲は3.07V〜3.6Vです。
VDDA3V3_REGが存在しない限り、VDD1V8_USBHSは存在してはなりません。そうでない場合、STM32MP133C/Fに永久的な損傷が発生する可能性があります。これは、PMICの優先順位、またはディスクリート電源実装の場合は外付け部品によって確保する必要があります。
· VDDSD1 と VDDSD2 はそれぞれ SDMMC1 と SDMMC2 SD カード電源であり、超高速モードをサポートします。
· VDDQ_DDR は DDR IO 電源です。DDR1.425 メモリとのインターフェースの場合は 1.575 V ～ 3 V (標準 1.5 V)
DDR1.283L メモリとのインターフェースの場合は 1.45 V ～ 3 V (標準 1.35 V)
LPDDR1.14 または LPDDR1.3 メモリとのインターフェースの場合は 2 V ～ 3 V (標準 1.2 V)
電源投入および電源切断フェーズでは、次の電源シーケンス要件を遵守する必要があります。
· VDD が 1 V 未満の場合、その他の電源 (VDDCORE、VDDCPU、VDDSD1、VDDSD2、VDDA、VDDA1V8_REG、VDDA1V1_REG、VDD3V3_USBHS、VDDQ_DDR) は VDD + 300 mV 未満に維持する必要があります。
· VDD が 1 V を超える場合、すべての電源は独立します。
パワーダウンフェーズでは、STM32MP133C/Fに供給されるエネルギーが1mJ未満である場合にのみ、VDDが一時的に他の電源よりも低くなることがあります。これにより、パワーダウン過渡フェーズ中に、外付けデカップリングコンデンサを異なる時定数で放電することができます。

DS13875 改訂5

25/219
48

機能以上view
V3.6 更新
VBOR0 1

図2. 電源投入/切断シーケンス

STM32MP133C/F

VDDX(1) VDD

3.6.2
注: 26/219

0.3

電源オン

動作モード

パワーダウン

時間

無効な供給エリア

VDDX < VDD + 300 mV

VDDから独立したVDDX

言語

1. VDDX は、VDDCORE、VDDCPU、VDDSD1、VDDSD2、VDDA、VDDA1V8_REG、VDDA1V1_REG、VDD3V3_USBHS、VDDQ_DDR のいずれかの電源を指します。

電源監視

これらのデバイスには、ブラウンアウトリセット (BOR) 回路と組み合わせたパワーオンリセット (POR)/パワーダウンリセット (PDR) 回路が統合されています。
· パワーオンリセット（POR）
PORスーパーバイザはVDD電源を監視し、固定しきい値と比較します。VDDがこのしきい値を下回っている場合、デバイスはリセットモードのままです。· パワーダウンリセット（PDR）
PDRスーパーバイザはVDD電源を監視します。VDDが一定のしきい値を下回るとリセットが生成されます。
· ブラウンアウトリセット（BOR）
BORスーパーバイザはVDD電源を監視します。オプションバイトにより、2.1つのBORしきい値（2.7～XNUMXV）を設定できます。VDDがこのしきい値を下回ると、リセットが生成されます。
· パワーオンリセットVDDCORE (POR_VDDCORE) POR_VDDCOREスーパーバイザはVDDCORE電源を監視し、固定しきい値と比較します。VDDCOREがこのしきい値を下回っている場合、VDDCOREドメインはリセットモードのままです。
· パワーダウンリセットVDDCORE（PDR_VDDCORE）PDR_VDDCOREスーパーバイザはVDDCORE電源を監視します。VDDCOREが一定のしきい値を下回ると、VDDCOREドメインリセットが生成されます。
· パワーオンリセットVDDCPU (POR_VDDCPU) POR_VDDCPUスーパーバイザはVDDCPU電源を監視し、固定しきい値と比較します。VDDCOREがこのしきい値を下回っている場合、VDDCPUドメインはリセットモードのままです。
PDR_ON ピンは STMicroelectronics の製造テスト用に予約されており、アプリケーションでは常に VDD に接続する必要があります。

DS13875 改訂5

STM32MP133C/F

機能以上view

3.7

低電力戦略

STM32MP133C/Fの消費電力を削減する方法はいくつかあります。 · CPUクロックを遅くしたり、
バスマトリックスクロックおよび/または個々の周辺クロックを制御する。CPUがアイドル状態のときに、利用可能な低消費電力クロックから選択して消費電力を節約する。
ユーザーアプリケーションのニーズに応じて電力モードを切り替えることで、短い起動時間、低消費電力、そして利用可能なウェイクアップソースの間で最適なバランスを実現できます。· DVFS（ダイナミックボリューム）を使用します。tag（e および周波数スケーリング）動作ポイントは、CPU クロック周波数と VDDCPU 出力電源を直接制御します。
動作モードにより、システム各部へのクロック配分とシステム電源を制御できます。システム動作モードはMPUサブシステムによって制御されます。
MPUサブシステムの低電力モードは以下のとおりです。 · CSleep:CPUクロックは停止し、周辺クロックは
RCC（リセットおよびクロックコントローラ）で以前に設定された値。· CStop: CPU周辺クロックが停止します。· CStandby: VDDCPU OFF
WFI (割り込み待機) または WFE (イベント待機) 命令を実行すると、CPU は CSleep および CStop 低電力モードに入ります。
使用可能なシステム動作モードは次のとおりです: · 実行 (システムは最大パフォーマンス、VDDCORE、VDDCPU、クロックはオン) · 停止 (クロックはオフ) · LP-Stop (クロックはオフ) · LPLV-Stop (クロックはオフ、VDDCORE および VDDCPU 供給レベルは低下する可能性があります) · LPLV-Stop2 (VDDCPU オフ、VDDCORE は低下、クロックはオフ) · スタンバイ (VDDCPU、VDDCORE、クロックはオフ)

表3. システムとCPUの電力モード

システム電源モード

CPU

実行モード

CRun または CSleep

停止モード LP停止モード LPLV停止モード LPLV停止2モード
スタンバイモード

CStop または CStandby CStandby

3.8

リセットおよびクロックコントローラ (RCC)

クロック・リセットコントローラは、すべてのクロックの生成、クロックゲーティング、システムおよびペリフェラルのリセット制御を管理します。RCCはクロックソースの選択において高い柔軟性を提供し、クロック比を適用することで消費電力を削減します。さらに、一部の通信ペリフェラルでは、

DS13875 改訂5

27/219
48

機能以上view

STM32MP133C/F

3.8.1 3.8.2

2 つの異なるクロックドメイン (バスインターフェイスクロックまたはカーネルペリフェラルクロック) を使用すると、ボーレートを変更せずにシステム周波数を変更できます。
時計管理
デバイスには、4 つの内部発振器、外部水晶または共振器を備えた 2 つの発振器、起動時間が高速な 3 つの内部発振器、および 4 つの PLL が組み込まれています。
RCC は次のクロックソース入力を受け取ります: · 内部発振器:
64 MHz HSIクロック（1 %精度） 4 MHz CSIクロック 32 kHz LSIクロック・外部発振器：8-48 MHz HSEクロック 32.768 kHz LSEクロック
RCC は 1 つの PLL を提供します: · PLL2 は CPU クロック専用 · PLLXNUMX は以下を提供します:
AXI-SS用クロック（APB4、APB5、AHB5、AHB6ブリッジを含む）DDRインターフェース用クロック · PLL3は以下を提供します：マルチレイヤAHBおよび周辺バスマトリクス用クロック（APB1、
ペリフェラル用のカーネルクロック（APB2、APB3、APB6、AHB1、AHB2、AHB4） · 各種ペリフェラル用のカーネルクロックの生成専用のPLL4
システムはHSIクロックで起動します。その後、ユーザーアプリケーションはクロック設定を選択できます。
システムリセットソース
パワーオンリセットでは、デバッグ、RCC の一部、RTC の一部、電源コントローラステータスレジスタ、およびバックアップ電源ドメインを除くすべてのレジスタが初期化されます。
アプリケーションリセットは、次のいずれかのソースから生成されます。 · NRST パッドからのリセット · POR および PDR 信号からのリセット (一般にパワーオンリセットと呼ばれる) · BOR からのリセット (一般にブラウンアウトと呼ばれる) · 独立ウォッチドッグ 1 からのリセット · 独立ウォッチドッグ 2 からのリセット · Cortex-A7 (CPU) からのソフトウェアシステムリセット · クロックセキュリティシステム機能がアクティブになっている場合の HSE の障害
システムリセットは、次のいずれかのソースから生成されます: · アプリケーションリセット · POR_VDDCORE 信号からのリセット · スタンバイモードから実行モードへの終了

28/219

DS13875 改訂5

STM32MP133C/F

機能以上view

MPUプロセッサリセットは、次のいずれかのソースから生成されます。 · システムリセット · MPUがCStandbyを終了するたび · Cortex-A7（CPU）からのソフトウェアMPUリセット

3.9

汎用入出力（GPIO）

各GPIOピンは、ソフトウェアによって出力（プッシュプルまたはオープンドレイン、プルアップ/プルダウンの有無）、入力（プルアップ/プルダウンの有無）、またはペリフェラル代替機能として設定できます。ほとんどのGPIOピンは、デジタルまたはアナログ代替機能と共有されます。すべてのGPIOは高電流対応で、速度選択機能を備えているため、内部ノイズ、消費電力、電磁放射をより適切に管理できます。
リセット後、すべての GPIO はアナログモードになり、消費電力が削減されます。
I/O レジスタへの誤った書き込みを避けるために、必要に応じて特定のシーケンスに従って I/O 構成をロックできます。
すべての GPIO ピンは個別にセキュアとして設定できます。つまり、これらの GPIO およびセキュアとして定義された関連する周辺機器へのソフトウェアアクセスは、CPU 上で実行されるセキュアソフトウェアに制限されます。

3.10
注記：

TrustZone保護コントローラ（ETZPC）
ETZPCは、プログラム可能なセキュリティ属性（セキュリティ保護可能なリソース）を持つバスマスターとスレーブのTrustZoneセキュリティを設定するために使用されます。例えば、以下のことが可能です。· オンチップSYSRAMのセキュア領域のサイズをプログラムできます。· AHBおよびAPBペリフェラルをセキュアまたは非セキュアに設定できます。· AHB SRAMをセキュアまたは非セキュアに設定できます。
デフォルトでは、SYSRAM、AHB SRAM、およびセキュリティ保護可能な周辺機器はセキュアアクセスのみに設定されているため、DMA1/DMA2 などの非セキュアマスターからはアクセスできません。

DS13875 改訂5

29/219
48

機能以上view

STM32MP133C/F

3.11

バス相互接続マトリックス
デバイスには、AXI バスマトリックス、1 つのメイン AHB バスマトリックス、およびバスマスターをバススレーブと相互接続できるバスブリッジが搭載されています (下の図を参照してください。点は有効なマスター/スレーブ接続を表します)。
図3. STM32MP133C/Fバスマトリックス

メタモルファス

SDMMC2

SDMMC1

DBG MLAHBインターコネクトUSBHから

CPU

ETH1 ETH2

128ビット

アキシム

M1 M2

M11

S1 S2 S3 S4 S5 S6 S7 S8 S9

デフォルトのスレーブAXIMC

NIC-400 AXI 64ビット 266 MHz – 10マスター/10スレーブ

AXIMインターコネクトDMA1 DMA2 USBO DMA3から

M1 M2

M3 M4

M6 M7

S4 S5 インターコネクト AHB 32 ビット 209 MHz – 8 マスター / 6 スレーブ

DDRCTRL 533 MHz AHB ブリッジから AHB6、MLAHB インターコネクトへ FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB ブリッジから AHB5、APB ブリッジから APB5、APB ブリッジから DBG APB
AXI 64 同期マスターポート AXI 64 同期スレーブポート AXI 64 非同期マスターポート AXI 64 非同期スレーブポート AHB 32 同期マスターポート AHB 32 同期スレーブポート AHB 32 非同期マスターポート AHB 32 非同期スレーブポート
AHB2へのブリッジ SRAM1 SRAM2 SRAM3 AXIM相互接続へ AHB4へのブリッジ
言語

MLAHB

30/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.12

DMA コントローラ
これらのデバイスはCPUのアクティビティをアンロードするための以下のDMAモジュールを備えています: · マスターダイレクトメモリアクセス(MDMA)
MDMA は高速 DMA コントローラで、CPU を介さずにあらゆる種類のメモリ転送 (周辺装置からメモリ、メモリからメモリ、メモリから周辺装置) を処理します。マスター AXI インターフェイスを備えています。MDMA は他の DMA コントローラとインターフェイスして標準の DMA 機能を拡張したり、周辺装置の DMA 要求を直接管理したりできます。32 個のチャネルはそれぞれ、ブロック転送、繰り返しブロック転送、リンクリスト転送を実行できます。MDMA は、保護されたメモリへの安全な転送を行うように設定できます。 · 1 つの DMA コントローラ (非セキュア DMA2 と DMA3、およびセキュア DMA16) 各コントローラにはデュアルポート AHB があり、合計 XNUMX 個の非セキュア DMA チャネルと XNUMX 個のセキュア DMA チャネルで FIFO ベースのブロック転送を実行します。
2 つの DMAMUX ユニットは、DMA 周辺要求を多重化して 3 つの DMA コントローラにルーティングし、高い柔軟性を実現して、同時に実行される DMA 要求の数を最大化するとともに、周辺出力トリガーまたは DMA イベントから DMA 要求を生成します。
DMAMUX1 は、非セキュアな周辺機器からの DMA 要求を DMA1 および DMA2 チャネルにマップします。DMAMUX2 は、セキュアな周辺機器からの DMA 要求を DMA3 チャネルにマップします。

3.13

拡張割り込みおよびイベントコントローラ（EXTI）
拡張割り込み・イベントコントローラ（EXTI）は、設定可能な直接イベント入力を通じてCPUとシステムのウェイクアップを管理します。EXTIは、電源制御にウェイクアップ要求を送信し、GICに割り込み要求を生成し、CPUイベント入力にイベントを送信します。
EXTI ウェイクアップ要求により、システムをストップモードからウェイクアップし、CPU を CStop モードと CStandby モードからウェイクアップすることができます。
割り込み要求およびイベント要求の生成は実行モードでも使用できます。
EXTI には、EXTI IOport の選択も含まれます。
各割り込みまたはイベントをセキュアに設定して、アクセスをセキュアソフトウェアのみに制限することができます。

3.14

巡回冗長検査計算ユニット (CRC)
CRC (巡回冗長検査) 計算ユニットは、プログラム可能な多項式を使用して CRC コードを取得するために使用されます。
CRCベースの技術は、他の用途の中でも、データ転送やストレージの整合性を検証するために使用されます。EN/IEC 60335-1規格の適用範囲では、フラッシュメモリの整合性を検証する手段を提供します。CRC計算ユニットは、実行時にソフトウェアの署名を計算し、リンク時に生成され、特定のメモリ位置に保存された参照署名と比較するのに役立ちます。

DS13875 改訂5

31/219
48

機能以上view

STM32MP133C/F

3.15

フレキシブルメモリコントローラ（FMC）
FMC コントローラの主な機能は次のとおりです: · 以下の静的メモリマップデバイスとのインターフェイス:
NORフラッシュメモリスタティックまたは擬似スタティックランダムアクセスメモリ（SRAM、PSRAM） 4ビット/8ビットBCHハードウェアECC付きNANDフラッシュメモリ · 8ビット、16ビットのデータバス幅 · 各メモリバンクの独立したチップセレクト制御 · 各メモリバンクの独立した構成 · 書き込みFIFO
FMC 構成レジスタを安全にすることができます。

3.16

デュアルクアッドSPIメモリインターフェース（QUADSPI）
QUADSPIは、シングル、デュアル、またはクアッドSPIフラッシュメモリをターゲットとする特殊な通信インターフェースです。以下の3つのモードのいずれかで動作します。・間接モード：すべての操作はQUADSPIレジスタを使用して実行されます。・ステータスポーリングモード：外部フラッシュメモリのステータスレジスタが定期的に読み取られ、
フラグ設定時に割り込みを生成できる。 · メモリマップモード：外部フラッシュメモリがアドレス空間にマップされる
システムからは内部メモリのように認識されます。
2 つの Quad-SPI フラッシュメモリに同時にアクセス可能なデュアルフラッシュモードを使用すると、スループットと容量の両方を 2 倍に増やすことができます。
QUADSPI は遅延ブロック (DLYBQS) と結合されており、100 MHz を超える外部データ周波数のサポートを可能にします。
QUADSPI 構成レジスタとその遅延ブロックは安全に保護できます。

3.17

アナログ-デジタルコンバータ（ADC1、ADC2）
これらのデバイスは12つのA/Dコンバータ（ADC）を内蔵しており、分解能は10ビット、8ビット、6ビット、または18ビットに設定できます。各ADCは最大XNUMX個の外部チャネルを共有し、シングルショットモードまたはスキャンモードで変換を実行します。スキャンモードでは、選択されたアナログ入力グループに対して自動変換が実行されます。
両方の ADC にはセキュリティ保護可能なバスインターフェイスがあります。
各 ADC は DMA コントローラによって処理できるため、ソフトウェアによる操作なしで ADC で変換された値を自動的に宛先の場所に転送できます。
さらに、アナログウォッチドッグ機能により、変換された電圧を正確に監視できます。tagXNUMXつ、一部、またはすべての選択されたチャネルのe。変換されたvol。tage はプログラムされたしきい値外です。
A/D 変換とタイマーを同期するために、ADC は TIM1、TIM2、TIM3、TIM4、TIM6、TIM8、TIM15、LPTIM1、LPTIM2、および LPTIM3 タイマーのいずれかによってトリガーできます。

32/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.18

温度センサー
このデバイスには温度センサーが組み込まれており、電圧を発生する。tage (VTS)は温度に比例して変化します。この温度センサーはADC2_INP12に内部接続されており、デバイスの周囲温度を40～+125℃の範囲で±2%の精度で測定できます。
温度センサーは優れた直線性を備えていますが、温度測定の全体的な精度を確保するにはキャリブレーションが必要です。温度センサーのオフセットはプロセスばらつきによりチップごとに異なるため、キャリブレーションされていない内蔵温度センサーは、温度変化のみを検出するアプリケーションに適しています。温度センサー測定の精度を向上させるため、各デバイスはSTによって工場で個別にキャリブレーションされています。温度センサーの工場キャリブレーションデータは、STによって読み取り専用モードでアクセス可能なOTP領域に保存されます。

3.19

デジタル温度センサー（DTS）
これらのデバイスには周波数出力温度センサーが組み込まれています。DTSはLSEまたはPCLKに基づいて周波数をカウントし、温度情報を提供します。
以下の機能がサポートされています: · 温度しきい値による割り込み生成 · 温度しきい値によるウェイクアップ信号生成

3.20
注記：

VBAT操作
VBAT 電源ドメインには、RTC、バックアップレジスタ、バックアップ SRAM が含まれています。
バッテリー持続時間を最適化するため、この電源ドメインは、利用可能な場合はVDDから、またはボリュームから供給されます。tagVBATピンにeが印加されます（VDD電源が供給されていない場合）。PDRがVDDがPDRレベルを下回ったことを検出すると、VBAT電源が切り替わります。
巻tagVBATピンへの電源供給は、外付けバッテリー、スーパーキャパシタ、またはVDDから直接行うことができます。後者の場合、VBATモードは機能しません。
VDD が存在しない場合に VBAT 操作がアクティブになります。
これらのイベント（外部割り込み、TAMP イベント、またはRTCアラーム/イベント）は、VDD電源を直接復旧し、デバイスをVBAT動作から強制的に終了させることができます。しかし、TAMP イベントと RTC アラーム/イベントは、VDD 電源を復元できる外部回路 (通常は PMIC) への信号を生成するために使用できます。

DS13875 改訂5

33/219
48

機能以上view

STM32MP133C/F

3.21

巻tag参照バッファ（VREFBUF）
デバイスにはボリュームが組み込まれているtagボリュームとして使用できる参照バッファtagADCの参考資料として、またvoltagVREF+ピンを介して外部コンポーネントの基準電圧を供給します。VREFBUFは保護されています。内部VREFBUFは4つの電圧をサポートします。tages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V 外部電圧tag内部 VREFBUF がオフの場合、VREF+ ピンを介してリファレンスを提供できます。
図4.巻tag参照バッファ

VREFINT

–

VREF +

VSSA

言語

3.22

シグマデルタ変調器用デジタルフィルタ（DFSDM）
デバイスには、2 つのデジタルフィルタモジュールと 4 つの外部入力シリアルチャネル (トランシーバー)、または 4 つの内部パラレル入力をサポートする 1 つの DFSDM が組み込まれています。
DFSDM は外部変調器をデバイスに接続し、受信したデータストリームのデジタルフィルタリングを実行します。変調器は、アナログ信号を DFSDM の入力を構成するデジタルシリアルストリームに変換するために使用されます。
DFSDMはPDM（パルス密度変調）マイクとのインターフェースも可能で、PDMからPCMへの変換とフィルタリング（ハードウェアアクセラレーション）を実行できます。DFSDMは、ADCまたはデバイスメモリ（DMA/CPU転送を介してDFSDMへ）からのパラレルデータストリーム入力をオプションで備えています。
DFSDMトランシーバーは、複数のシリアルインターフェース形式（各種変調器に対応）をサポートしています。DFSDMデジタルフィルタモジュールは、最大24ビットの最終ADC分解能で、ユーザー定義のフィルタパラメータに従ってデジタル処理を実行します。

34/219

DS13875 改訂5

STM32MP133C/F

機能以上view

DFSDM 周辺機器は以下をサポートします: · 4 つの多重化入力デジタルシリアルチャネル:
さまざまな変調器を接続するための設定可能なSPIインターフェース設定可能なマンチェスター符号化1線式インターフェース PDM（パルス密度変調）マイク入力最大入力クロック周波数は最大20MHz（マンチェスター符号化の場合は10MHz）変調器用クロック出力（0～20MHz） · 16つの内部デジタルパラレルチャネルからの代替入力（最大1ビットの入力解像度）：内部ソース：ADCデータまたはメモリデータストリーム（DMA） · 調整可能なデジタル信号処理を備えた5つのデジタルフィルタモジュール：Sincxフィルタ：フィルタの次数/タイプ（XNUMX～XNUMX）、ampリング比（1〜1024）インテグレータ：オーバーampリング比（1〜256）·最大24ビットの出力データ解像度、符号付き出力データ形式·自動データオフセット補正（オフセットはユーザーがレジスタに保存）·連続または単一変換·変換開始のトリガー：ソフトウェアトリガー内部タイマー外部イベント最初のデジタルフィルタモジュール（DFSDM）との同期変換開始·アナログウォッチドッグの機能：低値および高値データしきい値レジスタ専用の設定可能なSincxデジタルフィルタ（次数 = 1〜3、
オーバーamp· 最終出力データまたは選択した入力デジタルシリアルチャネルからの入力 (リング比 = 1 ～ 32) を標準の変換とは独立して継続的に監視 · 飽和したアナログ入力値 (下限と上限) を検出する短絡検出器: 最大 8 ビットのカウンタでシリアルデータストリーム上の 1 ～ 256 個の連続する 0 または 1 を検出 · 各入力シリアルチャネルを継続的に監視 · アナログウォッチドッグイベントまたは短絡検出イベントでブレーク信号生成 · 極値検出器: 最終変換データの最小値と最大値を保存し、ソフトウェアで更新 · 最終変換データを読み取る DMA 機能 · 割り込み: 変換の終了、オーバーラン、アナログウォッチドッグ、短絡、入力シリアルチャネルクロックの欠如 · 「通常」または「挿入」変換: 「通常」変換はいつでも、または連続モードでも要求可能
「挿入された」変換のタイミングに影響を与えずに、正確なタイミングで高い変換優先度で「挿入された」変換を行う

DS13875 改訂5

35/219
48

機能以上view

STM32MP133C/F

3.23

真の乱数ジェネレーター (RNG)
デバイスには、統合アナログ回路によって生成された 32 ビットの乱数を提供する XNUMX つの RNG が組み込まれています。
RNG は、(ETZPC 内で) 安全なソフトウェアのみがアクセスできるように定義できます。
真の RNG は、専用バス (CPU では読み取り不可) を介して、セキュリティ保護された AES および PKA 周辺機器に接続します。

3.24

暗号化およびハッシュプロセッサ（CRYP、SAES、PKA、HASH）
デバイスには、ピアとメッセージを交換するときに機密性、認証、データの整合性、否認防止を確保するために通常必要な高度な暗号化アルゴリズムをサポートする 1 つの暗号化プロセッサが組み込まれています。
また、これらのデバイスには、CPU からアクセスできない専用ハードウェアバスを備えた、専用の DPA 耐性セキュア AES 128 ビットおよび 256 ビットキー (SAES) と PKA ハードウェア暗号化/復号化アクセラレータも組み込まれています。
CRYPの主な特徴: · DES/TDES (データ暗号化標準/三重データ暗号化標準): ECB (電子
コードブック）およびCBC（暗号ブロック連鎖）連鎖アルゴリズム、64ビット、128ビット、または192ビットキー · AES（高度暗号化標準）：ECB、CBC、GCM、CCM、およびCTR（カウンターモード）連鎖アルゴリズム、128ビット、192ビット、または256ビットキー
ユニバーサルハッシュの主な機能: · SHA-1、SHA-224、SHA-256、SHA-384、SHA-512、SHA-3 (セキュアハッシュアルゴリズム) · HMAC
暗号化アクセラレータは DMA 要求生成をサポートします。
CRYP、SAES、PKA、HASH は、(ETZPC では) 安全なソフトウェアのみがアクセスできるように定義できます。

3.25

ブートとセキュリティおよびOTP制御（BSEC）
BSEC（ブートおよびセキュリティおよびOTP制御）は、デバイス設定およびセキュリティパラメータ用の組み込み不揮発性ストレージとして使用されるOTP（ワンタイムプログラマブル）ヒューズボックスを制御することを目的としています。BSECの一部は、セキュアソフトウェアのみがアクセスできるように設定する必要があります。
BSEC は、SAES (セキュア AES) の HWKEY 256 ビットの保存に OTP ワードを使用できます。

36/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.26

タイマーとウォッチドッグ
デバイスには、各 Cortex-A7 に XNUMX つの高度制御タイマー、XNUMX 個の汎用タイマー (うち XNUMX 個はセキュリティ保護済み)、XNUMX つの基本タイマー、XNUMX つの低電力タイマー、XNUMX つのウォッチドッグ、および XNUMX つのシステムタイマーが含まれています。
すべてのタイマーカウンターはデバッグモードでフリーズできます。
以下の表は、高度制御タイマー、汎用タイマー、基本タイマー、低電力タイマーの機能を比較したものです。

タイマータイプ

タイマー

表4. タイマー機能の比較

対抗決議
tion

カウンタータイプ

プリスケーラ係数

DMA要求生成

チャンネルをキャプチャ/比較

補完的な出力

最大インターフェース
クロック（MHz）

マックス
タイマー
クロック（MHz）(1)

高度なTIM1、制御TIM8

16ビット

上、下、1 から 65536 までの任意の整数

はい

ティム2 ティム5

32ビット

上、下、1 から 65536 までの任意の整数

はい

ティム3 ティム4

16ビット

上、下、1 から 65536 までの任意の整数

はい

任意の整数

TIM12(2) 16ビット

1の間

いいえ

一般的な

そして65536

目的

TIM13(2) TIM14(2)

16ビット

1からXNUMXまでの任意の整数
そして65536

いいえ

任意の整数

TIM15(2) 16ビット

1の間

はい

そして65536

TIM16(2) TIM17(2)

16ビット

1からXNUMXまでの任意の整数
そして65536

はい

基本

TIM6、TIM7

16ビット

1からXNUMXまでの任意の整数
そして65536

はい

LPTIM1、

低電力

LPTIM2(2)、LPTIM3(2)、
LPTIM4、

16ビット

1、2、4、8、アップ16、32、64、
128

いいえ

LPTIM5 は

104.5

209

いいえ

104.5

209

いいえ

104.5

209

いいえ

104.5

209

いいえ

104.5

209

104.5

209

104.5

209

いいえ

104.5

209

1(3)

いいえ

104.5 104.5

1. 最大タイマークロックは、RCC の TIMGxPRE ビットに応じて最大 209 MHz です。2. セキュリティ保護可能なタイマーです。3. LPTIM にはキャプチャチャネルがありません。

DS13875 改訂5

37/219
48

機能以上view

STM32MP133C/F

3.26.1 3.26.2 3.26.3

高度制御タイマー（TIM1、TIM8）
高度制御タイマー（TIM1、TIM8）は、6チャネルに多重化されたXNUMX相PWMジェネレータとみなすことができます。プログラム可能なデッドタイムを挿入できる相補PWM出力を備えています。また、完全な汎用タイマーとしても使用できます。XNUMXつの独立したチャネルは、以下の用途に使用できます。・入力キャプチャ・出力コンペア・PWM生成（エッジアラインまたはセンターアラインモード）・ワンパルスモード出力
標準16ビットタイマーとして構成した場合、汎用タイマーと同じ機能を持ちます。16ビットPWMジェネレータとして構成した場合、完全な変調機能（0～100%）を持ちます。
高度制御タイマーは、タイマーリンク機能を介して汎用タイマーと連携し、同期やイベントチェーンを実現できます。
TIM1 と TIM8 は独立した DMA 要求生成をサポートします。
汎用タイマー (TIM2、TIM3、TIM4、TIM5、TIM12、TIM13、TIM14、TIM15、TIM16、TIM17)
STM32MP133C/Fデバイスには、同期可能な汎用タイマーが4個組み込まれています（相違点については表2を参照）。・TIM3、TIM4、TIM5、TIMXNUMX
TIM 2 および TIM5 は、32 ビットの自動リロードアップ/ダウンカウンタと 16 ビットのプリスケーラに基づいています。一方、TIM3 および TIM4 は、16 ビットの自動リロードアップ/ダウンカウンタと 16 ビットのプリスケーラに基づいています。すべてのタイマーには、入力キャプチャ/出力コンペア、PWM、または 16 パルスモード出力用の 1 つの独立したチャネルがあります。これにより、最大のパッケージで最大 8 の入力キャプチャ/出力コンペア/PWM が可能になります。これらの汎用タイマーは、同期またはイベントチェーン用のタイマーリンク機能を介して、連携して動作することも、他の汎用タイマーや高度制御タイマー TIM2 および TIM3 と共に動作することもできます。これらの汎用タイマーはいずれも、PWM 出力を生成するために使用できます。TIM4、TIM5、TIM12、TIM13 にはすべて独立した DMA 要求生成機能があります。これらは、直交 (増分) エンコーダ信号と、14 ～ 15 個のホール効果センサーからのデジタル出力を処理できます。 · TIM16、TIM17、TIM16、TIM16、TIM13、TIM14 これらのタイマーは、16ビットの自動リロードアップカウンタと17ビットのプリスケーラをベースにしています。TIM12、TIM15、TIM2、TIM3は独立したチャネルを4つ備えており、TIM5とTIMXNUMXは入力キャプチャ/出力コンペア、PWM、またはワンパルスモード出力用の独立したチャネルをXNUMXつ備えています。これらのタイマーは、TIMXNUMX、TIMXNUMX、TIMXNUMX、TIMXNUMXといったフル機能の汎用タイマーと同期させることも、シンプルなタイムベースとして使用することも可能です。これらのタイマーはそれぞれ、ETZPCでセキュアソフトウェアからのみアクセスできるように定義できます。
基本タイマー（TIM6およびTIM7）
これらのタイマーは、主に汎用の 16 ビットタイムベースとして使用されます。
TIM6 と TIM7 は独立した DMA 要求生成をサポートします。

38/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.26.4
3.26.5 3.26.6

低電力タイマー (LPTIM1、LPTIM2、LPTIM3、LPTIM4、LPTIM5)
各低消費電力タイマーは独立したクロックを備えており、LSE、LSI、または外部クロックで駆動されている場合はストップモード中でも動作します。LPTIMxはデバイスをストップモードからウェイクアップさせることができます。
これらの低消費電力タイマーは、次の機能をサポートしています: · 16 ビット自動リロードレジスタを備えた 16 ビットアップカウンタ · 16 ビット比較レジスタ · 設定可能な出力: パルス、PWM · 連続/ワンショットモード · 選択可能なソフトウェア/ハードウェア入力トリガー · 選択可能なクロックソース:
内部クロックソース: LSE、LSI、HSI、またはAPBクロックLPTIM入力経由の外部クロックソース(内部クロックがなくても動作)
パルスカウンタアプリケーションで使用されるソース実行） · プログラム可能なデジタルグリッチフィルタ · エンコーダモード
LPTIM2 および LPTIM3 は、(ETZPC 内で) 安全なソフトウェアのみがアクセスできるように定義できます。
独立監視機関（IWDG1、IWDG2）
独立ウォッチドッグは、12ビットのダウンカウンタと8ビットのプリスケーラで構成されています。独立した32kHzの内部RC（LSI）からクロックを供給され、メインクロックとは独立して動作するため、ストップモードおよびスタンバイモードでも動作可能です。IWDGは、問題発生時にデバイスをリセットするウォッチドッグとして使用できます。オプションバイトを介してハードウェアまたはソフトウェアで設定可能です。
IWDG1 は、(ETZPC 内で) 安全なソフトウェアのみがアクセスできるように定義できます。
汎用タイマー（Cortex-A7 CNT）
Cortex-A7 内に組み込まれている Cortex-A7 汎用タイマーには、システムタイミング生成 (STGEN) から値が供給されます。
Cortex-A7プロセッサは、以下のタイマーを提供します: · セキュアモードと非セキュアモードで使用する物理タイマー
物理タイマーのレジスタは、セキュアコピーと非セキュアコピーを提供するためにバンク化されています。 · 非セキュアモードで使用する仮想タイマー · ハイパーバイザーモードで使用する物理タイマー
汎用タイマーはメモリマップされた周辺機器ではないため、特定の Cortex-A7 コプロセッサ命令 (cp15) によってのみアクセスできます。

3.27

システムタイマー生成（STGEN）
システムタイミング生成（STGEN）は、一貫した時間カウント値を生成する。 view すべての Cortex-A7 汎用タイマーの時間。

DS13875 改訂5

39/219
48

機能以上view

STM32MP133C/F

システムタイミング生成には、以下の主な機能があります。 · ロールオーバーの問題を回避するための64ビット幅 · ゼロまたはプログラム可能な値から開始 · タイマーを保存および復元できる制御APBインターフェース（STGENC）
パワーダウンイベントをまたいでタイマー値を外部から読み取ることができる読み取り専用APBインターフェース（STGENR）
安全なソフトウェアとデバッグツール · システムデバッグ中に停止できるタイマー値のインクリメント
STGENC は、(ETZPC 内で) 安全なソフトウェアのみがアクセスできるように定義できます。

3.28

リアルタイムクロック（RTC）
RTC は、すべての低電力モードを管理するための自動ウェイクアップ機能を提供します。RTC は独立した BCD タイマー/カウンターであり、プログラム可能なアラーム割り込みを備えた時刻クロック/カレンダーを提供します。
RTC には、割り込み機能を備えた定期的なプログラム可能なウェイクアップフラグも含まれています。
32つの12ビットレジスタには、秒、分、時（24時間またはXNUMX時間形式）、日（曜日）、日（日）、月、年がXNUMX進化XNUMX進数（BCD）形式で格納されます。秒未満の値もXNUMX進数形式で表示されます。
ソフトウェアドライバーの管理を容易にするためにバイナリモードがサポートされています。
28日、29日（うるう年）、30日、31日の月の補正は自動的に行われます。また、サマータイムの補正も可能です。
追加の 32 ビットレジスタには、プログラム可能なアラームのサブセカンド、秒、分、時間、曜日、日付が含まれます。
水晶発振器の精度の偏差を補正するためのデジタルキャリブレーション機能が利用可能です。
バックアップドメインのリセット後、すべての RTC レジスタは寄生書き込みアクセスの可能性から保護され、安全なアクセスによって保護されます。
供給量がtag動作範囲内に留まる場合、デバイスの状態 (実行モード、低電力モード、またはリセット中) に関係なく、RTC は停止しません。
RTCの主な機能は次のとおりです。 · サブセコンド、秒、分、時間（12または24形式）、日（日）付きのカレンダー
曜日、日付（日）、月、年、ソフトウェアで夏時間補正をプログラム可能、割り込み機能付きアラーム。アラームは任意のタイミングで作動可能
カレンダーフィールドの組み合わせ。自動ウェイクアップユニットは、自動ウェイクアップをトリガーする定期的なフラグを生成します。
割り込み · 基準クロック検出:より正確な第50ソースクロック(60HzまたはXNUMXHz)が使用可能
カレンダー精度の向上に使用されます。・サブセコンドシフト機能を使用した外部クロックとの正確な同期・デジタルキャリブレーション回路（定期的なカウンタ補正）：0.95 ppmの精度、
数秒のキャリブレーションウィンドウ

40/219

DS13875 改訂5

STM32MP133C/F

機能以上view

· タイムストamp イベント保存機能 · RTCバックアップレジスタにSWKEYを保存し、SAEに直接バスアクセス可能（
CPUによって読み取り可能） · マスク可能な割り込み/イベント：
アラームA アラームB ウェイクアップ割り込みTimestamp · TrustZoneサポート: RTCが完全にセキュリティ保護可能なアラームA、アラームB、ウェイクアップタイマー、タイムスタンプamp 個々のセキュリティ保護または非セキュリティ保護
非セキュア構成でセキュアに実行された構成RTCキャリブレーション

3.29

Tamperおよびバックアップレジスタ（TAMP)
32ビットのバックアップレジスタは、すべての低消費電力モードとVBATモードで保持されます。これらのレジスタの内容は少なくとも32つの保護レベルによって保護されているため、機密データの保存に使用できます。amper検出回路。
7tamper入力ピンと5つのtamper出力ピンはアンチtに利用可能ですamp検出。外部tamperピンはエッジ検出、エッジとレベル、フィルタリングによるレベル検出、またはアクティブtに設定できます。amptを自動チェックすることでセキュリティレベルを高めるamper ピンは外部的にオープンまたはショートされていません。
TAMP 主な特徴 · 32個のバックアップレジスタ（TAMP_BKPxR)はRTCドメインに実装され、
VDD電源がオフのときにVBATによって電源が投入される · 12 tamp利用可能なピン数（7つの入力と5つの出力） · 任意のtamper検出はRTCタイムスタンプを生成することができるamp イベント。 · 任意のtamper検出によりバックアップレジスタが消去されます。 · TrustZoneサポート:
Tampセキュアまたは非セキュア構成バックアップは、構成可能なサイズの 3 つの領域に構成を登録します。
. 1つの読み取り/書き込みセキュア領域。1つの書き込みセキュア/読み取り非セキュア領域。1つの読み取り/書き込み非セキュア領域 · 単調カウンタ

3.30

集積回路間インターフェース（I2C1、I2C2、I2C3、I2C4、I2C5）
デバイスには 2 つの IXNUMXC インターフェイスが組み込まれています。
I2Cバスインターフェースは、STM32MP133C/FとシリアルI2Cバス間の通信を処理します。I2Cバス固有のシーケンス、プロトコル、アービトレーション、タイミングをすべて制御します。

DS13875 改訂5

41/219
48

機能以上view

STM32MP133C/F

I2C 周辺機器は以下をサポートします: · I2C バス仕様およびユーザーマニュアル Rev. 5 の互換性:
スレーブおよびマスターモード、マルチマスター機能標準モード (Sm)、最大ビットレート 100 kbit/s 高速モード (Fm)、最大ビットレート 400 kbit/s 高速モードプラス (Fm+)、最大ビットレート 1 Mbit/s、20 mA 出力駆動 I/O 7 ビットおよび 10 ビットのアドレス指定モード、複数の 7 ビットスレーブアドレスプログラム可能なセットアップおよびホールド時間オプションのクロックストレッチ · システム管理バス (SMBus) 仕様 rev 2.0 互換性: ACK によるハードウェア PEC (パケットエラーチェック) 生成および検証
制御アドレス解決プロトコル（ARP）のサポートSMBusアラート·電力システム管理プロトコル（PMBusTM）仕様rev 1.1との互換性·独立クロック：独立したクロックソースの選択により、I2C通信速度をPCLKの再プログラミングから独立させる·アドレス一致でストップモードからウェイクアップ·プログラム可能なアナログおよびデジタルノイズフィルタ·DMA機能付き1バイトバッファ
I2C3、I2C4、および I2C5 は、(ETZPC 内で) セキュアソフトウェアのみがアクセスできるように定義できます。

3.31

ユニバーサル同期非同期受信送信機（USART1、USART2、USART3、USART6およびUART4、UART5、UART7、UART8）
これらのデバイスには、1つのユニバーサル同期受信トランスミッタ（USART2、USART3、USART6、USART4）と5つのユニバーサル非同期受信トランスミッタ（UART7、UART8、UARTXNUMX、UARTXNUMX）が組み込まれています。USARTxとUARTxの機能の概要については、以下の表を参照してください。
これらのインターフェースは、非同期通信、IrDA SIR ENDECサポート、マルチプロセッサ通信モード、単線半二重通信モード、LINマスター/スレーブ機能を提供します。CTS信号とRTS信号のハードウェア管理、およびRS485ドライバイネーブル機能も備えています。最大13Mbpsの通信速度で通信可能です。
USART1、USART2、USART3、USART6 は、スマートカードモード (ISO 7816 準拠) と SPI のような通信機能も提供します。
すべての USART には CPU クロックから独立したクロックドメインがあり、USARTx は最大 32 Kbaud のボーレートを使用して STM133MP200C/F をストップモードからウェイクアップできます。ストップモードからのウェイクアップイベントはプログラム可能で、次のようになります。
· スタートビット検出
· 受信したデータフレーム
· 特定のプログラムされたデータフレーム

42/219

DS13875 改訂5

STM32MP133C/F

機能以上view

すべての USART インターフェイスは DMA コントローラによって提供されます。

表5. USART/UARTの機能

USARTモード/機能(1)

USART1/2/3/6

UART4/5/7/8

モデムのハードウェアフロー制御

DMAを使用した連続通信

マルチプロセッサ通信

同期SPIモード（マスター/スレーブ）

–

スマートカードモード

–

単線半二重通信 IrDA SIR ENDEC ブロック

LINモード

デュアルクロックドメインと低電力モードからのウェイクアップ

Modbus通信における受信タイムアウト割り込み

自動ボーレート検出

ドライバーの有効化

USARTデータ長

7、8、9ビット

1. X = サポートされています。

USART1 および USART2 は、(ETZPC 内で) 安全なソフトウェアのみがアクセスできるように定義できます。

3.32

シリアル周辺機器インターフェース（SPI1、SPI2、SPI3、SPI4、SPI5）と統合サウンドインターフェース（I2S1、I2S2、I2S3、I2S4）
これらのデバイスは最大2つのSPI（SPI1S2、SPI2S2、SPI3S2、SPI4S5、SPI50）を搭載し、マスターモードおよびスレーブモード、半二重、全二重、片方向モードで最大3Mbpsの通信が可能です。4ビットのプリスケーラにより16種類のマスターモード周波数に対応し、フレームは8ビットからXNUMXビットまで設定可能です。すべてのSPIインターフェースは、NSSパルスモード、TIモード、ハードウェアCRC計算、およびDMA機能を備えたXNUMXビットの内蔵RxおよびTx FIFOの乗算をサポートしています。
I2S1、I2S2、I2S3、I2S4は、SPI1、SPI2、SPI3、SPI4と多重化されています。マスターモードまたはスレーブモード、全二重または半二重通信モードで動作し、入力または出力チャネルとして16ビットまたは32ビットの分解能で動作するように設定できます。オーディオamp8kHzから192kHzまでの周波数範囲をサポートします。すべてのI2Sインターフェースは、DMA機能を備えた8ビットの組み込みRxおよびTx FIFOをサポートします。
SPI4 および SPI5 は、(ETZPC 内で) セキュアソフトウェアのみがアクセスできるように定義できます。

3.33

シリアルオーディオインターフェース（SAI1、SAI2）
デバイスには、多くのステレオまたはモノラルオーディオプロトコルの設計を可能にする2つのSAIが組み込まれています。

DS13875 改訂5

43/219
48

機能以上view

STM32MP133C/F

I2S、LSBまたはMSBジャスティファイド、PCM/DSP、TDM、AC'97など、様々なオーディオフォーマットに対応しています。オーディオブロックがトランスミッターとして構成されている場合、SPDIF出力が利用可能です。この柔軟性と再構成可能性を実現するために、各SAIにはXNUMXつの独立したオーディオサブブロックが搭載されています。各ブロックには、専用のクロックジェネレータとI/Oラインコントローラが搭載されています。オーディオamp最大192kHzの周波数帯域に対応しています。さらに、内蔵PDMインターフェースにより最大XNUMX本のマイクをサポートできます。SAIはマスター構成またはスレーブ構成で動作可能です。オーディオサブブロックは受信機または送信機として動作し、同期または非同期（一方に対して）で動作可能です。SAIは他のSAIと接続して同期動作させることもできます。

3.34

SPDIF レシーバーインターフェース (SPDIFRX)
SPDIFRXは、IEC-60958およびIEC-61937に準拠したS/PDIFフローを受信するように設計されています。これらの規格は、高Sまでのシンプルなステレオストリームをサポートします。ampオーディオレート、および Dolby や DTS (最大 5.1) で定義されているような圧縮されたマルチチャンネルサラウンドサウンド。
SPDIFRXの主な機能は次のとおりです。·最大12.288つの入力が利用可能·自動シンボルレート検出·最大シンボルレート:32 MHz·192～60958 kHzのステレオストリームをサポート·オーディオIEC-61937およびIEC-XNUMX、コンシューマーアプリケーションのサポート·パリティビット管理·オーディオ用DMAを使用した通信amples · 制御およびユーザーチャネル情報のためのDMAを使用した通信 · 割り込み機能
SPDIFRXレシーバーは、シンボルレートの検出と入力データストリームのデコードに必要なすべての機能を備えています。ユーザーは必要なSPDIF入力を選択し、有効な信号が利用可能になると、SPDIFRXレシーバーはシンボルレートを検出して、入力データストリームをデコードします。amp入力信号を解析し、マンチェスターストリームをデコードし、フレーム、サブフレーム、ブロック要素を認識します。SPDIFRXは、デコードされたデータと関連するステータスフラグをCPUに渡します。
SPDIFRXは、正確な秒数を計算するために使用されるS/PDIFサブフレームレートで切り替わるspdif_frame_syncという信号も提供します。ampクロックドリフトアルゴリズムのレート。

3.35

セキュアデジタル入出力マルチメディアカードインターフェース（SDMMC1、SDMMC2）
2 つのセキュアデジタル入力/出力 MultiMediaCard インターフェイス (SDMMC) は、AHB バスと SD メモリカード、SDIO カード、および MMC デバイス間のインターフェイスを提供します。
SDMMCの機能は次のとおりです: · Embedded MultiMediaCard System仕様バージョン5.1に準拠
カードは1つの異なるデータバスモードをサポート: 4ビット (デフォルト)、8ビット、XNUMXビット

44/219

DS13875 改訂5

STM32MP133C/F

機能以上view

(HS200 SDMMC_CK速度は最大許容I/O速度に制限されます)(HS400はサポートされていません)
· 以前のバージョンのマルチメディアカードとの完全な互換性（下位互換性）
· SD メモリカード仕様バージョン 4.1 に完全準拠 (SDR104 SDMMC_CK 速度は最大許容 I/O 速度に制限され、SPI モードと UHS-II モードはサポートされません)
· SDIO カード仕様バージョン 4.0 に完全準拠。1 つの異なるデータバスモードのカードサポート: 4 ビット (デフォルト) と 104 ビット (SDRXNUMX SDMMC_CK 速度は最大許容 I/O 速度に制限され、SPI モードと UHS-II モードはサポートされていません)
· 208ビットモードでは最大8MB/秒のデータ転送（最大許容I/O速度に依存）
· 外部双方向ドライバを制御するためのデータおよびコマンド出力イネーブル信号
· SDMMCホストインターフェースに専用のDMAコントローラが組み込まれており、インターフェースとSRAM間の高速転送が可能
· IDMA リンクリストのサポート
· SDMMC1とSDMMC2にそれぞれ専用の電源VDDSD1とVDDSD2があり、UHS-IモードでのSDカードインターフェースにレベルシフタを挿入する必要がなくなります。
SDMMC1およびSDMMC2の一部のGPIOのみが、専用のVDDSD1またはVDDSD2電源ピンで利用可能です。これらはSDMMC1およびSDMMC2のデフォルトのブートGPIOの一部です（SDMMC1：PC[12:8]、PD[2]、SDMMC2：PB[15,14,4,3]、PE3、PG6）。これらは、代替機能テーブルにおいて、「_VSD1」または「_VSD2」というサフィックスが付いた信号で識別できます。
各 SDMMC は遅延ブロック (DLYBSD) と結合されており、100 MHz を超える外部データ周波数をサポートできます。
両方の SDMMC インターフェイスには、セキュリティ保護可能な構成ポートがあります。

3.36

コントローラエリアネットワーク（FDCAN1、FDCAN2）
コントローラエリアネットワーク (CAN) サブシステムは、2 つの CAN モジュール、共有メッセージ RAM メモリ、およびクロックキャリブレーションユニットで構成されます。
両方の CAN モジュール (FDCAN1 および FDCAN2) は、ISO 11898-1 (CAN プロトコル仕様バージョン 2.0 パート A、B) および CAN FD プロトコル仕様バージョン 1.0 に準拠しています。
10KBのメッセージRAMメモリは、フィルタ、受信FIFO、受信バッファ、送信イベントFIFO、送信バッファ（およびTTCAN用トリガー）を実装します。このメッセージRAMは、FDCAN1モジュールとFDCAN2モジュール間で共有されます。
共通クロックキャリブレーションユニットはオプションです。FDCAN1で受信したCANメッセージを評価することで、HSI内部のRC発振器とPLLからFDCAN2とFDCAN1の両方にキャリブレーションされたクロックを生成することができます。

DS13875 改訂5

45/219
48

機能以上view

STM32MP133C/F

3.37

ユニバーサルシリアルバス高速ホスト (USBH)
これらのデバイスは、480つの物理ポートを備えたUSB高速ホスト（最大1.2Mbps）を12つ搭載しています。USBHは、各ポートで低速、フルスピード（OHCI）、高速（EHCI）の動作を独立してサポートします。480つのトランシーバーを統合し、低速（XNUMXMbps）、フルスピード（XNUMXMbps）、高速（XNUMXMbps）のいずれかの動作に使用できます。XNUMXつ目の高速トランシーバーはOTG高速と共用されます。
USBHはUSB 2.0仕様に準拠しています。USBHコントローラは、USB高速PHY内のPLLによって生成される専用クロックを必要とします。

3.38

USB オンザゴー高速 (OTG)
これらのデバイスは、USB OTG高速（最大480Mbps）デバイス／ホスト／OTGペリフェラルを480つ内蔵しています。OTGはフルスピードと高速の両方の動作をサポートします。高速動作（XNUMXMbps）用のトランシーバーは、USBホストのXNUMX番目のポートと共有されます。
USB OTG HSは、USB 2.0仕様およびOTG 2.0仕様に準拠しています。エンドポイント設定はソフトウェアで設定可能で、サスペンド/レジューム機能もサポートしています。USB OTGコントローラは、RCC内部またはUSB高速PHY内部のPLLによって生成される専用の48MHzクロックを必要とします。
USB OTG HSの主な特徴は以下の通りです。· 4KバイトのRxとTx FIFOサイズの組み合わせ、動的FIFOサイズ調整可能· SRP（セッションリクエストプロトコル）とHNP（ホストネゴシエーションプロトコル）のサポート· 16つの双方向エンドポイント· 1.3のホストチャネル、周期的OUTサポート· OTG2.0とOTG2.0の動作モードにソフトウェアで設定可能· USB 1.2 LPM（リンクパワーマネジメント）のサポート· バッテリー充電仕様リビジョンXNUMXのサポート· HS OTG PHYのサポート· 内部USB DMA· 内部HNP/SNP/IP（外部抵抗は不要）· OTG/ホストモードでは、バスパワーデバイスが動作する場合に備えて電源スイッチが必要です。
接続されました。
USB OTG 構成ポートは安全です。

46/219

DS13875 改訂5

STM32MP133C/F

機能以上view

3.39

ギガビットイーサネット MAC インターフェース (ETH1、ETH2)
これらのデバイスは、業界標準のメディア独立インターフェイス (MII)、縮小メディア独立インターフェイス (RMII)、または縮小ギガビットメディア独立インターフェイス (RGMII) を介してイーサネット LAN 通信を行うための IEEE-802.3-2002 準拠のギガビットメディアアクセスコントローラ (GMAC) を XNUMX つ提供します。
これらのデバイスは、物理的なLANバス（ツイストペア、光ファイバーなど）に接続するために、外部物理インターフェースデバイス（PHY）を必要とします。PHYは、MIIの場合は17信号、RMIIの場合は7信号、RGMIIの場合は13信号を使用してデバイスポートに接続され、STM25MP125C/FまたはPHYから32MHz（MII、RMII、RGMII）または133MHz（RGMII）のクロックで動作します。
デバイスには以下の機能が含まれています: · 動作モードとPHYインターフェース
10、100、1000 Mbit/sのデータ転送速度、全二重および半二重動作の両方のサポート、MII、RMII、RGMII PHYインターフェース、処理制御、マルチレイヤパケットフィルタリング：送信元（SA）および宛先（DA）のMACフィルタリング
完全ハッシュフィルタ付きアドレス、VLAN tagパーフェクトフィルタとハッシュフィルタによるレイヤ3フィルタリング、IP送信元（SA）または宛先（DA）アドレスのレイヤ4フィルタリング、送信元（SP）または宛先（DP）ポートのレイヤXNUMXフィルタリング、ダブルVLAN処理：最大XNUMXつのVLANの挿入 tags 送信経路において、 tag 受信パスでのフィルタリング IEEE 1588-2008/PTPv2 のサポート RMON/MIB カウンタによるネットワーク統計のサポート (RFC2819/RFC2665) · ハードウェアオフロード処理プリアンブルおよびフレーム開始データ (SFD) の挿入または削除 IP ヘッダーおよび TCP/UDP/ICMP ペイロードの整合性チェックサムオフロードエンジン: 送信チェックサムの計算と挿入、受信チェックサムの計算と比較デバイスの MAC アドレスによる自動 ARP 要求応答 TCP セグメンテーション: 大きな送信 TCP パケットを複数の小さなパケットに自動的に分割 · 低電力モードエネルギー効率の高いイーサネット (標準 IEEE 802.3az-2010) リモートウェイクアップパケットおよび AMD Magic PacketTM 検出
ETH1とETH2はどちらもセキュアとしてプログラムできます。セキュアに設定すると、AXIインターフェースを介したトランザクションはセキュアになり、コンフィグレーションレジスタはセキュアアクセスによってのみ変更可能になります。

DS13875 改訂5

47/219
48

機能以上view

STM32MP133C/F

3.40

デバッグインフラストラクチャ
デバイスは、ソフトウェア開発とシステム統合をサポートするために、次のデバッグおよびトレース機能を提供します。 · ブレークポイントデバッグ · コード実行トレース · ソフトウェアインストルメンテーション · JTAG デバッグポート · シリアルワイヤデバッグポート · トリガー入力および出力 · トレースポート · Arm CoreSightデバッグおよびトレースコンポーネント
デバッグはJ経由で制御できますTAG業界標準のデバッグツールを使用した /serial-wire デバッグアクセスポート。
トレースポートを使用すると、ログ記録と分析のためにデータをキャプチャできます。
セキュア領域へのデバッグアクセスは、BSEC の認証信号によって有効になります。

48/219

DS13875 改訂5

STM32MP133C/F

ピン配置、ピンの説明、代替機能

図5. STM32MP133C/F LFBGA289ボールアウト

VSSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSSS

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

PB8

PD6

VSSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSSS

PE3

PC8

DDR_DQM0

DDR_DQ5 DDR_DQ3

PG9

PD11

PA12

PD0

VSSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_リセット

PG10

PG5

PG8

PH2

PH8

VDDCPU

電圧

VDDCPU VDDCPU

電圧

VDDQ_DDR

VSSS

DDR_A13

VSSS

DDR_A9

DDR_A2

PF9

PF6

PF10

PG15

PF8

電圧

VSSS

VDDQ_DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSSS

VDDCORE VDDCORE VDDCORE

VSSS

VDDQ_DDR

DDR_WEN

VSSS

DDR_ODT DDR_CSN

DDR_RASN

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSSS

VDDC コア

VSSS

VDDC コア

VSSS

VDDQ_DDR

VDDCORE DDR_A10

DDR_CASN

DDR_CLKP

DDR_CLKN

PC14OSC32_IN

PC15OSC32_
外

VSSS

PC13

PI1

電圧

VSSS

VDDCORE VDDCORE VDDCORE

VSSS

VDDQ_DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

PE2

PF4

PH6

PI0

PG3

電圧

VSSS

VDDQ_DDR

DDR_ATO

DDR_DTO0

DDR_A8 DDR_BA1 DDR_A14

PF7

PA8

PG11

VDD_ANA VSS_ANA

電圧

VDDQ_DDR

DDR_VREF

DDR_A4

VSSS

DDR_DTO1

DDR_A6

PE6

PG1

PD7

VSSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

登録

VDDQ_DDR

パワーLP

DDR_DQM1

DDR_DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_USBHS

VSSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_DQ11

DDR_DQ13

DDR_DQ9

PG2

PH3

PWR_CPU _オン

PA1

VSSS

VREF +

PC5

VSSS

電圧

PF15

VDDA1V8_レジスタ

PI6-BOOT2

VDD_PLL2

PH5

DDR_DQ12

DDR_DQS1N

DDR_DQS1P

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

バイパス_REG1V8

PH4

DDR_DQ15

DDR_DQ14

VSSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSSS

言語

上図はパッケージ上部を示しています view.

DS13875 改訂5

49/219
97

ピン配置、ピンの説明、代替機能

STM32MP133C/F

図6. STM32MP133C/F TFBGA289ボールアウト

VSSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSSS

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSSS

PF3

PB13

PB3

PE3

PC12

VSSS

DDR_DQ1

DDR_DQS0N

DDR_DQS0P

PE13

PD1

PE1

PE7

VSSS

電圧

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_DQM0

DDR_DQ3 DDR_DQ5

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

電圧

PB15

電圧

VSSS

VDDQ_DDR

DDR_リセット

DDR_DQ7 DDR_DQ6

PD0

PE14

VSSS

PE11

VDDCPU

VSSS

PA15

VSSS

PH13

VSSS

PB4

VSSS

VDDQ_DDR

VSSS

VDDQ_DDR

VSSS

DDR_A13

PH8

PA12

電圧

VDDCPU

VSSS

VDDC コア

PD14

PE8

PB5

VDDC コア

PC10

VDDC コア

VSSS

VDDQ_DDR

DDR_A7

DDR_A5

DDR_A9

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

PG5

PG10

PF8

VDDCPU

VSSS

VDDC コア

PH11

PI3

PF9

PG6

バイパス_REG1V8

VDDC コア

VSSS

VDDQ_DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

電圧

VDDA1V8_レジスタ

PA10

DDR_VREF

DDR_RASN

DDR_A10

VSSS

DDR_CASN

PE4

PF10

PB2

電圧

VSSS

VDDC コア

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSSS

VDDQ_DDR

DDR_A15

DDR_CLKP

DDR_CLKN

PF6

VSSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

PC14OSC32_IN

PC15OSC32_
外

PC13

電圧

VSSS

PB11

PA5

PB0

VDDC コア

USB_RREF

PI6-BOOT2 VDDCORE

VSSS

VDDQ_DDR

DDR_A6

DDR_A8 DDR_BA1

PD13

VSSS

PI0

PI1

PA11

VSSS

PA4

PB1

VSSS

PI5-BOOT1

VSSS

VDDQ_DDR

VSSS

VDDQ_DDR

VSSS

DDR_ATO

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSSS

電圧

PC3

PC5

電圧

PI4-BOOT0

電圧

VSSS

VDDQ_DDR

DDR_A4 DDR_ZQ DDR_DQ8

PG11

PE6

PD7

PWR_CPU_オン

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSSS

電源オン

DDR_DQM1

DDR_DQ12

DDR_DQ11

DDR_DQ9

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSSS

VSS_USBHS

USB_DP1

PH4

DDR_DQ13

DDR_DQ14

DDR_DQS1P

DDR_DQS1N

VSSS

PG3

PG2

PF14

VDDA

VREF +

PDR_オン

PC2

USB_DM2

VDDA1V1_レジスタ

VDD3V3_USBHS

USB_DM1

PI7

上図はパッケージ上部を示しています view.

パワーLP

DDR_DQ15

DDR_DQ10

VSSS

言語

50/219

DS13875 改訂5

STM32MP133C/F

ピン配置、ピンの説明、代替機能

図7. STM32MP133C/F TFBGA320ボールアウト
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

VSSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSSS

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_DQ4

DDR_DQ1

DDR_DQ0

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSSS

DDR_DQ2

DDR_DQ5

DDR_DQM0

PH2

PH8

VSSS

VDD CPU

PE1

PD15

VDD CPU

VSSS

電圧

PB10

PH10

VDDQ_DDR

VSSS

VDD SD1

DDR_DQ3

DDR_DQ6

PF8

PG9

PD11 PA12

VSSS

DDR_DQ7

DDR_A5

VSSS

PF6

PG10

PG5

VDD CPU

PE4

PF10 PG15

PG8

PH7

PD13

PB2

PF9

VDD CPU

VSSS

電圧

VDD CPU

VDDコア

VSSS

電圧

VSSS

VDDQ_DDR

VSSS

電圧

VSSS

VDDコア

VSSS

電圧

VDDコア

VDDQ_DDR

DDR_A13

DDR_A2

DDR_A9

DDR_リセット
N

DDR_BA2

DDR_A3

DDR_A0

DDR_A7

DDR_BA0

DDR_CSN

DDR_ODT

VSS_PLL

VDD_PLL

PH11

VDD CPU

PC15-

VBAT OSC32 PI3

VSSS

_外

PC14-

VSS OSC32 PC13

_で

電圧

PE2

PF4

PH6

PI2

VDD CPU
VDDコア
VSSS
電圧

VSSS

VDDコア

VSSS

VDDコア

VSSS

電圧

VDDコア

VSSS

電圧

VDDコア

VDDQ_DDR
VSSS
VDDQ_DDR
VDDコア

VDDQ_DDR

DDR_ウェン

DDR_RASN

VSSS

DDR_A10

DDR_CASN

DDR_CLKN

VDDQ_DDR

DDR_A12

DDR_CLKP

DDR_A15

DDR_A11

DDR_A14

DDR_CKE

DDR_A1

PA8

PF7

PI1

PI0

VSSS

DDR_DTO1

DDR_ATO

DDR_A8

DDR_BA1

PG1

PG11

PH3

電圧

VSSS

電圧

VDDコア

VSSS

電圧

VDDコア

VSSS

VDDQ_DDR

DDR_A4

DDR_ZQ

DDR_A6

VSSS

PE6

PH0OSC_IN

PA13

VSSS

DDR_VREF

DDR_DQ10

DDR_DQ8

VSSS

PH1OSC_出力

VSS_ANA

VSSS

電圧

VDDA VSSA

PA6

VSSS

VDDコア

VSSS

VDD VDDQ_ コア DDR

VSSS

電源オン

DDR_DQ13

DDR_DQ9

PD7

VDD_ANA

PG2

PA7

VREF-

ニュージャージー州TRST

VDDA1 V1_レジスタ

VSSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

パワー_

PG3

PG12 CPU_ PF13

PC0

PC3 VREF+ PB0

PA3

PE5

電圧

USB_RREF

PA14

VDD 3V3_USBHS

VDDA1 V8_レジスタ

VSSS

バイパスS_REG
1V8

PH5

DDR_DQ12

DDR_DQ11

DDR_DQM1

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS ブート2 DP1 ブート0 PLL2

PH4

DDR_DQ15

DDR_DQ14

VSSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_オン

USB_DP2

PI5-

USB_

ブート1 DM1

VSS_PLL2

PA10

PI7

VSSS

上図はパッケージ上部を示しています view.

言語

DS13875 改訂5

51/219
97

ピン配置、ピンの説明、代替機能

STM32MP133C/F

表6. ピン配列表で使用される凡例/略語

名前

略語

意味

ピン名ピンタイプ
I/O構造
注釈代替機能追加機能

特に指定がない限り、リセット中およびリセット後のピン機能は実際のピン名と同じです。

供給ピン

入力専用ピン

出力専用ピン

入出力

入力/出力ピン

アナログまたは特殊レベルピン

FT(U/D/PD) 5 V トレラント I/O (固定プルアップ/プルダウン/プログラマブルプルダウン付き)

東ドイツ

DDR1.5、DDR1.35L、LPDDR1.2/LPDDR3インターフェース用の3 V、2 V、または3 VI/O

アナログ信号

RSTP ...

弱いプルアップ抵抗付きリセットピン

_f(1) _a(2) _u(3) _h(4)

FT I/Oのオプション I2C FM+オプションアナログオプション（I/Oのアナログ部分にVDDAから供給） USBオプション（I/OのUSB部分にVDD3V3_USBxxから供給） 1.8V typ. VDDの高速出力（SPI、SDMMC、QUADSPI、TRACE用）

_vh(5)

1.8V typ. VDD の超高速オプション (ETH、SPI、SDMMC、QUADSPI、TRACE 用)

注記で特に指定がない限り、すべてのI/Oはリセット中およびリセット後にフローティング入力として設定されます。

GPIOx_AFRレジスタを通じて選択された機能

周辺レジスタを介して直接選択/有効化される機能

1. 表 7 の関連 I/O 構造体は、FT_f、FT_fh、FT_fvh です。2. 表 7 の関連 I/O 構造体は、FT_a、FT_ha、FT_vha です。3. 表 7 の関連 I/O 構造体は、FT_u です。4. 表 7 の関連 I/O 構造体は、FT_h、FT_fh、FT_fvh、FT_vh、FT_ha、FT_vha です。5. 表 7 の関連 I/O 構造体は、FT_vh、FT_vha、FT_fvh です。

52/219

DS13875 改訂5

STM32MP133C/F

ピン配置、ピンの説明、代替機能

ピン番号

表7. STM32MP133C/Fのボール定義

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS VDD

–

PE11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE14

I/O FT_h

VDDCPU

–

PD0

I/O FT

PH12

I/O FT_fh

PB6

I/O FT_h

–

TIM1_CH2、I2C3_SMBA、

–

DFSDM1_DATIN0、USART1_TX、UART4_TX、

FMC_NWAIT(ブート)

–

TIM1_CH2、

USART2_CTS/USART2_NSS、

SAI1_D2、

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER、

ETH1_MII_TX_ER、

FMC_D8(ブート)/FMC_AD8

–

TRACED12、DFSDM1_CKIN0、I2C1_SMBA、FMC_A5

TIM2_CH1、

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3、FMC_CLK

TIM1_BKIN、SAI1_D4、

UART8_RTS/UART8_DE、

–

QUADSPI_BK1_NCS、

QUADSPI_BK2_IO2、

FMC_D11(ブート)/FMC_AD11

–

SAI1_MCLK_A、SAI1_CK1、

–

FDCAN1_RX、

FMC_D2(ブート)/FMC_AD2

USART2_TX、TIM5_CH3、

DFSDM1_CKIN1、I2C3_SCL、

–

SPI5_MOSI、SAI1_SCK_A、QUADSPI_BK2_IO2、

SAI1_CK2、ETH1_MII_CRS、

FMC_A6

TRACED6、TIM16_CH1N、

TIM4_CH1、TIM8_CH1、

–

USART1_TX、SAI1_CK2、QUADSPI_BK1_NCS、

ETH2_MDIO、FMC_NE3、

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 改訂5

53/219
97

ピン配置、ピンの説明、代替機能

STM32MP133C/F

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_h

–

I/O FT_h

–

I/O FT_h

I/O FT_f

I/O FT_h

–

TIM16_CH1N、SAI1_D1、SAI1_SD_A、UART4_TX（ブート）

TRACED9、TIM5_ETR、

–

USART2_RX、I2C3_SDA、

FMC_A8、HDP2

TIM16_CH1、TIM4_CH3、

I2C1_SCL、I2C3_SCL、

–

DFSDM1_DATIN1、

UART4_RX、SAI1_D1、

FMC_D13(ブート)/FMC_AD13

TIM1_ETR、SAI2_MCLK_A、

USART1_RTS/USART1_DE、

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV、FMC_A7

–

LPTIM1_IN2、UART7_TX、

QUADSPI_BK2_IO0(ブート)

–

ETH2_MII_CRS、

ETH1_MII_CRS、FMC_NE4、

ETH2_RGMII_CLK125

–

LPTIM2_IN2、I2C4_SMBA、

USART3_CTS/USART3_NSS、

SPDIFRX_IN0、

–

QUADSPI_BK1_IO2、

ETH2_RGMII_CLK125、

FMC_CLE(ブート)/FMC_A16、

UART7_RX

DBTRGO、I2C2_SDA、

–

USART6_RX、SPDIFRX_IN3、FDCAN1_RX、FMC_NE2、

FMC_NCE(ブート)

TIM16_CH1N、TIM4_CH3、

–

TIM8_CH3、SAI1_SCK_B、USART6_TX、TIM13_CH1、

QUADSPI_BK1_IO0(ブート)

–

–
–
WKUP1
–

54/219

DS13875 改訂5

STM32MP133C/F

ピン配置、ピンの説明、代替機能

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSSS

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

–

PF9

I/O FT_h

TIM2_CH1、TIM8_ETR、

SPI5_MISO、SAI1_MCLK_B、

USART3_RTS/USART3_DE、

–

SPDIFRX_IN2、

QUADSPI_BK2_IO2、

QUADSPI_BK1_IO3、

FMC_NE2、ETH2_CLK

–

TIM17_CH1、ETH2_MDC、FMC_A15

USART6_CTS/USART6_NSS、

–

UART7_CTS、QUADSPI_BK1_IO1、

ETH2_PHY_INTN

SPI5_SCK、SAI1_SD_B、

–

UART8_CTS、FDCAN1_TX、QUADSPI_BK2_IO1（ブート）、

FMC_NE3

–

TIM16_BKIN、SAI1_D3、TIM8_BKIN、SPI5_NSS、 – USART6_RTS/USART6_DE、UART7_RTS/UART7_DE、
QUADSPI_CLK(ブート)

–

TIM16_CH1、SPI5_NSS、

UART7_RX(ブート)

–

QUADSPI_BK1_IO2、ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_JP

–

TIM17_CH1N、TIM1_CH1、

DFSDM1_CKIN3、SAI1_D4、

–

UART7_CTS、UART8_RX、TIM14_CH1、

QUADSPI_BK1_IO1(ブート)

QUADSPI_BK2_IO3、FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 改訂5

55/219
97

ピン配置、ピンの説明、代替機能

STM32MP133C/F

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

–

I/O FT_h

–

I/O FT_fh

I/O FT_h

–

I/O FT

SPI5_MISO、SAI1_D2、

DFSDM1_DATIN3、

TIM15_CH1N、I2S_CKIN、

–

SAI1_FS_A、UART7_RTS/UART7_DE、

–

UART8_TX、

QUADSPI_BK2_NCS、

FMC_NCE2、FMC_A25

–

RTC_OUT2、SAI1_D1、

I2S_CKIN、SAI1_SD_A、

–

UART4_RX、

QUADSPI_BK1_NCS(ブート)

ETH2_MDIO、FMC_A6

TAMP_IN7

–

SAI2_FS_B、I2C3_SDA、

SPI5_SCK、

–

QUADSPI_BK2_IO3、ETH2_MII_TX_CLK、

–

ETH1_MII_TX_CLK、

QUADSPI_BK1_IO3

SPI5_NSS、TIM5_CH2、

SAI2_SD_A、

SPI2_NSS/I2S2_WS、

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK、FMC_A12

LPTIM2_ETR、TIM4_CH2、

TIM8_CH2、SAI1_CK1、

–

SAI1_MCLK_A、USART1_RX、QUADSPI_BK1_IO3、

–

QUADSPI_BK2_IO2、

FMC_A18

–

（１）

SPDIFRX_IN3、

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5、WKUP2

RTC_OUT1/RTC_TS/

（１）

–

RTC_LSCO、TAMP_IN1/TAMP_

OUT2、WKUP3

56/219

DS13875 改訂5

STM32MP133C/F

ピン配置、ピンの説明、代替機能

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

J3 J4 N5

PI2

I/O FT

（１）

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4、WKUP5

K5 N4 P4

PI1

I/O FT

（１）

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO、
TAMP_IN2/TAMP_ OUT3、WKUP4

F13 L2 U13

VSSS

–

J2 J5 L2

VBAT

–

L4 N3 P5

PI0

I/O FT

（１）

SPDIFRX_IN0

TAMP_IN8/TAMP_ OUT1

K2M2

PC15OSC32_OUT

入出力

（１）

–

OSC32_OUT

F15 N2 U16

VSSS

–

K1 M1 M2

PC14OSC32_IN

入出力

（１）

–

OSC32_IN

G7 E3 V16

VSSS

–

H9 K6 N15 VDDCORE S

–

M10 M4 N9

電圧

–

G8 E6 W16

VSSS

–

USART2_RX、

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0、FMC_A4

MCO1、SAI2_MCLK_A、

TIM8_BKIN2、I2C4_SDA、

SPI5_MISO、SAI2_CK1、

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK、SPI2_MOSI/I2S2_SDO、

–

OTG_HS_SOF、

ETH2_MII_RXD3/ETH2_

RGMII_RXD3、FMC_A21

TRACECLK、TIM2_ETR、

I2C4_SCL、SPI5_MOSI、

SAI1_FS_B、

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE、SPDIFRX_IN1、

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1、FMC_A23

DS13875 改訂5

57/219
97

ピン配置、ピンの説明、代替機能

STM32MP133C/F

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

電圧

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSSS

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

TIM17_CH1、UART7_TX(ブート)、
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0、FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1、FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2、QUADSPI_BK1_NCS
LPTIM1_ETR、TIM4_ETR、SAI2_FS_A、I2C2_SMBA、
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2、TIM1_BKIN2、SAI2_SCK_B、TIM15_CH2、I2C3_SMBA、SAI1_SCK_B、UART4_RTS/UART4_DE、
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL、SPI5_MOSI、QUADSPI_BK2_IO1、ETH1_MII_COL、ETH2_MII_COL、QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 改訂5

STM32MP133C/F

ピン配置、ピンの説明、代替機能

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2、I2C2_SDA、SAI2_SD_B、FDCAN2_RX、ETH2_RGMII_GTX_CLK、
ETH1_MDIO、FMC_A13

M4 L4 V2 VDD_ANA S

–

R1 U3 V3

PG2

I/O FT

–

MCO2、TIM8_BKIN、SAI2_MCLK_B、ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1、SAI2_SCK_A、

SAI2_CK2、

USART6_RTS/USART6_DE、

USART3_CTS、

–

ETH2_PHY_INTN、

ETH1_PHY_INTN、

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

電圧

–

G10 E8 T1

VSSS

–

N3 R3 V1

MCO1、USART2_CK、

I2C2_SCL、I2C3_SDA、

SPDIFRX_IN0、

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK、

QUADSPI_BK1_IO2、

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO、DBTRGI、MCO1、UART4_TX

R3 R4 W3 PWR_CPU_ON オフ

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4、I2C5_SCL、

SPI2_NSS/I2S2_WS、

USART1_CTS/USART1_NSS、

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1、ETH1_CLK、

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4、LPTIM1_OUT、

I2C5_SMBA、USART3_RX、

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_JP

–
–
–
ブート失敗 –
–

DS13875 改訂5

59/219
97

ピン配置、ピンの説明、代替機能

STM32MP133C/F

ピン番号

表7. STM32MP133C/Fのボール定義（続き）

ボールの機能

ピン名（機能の後に
リセット)

代替機能

追加機能

LFBGA289 TFBGA289 TFBGA320
ピン型I/O構造
注記

P4 U4

PF14(JTCK/SW CLK)

入出力

（１）

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1、TIM5_CH1、TIM8_ETR、TIM15_BKIN、SAI1_SD_B、UART5_TX、
ETH1_MII_CRS、ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR、SAI1_MCLK_B、

I/O FT_a –

DFSDM1_DATIN3、

USART2_TX、UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

–

I/O FT_a

I/O FT_a I/O FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0、 – USART2_RTS/USART2_DE、
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3、TIM5_CH3、– LPTIM4_OUT、TIM15_CH1、
USART2_TX、ETH1_MDIO

TIM2_CH1/TIM2_ETR、

USART2_CK、TIM8_CH1N、

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A、ETH1_PPS_OUT、

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A、SAI1_CK2、

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

I/O FT_vha –

VREF +

–

VDDA

–

VREF-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER、ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3、ADC2_INP3
ADC1_INP1、ADC2_INP1
ADC1_INP2
ADC1_INP0、ADC1_INN1、ADC2_INP0、ADC2_INN1、TAMP_IN3
ADC1_INP6、ADC1_INN2
–

60/219

DS13875 改訂5

STM3

ドキュメント / リソース

STマイクロエレクトロニクス STM32MP133C F 32ビット Arm Cortex-A7 1GHz MPU [pdf] ユーザーガイド
STM32MP133C F 32ビット Arm Cortex-A7 1GHz MPU、STM32MP133C、F 32ビット Arm Cortex-A7 1GHz MPU、Arm Cortex-A7 1GHz MPU、1GHz、MPU

参考文献

ユーザーマニュアル

STマイクロエレクトロニクス STM32MP133C F 32ビット Arm Cortex-A7 1GHz MPU

仕様

Arm Cortex-A7サブシステム

思い出

DDR コントローラー

よくある質問

ドキュメント / リソース

参考文献

コメントを残す

返信をキャンセル