STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU

ຂໍ້ມູນຈໍາເພາະ

• ຫຼັກ: Arm Cortex-A7
• ໜ່ວຍຄວາມຈຳ: SDRAM ພາຍນອກ, SRAM ທີ່ຝັງໄວ້
• Data Bus: ການໂຕ້ຕອບຂະໜານ 16-ບິດ
• ຄວາມປອດໄພ/ຄວາມປອດໄພ: ຣີເຊັດ ແລະ ການຈັດການພະລັງງານ, LPLV-Stop2, Standby
• Package: LFBGA, TFBGA with min pitch 0.5 mm
• ການຄຸ້ມຄອງໂມງ
• Input/Outputs ຈຸດປະສົງທົ່ວໄປ
• ມາຕຣິກເບື້ອງເຊື່ອມຕໍ່ກັນ
• 4 ຕົວຄວບຄຸມ DMA
• ອຸປະກອນຕໍ່ພ່ວງການສື່ສານ: ສູງສຸດ 29
• ອຸປະກອນເສີມອະນາລັອກ: 6
• ຈັບເວລາ: ເຖິງ 24, Watchdogs: 2
• ການເລັ່ງຮາດແວ
• ໂໝດດີບັກ
• Fuses: 3072-bit ລວມທັງ ID ທີ່ເປັນເອກະລັກ ແລະ HUK ສໍາລັບກະແຈ AES 256
• ສອດຄ່ອງ ECOPACK2

ລະບົບຍ່ອຍ Arm Cortex-A7

ລະບົບຍ່ອຍ Arm Cortex-A7 ຂອງ STM32MP133C/F ໃຫ້…

ຄວາມຊົງຈໍາ

ອຸປະກອນປະກອບມີ External SDRAM ແລະ Embedded SRAM ສໍາລັບການເກັບຮັກສາຂໍ້ມູນ…

ຕົວຄວບຄຸມ DDR

ຕົວຄວບຄຸມ DDR3/DDR3L/LPDDR2/LPDDR3 ຈັດການການເຂົ້າເຖິງໜ່ວຍຄວາມຈຳ...

ການຄຸ້ມຄອງການສະຫນອງພະລັງງານ
ໂຄງ​ການ​ສະ​ຫນອງ​ໄຟ​ຟ້າ​ແລະ​ຜູ້​ຄວບ​ຄຸມ​ຮັບ​ປະ​ກັນ​ການ​ສົ່ງ​ໄຟ​ຟ້າ​ທີ່​ຫມັ້ນ​ຄົງ…

ການຄຸ້ມຄອງໂມງ
RCC ຈັດການການແຈກຢາຍໂມງ ແລະການຕັ້ງຄ່າ...

Input/Outputs ຈຸດປະສົງທົ່ວໄປ (GPIOs)
GPIOs ໃຫ້ຄວາມສາມາດໃນການໂຕ້ຕອບສໍາລັບອຸປະກອນພາຍນອກ…

TrustZone Protection Controller
ETZPC ປັບປຸງຄວາມປອດໄພຂອງລະບົບໂດຍການຈັດການສິດການເຂົ້າເຖິງ…

Bus-Interconnect Matrix
matrix ອໍານວຍຄວາມສະດວກໃນການໂອນຂໍ້ມູນລະຫວ່າງໂມດູນທີ່ແຕກຕ່າງກັນ ...

FAQs

ຖາມ: ຮອງຮັບອຸປະກອນຕໍ່ພ່ວງການສື່ສານສູງສຸດເທົ່າໃດ?
A: STM32MP133C/F ຮອງຮັບອຸປະກອນຕໍ່ພ່ວງການສື່ສານໄດ້ເຖິງ 29 ອັນ.

ຖາມ: ອຸປະກອນຕໍ່ພ່ວງອະນາລັອກມີເທົ່າໃດ?
A: ອຸປະກອນສະຫນອງ 6 ອຸປະກອນຕໍ່ພ່ວງອະນາລັອກສໍາລັບຟັງຊັນອະນາລັອກຕ່າງໆ.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 ສູງສຸດ 1 GHz, 2 × ETH, 2 × CAN FD, 2 × ADC, 24 ໂມງຈັບເວລາ, ສຽງ, crypto ແລະ adv. ຄວາມປອດໄພ
Datasheet - ຂໍ້​ມູນ​ການ​ຜະ​ລິດ​

ຄຸນສົມບັດ
ຮວມເຖິງເທັກໂນໂລຍີທີ່ທັນສະໄໝຂອງສິດທິບັດ ST
ຫຼັກ
· 32-bit Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte unified level 2 cache Arm® NEONTM ແລະ Arm® TrustZone®

ຄວາມຊົງຈໍາ
· ໜ່ວຍຄວາມຈຳ DDR ພາຍນອກສູງສຸດ 1 Gbyte ເຖິງ LPDDR2/LPDDR3-1066 16-bit ເຖິງ DDR3/DDR3L-1066 16-bit
· 168 Kbytes ຂອງ SRAM ພາຍໃນ: 128 Kbytes ຂອງ AXI SYSRAM + 32 Kbytes ຂອງ AHB SRAM ແລະ 8 Kbytes ຂອງ SRAM ໃນ Backup domain
· ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາ Dual Quad-SPI · ຄວບຄຸມຄວາມຊົງຈໍາພາຍນອກທີ່ມີຄວາມຍືດຫຍຸ່ນສູງສຸດ
ລົດເມຂໍ້ມູນ 16-ບິດ: ການໂຕ້ຕອບຂະຫນານເພື່ອເຊື່ອມຕໍ່ ICs ພາຍນອກແລະຄວາມຊົງຈໍາ SLC NAND ທີ່ມີສູງສຸດ 8-bit ECC
ຄວາມປອດໄພ/ຄວາມປອດໄພ
· ບູດທີ່ປອດໄພ, TrustZone® ອຸປະກອນຕໍ່ພ່ວງ, 12 xtamper pins ລວມທັງ 5 x active tampເອີ
· ອຸນ​ຫະ​ພູມ, voltage, ຄວາມຖີ່ແລະການຕິດຕາມ 32 kHz
ຣີເຊັດ ແລະ ການຈັດການພະລັງງານ
· 1.71 V ຫາ 3.6 VI/Os supply (5 V-tolerant I/Os) · POR, PDR, PVD ແລະ BOR · On-chip LDOs (USB 1.8 V, 1.1 V) · Backup regulator (~0.9 V) · ເຊັນເຊີອຸນຫະພູມພາຍໃນ · ໂໝດພະລັງງານຕ່ຳ: Sleep-Stop, LPL
LPLV-Stop2 ແລະ Standby

LFBGA

TFBGA

LFBGA289 (14×14mm) Pitch 0.8 mm

TFBGA289 (9 × 9 ມມ) TFBGA320 (11 × 11 ມມ)
pitch ຕ່ໍາສຸດ 0.5 ມມ

· ການເກັບຮັກສາ DDR ໃນໂໝດສະແຕນບາຍ · ການຄວບຄຸມສຳລັບຊິບຄູ່ PMIC

ການຄຸ້ມຄອງໂມງ
· oscillators ພາຍໃນ: 64 MHz HSI oscillator, 4 MHz CSI oscillator, 32 kHz LSI oscillator
· oscillators ພາຍນອກ: 8-48 MHz HSE oscillator, 32.768 kHz LSE oscillator
· 4 × PLLs ກັບຮູບແບບເສດສ່ວນ

ການ​ປ້ອນ​ຂໍ້​ມູນ / ຜົນ​ໄດ້​ຮັບ​ຈຸດ​ປະ​ສົງ​ທົ່ວ​ໄປ​
· ເຖິງ 135 ພອດ I/O ທີ່ປອດໄພດ້ວຍຄວາມສາມາດລົບກວນ
· ເຖິງ 6 ຕື່ນ

ມາຕຣິກເບື້ອງເຊື່ອມຕໍ່ກັນ
· 2 bus matrices 64-bit Arm® AMBA® AXI interconnect, ເຖິງ 266 MHz 32-bit Arm® AMBA® AHB interconnect, ເຖິງ 209 MHz

4 ຕົວຄວບຄຸມ DMA ເພື່ອຍົກເລີກການໂຫຼດ CPU
· 56 ຊ່ອງ​ທາງ​ດ້ານ​ຮ່າງ​ກາຍ​ທັງ​ຫມົດ​
· 1 x ຕົວຄວບຄຸມການເຂົ້າເຖິງຄວາມຊົງຈໍາໂດຍກົງຂອງແມ່ແບບທົ່ວໄປທີ່ມີຄວາມໄວສູງ (MDMA)
· 3 × Dual-port DMAs ກັບ FIFO ແລະຮ້ອງຂໍຄວາມສາມາດຂອງ router ສໍາລັບການຄຸ້ມຄອງ peripheral ທີ່ດີທີ່ສຸດ

ກັນຍາ 2024
ນີ້ແມ່ນຂໍ້ມູນກ່ຽວກັບຜະລິດຕະພັນໃນການຜະລິດຢ່າງເຕັມທີ່.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

ສູງສຸດ 29 ອຸປະກອນຕິດຕໍ່ສື່ສານ
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ການໂຕ້ຕອບ ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, ລວມທັງ 4 ກັບເຕັມ duplex
ຄວາມຖືກຕ້ອງຂອງລະດັບສຽງ I2S ຜ່ານສຽງພາຍໃນ PLL ຫຼືໂມງພາຍນອກ)(+2 QUADSPI + 4 ກັບ USART) · 2 × SAI (ສຽງສະເຕີລິໂອ: I2S, PDM, SPDIF Tx) · SPDIF Rx ມີ 4 ວັດສະດຸປ້ອນ · 2 × SDMMC ສູງສຸດ 8 ບິດ (SD/e·MMCTM/SDIO) · ຮອງຮັບ 2 × ຮອງຮັບ USB CDC 2 ໂຮສຄວາມໄວສູງ ຫຼື 2.0 × USB 1 ໂຮສຄວາມໄວສູງ

+ 1 × USB 2.0 OTG ຄວາມໄວສູງພ້ອມໆກັນ · 2 x Ethernet MAC/GMAC IEEE 1588v2 ຮາດແວ, MII/RMII/RGMII
6 ອຸປະກອນຕໍ່ພ່ວງອະນາລັອກ
· 2 × ADCs ທີ່ມີ 12-bit ສູງສຸດ. ຄວາມລະອຽດສູງສຸດ 5 Msps
· 1 x ເຊັນເຊີອຸນຫະພູມ · 1 x ການກັ່ນຕອງດິຈິຕອນສໍາລັບ sigma-delta modulator
(DFSDM) ທີ່ມີ 4 ຊ່ອງ ແລະ 2 ຕົວກອງ · ການອ້າງອີງ ADC ພາຍໃນ ຫຼືພາຍນອກ VREF+
ເຖິງ 24 ໂມງນັບຖອຍຫຼັງ ແລະ 2 ເຝົ້າລະວັງ
· 2 × 32-bit timers ທີ່ມີສູງສຸດ 4 IC/OC/PWM ຫຼືຕົວນັບການເຕັ້ນຂອງກໍາມະຈອນແລະ quadrature (incremental) encoder input
· 2 × 16-bit ເຄື່ອງຈັບເວລາຂັ້ນສູງ · 10 × 16-bit ເຄື່ອງຈັບເວລາທົ່ວໄປ (ລວມທັງ
2 ເຄື່ອງຈັບເວລາພື້ນຖານທີ່ບໍ່ມີ PWM) · 5 × 16-bit ເຄື່ອງຈັບເວລາພະລັງງານຕ່ໍາ · RTC ປອດໄພດ້ວຍຄວາມຖືກຕ້ອງຍ່ອຍວິນາທີແລະ
ປະຕິທິນຮາດແວ · 4 ເຄື່ອງຈັບເວລາລະບົບ Cortex®-A7 (ປອດໄພ,
ທີ່ບໍ່ປອດໄພ, virtual, hypervisor) · 2 × ການເຝົ້າລະວັງເອກະລາດ
ການເລັ່ງຮາດແວ
· AES 128, 192, 256 DES/TDES

2 (ເອກະລາດ, ເອກະລາດປອດໄພ) 5 (2 ປອດໄພ) 4 5 (3 ປອດໄພ)
4 + 4 (ລວມທັງ 2 USART ທີ່ປອດໄພ), ບາງອັນສາມາດເປັນແຫຼ່ງ boot ໄດ້
2 (ສູງສຸດ 4 ຊ່ອງສຽງ), ມີ I2S master/slave, PCM input, SPDIF-TX 2 ports
ຝັງ HSPHY ກັບ BCD ຝັງ HS PHY ກັບ BCD (ປອດໄພ), ສາມາດເປັນແຫຼ່ງ boot ໄດ້
2 × HS ແບ່ງປັນລະຫວ່າງ Host ແລະ OTG 4 inputs

2 (1 × TTCAN), ການປັບໂມງ, 10 Kbyte ແບ່ງປັນ buffer 2 (8 + 8 bits) (ປອດໄພ), e·MMC ຫຼື SD ສາມາດເປັນແຫຼ່ງບູດ 2 ອຸປະກອນເສີມການສະຫນອງພະລັງງານເອກະລາດສໍາລັບການໂຕ້ຕອບບັດ SD.
1 (dual-quad) (ປອດໄພ), ສາມາດເປັນແຫຼ່ງ boot

–
–
ເກີບ
–
ເກີບ
Boot Boot
(1)

ທີ່ຢູ່ Parallel / ຂໍ້ມູນ 8/16-bit FMC Parallel AD-mux 8/16-bit
NAND 8/16-bit 10/100M/Gigabit Ethernet DMA Cryptography
Hash True ຕົວເລກ Random Generator Fuses (ສາມາດຕັ້ງໂຄງການໄດ້ເທື່ອດຽວ)

4 × CS, ເຖິງ 4 × 64 Mbyte
ແມ່ນແລ້ວ, 2× CS, SLC, BCH4/8, ສາມາດເປັນແຫຼ່ງບູດ 2 x (MII, RMI, RGMII) ດ້ວຍ PTP ແລະ EEE (ປອດໄພ)
3 ຕົວຢ່າງ (1 ປອດໄພ), 33-channel MDMA PKA (ມີ DPA ປ້ອງກັນ), DES, TDES, AES (ມີ DPA ປ້ອງກັນ)
(ປອດໄພທັງໝົດ) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(ປອດໄພ) True-RNG (ປອດໄພ) 3072 bits ທີ່ມີປະສິດທິພາບ (ປອດໄພ, 1280 bits ມີໃຫ້ຜູ້ໃຊ້)

–
Boot –
–

16/219

DS13875 Rev 5

STM32MP133C/F

ລາຍລະອຽດ

ຕາຕະລາງ 1. ຄຸນສົມບັດ STM32MP133C/F ແລະການນັບອຸປະກອນຕໍ່ພ່ວງ (ຕໍ່)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF ອື່ນໆ

ຄຸນສົມບັດ

LFBGA289

TFBGA289

TFBGA320

GPIOs ທີ່ມີການຂັດຂວາງ (ຈໍານວນທັງຫມົດ)

135(2)

ເຂັມສັກຢາປຸກ GPIOs ທີ່ປອດໄພ

ທັງໝົດ
6

Tamper pins (active tampເອີ)

12 (5)

DFSDM ເຖິງ 12-bit synchronized ADC

4 ຊ່ອງປ້ອນຂໍ້ມູນທີ່ມີ 2 ຕົວກອງ

–

2(3) (ສູງສຸດ 5 Msps ໃນແຕ່ລະ 12-bit) (ປອດໄພ)

ADC1: 19 ຊ່ອງລວມທັງ 1x ພາຍໃນ, 18 ຊ່ອງທີ່ມີຢູ່ສໍາລັບ

ຊ່ອງ ADC 12-ບິດ ທັງໝົດ (4)

ຜູ້ໃຊ້ລວມທັງ 8x ຄວາມແຕກຕ່າງ

–

ADC2: 18 ຊ່ອງລວມທັງ 6x ພາຍໃນ, 12 ຊ່ອງທີ່ມີຢູ່ສໍາລັບ

ຜູ້ໃຊ້ລວມທັງ 6x ຄວາມແຕກຕ່າງ

ຂາເຂົ້າຂາເຂົ້າ ADC VREF VREF+ ພາຍໃນ

1.65 V, 1.8 V, 2.048 V, 2.5 V ຫຼື VREF+ input –
ແມ່ນແລ້ວ

1. QUADSPI ອາດຈະບູດຈາກ GPIOs ທີ່ອຸທິດຕົນ ຫຼືໃຊ້ບາງ FMC Nand8 boot GPIOs (PD4, PD1, PD5, PE9, PD11, PD15 (ເບິ່ງຕາຕະລາງ 7: STM32MP133C/F ball definition).
2. ການນັບ GPIO ທັງໝົດນີ້ລວມມີສີ່ JTAG GPIOs ແລະສາມ BOOT GPIO ທີ່ມີການນໍາໃຊ້ຈໍາກັດ (ອາດຈະຂັດກັບການເຊື່ອມຕໍ່ອຸປະກອນພາຍນອກໃນລະຫວ່າງການສະແກນຊາຍແດນຫຼື boot).
3. ເມື່ອທັງສອງ ADCs ຖືກໃຊ້, ໂມງເຄີເນລຄວນຈະຄືກັນສໍາລັບທັງ ADCs ແລະເຄື່ອງໃຊ້ prescalers ADC ທີ່ຝັງໄວ້ບໍ່ສາມາດຖືກນໍາໃຊ້.
4. ນອກຈາກນັ້ນ, ຍັງມີຊ່ອງທາງພາຍໃນ: – ADC1 ຊ່ອງພາຍໃນ: VREFINT – ADC2 ຊ່ອງພາຍໃນ: ອຸນຫະພູມ, vol ພາຍໃນ.tage ການອ້າງອີງ, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

ລາຍລະອຽດ 18/219

STM32MP133C/F

ຮູບທີ 1. ແຜນວາດ STM32MP133C/F

ອຸປະກອນ IC

@VDDA

HSI

AXIM: Arm 64-bit AXI interconnect (266 MHz) T

@VDDCPU

GIC

T

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 ພັນ D$

32 ພັນ I$

CNT (ຈັບເວລາ) T

ETM

T

2561K2B8LK2B$L+2$SCU T
async

128 ບິດ

TT

CSI

LSI

ດີບັກເທື່ອສຸດamp

ເຄື່ອງກໍາເນີດໄຟຟ້າ TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (ບໍ່ມີ GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

ແຮຊ

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

async

T

CRYP

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (ຄູ່) T

37

16b

FMC

T

CRC

T

DLYBSD1

(ການຄວບຄຸມ SDMMC1 DLY)

T

DLYBSD2

(ການຄວບຄຸມ SDMMC2 DLY)

T

DLYBQS

(ການຄວບຄຸມ QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS ເຈົ້າພາບ)

PLUSB

FIFO

T

PKA

FIFO

T MDMA 32 ຊ່ອງ

AGIMC TT

17 16b ຜອດຕິດຕາມ

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

OTP Fuses

@VDDA

2

RTC / AWU

T

12

TAMP / regs ສໍາຮອງຂໍ້ມູນ T

@VBAT

2

LSE (32kHz XTAL)

T

ເວລາລະບົບ STGENC

ລຸ້ນ

STGENR

USBPHYC
(USB 2 x ການຄວບຄຸມ PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

ປັກໝຸດ BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4ch DFSDM

Buffer 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100MHz)

APB3 (100 MHz)

APB4

async AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB ທ

AHB2APB

DMA1
8 ສາຍ
DMAMUX1
DMA2
8 ສາຍ

DMAMUX2

DMA3
8 ສາຍ

T

PMB (ຕິດຕາມຂະບວນການ)
DTS (ເຊັນເຊີອຸນຫະພູມດິຈິຕອນ)

ສະບັບtage ຜູ້ຄວບຄຸມ

@VDDA

ການຄວບຄຸມການສະຫນອງ

FIFO

FIFO

FIFO

2×2 ມາຕຣິກເບື້ອງ
AHB2APB

64 ບິດ AXI

64bits AXI ແມ່ບົດ

32 bits AHB 32 bits AHB master

APB 32 ບິດ

ການປົກປ້ອງຄວາມປອດໄພ TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-bit multi-AHB bus matrix (209 MHz)
APB6
FIFO FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16 ຕໍ່

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Smartcard IrDA

5

T

USART2

Smartcard IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

ການກັ່ນຕອງການກັ່ນຕອງ

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Smartcard IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

ການກັ່ນຕອງການກັ່ນຕອງ

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Smartcard IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

ການທໍາງານຫຼາຍກວ່າview

ການທໍາງານຫຼາຍກວ່າview

3.1
3.1.1
3.1.2

ລະບົບຍ່ອຍ Arm Cortex-A7
ຄຸນສົມບັດ
· ສະຖາປັດຕະຍະກຳ ARMv7-A · 32-Kbyte instruction cache · 1-Kbyte L32 data cache · 1-Kbyte level128 cache · Arm + Thumb®-2 instruction set · Arm TrustZone security technology · Arm NEON advanced SIMD · DSP and SIMD extensions · VFPv2 floating-point · Hardware traditional module · ຮອງຮັບ Hardware traditional interrupt controller (GIC) with 4 shared peripheral interrupts · Integrated generic timer (CNT)
ເກີນview
ໂປເຊດເຊີ Cortex-A7 ເປັນໂປເຊດເຊີແອັບພລິເຄຊັນທີ່ມີປະສິດທິພາບພະລັງງານຫຼາຍທີ່ຖືກອອກແບບມາເພື່ອສະຫນອງການປະຕິບັດທີ່ອຸດົມສົມບູນໃນອຸປະກອນສວມໃສ່ລະດັບສູງ, ແລະຄໍາຮ້ອງສະຫມັກອື່ນໆທີ່ມີພະລັງງານຕ່ໍາແລະຜູ້ບໍລິໂພກ. ມັນສະຫນອງເຖິງ 20% ປະສິດທິພາບເສັ້ນດຽວຫຼາຍກ່ວາ Cortex-A5 ແລະໃຫ້ປະສິດທິພາບທີ່ຄ້າຍຄືກັນກ່ວາ Cortex-A9.
Cortex-A7 ປະກອບມີຄຸນສົມບັດທັງຫມົດຂອງໂປເຊດເຊີ Cortex-A15 ແລະ CortexA17 ທີ່ມີປະສິດທິພາບສູງ, ລວມທັງການສະຫນັບສະຫນູນ virtualization ໃນຮາດແວ, NEON, ແລະ 128-bit AMBA 4 AXI bus interface.
ໂປເຊດເຊີ Cortex-A7 ກໍ່ສ້າງໃນ 8-s ທີ່ມີປະສິດທິພາບດ້ານພະລັງງານtage ທໍ່ຂອງໂຮງງານຜະລິດ Cortex-A5. ມັນຍັງໄດ້ຮັບຜົນປະໂຫຍດຈາກແຄດ L2 ປະສົມປະສານທີ່ຖືກອອກແບບມາສໍາລັບພະລັງງານຕ່ໍາ, ມີການຊັກຊ້າການເຮັດທຸລະກໍາຕ່ໍາແລະການປັບປຸງການສະຫນັບສະຫນູນ OS ສໍາລັບການບໍາລຸງຮັກສາ cache. ດ້ານເທິງນີ້, ມີການປັບປຸງການຄາດຄະເນສາຂາແລະການປັບປຸງການປະຕິບັດລະບົບຫນ່ວຍຄວາມຈໍາ, ມີເສັ້ນທາງ loadstore 64-bit, 128-bit AMBA 4 AXI buses ແລະຂະຫນາດ TLB ເພີ່ມຂຶ້ນ (256 entry, ເພີ່ມຂຶ້ນຈາກ 128 entry ສໍາລັບ Cortex-A9 ແລະ Cortex-A5), ການເພີ່ມປະສິດທິພາບສໍາລັບວຽກຂະຫນາດໃຫຍ່ເຊັ່ນ: web ການທ່ອງເວັບ.
ເທັກໂນໂລຍີ Thumb-2
ສົ່ງປະສິດທິພາບສູງສຸດຂອງລະຫັດແຂນແບບດັ້ງເດີມໃນຂະນະທີ່ຍັງສະຫນອງການຫຼຸດຜ່ອນເຖິງ 30% ໃນຄວາມຕ້ອງການຫນ່ວຍຄວາມຈໍາສໍາລັບການເກັບຮັກສາຄໍາແນະນໍາ.
ເຕັກ​ໂນ​ໂລ​ຊີ TrustZone​
ຮັບປະກັນການປະຕິບັດທີ່ເຊື່ອຖືໄດ້ຂອງຄໍາຮ້ອງສະຫມັກຄວາມປອດໄພຕັ້ງແຕ່ການຄຸ້ມຄອງສິດທິດິຈິຕອນເຖິງການຈ່າຍເງິນເອເລັກໂຕຣນິກ. ສະຫນັບສະຫນູນຢ່າງກວ້າງຂວາງຈາກເຕັກໂນໂລຢີແລະຄູ່ຮ່ວມງານອຸດສາຫະກໍາ.

DS13875 Rev 5

19/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

ນີອອນ
ເທັກໂນໂລຍີ NEON ສາມາດເລັ່ງມັນຕິມີເດຍ ແລະ ຂັ້ນຕອນການປະມວນຜົນສັນຍານ ເຊັ່ນ: ການເຂົ້າລະຫັດ/ຖອດລະຫັດວິດີໂອ, ກຣາບຟິກ 2D/3D, ການຫຼິ້ນເກມ, ການປະມວນຜົນສຽງ ແລະສຽງເວົ້າ, ການປະມວນຜົນຮູບພາບ, ການໂທລະສັບ, ແລະການສັງເຄາະສຽງ. Cortex-A7 ສະຫນອງເຄື່ອງຈັກທີ່ສະຫນອງທັງການປະຕິບັດແລະການທໍາງານຂອງຫນ່ວຍງານ Cortex-A7 floating-point (FPU) ແລະການປະຕິບັດຊຸດຄໍາແນະນໍາ SIMD ກ້າວຫນ້າທາງດ້ານ NEON ສໍາລັບການເລັ່ງເພີ່ມເຕີມຂອງສື່ມວນຊົນແລະຫນ້າທີ່ປະມວນຜົນສັນຍານ. NEON ຂະຫຍາຍໂປເຊດເຊີ Cortex-A7 FPU ເພື່ອສະຫນອງ quad-MAC ແລະຊຸດລົງທະບຽນ 64-bit ແລະ 128-bit ເພີ່ມເຕີມທີ່ສະຫນັບສະຫນູນຊຸດ SIMD ທີ່ອຸດົມສົມບູນຫຼາຍກວ່າ 8-, 16- ແລະ 32-bit integer ແລະ 32-bit floating-point data.
ຮາດແວ virtualization
ສະຫນັບສະຫນູນຮາດແວທີ່ມີປະສິດທິພາບສູງສໍາລັບການຄຸ້ມຄອງຂໍ້ມູນແລະການຕັດສິນຊີ້ຂາດ, ເຊິ່ງສະພາບແວດລ້ອມຊອບແວຫຼາຍແລະຄໍາຮ້ອງສະຫມັກຂອງພວກມັນສາມາດເຂົ້າເຖິງຄວາມສາມາດຂອງລະບົບໄດ້ພ້ອມກັນ. ນີ້ເຮັດໃຫ້ການຮັບຮູ້ອຸປະກອນທີ່ແຂງແຮງ, ດ້ວຍສະພາບແວດລ້ອມ virtual ທີ່ໂດດດ່ຽວຈາກກັນແລະກັນ.
ແຄດ L1 ທີ່ປັບໃຫ້ເໝາະສົມ
ປະສິດທິພາບ ແລະພະລັງງານທີ່ປັບປຸງໃຫ້ເໝາະສົມກັບແຄສ L1 ສົມທົບເຕັກນິກການຕອບສະໜອງໃນການເຂົ້າເຖິງໜ້ອຍທີ່ສຸດເພື່ອເພີ່ມປະສິດທິພາບສູງສຸດ ແລະຫຼຸດຜ່ອນການໃຊ້ພະລັງງານໃຫ້ໜ້ອຍທີ່ສຸດ.
ຕົວຄວບຄຸມແຄດ L2 ປະສົມປະສານ
ສະຫນອງການເຂົ້າເຖິງຄວາມຖີ່ຕ່ໍາແລະແບນວິດສູງຕໍ່ກັບຫນ່ວຍຄວາມຈໍາທີ່ເກັບໄວ້ໃນຄວາມຖີ່ສູງ, ຫຼືເພື່ອຫຼຸດຜ່ອນການໃຊ້ພະລັງງານທີ່ກ່ຽວຂ້ອງກັບການເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາ off-chip.
ຫນ່ວຍບໍລິການຈຸດເລື່ອນ Cortex-A7 (FPU)
FPU ໃຫ້ຄໍາແນະນໍາຈຸດລອຍຕົວແບບດຽວ ແລະສອງເທົ່າທີ່ມີປະສິດຕິພາບສູງທີ່ເຂົ້າກັນໄດ້ກັບສະຖາປັດຕະຍະກຳ Arm VFPv4 ເຊິ່ງເປັນຊອບແວທີ່ເຂົ້າກັນໄດ້ກັບຕົວປະມວນຜົນຈຸດລອຍຕົວ Arm ລຸ້ນກ່ອນ.
ໜ່ວຍຄວບຄຸມ Snoop (SCU)
SCU ແມ່ນຮັບຜິດຊອບໃນການຄຸ້ມຄອງການເຊື່ອມຕໍ່ກັນ, ການຊີ້ຂາດ, ການສື່ສານ, cache ກັບ cache ແລະການໂອນຫນ່ວຍຄວາມຈໍາຂອງລະບົບ, cache coherence ແລະຄວາມສາມາດອື່ນໆສໍາລັບໂປເຊດເຊີ.
ຄວາມສອດຄ່ອງຂອງລະບົບນີ້ຍັງຊ່ວຍຫຼຸດຜ່ອນຄວາມຊັບຊ້ອນຂອງຊອບແວທີ່ມີສ່ວນຮ່ວມໃນການຮັກສາຄວາມສອດຄ່ອງກັນຂອງຊອບແວພາຍໃນແຕ່ລະໄດເວີ OS.
ຕົວຄວບຄຸມລົບກວນທົ່ວໄປ (GIC)
ການປະຕິບັດຕົວຄວບຄຸມການຂັດຂວາງທີ່ໄດ້ມາດຕະຖານແລະຖືກສ້າງຂື້ນ, GIC ສະຫນອງວິທີການທີ່ອຸດົມສົມບູນແລະມີຄວາມຍືດຫຍຸ່ນໃນການສື່ສານລະຫວ່າງໂປເຊດເຊີແລະການກໍານົດເສັ້ນທາງແລະການຈັດລໍາດັບຄວາມສໍາຄັນຂອງການຂັດຂວາງລະບົບ.
ສະຫນັບສະຫນູນເຖິງ 192 ການຂັດຂວາງເອກະລາດ, ພາຍໃຕ້ການຄວບຄຸມຊອບແວ, ຮາດແວຈັດລໍາດັບຄວາມສໍາຄັນ, ແລະເສັ້ນທາງລະຫວ່າງລະບົບປະຕິບັດການແລະຊັ້ນການຄຸ້ມຄອງຊອບແວ TrustZone.
ຄວາມຍືດຫຍຸ່ນຂອງເສັ້ນທາງນີ້ແລະການສະຫນັບສະຫນູນການຂັດຂວາງ virtualization ເຂົ້າໄປໃນລະບົບປະຕິບັດການ, ສະຫນອງຫນຶ່ງໃນລັກສະນະທີ່ສໍາຄັນທີ່ຕ້ອງການເພື່ອເພີ່ມຄວາມສາມາດຂອງການແກ້ໄຂໂດຍໃຊ້ hypervisor.

20/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.2
3.2.1
3.2.2

ຄວາມຊົງຈໍາ
SDRAM ພາຍນອກ
ອຸປະກອນ STM32MP133C/F ຝັງຕົວຄວບຄຸມສຳລັບ SDRAM ພາຍນອກທີ່ຮອງຮັບສິ່ງຕໍ່ໄປນີ້: · LPDDR2 ຫຼື LPDDR3, ຂໍ້ມູນ 16-bit, ສູງສຸດ 1 Gbyte, ເຖິງ 533 MHz ໂມງ · DDR3 ຫຼື DDR3L, ຂໍ້ມູນ 16-bit, ສູງສຸດ 1 Gbyte, ສູງສຸດ 533 MHz.
ຝັງ SRAM
ຄຸນນະສົມບັດອຸປະກອນທັງຫມົດ: · SYSRAM: 128 Kbytes (ມີຂະຫນາດ programmable ເຂດຄວາມປອດໄພ) · AHB SRAM: 32 Kbytes (ປອດໄພ) · BKPSRAM (ສໍາຮອງຂໍ້ມູນ SRAM): 8 Kbytes
ເນື້ອ​ໃນ​ຂອງ​ເຂດ​ນີ້​ໄດ້​ຮັບ​ການ​ປ້ອງ​ກັນ​ຈາກ​ການ​ເຂົ້າ​ເຖິງ​ການ​ຂຽນ​ທີ່​ບໍ່​ຕ້ອງ​ການ​ທີ່​ເປັນ​ໄປ​ໄດ້​, ແລະ​ສາ​ມາດ​ໄດ້​ຮັບ​ການ​ເກັບ​ຮັກ​ສາ​ໄວ້​ໃນ​ຮູບ​ແບບ Standby ຫຼື VBAT​. BKPSRAM ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.3

ຕົວຄວບຄຸມ DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL ລວມກັບ DDRPHYC ສະຫນອງການແກ້ໄຂການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາທີ່ສົມບູນສໍາລັບລະບົບຍ່ອຍຫນ່ວຍຄວາມຈໍາ DDR. ·ໜຶ່ງ 64-bit AMBA 4 AXI ports interface (XPI) · AXI clock asynchronous to the controller · DDR memory cypher engine (DDRMCE) featuring AES-128 DDR on-the-fly write
encryption/ອ່ານ​ຖອດ​ລະ​ຫັດ. · ມາດ​ຕະ​ຖານ​ສະ​ຫນັບ​ສະ​ຫນູນ​:
ຂໍ້ມູນຈໍາເພາະຂອງ JEDEC DDR3 SDRAM, JESD79-3E ສໍາລັບ DDR3/3L ທີ່ມີການໂຕ້ຕອບ 16-bit
ຂໍ້ມູນຈໍາເພາະຂອງ JEDEC LPDDR2 SDRAM, JESD209-2E ສໍາລັບ LPDDR2 ທີ່ມີການໂຕ້ຕອບ 16-bit
ຂໍ້ມູນຈໍາເພາະຂອງ JEDEC LPDDR3 SDRAM, JESD209-3B ສໍາລັບ LPDDR3 ທີ່ມີການໂຕ້ຕອບ 16-bit
· Advanced scheduler and SDRAM command generator · Programmable data full width (16-bit) or half data width (8-bit) · Advanced QoS support with three traffic classes on read and two traffic classes on write · ທາງເລືອກເພື່ອຫຼີກເວັ້ນການ starvation ຂອງການຈະລາຈອນທີ່ມີບູລິມະສິດຕ່ໍາ · ຮັບປະກັນຄວາມສອດຄ່ອງສໍາລັບການຂຽນຫຼັງຈາກອ່ານ (WAR) ແລະອ່ານ (ຫຼັງຈາກ-write)
ພອດ AXI · Programmable ສະຫນັບສະຫນູນຕົວເລືອກຄວາມຍາວຂອງລະເບີດ (4, 8, 16) · Write ສົມທົບເພື່ອໃຫ້ການຂຽນຫຼາຍທີ່ຢູ່ດຽວກັນຖືກລວມເຂົ້າກັນເປັນ
ການຂຽນດຽວ · ການຕັ້ງຄ່າອັນດັບດຽວ

DS13875 Rev 5

21/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

· ຮອງຮັບ SDRAM ອັດຕະໂນມັດ ການເຂົ້າແລະອອກທີ່ເກີດຈາກການຂາດທຸລະກໍາມາເຖິງສໍາລັບເວລາທີ່ກໍານົດໂຄງການ
·ຮອງຮັບການຢຸດໂມງອັດຕະໂນມັດ (LPDDR2/3) ການເຂົ້າແລະອອກທີ່ເກີດຈາກການຂາດທຸລະກໍາມາຮອດ
·ສະຫນັບສະຫນູນການດໍາເນີນງານຂອງໂຫມດພະລັງງານຕ່ໍາອັດຕະໂນມັດທີ່ເກີດຈາກການຂາດການເຮັດທຸລະກໍາສໍາລັບເວລາທີ່ສາມາດດໍາເນີນໂຄງການໄດ້ໂດຍຜ່ານການໂຕ້ຕອບພະລັງງານຕ່ໍາຮາດແວ
· ນະ​ໂຍ​ບາຍ​ການ​ຕັ້ງ​ຫນ້າ​ທີ່​ເປັນ​ໂຄງ​ການ · ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ອັດ​ຕະ​ໂນ​ມັດ​ຫຼື​ພາຍ​ໃຕ້​ການ​ຄວບ​ຄຸມ​ຊອບ​ແວ​ທີ່​ຕົນ​ເອງ​ໂຫຼດ​ຫນ້າ​ຈໍ​ຄືນ​ເຂົ້າ​ແລະ​ອອກ · ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ເຂົ້າ​ແລະ​ອອກ​ຈາກ​ໄຟ​ເລິກ​ເລິກ​ພາຍ​ໃຕ້​ການ​ຄວບ​ຄຸມ​ຊອບ​ແວ (LPDDR2 ແລະ
LPDDR3) · ຮອງຮັບການອັບເດດແບບ SDRAM ທີ່ຈະແຈ້ງພາຍໃຕ້ການຄວບຄຸມຂອງຊອບແວ · ເຫດຜົນແຜນທີ່ທີ່ຢູ່ແບບຍືດຫຍຸ່ນເພື່ອໃຫ້ແອັບພລິເຄຊັນສະເພາະຂອງການສ້າງແຜນທີ່ແຖວ, ຖັນ,
bank bits · ຕົວເລືອກການຄວບຄຸມການໂຫຼດຫນ້າຈໍຄືນທີ່ຜູ້ໃຊ້ສາມາດເລືອກໄດ້ · DDRPERFM ບລັອກທີ່ກ່ຽວຂ້ອງເພື່ອຊ່ວຍໃນການຕິດຕາມ ແລະປັບປະສິດທິພາບ
DDRCTRL ແລະ DDRPHYC ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.
ຄຸນສົມບັດຫຼັກຂອງ DDRMCE (DDR memory cypher) ມີລາຍຊື່ຂ້າງລຸ່ມນີ້: · AXI system bus master/slave interfaces (64-bit) · ການເຂົ້າລະຫັດໃນແຖວ (ສໍາລັບການຂຽນ) ແລະການຖອດລະຫັດ (ສໍາລັບການອ່ານ), ໂດຍອີງໃສ່ firewall ຝັງ.
ການ​ຂຽນ​ໂປຣ​ແກຣມ · ໂໝດ​ການ​ເຂົ້າ​ລະ​ຫັດ​ສອງ​ຮູບ​ແບບ​ຕໍ່​ພາກ​ພື້ນ (ສູງ​ສຸດ​ຫນຶ່ງ​ພາກ​ພື້ນ): ບໍ່​ມີ​ການ​ເຂົ້າ​ລະ​ຫັດ (ຮູບ​ແບບ bypass),
block cipher mode · ການເລີ່ມຕົ້ນ ແລະຈຸດສິ້ນສຸດຂອງພາກພື້ນທີ່ກໍານົດດ້ວຍ granularity 64-Kbyte · ການກັ່ນຕອງເລີ່ມຕົ້ນ (ພາກພື້ນ 0): ການເຂົ້າເຖິງໃດໆທີ່ອະນຸຍາດ · ການກັ່ນຕອງການເຂົ້າເຖິງພາກພື້ນ: ບໍ່ມີ
ສະ​ຫນັບ​ສະ​ຫນູນ block cipher: AES ສະ​ຫນັບ​ສະ​ຫນູນ​ຮູບ​ແບບ​ລະ​ບົບ​ຕ່ອງ​ໂສ້​ສະ​ຫນັບ​ສະ​ຫນູນ · ໂຫມດ Block ກັບ AES cipher ແມ່ນ​ເຂົ້າ​ກັນ​ໄດ້​ກັບ​ຮູບ​ແບບ ECB ທີ່​ລະ​ບຸ​ໄວ້​ໃນ​ການ​ພິມ​ເຜີຍ​ແຜ່ NIST FIPS 197 ມາດ​ຕະ​ຖານ​ການ​ເຂົ້າ​ລະ​ຫັດ​ຂັ້ນ​ສູງ (AES), ມີ​ຟັງ​ຊັນ​ການ​ສໍາ​ຄັນ​ທີ່​ກ່ຽວ​ຂ້ອງ​ໂດຍ​ອີງ​ໃສ່ Keccak-400 algorithm ຈັດພີມມາໃນ https://keccak.team webເວັບໄຊ. ·ໜຶ່ງຊຸດຂອງທະບຽນຫຼັກທີ່ຂຽນໄດ້ເທົ່ານັ້ນ ແລະສາມາດລັອກໄດ້ · ພອດການຕັ້ງຄ່າ AHB, ຮັບຮູ້ສິດທິພິເສດ

22/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.4

ຕົວຄວບຄຸມພື້ນທີ່ທີ່ຢູ່ TrustZone ສໍາລັບ DDR (TZC)

TZC ຖືກໃຊ້ເພື່ອກັ່ນຕອງການອ່ານ/ຂຽນການເຂົ້າເຖິງຕົວຄວບຄຸມ DDR ຕາມສິດຂອງ TrustZone ແລະອີງຕາມແມ່ແບບທີ່ບໍ່ປອດໄພ (NSAID) ສູງສຸດເກົ້າຂົງເຂດທີ່ສາມາດຂຽນໂປຣແກຣມໄດ້: · ການຕັ້ງຄ່າທີ່ຮອງຮັບໂດຍຊອບແວທີ່ເຊື່ອຖືໄດ້ເທົ່ານັ້ນ · ໜ່ວຍກອງດຽວ · ເກົ້າພາກພື້ນ:
ພາກພື້ນ 0 ຖືກເປີດໃຊ້ສະເໝີ ແລະກວມເອົາຂອບເຂດທີ່ຢູ່ທັງໝົດ. ພາກພື້ນ 1 ຫາ 8 ມີພື້ນຖານການຂຽນໂປລແກລມໄດ້ -/end-address ແລະສາມາດຖືກມອບຫມາຍໃຫ້
ຫນຶ່ງຫຼືທັງສອງການກັ່ນຕອງ. · ການອະນຸຍາດການເຂົ້າເຖິງທີ່ປອດໄພ ແລະ ບໍ່ປອດໄພທີ່ຕັ້ງໂຄງການຕໍ່ພາກພື້ນ · ການເຂົ້າເຖິງທີ່ບໍ່ປອດໄພຖືກກັ່ນຕອງຕາມ NSAID · ພາກພື້ນທີ່ຄວບຄຸມໂດຍການກັ່ນຕອງດຽວກັນຕ້ອງບໍ່ທັບຊ້ອນກັນ · ຮູບແບບການລົ້ມເຫຼວທີ່ມີຄວາມຜິດພາດແລະ / ຫຼືຂັດຂວາງ · ຄວາມສາມາດໃນການຍອມຮັບ = 256 · Gate keeper logic ເພື່ອເປີດໃຊ້ແລະປິດການທໍາງານຂອງແຕ່ລະການກັ່ນຕອງ · ການເຂົ້າເຖິງການຄາດເດົາ

DS13875 Rev 5

23/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.5

ໂໝດບູດ

ໃນຕອນເລີ່ມຕົ້ນ, ແຫຼ່ງບູດທີ່ໃຊ້ໂດຍ ROM boot ພາຍໃນແມ່ນເລືອກໂດຍ BOOT pin ແລະ OTP bytes.

ຕາຕະລາງ 2. ໂຫມດ Boot

BOOT2 BOOT1 BOOT0 ຮູບແບບການບູດເບື້ອງຕົ້ນ

ຄຳເຫັນ

ລໍຖ້າການເຊື່ອມຕໍ່ຂາເຂົ້າຢູ່:

0

0

0

UART ແລະ USB(1)

USART3/6 ແລະ UART4/5/7/8 ໃນ pins ເລີ່ມຕົ້ນ

ອຸ​ປະ​ກອນ​ຄວາມ​ໄວ​ສູງ USB ຢູ່​ໃນ OTG_HS_DP/DM pins(2)

0

0

1 Serial NOR flash(3) Serial NOR flash ໃນ QUADSPI(5)

0

1

0

e·MMC(3)

e·MMC ໃນ SDMMC2 (ຄ່າເລີ່ມຕົ້ນ)(5)(6)

0

1

1

NAND flash (3)

SLC NAND flash ໃນ FMC

1

0

0

boot ການພັດທະນາ (ບໍ່ມີ flash memory boot)

ໃຊ້ເພື່ອເຂົ້າເຖິງດີບັກໂດຍບໍ່ມີການ boot ຈາກຫນ່ວຍຄວາມຈໍາ flash (4)

1

0

1

SD ກາດ (3)

SD card ໃນ SDMMC1 (ຄ່າເລີ່ມຕົ້ນ)(5)(6)

ລໍຖ້າການເຊື່ອມຕໍ່ຂາເຂົ້າຢູ່:

1

1

0 UART ແລະ USB(1)(3) USART3/6 ແລະ UART4/5/7/8 ໃນ pins ເລີ່ມຕົ້ນ

ອຸ​ປະ​ກອນ​ຄວາມ​ໄວ​ສູງ USB ຢູ່​ໃນ OTG_HS_DP/DM pins(2)

1

1

1 Serial NAND flash(3) Serial NAND flash ໃນ QUADPI(5)

1. ສາມາດປິດການໃຊ້ງານໄດ້ໂດຍການຕັ້ງຄ່າ OTP. 2. USB ຕ້ອງການ HSE ໂມງ/ Crystal (ເບິ່ງ AN5474 ສໍາລັບຄວາມຖີ່ທີ່ຮອງຮັບດ້ວຍ ແລະບໍ່ມີການຕັ້ງຄ່າ OTP). 3. ແຫຼ່ງ Boot ສາມາດປ່ຽນແປງໄດ້ໂດຍການຕັ້ງຄ່າ OTP (ສໍາລັບ exampເລີ່ມຕົ້ນໃສ່ບັດ SD, ຈາກນັ້ນ e·MMC ດ້ວຍການຕັ້ງຄ່າ OTP). 4. Cortex®-A7 core ໃນວົງ infinite toggling PA13. 5. pins ເລີ່ມຕົ້ນສາມາດປ່ຽນແປງໄດ້ໂດຍ OTP. 6. ອີກທາງເລືອກ, ການໂຕ້ຕອບ SDMMC ອື່ນກ່ວາຄ່າເລີ່ມຕົ້ນນີ້ສາມາດຖືກເລືອກໂດຍ OTP.

ເຖິງແມ່ນວ່າການ boot ລະດັບຕ່ໍາແມ່ນເຮັດໄດ້ໂດຍໃຊ້ໂມງພາຍໃນ, ST ສະຫນອງຊຸດຊອບແວເຊັ່ນດຽວກັນກັບການໂຕ້ຕອບພາຍນອກທີ່ສໍາຄັນເຊັ່ນ DDR, USB (ແຕ່ບໍ່ຈໍາກັດ) ຕ້ອງການໄປເຊຍກັນຫຼື oscillator ພາຍນອກທີ່ຈະເຊື່ອມຕໍ່ຢູ່ໃນ HSE pins.
ເບິ່ງ RM0475 “STM32MP13xx ຂັ້ນສູງ Arm®-based MPUs 32-bit” ຫຼື AN5474 “ການເລີ່ມຕົ້ນດ້ວຍການພັດທະນາຮາດແວເສັ້ນ STM32MP13xx” ສໍາລັບຂໍ້ຈໍາກັດ ແລະຂໍ້ແນະນໍາກ່ຽວກັບການເຊື່ອມຕໍ່ HSE pins ແລະຄວາມຖີ່ທີ່ຮອງຮັບ.

24/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.6

ການຄຸ້ມຄອງການສະຫນອງພະລັງງານ

3.6.1
ຂໍ້ຄວນລະວັງ:

ໂຄງການສະຫນອງພະລັງງານ
· VDD ແມ່ນການສະຫນອງຕົ້ນຕໍສໍາລັບ I/Os ແລະພາກສ່ວນພາຍໃນຖືກເກັບຮັກສາໄວ້ໃນເວລາໂຫມດສະແຕນບາຍ. ສະບັບທີ່ມີປະໂຫຍດtage range ແມ່ນ 1.71 V ຫາ 3.6 V (1.8 V, 2.5 V, 3.0 V ຫຼື 3.3 V typ.)
VDD_PLL ແລະ VDD_ANA ຕ້ອງຕິດດາວກັບ VDD. · VDDCPU ແມ່ນ CPU Cortex-A7 ທີ່ອຸທິດຕົນ voltage ການສະຫນອງ, ມູນຄ່າຂອງມັນຂຶ້ນກັບ
ຄວາມຖີ່ CPU ທີ່ຕ້ອງການ. 1.22 V ຫາ 1.38 V ໃນໂຫມດແລ່ນ. VDD ຕ້ອງມີຢູ່ກ່ອນ VDDCPU. · VDDCORE ແມ່ນສະບັບດິຈິຕອນຕົ້ນຕໍtage ແລະປົກກະຕິແລ້ວຖືກປິດໃນລະຫວ່າງໂຫມດສະແຕນບາຍ. ສະບັບtage ຊ່ວງແມ່ນ 1.21 V ຫາ 1.29 V ໃນໂຫມດແລ່ນ. VDD ຕ້ອງມີຢູ່ກ່ອນ VDDCORE. · pin VBAT ສາມາດເຊື່ອມຕໍ່ກັບແບດເຕີລີ່ພາຍນອກ (1.6 V < VBAT < 3.6 V). ຖ້າບໍ່ມີແບດເຕີລີ່ພາຍນອກຖືກນໍາໃຊ້, PIN ນີ້ຕ້ອງເຊື່ອມຕໍ່ກັບ VDD. · VDDA ແມ່ນການປຽບທຽບ (ADC/VREF), ການສະຫນອງ voltage (1.62 V ຫາ 3.6 V). ການໃຊ້ VREF+ ພາຍໃນຕ້ອງການ VDDA ເທົ່າກັບ ຫຼືສູງກວ່າ VREF+ + 0.3 V. · ເຂັມ VDDA1V8_REG ແມ່ນຜົນຜະລິດຂອງເຄື່ອງຄວບຄຸມພາຍໃນ, ເຊື່ອມຕໍ່ພາຍໃນກັບ USB PHY ແລະ USB PLL. ຕົວຄວບຄຸມ VDDA1V8_REG ພາຍໃນແມ່ນເປີດໃຊ້ງານໂດຍຄ່າເລີ່ມຕົ້ນ ແລະສາມາດຄວບຄຸມໄດ້ໂດຍຊອບແວ. ມັນຖືກປິດຕະຫຼອດເວລາໃນລະຫວ່າງໂໝດສະແຕນບາຍ.
PIN BYPASS_REG1V8 ສະເພາະຈະຕ້ອງບໍ່ຖືກປະໄວ້ແບບລອຍ. ມັນຕ້ອງຖືກເຊື່ອມຕໍ່ທັງກັບ VSS ຫຼື VDD ເພື່ອເປີດໃຊ້ງານ ຫຼືປິດການນຳໃຊ້ voltage ລະບຽບ. ເມື່ອ VDD = 1.8 V, BYPASS_REG1V8 ຄວນຖືກຕັ້ງ. · VDDA1V1_REG pin ແມ່ນຜົນຜະລິດຂອງເຄື່ອງຄວບຄຸມພາຍໃນ, ເຊື່ອມຕໍ່ພາຍໃນກັບ USB PHY. ຕົວຄວບຄຸມ VDDA1V1_REG ພາຍໃນແມ່ນເປີດໃຊ້ງານໂດຍຄ່າເລີ່ມຕົ້ນ ແລະສາມາດຄວບຄຸມໄດ້ໂດຍຊອບແວ. ມັນຖືກປິດຕະຫຼອດເວລາໃນລະຫວ່າງໂໝດສະແຕນບາຍ.
· VDD3V3_USBHS ແມ່ນການສະໜອງ USB ຄວາມໄວສູງ. ສະບັບtage ຊ່ວງແມ່ນ 3.07 V ຫາ 3.6 V.
VDD3V3_USBHS ຈະຕ້ອງບໍ່ມີຢູ່ເວັ້ນເສຍແຕ່ VDDA1V8_REG, ຖ້າບໍ່ດັ່ງນັ້ນ, ຄວາມເສຍຫາຍຖາວອນອາດຈະເກີດຂື້ນໃນ STM32MP133C/F. ນີ້ຕ້ອງໄດ້ຮັບການຮັບປະກັນໂດຍຄໍາສັ່ງການຈັດອັນດັບ PMIC ຫຼືກັບອົງປະກອບພາຍນອກໃນກໍລະນີຂອງການປະຕິບັດການສະຫນອງພະລັງງານຂອງອົງປະກອບທີ່ບໍ່ຊ້ໍາກັນ.
· VDDSD1 ແລະ VDDSD2 ຕາມລໍາດັບ SDMMC1 ແລະ SDMMC2 SD card ການສະຫນອງພະລັງງານເພື່ອສະຫນັບສະຫນູນຮູບແບບຄວາມໄວສູງສຸດ.
· VDDQ_DDR ແມ່ນການສະໜອງ DDR IO. 1.425 V ຫາ 1.575 V ສໍາລັບການໂຕ້ຕອບຄວາມຊົງຈໍາ DDR3 (ປະເພດ 1.5 V).
1.283 V ຫາ 1.45 V ສໍາລັບການໂຕ້ຕອບຄວາມຊົງຈໍາ DDR3L (ປະເພດ 1.35 V).
1.14 V ຫາ 1.3 V ສໍາລັບການໂຕ້ຕອບຄວາມຊົງຈໍາ LPDDR2 ຫຼື LPDDR3 (ປະເພດ 1.2 V).
ໃນ​ໄລ​ຍະ​ການ​ເພີ່ມ​ແລະ​ການ​ຫຼຸດ​ຜ່ອນ​ໄຟ​ຟ້າ​, ຄວາມ​ຕ້ອງ​ການ​ລໍາ​ດັບ​ພະ​ລັງ​ງານ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​ຕ້ອງ​ໄດ້​ຮັບ​ການ​ເຄົາ​ລົບ​:
· ເມື່ອ VDD ຕ່ຳກວ່າ 1 V, ເຄື່ອງໃຊ້ໄຟຟ້າອື່ນໆ (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) ຕ້ອງຢູ່ຂ້າງລຸ່ມ VDD + 300 mV.
· ເມື່ອ VDD ສູງກວ່າ 1 V, ການສະຫນອງພະລັງງານທັງຫມົດແມ່ນເອກະລາດ.
ໃນໄລຍະການປິດພະລັງງານ, VDD ສາມາດຫຼຸດລົງຊົ່ວຄາວກວ່າອຸປະກອນອື່ນໆພຽງແຕ່ຖ້າພະລັງງານທີ່ສະຫນອງໃຫ້ STM32MP133C/F ຍັງຕໍ່າກວ່າ 1 mJ. ນີ້ອະນຸຍາດໃຫ້ຕົວເກັບປະຈຸ decoupling ພາຍນອກຖືກປ່ອຍອອກດ້ວຍຄວາມຄົງທີ່ຂອງເວລາທີ່ແຕກຕ່າງກັນໃນລະຫວ່າງໄລຍະຊົ່ວຄາວຂອງພະລັງງານລົງ.

DS13875 Rev 5

25/219
48

ການທໍາງານຫຼາຍກວ່າview
ວ 3.6
VBOR0 1

ຮູບທີ 2. ລຳດັບການເປີດ/ລົງ

STM32MP133C/F

VDDX(1) VDD

3.6.2
ໝາຍເຫດ: 26/219

0.3

ພະລັງງານສຸດ

ຮູບແບບການເຮັດວຽກ

ພະລັງງານລົງ

ເວລາ

ພື້ນທີ່ສະໜອງບໍ່ຖືກຕ້ອງ

VDDX < VDD + 300 mV

VDDX ເອກະລາດຈາກ VDD

MSv47490V1

1. VDDX ຫມາຍເຖິງການສະຫນອງພະລັງງານໃດໆໃນບັນດາ VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

ຜູ້ຄວບຄຸມການສະຫນອງພະລັງງານ

ອຸປະກອນມີວົງຈອນການຣີເຊັດການເປີດເຄື່ອງແບບປະສົມປະສານ (POR)/ ຣີເຊັດການປິດເປີດ (PDR) ສົມທົບກັບວົງຈອນການຣີເຊັດ Brownout (BOR):
· ຣີເຊັດການເປີດເຄື່ອງ (POR)
ຜູ້ຄວບຄຸມ POR ຕິດຕາມການສະຫນອງພະລັງງານ VDD ແລະປຽບທຽບມັນກັບຂອບເຂດຄົງທີ່. ອຸປະກອນຍັງຄົງຢູ່ໃນໂໝດຣີເຊັດເມື່ອ VDD ຕ່ຳກວ່າເກນນີ້, · ຣີເຊັດການປິດເຄື່ອງ (PDR)
ຜູ້ຄຸມງານ PDR ຕິດຕາມການສະຫນອງພະລັງງານ VDD. ຣີເຊັດແມ່ນຖືກສ້າງຂຶ້ນເມື່ອ VDD ຫຼຸດລົງຕໍ່າກວ່າເກນຄົງທີ່.
· ຣີເຊັດ Brownout (BOR)
ຜູ້ຄຸມງານ BOR ຕິດຕາມການສະຫນອງພະລັງງານ VDD. ສາມ BOR thresholds (ຈາກ 2.1 ຫາ 2.7 V) ສາມາດ configured ຜ່ານທາງເລືອກ bytes. ຣີເຊັດແມ່ນຖືກສ້າງຂຶ້ນເມື່ອ VDD ຫຼຸດລົງຕໍ່າກວ່າເກນນີ້.
· ຣີເຊັດການເປີດເຄື່ອງ VDDCORE (POR_VDDCORE) ຜູ້ຄຸມງານ POR_VDDCORE ກວດສອບການສະຫນອງພະລັງງານ VDDCORE ແລະປຽບທຽບມັນກັບເກນຄົງທີ່. ໂດເມນ VDDCORE ຍັງຄົງຢູ່ໃນໂໝດຣີເຊັດ ເມື່ອ VDDCORE ຕ່ຳກວ່າເກນນີ້.
· ຣີເຊັດການປິດເຄື່ອງ VDDCORE (PDR_VDDCORE) ຜູ້ຄຸມງານ PDR_VDDCORE ຕິດຕາມການສະຫນອງພະລັງງານ VDDCORE. ການຕັ້ງໂດເມນ VDDCORE ຖືກສ້າງຂື້ນເມື່ອ VDDCORE ຫຼຸດລົງຕໍ່າກວ່າເກນຄົງທີ່.
· ຣີເຊັດ VDDCPU (POR_VDDCPU) ຜູ້ຄວບຄຸມ POR_VDDCPU ກວດສອບການສະຫນອງພະລັງງານ VDDCPU ແລະປຽບທຽບມັນກັບເກນຄົງທີ່. ໂດເມນ VDDCPU ຍັງຄົງຢູ່ໃນໂໝດຣີເຊັດ ເມື່ອ VDDCORE ຕ່ຳກວ່າເກນນີ້.
PDR_ON pin ແມ່ນສະຫງວນໄວ້ສໍາລັບການທົດສອບການຜະລິດ STMicroelectronics ແລະຕ້ອງເຊື່ອມຕໍ່ກັບ VDD ໃນແອັບພລິເຄຊັນສະເໝີ.

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.7

ຍຸດທະສາດພະລັງງານຕໍ່າ

ມີຫຼາຍວິທີທີ່ຈະຫຼຸດການໃຊ້ພະລັງງານໃນ STM32MP133C/F: · ຫຼຸດການໃຊ້ພະລັງງານແບບເຄື່ອນໄຫວໂດຍການເຮັດໃຫ້ໂມງ CPU ຊ້າລົງ ແລະ/ຫຼື
ໂມງ matrix ລົດເມ ແລະ/ຫຼື ການຄວບຄຸມໂມງຕໍ່ຂ້າງແຕ່ລະບຸກຄົນ. ·ປະຫຍັດການໃຊ້ພະລັງງານໃນເວລາທີ່ CPU ແມ່ນ IDLE, ໂດຍການເລືອກລະຫວ່າງຕ່ໍາທີ່ມີຢູ່.
ໂຫມດພະລັງງານອີງຕາມຄໍາຮ້ອງສະຫມັກຂອງຜູ້ໃຊ້ຕ້ອງການ. ນີ້ອະນຸຍາດໃຫ້ປະນີປະນອມທີ່ດີທີ່ສຸດລະຫວ່າງເວລາເລີ່ມຕົ້ນສັ້ນ, ການໃຊ້ພະລັງງານຕ່ໍາ, ເຊັ່ນດຽວກັນກັບແຫຼ່ງປຸກທີ່ມີຢູ່, ສາມາດບັນລຸໄດ້. · ໃຊ້ DVFS (ແບບໄດນາມິກ voltage ແລະການປັບຂະຫນາດຄວາມຖີ່) ຈຸດປະຕິບັດງານທີ່ຄວບຄຸມຄວາມຖີ່ຂອງໂມງ CPU ໂດຍກົງເຊັ່ນດຽວກັນກັບການສະຫນອງຜົນຜະລິດ VDDCPU.
ຮູບແບບການເຮັດວຽກອະນຸຍາດໃຫ້ຄວບຄຸມການແຈກຢາຍໂມງໃຫ້ກັບພາກສ່ວນລະບົບທີ່ແຕກຕ່າງກັນແລະພະລັງງານຂອງລະບົບ. ຮູບແບບການເຮັດວຽກຂອງລະບົບແມ່ນຂັບເຄື່ອນໂດຍລະບົບຍ່ອຍ MPU.
ໂຫມດພະລັງງານຕໍ່າຂອງລະບົບຍ່ອຍຂອງ MPU ມີລາຍຊື່ຢູ່ລຸ່ມນີ້: · CSleep: ໂມງ CPU ຖືກຢຸດ ແລະໂມງຕໍ່ເນື່ອງເຮັດວຽກເປັນ
ທີ່ກໍານົດໄວ້ກ່ອນຫນ້ານີ້ໃນ RCC (ປັບແລະຄວບຄຸມໂມງ). · CStop: ໂມງຕໍ່ເນື່ອງຂອງ CPU ຖືກຢຸດ. · CStandby: VDDCPU ປິດ
ໂໝດພະລັງງານຕໍ່າ CSleep ແລະ CStop ຖືກປ້ອນໂດຍ CPU ເມື່ອປະຕິບັດຄຳສັ່ງ WFI (ລໍຖ້າລົບກວນ) ຫຼື WFE (ລໍຖ້າເຫດການ).
ຮູບແບບການເຮັດວຽກຂອງລະບົບມີດັ່ງນີ້: · ແລ່ນ (ລະບົບທີ່ປະສິດທິພາບເຕັມທີ່ຂອງມັນ, VDDCORE, VDDCPU ແລະໂມງເປີດ) · ຢຸດ (ໂມງປິດ) · LP-Stop (ໂມງປິດ) · LPLV-Stop (ໂມງປິດ, VDDCORE ແລະລະດັບການສະໜອງ VDDCPU ອາດຈະຫຼຸດລົງ) · LPLV-Stop2 (, VDDC, ໂມງຢືນ ແລະ COFF ຕໍ່າກວ່າ) (VDDCPU, VDDCORE, ແລະໂມງປິດ)

ຕາຕະລາງ 3. ລະບົບທຽບກັບໂໝດພະລັງງານ CPU

ໂໝດພະລັງງານຂອງລະບົບ

CPU

ໂໝດແລ່ນ

CRun ຫຼື CSleep

ໂໝດຢຸດ LP-Stop mode LPLV-Stop mode LPLV-Stop2
ໂໝດສະແຕນບາຍ

CStop ຫຼື CStandby CStandby

3.8

ຣີເຊັດ ແລະຕົວຄວບຄຸມໂມງ (RCC)

ຕົວຄວບຄຸມໂມງແລະຣີເຊັດຄວບຄຸມການຜະລິດຂອງໂມງທັງໝົດ, ເຊັ່ນດຽວກັນກັບປະຕູໂມງ, ແລະການຄວບຄຸມຂອງລະບົບແລະອຸປະກອນຕໍ່ອຸປະກອນ reset.RCC ສະຫນອງຄວາມຍືດຫຍຸ່ນສູງໃນການເລືອກແຫຼ່ງໂມງແລະອະນຸຍາດໃຫ້ນໍາໃຊ້ອັດຕາສ່ວນໂມງເພື່ອປັບປຸງການບໍລິໂພກພະລັງງານ. ນອກ​ຈາກ​ນັ້ນ​, ກ່ຽວ​ກັບ​ອຸ​ປະ​ກອນ​ການ​ສື່​ສານ​ບາງ​ຢ່າງ​ທີ່​ສາ​ມາດ​ເຮັດ​ວຽກ​ຮ່ວມ​ກັບ​

DS13875 Rev 5

27/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.8.1 3.8.2

ສອງໂດເມນໂມງທີ່ແຕກຕ່າງກັນ (ບໍ່ວ່າຈະເປັນໂມງການໂຕ້ຕອບຂອງລົດເມຫຼືໂມງ peripheral kernel), ຄວາມຖີ່ຂອງລະບົບສາມາດປ່ຽນແປງໄດ້ໂດຍບໍ່ຕ້ອງດັດແປງ baudrate.
ການຄຸ້ມຄອງໂມງ
ອຸປະກອນຝັງຢູ່ໃນສີ່ oscillators ພາຍໃນ, ສອງ oscillators ກັບໄປເຊຍກັນພາຍນອກຫຼື resonator, ສາມ oscillator ພາຍໃນທີ່ມີເວລາເລີ່ມຕົ້ນໄວແລະສີ່ PLLs.
RCC ໄດ້​ຮັບ​ການ​ປ້ອນ​ຂໍ້​ມູນ​ແຫຼ່ງ​ໂມງ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​: · oscillators ພາຍ​ໃນ​:
ໂມງ HSI 64 MHz (ຄວາມຖືກຕ້ອງ 1 %) 4 MHz CSI ໂມງ 32 kHz LSI ໂມງ · Oscillators ພາຍນອກ: 8-48 MHz HSE ໂມງ 32.768 kHz LSE ໂມງ
RCC ໃຫ້ສີ່ PLLs: · PLL1 ອຸທິດຕົນເພື່ອການໂມງ CPU · PLL2 ສະຫນອງ:
ໂມງສຳລັບ AXI-SS (ລວມທັງຂົວ APB4, APB5, AHB5 ແລະ AHB6) ໂມງສຳລັບອິນເຕີເຟດ DDR · PLL3 ສະໜອງ: ໂມງສຳລັບຫຼາຍຊັ້ນ AHB ແລະເມທຣິກລົດເມຕໍ່ຂ້າງ (ລວມທັງ APB1,
APB2, APB3, APB6, AHB1, AHB2, ແລະ AHB4) ໂມງເຄີເນລສຳລັບອຸປະກອນຕໍ່ພ່ວງ · PLL4 ອຸທິດຕົນເພື່ອການຜະລິດໂມງແກ່ນສຳລັບອຸປະກອນຕໍ່ພ່ວງຕ່າງໆ
ລະບົບຈະເລີ່ມຢູ່ໃນໂມງ HSI. ແອັບພລິເຄຊັນຜູ້ໃຊ້ສາມາດເລືອກການຕັ້ງຄ່າໂມງໄດ້.
ແຫຼ່ງການຣີເຊັດລະບົບ
ຣີເຊັດການເປີດເຄື່ອງຈະເລີ່ມການລົງທະບຽນທັງໝົດຍົກເວັ້ນການດີບັກ, ສ່ວນຫນຶ່ງຂອງ RCC, ສ່ວນຫນຶ່ງຂອງ RTC ແລະຕົວຄວບຄຸມການລົງທະບຽນ, ເຊັ່ນດຽວກັນກັບໂດເມນພະລັງງານສຳຮອງ.
ຣີເຊັດແອັບພລິເຄຊັນແມ່ນສ້າງຂຶ້ນຈາກໜຶ່ງໃນແຫຼ່ງຕໍ່ໄປນີ້: · ຣີເຊັດຈາກ NRST pad · ຣີເຊັດຈາກສັນຍານ POR ແລະ PDR (ໂດຍທົ່ວໄປເອີ້ນວ່າການຣີເຊັດການເປີດເຄື່ອງ) · ການຣີເຊັດຈາກ BOR (ໂດຍທົ່ວໄປເອີ້ນວ່າ brownout) · ຣີເຊັດຈາກຕົວເຝົ້າລະວັງເອກະລາດ 1 · ຣີເຊັດຈາກຕົວເຝົ້າລະວັງເອກະລາດ 2 · ຣີເຊັດລະບົບຊອບແວຈາກລະບົບຄວາມປອດໄພຂອງ Cortex-7 ( Cortex-A) ຖືກເປີດໃຊ້
ຣີເຊັດລະບົບແມ່ນສ້າງຂຶ້ນຈາກໜຶ່ງໃນແຫຼ່ງຕໍ່ໄປນີ້: · ຣີເຊັດແອັບພລິເຄຊັນ · ຣີເຊັດຈາກສັນຍານ POR_VDDCORE · ການອອກຈາກໂໝດສະແຕນບາຍໄປຫາໂໝດແລ່ນ

28/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

ການຣີເຊັດໂປເຊດເຊີ MPU ແມ່ນສ້າງຂຶ້ນຈາກໜຶ່ງໃນແຫຼ່ງຕໍ່ໄປນີ້: · ຣີເຊັດລະບົບ · ທຸກຄັ້ງທີ່ MPU ອອກຈາກ CStandby · ຣີເຊັດ MPU ຊອບແວຈາກ Cortex-A7 (CPU)

3.9

ການ​ປ້ອນ​ຂໍ້​ມູນ / ຜົນ​ປະ​ໂຫຍດ​ທົ່ວ​ໄປ (GPIOs​)

ແຕ່ລະ pins GPIO ສາມາດຖືກຕັ້ງຄ່າໂດຍຊອບແວເປັນຜົນຜະລິດ (push-pull or open-drain, ມີຫຼືບໍ່ມີ pull-up ຫຼື pull-down), ເປັນ input (ມີຫຼືບໍ່ມີ pull-up ຫຼື pull-down) ຫຼືເປັນ peripheral alternate function. ສ່ວນໃຫຍ່ຂອງ GPIO pins ໄດ້ຖືກແບ່ງປັນກັບຫນ້າທີ່ສະຫຼັບດິຈິຕອນຫຼືອະນາລັອກ. GPIOs ທັງຫມົດແມ່ນມີຄວາມສາມາດສູງໃນປະຈຸບັນແລະມີການເລືອກຄວາມໄວເພື່ອຈັດການສິ່ງລົບກວນພາຍໃນ, ການບໍລິໂພກພະລັງງານແລະການລະບາຍຄວາມຮ້ອນທີ່ດີກວ່າ.
ຫຼັງຈາກຣີເຊັດ, GPIO ທັງໝົດຢູ່ໃນໂໝດອະນາລັອກເພື່ອຫຼຸດການໃຊ້ພະລັງງານ.
ການຕັ້ງຄ່າ I/O ສາມາດຖືກລັອກໄດ້ຖ້າຕ້ອງການໂດຍການປະຕິບັດຕາມລໍາດັບສະເພາະເພື່ອຫຼີກເວັ້ນການຂຽນທີ່ຂີ້ຕົວະໃສ່ການລົງທະບຽນ I/Os.
ທຸກໆ pin GPIO ສາມາດຖືກຕັ້ງເປັນສ່ວນບຸກຄົນເປັນຄວາມປອດໄພ, ຊຶ່ງຫມາຍຄວາມວ່າຊອບແວທີ່ເຂົ້າເຖິງ GPIOs ເຫຼົ່ານີ້ແລະອຸປະກອນຕໍ່ພ່ວງທີ່ກ່ຽວຂ້ອງກໍານົດເປັນຄວາມປອດໄພແມ່ນຖືກຈໍາກັດເພື່ອຄວາມປອດໄພຂອງຊອບແວທີ່ເຮັດວຽກຢູ່ໃນ CPU.

3.10
ໝາຍເຫດ:

ຕົວຄວບຄຸມການປົກປ້ອງ TrustZone (ETZPC)
ETZPC ຖືກນໍາໃຊ້ເພື່ອກໍານົດຄວາມປອດໄພ TrustZone ຂອງນາຍລົດເມແລະສໍາລອງທີ່ມີຄຸນລັກສະນະຄວາມປອດໄພຂອງໂປຣແກຣມ (ຊັບພະຍາກອນທີ່ປອດໄພ). ຕົວຢ່າງ: · ຂະໜາດຂອງພາກພື້ນທີ່ປອດໄພໃນຊິບ SYSRAM ສາມາດຕັ້ງໂປຣແກຣມໄດ້. · AHB ແລະ APB ອຸປະກອນຕໍ່ພ່ວງສາມາດຖືກເຮັດໃຫ້ປອດໄພຫຼືບໍ່ປອດໄພ. · AHB SRAM ສາມາດຖືກເຮັດໃຫ້ປອດໄພຫຼືບໍ່ປອດໄພ.
ໂດຍຄ່າເລີ່ມຕົ້ນ, SYSRAM, AHB SRAMs ແລະອຸປະກອນຕໍ່ພ່ວງທີ່ປອດໄພຖືກຕັ້ງໃຫ້ເຂົ້າໃຊ້ຢ່າງປອດໄພເທົ່ານັ້ນ, ດັ່ງນັ້ນ, ບໍ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍແມ່ແບບທີ່ບໍ່ປອດໄພເຊັ່ນ DMA1/DMA2.

DS13875 Rev 5

29/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.11

Bus-interconnect matrix
ອຸປະກອນດັ່ງກ່າວມີ AXI bus matrix, ຫນຶ່ງຕົ້ນຕໍ AHB bus matrix ແລະ bus Bridges ທີ່ອະນຸຍາດໃຫ້ແມ່ແບບລົດເມສາມາດເຊື່ອມຕໍ່ interconnected ກັບສໍາລອງລົດເມ (ເບິ່ງຮູບຂ້າງລຸ່ມນີ້, ຈຸດເປັນຕົວແທນຂອງການເຊື່ອມຕໍ່ແມ່ບົດ / slave ໄດ້ເປີດ).
ຮູບ 3. STM32MP133C/F bus matrix

MDMA

SDMMC2

SDMMC1

DBG ຈາກ MLAHB ເຊື່ອມຕໍ່ກັນ USBH

CPU

ETH1 ETH2

128-ບິດ

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

ທາດເລີ່ມຕົ້ນ AVIMC

NIC-400 AXI 64 bits 266 MHz – 10 masters / 10 slaves

ຈາກ AXIM ເຊື່ອມຕໍ່ກັນ DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 bits 209 MHz – 8 masters / 6 slaves

ຂົວ DDRCTRL 533 MHz AHB ຫາ AHB6 ຫາ MLAHB interconnect FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB ຂົວ AHB ຫາ AHB5 APB ຂົວຫາ APB5 APB ຂົວຫາ DBG APB
AXI 64 synchronous master port AXI 64 synchronous slave port AXI 64 asynchronous master port AXI 64 asynchronous slave port AHB 32 synchronous master port AHB 32 synchronous slave port AHB 32 asynchronous master port asynchronous AHB 32
Bridge to AHB2 SRAM1 SRAM2 SRAM3 To AXIM interconnect Bridge to AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.12

ຕົວຄວບຄຸມ DMA
ອຸປະກອນມີໂມດູນ DMA ຕໍ່ໄປນີ້ເພື່ອຍົກເລີກການເຄື່ອນໄຫວຂອງ CPU: · ການເຂົ້າເຖິງຫນ່ວຍຄວາມຈໍາໂດຍກົງ (MDMA)
MDMA ແມ່ນຕົວຄວບຄຸມ DMA ຄວາມໄວສູງ, ເຊິ່ງຮັບຜິດຊອບການໂອນຄວາມຊົງຈໍາທຸກປະເພດ (peripheral-to-memory, memory-to-memory, memory-to-peripheral), ໂດຍບໍ່ມີການປະຕິບັດ CPU ໃດໆ. ມັນມີການໂຕ້ຕອບຕົ້ນສະບັບ AXI. MDMA ສາມາດໂຕ້ຕອບກັບຕົວຄວບຄຸມ DMA ອື່ນໆເພື່ອຂະຫຍາຍຄວາມສາມາດຂອງ DMA ມາດຕະຖານ, ຫຼືສາມາດຈັດການຄໍາຮ້ອງຂໍ DMA ຕໍ່ຂ້າງໄດ້ໂດຍກົງ. ແຕ່ລະຊ່ອງ 32 ສາມາດປະຕິບັດການໂອນຕັນ, ການໂອນຕັນຊ້ໍາຊ້ອນແລະການໂອນລາຍຊື່ທີ່ເຊື່ອມໂຍງ. MDMA ສາມາດຖືກຕັ້ງໃຫ້ເຮັດການໂອນຍ້າຍທີ່ປອດໄພໄປຫາຄວາມຊົງຈໍາທີ່ປອດໄພ. ·ສາມຕົວຄວບຄຸມ DMA (ບໍ່ປອດໄພ DMA1 ແລະ DMA2, ບວກກັບ DMA3 ທີ່ປອດໄພ) ແຕ່ລະຕົວຄວບຄຸມມີ AHB ສອງພອດ, ສໍາລັບຈໍານວນທັງຫມົດ 16 ຊ່ອງ DMA ທີ່ບໍ່ປອດໄພແລະແປດຊ່ອງ DMA ທີ່ປອດໄພເພື່ອປະຕິບັດການໂອນຕັນຕາມ FIFO.
ສອງຫນ່ວຍ DMAMUX multiplex ແລະສົ່ງເສັ້ນທາງການຮ້ອງຂໍ DMA peripheral ໄປຫາສາມຕົວຄວບຄຸມ DMA, ມີຄວາມຍືດຫຍຸ່ນສູງ, ເພີ່ມຈໍານວນຄໍາຮ້ອງຂໍ DMA ທີ່ດໍາເນີນການພ້ອມກັນ, ເຊັ່ນດຽວກັນກັບການສ້າງຄໍາຮ້ອງຂໍ DMA ຈາກຜົນກະທົບຕໍ່ຜົນຜະລິດ peripheral ຫຼືເຫດການ DMA.
DMAMUX1 ແຜນທີ່ການຮ້ອງຂໍ DMA ຈາກອຸປະກອນຕໍ່ພ່ວງທີ່ບໍ່ປອດໄພໄປຫາຊ່ອງ DMA1 ແລະ DMA2. DMAMUX2 ແຜນທີ່ການຮ້ອງຂໍ DMA ຈາກອຸປະກອນຕໍ່ພ່ວງທີ່ປອດໄພໄປຫາຊ່ອງ DMA3.

3.13

ຂະຫຍາຍການລົບກວນ ແລະຕົວຄວບຄຸມເຫດການ (EXTI)
ຕົວຄວບຄຸມການລົບກວນ ແລະເຫດການທີ່ຂະຫຍາຍອອກ (EXTI) ຈັດການ CPU ແລະ ການປຸກຂອງລະບົບຜ່ານຂໍ້ມູນເຫດການທີ່ສາມາດກຳນົດຄ່າໄດ້ ແລະໂດຍກົງ. EXTI ສະຫນອງການຮ້ອງຂໍ wakeup ກັບການຄວບຄຸມພະລັງງານ, ແລະສ້າງການຮ້ອງຂໍການຂັດຂວາງກັບ GIC, ແລະເຫດການກັບການປ້ອນຂໍ້ມູນເຫດການ CPU.
ການຮ້ອງຂໍການປຸກ EXTI ອະນຸຍາດໃຫ້ລະບົບຖືກປຸກຈາກໂຫມດຢຸດ, ແລະ CPU ຈະຖືກປຸກຈາກໂຫມດ CStop ແລະ CStandby.
ການຮ້ອງຂໍຂັດຂວາງແລະການສ້າງການຮ້ອງຂໍເຫດການຍັງສາມາດຖືກນໍາໃຊ້ໃນຮູບແບບການດໍາເນີນການ.
EXTI ຍັງປະກອບມີການຄັດເລືອກ EXTI IOport.
ແຕ່ລະການຂັດຂວາງຫຼືເຫດການສາມາດຖືກກໍານົດເປັນຄວາມປອດໄພເພື່ອຈໍາກັດການເຂົ້າເຖິງຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.14

ໜ່ວຍຄິດໄລ່ການກວດສອບການຊໍ້າຊ້ອນຮອບວຽນ (CRC)
ໜ່ວຍການຄຳນວນ CRC (ການກວດສອບຊ້ຳຊ້ອນກັນ) ແມ່ນໃຊ້ເພື່ອໃຫ້ໄດ້ລະຫັດ CRC ໂດຍໃຊ້ຕົວຄູນທີ່ຕັ້ງໂປຣແກຣມໄດ້.
ໃນບັນດາຄໍາຮ້ອງສະຫມັກອື່ນໆ, ເຕັກນິກທີ່ອີງໃສ່ CRC ຖືກນໍາໃຊ້ເພື່ອກວດສອບການສົ່ງຂໍ້ມູນຫຼືຄວາມສົມບູນຂອງການເກັບຮັກສາ. ໃນຂອບເຂດຂອງມາດຕະຖານ EN/IEC 60335-1, ພວກເຂົາສະເຫນີວິທີການກວດສອບຄວາມສົມບູນຂອງຫນ່ວຍຄວາມຈໍາ flash. ໜ່ວຍການຄຳນວນ CRC ຊ່ວຍໃຫ້ການຄຳນວນລາຍເຊັນຂອງຊອບແວໃນລະຫວ່າງການແລ່ນ, ເພື່ອປຽບທຽບກັບລາຍເຊັນອ້າງອີງທີ່ສ້າງຂຶ້ນໃນເວລາເຊື່ອມຕໍ່ ແລະເກັບໄວ້ໃນບ່ອນຄວາມຈຳທີ່ກຳນົດໄວ້.

DS13875 Rev 5

31/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.15

ຕົວຄວບຄຸມຄວາມຊົງຈໍາແບບຍືດຫຍຸ່ນ (FMC)
ລັກສະນະຫຼັກຂອງຕົວຄວບຄຸມ FMC ມີດັ່ງນີ້: · ການໂຕ້ຕອບກັບອຸປະກອນທີ່ມີແຜນທີ່ຄວາມຊົງຈໍາຄົງທີ່ລວມທັງ:
NOR ໜ່ວຍຄວາມຈຳແຟລດຄົງທີ່ ຫຼື pseudo-static ໜ່ວຍຄວາມຈຳການເຂົ້າເຖິງແບບສຸ່ມແບບສະຖິດ (SRAM, PSRAM) NAND ທີ່ມີຮາດແວ BCH 4-bit/8-bit ECC · ຄວາມກວ້າງຂອງຂໍ້ມູນລົດເມ 8-,16-bit · ການຄວບຄຸມການເລືອກຊິບເອກະລາດສຳລັບແຕ່ລະທະນາຄານໜ່ວຍຄວາມຈຳ · ການຕັ້ງຄ່າເອກະລາດສຳລັບແຕ່ລະທະນາຄານໜ່ວຍຄວາມຈຳ · ຂຽນ FIFO
ການລົງທະບຽນການຕັ້ງຄ່າ FMC ສາມາດຮັບປະກັນໄດ້.

3.16

ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາ Quad-SPI ຄູ່ (QUADSPI)
QUADSPI ແມ່ນການໂຕ້ຕອບການສື່ສານແບບພິເສດທີ່ແນໃສ່ຄວາມຊົງຈໍາ flash ດຽວ, ສອງຫຼື quad SPI. ມັນສາມາດປະຕິບັດງານຢູ່ໃນສາມໂຫມດຕໍ່ໄປນີ້: · ໂຫມດທາງອ້ອມ: ການດໍາເນີນງານທັງຫມົດແມ່ນດໍາເນີນການໂດຍໃຊ້ທະບຽນ QUADSPI. · ຮູບ​ແບບ​ສະ​ຖາ​ນະ​ການ​ສໍາ​ຫຼວດ​: ການ​ຈົດ​ທະ​ບຽນ​ສະ​ຖາ​ນະ​ພາບ​ຫນ່ວຍ​ຄວາມ​ຈໍາ flash ພາຍ​ນອກ​ແມ່ນ​ໄດ້​ອ່ານ​ເປັນ​ໄລ​ຍະ​ແລະ​
ການຂັດຂວາງສາມາດຖືກສ້າງຂື້ນໃນກໍລະນີຂອງການຕັ້ງຄ່າທຸງ. · ໂໝດຄວາມຊົງຈຳແຜນທີ່: ໜ່ວຍຄວາມຈຳແຟລດພາຍນອກຖືກແຜນທີ່ໃສ່ພື້ນທີ່ທີ່ຢູ່
ແລະຖືກເບິ່ງໂດຍລະບົບຄືກັບວ່າມັນເປັນຄວາມຊົງຈໍາພາຍໃນ.
ທັງການສົ່ງຜ່ານແລະຄວາມຈຸສາມາດເພີ່ມຂຶ້ນສອງເທົ່າໂດຍໃຊ້ໂຫມດແຟດສອງເທົ່າ, ບ່ອນທີ່ມີສອງຄວາມຊົງຈໍາຂອງ Quad-SPI flash ຖືກເຂົ້າເຖິງພ້ອມໆກັນ.
QUADSPI ແມ່ນບວກໃສ່ກັບຕັນການຊັກຊ້າ (DLYBQS) ອະນຸຍາດໃຫ້ສະຫນັບສະຫນູນຄວາມຖີ່ຂໍ້ມູນພາຍນອກຂ້າງເທິງ 100 MHz.
ການລົງທະບຽນການຕັ້ງຄ່າ QUADSPI ສາມາດປອດໄພ, ເຊັ່ນດຽວກັນກັບການຂັດຂວາງການຊັກຊ້າຂອງມັນ.

3.17

ຕົວປ່ຽນອະນາລັອກເປັນດິຈິຕອນ (ADC1, ADC2)
ອຸປະກອນຝັງຕົວແປງອະນາລັອກເປັນດິຈິຕອລສອງອັນ, ຄວາມລະອຽດຂອງມັນສາມາດຖືກຕັ້ງຄ່າເປັນ 12-, 10-, 8- ຫຼື 6-bit. ແຕ່ລະ ADC ແບ່ງປັນເຖິງ 18 ຊ່ອງພາຍນອກ, ປະຕິບັດການແປງໃນໂຫມດດຽວ ຫຼືສະແກນ. ໃນ​ຮູບ​ແບບ​ການ​ສະ​ແກນ​, ການ​ປ່ຽນ​ແປງ​ອັດ​ຕະ​ໂນ​ມັດ​ແມ່ນ​ປະ​ຕິ​ບັດ​ໃນ​ກຸ່ມ​ການ​ຄັດ​ເລືອກ​ຂອງ​ການ​ປ້ອນ​ຂໍ້​ມູນ​ອະ​ນາ​ລັອກ​.
ທັງສອງ ADCs ມີການໂຕ້ຕອບລົດເມທີ່ປອດໄພ.
ແຕ່ລະ ADC ສາມາດຮັບໃຊ້ໄດ້ໂດຍຕົວຄວບຄຸມ DMA, ດັ່ງນັ້ນຈຶ່ງອະນຸຍາດໃຫ້ການໂອນຄ່າອັດຕະໂນມັດຂອງ ADC ທີ່ປ່ຽນໄປເປັນຈຸດຫມາຍປາຍທາງໂດຍບໍ່ມີການດໍາເນີນການໃດໆຂອງຊອບແວ.
ນອກຈາກນັ້ນ, ຄຸນສົມບັດ watchdog ປຽບທຽບໄດ້ຢ່າງຖືກຕ້ອງສາມາດກວດສອບການແປງ voltage ຂອງຫນຶ່ງ, ບາງຊ່ອງຫຼືທັງຫມົດເລືອກ. ການຂັດຂວາງແມ່ນຖືກສ້າງຂຶ້ນເມື່ອ voltage ແມ່ນຢູ່ນອກຂອບເຂດທີ່ກໍານົດໄວ້.
ເພື່ອ synchronize ການແປງ A/D ແລະເຄື່ອງຈັບເວລາ, ADCs ສາມາດຖືກກະຕຸ້ນໂດຍເຄື່ອງຈັບເວລາ TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 ແລະ LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.18

ເຊັນເຊີອຸນຫະພູມ
ອຸປະກອນຝັງຕົວເຊັນເຊີອຸນຫະພູມທີ່ສ້າງ voltage (VTS) ທີ່ແຕກຕ່າງກັນໄປຕາມອຸນຫະພູມ. ເຊັນເຊີອຸນຫະພູມນີ້ແມ່ນເຊື່ອມຕໍ່ພາຍໃນກັບ ADC2_INP12 ແລະສາມາດວັດແທກອຸນຫະພູມສະພາບແວດລ້ອມຂອງອຸປະກອນຕັ້ງແຕ່ 40 ຫາ +125 °C ດ້ວຍຄວາມຖືກຕ້ອງຂອງ ±2%.
ເຊັນເຊີອຸນຫະພູມມີເສັ້ນຊື່ທີ່ດີ, ແຕ່ມັນຕ້ອງໄດ້ຮັບການປັບຕົວເພື່ອໃຫ້ໄດ້ຄວາມຖືກຕ້ອງໂດຍລວມທີ່ດີຂອງການວັດແທກອຸນຫະພູມ. ເນື່ອງຈາກການຊົດເຊີຍເຊັນເຊີອຸນຫະພູມແຕກຕ່າງກັນຈາກຊິບໄປຫາຊິບເນື່ອງຈາກການປ່ຽນແປງຂອງຂະບວນການ, ເຊັນເຊີອຸນຫະພູມພາຍໃນທີ່ບໍ່ໄດ້ປັບທຽບແມ່ນເຫມາະສົມສໍາລັບຄໍາຮ້ອງສະຫມັກທີ່ກວດພົບການປ່ຽນແປງອຸນຫະພູມເທົ່ານັ້ນ. ເພື່ອປັບປຸງຄວາມຖືກຕ້ອງຂອງການວັດແທກຂອງເຊັນເຊີອຸນຫະພູມ, ແຕ່ລະອຸປະກອນໄດ້ຖືກປັບຕາມໂຮງງານຜະລິດໂດຍ ST. ຂໍ້​ມູນ​ການ​ປັບ​ຕົວ​ຕັ້ງ​ຄ່າ​ຂອງ​ໂຮງ​ງານ​ເຊັນ​ເຊີ​ອຸນ​ຫະ​ພູມ​ແມ່ນ​ເກັບ​ຮັກ​ສາ​ໄວ້​ໂດຍ ST ໃນ​ພື້ນ​ທີ່ OTP​, ທີ່​ສາ​ມາດ​ເຂົ້າ​ເຖິງ​ໃນ​ຮູບ​ແບບ​ອ່ານ​ເທົ່າ​ນັ້ນ​.

3.19

ເຊັນເຊີອຸນຫະພູມດິຈິຕອນ (DTS)
ອຸປະກອນຝັງເຊັນເຊີອຸນຫະພູມຜົນຜະລິດຄວາມຖີ່. DTS ນັບຄວາມຖີ່ໂດຍອີງໃສ່ LSE ຫຼື PCLK ເພື່ອສະຫນອງຂໍ້ມູນອຸນຫະພູມ.
ຟັງຊັນຕໍ່ໄປນີ້ແມ່ນຮອງຮັບ: · ຂັດຂວາງການຜະລິດຕາມເກນອຸນຫະພູມ · ການສ້າງສັນຍານປຸກໂດຍເກນອຸນຫະພູມ

3.20
ໝາຍເຫດ:

ການດໍາເນີນງານ VBAT
ໂດເມນພະລັງງານ VBAT ປະກອບມີ RTC, ທະບຽນສຳຮອງ ແລະ SRAM ສຳຮອງ.
ເພື່ອເພີ່ມປະສິດທິພາບໄລຍະເວລາຫມໍ້ໄຟ, ໂດເມນພະລັງງານນີ້ຖືກສະຫນອງໂດຍ VDD ເມື່ອມີຫຼືໂດຍ voltage ນໍາໃຊ້ກັບ VBAT pin (ເມື່ອການສະຫນອງ VDD ບໍ່ມີ). ພະລັງງານ VBAT ຖືກປ່ຽນເມື່ອ PDR ກວດພົບວ່າ VDD ໄດ້ຫຼຸດລົງຕໍ່າກວ່າລະດັບ PDR.
ປະລິມານtage ໃນ pin VBAT ສາມາດສະຫນອງໄດ້ໂດຍຫມໍ້ໄຟພາຍນອກ, supercapacitor ຫຼືໂດຍກົງໂດຍ VDD. ໃນກໍລະນີຕໍ່ມາ, ໂຫມດ VBAT ບໍ່ເຮັດວຽກ.
ການດໍາເນີນງານ VBAT ຖືກເປີດໃຊ້ເມື່ອ VDD ບໍ່ຢູ່.
ບໍ່ມີເຫດການເຫຼົ່ານີ້ (ການຂັດຂວາງພາຍນອກ, TAMP ເຫດການ, ຫຼື RTC ປຸກ / ເຫດການ) ສາມາດຟື້ນຟູການສະຫນອງ VDD ໂດຍກົງແລະບັງຄັບອຸປະກອນອອກຈາກການດໍາເນີນງານ VBAT. ຢ່າງໃດກໍຕາມ, TAMP ເຫດການແລະສັນຍານເຕືອນ / ເຫດການ RTC ສາມາດຖືກນໍາໃຊ້ເພື່ອສ້າງສັນຍານໃຫ້ກັບວົງຈອນພາຍນອກ (ໂດຍປົກກະຕິ PMIC) ທີ່ສາມາດຟື້ນຟູການສະຫນອງ VDD.

DS13875 Rev 5

33/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.21

ສະບັບtage buffer ອ້າງອິງ (VREFBUF)
ອຸປະກອນໄດ້ຝັງ voltage buffer ອ້າງອິງທີ່ສາມາດນໍາໃຊ້ເປັນ voltage ເອກະສານອ້າງອີງສໍາລັບ ADCs, ແລະຍັງເປັນ voltage ການອ້າງອີງສໍາລັບອົງປະກອບພາຍນອກຜ່ານ VREF+ pin. VREFBUF ສາມາດຮັບປະກັນໄດ້. ພາຍໃນ VREFBUF ສະຫນັບສະຫນູນສີ່ voltages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V .tage ການອ້າງອິງສາມາດສະຫນອງໄດ້ໂດຍຜ່ານ pin VREF+ ເມື່ອ VREFBUF ພາຍໃນປິດ.
ຮູບ 4. Voltage buffer ອ້າງອິງ

ຢັ້ງຢືນ

+

–

VREF+

VSSA

MSv64430V1

3.22

ການກັ່ນຕອງດິຈິຕອນສໍາລັບ sigma-delta modulator (DFSDM)
ອຸປະກອນຝັງ DFSDM ໜ່ວຍໜຶ່ງໂດຍຮອງຮັບສອງໂມດູນຕົວກອງດິຈິຕອລ ແລະສີ່ຊ່ອງ serial input ພາຍນອກ (transceivers) ຫຼືສະລັບກັນສີ່ input ຂະຫນານພາຍໃນ.
DFSDM ເຊື່ອມຕໍ່ຕົວຄວບຄຸມພາຍນອກກັບອຸປະກອນ ແລະປະຕິບັດການກັ່ນຕອງດິຈິຕອນຂອງກະແສຂໍ້ມູນທີ່ໄດ້ຮັບ. modulators ຖືກໃຊ້ເພື່ອປ່ຽນສັນຍານອະນາລັອກເຂົ້າໄປໃນສະຕຣີມດິຈິຕອນ-serial ທີ່ປະກອບເປັນວັດສະດຸປ້ອນຂອງ DFSDM.
DFSDM ຍັງສາມາດໂຕ້ຕອບກັບ PDM (ການປັບຄວາມໜາແໜ້ນຂອງກຳມະຈອນ) ໄມໂຄຣໂຟນ ແລະປະຕິບັດການປ່ຽນ PDM ເປັນ PCM ແລະການກັ່ນຕອງ (ຮາດແວເລັ່ງ). DFSDM ມີລັກສະນະທາງເລືອກໃນການຖ່າຍທອດຂໍ້ມູນຂະຫນານຈາກ ADCs ຫຼືຈາກຫນ່ວຍຄວາມຈໍາຂອງອຸປະກອນ (ຜ່ານ DMA/CPU ໂອນເຂົ້າໄປໃນ DFSDM).
ເຄື່ອງຮັບສັນຍານ DFSDM ຮອງຮັບຫຼາຍຮູບແບບ serial-interface (ເພື່ອຮອງຮັບ modulators ຕ່າງໆ). ໂມດູນການກັ່ນຕອງດິຈິຕອນ DFSDM ດໍາເນີນການປະມວນຜົນດິຈິຕອນຕາມຕົວກໍານົດການກັ່ນຕອງທີ່ກໍານົດໂດຍຜູ້ໃຊ້ທີ່ມີຄວາມລະອຽດ ADC ສຸດທ້າຍເຖິງ 24-bit.

34/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

ອຸປະກອນຕໍ່ພ່ວງ DFSDM ຮອງຮັບ: · ສີ່ຊ່ອງ serial ດິຈິຕອນ input multiplexed:
ການໂຕ້ຕອບ SPI ທີ່ສາມາດຕັ້ງຄ່າໄດ້ເພື່ອເຊື່ອມຕໍ່ໂມດູນຕ່າງໆທີ່ສາມາດຕັ້ງຄ່າໄດ້ Manchester coded 1-wire interface PDM (pulse-density modulation) microphone input ຄວາມຖີ່ຂອງໂມງເຂົ້າສູງສຸດເຖິງ 20 MHz (10 MHz ສໍາລັບ Manchester coding) ໂມງອອກສໍາລັບໂມດູເລເຕີ (0 ຫາ 20 MHz) · ທາງເລືອກ inputs ດິຈິຕອນ 16 ຊ່ອງ (ການປ້ອນຂໍ້ມູນແບບຂະຫນານ) ທາງເລືອກພາຍໃນສີ່ຊ່ອງ. ຄວາມລະອຽດ): ແຫຼ່ງພາຍໃນ: ຂໍ້ມູນ ADC ຫຼືກະແສຂໍ້ມູນຄວາມຊົງຈໍາ (DMA) · ສອງໂມດູນການກັ່ນຕອງດິຈິຕອນທີ່ມີການປະມວນຜົນສັນຍານດິຈິຕອນທີ່ສາມາດປັບໄດ້: Sincx filter: ຄໍາສັ່ງການກັ່ນຕອງ / ປະເພດ (1 ຫາ 5), oversampling ratio (1 ຫາ 1024) integrator: oversampອັດຕາສ່ວນ ling (1 ຫາ 256) · ຄວາມລະອຽດຂໍ້ມູນຜົນຜະລິດສູງສຸດ 24-bit, ຮູບແບບຂໍ້ມູນຜົນຜະລິດທີ່ໄດ້ລົງນາມ · ການແກ້ໄຂຂໍ້ມູນອັດຕະໂນມັດ (offset ເກັບໄວ້ໃນການລົງທະບຽນໂດຍຜູ້ໃຊ້) · ການແປງຕໍ່ເນື່ອງ ຫຼືຄັ້ງດຽວ · ການເລີ່ມຕົ້ນຂອງການປ່ຽນແປງທີ່ກະຕຸ້ນໂດຍ: ຊອບແວກະຕຸ້ນຕົວຈັບເວລາພາຍໃນ ເຫດການພາຍນອກທີ່ເລີ່ມຈາກການປ່ຽນໃຈເຫລື້ອມໃສ synchronously ກັບໂມດູນຕົວກອງດິຈິຕອນທໍາອິດ · ການສັງເກດເບິ່ງ DFS. ເກນຂໍ້ມູນມູນຄ່າສູງລົງທະບຽນຕົວກອງດິຈິຕອລ Sincx ທີ່ສາມາດກຳນົດຄ່າໄດ້ສະເພາະ (ຄໍາສັ່ງ = 1 ຫາ 3,
oversampling ratio = 1 ເຖິງ 32) ການປ້ອນຂໍ້ມູນຈາກຂໍ້ມູນຜົນຜະລິດສຸດທ້າຍ ຫຼືຈາກຊ່ອງอนุກຳດິຈິຕອລທີ່ເລືອກໄວ້ ການຕິດຕາມຢ່າງຕໍ່ເນື່ອງເປັນເອກະລາດຈາກການແປງມາດຕະຖານ · ເຄື່ອງກວດຈັບວົງຈອນສັ້ນເພື່ອກວດຫາຄ່າການປ້ອນຂໍ້ມູນອະນາລັອກທີ່ອີ່ມຕົວ (ຊ່ວງລຸ່ມ ແລະ ດ້ານເທິງ): ເຖິງ 8-bit counter ເພື່ອກວດຫາ 1 ຫາ 256 ຕິດຕໍ່ກັນ 0 ຫຼື 1 ຂອງສັນຍານການຖ່າຍທອດຂໍ້ມູນໃນແຕ່ລະຊ່ອງສັນຍານ serial ຢ່າງຕໍ່ເນື່ອງ · ເຫດການ watchdog ຫຼືເຫດການເຄື່ອງກວດຈັບວົງຈອນສັ້ນ · Extremes detector: ການເກັບຮັກສາຄ່າຕໍ່າສຸດ ແລະສູງສຸດຂອງຂໍ້ມູນການແປງສຸດທ້າຍທີ່ໂຫຼດຂໍ້ມູນຄືນໃໝ່ໂດຍຊອບແວ · ຄວາມສາມາດ DMA ເພື່ອອ່ານຂໍ້ມູນການແປງສຸດທ້າຍ · Interrupts: ສິ້ນສຸດການແປງ, overrun, analog watchdog, short circuit, input serial channel clock absence · “Regular” or “injected” conversions can becontinued or any time as conversion
ໂດຍບໍ່ມີການມີຜົນກະທົບໃດໆກ່ຽວກັບໄລຍະເວລາຂອງ "ສັກຢາ" ການແປງ "ສີດ" ການແປງສໍາລັບໄລຍະເວລາທີ່ຊັດເຈນແລະມີບູລິມະສິດການແປງສູງ

DS13875 Rev 5

35/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.23

ຕົວສ້າງຕົວເລກແບບສຸ່ມທີ່ແທ້ຈິງ (RNG)
ອຸປະກອນຝັງ RNG ອັນໜຶ່ງທີ່ສະໜອງຕົວເລກສຸ່ມ 32-bit ທີ່ສ້າງຂຶ້ນໂດຍວົງຈອນອະນາລັອກລວມ.
RNG ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.
RNG ທີ່ແທ້ຈິງເຊື່ອມຕໍ່ກັບອຸປະກອນຕໍ່ພ່ວງ AES ແລະ PKA ທີ່ປອດໄພຜ່ານລົດເມສະເພາະ ( CPU ບໍ່ສາມາດອ່ານໄດ້).

3.24

Cryptographic ແລະ hash processors (CRYP, SAES, PKA ແລະ HASH)
ອຸປະກອນຝັງຕົວປະມວນຜົນການເຂົ້າລະຫັດອັນໜຶ່ງທີ່ຮອງຮັບລະບົບການເຂົ້າລະຫັດແບບພິເສດທີ່ປົກກະຕິຕ້ອງການເພື່ອຮັບປະກັນຄວາມລັບ, ການກວດສອບຄວາມຖືກຕ້ອງ, ຄວາມສົມບູນຂອງຂໍ້ມູນ ແລະບໍ່ມີການປະຕິເສດເມື່ອແລກປ່ຽນຂໍ້ຄວາມກັບໝູ່ເພື່ອນ.
ອຸປະກອນດັ່ງກ່າວຍັງຝັງຕົວເລັ່ງການເຂົ້າລະຫັດ/ຖອດລະຫັດຮາດແວ PKA ທີ່ປອດໄພ AES 128- ແລະ 256-bit (SAES) ທີ່ທົນທານຕໍ່ DPA, ພ້ອມກັບເຄື່ອງເລັ່ງການຖອດລະຫັດຮາດແວທີ່ສະເພາະກັບ CPU ທີ່ບໍ່ສາມາດເຂົ້າເຖິງໄດ້.
ລັກສະນະຕົ້ນຕໍ CRYP: · DES/TDES (ມາດຕະຖານການເຂົ້າລະຫັດຂໍ້ມູນ/ມາດຕະຖານການເຂົ້າລະຫັດຂໍ້ມູນ triple): ECB (ເອເລັກໂຕຣນິກ
codebook) ແລະ CBC (cipher block chaining) chaining algorithms, 64-, 128- ຫຼື 192-bit key · AES (ມາດຕະຖານການເຂົ້າລະຫັດຂັ້ນສູງ): ECB, CBC, GCM, CCM, ແລະ CTR (ໂຫມດຕ້ານ) chaining algorithms, 128-, 192- ຫຼື 256-bit
ລັກສະນະຫຼັກຂອງ HASH ທົ່ວໄປ: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (ສູດການຄິດໄລ່ HASH ທີ່ປອດໄພ) · HMAC
ຕົວເລັ່ງການເຂົ້າລະຫັດລັບຮອງຮັບການສ້າງການຮ້ອງຂໍ DMA.
CRYP, SAES, PKA ແລະ HASH ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.25

Boot ແລະຄວາມປອດໄພແລະການຄວບຄຸມ OTP (BSEC)
BSEC (boot and security and OTP control) ມີຈຸດປະສົງເພື່ອຄວບຄຸມກ່ອງຟິວ OTP (ໃຊ້ໂປຣແກຣມໄດ້ເທື່ອດຽວ), ໃຊ້ສໍາລັບການຝັງບ່ອນເກັບຂໍ້ມູນທີ່ບໍ່ລະເຫີຍໃນການຕັ້ງຄ່າອຸປະກອນ ແລະພາລາມິເຕີຄວາມປອດໄພ. ບາງສ່ວນຂອງ BSEC ຕ້ອງໄດ້ຮັບການກໍາຫນົດຄ່າທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.
BSEC ສາມາດໃຊ້ຄໍາສັບ OTP ສໍາລັບການເກັບຮັກສາ HWKEY 256-bit ສໍາລັບ SAES (AES ທີ່ປອດໄພ).

36/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.26

ເຄື່ອງຈັບເວລາ ແລະໂມງເຝົ້າຍາມ
ອຸປະກອນປະກອບມີເຄື່ອງຈັບເວລາຄວບຄຸມຂັ້ນສູງສອງຕົວ, ເຄື່ອງຈັບເວລາທົ່ວໄປ 7 ເຄື່ອງ (ໃນນັ້ນມີເຈັດຢ່າງປອດໄພ), ເຄື່ອງຈັບເວລາພື້ນຖານສອງຕົວ, ເຄື່ອງຈັບເວລາພະລັງງານຕ່ໍາຫ້າ, ສອງໂມງ, ແລະເຄື່ອງຈັບເວລາລະບົບສີ່ຕົວໃນແຕ່ລະ Cortex-AXNUMX.
ເຄື່ອງນັບເວລາທັງໝົດສາມາດຖືກຈຶ້ງຢູ່ໃນໂໝດດີບັກ.
ຕາຕະລາງຂ້າງລຸ່ມນີ້ປຽບທຽບລັກສະນະຂອງການຄວບຄຸມຂັ້ນສູງ, ຈຸດປະສົງທົ່ວໄປ, ພື້ນຖານແລະເຄື່ອງຈັບເວລາພະລັງງານຕ່ໍາ.

ປະເພດໂມງຈັບເວລາ

ໂມງຈັບເວລາ

ຕາຕະລາງ 4. ການປຽບທຽບຄຸນສົມບັດໂມງຈັບເວລາ

ການ​ແກ້​ໄຂ​ຕ້ານ-
ເລື່ອງ

ປະເພດເຄົາເຕີ

ປັດໄຈທີ່ເພີ່ມຂະໜາດ

ການຜະລິດຄໍາຮ້ອງຂໍ DMA

ບັນທຶກ/ປຽບທຽບຊ່ອງ

ຜົນຜະລິດເສີມ

ການໂຕ້ຕອບສູງສຸດ
ໂມງ (MHz)

ສູງສຸດ
ໂມງຈັບເວລາ
ໂມງ (MHz)(1)

Advanced TIM1, -control TIM8

16-ບິດ

ຂຶ້ນ, ຈຳນວນເຕັມລົງ, ລະຫວ່າງ 1 ຂຶ້ນ/ລົງ ແລະ 65536

ແມ່ນແລ້ວ

TIM2 TIM5

32-ບິດ

ຂຶ້ນ, ຈຳນວນເຕັມລົງ, ລະຫວ່າງ 1 ຂຶ້ນ/ລົງ ແລະ 65536

ແມ່ນແລ້ວ

TIM3 TIM4

16-ບິດ

ຂຶ້ນ, ຈຳນວນເຕັມລົງ, ລະຫວ່າງ 1 ຂຶ້ນ/ລົງ ແລະ 65536

ແມ່ນແລ້ວ

ຈຳນວນເຕັມ

TIM12(2) 16-ບິດ

ຂຶ້ນລະຫວ່າງ 1

ບໍ່

ທົ່ວໄປ

ແລະ 65536

ຈຸດປະສົງ

TIM13(2) TIM14(2)

16-ບິດ

ຈຳນວນເຕັມທີ່ຂຶ້ນລະຫວ່າງ 1
ແລະ 65536

ບໍ່

ຈຳນວນເຕັມ

TIM15(2) 16-ບິດ

ຂຶ້ນລະຫວ່າງ 1

ແມ່ນແລ້ວ

ແລະ 65536

TIM16(2) TIM17(2)

16-ບິດ

ຈຳນວນເຕັມທີ່ຂຶ້ນລະຫວ່າງ 1
ແລະ 65536

ແມ່ນແລ້ວ

ພື້ນຖານ

TIM6, TIM7

16-ບິດ

ຈຳນວນເຕັມທີ່ຂຶ້ນລະຫວ່າງ 1
ແລະ 65536

ແມ່ນແລ້ວ

LPTIM1,

ພະລັງງານຕໍ່າ

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-ບິດ

1, 2, 4, 8, ຂຶ້ນ 16, 32, 64,
128

ບໍ່

LPTIM5

6

4

104.5

209

4

ບໍ່

104.5

209

4

ບໍ່

104.5

209

2

ບໍ່

104.5

209

1

ບໍ່

104.5

209

2

1

104.5

209

1

1

104.5

209

0

ບໍ່

104.5

209

1(3)

ບໍ່

104.5 104.5

1. ໂມງຈັບເວລາສູງສຸດແມ່ນສູງເຖິງ 209 MHz ຂຶ້ນກັບບິດ TIMGxPRE ໃນ RCC. 2. ເຄື່ອງຈັບເວລາທີ່ປອດໄພ. 3. ບໍ່ມີຊ່ອງຈັບພາບໃນ LPTIM.

DS13875 Rev 5

37/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

ໂມງຈັບເວລາຄວບຄຸມຂັ້ນສູງ (TIM1, TIM8)
ເຄື່ອງຈັບເວລາຄວບຄຸມແບບພິເສດ (TIM1, TIM8) ສາມາດເຫັນໄດ້ວ່າເປັນເຄື່ອງກໍາເນີດ PWM ສາມເຟດທີ່ multiplexed ໃນ 6 ຊ່ອງ. ພວກມັນມີຜົນຕອບແທນ PWM ທີ່ມີເວລາຕາຍທີ່ຂຽນໂປຣແກຣມໄດ້. ພວກເຂົາຍັງສາມາດຖືວ່າເປັນເຄື່ອງຈັບເວລາທົ່ວໄປທີ່ສົມບູນ. ສີ່ຊ່ອງເອກະລາດສາມາດຖືກນໍາໃຊ້ສໍາລັບ: · input capture · output ປຽບທຽບ · PWM generation ( edge- or center-aligned modes) · one-pulse mode output
ຖ້າຖືກຕັ້ງຄ່າເປັນເຄື່ອງຈັບເວລາມາດຕະຖານ 16-bit, ພວກມັນມີລັກສະນະດຽວກັນກັບເຄື່ອງຈັບເວລາທົ່ວໄປ. ຖ້າ​ຫາກ​ວ່າ​ການ​ຕັ້ງ​ຄ່າ​ເປັນ 16-bit PWM generator​, ພວກ​ເຂົາ​ເຈົ້າ​ມີ​ຄວາມ​ສາ​ມາດ modulation ຢ່າງ​ເຕັມ​ທີ່ (0-100 %)​.
ເຄື່ອງຈັບເວລາຄວບຄຸມແບບພິເສດສາມາດເຮັດວຽກຮ່ວມກັນກັບເຄື່ອງຈັບເວລາທົ່ວໄປໄດ້ໂດຍຜ່ານຄຸນສົມບັດການເຊື່ອມໂຍງຕົວຈັບເວລາສໍາລັບການ synchronization ຫຼືລະບົບຕ່ອງໂສ້ເຫດການ.
TIM1 ແລະ TIM8 ຮອງຮັບການສ້າງການຮ້ອງຂໍ DMA ເອກະລາດ.
ເຄື່ອງຈັບເວລາທົ່ວໄປ (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
ມີສິບໂມງຈັບເວລາຈຸດປະສົງທົ່ວໄປທີ່ສາມາດ synchronizable ໄດ້ຝັງຢູ່ໃນອຸປະກອນ STM32MP133C/F (ເບິ່ງຕາຕະລາງ 4 ສໍາລັບຄວາມແຕກຕ່າງ). · TIM2, TIM3, TIM4, TIM5
TIM 2 ແລະ TIM5 ແມ່ນອີງໃສ່ຕົວນັບການໂຫຼດຂຶ້ນ/ລົງອັດຕະໂນມັດ 32-ບິດ ແລະຕົວຂະຫຍາຍ 16-ບິດ, ໃນຂະນະທີ່ TIM3 ແລະ TIM4 ແມ່ນອີງໃສ່ 16-bit ອັດຕະໂນມັດ reload up/downcounter ແລະ 16-bit prescaler. ເຄື່ອງຈັບເວລາທັງໝົດມີສີ່ຊ່ອງເອກະລາດສຳລັບການປຽບທຽບການປ້ອນຂໍ້ມູນ/ການສົ່ງອອກ, PWM ຫຼືຜົນອອກໃນໂໝດໜຶ່ງກຳມະຈອນ. ນີ້ເຮັດໃຫ້ເຖິງ 16 ການຈັບພາບ / ຜົນຜະລິດປຽບທຽບ / PWMs ໃນຊຸດທີ່ໃຫຍ່ທີ່ສຸດ. ເຄື່ອງຈັບເວລາຈຸດປະສົງທົ່ວໄປເຫຼົ່ານີ້ສາມາດເຮັດວຽກຮ່ວມກັນ, ຫຼືກັບເຄື່ອງຈັບເວລາຈຸດປະສົງທົ່ວໄປອື່ນໆແລະເຄື່ອງຈັບເວລາຄວບຄຸມຂັ້ນສູງ TIM1 ແລະ TIM8, ໂດຍຜ່ານຄຸນສົມບັດການເຊື່ອມໂຍງຕົວຈັບເວລາສໍາລັບການ synchronization ຫຼືລະບົບຕ່ອງໂສ້ເຫດການ. ເຄື່ອງຈັບເວລາຈຸດປະສົງທົ່ວໄປເຫຼົ່ານີ້ສາມາດຖືກນໍາໃຊ້ເພື່ອສ້າງຜົນຜະລິດ PWM. TIM2, TIM3, TIM4, TIM5 ທັງໝົດມີການສ້າງການຮ້ອງຂໍ DMA ທີ່ເປັນເອກະລາດ. ພວກມັນມີຄວາມສາມາດຈັດການສັນຍານຕົວເຂົ້າລະຫັດສີ່ຫຼ່ຽມ (ເພີ່ມ) ແລະຜົນດີຈີຕອນຈາກໜຶ່ງຫາສີ່ເຊັນເຊີຜົນກະທົບຫ້ອງໂຖງ. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 ເຄື່ອງຈັບເວລາເຫຼົ່ານີ້ແມ່ນອີງໃສ່ຕົວນັບການໂຫຼດຄືນອັດຕະໂນມັດ 16-ບິດ ແລະຕົວຂະຫຍາຍ 16-ບິດ. TIM13, TIM14, TIM16 ແລະ TIM17 ມີລັກສະນະເປັນຊ່ອງເອກະລາດຫນຶ່ງ, ໃນຂະນະທີ່ TIM12 ແລະ TIM15 ມີສອງຊ່ອງເອກະລາດສໍາລັບການຈັບພາບ / ຜົນຜະລິດປຽບທຽບ, ຜົນຜະລິດ PWM ຫຼືຮູບແບບຫນຶ່ງ-pulse. ພວກເຂົາສາມາດຖືກ synchronized ກັບ TIM2, TIM3, TIM4, TIM5 ເຄື່ອງຈັບເວລາທົ່ວໄປທີ່ມີລັກສະນະເຕັມຮູບແບບຫຼືໃຊ້ເປັນ timebases ງ່າຍດາຍ. ແຕ່ລະຕົວຈັບເວລາເຫຼົ່ານີ້ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.
ເຄື່ອງຈັບເວລາພື້ນຖານ (TIM6 ແລະ TIM7)
ເຄື່ອງຈັບເວລາເຫຼົ່ານີ້ສ່ວນໃຫຍ່ແມ່ນໃຊ້ເປັນພື້ນຖານເວລາ 16-ບິດທົ່ວໄປ.
TIM6 ແລະ TIM7 ຮອງຮັບການສ້າງການຮ້ອງຂໍ DMA ເອກະລາດ.

38/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.26.4
3.26.5 3.26.6

ເຄື່ອງຈັບເວລາພະລັງງານຕໍ່າ (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
ແຕ່ລະໂມງຈັບເວລາພະລັງງານຕ່ໍາມີໂມງເອກະລາດແລະຍັງເຮັດວຽກຢູ່ໃນໂຫມດຢຸດຖ້າມັນຖືກ clocked ໂດຍ LSE, LSI ຫຼືໂມງພາຍນອກ. LPTIMx ສາມາດປຸກອຸປະກອນຈາກໂໝດຢຸດ.
ເຄື່ອງຈັບເວລາພະລັງງານຕໍ່າເຫຼົ່ານີ້ຮອງຮັບຄຸນສົມບັດຕໍ່ໄປນີ້: · 16-bit up counter ກັບ 16-bit autoreload register · 16-bitປຽບທຽບ register · Configurable output: pulse, PWM · Continuous/one-shot mode · selectable software/hardware input trigger · Selectable clock source:
ແຫຼ່ງໂມງພາຍໃນ: LSE, LSI, HSI ຫຼື APB clock ແຫຼ່ງຂອງໂມງພາຍນອກຜ່ານ LPTIM input (ເຮັດວຽກເຖິງແມ່ນວ່າບໍ່ມີໂມງພາຍໃນ.
ແຫຼ່ງທີ່ແລ່ນ, ນຳໃຊ້ໂດຍແອັບພລິເຄຊັນກວດຈັບກຳມະຈອນ) · ໂປຣແກຣມກັ່ນກອງ glitch ດິຈິຕອລທີ່ສາມາດເຮັດໄດ້ · ໂໝດຕົວເຂົ້າລະຫັດ
LPTIM2 ແລະ LPTIM3 ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.
ອົງການເຝົ້າລະວັງເອກະລາດ (IWDG1, IWDG2)
ການເຝົ້າລະວັງເອກະລາດແມ່ນອີງໃສ່ຕົວນັບຖອຍຫຼັງ 12 ບິດ ແລະ 8-bit prescaler. ມັນແມ່ນໂມງຈາກ RC ພາຍໃນເອກະລາດ 32 kHz (LSI) ແລະ, ຍ້ອນວ່າມັນເຮັດວຽກເປັນເອກະລາດຈາກໂມງຫຼັກ, ມັນສາມາດເຮັດວຽກຢູ່ໃນໂຫມດຢຸດແລະສະແຕນບາຍ. IWDG ສາມາດຖືກນໍາໃຊ້ເປັນ watchdog ເພື່ອຣີເຊັດອຸປະກອນເມື່ອມີບັນຫາເກີດຂຶ້ນ. ມັນ​ເປັນ​ຮາດ​ແວ- ຫຼື​ຊອບ​ແວ​ທີ່​ກໍາ​ນົດ​ໄດ້​ໂດຍ​ຜ່ານ​ທາງ​ເລືອກ bytes​.
IWDG1 ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.
ເຄື່ອງຈັບເວລາທົ່ວໄປ (Cortex-A7 CNT)
ເຄື່ອງຈັບເວລາທົ່ວໄປ Cortex-A7 ທີ່ຝັງຢູ່ໃນ Cortex-A7 ໄດ້ຖືກປ້ອນໂດຍມູນຄ່າຈາກການຜະລິດເວລາຂອງລະບົບ (STGEN).
ໂປເຊດເຊີ Cortex-A7 ໃຫ້ເຄື່ອງຈັບເວລາຕໍ່ໄປນີ້: · ເຄື່ອງຈັບເວລາທາງດ້ານຮ່າງກາຍສໍາລັບການນໍາໃຊ້ໃນໂຫມດທີ່ປອດໄພແລະບໍ່ປອດໄພ
ທະບຽນສໍາລັບການຈັບເວລາທາງດ້ານຮ່າງກາຍແມ່ນທະນາຄານເພື່ອໃຫ້ສໍາເນົາທີ່ປອດໄພແລະບໍ່ປອດໄພ. · ເຄື່ອງຈັບເວລາ virtual ສໍາລັບການນໍາໃຊ້ໃນໂຫມດທີ່ບໍ່ປອດໄພ · ເຄື່ອງຈັບເວລາທາງດ້ານຮ່າງກາຍສໍາລັບການນໍາໃຊ້ໃນໂຫມດ hypervisor
ເຄື່ອງຈັບເວລາທົ່ວໄປບໍ່ແມ່ນອຸປະກອນຕໍ່ພ່ວງທີ່ມີແຜນທີ່ຫນ່ວຍຄວາມຈໍາ ແລະຫຼັງຈາກນັ້ນສາມາດເຂົ້າເຖິງໄດ້ໂດຍຄໍາແນະນໍາສະເພາະຂອງ Cortex-A7 coprocessor (cp15).

3.27

ການຜະລິດເຄື່ອງຈັບເວລາລະບົບ (STGEN)
ການຜະລິດເວລາຂອງລະບົບ (STGEN) ສ້າງມູນຄ່າການນັບເວລາທີ່ສະຫນອງຄວາມສອດຄ່ອງ view ເວລາສໍາລັບເຄື່ອງຈັບເວລາທົ່ວໄປ Cortex-A7 ທັງໝົດ.

DS13875 Rev 5

39/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

ການຜະລິດເວລາຂອງລະບົບມີຄຸນສົມບັດຫຼັກໆດັ່ງນີ້: · ກວ້າງ 64-ບິດເພື່ອຫຼີກເວັ້ນບັນຫາການມ້ວນຄືນ · ເລີ່ມຈາກສູນ ຫຼືຄ່າທີ່ຕັ້ງໂປຣແກຣມໄດ້ · ຄວບຄຸມການໂຕ້ຕອບ APB (STGENC) ທີ່ຊ່ວຍໃຫ້ເຄື່ອງຈັບເວລາຖືກບັນທຶກ ແລະຟື້ນຟູ
ໃນທົ່ວເຫດການ powerdown · ການໂຕ້ຕອບ APB ແບບອ່ານຢ່າງດຽວ (STGENR) ທີ່ເຮັດໃຫ້ຄ່າ timer ໄດ້ຖືກອ່ານໂດຍທີ່ບໍ່ແມ່ນ.
ຊອບແວທີ່ປອດໄພ ແລະເຄື່ອງມືດີບັ໊ກ · ການເພີ່ມຄ່າຕົວຈັບເວລາທີ່ສາມາດຢຸດໄດ້ໃນລະຫວ່າງການດີບັກຂອງລະບົບ
STGENC ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.28

ໂມງເວລາຈິງ (RTC)
RTC ສະໜອງການປຸກອັດຕະໂນມັດເພື່ອຈັດການທຸກໂໝດພະລັງງານຕໍ່າ.RTC ແມ່ນຕົວຈັບເວລາ/ຕົວນັບ BCD ເອກະລາດ ແລະໃຫ້ໂມງ/ປະຕິທິນຕາມເວລາຂອງມື້ທີ່ມີການລົບກວນການປຸກທີ່ຕັ້ງໂປຣແກຣມໄດ້.
RTC ປະກອບມີທຸງ wakeup ທີ່ມີໂຄງການເປັນໄລຍະທີ່ມີຄວາມສາມາດຂັດຂວາງ.
ສອງທະບຽນ 32-bit ມີວິນາທີ, ນາທີ, ຊົ່ວໂມງ (12- ຫຼື 24-hour format), ມື້ (ມື້ຂອງອາທິດ), ວັນທີ (ມື້ຂອງເດືອນ), ເດືອນ, ແລະປີ, ສະແດງອອກໃນຮູບແບບທົດສະນິຍົມສອງລະຫັດ (BCD). ຄ່າຍ່ອຍວິນາທີຍັງມີຢູ່ໃນຮູບແບບຖານສອງ.
ໂຫມດຖານສອງແມ່ນສະຫນັບສະຫນູນເພື່ອຄວາມສະດວກໃນການຄຸ້ມຄອງໄດເວີຊອບແວ.
ການຊົດເຊີຍສໍາລັບເດືອນ 28-, 29- (ປີອະພິປາຍ), 30-, ແລະ 31-day ເດືອນແມ່ນດໍາເນີນການໂດຍອັດຕະໂນມັດ. ການຊົດເຊີຍເວລາປະຫຍັດແສງສາມາດດໍາເນີນການໄດ້.
ການລົງທະບຽນ 32-bit ເພີ່ມເຕີມປະກອບດ້ວຍວິນາທີປຸກ, ວິນາທີ, ນາທີ, ຊົ່ວໂມງ, ມື້, ແລະວັນທີ.
ຄຸນສົມບັດການປັບຕົວແບບດິຈິຕອລແມ່ນມີໃຫ້ເພື່ອຊົດເຊີຍຄວາມເສື່ອມເສີຍໃນຄວາມຖືກຕ້ອງຂອງ crystal oscillator.
ຫຼັງ​ຈາກ​ການ​ຕັ້ງ​ຄືນ​ໂດ​ເມນ​ສໍາ​ຮອງ​ຂໍ້​ມູນ​, ການ​ລົງ​ທະ​ບຽນ RTC ທັງ​ຫມົດ​ແມ່ນ​ໄດ້​ຮັບ​ການ​ປ້ອງ​ກັນ​ຈາກ​ການ​ເຂົ້າ​ເຖິງ​ການ​ຂຽນ​ແມ່​ກາ​ຝາກ​ທີ່​ເປັນ​ໄປ​ໄດ້​ແລະ​ການ​ປ້ອງ​ກັນ​ໂດຍ​ການ​ເຂົ້າ​ເຖິງ​ທີ່​ປອດ​ໄພ​.
ຕາບໃດທີ່ການສະຫນອງ voltage ຍັງຄົງຢູ່ໃນຂອບເຂດການດໍາເນີນງານ, RTC ບໍ່ເຄີຍຢຸດ, ບໍ່ວ່າຈະຢູ່ໃນສະຖານະອຸປະກອນ (ຮູບແບບການດໍາເນີນການ, ໂຫມດພະລັງງານຕ່ໍາຫຼືພາຍໃຕ້ການປັບ).
ຄຸນ​ນະ​ສົມ​ບັດ​ຕົ້ນ​ຕໍ RTC ມີ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​: · ປະ​ຕິ​ທິນ​ທີ່​ມີ​ວິ​ນາ​ທີ​ຍ່ອຍ​, ວິ​ນາ​ທີ​, ນາ​ທີ​, ຊົ່ວ​ໂມງ (12 ຫຼື 24 ຮູບ​ແບບ​)​, ມື້ (ວັນ​ຂອງ​)
ອາທິດ), ວັນທີ (ມື້ຂອງເດືອນ), ເດືອນ, ແລະປີ · ການຊົດເຊີຽປະຢັດຄ່າກາງເວັນທີ່ເຮັດໄດ້ໂດຍຊອບແວ · ການແຈ້ງເຕືອນແບບຕັ້ງໂປຣແກຣມທີ່ມີຟັງຊັນລົບກວນ. ການແຈ້ງເຕືອນສາມາດຖືກກະຕຸ້ນໂດຍໃດກໍ່ຕາມ
ການປະສົມປະສານຂອງຊ່ອງປະຕິທິນ. · ໜ່ວຍປຸກອັດຕະໂນມັດສ້າງທຸງແຕ່ລະໄລຍະທີ່ກະຕຸ້ນການປຸກອັດຕະໂນມັດ
ລົບກວນ · ການກວດຫາໂມງອ້າງອີງ: ໂມງແຫຼ່ງທີສອງທີ່ຊັດເຈນກວ່າ (50 ຫຼື 60 Hz) ສາມາດເປັນ
ໃຊ້ເພື່ອເພີ່ມຄວາມແມ່ນຍໍາຂອງປະຕິທິນ. · synchronization ທີ່​ຖືກ​ຕ້ອງ​ກັບ​ໂມງ​ພາຍ​ນອກ​ໂດຍ​ການ​ນໍາ​ໃຊ້​ຄຸນ​ນະ​ສົມ​ບັດ​ການ​ປ່ຽນ​ແປງ​ທີ່​ສອງ · ວົງ​ຈອນ​ການ​ສອບ​ທຽບ​ດິ​ຈິ​ຕອນ (ການ​ແກ້​ໄຂ​ຕາມ​ໄລ​ຍະ​ການ​ແກ້​ໄຂ​)​: 0.95 ppm​, ໄດ້​ຮັບ​ໃນ
ປ່ອງຢ້ຽມການປັບເວລາຫຼາຍວິນາທີ

40/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

· ເວລາamp ຟັງຊັນສໍາລັບການປະຫຍັດເຫດການ · ການເກັບຮັກສາ SWKEY ໃນທະບຽນສໍາຮອງ RTC ທີ່ມີການເຂົ້າເຖິງລົດເມໂດຍກົງກັບ SAE (ບໍ່
ສາມາດອ່ານໄດ້ໂດຍ CPU) · ການຂັດຂວາງ/ເຫດການທີ່ໜ້າກາກ:
ໂມງປຸກ A ໂມງປຸກ B ປຸກຂັດຂວາງເວລາamp · ຮອງຮັບ TrustZone: RTC ທີ່ປອດໄພເຕັມທີ່ Alarm A, alarm B, wakeup timer ແລະ timestamp ບຸກຄົນປອດໄພຫຼືບໍ່ປອດໄພ
ການຕັ້ງຄ່າ RTC calibration ເຮັດດ້ວຍຄວາມປອດໄພໃນການຕັ້ງຄ່າທີ່ບໍ່ປອດໄພ

3.29

Tamper ແລະທະບຽນສໍາຮອງ (TAMP)
ບັນທຶກການສໍາຮອງ 32 x 32-bit ແມ່ນເກັບຮັກສາໄວ້ໃນທຸກໂຫມດພະລັງງານຕ່ໍາແລະຍັງຢູ່ໃນໂຫມດ VBAT. ພວກເຂົາສາມາດຖືກນໍາໃຊ້ເພື່ອເກັບຮັກສາຂໍ້ມູນທີ່ລະອຽດອ່ອນຍ້ອນວ່າເນື້ອຫາຂອງພວກເຂົາຖືກປົກປ້ອງໂດຍທີ່amper ວົງຈອນການກວດພົບ.
ເຈັດ tamper input pins ແລະຫ້າ tamper output pins ສາມາດໃຊ້ໄດ້ສໍາລັບການຕ້ານ tampການ​ກວດ​ສອບ​. ພາຍນອກ tamper pins ສາມາດໄດ້ຮັບການກໍາຫນົດຄ່າສໍາລັບການຊອກຄົ້ນຫາຂອບ, ຂອບແລະລະດັບ, ການກວດສອບລະດັບທີ່ມີການກັ່ນຕອງ, ຫຼືການເຄື່ອນໄຫວ t.amper ທີ່ເພີ່ມລະດັບຄວາມປອດໄພໂດຍການກວດສອບອັດຕະໂນມັດວ່າ tamper pins ບໍ່ໄດ້ເປີດພາຍນອກຫຼືສັ້ນ.
TAMP ລັກສະນະຕົ້ນຕໍ · 32 ບັນທຶກສຳຮອງ (TAMP_BKPxR) ປະຕິບັດຢູ່ໃນໂດເມນ RTC ທີ່ຍັງຄົງຢູ່
ເປີດໃຊ້ໂດຍ VBAT ເມື່ອໄຟ VDD ຖືກປິດ · 12 tamper pins ມີ (ເຈັດ inputs ແລະຫ້າ outputs) · Any tampການກວດຫາ er ສາມາດສ້າງເວລາ RTC ໄດ້amp ເຫດການ. · ໃດໆ tamper detection ລົບ​ການ​ຈົດ​ທະ​ບຽນ​ສໍາ​ຮອງ​ຂໍ້​ມູນ​. · ສະ​ຫນັບ​ສະ​ຫນູນ TrustZone​:
ທampການ​ຕັ້ງ​ຄ່າ​ທີ່​ປອດ​ໄພ​ຫຼື​ບໍ່​ປອດ​ໄພ Backup ລົງ​ທະ​ບຽນ​ການ​ຕັ້ງ​ຄ່າ​ໃນ​ສາມ​ພື້ນ​ທີ່​ຂະ​ຫນາດ​ການ​ຕັ້ງ​ຄ່າ​:
. ຫນຶ່ງອ່ານ / ຂຽນພື້ນທີ່ປອດໄພ . ຫນຶ່ງຂຽນທີ່ປອດໄພ / ອ່ານພື້ນທີ່ບໍ່ປອດໄພ . ຫນຶ່ງອ່ານ / ຂຽນພື້ນທີ່ບໍ່ປອດໄພ · ໂຕໂຕ້ຕອບ monotonic

3.30

ການໂຕ້ຕອບຂອງວົງຈອນປະສົມປະສານ (I2C1, I2C2, I2C3, I2C4, I2C5)
ອຸປະກອນຝັງອິນເຕີເຟດ I2C ຫ້າອັນ.
ການໂຕ້ຕອບລົດເມ I2C ຈັດການການສື່ສານລະຫວ່າງ STM32MP133C/F ແລະລົດເມ I2C serial. ມັນຄວບຄຸມການຈັດລໍາດັບສະເພາະລົດເມ I2C ທັງໝົດ, ພິທີການ, ການຊີ້ຂາດ ແລະກຳນົດເວລາ.

DS13875 Rev 5

41/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

ອຸປະກອນເສີມ I2C ຮອງຮັບ: · I2C-bus specification ແລະຄູ່ມືຜູ້ໃຊ້ rev. 5 ຄວາມເຂົ້າກັນໄດ້:
ໂໝດ Slave ແລະ Master, ຄວາມສາມາດຂອງ multimaster Standard-mode (Sm), ມີອັດຕາບິດເຖິງ 100 kbit/s Fast-mode (Fm), ມີ bitrate ສູງສຸດ 400 kbit/s Fast-mode Plus (Fm+), ມີ bitrate ເຖິງ 1 Mbit/s ແລະ 20 mA output drive I/Os 7-bit, multiple slave mode ແລະ 10-bit. ທີ່ຢູ່ ການຕັ້ງຄ່າ ແລະເວລາຖືຂອງໂປຣແກຣມທີ່ຕັ້ງໄດ້ ການຍືດໂມງເປັນທາງເລືອກ · System management bus (SMBus) specification rev 7 compatibility: Hardware PEC (packet checking error checking) ການຜະລິດແລະການຢືນຢັນດ້ວຍ ACK
control Address resolution protocol (ARP) ຮອງຮັບ SMBus alert · Power system management protocol (PMBusTM) specification rev 1.1 compatibility · Independent clock: a choice of independent clock sources ຊ່ວຍໃຫ້ຄວາມໄວການສື່ສານ I2C ເປັນເອກະລາດຈາກ PCLK reprogramming · Wakeup from Stop mode on address match · programmable analog and digital noisebyte filters b byte · 1.
I2C3, I2C4 ແລະ I2C5 ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.31

ເຄື່ອງສົ່ງສັນຍານຕົວຮັບແບບອະຊິງໂຄຣນອສແບບຊິ້ງໂຄ້ງ (USART1, USAART2, USAART3, USAART6 ແລະ UART4, UART5, UART7, UART8)
ອຸປະກອນດັ່ງກ່າວມີສີ່ຕົວສົ່ງສັນຍານເຄື່ອງຮັບ synchronous ສາກົນທີ່ຝັງຢູ່ (USART1, USART2, USAART3 ແລະ USAART6) ແລະສີ່ເຄື່ອງຮັບສັນຍານແບບອະຊິງໂຄຣນັສສາກົນ (UART4, UART5, UART7 ແລະ UART8). ອ້າງອີງໃສ່ຕາຕະລາງຂ້າງລຸ່ມນີ້ເພື່ອສະຫຼຸບສັງລວມຂອງຄຸນສົມບັດຂອງ USARTx ແລະ UARTx.
ການໂຕ້ຕອບເຫຼົ່ານີ້ສະຫນອງການສື່ສານ asynchronous, ສະຫນັບສະຫນູນ IrDA SIR ENDEC, ຮູບແບບການສື່ສານ multiprocessor, ຮູບແບບການສື່ສານເຄິ່ງສອງສາຍດຽວແລະມີຄວາມສາມາດ LIN master / slave. ພວກເຂົາເຈົ້າສະຫນອງການຄຸ້ມຄອງຮາດແວຂອງສັນຍານ CTS ແລະ RTS, ແລະ RS485 Driver Enable. ເຂົາເຈົ້າສາມາດສື່ສານດ້ວຍຄວາມໄວສູງເຖິງ 13 Mbit/s.
USART1, USART2, USART3 ແລະ USAART6 ຍັງໃຫ້ໂໝດ Smartcard (ປະຕິບັດຕາມ ISO 7816) ແລະຄວາມສາມາດໃນການສື່ສານຄືກັບ SPI.
USART ທັງໝົດມີໂດເມນໂມງເປັນເອກະລາດຈາກໂມງ CPU, ອະນຸຍາດໃຫ້ USARTx ປຸກ STM32MP133C/F ຈາກໂໝດ Stop ໂດຍໃຊ້ baudrates ເຖິງ 200 Kbaud. ເຫດການປຸກຈາກໂໝດຢຸດແມ່ນສາມາດຕັ້ງໂປຣແກຣມໄດ້ ແລະສາມາດເປັນ:
·ເລີ່ມການຊອກຄົ້ນຫາ bit
·ກອບຂໍ້ມູນທີ່ໄດ້ຮັບ
· ກອບຂໍ້ມູນໂຄງການສະເພາະ

42/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

ການໂຕ້ຕອບ USART ທັງໝົດສາມາດຮັບໃຊ້ໄດ້ໂດຍຕົວຄວບຄຸມ DMA.

ຕາຕະລາງ 5. ຄຸນສົມບັດ USART/UART

ໂຫມດ / ຄຸນສົມບັດ USART (1)

USART1/2/3/6

UART4/5/7/8

ການຄວບຄຸມການໄຫຼຂອງຮາດແວສໍາລັບໂມເດັມ

X

X

ການສື່ສານຢ່າງຕໍ່ເນື່ອງໂດຍໃຊ້ DMA

X

X

Multiprocessor ການສື່ສານ

X

X

ໂໝດ SPI synchronous (ແມ່ບົດ/ຂ້າໃຊ້)

X

–

ໂໝດ Smartcard

X

–

ການສື່ສານແບບເຄິ່ງຄູ່ສາຍດຽວ IrDA SIR ENDEC block

X

X

X

X

ໂໝດ LIN

X

X

ໂດເມນໂມງຄູ່ ແລະການປຸກຈາກໂໝດພະລັງງານຕໍ່າ

X

X

ໝົດເວລາຜູ້ຮັບຂັດຂວາງການສື່ສານ Modbus

X

X

X

X

ການ​ກວດ​ສອບ​ອັດ​ຕາ​ການ baud ອັດ​ຕະ​ໂນ​ມັດ​

X

X

Driver ເປີດ

X

X

ຄວາມຍາວຂໍ້ມູນ USART

7, 8 ແລະ 9 bits

1. X = ສະຫນັບສະຫນູນ.

USART1 ແລະ USART2 ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ເປັນທີ່ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.32

ອິນເຕີເຟດຕໍ່ຂ້າງແບບ Serial (SPI1, SPI2, SPI3, SPI4, SPI5) ການໂຕ້ຕອບສຽງແບບປະສົມປະສານ (I2S1, I2S2, I2S3, I2S4)
ອຸປະກອນມີເຖິງຫ້າ SPIs (SPI2S1, SPI2S2, SPI2S3, SPI2S4, ແລະ SPI5) ທີ່ອະນຸຍາດໃຫ້ການສື່ສານໄດ້ເຖິງ 50 Mbit/s ໃນໂໝດແມ່ແບບ ແລະ slave, ໃນ half-duplex, fullduplex ແລະ simplex modes. prescaler 3-bit ໃຫ້ແປດຄວາມຖີ່ຂອງ master mode ແລະກອບແມ່ນ configurable ຈາກ 4 ຫາ 16 bits. ການໂຕ້ຕອບ SPI ທັງຫມົດສະຫນັບສະຫນູນໂຫມດ NSS pulse, ໂຫມດ TI, ຮາດແວ CRC ການຄິດໄລ່ແລະການຄູນຂອງ 8-bit embedded Rx ແລະ Tx FIFOs ທີ່ມີຄວາມສາມາດ DMA.
I2S1, I2S2, I2S3, ແລະ I2S4 ຖືກຄູນດ້ວຍ SPI1, SPI2, SPI3 ແລະ SPI4. ພວກເຂົາສາມາດດໍາເນີນການໃນຮູບແບບຕົ້ນສະບັບຫຼືສໍາລອງ, ໃນໂຫມດການສື່ສານເຕັມ duplex ແລະເຄິ່ງ duplex, ແລະສາມາດໄດ້ຮັບການຕັ້ງຄ່າໃຫ້ດໍາເນີນການກັບຄວາມລະອຽດ 16- ຫຼື 32-bit ເປັນຊ່ອງປ້ອນຂໍ້ມູນຫຼືຜົນຜະລິດ. ສຽງ sampຄວາມຖີ່ຂອງ ling ຈາກ 8 kHz ເຖິງ 192 kHz ແມ່ນສະຫນັບສະຫນູນ. ອິນເຕີເຟດ I2S ທັງໝົດຮອງຮັບການຄູນຂອງ 8-bit embedded Rx ແລະ Tx FIFOs ດ້ວຍຄວາມສາມາດ DMA.
SPI4 ແລະ SPI5 ສາມາດຖືກກໍານົດ (ໃນ ETZPC) ສາມາດເຂົ້າເຖິງໄດ້ໂດຍຊອບແວທີ່ປອດໄພເທົ່ານັ້ນ.

3.33

ການໂຕ້ຕອບສຽງ Serial (SAI1, SAI2)
ອຸປະກອນຝັງສອງ SAIs ທີ່ອະນຸຍາດໃຫ້ອອກແບບຂອງຫຼາຍ stereo ຫຼື mono audio protocols

DS13875 Rev 5

43/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

ເຊັ່ນ: I2S, LSB ຫຼື MSB-justified, PCM/DSP, TDM ຫຼື AC'97. ຜົນຜະລິດ SPDIF ສາມາດໃຊ້ໄດ້ເມື່ອບລັອກສຽງຖືກກຳນົດຄ່າເປັນເຄື່ອງສົ່ງສັນຍານ. ເພື່ອນໍາເອົາລະດັບຄວາມຍືດຫຍຸ່ນແລະການຕັ້ງຄ່າຄືນໃຫມ່ນີ້, SAI ແຕ່ລະປະກອບດ້ວຍສອງບລັອກຍ່ອຍທີ່ເປັນເອກະລາດ. ແຕ່ລະທ່ອນໄມ້ມີເຄື່ອງກຳເນີດໂມງຂອງຕົນເອງ ແລະຕົວຄວບຄຸມສາຍ I/O. ສຽງ sampຄວາມຖີ່ຂອງ ling ສູງເຖິງ 192 kHz ແມ່ນສະຫນັບສະຫນູນ. ນອກຈາກນັ້ນ, ສາມາດຮອງຮັບໄດ້ເຖິງແປດໄມໂຄຣໂຟນຍ້ອນອິນເຕີເຟດ PDM ທີ່ຝັງໄວ້. SAI ສາມາດເຮັດວຽກໃນການຕັ້ງຄ່າແມ່ບົດຫຼືສໍາລອງ. ບລັອກຍ່ອຍຂອງສຽງສາມາດເປັນຕົວຮັບ ຫຼືເຄື່ອງສົ່ງ ແລະສາມາດເຮັດວຽກແບບ synchronously ຫຼື asynchronously (ກ່ຽວກັບອັນອື່ນ). SAI ສາມາດເຊື່ອມຕໍ່ກັບ SAIs ອື່ນໆເພື່ອເຮັດວຽກ synchronously.

3.34

ສ່ວນຕິດຕໍ່ຜູ້ຮັບ SPDIF (SPDIFRX)
SPDIFRX ຖືກອອກແບບມາເພື່ອຮັບການໄຫຼເຂົ້າ S/PDIF ທີ່ສອດຄ່ອງກັບ IEC-60958 ແລະ IEC-61937. ມາດຕະຖານເຫຼົ່ານີ້ສະຫນັບສະຫນູນການຖ່າຍທອດສະເຕີລິໂອແບບງ່າຍດາຍເຖິງ s ສູງample rate, ແລະ compressed multi-channel surround sound, ເຊັ່ນ: ທີ່ກໍານົດໂດຍ Dolby ຫຼື DTS (ສູງສຸດ 5.1).
ຄຸນສົມບັດຫຼັກຂອງ SPDIFRX ມີດັ່ງນີ້: · ຮອງຮັບການປ້ອນຂໍ້ມູນໄດ້ເຖິງສີ່ອັນ · ການກວດຈັບອັດຕາສັນຍາລັກອັດຕະໂນມັດ · ອັດຕາສັນຍານສູງສຸດ: 12.288 MHz · ສະເຕຣິໂອສະຕຣີມຈາກ 32 ຫາ 192 kHz ຮອງຮັບ · ຮອງຮັບສຽງ IEC-60958 ແລະ IEC-61937, ແອັບພລິເຄຊັນຂອງຜູ້ບໍລິໂພກ · Parity bit management · ການສື່ສານໂດຍໃຊ້ DMAamples ·ການສື່ສານໂດຍໃຊ້ DMA ສໍາລັບການຄວບຄຸມແລະຂໍ້ມູນຊ່ອງທາງຜູ້ໃຊ້ · ຂັດຂວາງຄວາມສາມາດ
ເຄື່ອງຮັບ SPDIFRX ສະໜອງຄຸນສົມບັດທີ່ຈໍາເປັນທັງໝົດເພື່ອກວດຫາອັດຕາສັນຍາລັກ, ແລະຖອດລະຫັດກະແສຂໍ້ມູນຂາເຂົ້າ. ຜູ້ໃຊ້ສາມາດເລືອກການປ້ອນຂໍ້ມູນ SPDIF ທີ່ຕ້ອງການ, ແລະເມື່ອສັນຍານທີ່ຖືກຕ້ອງສາມາດໃຊ້ໄດ້, SPDIFRX ກັບຄືນມາ.amples ສັນຍານທີ່ເຂົ້າມາ, ຖອດລະຫັດສາຍນ້ໍາ Manchester, ແລະຮັບຮູ້ກອບ, ກອບຍ່ອຍແລະອົງປະກອບຂອງຕັນ. SPDIFRX ສົ່ງໃຫ້ CPU ຖອດລະຫັດຂໍ້ມູນ, ແລະທຸງສະຖານະທີ່ກ່ຽວຂ້ອງ.
SPDIFRX ຍັງໃຫ້ສັນຍານທີ່ມີຊື່ວ່າ spdif_frame_sync, ທີ່ສະຫຼັບຢູ່ທີ່ອັດຕາເຟຣມຍ່ອຍ S/PDIF ທີ່ຖືກນໍາໃຊ້ເພື່ອຄິດໄລ່ຄ່າທີ່ແນ່ນອນ.ample ອັດຕາສໍາລັບ clock drift algorithms.

3.35

ການ​ເຂົ້າ​ສູ່​ລະ​ບົບ​ດິ​ຈິ​ຕອນ / ຜົນ​ຜະ​ລິດ​ທີ່​ປອດ​ໄພ​ການ​ໂຕ້​ຕອບ MultiMediaCard (SDMMC1​, SDMMC2​)
ການໂຕ້ຕອບ MultiMediaCard ສອງອັນທີ່ປອດໄພ (SDMMC) ສະຫນອງການໂຕ້ຕອບລະຫວ່າງ AHB bus ແລະ SD ກາດຫນ່ວຍຄວາມຈໍາ, ບັດ SDIO ແລະອຸປະກອນ MMC.
ຄຸນສົມບັດຂອງ SDMMC ລວມມີດັ່ງນີ້: · ການປະຕິບັດຕາມຂໍ້ມູນຈໍາເພາະລະບົບ MultiMediaCard ຝັງຕົວ Version 5.1
ຮອງຮັບບັດສຳລັບສາມໂຫມດ databus ທີ່ແຕກຕ່າງກັນ: 1-bit (ຄ່າເລີ່ມຕົ້ນ), 4-bit ແລະ 8-bit

44/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

(ຄວາມ​ໄວ HS200 SDMMC_CK ຖືກ​ຈໍາ​ກັດ​ຄວາມ​ໄວ I/O ສູງ​ສຸດ​ທີ່​ອະ​ນຸ​ຍາດ​ໃຫ້​) (HS400 ບໍ່​ໄດ້​ສະ​ຫນັບ​ສະ​ຫນູນ​)
·​ຄວາມ​ເຂົ້າ​ກັນ​ໄດ້​ຢ່າງ​ເຕັມ​ທີ່​ກັບ​ສະ​ບັບ​ຜ່ານ​ມາ​ຂອງ MultiMediaCards (ເຂົ້າ​ກັນ​ໄດ້​ກັບ​ຄືນ​ໄປ​ບ່ອນ​)
· ການປະຕິບັດຕາມຂໍ້ມູນຈໍາເພາະຂອງກາດຫນ່ວຍຄວາມຈໍາ SD ສະບັບ 4.1 (SDR104 SDMMC_CK ຄວາມໄວຈໍາກັດສູງສຸດທີ່ອະນຸຍາດໃຫ້ I/O ຄວາມໄວ, ໂຫມດ SPI ແລະໂຫມດ UHS-II ບໍ່ຮອງຮັບ)
· ການປະຕິບັດຕາມແບບຈໍາລອງບັດ SDIO ສະບັບ 4.0 ຮອງຮັບບັດສໍາລັບສອງໂຫມດ databus ທີ່ແຕກຕ່າງກັນ: 1-bit (ຄ່າເລີ່ມຕົ້ນ) ແລະ 4-bit (ຄວາມໄວ SDR104 SDMMC_CK ຈໍາກັດເຖິງຄວາມໄວສູງສຸດທີ່ອະນຸຍາດໃຫ້ I/O, ໂຫມດ SPI ແລະໂຫມດ UHS-II ບໍ່ຮອງຮັບ)
· ການ​ຖ່າຍ​ໂອນ​ຂໍ້​ມູນ​ສູງ​ເຖິງ 208 Mbyte/s ສໍາ​ລັບ​ຮູບ​ແບບ 8-bit (ຂຶ້ນ​ກັບ​ຄວາມ​ໄວ I/O ສູງ​ສຸດ​ອະ​ນຸ​ຍາດ​ໃຫ້​)
· ຂໍ້​ມູນ​ແລະ​ຜົນ​ຜະ​ລິດ​ຄໍາ​ສັ່ງ​ເຮັດ​ໃຫ້​ສັນ​ຍານ​ທີ່​ຈະ​ຄວບ​ຄຸມ​ຄົນ​ຂັບ bidirectional ພາຍ​ນອກ​
·ຕົວຄວບຄຸມ DMA ທີ່ອຸທິດຕົນທີ່ຝັງຢູ່ໃນອິນເຕີເຟດໂຮດ SDMMC, ໃຫ້ການໂອນຄວາມໄວສູງລະຫວ່າງອິນເຕີເຟດແລະ SRAM.
· ສະຫນັບສະຫນູນລາຍຊື່ທີ່ເຊື່ອມໂຍງ IDMA
·ການສະຫນອງພະລັງງານທີ່ອຸທິດຕົນ, VDDSD1 ແລະ VDDSD2 ສໍາລັບ SDMMC1 ແລະ SDMMC2 ຕາມລໍາດັບ, ເອົາຄວາມຕ້ອງການສໍາລັບການແຊກລະດັບການປ່ຽນແປງໃນການໂຕ້ຕອບບັດ SD ໃນໂຫມດ UHS-I
ມີພຽງແຕ່ບາງ GPIOs ສໍາລັບ SDMMC1 ແລະ SDMMC2 ທີ່ມີຢູ່ໃນຈຸດສະຫນອງ VDDSD1 ຫຼື VDDSD2 ສະເພາະ. ເຫຼົ່ານີ້ແມ່ນສ່ວນຫນຶ່ງຂອງ GPIOs ເລີ່ມຕົ້ນເລີ່ມຕົ້ນສໍາລັບ SDMMC1 ແລະ SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). ພວກເຂົາສາມາດຖືກລະບຸໄວ້ໃນຕາຕະລາງການທໍາງານສະລັບກັນໂດຍສັນຍານທີ່ມີ "_VSD1" ຫຼື "_VSD2".
ແຕ່ລະ SDMMC ແມ່ນບວກໃສ່ກັບຕັນການຊັກຊ້າ (DLYBSD) ອະນຸຍາດໃຫ້ສະຫນັບສະຫນູນຄວາມຖີ່ຂໍ້ມູນພາຍນອກຂ້າງເທິງ 100 MHz.
ທັງສອງອິນເຕີເຟດ SDMMC ມີພອດການຕັ້ງຄ່າທີ່ປອດໄພ.

3.36

ເຄືອຂ່າຍພື້ນທີ່ຄວບຄຸມ (FDCAN1, FDCAN2)
ລະບົບຍ່ອຍຂອງເຄືອຂ່າຍພື້ນທີ່ຄວບຄຸມ (CAN) ປະກອບດ້ວຍສອງໂມດູນ CAN, ຫນ່ວຍຄວາມຈໍາ RAM ຂໍ້ຄວາມທີ່ໃຊ້ຮ່ວມກັນແລະຫນ່ວຍງານການປັບໂມງ.
ທັງສອງໂມດູນ CAN (FDCAN1 ແລະ FDCAN2) ແມ່ນສອດຄ່ອງກັບ ISO 11898-1 (CAN protocol specification version 2.0 part A, B) ແລະ CAN FD protocol specification version 1.0.
ຫນ່ວຍຄວາມຈໍາ RAM 10 Kbyte ປະຕິບັດຕົວກອງ, ຮັບ FIFOs, ຮັບ buffers, ສົ່ງເຫດການ FIFOs ແລະສົ່ງ buffers (ບວກກັບ triggers ສໍາລັບ TTCAN). RAM ຂໍ້ຄວາມນີ້ຖືກແບ່ງປັນລະຫວ່າງສອງໂມດູນ FDCAN1 ແລະ FDCAN2.
ໜ່ວຍວັດແທກໂມງທົ່ວໄປແມ່ນເປັນທາງເລືອກ. ມັນສາມາດຖືກນໍາໃຊ້ເພື່ອສ້າງໂມງການປັບທຽບສໍາລັບທັງ FDCAN1 ແລະ FDCAN2 ຈາກ HSI ພາຍໃນ RC oscillator ແລະ PLL, ໂດຍການປະເມີນຂໍ້ຄວາມ CAN ທີ່ໄດ້ຮັບໂດຍ FDCAN1.

DS13875 Rev 5

45/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.37

Universal serial bus host ຄວາມໄວສູງ (USBH)
ອຸ​ປະ​ກອນ​ຝັງ​ອຸ​ປະ​ກອນ USB ຄວາມ​ໄວ​ສູງ​ຫນຶ່ງ (ສູງ​ສຸດ 480 Mbit/s​) ມີ​ສອງ​ພອດ​ຕົວ​ຈິງ​. USBH ຮອງຮັບທັງຄວາມໄວຕໍ່າ, ເຕັມຄວາມໄວ (OHCI) ເຊັ່ນດຽວກັນກັບການດໍາເນີນການຄວາມໄວສູງ (EHCI) ເປັນເອກະລາດໃນແຕ່ລະພອດ. ມັນປະສົມປະສານສອງຕົວຮັບສັນຍານທີ່ສາມາດໃຊ້ສໍາລັບຄວາມໄວຕ່ໍາ (1.2 Mbit / s), ຄວາມໄວເຕັມ (12 Mbit / s) ຫຼືການດໍາເນີນງານຄວາມໄວສູງ (480 Mbit / s). ເຄື່ອງຮັບສັນຍານຄວາມໄວສູງທີສອງແມ່ນແບ່ງປັນກັບ OTG ຄວາມໄວສູງ.
USBH ແມ່ນປະຕິບັດຕາມຂໍ້ກໍາຫນົດ USB 2.0. ຕົວຄວບຄຸມ USBH ຕ້ອງການໂມງສະເພາະທີ່ສ້າງຂຶ້ນໂດຍ PLL ພາຍໃນ USB ຄວາມໄວສູງ PHY.

3.38

USB ຄວາມໄວສູງໃນເວລາເດີນທາງ (OTG)
ອຸປະກອນຝັງ USB OTG ຄວາມໄວສູງ (ສູງສຸດ 480 Mbit/s) ອຸປະກອນ/ໂຮສ/OTG ຕໍ່ພອຍ. OTG ສະຫນັບສະຫນູນທັງການດໍາເນີນງານເຕັມໄວແລະຄວາມໄວສູງ. ເຄື່ອງຮັບສັນຍານສໍາລັບການເຮັດວຽກຄວາມໄວສູງ (480 Mbit/s) ຖືກແບ່ງປັນກັບພອດທີສອງຂອງ USB Host.
USB OTG HS ແມ່ນປະຕິບັດຕາມຂໍ້ກໍາຫນົດ USB 2.0 ແລະດ້ວຍຂໍ້ກໍາຫນົດ OTG 2.0. ມັນ​ມີ​ການ​ຕັ້ງ​ຄ່າ​ຈຸດ​ສຸດ​ທ້າຍ​ຊອບ​ແວ​ທີ່​ກໍາ​ນົດ​ໄວ້​ແລະ​ສະ​ຫນັບ​ສະ​ຫນູນ suspend / resume​. ຕົວຄວບຄຸມ USB OTG ຕ້ອງການໂມງ 48 MHz ສະເພາະທີ່ສ້າງຂຶ້ນໂດຍ PLL ພາຍໃນ RCC ຫຼືພາຍໃນ USB ຄວາມໄວສູງ PHY.
ຄຸນສົມບັດຫຼັກຂອງ USB OTG HS ແມ່ນມີຢູ່ລຸ່ມນີ້: · ຂະໜາດ Rx ແລະ Tx FIFO ຂອງ 4 Kbyte ທີ່ມີຂະໜາດ FIFO ແບບໄດນາມິກ · SRP (session request protocol) ແລະ HNP (host negotiation protocol) · Eight bidirectional endpoints · 16 host channels with periodic OUT support · Software configurable to USB.1.3 2.0s.2.0s. ຮອງຮັບ LPM (link power management) · ຮອງຮັບການສາກແບັດເຕີຣີສະເພາະ 1.2 ຮອງຮັບ · ຮອງຮັບ HS OTG PHY · Internal USB DMA · HNP/SNP/IP ພາຍໃນ (ບໍ່ຈຳເປັນຕ້ອງມີຕົວຕ້ານທານພາຍນອກໃດໆ) · ສຳລັບໂໝດ OTG/Host, ຈຳເປັນຕ້ອງມີສະວິດໄຟໃນກໍລະນີທີ່ອຸປະກອນທີ່ໃຊ້ລົດເມ.
ເຊື່ອມຕໍ່.
ພອດການຕັ້ງຄ່າ USB OTG ສາມາດຮັບປະກັນໄດ້.

46/219

DS13875 Rev 5

STM32MP133C/F

ການທໍາງານຫຼາຍກວ່າview

3.39

ການໂຕ້ຕອບ Gigabit Ethernet MAC (ETH1, ETH2)
ອຸປະກອນດັ່ງກ່າວໃຫ້ສອງຕົວຄວບຄຸມການເຂົ້າເຖິງມີເດຍ gigabit (GMAC) ທີ່ປະຕິບັດຕາມ IEEE-802.3-2002 ສໍາລັບການສື່ສານ Ethernet LAN ຜ່ານອິນເຕີເຟດເອກະລາດຂະໜາດກາງ (MII), ການໂຕ້ຕອບແບບເອກະລາດຂະໜາດກາງ (RMII) ຫຼື ການໂຕ້ຕອບແບບອິດສະລະຂະໜາດກາງ gigabit (RGMII).
ອຸ​ປະ​ກອນ​ຮຽກ​ຮ້ອງ​ໃຫ້​ມີ​ອຸ​ປະ​ກອນ​ການ​ໂຕ້​ຕອບ​ທາງ​ດ້ານ​ຮ່າງ​ກາຍ​ພາຍ​ນອກ (PHY​) ເພື່ອ​ເຊື່ອມ​ຕໍ່​ກັບ​ລົດ​ເມ LAN ດ້ານ​ຮ່າງ​ກາຍ (ຄູ່​ບິດ​, ເສັ້ນ​ໄຍ​, ແລະ​ອື່ນໆ​)​. PHY ເຊື່ອມຕໍ່ກັບຜອດອຸປະກອນໂດຍໃຊ້ 17 ສັນຍານສໍາລັບ MII, 7 ສັນຍານສໍາລັບ RMII, ຫຼື 13 ສັນຍານສໍາລັບ RGMII, ແລະສາມາດຖືກໂມງໂດຍໃຊ້ 25 MHz (MII, RMII, RGMII) ຫຼື 125 MHz (RGMII) ຈາກ STM32MP133C/F ຫຼືຈາກ PHY.
ອຸ​ປະ​ກອນ​ປະ​ກອບ​ມີ​ລັກ​ສະ​ນະ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​: · ໂຫມດ​ການ​ດໍາ​ເນີນ​ງານ​ແລະ​ການ​ໂຕ້​ຕອບ PHY​
ອັດຕາການໂອນຂໍ້ມູນ 10-, 100- ແລະ 1000-Mbit/s ຮອງຮັບການດຳເນີນການທັງເຕັມ duplex ແລະ half-duplex MII, RMII ແລະ RGMII PHY interfaces · ການຄວບຄຸມການປະມວນຜົນ ການກັ່ນຕອງ Packet ຫຼາຍຊັ້ນ: ການກັ່ນຕອງ MAC ໃນແຫຼ່ງ (SA) ແລະປາຍທາງ (DA)
ທີ່ຢູ່ກັບຕົວກອງທີ່ສົມບູນແບບແລະ hash, VLAN tag-based filtering with perfect and hash filter, Layer 3 filtering on IP source (SA) or destination (DA) address, Layer 4 filtering on source (SP) or destination (DP) port processing Double VLAN: insertion of up to two VLAN tags ໃນ​ເສັ້ນ​ທາງ​ສົ່ງ​, tag ການກັ່ນຕອງໃນເສັ້ນທາງຮັບ IEEE 1588-2008/PTPv2 ຮອງຮັບສະຖິຕິເຄືອຂ່າຍທີ່ມີເຄົາເຕີ RMON/MIB (RFC2819/RFC2665) · ການປະມວນຜົນຮາດແວ offload ການປ້ອນຂໍ້ມູນ Preamble and start-of-frame (SFD) Integrity checksum offload engine for IP header and TCPmit payion, transmission/PUDP: ການຄິດໄລ່ checksum ແລະການປຽບທຽບການຕອບໂຕ້ຄໍາຮ້ອງຂໍ ARP ອັດຕະໂນມັດກັບອຸປະກອນ MAC ທີ່ຢູ່ TCP segmentation: ການແບ່ງປັນອັດຕະໂນມັດຂອງການສົ່ງ TCP packet ຂະຫນາດໃຫຍ່ເຂົ້າໄປໃນແພັກເກັດຂະຫນາດນ້ອຍຫຼາຍອັນ · ໂຫມດພະລັງງານຕ່ໍາ Ethernet ປະສິດທິພາບພະລັງງານ (ມາດຕະຖານ IEEE 802.3az-2010) ຊຸດ wakeup ໄລຍະໄກແລະການກວດສອບ AMD Magic PacketTM
ທັງ ETH1 ແລະ ETH2 ສາມາດຖືກຕັ້ງໂຄງການໄວ້ເປັນຄວາມປອດໄພ. ເມື່ອປອດໄພ, ການເຮັດທຸລະກໍາຜ່ານອິນເຕີເຟດ AXI ແມ່ນປອດໄພ, ແລະການລົງທະບຽນການຕັ້ງຄ່າສາມາດຖືກດັດແກ້ໂດຍການເຂົ້າເຖິງທີ່ປອດໄພເທົ່ານັ້ນ.

DS13875 Rev 5

47/219
48

ການທໍາງານຫຼາຍກວ່າview

STM32MP133C/F

3.40

Debug ໂຄງລ່າງພື້ນຖານ
ອຸປະກອນດັ່ງກ່າວສະເໜີຄຸນສົມບັດການດີບັກ ແລະການຕິດຕາມຕໍ່ໄປນີ້ເພື່ອຮອງຮັບການພັດທະນາຊອບແວ ແລະການເຊື່ອມໂຍງລະບົບ: · ການແກ້ບັນຫາຈຸດບົກຜ່ອງ · ການຕິດຕາມການປະຕິບັດລະຫັດ · ເຄື່ອງມືຊອບແວ · JTAG ຜອດດີບັກ · ພອດດີບັກສາຍຕໍ່ · ກະຕຸ້ນການປ້ອນຂໍ້ມູນ ແລະຜົນຜະລິດ · ພອດຕິດຕາມ · Arm CoreSight ດີບັກ ແລະອົງປະກອບການຕິດຕາມ
ການດີບັກສາມາດຄວບຄຸມໄດ້ໂດຍຜ່ານ JTAG/serial-wire debug port ເຂົ້າ​ເຖິງ​, ການ​ນໍາ​ໃຊ້​ເຄື່ອງ​ມື​ດີ​ບັກ​ມາດ​ຕະ​ຖານ​ອຸດ​ສາ​ຫະ​ກໍາ​.
ພອດຕິດຕາມອະນຸຍາດໃຫ້ບັນທຶກຂໍ້ມູນເພື່ອບັນທຶກ ແລະວິເຄາະ.
ການເຂົ້າເຖິງດີບັກໄປຫາພື້ນທີ່ທີ່ປອດໄພແມ່ນເປີດໃຊ້ໂດຍສັນຍານການພິສູດຢືນຢັນໃນ BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

4

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

ຮູບ 5. STM32MP133C/F LFBGA289 ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ ຕັ້ງຄ່າໃໝ່

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
ອອກ

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

ຄຄຊ

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

ຮູບຂ້າງເທິງສະແດງໃຫ້ເຫັນເຖິງຊຸດເທິງ view.

DS13875 Rev 5

49/219
97

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

STM32MP133C/F

ຮູບ 6. STM32MP133C/F TFBGA289 ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ ຕັ້ງຄ່າໃໝ່

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

ຄຄຊ

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
ອອກ

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

ຮູບຂ້າງເທິງສະແດງໃຫ້ເຫັນເຖິງຊຸດເທິງ view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

ຮູບ 7. STM32MP133C/F TFBGA320 ballout
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19.

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

ຄອມພີວເຕີ PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD CPU

PE1

PD15

VDD CPU

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD CPU

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD CPU

VSS

VDD

VDD CPU

ຫຼັກ VDD

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

ຫຼັກ VDD

VSS

VDD

ຫຼັກ VDD

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ ຣີເຊັດ
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD CPU

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

VDD CPU
ຫຼັກ VDD
VSS
VDD

VSS

VSS

VSS

VSS

VSS

ຫຼັກ VDD

VSS

VSS

ຫຼັກ VDD

VSS

VSS

VSS

VSS

VSS

VDD

ຫຼັກ VDD

VSS

VDD

ຫຼັກ VDD

VDDQ_ DDR
VSS
VDDQ_ DDR
ຫຼັກ VDD

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

ຫຼັກ VDD

VSS

VDD

ຫຼັກ VDD

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ OUT

VSS_ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

ຫຼັກ VDD

VSS

VDD VDDQ_ ຫຼັກ DDR

VSS

PWR_ ເປີດ

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

CPU PG12_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

ຄຄຊ

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ເປີດ

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_PLL2

PA10

PI7

VSS

ຮູບຂ້າງເທິງສະແດງໃຫ້ເຫັນເຖິງຊຸດເທິງ view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

STM32MP133C/F

ຕາຕະລາງ 6. ຄວາມຫມາຍ/ຕົວຫຍໍ້ທີ່ໃຊ້ໃນຕາຕະລາງ pinout

ຊື່

ຕົວຫຍໍ້

ຄໍານິຍາມ

Pin name ປະເພດ Pin
ໂຄງສ້າງ I/O
Notes ຟັງຊັນທາງເລືອກ ຟັງຊັນເພີ່ມເຕີມ

ເວັ້ນເສຍແຕ່ໄດ້ລະບຸໄວ້ເປັນຢ່າງອື່ນ, ຟັງຊັນ PIN ໃນລະຫວ່າງ ແລະຫຼັງຈາກການຣີເຊັດແມ່ນຄືກັນກັບຊື່ PIN ຕົວຈິງ

S

ເຂັມຂັດ

I

ປ້ອນ​ພຽງ​ແຕ່ pin

O

ຂາອອກເທົ່ານັ້ນ

I/O

ຂາເຂົ້າ/ຂາອອກ

A

ອະນາລັອກ ຫຼື PIN ລະດັບພິເສດ

FT(U/D/PD) 5 V ທົນທານຕໍ່ I/O (ດ້ວຍການດຶງຂຶ້ນ / ດຶງລົງຄົງທີ່ / ດຶງລົງໂຄງການ)

DDR

1.5 V, 1.35 V ຫຼື 1.2 VI/O ສໍາລັບການໂຕ້ຕອບ DDR3, DDR3L, LPDDR2/LPDDR3

A

ສັນຍານອະນາລັອກ

RST

ຣີເຊັດ PIN ດ້ວຍຕົວຕ້ານທານການດຶງຂຶ້ນອ່ອນໆ

_f(1) _a(2) _u(3) _h(4)

ທາງເລືອກສໍາລັບ FT I/Os I2C FM+ ທາງເລືອກທາງເລືອກ Analog (ສະຫນອງໂດຍ VDDA ສໍາລັບພາກສ່ວນອະນາລັອກຂອງ I/O) ທາງເລືອກ USB (ສະຫນອງໃຫ້ໂດຍ VDD3V3_USBxx ສໍາລັບສ່ວນ USB ຂອງ I/O) ຜົນຜະລິດຄວາມໄວສູງສໍາລັບການພິມ 1.8V. VDD (ສໍາລັບ SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

ທາງເລືອກທີ່ມີຄວາມໄວສູງຫຼາຍສໍາລັບປະເພດ 1.8V. VDD (ສໍາລັບ ETH, SPI, SDMMC, QUADSPI, TRACE)

ເວັ້ນເສຍແຕ່ຈະລະບຸໄວ້ເປັນຢ່າງອື່ນໂດຍບັນທຶກ, I/Os ທັງໝົດຈະຖືກຕັ້ງເປັນວັດສະດຸປ້ອນທີ່ເລື່ອນໄດ້ໃນລະຫວ່າງ ແລະຫຼັງຈາກຣີເຊັດ

ຟັງຊັນທີ່ເລືອກຜ່ານການລົງທະບຽນ GPIOx_AFR

ຟັງຊັນທີ່ເລືອກໂດຍກົງ / ເປີດໃຊ້ໂດຍຜ່ານທະບຽນອຸປະກອນຂ້າງຄຽງ

1. ໂຄງສ້າງ I/O ທີ່ກ່ຽວຂ້ອງໃນຕາຕະລາງ 7 ແມ່ນ: FT_f, FT_fh, FT_fvh 2. ໂຄງສ້າງ I/O ທີ່ກ່ຽວຂ້ອງໃນຕາຕະລາງ 7 ແມ່ນ: FT_a, FT_ha, FT_vha 3. ໂຄງສ້າງ I/O ທີ່ກ່ຽວຂ້ອງໃນຕາຕະລາງ 7 ແມ່ນ: FT_u 4. ໂຄງສ້າງ I/O ທີ່ກ່ຽວຂ້ອງແມ່ນ: FT_fh7, ໃນຕາຕະລາງ. FT_fvh, FT_vh, FT_ha, FT_vha 5. ໂຄງສ້າງ I/O ທີ່ກ່ຽວຂ້ອງໃນຕາຕະລາງ 7 ແມ່ນ: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_ຊມ

VSS VDD

S

–

S

–

PE11

I/O FT_vh

PF5

I/O FT_ຊມ

PD3

I/O FT_f

PE14

I/O FT_ຊມ

VDDCPU

S

–

PD0

I/O FT

PH12

I/O FT_fh

PB6

I/O FT_ຊມ

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(boot)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(boot)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(boot)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(boot)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

STM32MP133C/F

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_ຊມ

S

–

I/O FT_ຊມ

S

–

I/O FT_ຊມ

I/O FT_f

I/O FT_ຊມ

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(boot)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(boot)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(boot),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(boot)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(boot)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(boot)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_ຊມ

VDDCPU PG5

S

–

I/O FT_ຊມ

PG15

I/O FT_ຊມ

PG10

I/O FT_ຊມ

VSS

S

–

PF10

I/O FT_ຊມ

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

S

–

S

–

PF9

I/O FT_ຊມ

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(boot),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(boot)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(boot),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(boot),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

STM32MP133C/F

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_ຊມ

S

–

I/O FT_ຊມ

S

–

I/O FT_fh

I/O FT_fh

I/O FT_ຊມ

S

–

S

–

I/O FT

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(boot),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ OUT1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_ຊມ

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

STM32MP133C/F

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(boot),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Pinout, ລາຍລະອຽດ PIN ແລະຟັງຊັນສະຫຼັບ

STM32MP133C/F

ເລກ PIN

ຕາຕະລາງ 7. ນິຍາມລູກ STM32MP133C/F (ຕໍ່)

ຫນ້າທີ່ບານ

ປັກໝຸດຊື່ (ຟັງຊັນຫຼັງ
ຣີເຊັດ)

ຟັງຊັນສະຫຼັບ

ຫນ້າທີ່ເພີ່ມເຕີມ

LFBGA289 TFBGA289 TFBGA320
ໂຄງສ້າງ PIN ປະເພດ I/O
ບັນທຶກ

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

I/O FT_a

I/O FT_a I/O FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

ເອກະສານ / ຊັບພະຍາກອນ

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU [pdf] ຄູ່ມືຜູ້ໃຊ້ STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້