Manuale utente del processore MPU STMicroelectronics STM32MP133C F a 32 bit Arm Cortex-A7 da 1 GHz

Contenuto nascondere

1 STMicroelectronics STM32MP133C F Processore Arm Cortex-A32 da 7 GHz a 1 bit

2 Specifiche

3 Sottosistema Arm Cortex-A7

4 Ricordi

5 Controllore DDR

6 Domande frequenti

7 Documenti / Risorse

7.1 Riferimenti

8 Post correlati

STMicroelectronics STM32MP133C F Processore Arm Cortex-A32 da 7 GHz a 1 bit

Specifiche

Core: Arm Cortex-A7
Memorie: SDRAM esterna, SRAM incorporata

Bus dati: interfaccia parallela a 16 bit
Sicurezza/Protezione: Ripristino e gestione dell'alimentazione, LPLV-Stop2, Standby

Confezione: LFBGA, TFBGA con passo minimo 0.5 mm
Gestione dell'orologio

Input/output per uso generale
Matrice di interconnessione

4 controller DMA
Periferiche di comunicazione: fino a 29

Periferiche analogiche: 6
Timer: fino a 24, Watchdog: 2

Accelerazione hardware
Modalità di debug

Fusibili: 3072 bit inclusi ID univoco e HUK per chiavi AES 256
Conforme a ECOPACK2

Sottosistema Arm Cortex-A7

Il sottosistema Arm Cortex-A7 dell'STM32MP133C/F fornisce…

Ricordi

Il dispositivo include SDRAM esterna e SRAM incorporata per l'archiviazione dei dati...

Controllore DDR

Il controller DDR3/DDR3L/LPDDR2/LPDDR3 gestisce l'accesso alla memoria…

Gestione dell'alimentazione elettrica
Lo schema di alimentazione e il supervisore garantiscono un'erogazione di energia stabile...

Gestione dell'orologio
L'RCC gestisce la distribuzione e le configurazioni degli orologi…

Input/Output per uso generale (GPIO)
I GPIO forniscono funzionalità di interfaccia per dispositivi esterni…

Controller di protezione TrustZone
L'ETZPC migliora la sicurezza del sistema gestendo i diritti di accesso…

Matrice di interconnessione bus
La matrice facilita il trasferimento dei dati tra diversi moduli…

Domande frequenti

D: Qual è il numero massimo di periferiche di comunicazione supportate?
A: STM32MP133C/F supporta fino a 29 periferiche di comunicazione.

D: Quante periferiche analogiche sono disponibili?
A: Il dispositivo offre 6 periferiche analogiche per varie funzioni analogiche.

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STM32MP133C STM32MP133F

Arm® Cortex®-A7 fino a 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timer, audio, crittografia e sicurezza avanzata
Scheda tecnica – dati di produzione

Caratteristiche
Include la tecnologia brevettata ST all'avanguardia
Nucleo
· Arm® Cortex®-A32 L7 a 1 bit, 32 Kbyte I / 32 Kbyte D, cache di livello 128 unificata da 2 Kbyte, Arm® NEONTM e Arm® TrustZone®

Ricordi
· Memoria DDR esterna fino a 1 Gbyte fino a LPDDR2/LPDDR3-1066 16 bit fino a DDR3/DDR3L-1066 16 bit
· 168 Kbyte di SRAM interna: 128 Kbyte di AXI SYSRAM + 32 Kbyte di SRAM AHB e 8 Kbyte di SRAM nel dominio di backup
· Interfaccia di memoria Quad-SPI doppia · Controller di memoria esterno flessibile con fino a
Bus dati a 16 bit: interfaccia parallela per collegare circuiti integrati esterni e memorie SLC NAND con ECC fino a 8 bit
Sicurezza/protezione
· Avvio sicuro, periferiche TrustZone®, 12 xtamppin er inclusi 5 x t attiviamploro
· Temperatura, volumetage, frequenza e monitoraggio a 32 kHz
Ripristino e gestione dell'alimentazione
· Alimentazione da 1.71 V a 3.6 VI/O (I/O tolleranti a 5 V) · POR, PDR, PVD e BOR · LDO su chip (USB 1.8 V, 1.1 V) · Regolatore di backup (~0.9 V) · Sensori di temperatura interna · Modalità a basso consumo: Sleep, Stop, LPLV-Stop,
LPLV-Stop2 e Standby

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Passo 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
passo minimo 0.5 mm

· Mantenimento DDR in modalità Standby · Controlli per il chip PMIC companion

Gestione dell'orologio
· Oscillatori interni: oscillatore HSI da 64 MHz, oscillatore CSI da 4 MHz, oscillatore LSI da 32 kHz
· Oscillatori esterni: oscillatore HSE 8-48 MHz, oscillatore LSE 32.768 kHz
· 4 × PLL con modalità frazionaria

Ingressi/uscite per uso generico
· Fino a 135 porte I/O sicure con capacità di interruzione
· Fino a 6 riattivazioni

Matrice di interconnessione
· 2 matrici di bus Interconnessione Arm® AMBA® AXI a 64 bit, fino a 266 MHz Interconnessione Arm® AMBA® AHB a 32 bit, fino a 209 MHz

4 controller DMA per scaricare la CPU
· 56 canali fisici in totale
· 1 x controller di accesso diretto alla memoria master (MDMA) ad alta velocità e per uso generale
· 3 DMA a doppia porta con FIFO e funzionalità di router di richiesta per una gestione ottimale delle periferiche

Settembre 2024
Queste sono informazioni su un prodotto in piena produzione.

DS13875 Rev. 5

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www.st.com

STM32MP133C/F

Fino a 29 periferiche di comunicazione
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interfaccia ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, di cui 4 con full-duplex
Precisione della classe audio I2S tramite PLL audio interno o clock esterno (+2 QUADSPI + 4 con USART) · 2 × SAI (audio stereo: I2S, PDM, SPDIF Tx) · SPDIF Rx con 4 ingressi · 2 × SDMMC fino a 8 bit (SD/e·MMCTM/SDIO) · 2 × controller CAN che supportano il protocollo CAN FD · 2 × host USB 2.0 ad alta velocità o 1 × host USB 2.0 ad alta velocità

+ 1 × USB 2.0 OTG ad alta velocità contemporaneamente · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 periferiche analogiche
· 2 × ADC con risoluzione massima a 12 bit fino a 5 Msps
· 1 sensore di temperatura · 1 filtro digitale per modulatore sigma-delta
(DFSDM) con 4 canali e 2 filtri · Riferimento ADC interno o esterno VREF+
Fino a 24 timer e 2 watchdog
· 2 timer a 32 bit con un massimo di 4 ingressi IC/OC/PWM o contatori di impulsi e encoder in quadratura (incrementale)
· 2 × timer avanzati a 16 bit · 10 × timer generici a 16 bit (inclusi
2 timer di base senza PWM) · 5 timer a basso consumo da 16 bit · RTC sicuro con precisione inferiore al secondo e
calendario hardware · 4 timer di sistema Cortex®-A7 (sicuri,
non sicuro, virtuale, hypervisor) · 2 × watchdog indipendenti
Accelerazione hardware
· AES 128, 192, 256 DES/TDES

2 (indipendente, indipendente sicuro) 5 (2 proteggibili) 4 5 (3 proteggibili)
4 + 4 (inclusi 2 USART sostenibili), alcuni possono essere una sorgente di avvio
2 (fino a 4 canali audio), con I2S master/slave, ingresso PCM, porte SPDIF-TX 2
HSPHY incorporato con BCD HS PHY incorporato con BCD (proteggibile), può essere una sorgente di avvio
2 × HS condivisi tra Host e ingressi OTG 4

2 (1 × TTCAN), calibrazione dell'orologio, buffer condiviso da 10 Kbyte 2 (8 + 8 bit) (proteggibili), e·MMC o SD possono essere una sorgente di avvio 2 alimentatori indipendenti opzionali per interfacce scheda SD
1 (dual-quad) (proteggibile), può essere una sorgente di avvio

–
–
Stivale
–
Stivale
Stivale Stivale
(1)

Indirizzo/dati parallelo FMC a 8/16 bit AD-mux parallelo a 8/16 bit
Crittografia DMA NAND 8/16 bit 10/100M/Gigabit Ethernet
Generatore di numeri casuali Hash True Fusibili (programmabili una volta)

4 × CS, fino a 4 × 64 Mbyte
Sì, 2× CS, SLC, BCH4/8, possono essere una sorgente di avvio 2 x (MII, RMI, RGMII) con PTP ed EEE (proteggibili)
3 istanze (1 sicura), MDMA PKA a 33 canali (con protezione DPA), DES, TDES, AES (con protezione DPA)
(tutti garantibili) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(proteggibile) True-RNG (proteggibile) 3072 bit effettivi (sicuro, 1280 bit disponibili per l'utente)

–
Stivale -
–

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STM32MP133C/F

Descrizione

Tabella 1. Caratteristiche e conteggi periferici di STM32MP133C/F (continua)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Varie

Caratteristiche

LFBGA289

TFBGA289

TFBGA320

GPIO con interrupt (conteggio totale)

135(2)

GPIO proteggibili Pin di riattivazione

Tutto
6

Tamppin er (attivi tamper)

12 (5)

DFSDM ADC sincronizzato fino a 12 bit

4 canali di ingresso con 2 filtri

–

2(3) (fino a 5 Msps su 12 bit ciascuno) (proteggibile)

ADC1: 19 canali incluso 1x interno, 18 canali disponibili per

Canali ADC a 12 bit in totale (4)

utente incluso differenziale 8x

–

ADC2: 18 canali incluso 6x interno, 12 canali disponibili per

utente incluso differenziale 6x

Pin di ingresso VREF+ ADC interno VREF

Ingresso 1.65 V, 1.8 V, 2.048 V, 2.5 V o VREF+ –
SÌ

1. QUADSPI può essere avviato sia da GPIO dedicati sia utilizzando alcuni GPIO di avvio FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (vedere Tabella 7: definizioni delle schede STM32MP133C/F).
2. Questo conteggio totale GPIO include quattro JTAG GPIO e tre GPIO BOOT con utilizzo limitato (potrebbero entrare in conflitto con la connessione del dispositivo esterno durante la scansione dei confini o l'avvio).
3. Quando vengono utilizzati entrambi gli ADC, il clock del kernel deve essere lo stesso per entrambi gli ADC e non è possibile utilizzare i prescaler ADC incorporati.
4. Inoltre, sono presenti anche canali interni: – Canale interno ADC1: VREFINT – Canali interni ADC2: temperatura, volume internotage riferimento, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

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Descrizione 18/219

STM32MP133C/F

Figura 1. Diagramma a blocchi STM32MP133C/F

Forniture IC

@VDDA

HSI

AXIM: interconnessione Arm AXI a 64 bit (266 MHz) T

@VDDCPU

GIC

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 dollari

32 dollari irlandesi

CNT (timer) T

ETM

2561K2B8LK2B$L+2$SCU T
asincrono

128 bit

CSI

LSI

Tempi di debugamp

generatore TSGEN

DAP
(JTAG/SWD)

SYSRAM 128 KB

Memoria ROM da 128 KB

2 x ETH MAC
10/100/1000 (senza GMII)

FIFO

BKPSRAM 8KB

Generazione casuale

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asincrono

CRIPT

SAES

DDRMCE T TZC T

DDRPHYC
T

DLY

8b QUADSPI (doppio) T

16b

FMC

CRC

DLYBSD1

(controllo SDMMC1 DLY)

DLYBSD2

(controllo SDMMC2 DLY)

DLYBQS

(controllo QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

FISICO

USBH

(2xHS Host)

PLLUSB

FIFO

PCA

FIFO

T MDMA 32 canali

AXIMC TT

17 16b Porta di traccia

ETZPC

IWDG1

@VBAT

BSEC

Fusibili OTP

@VDDA

RTC / AWU

TAMP / Backup regs T

@VBAT

LSE (32 kHz XTAL)

Temporizzazione del sistema STGENC

generazione

STGENR

USBPHYC
(Controllo PHY tramite USB 2)
IWDG2

@VBAT

@VDDA

VREFBUF

16b LPTIM2

16b LPTIM3

16b LPTIM4

16b LPTIM5

Perni BOOT

SYSCFG

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

SAI1

SAI2

DFSDM a 4 canali

Buffer da 10 KB CCU

FDCAN1

FDCAN2

FIFO FIFO
APB2 (100 MHz)

FIFO da 8 KB
APB5 (100 MHz)

APB3 (100 MHz)

APB4

AHB2APB asincrono

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 flussi
DMAMUX1
DMA2
8 flussi

DMAMUX2

DMA3
8 flussi

PMB (monitor di processo)
DTS (sensore di temperatura digitale)

Voltage regolatori

@VDDA

Supervisione della fornitura

FIFO

Matrice 2×2
AHB2APB

64 bit AXI

Master AXI a 64 bit

AHB a 32 bit AHB master a 32 bit

APB a 32 bit

Protezione di sicurezza T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: matrice bus multi-AHB Arm a 32 bit (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

PLL1/2/3/4

RCC-C

T PWR

EST

16est

176

USBO

(OTG HS)

FISICO

12b ADC1

12b ADC2

GPIOA

16b

GPIOB

16b

GPIO

16b

GPIOD

16b

GPIOE

16b

GPIOF

16b

GPIOG 16b 16

GPIOH

16b

GPIOI

16b

AHB2APB

USART1

Smartcard IrDA

USART2

Smartcard IrDA

SPI4/I2S4

SPI5

I2C3/SMBUS

I2C4/SMBUS

I2C5/SMBUS

Filtro Filtro Filtro

TIM12

16b

TIM13

16b

TIM14

16b

TIM15

16b

TIM16

16b

TIM17

16b

TIM2 TIM3 TIM4

32b

16b

TIM5 TIM6 TIM7

32b

16b

LPTIM1 16b

USART3

Smartcard IrDA

UART4

UART5

UART7

UART8

Filtro Filtro

I2C1/SMBUS

I2C2/SMBUS

SPI2/I2S2

SPI3/I2S3

USART6

Smartcard IrDA

SPI1/I2S1

FIFO FIFO

MSv67509V2

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STM32MP133C/F

Funzionale sopraview

3.1
3.1.1
3.1.2

Sottosistema Arm Cortex-A7
Caratteristiche
Architettura ARMv7-A Cache di istruzioni L32 da 1 Kbyte Cache di dati L32 da 1 Kbyte Cache di livello 128 da 2 Kbyte Set di istruzioni Arm + Thumb®-2 Tecnologia di sicurezza Arm TrustZone SIMD avanzato Arm NEON Estensioni DSP e SIMD Virgola mobile VFPv4 Supporto per la virtualizzazione hardware Modulo di traccia incorporato (ETM) Controller di interrupt generico integrato (GIC) con 160 interrupt periferici condivisi Timer generico integrato (CNT)
Sopraview
Il processore Cortex-A7 è un processore applicativo ad alta efficienza energetica, progettato per offrire prestazioni elevate nei dispositivi indossabili di fascia alta e in altre applicazioni embedded e consumer a basso consumo. Offre fino al 20% di prestazioni single-thread in più rispetto al Cortex-A5 e prestazioni simili a quelle del Cortex-A9.
Il Cortex-A7 incorpora tutte le funzionalità dei processori ad alte prestazioni Cortex-A15 e CortexA17, tra cui il supporto della virtualizzazione in hardware, NEON e l'interfaccia bus AMBA 128 AXI a 4 bit.
Il processore Cortex-A7 si basa sul processore 8-s a basso consumo energeticotagLa pipeline del processore Cortex-A5. Beneficia inoltre di una cache L2 integrata progettata per il basso consumo energetico, con latenze di transazione inferiori e un supporto migliorato del sistema operativo per la manutenzione della cache. Inoltre, sono state migliorate la predizione delle diramazioni e le prestazioni del sistema di memoria, con un percorso loadstore a 64 bit, bus AMBA 128 AXI a 4 bit e una dimensione TLB aumentata (256 voci, rispetto alle 128 voci di Cortex-A9 e Cortex-A5), aumentando le prestazioni per carichi di lavoro di grandi dimensioni come web la navigazione.
Tecnologia Thumb-2
Offre le massime prestazioni del codice Arm tradizionale, garantendo al contempo una riduzione fino al 30% dei requisiti di memoria per l'archiviazione delle istruzioni.
Tecnologia TrustZone
Garantisce un'implementazione affidabile di applicazioni di sicurezza che spaziano dalla gestione dei diritti digitali ai pagamenti elettronici. Ampio supporto da parte di partner tecnologici e industriali.

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Funzionale sopraview

STM32MP133C/F

NEON
La tecnologia NEON può accelerare algoritmi multimediali e di elaborazione del segnale come codifica/decodifica video, grafica 2D/3D, gaming, elaborazione audio e vocale, elaborazione delle immagini, telefonia e sintesi audio. Il Cortex-A7 fornisce un motore che offre sia le prestazioni e le funzionalità dell'unità a virgola mobile (FPU) Cortex-A7, sia un'implementazione del set di istruzioni SIMD avanzato NEON per un'ulteriore accelerazione delle funzioni multimediali e di elaborazione del segnale. NEON estende la FPU del processore Cortex-A7 per fornire un quad-MAC e un set di registri aggiuntivo a 64 e 128 bit che supporta un ricco set di operazioni SIMD su quantità di dati interi a 8, 16 e 32 bit e dati in virgola mobile a 32 bit.
Virtualizzazione hardware
Supporto hardware altamente efficiente per la gestione e l'arbitrato dei dati, grazie al quale più ambienti software e le relative applicazioni possono accedere simultaneamente alle funzionalità del sistema. Ciò consente la realizzazione di dispositivi robusti, con ambienti virtuali ben isolati l'uno dall'altro.
Cache L1 ottimizzate
Le cache L1 ottimizzate per prestazioni e consumo energetico combinano tecniche di latenza di accesso minima per massimizzare le prestazioni e ridurre al minimo il consumo energetico.
Controller cache L2 integrato
Fornisce un accesso a bassa latenza e ad alta larghezza di banda alla memoria cache ad alta frequenza oppure riduce il consumo energetico associato all'accesso alla memoria off-chip.
Unità a virgola mobile (FPU) Cortex-A7
La FPU fornisce istruzioni in virgola mobile a precisione singola e doppia ad alte prestazioni compatibili con l'architettura Arm VFPv4, che è compatibile a livello di software con le generazioni precedenti di coprocessori in virgola mobile Arm.
Unità di controllo Snoop (SCU)
La SCU è responsabile della gestione dell'interconnessione, dell'arbitrato, della comunicazione, dei trasferimenti da cache a cache e dalla memoria di sistema, della coerenza della cache e di altre funzionalità del processore.
Questa coerenza del sistema riduce anche la complessità del software implicata nel mantenimento della coerenza del software all'interno di ciascun driver del sistema operativo.
Controllore di interrupt generico (GIC)
Implementando un controller di interrupt standardizzato e progettato, il GIC fornisce un approccio ricco e flessibile alla comunicazione tra processori e all'instradamento e alla definizione delle priorità degli interrupt di sistema.
Supporta fino a 192 interrupt indipendenti, sotto controllo software, con priorità hardware e instradati tra il sistema operativo e il livello di gestione software TrustZone.
Questa flessibilità di routing e il supporto per la virtualizzazione degli interrupt nel sistema operativo forniscono una delle funzionalità chiave necessarie per migliorare le capacità di una soluzione che utilizza un hypervisor.

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STM32MP133C/F

Funzionale sopraview

3.2
3.2.1
3.2.2

Ricordi
SDRAM esterna
I dispositivi STM32MP133C/F incorporano un controller per SDRAM esterna che supporta quanto segue: · LPDDR2 o LPDDR3, dati a 16 bit, fino a 1 Gbyte, clock fino a 533 MHz · DDR3 o DDR3L, dati a 16 bit, fino a 1 Gbyte, clock fino a 533 MHz
SRAM incorporata
Tutti i dispositivi sono dotati di: · SYSRAM: 128 Kbyte (con zona di sicurezza di dimensione programmabile) · AHB SRAM: 32 Kbyte (proteggibile) · BKPSRAM (SRAM di backup): 8 Kbyte
Il contenuto di quest'area è protetto da possibili accessi in scrittura indesiderati e può essere mantenuto in modalità Standby o VBAT. BKPSRAM può essere definita (in ETZPC) come accessibile solo da software sicuro.

3.3

Controllore DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL combinato con DDRPHYC fornisce una soluzione completa di interfaccia di memoria per il sottosistema di memoria DDR. · Un'interfaccia AMBA a 64 bit con 4 porte AXI (XPI) · Clock AXI asincrono rispetto al controller · Motore di cifratura della memoria DDR (DDRMCE) con scrittura al volo AES-128 DDR
crittografia/lettura/decrittografia. · Standard supportati:
Specifica JEDEC DDR3 SDRAM, JESD79-3E per DDR3/3L con interfaccia a 16 bit
Specifica JEDEC LPDDR2 SDRAM, JESD209-2E per LPDDR2 con interfaccia a 16 bit
Specifica JEDEC LPDDR3 SDRAM, JESD209-3B per LPDDR3 con interfaccia a 16 bit
· Scheduler avanzato e generatore di comandi SDRAM · Larghezza dati completa programmabile (16 bit) o metà larghezza dati (8 bit) · Supporto QoS avanzato con tre classi di traffico in lettura e due classi di traffico in scrittura · Opzioni per evitare la carenza di traffico a priorità inferiore · Coerenza garantita per scrittura dopo lettura (WAR) e lettura dopo scrittura (RAW) su
Porte AXI · Supporto programmabile per opzioni di lunghezza burst (4, 8, 16) · Combinazione di scrittura per consentire la combinazione di più scritture sullo stesso indirizzo in un
scrittura singola · Configurazione a rango singolo

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STM32MP133C/F

· Supporto dell'ingresso e dell'uscita automatici di spegnimento della SDRAM causati dalla mancanza di arrivo della transazione per un tempo programmabile
· Supporto dell'arresto automatico dell'orologio (LPDDR2/3) in entrata e in uscita causato dalla mancanza di arrivo della transazione
· Supporto del funzionamento automatico in modalità a basso consumo causato dalla mancanza di arrivo della transazione per un tempo programmabile tramite l'interfaccia hardware a basso consumo
· Politica di paging programmabile · Supporto di ingresso e uscita automatici o sotto controllo software · Supporto di ingresso e uscita con spegnimento profondo sotto controllo software (LPDDR2 e
LPDDR3) · Supporto di aggiornamenti espliciti del registro in modalità SDRAM sotto controllo software · Logica flessibile del mapper degli indirizzi per consentire la mappatura specifica dell'applicazione di riga, colonna,
bit di banca · Opzioni di controllo dell'aggiornamento selezionabili dall'utente · Blocco associato DDRPERFM per facilitare il monitoraggio e l'ottimizzazione delle prestazioni
DDRCTRL e DDRPHYC possono essere definiti (in ETZPC) come accessibili solo tramite software sicuro.
Di seguito sono elencate le principali caratteristiche del DDRMCE (motore di cifratura della memoria DDR): · Interfacce master/slave del bus di sistema AXI (64 bit) · Crittografia in linea (per le scritture) e decrittografia (per le letture), basate su firewall incorporato
programmazione · Due modalità di crittografia per regione (massimo una regione): nessuna crittografia (modalità bypass),
Modalità di cifratura a blocchi · Inizio e fine delle regioni definite con granularità di 64 Kbyte · Filtraggio predefinito (regione 0): qualsiasi accesso concesso · Filtraggio dell'accesso alla regione: nessuno
Cifrario a blocchi supportato: AES Modalità di concatenamento supportata · La modalità a blocchi con cifrario AES è compatibile con la modalità ECB specificata nella pubblicazione 197 dello standard di crittografia avanzata (AES) del NIST FIPS, con una funzione di derivazione della chiave associata basata sull'algoritmo Keccak-400 pubblicato su https://keccak.team websito. · Un set di registri di chiave master bloccabili e di sola scrittura · Porta di configurazione AHB, con privilegi di riconoscimento

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STM32MP133C/F

Funzionale sopraview

3.4

Controller dello spazio di indirizzamento TrustZone per DDR (TZC)

TZC viene utilizzato per filtrare gli accessi in lettura/scrittura al controller DDR in base ai diritti TrustZone e in base al master non sicuro (NSAID) su un massimo di nove regioni programmabili: · Configurazione supportata solo da software attendibile · Un'unità filtro · Nove regioni:
La regione 0 è sempre abilitata e copre l'intero intervallo di indirizzi. Le regioni da 1 a 8 hanno indirizzi base/finali programmabili e possono essere assegnate a
uno qualsiasi o entrambi i filtri. · Permessi di accesso sicuri e non sicuri programmati per regione · Accessi non sicuri filtrati secondo NSAID · Le regioni controllate dallo stesso filtro non devono sovrapporsi · Modalità di errore con errore e/o interruzione · Capacità di accettazione = 256 · Logica del gate keeper per abilitare e disabilitare ciascun filtro · Accessi speculativi

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Funzionale sopraview

STM32MP133C/F

3.5

Modalità di avvio

All'avvio, la sorgente di avvio utilizzata dalla ROM di avvio interna viene selezionata dal pin BOOT e dai byte OTP.

Tabella 2. Modalità di avvio

BOOT2 BOOT1 BOOT0 Modalità di avvio iniziale

Commenti

Attendi la connessione in arrivo su:

UART e USB(1)

USART3/6 e UART4/5/7/8 sui pin predefiniti

Dispositivo USB ad alta velocità su pin OTG_HS_DP/DM (2)

1 Flash NOR seriale (3) Flash NOR seriale su QUADSPI (5)

e·MMC(3)

e·MMC su SDMMC2 (predefinito)(5)(6)

Memoria flash NAND (3)

Flash NAND SLC su FMC

Avvio di sviluppo (nessun avvio da memoria flash)

Utilizzato per ottenere l'accesso al debug senza avvio dalla memoria flash (4)

Scheda SD (3)

Scheda SD su SDMMC1 (predefinita)(5)(6)

Attendi la connessione in arrivo su:

0 UART e USB(1)(3) USART3/6 e UART4/5/7/8 sui pin predefiniti

Dispositivo USB ad alta velocità su pin OTG_HS_DP/DM (2)

1 Flash NAND seriale (3) Flash NAND seriale su QUADSPI (5)

1. Può essere disabilitato tramite le impostazioni OTP. 2. L'USB richiede un clock/cristallo HSE (vedere AN5474 per le frequenze supportate con e senza impostazioni OTP). 3. La sorgente di avvio può essere modificata tramite le impostazioni OTP (ad esempioamp(avvio iniziale su scheda SD, quindi e·MMC con impostazioni OTP). 4. Core Cortex®-A7 in loop infinito che attiva/disattiva PA13. 5. I pin predefiniti possono essere modificati tramite OTP. 6. In alternativa, è possibile selezionare tramite OTP un'interfaccia SDMMC diversa da quella predefinita.

Sebbene l'avvio di basso livello venga eseguito tramite orologi interni, i pacchetti software forniti da ST e le principali interfacce esterne come DDR e USB (ma non solo) richiedono un cristallo o un oscillatore esterno da collegare ai pin HSE.
Vedere RM0475 “STM32MP13xx MPU avanzate a 32 bit basate su Arm®” o AN5474 “Introduzione allo sviluppo hardware delle linee STM32MP13xx” per vincoli e raccomandazioni riguardanti la connessione dei pin HSE e le frequenze supportate.

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3.6

Gestione dell'alimentazione

3.6.1
Attenzione:

Schema di alimentazione
· VDD è l'alimentazione principale per gli I/O e la parte interna mantenuta alimentata durante la modalità Standby. Vol. utiletagL'intervallo è compreso tra 1.71 V e 3.6 V (tipicamente 1.8 V, 2.5 V, 3.0 V o 3.3 V).
VDD_PLL e VDD_ANA devono essere collegati a stella a VDD. · VDDCPU è il volume dedicato alla CPU Cortex-A7tage fornitura, il cui valore dipende dal
frequenza CPU desiderata. Da 1.22 V a 1.38 V in modalità di esecuzione. VDD deve essere presente prima di VDDCPU. · VDDCORE è il volume digitale principaletage di solito è spento durante la modalità Standby. VoltagL'intervallo è compreso tra 1.21 V e 1.29 V in modalità di esecuzione. VDD deve essere presente prima di VDDCORE. · Il pin VBAT può essere collegato alla batteria esterna (1.6 V < VBAT < 3.6 V). Se non si utilizza una batteria esterna, questo pin deve essere collegato a VDD. · VDDA è il valore analogico (ADC/VREF), tensione di alimentazionetage (da 1.62 V a 3.6 V). L'utilizzo del VREF+ interno richiede un VDDA pari o superiore a VREF+ + 0.3 V. · Il pin VDDA1V8_REG è l'uscita del regolatore interno, collegato internamente a USB PHY e USB PLL. Il regolatore interno VDDA1V8_REG è abilitato di default e può essere controllato via software. È sempre spento durante la modalità Standby.
Il pin specifico BYPASS_REG1V8 non deve mai essere lasciato flottante. Deve essere collegato a VSS o a VDD per attivare o disattivare il volume.tagRegolatore. Quando VDD = 1.8 V, BYPASS_REG1V8 deve essere impostato. · Il pin VDDA1V1_REG è l'uscita del regolatore interno, collegato internamente al PHY USB. Il regolatore interno VDDA1V1_REG è abilitato di default e può essere controllato via software. È sempre spento in modalità Standby.
· VDD3V3_USBHS è l'alimentatore USB ad alta velocità. Vol.tagLa gamma è da 3.07 V a 3.6 V.
VDD3V3_USBHS non deve essere presente a meno che non sia presente VDDA1V8_REG, altrimenti si potrebbero verificare danni permanenti al STM32MP133C/F. Ciò deve essere garantito dall'ordine di classificazione del PMIC o da un componente esterno in caso di implementazione di un alimentatore a componenti discreti.
· VDDSD1 e VDDSD2 sono rispettivamente alimentatori per schede SD SDMMC1 e SDMMC2 per supportare la modalità ultra-veloce.
· VDDQ_DDR è l'alimentazione DDR IO. Da 1.425 V a 1.575 V per l'interfacciamento delle memorie DDR3 (1.5 V tip.)
Da 1.283 V a 1.45 V per l'interfacciamento delle memorie DDR3L (1.35 V tip.)
Da 1.14 V a 1.3 V per l'interfacciamento di memorie LPDDR2 o LPDDR3 (tipicamente 1.2 V)
Durante le fasi di accensione e spegnimento, devono essere rispettati i seguenti requisiti della sequenza di alimentazione:
· Quando VDD è inferiore a 1 V, gli altri alimentatori (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) devono rimanere al di sotto di VDD + 300 mV.
· Quando VDD è superiore a 1 V, tutte le alimentazioni sono indipendenti.
Durante la fase di spegnimento, la VDD può temporaneamente scendere sotto quella di altri alimentatori solo se l'energia fornita al STM32MP133C/F rimane inferiore a 1 mJ. Ciò consente ai condensatori di disaccoppiamento esterni di scaricarsi con costanti di tempo diverse durante la fase transitoria di spegnimento.

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V3.6
VBOR0

Figura 2. Sequenza di accensione/spegnimento

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VDDX(1) VDD

3.6.2
Nota: 26/219

0.3

Accensione

Modalità operativa

Spegnimento

tempo

Zona di approvvigionamento non valida

VDDX < VDD + 300 mV

VDDX indipendente da VDD

MSv47490V1

1. VDDX si riferisce a qualsiasi alimentatore tra VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Supervisore dell'alimentazione

I dispositivi sono dotati di un circuito di reset all'accensione (POR)/reset allo spegnimento (PDR) integrato abbinato a un circuito di reset in caso di mancanza di corrente (BOR):
· Ripristino all'accensione (POR)
Il supervisore POR monitora l'alimentazione VDD e la confronta con una soglia fissa. I dispositivi rimangono in modalità di reset quando VDD è al di sotto di questa soglia. · Power-down reset (PDR)
Il supervisore PDR monitora l'alimentazione del VDD. Viene generato un reset quando il VDD scende al di sotto di una soglia fissa.
· Ripristino della corrente di cortocircuito (BOR)
Il supervisore BOR monitora l'alimentazione VDD. È possibile configurare tre soglie BOR (da 2.1 a 2.7 V) tramite byte opzionali. Viene generato un reset quando VDD scende al di sotto di questa soglia.
· Ripristino all'accensione VDDCORE (POR_VDDCORE) Il supervisore POR_VDDCORE monitora l'alimentazione di VDDCORE e la confronta con una soglia fissa. Il dominio VDDCORE rimane in modalità di ripristino quando VDDCORE è al di sotto di questa soglia.
· Ripristino di VDDCORE (PDR_VDDCORE) Il supervisore PDR_VDDCORE monitora l'alimentazione di VDDCORE. Viene generato un ripristino del dominio VDDCORE quando VDDCORE scende al di sotto di una soglia fissa.
· Power-on-reset VDDCPU (POR_VDDCPU): il supervisore POR_VDDCPU monitora l'alimentazione del VDDCPU e la confronta con una soglia fissa. Il dominio VDDCPU rimane in modalità reset quando VDDCORE è al di sotto di questa soglia.
Il pin PDR_ON è riservato ai test di produzione di STMicroelectronics e deve essere sempre collegato a VDD in un'applicazione.

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3.7

Strategia a basso consumo energetico

Esistono diversi modi per ridurre il consumo energetico su STM32MP133C/F: · Ridurre il consumo energetico dinamico rallentando gli orologi della CPU e/o il
clock della matrice del bus e/o controllo dei singoli clock periferici. · Risparmiare il consumo di energia quando la CPU è inattiva, selezionando tra i low-
modalità di alimentazione in base alle esigenze applicative dell'utente. Ciò consente di raggiungere il miglior compromesso tra tempi di avvio brevi, basso consumo energetico e fonti di riattivazione disponibili. · Utilizzare il DVFS (dynamic volumetagPunti operativi (e e ridimensionamento della frequenza) che controllano direttamente la frequenza di clock della CPU e l'alimentazione in uscita VDDCPU.
Le modalità operative consentono il controllo della distribuzione del clock alle diverse componenti del sistema e della sua potenza. La modalità operativa del sistema è gestita dal sottosistema MPU.
Di seguito sono elencate le modalità a basso consumo del sottosistema MPU: · CSleep: gli orologi della CPU vengono arrestati e l'orologio delle periferiche funziona come
precedentemente impostato nel RCC (reset e clock controller). · CStop: gli orologi delle periferiche della CPU vengono fermati. · CStandby: VDDCPU OFF
Le modalità a basso consumo energetico CSleep e CStop vengono attivate dalla CPU durante l'esecuzione delle istruzioni WFI (wait for interrupt) o WFE (wait for event).
Le modalità operative disponibili del sistema sono le seguenti: · Run (sistema a piena potenza, VDDCORE, VDDCPU e clock ON) · Stop (clock OFF) · LP-Stop (clock OFF) · LPLV-Stop (clock OFF, il livello di alimentazione di VDDCORE e VDDCPU potrebbe essere abbassato) · LPLV-Stop2 (VDDCPU OFF, VDDCORE abbassato e clock OFF) · Standby (VDDCPU, VDDCORE e clock OFF)

Tabella 3. Modalità di alimentazione del sistema rispetto alla CPU

Modalità di alimentazione del sistema

processore

Modalità di esecuzione

CRun o CSleep

Modalità di arresto LP-Modalità di arresto LPLV-Modalità di arresto LPLV-Modalità di arresto2
Modalità standby

CStop o CStandby CStandby

3.8

Reset e controller dell'orologio (RCC)

Il controller di clock e reset gestisce la generazione di tutti i clock, nonché il clock gating e il controllo dei reset di sistema e delle periferiche. L'RCC offre un'elevata flessibilità nella scelta delle sorgenti di clock e consente l'applicazione di rapporti di clock per migliorare il consumo energetico. Inoltre, su alcune periferiche di comunicazione in grado di funzionare con

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3.8.1 3.8.2

due diversi domini di clock (un clock dell'interfaccia bus o un clock della periferica kernel), la frequenza di sistema può essere modificata senza modificare la velocità in baud.
Gestione dell'orologio
I dispositivi incorporano quattro oscillatori interni, due oscillatori con cristallo esterno o risonatore, tre oscillatori interni con tempo di avvio rapido e quattro PLL.
L'RCC riceve i seguenti ingressi sorgente di clock: · Oscillatori interni:
Clock HSI da 64 MHz (precisione dell'1%) Clock CSI da 4 MHz Clock LSI da 32 kHz · Oscillatori esterni: Clock HSE da 8-48 MHz Clock LSE da 32.768 kHz
L'RCC fornisce quattro PLL: · PLL1 dedicato al clock della CPU · PLL2 che fornisce:
orologi per l'AXI-SS (inclusi i ponti APB4, APB5, AHB5 e AHB6) orologi per l'interfaccia DDR · PLL3 che fornisce: orologi per l'AHB multistrato e la matrice del bus periferico (inclusi APB1,
Orologi del kernel APB2, APB3, APB6, AHB1, AHB2 e AHB4 per le periferiche · PLL4 dedicato alla generazione degli orologi del kernel per varie periferiche
Il sistema si avvia con l'orologio HSI. L'applicazione utente può quindi selezionare la configurazione dell'orologio.
Fonti di ripristino del sistema
Il reset all'accensione inizializza tutti i registri, ad eccezione del debug, di una parte dell'RCC, di una parte dell'RTC e dei registri di stato del controller di alimentazione, nonché del dominio di alimentazione di backup.
Un reset dell'applicazione viene generato da una delle seguenti fonti: · un reset dal pad NRST · un reset dal segnale POR e PDR (generalmente chiamato reset all'accensione) · un reset da BOR (generalmente chiamato brownout) · un reset dal watchdog indipendente 1 · un reset dal watchdog indipendente 2 · un reset del sistema software dal Cortex-A7 (CPU) · un errore su HSE, quando è attivata la funzione del sistema di sicurezza dell'orologio
Un reset del sistema viene generato da una delle seguenti fonti: · un reset dell'applicazione · un reset dal segnale POR_VDDCORE · un'uscita dalla modalità Standby alla modalità Run

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Un reset del processore MPU viene generato da una delle seguenti fonti: · un reset del sistema · ogni volta che la MPU esce da CStandby · un reset software della MPU dal Cortex-A7 (CPU)

3.9

Ingressi/uscite di uso generale (GPIO)

Ciascuno dei pin GPIO può essere configurato via software come uscita (push-pull o open-drain, con o senza pull-up o pull-down), come ingresso (con o senza pull-up o pull-down) o come funzione alternativa periferica. La maggior parte dei pin GPIO è condivisa con funzioni alternative digitali o analogiche. Tutti i GPIO supportano correnti elevate e dispongono di selezione della velocità per gestire al meglio il rumore interno, il consumo energetico e le emissioni elettromagnetiche.
Dopo il ripristino, tutti i GPIO sono in modalità analogica per ridurre il consumo energetico.
Se necessario, è possibile bloccare la configurazione I/O seguendo una sequenza specifica per evitare scritture spurie nei registri I/O.
Tutti i pin GPIO possono essere impostati singolarmente come sicuri, il che significa che gli accessi software a questi GPIO e alle periferiche associate definite come sicure sono limitati al software sicuro in esecuzione sulla CPU.

3.10
Nota:

Controllore di protezione TrustZone (ETZPC)
ETZPC viene utilizzato per configurare la sicurezza TrustZone dei bus master e slave con attributi di sicurezza programmabili (risorse proteggibili). Ad esempio: · La dimensione della regione sicura SYSRAM on-chip può essere programmata. · Le periferiche AHB e APB possono essere rese sicure o non sicure. · La SRAM AHB può essere resa sicura o non sicura.
Per impostazione predefinita, le memorie SYSRAM, AHB SRAM e le periferiche proteggibili sono impostate solo per l'accesso protetto, quindi non sono accessibili da master non protetti come DMA1/DMA2.

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3.11

Matrice di interconnessione bus
I dispositivi sono dotati di una matrice bus AXI, una matrice bus AHB principale e bridge bus che consentono l'interconnessione dei bus master con i bus slave (vedere la figura sottostante, i punti rappresentano le connessioni master/slave abilitate).
Figura 3. Matrice del bus STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG da MLAHB interconnessione USBH

processore

ETH1 ETH2

128 bit

AXIM

La M1 e la M2

Numero di modello: M11

S1 S2 S3 S4 S5 S6 S7 S8 S9

Slave predefinito AXIMC

NIC-400 AXI 64 bit 266 MHz – 10 master / 10 slave

Da AXIM interconnessione DMA1 DMA2 USBO DMA3

La M1 e la M2

La M3 e la M4

La M6 e la M7

Interconnessione S4 S5 AHB 32 bit 209 MHz – 8 master / 6 slave

DDRCTRL 533 MHz Ponte AHB per AHB6 Interconnessione MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM Ponte AHB da 128 KB per AHB5 Ponte APB per APB5 Ponte APB per DBG APB
Porta master sincrona AXI 64 Porta slave sincrona AXI 64 Porta master asincrona AXI 64 Porta slave asincrona AXI 64 Porta master sincrona AHB 32 Porta slave sincrona AHB 32 Porta master asincrona AHB 32 Porta slave asincrona AHB 32
Ponte per AHB2 SRAM1 SRAM2 SRAM3 per interconnessione AXIM Ponte per AHB4
MSv67511V2

MLAHB

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3.12

controllori DMA
I dispositivi sono dotati dei seguenti moduli DMA per scaricare l'attività della CPU: · un master direct memory access (MDMA)
L'MDMA è un controller DMA ad alta velocità, responsabile di tutti i tipi di trasferimenti di memoria (da periferica a memoria, da memoria a memoria, da memoria a periferica), senza alcun intervento della CPU. È dotato di un'interfaccia AXI master. L'MDMA è in grado di interfacciarsi con gli altri controller DMA per estendere le funzionalità DMA standard o di gestire direttamente le richieste DMA periferiche. Ciascuno dei 32 canali può eseguire trasferimenti a blocchi, trasferimenti a blocchi ripetuti e trasferimenti a lista concatenata. L'MDMA può essere configurato per effettuare trasferimenti sicuri verso memorie protette. · tre controller DMA (DMA1 e DMA2 non protetti, più DMA3 protetto). Ogni controller ha un AHB a doppia porta, per un totale di 16 canali DMA non protetti e otto protetti per eseguire trasferimenti a blocchi basati su FIFO.
Due unità DMAMUX multiplexano e instradano le richieste periferiche DMA ai tre controller DMA, con elevata flessibilità, massimizzando il numero di richieste DMA eseguite contemporaneamente e generando richieste DMA da trigger di output periferici o eventi DMA.
DMAMUX1 mappa le richieste DMA provenienti da periferiche non sicure ai canali DMA1 e DMA2. DMAMUX2 mappa le richieste DMA provenienti da periferiche sicure ai canali DMA3.

3.13

Controller esteso di interrupt ed eventi (EXTI)
L'Extended Interrupt and Event Controller (EXTI) gestisce il wakeup della CPU e del sistema tramite input di evento configurabili e diretti. EXTI invia richieste di wakeup al controllo di alimentazione e genera una richiesta di interrupt al GIC, oltre a eventi sull'input eventi della CPU.
Le richieste di riattivazione EXTI consentono di riattivare il sistema dalla modalità Stop e di riattivare la CPU dalle modalità CStop e CStandby.
La richiesta di interruzione e la generazione di richieste di evento possono essere utilizzate anche in modalità Esecuzione.
L'EXTI include anche la selezione della porta IO EXTI.
Ogni interruzione o evento può essere impostato come sicuro per limitare l'accesso solo al software sicuro.

3.14

Unità di calcolo del controllo di ridondanza ciclico (CRC)
L'unità di calcolo CRC (controllo di ridondanza ciclico) viene utilizzata per ottenere un codice CRC mediante un polinomio programmabile.
Tra le altre applicazioni, le tecniche basate su CRC vengono utilizzate per verificare l'integrità della trasmissione o dell'archiviazione dei dati. Nell'ambito della norma EN/IEC 60335-1, offrono un mezzo per verificare l'integrità della memoria flash. L'unità di calcolo CRC aiuta a calcolare una firma del software durante l'esecuzione, da confrontare con una firma di riferimento generata al momento del collegamento e memorizzata in una determinata posizione di memoria.

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3.15

Controllore di memoria flessibile (FMC)
Le caratteristiche principali del controller FMC sono le seguenti: · Interfaccia con dispositivi mappati a memoria statica tra cui:
Memoria flash NOR Memoria ad accesso casuale statica o pseudo-statica (SRAM, PSRAM) Memoria flash NAND con hardware ECC BCH a 4/8 bit · Larghezza del bus dati a 8, 16 bit · Controllo chip-select indipendente per ogni banco di memoria · Configurazione indipendente per ogni banco di memoria · Scrittura FIFO
I registri di configurazione FMC possono essere resi sicuri.

3.16

Interfaccia di memoria Quad-SPI doppia (QUADSPI)
QUADSPI è un'interfaccia di comunicazione specializzata per memorie flash SPI singole, doppie o quadruple. Può funzionare in una qualsiasi delle tre seguenti modalità: · Modalità indiretta: tutte le operazioni vengono eseguite utilizzando i registri QUADSPI. · Modalità di polling dello stato: il registro di stato della memoria flash esterna viene letto periodicamente e
un interrupt può essere generato in caso di impostazione del flag. · Modalità mappata in memoria: la memoria flash esterna viene mappata nello spazio degli indirizzi
e viene visto dal sistema come se fosse una memoria interna.
Sia la produttività che la capacità possono essere raddoppiate utilizzando la modalità dual-flash, in cui si accede simultaneamente a due memorie flash Quad-SPI.
QUADSPI è abbinato a un blocco di ritardo (DLYBQS) che consente il supporto di frequenze di dati esterni superiori a 100 MHz.
I registri di configurazione QUADSPI possono essere sicuri, così come il suo blocco di ritardo.

3.17

Convertitori analogico-digitali (ADC1, ADC2)
I dispositivi integrano due convertitori analogico-digitali, la cui risoluzione può essere configurata a 12, 10, 8 o 6 bit. Ogni convertitore A/D condivide fino a 18 canali esterni, eseguendo conversioni in modalità single-shot o scan. In modalità scan, la conversione automatica viene eseguita su un gruppo selezionato di ingressi analogici.
Entrambi gli ADC dispongono di interfacce bus protette.
Ogni ADC può essere servito da un controller DMA, consentendo così il trasferimento automatico dei valori ADC convertiti a una posizione di destinazione senza alcuna azione software.
Inoltre, una funzione di watchdog analogico può monitorare accuratamente il volume convertitotage di uno, alcuni o tutti i canali selezionati. Viene generato un interrupt quando il volume convertitotage è al di fuori delle soglie programmate.
Per sincronizzare la conversione A/D e i timer, gli ADC possono essere attivati da uno qualsiasi dei timer TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 e LPTIM3.

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3.18

Sensore di temperatura
I dispositivi incorporano un sensore di temperatura che genera un volumetage (VTS) che varia linearmente con la temperatura. Questo sensore di temperatura è collegato internamente all'ADC2_INP12 e può misurare la temperatura ambiente del dispositivo in un intervallo compreso tra 40 e +125 °C con una precisione del ±2%.
Il sensore di temperatura ha una buona linearità, ma deve essere calibrato per ottenere una buona accuratezza complessiva della misurazione della temperatura. Poiché l'offset del sensore di temperatura varia da chip a chip a causa delle variazioni di processo, il sensore di temperatura interno non calibrato è adatto ad applicazioni che rilevano solo variazioni di temperatura. Per migliorare l'accuratezza della misurazione del sensore di temperatura, ogni dispositivo viene calibrato individualmente in fabbrica da ST. I dati di calibrazione di fabbrica del sensore di temperatura vengono memorizzati da ST nell'area OTP, accessibile in sola lettura.

3.19

Sensore di temperatura digitale (DTS)
I dispositivi integrano un sensore di temperatura con uscita in frequenza. Il DTS calcola la frequenza in base al LSE o al PCLK per fornire informazioni sulla temperatura.
Sono supportate le seguenti funzioni: · generazione di interrupt tramite soglia di temperatura · generazione di segnale di wakeup tramite soglia di temperatura

3.20
Nota:

Operazione VBAT
Il dominio di potenza VBAT contiene l'RTC, i registri di backup e la SRAM di backup.
Per ottimizzare la durata della batteria, questo dominio di potenza viene fornito da VDD quando disponibile o dal volumetage applicato sul pin VBAT (quando l'alimentazione VDD non è presente). L'alimentazione VBAT viene commutata quando il PDR rileva che VDD è sceso al di sotto del livello PDR.
il volumetagLa corrente sul pin VBAT può essere fornita da una batteria esterna, da un supercondensatore o direttamente da VDD. In quest'ultimo caso, la modalità VBAT non è operativa.
Il funzionamento VBAT viene attivato quando VDD non è presente.
Nessuno di questi eventi (interruzioni esterne, TAMP evento, o allarme/eventi RTC) sono in grado di ripristinare direttamente l'alimentazione VDD e forzare il dispositivo a uscire dal funzionamento VBAT. Tuttavia, TAMP Gli eventi e gli allarmi/eventi RTC possono essere utilizzati per generare un segnale per un circuito esterno (tipicamente un PMIC) in grado di ripristinare l'alimentazione VDD.

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3.21

Voltage buffer di riferimento (VREFBUF)
I dispositivi incorporano un volumetage tampone di riferimento che può essere utilizzato come volumetage riferimento per gli ADC, e anche come volumetage riferimento per componenti esterni tramite il pin VREF+. VREFBUF può essere sicuro. Il VREFBUF interno supporta quattro volumitages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Un voltaggio esternotagIl riferimento può essere fornito tramite il pin VREF+ quando il VREFBUF interno è spento.
Figura 4. Voltage tampone di riferimento

VREFINT

–

VREF+

VSSA

MSv64430V1

3.22

Filtro digitale per modulatore sigma-delta (DFSDM)
I dispositivi incorporano un DFSDM con supporto per due moduli di filtri digitali e quattro canali seriali di ingresso esterni (transceiver) o in alternativa quattro ingressi paralleli interni.
Il DFSDM interfaccia modulatori esterni con il dispositivo ed esegue il filtraggio digitale dei flussi di dati ricevuti. I modulatori vengono utilizzati per convertire i segnali analogici in flussi digitali-seriali che costituiscono gli input del DFSDM.
Il DFSDM può anche interfacciare microfoni PDM (modulazione a densità di impulsi) ed eseguire la conversione e il filtraggio da PDM a PCM (con accelerazione hardware). Il DFSDM offre ingressi di flussi di dati paralleli opzionali dagli ADC o dalla memoria del dispositivo (tramite trasferimenti DMA/CPU nel DFSDM).
I transceiver DFSDM supportano diversi formati di interfaccia seriale (per supportare diversi modulatori). I moduli filtro digitale DFSDM eseguono l'elaborazione digitale in base ai parametri di filtro definiti dall'utente con una risoluzione ADC finale fino a 24 bit.

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La periferica DFSDM supporta: · Quattro canali seriali digitali di ingresso multiplexati:
Interfaccia SPI configurabile per collegare vari modulatori Interfaccia configurabile a 1 filo codificata Manchester Ingresso microfono PDM (modulazione a densità di impulsi) Frequenza massima di clock in ingresso fino a 20 MHz (10 MHz per la codifica Manchester) Uscita clock per modulatori (da 0 a 20 MHz) · Ingressi alternativi da quattro canali paralleli digitali interni (risoluzione di ingresso fino a 16 bit): sorgenti interne: dati ADC o flussi di dati di memoria (DMA) · Due moduli filtro digitale con elaborazione del segnale digitale regolabile: Filtro Sincx: ordine/tipo di filtro (da 1 a 5), oversamprapporto di ling (1 a 1024) integratore: oversampRapporto di conversione (da 1 a 256) · Risoluzione dei dati di uscita fino a 24 bit, formato dei dati di uscita con segno · Correzione automatica dell'offset dei dati (offset memorizzato nel registro dall'utente) · Conversione continua o singola · Avvio della conversione attivato da: trigger software, timer interni, eventi esterni, avvio della conversione sincrono con il primo modulo filtro digitale (DFSDM) · Watchdog analogico caratterizzato da: registri di soglia dei dati di valore basso e alto, filtro digitale Sincx dedicato e configurabile (ordine = da 1 a 3,
oltreamprapporto di ling = 1 a 32) ingresso dai dati di uscita finali o dai canali seriali digitali di ingresso selezionati monitoraggio continuo indipendentemente dalla conversione standard · Rilevatore di cortocircuito per rilevare valori di ingresso analogici saturi (intervallo inferiore e superiore): contatore fino a 8 bit per rilevare da 1 a 256 0 o 1 consecutivi sul flusso di dati seriali monitoraggio continuo di ciascun canale seriale di ingresso · Generazione del segnale di interruzione in caso di evento di watchdog analogico o di evento di rilevamento di cortocircuito · Rilevatore di estremi: memorizzazione dei valori minimo e massimo dei dati di conversione finali aggiornati dal software · Capacità DMA per leggere i dati di conversione finali · Interruzioni: fine conversione, overrun, watchdog analogico, cortocircuito, assenza di clock del canale seriale di ingresso · Conversioni "regolari" o "iniettate": le conversioni "regolari" possono essere richieste in qualsiasi momento o anche in modalità continua
senza avere alcun impatto sulla tempistica delle conversioni “iniettate” conversioni “iniettate” per tempi precisi e con elevata priorità di conversione

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3.23

Vero generatore di numeri casuali (RNG)
I dispositivi incorporano un RNG che fornisce numeri casuali a 32 bit generati da un circuito analogico integrato.
L'RNG può essere definito (in ETZPC) come accessibile solo tramite software sicuro.
Il vero RNG si collega alle periferiche protette AES e PKA tramite un bus dedicato (non leggibile dalla CPU).

3.24

Processori crittografici e hash (CRYP, SAES, PKA e HASH)
I dispositivi integrano un processore crittografico che supporta gli algoritmi crittografici avanzati solitamente richiesti per garantire riservatezza, autenticazione, integrità dei dati e non ripudio durante lo scambio di messaggi con un peer.
I dispositivi integrano inoltre una chiave AES (Saes) protetta e resistente al DPA dedicata a 128 e 256 bit e un acceleratore hardware di crittografia/decrittografia PKA, con bus hardware dedicato non accessibile dalla CPU.
Caratteristiche principali di CRYP: · DES/TDES (standard di crittografia dei dati/standard di crittografia tripla dei dati): ECB (standard elettronico
Algoritmi di concatenamento (codebook) e CBC (cipher block chaining), chiave a 64, 128 o 192 bit · AES (advanced encryption standard): algoritmi di concatenamento ECB, CBC, GCM, CCM e CTR (counter mode), chiave a 128, 192 o 256 bit
Caratteristiche principali di Universal HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algoritmi HASH sicuri) · HMAC
L'acceleratore crittografico supporta la generazione di richieste DMA.
CRYP, SAES, PKA e HASH possono essere definiti (in ETZPC) come accessibili solo tramite software sicuro.

3.25

Avvio e sicurezza e controllo OTP (BSEC)
Il BSEC (boot and security and OTP control) è progettato per controllare una scatola portafusibili OTP (one-time programmable), utilizzata per la memorizzazione non volatile integrata per la configurazione del dispositivo e i parametri di sicurezza. Alcune parti del BSEC devono essere configurate in modo da essere accessibili solo tramite software sicuro.
Il BSEC può utilizzare parole OTP per l'archiviazione di HWKEY a 256 bit per SAES (AES sicuro).

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3.26

Timer e watchdog
I dispositivi includono due timer di controllo avanzato, dieci timer di uso generale (di cui sette sono protetti), due timer di base, cinque timer a basso consumo, due watchdog e quattro timer di sistema in ciascun Cortex-A7.
Tutti i contatori del timer possono essere congelati in modalità debug.
Nella tabella seguente vengono confrontate le caratteristiche dei timer a controllo avanzato, generico, base e a basso consumo.

Tipo di timer

Timer

Tabella 4. Confronto delle caratteristiche del timer

Controrisoluzione
zione

Tipo di contatore

Fattore prescaler

Generazione di richieste DMA

Cattura/confronta i canali

Output complementare

Interfaccia massima
orologio (MHz)

Massimo
timer
orologio (MHz)(1)

TIM1 avanzato, controllo TIM8

16 bit

Su, qualsiasi numero intero giù, tra 1 su/giù e 65536

SÌ

TIM2 TIM5

32 bit

Su, qualsiasi numero intero giù, tra 1 su/giù e 65536

SÌ

TIM3 TIM4

16 bit

Su, qualsiasi numero intero giù, tra 1 su/giù e 65536

SÌ

Qualsiasi numero intero

TIM12(2) a 16 bit

Tra 1 e XNUMX

Generale

e 65536

scopo

TIM13(2) TIM14(2)

16 bit

Qualsiasi numero intero compreso tra 1
e 65536

Qualsiasi numero intero

TIM15(2) a 16 bit

Tra 1 e XNUMX

SÌ

e 65536

TIM16(2) TIM17(2)

16 bit

Qualsiasi numero intero compreso tra 1
e 65536

SÌ

Di base

TIM6, TIM7

16 bit

Qualsiasi numero intero compreso tra 1
e 65536

SÌ

LPTIM1,

Bassa potenza

LPTIM2(2), LPTIM3(2),
LPTIM4,

16 bit

1, 2, 4, 8, Su 16, 32, 64,
128

LPTIM5

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

104.5

209

1(3)

104.5 104.5

1. Il clock massimo del timer è fino a 209 MHz, a seconda del bit TIMGxPRE nell'RCC. 2. Timer proteggibile. 3. Nessun canale di cattura su LPTIM.

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3.26.1 3.26.2 3.26.3

Timer di controllo avanzato (TIM1, TIM8)
I timer a controllo avanzato (TIM1, TIM8) possono essere considerati generatori PWM trifase multiplexati su 6 canali. Hanno uscite PWM complementari con tempi morti programmabili. Possono anche essere considerati timer completi per uso generale. I loro quattro canali indipendenti possono essere utilizzati per: · acquisizione dell'ingresso · confronto dell'uscita · generazione PWM (modalità allineata al fronte o al centro) · uscita in modalità a un impulso
Se configurati come timer standard a 16 bit, hanno le stesse caratteristiche dei timer generici. Se configurati come generatori PWM a 16 bit, hanno piena capacità di modulazione (0-100%).
Il timer di controllo avanzato può funzionare insieme ai timer di uso generale tramite la funzione di collegamento del timer per la sincronizzazione o il concatenamento degli eventi.
TIM1 e TIM8 supportano la generazione indipendente di richieste DMA.
Timer per uso generale (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Ci sono dieci timer sincronizzabili per uso generale integrati nei dispositivi STM32MP133C/F (vedere la Tabella 4 per le differenze). · TIM2, TIM3, TIM4, TIM5
TIM 2 e TIM 5 si basano su un contatore up/down a 32 bit con ricarica automatica e un prescaler a 16 bit, mentre TIM 3 e TIM 4 si basano su un contatore up/down a 16 bit con ricarica automatica e un prescaler a 16 bit. Tutti i timer dispongono di quattro canali indipendenti per la cattura di ingresso/confronto di uscita, PWM o uscita in modalità a singolo impulso. Questo consente di gestire fino a 16 canali di cattura di ingresso/confronto di uscita/PWM sui package più grandi. Questi timer per uso generico possono funzionare insieme, o con gli altri timer per uso generico e i timer a controllo avanzato TIM1 e TIM8, tramite la funzione di collegamento timer per la sincronizzazione o il concatenamento di eventi. Ognuno di questi timer per uso generico può essere utilizzato per generare uscite PWM. TIM 2, TIM 3, TIM 4 e TIM 5 dispongono tutti di generazione di richieste DMA indipendenti. Sono in grado di gestire segnali encoder in quadratura (incrementali) e uscite digitali da uno a quattro sensori a effetto Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Questi timer sono basati su un contatore a 16 bit con ricarica automatica e un prescaler a 16 bit. TIM13, TIM14, TIM16 e TIM17 dispongono di un canale indipendente, mentre TIM12 e TIM15 hanno due canali indipendenti per la cattura dell'ingresso/confronto dell'uscita, l'uscita in modalità PWM o a un impulso. Possono essere sincronizzati con i timer per uso generale TIM2, TIM3, TIM4, TIM5 o utilizzati come semplici basi dei tempi. Ciascuno di questi timer può essere definito (in ETZPC) come accessibile solo da software sicuro.
Timer di base (TIM6 e TIM7)
Questi timer vengono utilizzati principalmente come base temporale generica a 16 bit.
TIM6 e TIM7 supportano la generazione indipendente di richieste DMA.

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3.26.4
3.26.5 3.26.6

Timer a basso consumo (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Ogni timer a basso consumo ha un clock indipendente e funziona anche in modalità Stop se è sincronizzato da LSE, LSI o da un clock esterno. Un LPTIMx è in grado di riattivare il dispositivo dalla modalità Stop.
Questi timer a basso consumo supportano le seguenti funzionalità: · Contatore in avanti a 16 bit con registro di ricarica automatica a 16 bit · Registro di confronto a 16 bit · Uscita configurabile: impulso, PWM · Modalità continua/one-shot · Trigger di ingresso software/hardware selezionabile · Sorgente di clock selezionabile:
sorgente di clock interna: clock LSE, LSI, HSI o APB sorgente di clock esterna tramite ingresso LPTIM (funzionante anche senza clock interno
sorgente in esecuzione, utilizzata dall'applicazione del contatore di impulsi) · Filtro glitch digitale programmabile · Modalità encoder
LPTIM2 e LPTIM3 possono essere definiti (in ETZPC) come accessibili solo tramite software sicuro.
Organismi di controllo indipendenti (IWDG1, IWDG2)
Un watchdog indipendente si basa su un downcounter a 12 bit e un prescaler a 8 bit. È sincronizzato da un RC (LSI) interno indipendente a 32 kHz e, poiché opera indipendentemente dal clock principale, può operare in modalità Stop e Standby. L'IWDG può essere utilizzato come watchdog per resettare il dispositivo in caso di problemi. È configurabile tramite hardware o software tramite i byte opzionali.
IWDG1 può essere definito (in ETZPC) come accessibile solo tramite software sicuro.
Timer generici (Cortex-A7 CNT)
I timer generici Cortex-A7 integrati in Cortex-A7 sono alimentati dal valore proveniente dalla generazione della temporizzazione del sistema (STGEN).
Il processore Cortex-A7 fornisce i seguenti timer: · timer fisico per l'uso in modalità sicura e non sicura
I registri per il timer fisico sono archiviati per fornire copie sicure e non sicure. · timer virtuale per l'uso in modalità non sicure · timer fisico per l'uso in modalità hypervisor
I timer generici non sono periferiche mappate in memoria e sono quindi accessibili solo tramite istruzioni specifiche del coprocessore Cortex-A7 (cp15).

3.27

Generazione del timer di sistema (STGEN)
La generazione della temporizzazione del sistema (STGEN) genera un valore di conteggio del tempo che fornisce un valore coerente view di tempo per tutti i timer generici Cortex-A7.

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La generazione della temporizzazione del sistema ha le seguenti caratteristiche principali: · 64 bit di larghezza per evitare problemi di rollover · Inizia da zero o da un valore programmabile · Interfaccia di controllo APB (STGENC) che consente di salvare e ripristinare il timer
attraverso eventi di spegnimento · Interfaccia APB di sola lettura (STGENR) che consente la lettura del valore del timer da parte di non
software sicuro e strumenti di debug · Incremento del valore del timer che può essere interrotto durante il debug del sistema
STGENC può essere definito (in ETZPC) come accessibile solo tramite software sicuro.

3.28

Orologio in tempo reale (RTC)
L'RTC fornisce una riattivazione automatica per gestire tutte le modalità a basso consumo. L'RTC è un timer/contatore BCD indipendente e fornisce un orologio/calendario con interruzioni di allarme programmabili.
L'RTC include anche un flag di riattivazione periodica programmabile con capacità di interruzione.
Due registri a 32 bit contengono secondi, minuti, ore (nel formato 12 o 24 ore), giorno (giorno della settimana), data (giorno del mese), mese e anno, espressi in formato decimale codificato in binario (BCD). Anche il valore delle frazioni di secondo è disponibile in formato binario.
È supportata la modalità binaria per semplificare la gestione dei driver software.
Le compensazioni per i mesi di 28, 29 (anno bisestile), 30 e 31 giorni vengono eseguite automaticamente. È possibile anche la compensazione dell'ora legale.
I registri aggiuntivi a 32 bit contengono i sottosecondi, i secondi, i minuti, le ore, il giorno e la data degli allarmi programmabili.
È disponibile una funzione di calibrazione digitale per compensare qualsiasi deviazione nella precisione dell'oscillatore al cristallo.
Dopo il ripristino del dominio di backup, tutti i registri RTC sono protetti da possibili accessi in scrittura parassiti e protetti da un accesso protetto.
Finché il volume di fornituratage rimane nell'intervallo operativo, l'RTC non si ferma mai, indipendentemente dallo stato del dispositivo (modalità di esecuzione, modalità di basso consumo o in fase di reset).
Le caratteristiche principali dell'RTC sono le seguenti: · Calendario con frazioni di secondo, secondi, minuti, ore (formato 12 o 24), giorno (giorno di
settimana), data (giorno del mese), mese e anno · Compensazione dell'ora legale programmabile tramite software · Allarme programmabile con funzione di interruzione. L'allarme può essere attivato da qualsiasi
combinazione dei campi del calendario. · Unità di riattivazione automatica che genera un flag periodico che attiva una riattivazione automatica
interruzione · Rilevamento del clock di riferimento: è possibile utilizzare un secondo clock sorgente più preciso (50 o 60 Hz)
utilizzato per migliorare la precisione del calendario. · Sincronizzazione accurata con un orologio esterno utilizzando la funzione di spostamento inferiore al secondo · Circuito di calibrazione digitale (correzione periodica del contatore): precisione di 0.95 ppm, ottenuta in un
finestra di calibrazione di diversi secondi

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· Orarioamp funzione per il salvataggio degli eventi · Memorizzazione di SWKEY nei registri di backup RTC con accesso diretto al bus SAE (non
leggibili dalla CPU) · Interruzioni/eventi mascherabili:
Allarme A Allarme B Interruzione di riattivazione Timestamp · Supporto TrustZone: RTC completamente protetto Allarme A, allarme B, timer di riattivazione e timeramp individuale sicuro o non sicuro
configurazione Calibrazione RTC eseguita in configurazione sicura su non sicura

3.29

Tamper e registri di backup (TAMP)
32 registri di backup a 32 bit vengono conservati in tutte le modalità a basso consumo e anche in modalità VBAT. Possono essere utilizzati per memorizzare dati sensibili poiché il loro contenuto è protetto da almenoampcircuito di rilevamento er.
Sette tamppin di input e cinque tampsono disponibili pin di uscita er per anti-tamprilevamento er. Il t esternoampI pin possono essere configurati per il rilevamento dei bordi, dei bordi e del livello, del livello con filtraggio o per il rilevamento attivo.amper che aumenta il livello di sicurezza controllando automaticamente che il tampi pin non siano aperti o in cortocircuito esternamente.
TAMP caratteristiche principali · 32 registri di backup (TAMP_BKPxR) implementato nel dominio RTC che rimane
acceso da VBAT quando l'alimentazione VDD è spenta · 12 tamppin er disponibili (sette ingressi e cinque uscite) · Qualsiasi tampil rilevamento er può generare un timest RTCamp evento. · Qualsiasi tampIl rilevamento cancella i registri di backup. · Supporto TrustZone:
Tampconfigurazione sicura o non sicura Backup registra la configurazione in tre aree di dimensioni configurabili:
. un'area sicura di lettura/scrittura . un'area sicura di scrittura/non sicura di lettura . un'area non sicura di lettura/scrittura · Contatore monotono

3.30

Interfacce di circuiti interintegrati (I2C1, I2C2, I2C3, I2C4, I2C5)
I dispositivi integrano cinque interfacce I2C.
L'interfaccia bus I2C gestisce le comunicazioni tra l'STM32MP133C/F e il bus seriale I2C. Controlla tutte le sequenze, i protocolli, gli arbitraggi e le temporizzazioni specifiche del bus I2C.

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La periferica I2C supporta: · Compatibilità con le specifiche del bus I2C e la revisione 5 del manuale utente:
Modalità slave e master, capacità multimaster Modalità standard (Sm), con un bitrate fino a 100 kbit/s Modalità veloce (Fm), con un bitrate fino a 400 kbit/s Modalità veloce Plus (Fm+), con un bitrate fino a 1 Mbit/s e I/O di pilotaggio in uscita da 20 mA Modalità di indirizzamento a 7 e 10 bit, più indirizzi slave a 7 bit Tempi di configurazione e mantenimento programmabili Estensione del clock opzionale Compatibilità con la specifica del bus di gestione del sistema (SMBus) rev 2.0: generazione e verifica hardware PEC (controllo degli errori dei pacchetti) con ACK
Supporto del protocollo di risoluzione degli indirizzi (ARP) · Avviso SMBus · Compatibilità con la specifica del protocollo di gestione del sistema di alimentazione (PMBusTM) rev 1.1 · Clock indipendente: una scelta di sorgenti di clock indipendenti che consentono alla velocità di comunicazione I2C di essere indipendente dalla riprogrammazione PCLK · Riattivazione dalla modalità Stop in caso di corrispondenza dell'indirizzo · Filtri antirumore analogici e digitali programmabili · Buffer da 1 byte con capacità DMA
I2C3, I2C4 e I2C5 possono essere definiti (in ETZPC) come accessibili solo tramite software sicuro.

3.31

Ricevitore-trasmettitore asincrono sincrono universale (USART1, USART2, USART3, USART6 e UART4, UART5, UART7, UART8)
I dispositivi sono dotati di quattro ricevitori-trasmettitori sincroni universali integrati (USART1, USART2, USART3 e USART6) e quattro ricevitori-trasmettitori asincroni universali (UART4, UART5, UART7 e UART8). Fare riferimento alla tabella seguente per un riepilogo delle funzionalità di USARTx e UARTx.
Queste interfacce offrono comunicazione asincrona, supporto IrDA SIR ENDEC, modalità di comunicazione multiprocessore, modalità di comunicazione half-duplex a filo singolo e funzionalità LIN master/slave. Forniscono la gestione hardware dei segnali CTS e RTS e l'abilitazione del driver RS485. Sono in grado di comunicare a velocità fino a 13 Mbit/s.
USART1, USART2, USART3 e USART6 offrono anche la modalità Smartcard (conforme a ISO 7816) e capacità di comunicazione di tipo SPI.
Tutti gli USART hanno un dominio di clock indipendente dal clock della CPU, consentendo all'USARTx di riattivare l'STM32MP133C/F dalla modalità Stop utilizzando velocità in baud fino a 200 Kbaud. Gli eventi di riattivazione dalla modalità Stop sono programmabili e possono essere:
· rilevamento del bit di avvio
· qualsiasi frame di dati ricevuto
· un frame di dati programmato specifico

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Tutte le interfacce USART possono essere servite dal controller DMA.

Tabella 5. Caratteristiche USART/UART

Modalità/caratteristiche USART (1)

USART1/2/3/6

UART4/5/7/8

Controllo del flusso hardware per modem

Comunicazione continua tramite DMA

Comunicazione multiprocessore

Modalità SPI sincrona (master/slave)

–

Modalità smartcard

–

Blocco ENDEC IrDA SIR per comunicazione half-duplex a filo singolo

Modalità LIN

Dominio a doppio clock e riattivazione dalla modalità a basso consumo

Timeout del ricevitore interrompe la comunicazione Modbus

Rilevamento automatico della velocità di trasmissione

Abilita conducente

Lunghezza dei dati USART

7, 8 e 9 bit

1. X = supportato.

USART1 e USART2 possono essere definiti (in ETZPC) come accessibili solo tramite software sicuro.

3.32

Interfacce periferiche seriali (SPI1, SPI2, SPI3, SPI4, SPI5) interfacce audio integrate (I2S1, I2S2, I2S3, I2S4)
I dispositivi sono dotati di un massimo di cinque SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 e SPI5) che consentono comunicazioni fino a 50 Mbit/s in modalità master e slave, half-duplex, full-duplex e simplex. Il prescaler a 3 bit fornisce otto frequenze in modalità master e il frame è configurabile da 4 a 16 bit. Tutte le interfacce SPI supportano la modalità a impulsi NSS, la modalità TI, il calcolo CRC hardware e la moltiplicazione di FIFO Rx e Tx embedded a 8 bit con funzionalità DMA.
I2S1, I2S2, I2S3 e I2S4 sono multiplexati con SPI1, SPI2, SPI3 e SPI4. Possono essere utilizzati in modalità master o slave, in modalità di comunicazione full-duplex e half-duplex e possono essere configurati per funzionare con una risoluzione a 16 o 32 bit come canale di ingresso o di uscita. AudioampSono supportate frequenze di trasmissione da 8 kHz a 192 kHz. Tutte le interfacce I2S supportano la moltiplicazione di FIFO Rx e Tx embedded a 8 bit con funzionalità DMA.
SPI4 e SPI5 possono essere definiti (in ETZPC) come accessibili solo tramite software sicuro.

3.33

Interfacce audio seriali (SAI1, SAI2)
I dispositivi incorporano due SAI che consentono la progettazione di molti protocolli audio stereo o mono

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come I²S, LSB o MSB giustificato, PCM/DSP, TDM o AC'2. Un'uscita SPDIF è disponibile quando il blocco audio è configurato come trasmettitore. Per garantire questo livello di flessibilità e riconfigurabilità, ogni SAI contiene due sottoblocchi audio indipendenti. Ogni blocco ha il proprio generatore di clock e un controller di linea I/O. Audio sampSono supportate frequenze di campionamento fino a 192 kHz. Inoltre, è possibile gestire fino a otto microfoni grazie a un'interfaccia PDM integrata. Il SAI può funzionare in configurazione master o slave. I sottoblocchi audio possono essere sia ricevitori che trasmettitori e possono funzionare in modo sincrono o asincrono (l'uno rispetto all'altro). Il SAI può essere collegato ad altri SAI per funzionare in modo sincrono.

3.34

Interfaccia del ricevitore SPDIF (SPDIFRX)
SPDIFRX è progettato per ricevere un flusso S/PDIF conforme agli standard IEC-60958 e IEC-61937. Questi standard supportano flussi stereo semplici fino a sample rate e suono surround multicanale compresso, come quelli definiti da Dolby o DTS (fino a 5.1).
Le caratteristiche principali di SPDIFRX sono le seguenti: · Fino a quattro ingressi disponibili · Rilevamento automatico della velocità di simbolo · Velocità di simbolo massima: 12.288 MHz · Flusso stereo da 32 a 192 kHz supportato · Supporto di audio IEC-60958 e IEC-61937, applicazioni consumer · Gestione dei bit di parità · Comunicazione tramite DMA per audioamples · Comunicazione tramite DMA per il controllo e le informazioni sul canale utente · Capacità di interruzione
Il ricevitore SPDIFRX fornisce tutte le funzionalità necessarie per rilevare la velocità di simbolo e decodificare il flusso di dati in ingresso. L'utente può selezionare l'ingresso SPDIF desiderato e, quando è disponibile un segnale valido, il ricevitore SPDIFRX reimposta.ampIl decodificatore SPDIFRX elabora il segnale in ingresso, decodifica il flusso Manchester e riconosce frame, sottoframe ed elementi di blocco. SPDIFRX invia alla CPU i dati decodificati e i relativi flag di stato.
L'SPDIFRX offre anche un segnale denominato spdif_frame_sync, che commuta alla frequenza del sottoframe S/PDIF utilizzata per calcolare l'esatto sampvelocità per gli algoritmi di deriva del clock.

3.35

Interfacce MultiMediaCard di input/output digitale sicuro (SDMMC1, SDMMC2)
Due interfacce MultiMediaCard di input/output digitale sicuro (SDMMC) forniscono un'interfaccia tra il bus AHB e le schede di memoria SD, le schede SDIO e i dispositivi MMC.
Le funzionalità SDMMC includono quanto segue: · Conformità con la specifica del sistema Embedded MultiMediaCard versione 5.1
Supporto della scheda per tre diverse modalità di bus dati: 1 bit (predefinito), 4 bit e 8 bit

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(Velocità HS200 SDMMC_CK limitata alla massima velocità I/O consentita) (HS400 non è supportato)
· Piena compatibilità con le versioni precedenti di MultiMediaCard (compatibilità con le versioni precedenti)
· Piena conformità con le specifiche della scheda di memoria SD versione 4.1 (velocità SDR104 SDMMC_CK limitata alla massima velocità I/O consentita, modalità SPI e modalità UHS-II non supportate)
· Piena conformità con le specifiche della scheda SDIO versione 4.0 Supporto della scheda per due diverse modalità di bus dati: 1 bit (predefinita) e 4 bit (velocità SDR104 SDMMC_CK limitata alla massima velocità I/O consentita, modalità SPI e modalità UHS-II non supportate)
· Trasferimento dati fino a 208 Mbyte/s per la modalità a 8 bit (a seconda della velocità I/O massima consentita)
· I segnali di abilitazione dei dati e dei comandi in uscita consentono di controllare i driver bidirezionali esterni
· Controller DMA dedicato incorporato nell'interfaccia host SDMMC, che consente trasferimenti ad alta velocità tra l'interfaccia e la SRAM
· Supporto per liste collegate IDMA
· Alimentatori dedicati, VDDSD1 e VDDSD2 rispettivamente per SDMMC1 e SDMMC2, eliminando la necessità di inserire il level-shifter sull'interfaccia della scheda SD in modalità UHS-I
Solo alcuni GPIO per SDMMC1 e SDMMC2 sono disponibili su un pin di alimentazione dedicato VDDSD1 o VDDSD2. Questi fanno parte dei GPIO di avvio predefiniti per SDMMC1 e SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Sono identificabili nella tabella delle funzioni alternative tramite segnali con suffisso "_VSD1" o "_VSD2".
Ogni SDMMC è accoppiato con un blocco di ritardo (DLYBSD) che consente il supporto di una frequenza dati esterna superiore a 100 MHz.
Entrambe le interfacce SDMMC dispongono di porte di configurazione protette.

3.36

Rete di controllo dell'area (FDCAN1, FDCAN2)
Il sottosistema CAN (Controller Area Network) è costituito da due moduli CAN, una memoria RAM condivisa per i messaggi e un'unità di calibrazione dell'orologio.
Entrambi i moduli CAN (FDCAN1 e FDCAN2) sono conformi alla norma ISO 11898-1 (specifica del protocollo CAN versione 2.0 parte A, B) e alla specifica del protocollo CAN FD versione 1.0.
Una memoria RAM per i messaggi da 10 kbyte implementa filtri, FIFO di ricezione, buffer di ricezione, FIFO di eventi di trasmissione e buffer di trasmissione (oltre ai trigger per TTCAN). Questa RAM per i messaggi è condivisa tra i due moduli FDCAN1 e FDCAN2.
L'unità di calibrazione dell'orologio comune è opzionale. Può essere utilizzata per generare un orologio calibrato per FDCAN1 e FDCAN2 dall'oscillatore RC interno dell'HSI e dal PLL, valutando i messaggi CAN ricevuti da FDCAN1.

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3.37

Host ad alta velocità su bus seriale universale (USBH)
I dispositivi integrano un host USB ad alta velocità (fino a 480 Mbit/s) con due porte fisiche. USBH supporta sia operazioni a bassa velocità (OHCI) che ad alta velocità (EHCI), indipendentemente su ciascuna porta. Integra due transceiver che possono essere utilizzati per operazioni a bassa velocità (1.2 Mbit/s), a velocità massima (12 Mbit/s) o ad alta velocità (480 Mbit/s). Il secondo transceiver ad alta velocità è condiviso con l'OTG ad alta velocità.
L'USBH è conforme alle specifiche USB 2.0. I controller USBH richiedono clock dedicati, generati da un PLL all'interno del PHY USB ad alta velocità.

3.38

USB ad alta velocità (OTG) in movimento
I dispositivi integrano un dispositivo/host/periferica OTG USB ad alta velocità (fino a 480 Mbit/s). L'OTG supporta sia operazioni a piena velocità che ad alta velocità. Il trasmettitore/ricevitore per il funzionamento ad alta velocità (480 Mbit/s) è condiviso con la seconda porta host USB.
L'USB OTG HS è conforme alle specifiche USB 2.0 e OTG 2.0. Dispone di impostazioni endpoint configurabili via software e supporta le funzioni di sospensione/ripristino. I controller USB OTG richiedono un clock dedicato a 48 MHz, generato da un PLL all'interno dell'RCC o del PHY USB ad alta velocità.
Le caratteristiche principali di USB OTG HS sono elencate di seguito: · Dimensione FIFO Rx e Tx combinata di 4 Kbyte con dimensionamento FIFO dinamico · Supporto SRP (protocollo di richiesta di sessione) e HNP (protocollo di negoziazione host) · Otto endpoint bidirezionali · 16 canali host con supporto OUT periodico · Software configurabile per le modalità operative OTG1.3 e OTG2.0 · Supporto USB 2.0 LPM (gestione dell'alimentazione del collegamento) · Supporto della revisione 1.2 delle specifiche di ricarica della batteria · Supporto HS OTG PHY · DMA USB interno · HNP/SNP/IP interno (nessuna necessità di resistore esterno) · Per le modalità OTG/Host, è necessario un interruttore di alimentazione nel caso in cui i dispositivi alimentati dal bus siano
collegato.
La porta di configurazione USB OTG può essere protetta.

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3.39

Interfacce MAC Gigabit Ethernet (ETH1, ETH2)
I dispositivi forniscono due controller di accesso ai media gigabit (GMAC) conformi allo standard IEEE-802.3-2002 per le comunicazioni LAN Ethernet tramite un'interfaccia indipendente dal mezzo (MII) standard del settore, un'interfaccia indipendente dal mezzo ridotta (RMII) o un'interfaccia indipendente dal mezzo gigabit ridotta (RGMII).
I dispositivi richiedono un dispositivo di interfaccia fisica (PHY) esterno per connettersi al bus LAN fisico (doppino intrecciato, fibra ottica, ecc.). Il PHY è collegato alla porta del dispositivo utilizzando 17 segnali per MII, 7 segnali per RMII o 13 segnali per RGMII e può essere sincronizzato utilizzando la frequenza di 25 MHz (MII, RMII, RGMII) o 125 MHz (RGMII) proveniente dall'STM32MP133C/F o dal PHY.
I dispositivi includono le seguenti caratteristiche: · Modalità operative e interfacce PHY
Velocità di trasferimento dati di 10, 100 e 1000 Mbit/s Supporto di operazioni full-duplex e half-duplex Interfacce PHY MII, RMII e RGMII · Controllo di elaborazione Filtraggio pacchetti multistrato: filtraggio MAC su sorgente (SA) e destinazione (DA)
indirizzo con filtro perfetto e hash, VLAN tag-filtraggio basato su filtro perfetto e hash, filtraggio di livello 3 su indirizzo IP sorgente (SA) o destinazione (DA), filtraggio di livello 4 su porta sorgente (SP) o destinazione (DP) Elaborazione doppia VLAN: inserimento di un massimo di due VLAN tags nel percorso di trasmissione, tag filtraggio nel percorso di ricezione Supporto IEEE 1588-2008/PTPv2 Supporta statistiche di rete con contatori RMON/MIB (RFC2819/RFC2665) · Elaborazione dell'offload hardware Inserimento o eliminazione dei dati di preambolo e inizio frame (SFD) Motore di offload del checksum di integrità per l'intestazione IP e il payload TCP/UDP/ICMP: calcolo e inserimento del checksum di trasmissione, calcolo e confronto del checksum di ricezione Risposta automatica alla richiesta ARP con l'indirizzo MAC del dispositivo Segmentazione TCP: suddivisione automatica di un pacchetto TCP di trasmissione di grandi dimensioni in più pacchetti più piccoli · Modalità a basso consumo Ethernet a risparmio energetico (standard IEEE 802.3az-2010) Rilevamento di pacchetti di riattivazione remota e AMD Magic PacketTM
Sia ETH1 che ETH2 possono essere programmati come sicuri. In questo caso, le transazioni sull'interfaccia AXI sono sicure e i registri di configurazione possono essere modificati solo tramite accessi sicuri.

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3.40

Infrastruttura di debug
I dispositivi offrono le seguenti funzionalità di debug e traccia per supportare lo sviluppo del software e l'integrazione del sistema: · Debug dei punti di interruzione · Tracciamento dell'esecuzione del codice · Strumentazione software · JTAG Porta di debug · Porta di debug seriale · Input e output del trigger · Porta di traccia · Componenti di debug e tracciamento Arm CoreSight
Il debug può essere controllato tramite un JTAG/serial-wire Porta di accesso al debug, utilizzando strumenti di debug standard del settore.
Una porta di tracciamento consente di acquisire dati a scopo di registrazione e analisi.
L'accesso di debug alle aree protette è abilitato dai segnali di autenticazione nel BSEC.

48/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descrizione dei pin e funzioni alternative

Figura 5. Ballout LFBGA32 STM133MP289C/F

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

Modello PH9

Modello PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

PD3

PF5

PD14

PE12

PE1

PE9

Modello PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

PB6

Modello PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

Modello PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

PG10

PG5

PG8

Modello PH2

Modello PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

Modello PH11

PI3

Modello PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_RASN

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

PC14OSC32_IN

PC15OSC32_
FUORI

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

PE2

PF4

Modello PH6

PI0

PG3

VDD

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

PG2

Modello PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

Modello PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

Modello PH4

DDR_ DQ15

DDR_ DQ14

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

La figura sopra mostra la parte superiore del pacchetto view.

DS13875 Rev. 5

49/219
97

Pinout, descrizione dei pin e funzioni alternative

STM32MP133C/F

Figura 6. Ballout TFBGA32 STM133MP289C/F

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

PE12

PD8

PE0

PD5

PD9

Modello PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

Modello PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

Modello PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

Modello PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

Modello PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

PD11

Modello PH2

PB6

PB8

PG9

PD3

Modello PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

Modello PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

Modello PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_RASN

DDR_A10

VSS

DDR_ CASN

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

PF6

VSS

Modello PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

Modello PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

PC14OSC32_IN

PC15OSC32_
FUORI

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

PE2

Modello PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_USBHS

USB_DP1

Modello PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

La figura sopra mostra la parte superiore del pacchetto view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descrizione dei pin e funzioni alternative

Figura 7. Ballout TFBGA32 STM133MP320C/F
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

VSS

PA9

PE13PE12

PD12

PG0

PE15

PG7

Modello PH13

PF3

PB9

PF0

CP10 PC12

PC9

VSS

PD0

PE11

PF5

PA15

PD8

PE0

PE9

Modello PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

Modello PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

PB8

PD6

Modello PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

Modello PH2

Modello PH8

VSS

CPU VDD

PE1

PD15

CPU VDD

VSS

VDD

PB10

Modello PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

PF8

PG9

PD11 PA12

VSS

DDR_ DQ7

Memoria DDR_A5

VSS

PF6

PG10

PG5

CPU VDD

PE4

PF10 PG15

PG8

Modello PH7

PD13

PB2

PF9

CPU VDD

VSS

VDD

CPU VDD

VDD CORE

VSS

VDD

VSS

VDDQ_ DDR

VSS

VDD

VSS

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR

Memoria DDR_A13

Memoria DDR_A2

Memoria DDR_A9

DDR_ RESET
N

DDR_ BA2

Memoria DDR_A3

Memoria DDR_A0

Memoria DDR_A7

DDR_ BA0

DDR_ CSN

DDR_ODT

VSS_PLL

VDD_PLL

Modello PH11

CPU VDD

PC15-

VBAT OSC32 PI3

VSS

_FUORI

PC14-

VSS OSC32 PC13

_IN

VDD

PE2

PF4

Modello PH6

PI2

CPU VDD
VDD CORE
VSS
VDD

VSS

VDD CORE

VSS

VDD CORE

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD CORE

VDDQ_ DDR

DDR_ WEN

DDR_RASN

VSS

Memoria DDR_A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

Memoria DDR_A12

DDR_ CLKP

Memoria DDR_A15

Memoria DDR_A11

Memoria DDR_A14

DDR_ CKE

Memoria DDR_A1

PA8

PF7

PI1

PI0

VSS

DDR_ DTO1

DDR_ATO

Memoria DDR_A8

DDR_ BA1

PG1

PG11

Modello PH3

VDD

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VSS

VDDQ_ DDR

Memoria DDR_A4

DDR_ZQ

Memoria DDR_A6

VSS

PE6

PH0OSC_IN

PA13

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

PH1OSC_ FUORI

VSS_ANA

VSS

VDD

VDDAVSSA

PA6

VSS

VDD CORE

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ON

DDR_ DQ13

DDR_ DQ9

PD7

VDD_ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

Potenza_

PG3

CPU PG12_ PF13

PC0

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPASS S_REG
1V8

Modello PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

Modello PH4

DDR_ DQ15

DDR_ DQ14

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ATTIVO

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

La figura sopra mostra la parte superiore del pacchetto view.

MSv65068V5

DS13875 Rev. 5

51/219
97

Pinout, descrizione dei pin e funzioni alternative

STM32MP133C/F

Tabella 6. Legenda / abbreviazioni utilizzate nella tabella di pinout

Nome

Abbreviazione

Definizione

Nome del pin Tipo di pin
Struttura I / O
Note Funzioni alternative Funzioni aggiuntive

Se non diversamente specificato, la funzione del pin durante e dopo il reset è la stessa del nome effettivo del pin

Spina di alimentazione

Ingresso solo pin

Uscita solo pin

Entrata/uscita

Pin di ingresso/uscita

Pin di livello analogico o speciale

FT(U/D/PD) I/O tollerante a 5 V (con pull-up / pull-down fisso / pull-down programmabile)

DDR

1.5 V, 1.35 V o 1.2 VI/O per interfaccia DDR3, DDR3L, LPDDR2/LPDDR3

Segnale analogico

RST

Pin di reset con resistenza di pull-up debole

_f(1) _a(2) _u(3) _h(4)

Opzione per I/O FT Opzione I2C FM+ Opzione analogica (fornita da VDDA per la parte analogica dell'I/O) Opzione USB (fornita da VDD3V3_USBxx per la parte USB dell'I/O) Uscita ad alta velocità per 1.8 V tip. VDD (per SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Opzione ad altissima velocità per VDD tipico da 1.8 V (per ETH, SPI, SDMMC, QUADSPI, TRACE)

A meno che non sia diversamente specificato da una nota, tutti gli I/O vengono impostati come ingressi flottanti durante e dopo il reset

Funzioni selezionate tramite i registri GPIOx_AFR

Funzioni selezionate/abilitate direttamente tramite registri periferici

1. Le strutture I/O correlate nella Tabella 7 sono: FT_f, FT_fh, FT_fvh 2. Le strutture I/O correlate nella Tabella 7 sono: FT_a, FT_ha, FT_vha 3. Le strutture I/O correlate nella Tabella 7 sono: FT_u 4. Le strutture I/O correlate nella Tabella 7 sono: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Le strutture I/O correlate nella Tabella 7 sono: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev. 5

STM32MP133C/F

Pinout, descrizione dei pin e funzioni alternative

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS-VDD

–

PE11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE14

I/O FT_h

VDDCPU

–

PD0

I/O FT

Modello PH12

I/O FT_fh

PB6

I/O FT_h

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(avvio)

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(avvio)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(avvio)/FMC_AD11

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(avvio)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev. 5

53/219
97

Pinout, descrizione dei pin e funzioni alternative

STM32MP133C/F

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_h

–

I/O FT_h

–

I/O FT_h

I/O FT_f

I/O FT_h

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (avvio)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(avvio)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(avvio),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(avvio)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(avvio)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(avvio)

–

–
–
WKUP1
–

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DS13875 Rev. 5

STM32MP133C/F

Pinout, descrizione dei pin e funzioni alternative

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSS

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS-VDD

–

PF9

I/O FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1 (avvio),

FMC_NE3

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(avvio)

–

TIM16_CH1, SPI5_NSS,

UART7_RX(avvio),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_IT

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(avvio),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev. 5

55/219
97

Pinout, descrizione dei pin e funzioni alternative

STM32MP133C/F

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
Modello PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

–

I/O FT_h

–

I/O FT_fh

I/O FT_h

–

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(avvio),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADspi_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

RIF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

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DS13875 Rev. 5

STM32MP133C/F

Pinout, descrizione dei pin e funzioni alternative

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

–

J2 J5 L2

VBAT

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ USCITA1

K2M2

PC15OSC32_OUT

Entrata/uscita

(1)

–

OSC32_OUT

F15 N2 U16

VSS

–

K1 M1 M2

PC14OSC32_IN

Entrata/uscita

(1)

–

OSC32_IN

G7 E3 V16

VSS

–

H9 K6 N15 VDDCORE S

–

M10 M4 N9

VDD

–

G8 E6 W16

VSS

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

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57/219
97

Pinout, descrizione dei pin e funzioni alternative

STM32MP133C/F

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

Modello PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

VDD

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

Modello PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

TIM17_CH1, UART7_TX (avvio),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

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STM32MP133C/F

Pinout, descrizione dei pin e funzioni alternative

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

–

G10 E8 T1

VSS

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

RIF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_IT

–
–
–
BOOTFAILN –
–

DS13875 Rev. 5

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97

Pinout, descrizione dei pin e funzioni alternative

STM32MP133C/F

Numero PIN

Tabella 7. Definizioni delle sfere STM32MP133C/F (continua)

Funzioni della palla

Nome pin (funzione dopo
Ripristina)

Funzioni alternative

Funzioni aggiuntive

LFBGA289 TFBGA289 TFBGA320
Struttura I/O di tipo pin
Appunti

P4 U4

PF14(JTCK/SW CLK)

Entrata/uscita

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

–

I/O FT_a

I/O FT_a I/O FT_a

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
RIF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

–

VDDA

–

VREF-

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

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DS13875 Rev. 5

STM3

Documenti / Risorse

STMicroelectronics STM32MP133C F Processore Arm Cortex-A32 da 7 GHz a 1 bit [pdf] Guida utente
Processore Arm Cortex-A32 da 133 GHz a 32 bit STM7MP1C F, Processore Arm Cortex-A32 da 133 GHz a 32 bit STM7MP1C, F Processore Arm Cortex-A7 da 1 GHz a 1 bit, Processore Arm Cortex-AXNUMX da XNUMX GHz, XNUMX GHz, MPU

Riferimenti

Manuale d'uso

STMicroelectronics STM32MP133C F Processore Arm Cortex-A32 da 7 GHz a 1 bit

Specifiche

Sottosistema Arm Cortex-A7

Ricordi

Controllore DDR

Domande frequenti

Documenti / Risorse

Riferimenti

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