STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU

Mga pagtutukoy

• Core: Arm Cortex-A7
• Mga alaala: Panlabas na SDRAM, Naka-embed na SRAM
• Data Bus: 16-bit na parallel interface
• Seguridad/Kaligtasan: I-reset at Pamamahala ng Power, LPLV-Stop2, Standby
• Package: LFBGA, TFBGA na may min pitch na 0.5 mm
• Pamamahala ng Orasan
• Pangkalahatang Layunin na Input/Output
• Interconnect Matrix
• 4 na Kontroler ng DMA
• Mga Peripheral ng Komunikasyon: Hanggang 29
• Mga Analog na Peripheral: 6
• Mga Timer: Hanggang 24, Watchdogs: 2
• Pagpapabilis ng Hardware
• Debug Mode
• Mga piyus: 3072-bit kasama ang natatanging ID at HUK para sa AES 256 key
• Sumusunod sa ECOPACK2

Arm Cortex-A7 Subsystem

Ang Arm Cortex-A7 subsystem ng STM32MP133C/F ay nagbibigay ng…

Mga alaala

Kasama sa device ang External SDRAM at Embedded SRAM para sa pag-iimbak ng data...

Controller ng DDR

Ang controller ng DDR3/DDR3L/LPDDR2/LPDDR3 ay namamahala sa memory access…

Pamamahala ng Power Supply
Tinitiyak ng scheme at superbisor ng power supply ang matatag na paghahatid ng kuryente…

Pamamahala ng Orasan
Pinangangasiwaan ng RCC ang pamamahagi at mga pagsasaayos ng orasan...

General-purpose Input/Outputs (GPIOs)
Ang mga GPIO ay nagbibigay ng mga kakayahan sa interface para sa mga panlabas na device...

TrustZone Protection Controller
Pinapahusay ng ETZPC ang seguridad ng system sa pamamagitan ng pamamahala ng mga karapatan sa pag-access…

Bus-Interconnect Matrix
Pinapadali ng matrix ang paglipat ng data sa pagitan ng iba't ibang mga module…

Mga FAQ

Q: Ano ang maximum na bilang ng mga peripheral ng komunikasyon na sinusuportahan?
A: Sinusuportahan ng STM32MP133C/F ang hanggang 29 na mga peripheral ng komunikasyon.

Q: Ilang analog peripheral ang available?
A: Nag-aalok ang device ng 6 na analog peripheral para sa iba't ibang analog function.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 hanggang 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timer, audio, crypto at adv. seguridad
Datasheet – data ng produksyon

Mga tampok
May kasamang ST state-of-the-art na patented na teknolohiya
Core
· 32-bit Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte unified level 2 cache Arm® NEONTM at Arm® TrustZone®

Mga alaala
· Panlabas na memorya ng DDR hanggang 1 Gbyte hanggang LPDDR2/LPDDR3-1066 16-bit hanggang DDR3/DDR3L-1066 16-bit
· 168 Kbytes ng panloob na SRAM: 128 Kbytes ng AXI SYSRAM + 32 Kbytes ng AHB SRAM at 8 Kbytes ng SRAM sa Backup na domain
· Dual Quad-SPI memory interface · Flexible external memory controller na may hanggang sa
16-bit na data bus: parallel interface para ikonekta ang mga external na IC at SLC NAND memory na may hanggang 8-bit na ECC
Seguridad/kaligtasan
· Secure na boot, TrustZone® peripheral, 12 xtamper pin kasama ang 5 x active tampers
· Temperatura, voltage, dalas at 32 kHz na pagsubaybay
I-reset at pamamahala ng kapangyarihan
· 1.71 V hanggang 3.6 VI/Os supply (5 V-tolerant I/Os) · POR, PDR, PVD at BOR · On-chip LDOs (USB 1.8 V, 1.1 V) · Backup regulator (~0.9 V) · Internal temperature sensors · Low-power modes: Sleep, Stop, LPLV-Stop
LPLV-Stop2 at Standby

LFBGA

TFBGA

LFBGA289 (14 × 14mm) Pitch 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
min pitch 0.5 mm

· DDR retention sa Standby mode · Mga kontrol para sa PMIC companion chip

Pamamahala sa orasan
· Mga panloob na oscillator: 64 MHz HSI oscillator, 4 MHz CSI oscillator, 32 kHz LSI oscillator
· Mga panlabas na oscillator: 8-48 MHz HSE oscillator, 32.768 kHz LSE oscillator
· 4 × PLL na may fractional mode

Pangkalahatang layuning input/output
· Hanggang sa 135 secure na I/O port na may kakayahan sa interrupt
· Hanggang 6 na paggising

Interconnect matrix
· 2 bus matrice 64-bit Arm® AMBA® AXI interconnect, hanggang 266 MHz 32-bit Arm® AMBA® AHB interconnect, hanggang 209 MHz

4 DMA controllers upang i-unload ang CPU
· 56 pisikal na channel sa kabuuan
· 1 x high-speed general-purpose master direct memory access controller (MDMA)
· 3 × dual-port DMA na may FIFO at humiling ng mga kakayahan ng router para sa pinakamainam na pamamahala ng peripheral

Setyembre 2024
Ito ay impormasyon sa isang produkto sa buong produksyon.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Hanggang sa 29 mga peripheral ng komunikasyon
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816 interface, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, kasama ang 4 na may full-duplex
Katumpakan ng klase ng audio ng I2S sa pamamagitan ng panloob na audio PLL o panlabas na orasan)(+2 QUADSPI + 4 na may USART) · 2 × SAI (stereo audio: I2S, PDM, SPDIF Tx) · SPDIF Rx na may 4 na input · 2 × SDMMC hanggang 8 bits (SD/e·MMCTM/SDIO) × 2 protocol na sumusuporta sa CDIO. high-speed Host o 2 × USB 2.0 high-speed Host

+ 1 × USB 2.0 high-speed OTG nang sabay-sabay · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 analog na peripheral
· 2 × ADC na may 12-bit na max. resolution hanggang 5 Msps
· 1 x sensor ng temperatura · 1 x digital na filter para sa sigma-delta modulator
(DFSDM) na may 4 na channel at 2 filter · Panloob o panlabas na ADC reference na VREF+
Hanggang 24 timer at 2 watchdog
· 2 × 32-bit timer na may hanggang 4 na IC/OC/PWM o pulse counter at quadrature (incremental) encoder input
· 2 × 16-bit advanced timers · 10 × 16-bit general-purpose timers (kabilang ang
2 pangunahing timer na walang PWM) · 5 × 16-bit na low-power timer · Secure na RTC na may sub-second na katumpakan at
kalendaryo ng hardware · 4 na Cortex®-A7 system timer (secure,
hindi secure, virtual, hypervisor) · 2 × independiyenteng watchdog
Pagpapabilis ng hardware
· AES 128, 192, 256 DES/TDES

2 (independent, independent secure) 5 (2 securable) 4 5 (3 securable)
4 + 4 (kabilang ang 2 secure na USART), ang ilan ay maaaring isang boot source
2 (hanggang 4 na audio channel), na may I2S master/slave, PCM input, SPDIF-TX 2 port
Naka-embed na HSPHY na may BCD Naka-embed na HS PHY na may BCD (securable), maaaring maging boot source
2 × HS na ibinahagi sa pagitan ng Host at OTG 4 na mga input

2 (1 × TTCAN), clock calibration, 10 Kbyte shared buffer 2 (8 + 8 bits) (securable), e·MMC o SD ay maaaring maging boot source 2 opsyonal na independyenteng power supply para sa mga interface ng SD card
1 (dual-quad) (securable), maaaring maging boot source

–
–
Boot
–
Boot
Boot Boot
(1)

Parallel address/data 8/16-bit FMC Parallel AD-mux 8/16-bit
NAND 8/16-bit 10/100M/Gigabit Ethernet DMA Cryptography
Hash True random number generator Fuse (isang beses na programmable)

4 × CS, hanggang 4 × 64 Mbyte
Oo, ang 2× CS, SLC, BCH4/8, ay maaaring maging boot source 2 x (MII, RMI, RGMII) na may PTP at EEE (securable)
3 instance (1 secure), 33-channel na MDMA PKA (na may proteksyon ng DPA), DES, TDES, AES (na may proteksyon ng DPA)
(lahat ay secure) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(securable) True-RNG (securable) 3072 effective bits (secure, 1280 bits available para sa user)

–
Boot –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Paglalarawan

Talahanayan 1. STM32MP133C/F na mga feature at peripheral count (ipinagpapatuloy)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Miscellaneous

Mga tampok

LFBGA289

TFBGA289

TFBGA320

Mga GPIO na may interrupt (kabuuang bilang)

135(2)

Mga Securable na GPIOs Wakeup pin

Lahat
6

Tampay mga pin (aktibong tampeh)

12 (5)

DFSDM Hanggang 12-bit na naka-synchronize na ADC

4 na input channel na may 2 filter

–

2(3) (hanggang 5 Msps sa 12-bit bawat isa) (secure)

ADC1: 19 na channel kasama ang 1x internal, 18 channel na available para sa

12-bit ADC channel sa kabuuan(4)

user kasama ang 8x differential

–

ADC2: 18 na channel kasama ang 6x internal, 12 channel na available para sa

user kasama ang 6x differential

Panloob na ADC VREF VREF+ input pin

1.65 V, 1.8 V, 2.048 V, 2.5 V o VREF+ input –
Oo

1. Maaaring mag-boot ang QUADSPI mula sa mga nakalaang GPIO o gamit ang ilang FMC Nand8 boot GPIO (PD4, PD1, PD5, PE9, PD11, PD15 (tingnan ang Talahanayan 7: STM32MP133C/F na mga kahulugan ng bola).
2. Kasama sa kabuuang bilang ng GPIO ang apat na JTAG Mga GPIO at tatlong BOOT GPIO na may limitadong paggamit (maaaring sumalungat sa koneksyon sa panlabas na device sa panahon ng boundary scan o boot).
3. Kapag ang parehong ADC ay ginamit, ang kernel clock ay dapat na pareho para sa parehong ADC at ang naka-embed na ADC prescaler ay hindi magagamit.
4. Bilang karagdagan, mayroon ding mga panloob na channel: – ADC1 internal channel: VREFINT – ADC2 internal channels: temperatura, internal voltage reference, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Paglalarawan 18/219

STM32MP133C/F

Larawan 1. STM32MP133C/F block diagram

Mga supply ng IC

@VDDA

HSI

AXIM: Arm 64-bit AXI interconnect (266 MHz) T

@VDDCPU

GIC

T

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32K D$

32K I$

CNT (timer) T

ETM

T

2561K2B8LK2B$L+2$SCU T
async

128 bits

TT

CSI

LSI

Debug timesamp

generator TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000(walang GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

async

T

CRYP

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (dalawahan) T

37

16b

FMC

T

CRC

T

DLYBSD1

(SDMMC1 DLY na kontrol)

T

DLYBSD2

(SDMMC2 DLY na kontrol)

T

DLYBQS

(QUADSPI DLY control)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS Host)

PLUSB

FIFO

T

PKA

FIFO

T MDMA 32 channel

AXIMC TT

17 16b Trace port

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

Mga OTP Fuse

@VDDA

2

RTC / AWU

T

12

TAMP / Mga backup na reg T

@VBAT

2

LSE (32kHz XTAL)

T

System timing STGENC

henerasyon

STGENR

USBPHYC
(USB 2 x PHY control)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Mga pin ng BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4ch DFSDM

Buffer 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100MHz)

APB3 (100 MHz)

APB4

async AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 stream
DMAMUX1
DMA2
8 stream

DMAMUX2

DMA3
8 stream

T

PMB (monitor ng proseso)
DTS (digital temp. sensor)

Voltage regulators

@VDDA

Pangangasiwa ng suplay

FIFO

FIFO

FIFO

2×2 Matrix
AHB2APB

64 bits AXI

64bits AXI master

32 bits AHB 32 bits AHB master

32 bits APB

T TrustZone proteksyon sa seguridad

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-bit multi-AHB bus matrix (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16ext

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Smartcard IrDA

5

T

USART2

Smartcard IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filter Filter Filter

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Smartcard IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filter ng Filter

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Smartcard IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Pagganap sa paglipasview

Pagganap sa paglipasview

3.1
3.1.1
3.1.2

Arm Cortex-A7 subsystem
Mga tampok
· Arkitektura ng ARMv7-A · 32-Kbyte L1 na cache ng pagtuturo · 32-Kbyte L1 cache ng data · 128-Kbyte level2 cache · Arm + Thumb®-2 set ng pagtuturo · Arm TrustZone security technology · Arm NEON advanced SIMD · DSP at SIMD extension · VFPv4 floating-point · Suporta sa virtualization ng hardware · (Naka-embed na genes na trace) controller (Naka-embed na bakas ng hardware) 160 nakabahaging peripheral interrupts · Integrated generic timer (CNT)
Tapos naview
Ang processor ng Cortex-A7 ay isang processor ng application na napakatipid sa enerhiya na idinisenyo upang magbigay ng mahusay na pagganap sa mga high-end na wearable, at iba pang low-power na naka-embed at mga consumer na application. Nagbibigay ito ng hanggang 20 % na higit pang pagganap ng solong thread kaysa sa Cortex-A5 at nagbibigay ng katulad na pagganap kaysa sa Cortex-A9.
Ang Cortex-A7 ay isinasama ang lahat ng mga tampok ng mataas na pagganap na Cortex-A15 at CortexA17 na mga processor, kabilang ang virtualization support sa hardware, NEON, at 128-bit AMBA 4 AXI bus interface.
Ang processor ng Cortex-A7 ay bumubuo sa 8-s na matipid sa enerhiyatage pipeline ng Cortex-A5 processor. Nakikinabang din ito mula sa isang pinagsamang L2 cache na idinisenyo para sa mababang lakas, na may mas mababang mga latency ng transaksyon at pinahusay na suporta sa OS para sa pagpapanatili ng cache. Higit pa rito, mayroong pinahusay na hula sa sangay at pinahusay na pagganap ng memory system, na may 64-bit na loadstore path, 128-bit AMBA 4 AXI bus at tumaas na laki ng TLB (256 entry, mula sa 128 entry para sa Cortex-A9 at Cortex-A5), tumataas ang performance para sa malalaking workload gaya ng web nagba-browse
Thumb-2 na teknolohiya
Naghahatid ng pinakamataas na pagganap ng tradisyunal na Arm code habang nagbibigay din ng hanggang 30% na pagbawas sa kinakailangan sa memorya para sa pag-iimbak ng mga tagubilin.
teknolohiya ng TrustZone
Tinitiyak ang maaasahang pagpapatupad ng mga aplikasyon ng seguridad mula sa pamamahala ng mga digital na karapatan hanggang sa elektronikong pagbabayad. Malawak na suporta mula sa teknolohiya at mga kasosyo sa industriya.

DS13875 Rev 5

19/219
48

Pagganap sa paglipasview

STM32MP133C/F

NEON
Maaaring pabilisin ng teknolohiya ng NEON ang multimedia at mga algorithm sa pagpoproseso ng signal tulad ng video encode/decode, 2D/3D graphics, gaming, audio at speech processing, image processing, telephony, at sound synthesis. Ang Cortex-A7 ay nagbibigay ng engine na nag-aalok ng parehong performance at functionality ng Cortex-A7 floating-point unit (FPU) at isang pagpapatupad ng NEON advanced SIMD instruction set para sa karagdagang acceleration ng media at signal processing functions. Pinapalawak ng NEON ang Cortex-A7 processor FPU para makapagbigay ng quad-MAC at karagdagang 64-bit at 128-bit na set ng rehistro na sumusuporta sa isang rich set ng SIMD operations sa 8-, 16- at 32-bit integer at 32-bit floating-point data quantities.
Virtualization ng hardware
Napakahusay na suporta sa hardware para sa pamamahala ng data at arbitrasyon, kung saan ang maramihang mga kapaligiran ng software at ang kanilang mga aplikasyon ay makakapag-access sa mga kakayahan ng system nang sabay-sabay. Nagbibigay-daan ito sa pagsasakatuparan ng mga device na matatag, na may mga virtual na kapaligiran na mahusay na nakahiwalay sa isa't isa.
Mga na-optimize na L1 cache
Ang performance at power optimized L1 caches ay pinagsasama ang minimal na access latency techniques para ma-maximize ang performance at mabawasan ang power consumption.
Pinagsamang L2 cache controller
Nagbibigay ng low-latency at high-bandwidth na access sa naka-cache na memory sa high-frequency, o para bawasan ang power consumption na nauugnay sa off-chip memory access.
Cortex-A7 floating-point unit (FPU)
Ang FPU ay nagbibigay ng high-performance na single at double precision floating-point na mga tagubilin na tugma sa Arm VFPv4 architecture na software na compatible sa mga nakaraang henerasyon ng Arm floating-point coprocessor.
Snoop control unit (SCU)
Ang SCU ay may pananagutan sa pamamahala ng interconnect, arbitrasyon, komunikasyon, cache sa cache at paglilipat ng memorya ng system, cache coherence at iba pang mga kakayahan para sa processor.
Binabawasan din ng pagkakaugnay ng system na ito ang pagiging kumplikado ng software na kasangkot sa pagpapanatili ng pagkakaugnay ng software sa loob ng bawat driver ng OS.
Generic na interrupt controller (GIC)
Ang pagpapatupad ng standardized at architected interrupt controller, ang GIC ay nagbibigay ng isang mayaman at flexible na diskarte sa inter-processor na komunikasyon at ang routing at prioritization ng system interrupts.
Sumusuporta sa hanggang 192 independiyenteng mga interrupt, sa ilalim ng kontrol ng software, hardware na priyoridad, at niruruta sa pagitan ng operating system at TrustZone software management layer.
Ang flexibility ng pagruruta na ito at ang suporta para sa virtualization ng mga interrupts sa operating system, ay nagbibigay ng isa sa mga pangunahing tampok na kinakailangan upang mapahusay ang mga kakayahan ng isang solusyon na gumagamit ng hypervisor.

20/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.2
3.2.1
3.2.2

Mga alaala
Panlabas na SDRAM
Ang mga STM32MP133C/F device ay nag-e-embed ng controller para sa external SDRAM na sumusuporta sa mga sumusunod: · LPDDR2 o LPDDR3, 16-bit na data, hanggang 1 Gbyte, hanggang 533 MHz clock · DDR3 o DDR3L, 16-bit na data, hanggang 1 Gbyte, hanggang 533 MHz clock
Naka-embed na SRAM
Tampok sa lahat ng device: · SYSRAM: 128 Kbytes (na may programmable size secure zone) · AHB SRAM: 32 Kbytes (securable) · BKPSRAM (backup SRAM): 8 Kbytes
Ang nilalaman ng lugar na ito ay protektado laban sa mga posibleng hindi gustong mga access sa pagsulat, at maaaring mapanatili sa Standby o VBAT mode. Maaaring tukuyin ang BKPSRAM (sa ETZPC) bilang naa-access ng secure na software lamang.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3 controller (DDRCTRL)

Ang DDRCTRL na sinamahan ng DDRPHYC ay nagbibigay ng kumpletong solusyon sa interface ng memorya para sa subsystem ng memorya ng DDR. · Isang 64-bit AMBA 4 AXI ports interface (XPI) · AXI clock asynchronous sa controller · DDR memory cypher engine (DDRMCE) na nagtatampok ng AES-128 DDR on-the-fly write
encryption/read decryption. · Mga sinusuportahang pamantayan:
Ang pagtutukoy ng JEDEC DDR3 SDRAM, JESD79-3E para sa DDR3/3L na may 16-bit na interface
JEDEC LPDDR2 SDRAM na detalye, JESD209-2E para sa LPDDR2 na may 16-bit na interface
Ang pagtutukoy ng JEDEC LPDDR3 SDRAM, JESD209-3B para sa LPDDR3 na may 16-bit na interface
· Advanced na scheduler at SDRAM command generator · Programmable full data width (16-bit) o kalahating data width (8-bit) · Advanced na suporta sa QoS na may tatlong traffic class sa read at dalawang traffic classes on write · Mga opsyon upang maiwasan ang gutom ng mas mababang priority traffic · Garantiyang pagkakaugnay para sa write-after-read (WAR) at read-after-write (RAW) sa
Mga AXI port · Programmable na suporta para sa mga opsyon sa burst length (4, 8, 16) · Sumulat ng pinagsama upang payagan ang maramihang pagsusulat sa parehong address na pagsamahin sa isang
solong pagsulat · Pag-configure ng solong ranggo

DS13875 Rev 5

21/219
48

Pagganap sa paglipasview

STM32MP133C/F

· Suporta ng awtomatikong SDRAM power-down entry at exit sanhi ng kakulangan ng pagdating ng transaksyon para sa programmable na oras
· Suporta ng awtomatikong paghinto ng orasan (LPDDR2/3) pagpasok at paglabas dulot ng kakulangan ng pagdating ng transaksyon
· Suporta ng awtomatikong pagpapatakbo ng low-power mode na dulot ng kakulangan ng pagdating ng transaksyon para sa oras na mai-program sa pamamagitan ng interface ng hardware na low-power
· Programmable paging policy · Suporta ng awtomatiko o sa ilalim ng kontrol ng software na self-refresh entry at exit · Suporta ng deep power-down entry at exit sa ilalim ng software control (LPDDR2 at
LPDDR3) · Suporta ng tahasang SDRAM mode register updates sa ilalim ng software control · Flexible address mapper logic upang payagan ang application na partikular na pagmamapa ng row, column,
bank bits · Mga pagpipilian sa kontrol sa pag-refresh na napipili ng user · DDRPERFM na nauugnay na bloke upang tumulong para sa pagsubaybay at pag-tune ng pagganap
Ang DDRCTRL at DDRPHYC ay maaaring tukuyin (sa ETZPC) bilang naa-access ng secure na software lamang.
Ang mga pangunahing tampok ng DDRMCE (DDR memory cypher engine) ay nakalista sa ibaba: · AXI system bus master/slave interface (64-bit) · In-line encryption (para sa pagsusulat) at decryption (para sa mga nabasa), batay sa naka-embed na firewall
programming · Dalawang encryption mode bawat rehiyon (maximum na isang rehiyon): walang encryption (bypass mode),
block cipher mode · Simula at pagtatapos ng mga rehiyon na tinukoy na may 64-Kbyte granularity · Default na pag-filter (rehiyon 0): anumang access na ibinigay · Pag-filter ng access sa rehiyon: wala
Sinusuportahang block cipher: AES Supported chaining mode · Ang block mode na may AES cipher ay compatible sa ECB mode na tinukoy sa NIST FIPS publication 197 advanced encryption standard (AES), na may nauugnay na key derivation function batay sa Keccak-400 algorithm na na-publish sa https://keccak.team website. · Isang set ng write-only at lockable master key registers · AHB configuration port, privileged aware

22/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.4

TrustZone address space controller para sa DDR (TZC)

Ang TZC ay ginagamit upang i-filter ang read/write access sa DDR controller ayon sa TrustZone rights at ayon sa non-secure master (NSAID) sa hanggang siyam na programmable na rehiyon: · Configuration na sinusuportahan ng pinagkakatiwalaang software lang · Isang filter unit · Siyam na rehiyon:
Ang Rehiyon 0 ay palaging pinapagana at sumasaklaw sa buong hanay ng address. Ang mga rehiyon 1 hanggang 8 ay may programmable base-/end-address at maaaring italaga sa
alinman sa isa o parehong mga filter. · Secure at hindi secure na mga pahintulot sa pag-access na naka-program sa bawat rehiyon · Hindi secure na mga access na na-filter ayon sa NSAID · Ang mga rehiyon na kinokontrol ng parehong filter ay hindi dapat mag-overlap · Mabibigo ang mga mode na may error at/o interrupt · Kakayahang tumanggap = 256 · Gate keeper logic upang paganahin at i-disable ang bawat filter · Mga speculative access

DS13875 Rev 5

23/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.5

Mga mode ng boot

Sa startup, ang boot source na ginagamit ng internal boot ROM ay pinili ng BOOT pin at OTP bytes.

Talahanayan 2. Mga boot mode

BOOT2 BOOT1 BOOT0 Paunang boot mode

Mga komento

Maghintay ng papasok na koneksyon sa:

0

0

0

UART at USB(1)

USART3/6 at UART4/5/7/8 sa mga default na pin

USB high-speed device sa OTG_HS_DP/DM pins(2)

0

0

1 Serial NOR flash(3) Serial NOR flash sa QUADSPI(5)

0

1

0

e·MMC(3)

e·MMC sa SDMMC2 (default)(5)(6)

0

1

1

NAND flash(3)

SLC NAND flash sa FMC

1

0

0

Development boot (walang flash memory boot)

Ginagamit upang makakuha ng access sa pag-debug nang walang boot mula sa flash memory(4)

1

0

1

SD card(3)

SD card sa SDMMC1 (default)(5)(6)

Maghintay ng papasok na koneksyon sa:

1

1

0 UART at USB(1)(3) USART3/6 at UART4/5/7/8 sa mga default na pin

USB high-speed device sa OTG_HS_DP/DM pins(2)

1

1

1 Serial NAND flash(3) Serial NAND flash sa QUADSPI(5)

1. Maaaring hindi paganahin ng mga setting ng OTP. 2. Ang USB ay nangangailangan ng HSE clock/crystal (tingnan ang AN5474 para sa mga sinusuportahang frequency na may at walang mga setting ng OTP). 3. Maaaring baguhin ang pinagmulan ng boot sa pamamagitan ng mga setting ng OTP (para sa halampang paunang boot sa SD card, pagkatapos ay e·MMC na may mga setting ng OTP). 4. Cortex®-A7 core sa infinite loop toggling PA13. 5. Maaaring baguhin ng OTP ang mga default na pin. 6. Bilang kahalili, ang isa pang interface ng SDMMC kaysa sa default na ito ay maaaring piliin ng OTP.

Bagama't ang mababang antas ng boot ay ginagawa gamit ang mga panloob na orasan, ang ST ay nagtustos ng mga pakete ng software pati na rin ang mga pangunahing panlabas na interface tulad ng DDR, USB (ngunit hindi limitado sa) ay nangangailangan ng isang kristal o isang panlabas na oscillator upang maikonekta sa mga HSE pin.
Tingnan ang RM0475 "STM32MP13xx advanced Arm®-based 32-bit MPUs" o AN5474 "Pagsisimula sa STM32MP13xx lines hardware development" para sa mga hadlang at rekomendasyon tungkol sa koneksyon ng mga HSE pin at mga sinusuportahang frequency.

24/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.6

Pamamahala ng power supply

3.6.1
Pag-iingat:

Skema ng supply ng kuryente
· Ang VDD ay ang pangunahing supply para sa mga I/O at panloob na bahagi na pinananatiling pinapagana sa Standby mode. Kapaki-pakinabang na voltage range ay 1.71 V hanggang 3.6 V (1.8 V, 2.5 V, 3.0 V o 3.3 V typ.)
Ang VDD_PLL at VDD_ANA ay dapat na nakakonekta sa bituin sa VDD. · Ang VDDCPU ay ang Cortex-A7 CPU na nakatuon sa voltage supply, na ang halaga ay nakasalalay sa
gustong dalas ng CPU. 1.22 V hanggang 1.38 V sa run mode. Dapat na naroroon ang VDD bago ang VDDCPU. · Ang VDDCORE ay ang pangunahing digital voltage at kadalasang nagsasara sa panahon ng Standby mode. Voltage range ay 1.21 V hanggang 1.29 V sa run mode. Dapat na naroroon ang VDD bago ang VDDCORE. · Ang VBAT pin ay maaaring ikonekta sa panlabas na baterya (1.6 V < VBAT < 3.6 V). Kung walang ginagamit na panlabas na baterya, ang pin na ito ay dapat na konektado sa VDD. · Ang VDDA ay ang analog (ADC/VREF), supply voltage (1.62 V hanggang 3.6 V). Ang paggamit ng panloob na VREF+ ay nangangailangan ng VDDA na katumbas o mas mataas sa VREF+ + 0.3 V. · Ang VDDA1V8_REG pin ay ang output ng internal regulator, na konektado sa loob sa USB PHY at USB PLL. Ang panloob na VDDA1V8_REG regulator ay pinagana bilang default at maaaring kontrolin ng software. Palagi itong naka-shut down sa Standby mode.
Ang partikular na BYPASS_REG1V8 pin ay hindi dapat iwanang lumulutang. Dapat itong konektado sa VSS o sa VDD para i-activate o i-deactivate ang voltage regulator. Kapag ang VDD = 1.8 V, dapat itakda ang BYPASS_REG1V8. · Ang VDDA1V1_REG pin ay ang output ng internal regulator, na konektado sa loob sa USB PHY. Ang panloob na VDDA1V1_REG regulator ay pinagana bilang default at maaaring kontrolin ng software. Palagi itong naka-shut down sa Standby mode.
· Ang VDD3V3_USBHS ay ang USB high-speed supply. Voltagang saklaw ay 3.07 V hanggang 3.6 V.
Ang VDD3V3_USBHS ay hindi dapat naroroon maliban kung ang VDDA1V8_REG ay naroroon, kung hindi, ang permanenteng pinsala ay maaaring mangyari sa STM32MP133C/F. Dapat itong tiyakin sa pamamagitan ng pagkakasunod-sunod ng pagraranggo ng PMIC o sa panlabas na bahagi kung sakaling magkaroon ng discrete component power supply na pagpapatupad.
· Ang VDDSD1 at VDDSD2 ay SDMMC1 at SDMMC2 SD card power supply upang suportahan ang ultra-high-speed mode.
· Ang VDDQ_DDR ay ang supply ng DDR IO. 1.425 V hanggang 1.575 V para sa interfacing ng mga memory ng DDR3 (1.5 V typ.)
1.283 V hanggang 1.45 V para sa interfacing ng DDR3L memory (1.35 V typ.)
1.14 V hanggang 1.3 V para sa interfacing LPDDR2 o LPDDR3 memory (1.2 V typ.)
Sa panahon ng power-up at power-down phase, ang mga sumusunod na kinakailangan sa power sequence ay dapat igalang:
· Kapag ang VDD ay mas mababa sa 1 V, ang ibang mga power supply (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) ay dapat manatili sa ibaba ng VDD + 300 mV.
· Kapag ang VDD ay higit sa 1 V, ang lahat ng power supply ay independyente.
Sa panahon ng power-down phase, ang VDD ay maaaring pansamantalang maging mas mababa kaysa sa iba pang mga supply kung ang enerhiya na ibinibigay sa STM32MP133C/F ay mananatiling mababa sa 1 mJ. Nagbibigay-daan ito sa mga panlabas na decoupling capacitor na ma-discharge nang may magkakaibang mga constant ng oras sa panahon ng power-down transient phase.

DS13875 Rev 5

25/219
48

Pagganap sa paglipasview
V 3.6
VBOR0 1

Figure 2. Power-up/down sequence

STM32MP133C/F

VDDX(1) VDD

3.6.2
Tandaan: 26/219

0.3

Power-on

Operating mode

Power-down

oras

Di-wastong lugar ng supply

VDDX < VDD + 300 mV

Ang VDDX ay hiwalay sa VDD

MSv47490V1

1. Ang VDDX ay tumutukoy sa anumang power supply sa VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Supervisor ng power supply

Ang mga device ay may integrated power-on reset (POR)/ power-down reset (PDR) circuitry na kasama ng Brownout reset (BOR) circuitry:
· Power-on reset (POR)
Sinusubaybayan ng superbisor ng POR ang VDD power supply at inihahambing ito sa isang nakapirming threshold. Ang mga device ay nananatili sa reset mode kapag ang VDD ay nasa ibaba ng threshold na ito, · Power-down reset (PDR)
Sinusubaybayan ng superbisor ng PDR ang supply ng kuryente ng VDD. Nabubuo ang pag-reset kapag bumaba ang VDD sa isang nakapirming threshold.
· Pag-reset ng Brownout (BOR)
Sinusubaybayan ng superbisor ng BOR ang supply ng kuryente ng VDD. Tatlong BOR threshold (mula 2.1 hanggang 2.7 V) ay maaaring i-configure sa pamamagitan ng mga byte ng opsyon. Nabubuo ang pag-reset kapag bumaba ang VDD sa threshold na ito.
· Power-on reset VDDCORE (POR_VDDCORE) Ang POR_VDDCORE supervisor ay sinusubaybayan ang VDDCORE power supply at inihahambing ito sa isang nakapirming threshold. Ang VDDCORE domain ay nananatili sa reset mode kapag ang VDDCORE ay nasa ibaba ng threshold na ito.
· Power-down reset VDDCORE (PDR_VDDCORE) Sinusubaybayan ng superbisor ng PDR_VDDCORE ang supply ng kuryente ng VDDCORE. Nabubuo ang pag-reset ng domain ng VDDCORE kapag bumaba ang VDDCORE sa isang nakapirming threshold.
· Power-on-reset VDDCPU (POR_VDDCPU) Ang POR_VDDCPU supervisor ay sinusubaybayan ang VDDCPU power supply at inihahambing ito sa isang nakapirming threshold. Ang VDDCPU domain ay nananatili sa reset mode kapag ang VDDCORE ay nasa ibaba ng threshold na ito.
Ang PDR_ON pin ay nakalaan para sa STMicroelectronics production test at dapat palaging konektado sa VDD sa isang application.

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.7

Diskarte sa mababang kapangyarihan

Mayroong ilang mga paraan upang bawasan ang pagkonsumo ng kuryente sa STM32MP133C/F: · Bawasan ang dynamic na pagkonsumo ng kuryente sa pamamagitan ng pagpapabagal sa mga orasan ng CPU at/o
mga orasan ng bus matrix at/o pagkontrol sa mga indibidwal na peripheral na orasan. · I-save ang pagkonsumo ng kuryente kapag ang CPU ay IDLE, sa pamamagitan ng pagpili sa mga available na mababang-
power mode ayon sa mga pangangailangan ng user application. Nagbibigay-daan ito sa pinakamahusay na kompromiso sa pagitan ng maikling oras ng pagsisimula, mababang paggamit ng kuryente, pati na rin ang mga available na mapagkukunan ng paggising, na makamit. · Gamitin ang DVFS (dynamic voltage at frequency scaling) mga operating point na direktang kumokontrol sa dalas ng orasan ng CPU pati na rin ang VDDCPU output supply.
Pinapayagan ng mga operating mode ang kontrol ng pamamahagi ng orasan sa iba't ibang bahagi ng system at ang kapangyarihan ng system. Ang mode ng pagpapatakbo ng system ay hinihimok ng MPU sub-system.
Ang MPU sub-system low-power modes ay nakalista sa ibaba: · CSleep: Ang mga orasan ng CPU ay huminto at ang (mga) peripheral na orasan ay gumagana bilang
dating itinakda sa RCC (reset at clock controller). · CStop: Ang (mga) CPU peripheral na orasan ay huminto. · Cstandby: VDDCPU OFF
Ang CSleep at CStop low-power mode ay ipinasok ng CPU kapag isinasagawa ang WFI (wait for interrupt) o WFE (wait for event) na mga tagubilin.
Ang mga available na system operating mode ay ang mga sumusunod: · Run (system at its full performance, VDDCORE, VDDCPU at mga orasan ON) · Stop (clock OFF) · LP-Stop (clock OFF) · LPLV-Stop (clocks OFF, VDDCORE at VDDCPU supply level ay maaring babaan) · LPLV-Stopby OFF, VDDCPU OFF, and clocks Standby. (VDDCPU, VDDCORE, at mga orasan NAKA-OFF)

Talahanayan 3. System versus CPU power mode

Mode ng kapangyarihan ng system

CPU

Run mode

CRun o CSleep

Stop mode LP-Stop mode LPLV-Stop mode LPLV-Stop2 mode
Standby mode

CStop o CStandby CStandby

3.8

I-reset at clock controller (RCC)

Ang clock at reset controller ang namamahala sa pagbuo ng lahat ng mga orasan, gayundin ang clock gating, at ang kontrol ng system at peripheral resets.RCC ay nagbibigay ng mataas na flexibility sa pagpili ng mga pinagmumulan ng orasan at nagbibigay-daan sa paggamit ng clock ratios upang mapabuti ang power consumption. Bilang karagdagan, sa ilang mga peripheral ng komunikasyon na may kakayahang magtrabaho kasama

DS13875 Rev 5

27/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.8.1 3.8.2

dalawang magkaibang mga domain ng orasan (alinman sa isang bus interface clock o isang kernel peripheral clock), ang dalas ng system ay maaaring baguhin nang hindi binabago ang baudrate.
Pamamahala sa orasan
Ang mga device ay nag-embed ng apat na panloob na oscillator, dalawang oscillator na may panlabas na kristal o resonator, tatlong panloob na oscillator na may mabilis na oras ng pagsisimula at apat na PLL.
Ang RCC ay tumatanggap ng mga sumusunod na clock source input: · Mga panloob na oscillator:
64 MHz HSI clock (1 % accuracy) 4 MHz CSI clock 32 kHz LSI clock · Mga panlabas na oscillator: 8-48 MHz HSE clock 32.768 kHz LSE clock
Ang RCC ay nagbibigay ng apat na PLL: · PLL1 na nakatuon sa CPU clocking · PLL2 na nagbibigay ng:
mga orasan para sa AXI-SS (kabilang ang APB4, APB5, AHB5 at AHB6 bridge) na mga orasan para sa interface ng DDR · PLL3 na nagbibigay ng: mga orasan para sa multi-Layer na AHB at peripheral bus matrix (kabilang ang APB1,
APB2, APB3, APB6, AHB1, AHB2, at AHB4) kernel clocks para sa mga peripheral · PLL4 na nakatuon sa pagbuo ng mga kernel clock para sa iba't ibang peripheral
Nagsisimula ang system sa orasan ng HSI. Ang application ng gumagamit ay maaaring piliin ang pagsasaayos ng orasan.
Mga mapagkukunan ng pag-reset ng system
Sinisimulan ng power-on reset ang lahat ng register maliban sa debug, isang bahagi ng RCC, isang bahagi ng RTC at mga rehistro ng status ng power controller, pati na rin ang Backup power domain.
Ang isang pag-reset ng application ay nabuo mula sa isa sa mga sumusunod na pinagmumulan: · isang pag-reset mula sa NRST pad · isang pag-reset mula sa POR at PDR signal (karaniwang tinatawag na power-on na pag-reset) · isang pag-reset mula sa BOR (karaniwang tinatawag na brownout) · isang pag-reset mula sa independiyenteng tagapagbantay 1 · isang pag-reset mula sa independiyenteng tagapagbantay 2 · isang software system na na-reset mula sa C Cortex-A7 kapag ang feature ay na-reset mula sa C Cortex-AXNUMX activated
Ang isang pag-reset ng system ay nabuo mula sa isa sa mga sumusunod na mapagkukunan: · isang pag-reset ng application · isang pag-reset mula sa POR_VDDCORE signal · isang paglabas mula sa Standby mode patungo sa Run mode

28/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

Ang isang MPU processor reset ay nabuo mula sa isa sa mga sumusunod na mapagkukunan: · isang system reset · sa bawat oras na ang MPU ay lalabas sa Cstandby · isang software na MPU reset mula sa Cortex-A7 (CPU)

3.9

General-purpose input/outputs (GPIOs)

Ang bawat isa sa mga GPIO pin ay maaaring i-configure ng software bilang output (push-pull o open-drain, mayroon o walang pull-up o pull-down), bilang input (may pull-up o pull-down o walang) o bilang peripheral alternate function. Karamihan sa mga GPIO pin ay ibinabahagi sa digital o analog na mga alternatibong function. Ang lahat ng mga GPIO ay may mataas na kakayahan at may bilis na pagpili upang mas mahusay na pamahalaan ang panloob na ingay, paggamit ng kuryente at electromagnetic emission.
Pagkatapos ng pag-reset, nasa analog mode ang lahat ng GPIO upang bawasan ang pagkonsumo ng kuryente.
Ang pagsasaayos ng I/O ay maaaring i-lock kung kinakailangan sa pamamagitan ng pagsunod sa isang tiyak na pagkakasunud-sunod upang maiwasan ang maling pagsusulat sa mga rehistro ng I/O.
Ang lahat ng mga GPIO pin ay maaaring isa-isang itakda bilang secure, na nangangahulugan na ang software ay nag-access sa mga GPIO na ito at ang mga nauugnay na peripheral na tinukoy bilang secure ay pinaghihigpitan sa secure na software na tumatakbo sa CPU.

3.10
Tandaan:

TrustZone protection controller (ETZPC)
Ginagamit ang ETZPC para i-configure ang TrustZone security ng mga bus master at slave na may programmable-security attributes (securable resources). Halimbawa: · Maaaring i-program ang on-chip SYSRAM secure na laki ng rehiyon. · Ang mga peripheral ng AHB at APB ay maaaring gawing secure o hindi secure. · Ang AHB SRAM ay maaaring gawing secure o hindi secure.
Bilang default, ang SYSRAM, AHB SRAM at mga securable na peripheral ay nakatakda sa secure na access lamang, kaya, hindi naa-access ng mga hindi secure na master gaya ng DMA1/DMA2.

DS13875 Rev 5

29/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.11

Bus-interconnect matrix
Nagtatampok ang mga device ng AXI bus matrix, isang pangunahing AHB bus matrix at mga bus bridge na nagbibigay-daan sa mga bus master na magkaugnay sa mga bus slave (tingnan ang figure sa ibaba, ang mga tuldok ay kumakatawan sa mga pinaganang master/slave na koneksyon).
Larawan 3. STM32MP133C/F bus matrix

MDMA

SDMMC2

SDMMC1

DBG Mula sa MLAHB interconnect USBH

CPU

ETH1 ETH2

128-bit

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Default na alipin AXIMC

NIC-400 AXI 64 bits 266 MHz – 10 masters / 10 slave

Mula sa AXIM interconnect DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Interconnect AHB 32 bits 209 MHz – 8 masters / 6 slave

DDRCTRL 533 MHz AHB bridge to AHB6 To MLAHB interconnect FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB bridge to AHB5 APB bridge to APB5 APB bridge to DBG APB
AXI 64 synchronous master port AXI 64 synchronous slave port AXI 64 asynchronous master port AXI 64 asynchronous slave port AHB 32 synchronous master port AHB 32 synchronous slave port AHB 32 asynchronous master port AHB 32 asynchronous slave port
Tulay sa AHB2 SRAM1 SRAM2 SRAM3 Sa AXIM magkadugtong Tulay sa AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.12

Mga controller ng DMA
Itinatampok ng mga device ang mga sumusunod na module ng DMA para i-unload ang aktibidad ng CPU: · isang master direct memory access (MDMA)
Ang MDMA ay isang high-speed DMA controller, na namamahala sa lahat ng uri ng paglilipat ng memorya (peripheral-to-memory, memory-to-memory, memory-to-peripheral), nang walang anumang pagkilos ng CPU. Nagtatampok ito ng master AXI interface. Nagagawa ng MDMA na makipag-interface sa iba pang mga DMA controllers upang palawigin ang mga karaniwang kakayahan ng DMA, o maaaring direktang pamahalaan ang mga peripheral na DMA na kahilingan. Ang bawat isa sa 32 channel ay maaaring magsagawa ng mga block transfer, paulit-ulit na block transfer at linked list transfer. Maaaring itakda ang MDMA upang gumawa ng mga secure na paglilipat sa mga secure na alaala. · tatlong DMA controllers (hindi secure na DMA1 at DMA2, kasama ang secure na DMA3) Ang bawat controller ay may dual-port na AHB, para sa kabuuang 16 na hindi secure at walong secure na DMA channel para magsagawa ng FIFO-based block transfers.
Dalawang DMAMUX units ang multiplex at iruta ang DMA peripheral request sa tatlong DMA controllers, na may mataas na flexibility, na nagma-maximize sa bilang ng mga DMA request na sabay-sabay na tumatakbo, pati na rin ang pagbuo ng mga DMA request mula sa peripheral output trigger o DMA event.
Minamapa ng DMAMUX1 ang mga kahilingan sa DMA mula sa mga hindi secure na peripheral patungo sa mga channel ng DMA1 at DMA2. Minamapa ng DMAMUX2 ang mga kahilingan ng DMA mula sa mga secure na peripheral patungo sa mga channel ng DMA3.

3.13

Extended interrupt at event controller (EXTI)
Pinapamahalaan ng extended interrupt at event controller (EXTI) ang CPU at system wakeup sa pamamagitan ng mga na-configure at direktang input ng event. Nagbibigay ang EXTI ng mga kahilingan sa paggising sa power control, at bumubuo ng isang interrupt na kahilingan sa GIC, at mga kaganapan sa input ng kaganapan ng CPU.
Ang mga kahilingan ng EXTI wakeup ay nagbibigay-daan sa system na magising mula sa Stop mode, at ang CPU ay magising mula sa CStop at CStandby mode.
Magagamit din sa Run mode ang interrupt request at event request generation.
Kasama rin sa EXTI ang pagpili ng EXTI IOport.
Ang bawat pagkagambala o kaganapan ay maaaring itakda bilang secure upang paghigpitan ang pag-access sa secure na software lamang.

3.14

Yunit ng pagkalkula ng tseklikong kalabisan (CRC)
Ang yunit ng pagkalkula ng CRC (cyclic redundancy check) ay ginagamit upang makakuha ng CRC code gamit ang isang programmable polynomial.
Sa iba pang mga application, ang mga diskarteng nakabatay sa CRC ay ginagamit upang i-verify ang paghahatid ng data o integridad ng storage. Sa saklaw ng pamantayang EN/IEC 60335-1, nag-aalok sila ng paraan ng pag-verify ng integridad ng flash memory. Ang yunit ng pagkalkula ng CRC ay tumutulong sa pag-compute ng isang lagda ng software sa panahon ng runtime, upang maikumpara sa isang reference na lagda na nabuo sa oras ng pag-link at nakaimbak sa isang partikular na lokasyon ng memorya.

DS13875 Rev 5

31/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.15

Flexible na memory controller (FMC)
Ang mga pangunahing tampok ng FMC controller ay ang mga sumusunod: · Interface na may mga static-memory na naka-map na device kabilang ang:
NOR flash memory Static o pseudo-static random access memory (SRAM, PSRAM) NAND flash memory na may 4-bit/8-bit BCH hardware ECC · 8-,16-bit data bus width · Independent chip-select control para sa bawat memory bank · Independent configuration para sa bawat memory bank · Isulat ang FIFO
Ang mga rehistro ng pagsasaayos ng FMC ay maaaring gawing secure.

3.16

Dual Quad-SPI memory interface (QUADSPI)
Ang QUADSPI ay isang espesyal na interface ng komunikasyon na nagta-target ng single, dual o quad SPI flash memory. Maaari itong gumana sa alinman sa tatlong sumusunod na mode: · Indirect mode: ang lahat ng operasyon ay ginagawa gamit ang QUADSPI registers. · Status-polling mode: ang external flash memory status register ay pana-panahong binabasa at
ang isang interrupt ay maaaring mabuo sa kaso ng flag setting. · Memory-mapped mode: ang external flash memory ay nakamapa sa address space
at nakikita ng system na parang ito ay isang panloob na memorya.
Ang parehong throughput at kapasidad ay maaaring tumaas ng dalawang beses gamit ang dual-flash mode, kung saan ang dalawang Quad-SPI flash memory ay sabay na ina-access.
Ang QUADSPI ay isinama sa isang delay block (DLYBQS) na nagbibigay-daan sa suporta ng panlabas na dalas ng data sa itaas ng 100 MHz.
Ang mga rehistro ng configuration ng QUADSPI ay maaaring maging secure, pati na rin ang delay block nito.

3.17

Analog-to-digital converter (ADC1, ADC2)
Ang mga device ay nag-embed ng dalawang analog-to-digital converter, na ang resolution ay maaaring i-configure sa 12-, 10-, 8- o 6-bit. Ang bawat ADC ay nagbabahagi ng hanggang 18 panlabas na channel, na nagsasagawa ng mga conversion sa single-shot o scan mode. Sa scan mode, ang awtomatikong conversion ay isinasagawa sa isang napiling grupo ng mga analog input.
Ang parehong mga ADC ay may mga secure na interface ng bus.
Ang bawat ADC ay maaaring ihatid ng isang DMA controller, kaya pinapayagan ang awtomatikong paglipat ng mga halaga ng ADC na na-convert sa isang destinasyong lokasyon nang walang anumang pagkilos ng software.
Bilang karagdagan, ang isang analog watchdog feature ay maaaring tumpak na masubaybayan ang na-convert na voltage ng isa, ilan o lahat ng napiling mga channel. Ang isang nakakagambala ay nabuo kapag ang na-convert na voltage ay nasa labas ng naka-program na mga threshold.
Upang ma-synchronize ang A/D conversion at mga timer, ang mga ADC ay maaaring ma-trigger ng alinman sa TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 at LPTIM3 timers.

32/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.18

Sensor ng temperatura
Ang mga device ay nag-embed ng temperature sensor na bumubuo ng voltage (VTS) na linearly na nag-iiba sa temperatura. Ang sensor ng temperatura na ito ay panloob na konektado sa ADC2_INP12 at masusukat ang temperatura ng kapaligiran ng device mula 40 hanggang +125 °C na may katumpakan na ±2 %.
Ang sensor ng temperatura ay may magandang linearity, ngunit kailangan itong i-calibrate upang makakuha ng mahusay na pangkalahatang katumpakan ng pagsukat ng temperatura. Dahil nag-iiba-iba ang temperature sensor offset sa bawat chip dahil sa pagkakaiba-iba ng proseso, ang hindi naka-calibrate na internal temperature sensor ay angkop para sa mga application na nakakatuklas ng mga pagbabago sa temperatura lamang. Upang mapabuti ang katumpakan ng pagsukat ng sensor ng temperatura, ang bawat device ay indibidwal na na-factory-calibrate ng ST. Ang data ng pag-calibrate ng pabrika ng sensor ng temperatura ay iniimbak ng ST sa lugar ng OTP, na naa-access sa read-only na mode.

3.19

Digital temperature sensor (DTS)
Ang mga device ay nag-embed ng frequency output temperature sensor. Binibilang ng DTS ang dalas batay sa LSE o PCLK upang ibigay ang impormasyon sa temperatura.
Sinusuportahan ang mga sumusunod na function: · pagbuo ng interrupt ayon sa threshold ng temperatura · pagbuo ng signal ng wakeup ayon sa threshold ng temperatura

3.20
Tandaan:

pagpapatakbo ng VBAT
Ang VBAT power domain ay naglalaman ng RTC, ang backup registers at ang backup na SRAM.
Upang ma-optimize ang tagal ng baterya, ang power domain na ito ay ibinibigay ng VDD kapag available o ng voltage inilapat sa VBAT pin (kapag walang supply ng VDD). Ang VBAT power ay inililipat kapag nakita ng PDR na ang VDD ay bumaba sa ibaba ng antas ng PDR.
Ang voltage sa VBAT pin ay maaaring ibigay ng isang panlabas na baterya, isang supercapacitor o direkta ng VDD. Sa susunod na kaso, ang VBAT mode ay hindi gumagana.
Ang operasyon ng VBAT ay isinaaktibo kapag wala ang VDD.
Wala sa mga kaganapang ito (mga panlabas na pagkagambala, TAMP event, o RTC alarm/events) ay direktang nagagawang ibalik ang supply ng VDD at pilitin ang device na lumabas sa operasyon ng VBAT. Gayunpaman, si TAMP Maaaring gamitin ang mga kaganapan at alarma/kaganapan ng RTC upang makabuo ng signal sa isang panlabas na circuitry (karaniwang isang PMIC) na maaaring mag-restore ng supply ng VDD.

DS13875 Rev 5

33/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.21

Voltage reference buffer (VREFBUF)
Ang mga device ay nag-embed ng voltage reference buffer na maaaring gamitin bilang voltage reference para sa mga ADC, at bilang voltage reference para sa mga panlabas na bahagi sa pamamagitan ng VREF+ pin. Ang VREFBUF ay maaaring maging ligtas. Ang panloob na VREFBUF ay sumusuporta sa apat na voltages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Isang panlabas na voltage reference ay maaaring ibigay sa pamamagitan ng VREF+ pin kapag ang panloob na VREFBUF ay naka-off.
Larawan 4. Voltage reference buffer

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Digital filter para sa sigma-delta modulator (DFSDM)
Ang mga device ay nag-embed ng isang DFSDM na may suporta para sa dalawang digital filter modules at apat na external input serial channels (transceiver) o halili na apat na internal parallel input.
Ang DFSDM ay nag-interface ng mga panlabas na modulator sa device at nagsasagawa ng digital filtering ng mga natanggap na stream ng data. ang mga modulator ay ginagamit upang i-convert ang mga analog signal sa digital-serial stream na bumubuo sa mga input ng DFSDM.
Ang DFSDM ay maaari ding mag-interface ng PDM (pulse-density modulation) na mga mikropono at gawin ang PDM sa PCM conversion at pag-filter (hardware accelerated). Nagtatampok ang DFSDM ng mga opsyonal na parallel data stream input mula sa mga ADC o mula sa memorya ng device (sa pamamagitan ng DMA/CPU transfers sa DFSDM).
Ang DFSDM transceiver ay sumusuporta sa ilang serial-interface na format (upang suportahan ang iba't ibang modulators). Ang mga digital filter module ng DFSDM ay nagsasagawa ng digital processing ayon sa mga parameter ng filter na tinukoy ng user na may hanggang 24-bit na panghuling resolusyon ng ADC.

34/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

Sinusuportahan ng DFSDM peripheral ang: · Apat na multiplexed input digital serial channels:
na-configure na interface ng SPI para ikonekta ang iba't ibang modulator na na-configure na Manchester coded 1-wire interface PDM (pulse-density modulation) input ng mikropono maximum na dalas ng input ng orasan hanggang 20 MHz (10 MHz para sa Manchester coding) output ng orasan para sa mga modulator (0 hanggang 20 MHz) · Mga alternatibong input mula sa apat na internal na digital parallel na mga channel ng data-bit na input ng data (hanggang sa 16 na input ng data ng ADC1): (DMA) · Dalawang digital filter module na may adjustable digital signal processing: Sincx filter: filter order/type (5 hanggang XNUMX), oversampling ratio (1 hanggang 1024) integrator: oversampling ratio (1 hanggang 256) · Hanggang 24-bit na output data resolution, signed output data format · Awtomatikong data offset correction (offset stored in register by user) · Continuous or single conversion · Start-of-conversion triggered by: software trigger internal timers external na mga event start-of-conversion synchronous with first digital filter module (DFSDM) at highvalue featuring: low-value na data. nagrerehistro ng dedikadong configurable Sincx digital filter (order = 1 hanggang 3,
oversampling ratio = 1 hanggang 32) input mula sa final output data o mula sa mga napiling input digital serial channel na tuloy-tuloy na pagsubaybay nang hiwalay mula sa karaniwang conversion · Short-circuit detector para ma-detect ang saturated analog input value (ibaba at itaas na hanay): hanggang 8-bit counter para ma-detect ang 1 hanggang 256 na magkakasunod na 0's o 1's sa serial data stream na patuloy na sinusubaybayan ang bawat input ng serial channel ng event na breakcircu-detect ng signal ng breakdog ng kaganapan Extremes detector: storage ng minimum at maximum na value ng final conversion data na na-refresh ng software · DMA capability to read the final conversion data · Interrupts: end of conversion, overrun, analog watchdog, short circuit, input serial channel clock absence · “Regular” o “injected” na mga conversion: “regular” na mga conversion ay maaaring hilingin anumang oras o kahit sa tuloy-tuloy na mode
nang walang anumang epekto sa timing ng mga conversion na "injected" na mga conversion para sa tumpak na timing at may mataas na priyoridad ng conversion

DS13875 Rev 5

35/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.23

True random number generator (RNG)
Ang mga device ay nag-embed ng isang RNG na naghahatid ng 32-bit na mga random na numero na nabuo ng isang integrated analog circuit.
Ang RNG ay maaaring tukuyin (sa ETZPC) bilang naa-access sa pamamagitan ng secure na software lamang.
Ang tunay na RNG ay kumokonekta sa mga secure na AES at PKA peripheral sa pamamagitan ng isang dedikadong bus (hindi nababasa ng CPU).

3.24

Mga cryptographic at hash processor (CRYP, SAES, PKA at HASH)
Ang mga device ay nag-e-embed ng isang cryptographic processor na sumusuporta sa mga advanced na cryptographic algorithm na karaniwang kinakailangan upang matiyak ang pagiging kumpidensyal, pagpapatunay, integridad ng data at hindi pagtanggi kapag nakikipagpalitan ng mga mensahe sa isang peer.
Nag-e-embed din ang mga device ng nakalaang DPA resistant secure na AES 128- at 256-bit key (SAES) at PKA hardware encryption/decryption accelerator, na may nakalaang hardware bus na hindi naa-access ng CPU.
CRYP pangunahing tampok: · DES/TDES (data encryption standard/triple data encryption standard): ECB (electronic
codebook) at CBC (cipher block chaining) chaining algorithm, 64-, 128- o 192-bit na key · AES (advanced encryption standard): ECB, CBC, GCM, CCM, at CTR (counter mode) chaining algorithm, 128-, 192- o 256-bit na key
Pangkalahatang tampok ng HASH: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (mga secure na HASH algorithm) · HMAC
Sinusuportahan ng cryptographic accelerator ang pagbuo ng kahilingan sa DMA.
Maaaring tukuyin ang CRYP, SAES, PKA at HASH (sa ETZPC) bilang naa-access ng secure na software lamang.

3.25

Boot at seguridad at kontrol ng OTP (BSEC)
Ang BSEC (boot at seguridad at kontrol ng OTP) ay nilayon na kontrolin ang isang OTP (isang beses na programmable) fuse box, na ginagamit para sa naka-embed na hindi pabagu-bagong storage para sa configuration ng device at mga parameter ng seguridad. Ang ilang bahagi ng BSEC ay dapat na i-configure bilang naa-access ng secure na software lamang.
Ang BSEC ay maaaring gumamit ng mga salitang OTP para sa pag-iimbak ng HWKEY 256-bit para sa SAES (secure na AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.26

Mga timer at tagapagbantay
Kasama sa mga device ang dalawang advanced-control timer, sampung general-purpose timer (kung saan pito ang sinigurado), dalawang basic timer, limang low-power timer, dalawang watchdog, at apat na system timer sa bawat Cortex-A7.
Maaaring i-freeze ang lahat ng timer counter sa debug mode.
Inihahambing ng talahanayan sa ibaba ang mga feature ng advanced-control, general-purpose, basic at low-power timers.

Uri ng timer

Timer

Talahanayan 4. Paghahambing ng tampok na timer

Counter resolution-
tion

Uri ng kontra

Prescaler factor

Pagbuo ng kahilingan sa DMA

Kumuha/maghambing ng mga channel

Komplementaryong output

Max na interface
orasan (MHz)

Max
timer
orasan (MHz)(1)

Advanced na TIM1, -kontrol ang TIM8

16-bit

Pataas, Anumang integer pababa, sa pagitan ng 1 pataas/pababa at 65536

Oo

TIM2 TIM5

32-bit

Pataas, Anumang integer pababa, sa pagitan ng 1 pataas/pababa at 65536

Oo

TIM3 TIM4

16-bit

Pataas, Anumang integer pababa, sa pagitan ng 1 pataas/pababa at 65536

Oo

Anumang integer

TIM12(2) 16-bit

Sa pagitan ng 1

Hindi

Heneral

at 65536

layunin

TIM13(2) TIM14(2)

16-bit

Anumang integer Up sa pagitan ng 1
at 65536

Hindi

Anumang integer

TIM15(2) 16-bit

Sa pagitan ng 1

Oo

at 65536

TIM16(2) TIM17(2)

16-bit

Anumang integer Up sa pagitan ng 1
at 65536

Oo

Basic

TIM6, TIM7

16-bit

Anumang integer Up sa pagitan ng 1
at 65536

Oo

LPTIM1,

Mababang kapangyarihan

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, Up 16, 32, 64,
128

Hindi

LPTIM5

6

4

104.5

209

4

Hindi

104.5

209

4

Hindi

104.5

209

2

Hindi

104.5

209

1

Hindi

104.5

209

2

1

104.5

209

1

1

104.5

209

0

Hindi

104.5

209

1(3)

Hindi

104.5 104.5

1. Ang maximum na orasan ng timer ay hanggang 209 MHz depende sa TIMGxPRE bit sa RCC. 2. Secure na timer. 3. Walang capture channel sa LPTIM.

DS13875 Rev 5

37/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Mga advanced na control timer (TIM1, TIM8)
Ang mga advanced-control timers (TIM1, TIM8) ay makikita bilang three-phase PWM generators na multiplexed sa 6 na channel. Mayroon silang mga pantulong na PWM output na may programmable na ipinasok na mga patay na oras. Maaari ding ituring ang mga ito bilang kumpletong general-purpose timer. Ang kanilang apat na independiyenteng channel ay maaaring gamitin para sa: · input capture · output compare · PWM generation (edge-o center-aligned modes) · one-pulse mode output
Kung naka-configure bilang mga karaniwang 16-bit na timer, mayroon silang parehong mga tampok tulad ng mga pangkalahatang layunin na timer. Kung na-configure bilang 16-bit PWM generators, mayroon silang ganap na modulation capability (0-100 %).
Maaaring gumana ang advanced-control timer kasama ang mga general-purpose timer sa pamamagitan ng feature na timer link para sa pag-synchronize o event chaining.
Sinusuportahan ng TIM1 at TIM8 ang independiyenteng pagbuo ng kahilingan sa DMA.
Mga general-purpose timer (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Mayroong sampung na-synchronize na general-purpose timer na naka-embed sa mga STM32MP133C/F na device (tingnan ang Talahanayan 4 para sa mga pagkakaiba). · TIM2, TIM3, TIM4, TIM5
Ang TIM 2 at TIM5 ay batay sa isang 32-bit na auto-reload up/down counter at isang 16-bit prescaler, habang ang TIM3 at TIM4 ay batay sa isang 16-bit na auto-reload up/downcounter at isang 16-bit na prescaler. Nagtatampok ang lahat ng timer ng apat na independiyenteng channel para sa input capture/output compare, PWM o one-pulse mode output. Nagbibigay ito ng hanggang 16 na input capture/output compare/PWM sa pinakamalalaking package. Maaaring gumana nang magkasama ang mga general-purpose timer na ito, o kasama ng iba pang mga general-purpose timer at mga advanced-control timer na TIM1 at TIM8, sa pamamagitan ng feature na timer link para sa pag-synchronize o event chaining. Maaaring gamitin ang alinman sa mga pangkalahatang layunin na timer na ito upang makabuo ng mga output ng PWM. Ang TIM2, TIM3, TIM4, TIM5 ay may independiyenteng pagbuo ng kahilingan sa DMA. Ang mga ito ay may kakayahang pangasiwaan ang quadrature (incremental) na mga signal ng encoder at ang mga digital na output mula sa isa hanggang apat na hall-effect sensor. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Ang mga timer na ito ay batay sa isang 16-bit na auto-reload upcounter at isang 16-bit na prescaler. Ang TIM13, TIM14, TIM16 at TIM17 ay nagtatampok ng isang independiyenteng channel, samantalang ang TIM12 at TIM15 ay may dalawang independiyenteng channel para sa input capture/output compare, PWM o one-pulse mode output. Maaaring i-synchronize ang mga ito sa TIM2, TIM3, TIM4, TIM5 na full-feature na mga general-purpose timer o gamitin bilang mga simpleng timebase. Ang bawat isa sa mga timer na ito ay maaaring tukuyin (sa ETZPC) bilang naa-access ng secure na software lamang.
Mga pangunahing timer (TIM6 at TIM7)
Ang mga timer na ito ay pangunahing ginagamit bilang isang generic na 16-bit time base.
Sinusuportahan ng TIM6 at TIM7 ang independiyenteng pagbuo ng kahilingan sa DMA.

38/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.26.4
3.26.5 3.26.6

Mga low-power timer (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Ang bawat low-power timer ay may independiyenteng orasan at tumatakbo din sa Stop mode kung ito ay na-clock ng LSE, LSI o isang panlabas na orasan. Nagagawa ng isang LPTIMx na gisingin ang device mula sa Stop mode.
Sinusuportahan ng mga low-power timer na ito ang mga sumusunod na feature: · 16-bit up counter na may 16-bit autoreload register · 16-bit compare register · Configurable output: pulse, PWM · Continuous/one-shot mode · Selectable software/hardware input trigger · Pipiling pinagmulan ng orasan:
panloob na mapagkukunan ng orasan: LSE, LSI, HSI o APB na orasan panlabas na mapagkukunan ng orasan sa LPTIM input (gumagana kahit na walang panloob na orasan
source running, na ginagamit ng pulse counter application) · Programmable digital glitch filter · Encoder mode
Maaaring tukuyin ang LPTIM2 at LPTIM3 (sa ETZPC) bilang naa-access ng secure na software lamang.
Mga independiyenteng watchdog (IWDG1, IWDG2)
Ang isang independiyenteng tagapagbantay ay batay sa isang 12-bit na downcounter at isang 8-bit na prescaler. Ito ay na-clock mula sa isang independiyenteng 32 kHz internal RC (LSI) at, dahil ito ay gumagana nang hiwalay mula sa pangunahing orasan, maaari itong gumana sa Stop at Standby mode. Maaaring gamitin ang IWDG bilang isang asong tagapagbantay upang i-reset ang device kapag may nangyaring problema. Ito ay hardware- o software na nako-configure sa pamamagitan ng mga opsyon na byte.
Ang IWDG1 ay maaaring tukuyin (sa ETZPC) bilang naa-access sa pamamagitan ng secure na software lamang.
Mga generic na timer (Cortex-A7 CNT)
Ang mga generic na timer ng Cortex-A7 na naka-embed sa loob ng Cortex-A7 ay pinapakain ng halaga mula sa system timing generation (STGEN).
Ang Cortex-A7 processor ay nagbibigay ng mga sumusunod na timer: · pisikal na timer para sa paggamit sa secure at hindi secure na mga mode
Ang mga rehistro para sa pisikal na timer ay naka-banked upang magbigay ng ligtas at hindi secure na mga kopya. · virtual timer para sa paggamit sa hindi secure na mga mode · pisikal na timer para sa paggamit sa hypervisor mode
Ang mga generic na timer ay hindi mga peripheral na namamapa ng memorya at pagkatapos ay maa-access lamang ng mga partikular na tagubilin ng Cortex-A7 coprocessor (cp15).

3.27

System timer generation (STGEN)
Ang system timing generation (STGEN) ay bumubuo ng isang time-count value na nagbibigay ng pare-pareho view ng oras para sa lahat ng mga generic na timer ng Cortex-A7.

DS13875 Rev 5

39/219
48

Pagganap sa paglipasview

STM32MP133C/F

Ang pagbuo ng system timing ay may mga sumusunod na pangunahing tampok: · 64-bit ang lapad upang maiwasan ang mga isyu sa roll-over · Magsimula sa zero o isang programmable na halaga · Control APB interface (STGENC) na nagbibigay-daan sa timer na i-save at maibalik
sa mga powerdown event · Read-only na APB interface (STGENR) na nagbibigay-daan sa halaga ng timer na mabasa ng hindi-
secure na software at mga tool sa pag-debug · Pagdaragdag ng halaga ng timer na maaaring ihinto sa panahon ng pag-debug ng system
Maaaring tukuyin ang STGENC (sa ETZPC) bilang naa-access ng secure na software lamang.

3.28

Oras ng real-time (RTC)
Nagbibigay ang RTC ng awtomatikong wakeup para pamahalaan ang lahat ng low-power mode. Ang RTC ay isang independiyenteng timer/counter ng BCD at nagbibigay ng orasan/kalendaryo sa araw na may mga programmable alarm interrupts.
Kasama rin sa RTC ang panaka-nakang programmable wakeup flag na may kakayahan sa interrupt.
Ang dalawang 32-bit na rehistro ay naglalaman ng mga segundo, minuto, oras (12- o 24 na oras na format), araw (araw ng linggo), petsa (araw ng buwan), buwan, at taon, na ipinahayag sa binary coded decimal format (BCD). Available din ang halaga ng sub-segundo sa binary na format.
Sinusuportahan ang binary mode upang mapagaan ang pamamahala ng driver ng software.
Ang mga kompensasyon para sa 28-, 29- (leap year), 30-, at 31-araw na buwan ay awtomatikong ginagawa. Maaari ding isagawa ang daylight saving time compensation.
Ang mga karagdagang 32-bit na register ay naglalaman ng mga programmable alarm subsecond, segundo, minuto, oras, araw, at petsa.
Available ang digital calibration feature para mabayaran ang anumang paglihis sa katumpakan ng crystal oscillator.
Pagkatapos ng Backup domain reset, lahat ng RTC registers ay protektado laban sa mga posibleng parasitic write access at pinoprotektahan ng secured na access.
Hangga't ang supply voltage nananatili sa operating range, hindi tumitigil ang RTC, anuman ang status ng device (Run mode, low-power mode o under reset).
Ang mga pangunahing tampok ng RTC ay ang mga sumusunod: · Kalendaryo na may mga subsecond, segundo, minuto, oras (12 o 24 na format), araw (araw ng
linggo), petsa (araw ng buwan), buwan, at taon · Daylight saving compensation programmable ng software · Programmable alarm with interrupt function. Ang alarma ay maaaring ma-trigger ng sinuman
kumbinasyon ng mga field ng kalendaryo. · Awtomatikong wakeup unit na bumubuo ng pana-panahong flag na nagti-trigger ng awtomatikong wakeup
interrupt · Reference clock detection: ang isang mas tumpak na pangalawang source clock (50 o 60 Hz) ay maaaring
ginagamit upang mapahusay ang katumpakan ng kalendaryo. · Tumpak na pag-synchronize sa panlabas na orasan gamit ang sub-second shift feature · Digital calibration circuit (periodic counter correction): 0.95 ppm accuracy, nakuha sa isang
window ng pagkakalibrate ng ilang segundo

40/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

· Orasamp function para sa pag-save ng kaganapan · Imbakan ng SWKEY sa RTC backup registers na may direktang bus access sa SAE (hindi
nababasa ng CPU) · Maskable na mga interrupt/kaganapan:
Alarm A Alarm B Oras ng pagkaantala ng wakeupamp · TrustZone support: RTC ganap na secure na Alarm A, alarm B, wakeup timer at timestamp indibidwal na ligtas o hindi ligtas
configuration RTC calibration tapos in secure on non-secure configuration

3.29

Tamper at backup na mga rehistro (TAMP)
Ang 32 x 32-bit na backup na mga rehistro ay pinananatili sa lahat ng low-power mode at gayundin sa VBAT mode. Magagamit ang mga ito para mag-imbak ng sensitibong data dahil pinoprotektahan ng atamper detection circuit.
Pitong tamper input pin at limang tamper output pin ay magagamit para sa anti-tamper detection. Ang panlabas na tampMaaaring i-configure ang mga pin para sa pagtuklas ng gilid, gilid at antas, pagtukoy ng antas na may pag-filter, o aktibong tamper na nagpapataas ng antas ng seguridad sa pamamagitan ng awtomatikong pagsuri na ang tamper pin ay hindi panlabas na binuksan o shorted.
TAMP pangunahing tampok · 32 backup na rehistro (TAMP_BKPxR) na ipinatupad sa RTC domain na nananatili
pinapagana ng VBAT kapag naka-off ang VDD power · 12 tampmagagamit ang mga pin (pitong input at limang output) · Anumang tamper detection ay maaaring bumuo ng isang RTC timestamp kaganapan. · Anumang tampbinubura ng er detection ang mga backup na rehistro. · Suporta sa TrustZone:
Tamper secure o hindi secure na configuration Nagrerehistro ang backup ng configuration sa tatlong lugar na maaaring i-configure:
. isang read/write secure na lugar . isang magsulat ng secure/basahin ang hindi secure na lugar . isang read/write na hindi secure na lugar · Monotonic counter

3.30

Inter-integrated circuit interface (I2C1, I2C2, I2C3, I2C4, I2C5)
Ang mga device ay nag-embed ng limang I2C interface.
Pinangangasiwaan ng interface ng I2C bus ang mga komunikasyon sa pagitan ng STM32MP133C/F at ng serial I2C bus. Kinokontrol nito ang lahat ng I2C bus-specific na sequencing, protocol, arbitration at timing.

DS13875 Rev 5

41/219
48

Pagganap sa paglipasview

STM32MP133C/F

Ang I2C peripheral ay sumusuporta sa: · I2C-bus specification at user manual rev. 5 pagkakatugma:
Slave at master mode, multimaster capability Standard-mode (Sm), na may bitrate na hanggang 100 kbit/s Fast-mode (Fm), na may bitrate na hanggang 400 kbit/s Fast-mode Plus (Fm+), na may bitrate hanggang 1 Mbit/s at 20 mA output drive I/Os 7-bites na setup ng slave na setup at 10-bit na 7-bit na setup ng slave. at mga oras ng pag-hold Opsyonal na pag-uunat ng orasan · System management bus (SMBus) specification rev 2.0 compatibility: Hardware PEC (packet error checking) pagbuo at pag-verify gamit ang ACK
control Address resolution protocol (ARP) support SMBus alert · Power system management protocol (PMBusTM) specification rev 1.1 compatibility · Independent clock: isang pagpipilian ng mga independiyenteng source ng orasan na nagpapahintulot sa bilis ng komunikasyon ng I2C na maging independent mula sa PCLK reprogramming · Wakeup mula sa Stop mode sa address match · Programmable analog at digital noise filters · 1-byte capability buffer na may DMA capability buffer
Ang I2C3, I2C4 at I2C5 ay maaaring tukuyin (sa ETZPC) bilang naa-access ng secure na software lamang.

3.31

Universal synchronous asynchronous receiver transmitter (USART1, USART2, USART3, USART6 at UART4, UART5, UART7, UART8)
Ang mga device ay may apat na naka-embed na universal synchronous receiver transmitter (USART1, USART2, USART3 at USART6) at apat na universal asynchronous receiver transmitter (UART4, UART5, UART7 at UART8). Sumangguni sa talahanayan sa ibaba para sa isang buod ng mga tampok ng USARTx at UARTx.
Ang mga interface na ito ay nagbibigay ng asynchronous na komunikasyon, IrDA SIR ENDEC na suporta, multiprocessor communication mode, single-wire half-duplex na mode ng komunikasyon at may LIN master/slave capability. Nagbibigay sila ng pamamahala ng hardware ng mga signal ng CTS at RTS, at Paganahin ang Driver ng RS485. Nagagawa nilang makipag-usap sa bilis na hanggang 13 Mbit/s.
Ang USART1, USART2, USART3 at USART6 ay nagbibigay din ng Smartcard mode (ISO 7816 compliant) at tulad ng SPI na kakayahan sa komunikasyon.
Ang lahat ng USART ay may clock domain na hiwalay sa CPU clock, na nagbibigay-daan sa USARTx na gisingin ang STM32MP133C/F mula sa Stop mode gamit ang mga baudrates hanggang 200 Kbaud. Ang mga wakeup event mula sa Stop mode ay programmable at maaaring:
· simulan ang bit detection
· anumang natanggap na data frame
· isang tiyak na naka-program na data frame

42/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

Ang lahat ng mga interface ng USART ay maaaring ihatid ng DMA controller.

Talahanayan 5. Mga tampok ng USART/UART

Mga mode/feature ng USART(1)

USART1/2/3/6

UART4/5/7/8

Pagkontrol ng daloy ng hardware para sa modem

X

X

Patuloy na komunikasyon gamit ang DMA

X

X

Komunikasyon ng Multiprocessor

X

X

Synchronous SPI mode (master/slave)

X

–

Smartcard mode

X

–

Single-wire half-duplex na komunikasyon IrDA SIR ENDEC block

X

X

X

X

LIN mode

X

X

Dual clock domain at wakeup mula sa low power mode

X

X

Ang pag-timeout ng receiver ay nakakagambala sa komunikasyon ng Modbus

X

X

X

X

Pagtuklas ng auto baud rate

X

X

Paganahin ang Driver

X

X

Haba ng data ng USART

7, 8 at 9 bits

1. X = suportado.

Ang USART1 at USART2 ay maaaring tukuyin (sa ETZPC) bilang naa-access ng secure na software lamang.

3.32

Mga serial na peripheral na interface (SPI1, SPI2, SPI3, SPI4, SPI5) interintegrated sound interface (I2S1, I2S2, I2S3, I2S4)
Nagtatampok ang mga device ng hanggang limang SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4, at SPI5) na nagbibigay-daan sa komunikasyon nang hanggang 50 Mbit/s sa master at slave mode, sa half-duplex, fullduplex at simplex mode. Ang 3-bit prescaler ay nagbibigay ng walong master mode frequency at ang frame ay maaaring i-configure mula 4 hanggang 16 bits. Sinusuportahan ng lahat ng interface ng SPI ang NSS pulse mode, TI mode, pagkalkula ng hardware CRC at pagpaparami ng 8-bit na naka-embed na Rx at Tx FIFO na may kakayahan sa DMA.
I2S1, I2S2, I2S3, at I2S4 ay multiplexed sa SPI1, SPI2, SPI3 at SPI4. Maaari silang patakbuhin sa master o slave mode, sa full-duplex at half-duplex na mga mode ng komunikasyon, at maaaring i-configure upang gumana sa isang 16- o 32-bit na resolution bilang input o output channel. Audio sampSinusuportahan ang mga ling frequency mula 8 kHz hanggang 192 kHz. Sinusuportahan ng lahat ng interface ng I2S ang multiply ng 8-bit na naka-embed na Rx at Tx FIFO na may kakayahan sa DMA.
Maaaring tukuyin ang SPI4 at SPI5 (sa ETZPC) bilang naa-access ng secure na software lamang.

3.33

Mga serial audio interface (SAI1, SAI2)
Ang mga device ay nag-embed ng dalawang SAI na nagbibigay-daan sa disenyo ng maraming stereo o mono audio protocol

DS13875 Rev 5

43/219
48

Pagganap sa paglipasview

STM32MP133C/F

gaya ng I2S, LSB o MSB-justified, PCM/DSP, TDM o AC'97. Ang isang SPDIF output ay magagamit kapag ang audio block ay na-configure bilang isang transmitter. Upang dalhin ang antas na ito ng flexibility at reconfigurability, ang bawat SAI ay naglalaman ng dalawang independiyenteng audio sub-block. Ang bawat bloke ay may sariling clock generator at I/O line controller. Audio sampSinusuportahan ang mga ling frequency hanggang 192 kHz. Bilang karagdagan, hanggang walong mikropono ang maaaring suportahan salamat sa isang naka-embed na interface ng PDM. Ang SAI ay maaaring gumana sa master o slave configuration. Ang audio sub-block ay maaaring maging receiver o transmitter at maaaring gumana nang sabay-sabay o asynchronous (na may kinalaman sa isa pa). Maaaring ikonekta ang SAI sa iba pang mga SAI upang gumana nang sabay-sabay.

3.34

SPDIF receiver interface (SPDIFRX)
Ang SPDIFRX ay idinisenyo upang makatanggap ng daloy ng S/PDIF na sumusunod sa IEC-60958 at IEC-61937. Sinusuportahan ng mga pamantayang ito ang mga simpleng stereo stream hanggang sa mataas na sampang rate, at naka-compress na multi-channel na surround sound, gaya ng mga tinukoy ng Dolby o DTS (hanggang sa 5.1).
Ang mga pangunahing tampok ng SPDIFRX ay ang mga sumusunod: · Hanggang sa apat na input na magagamit · Awtomatikong pagtukoy ng rate ng simbolo · Pinakamataas na rate ng simbolo: 12.288 MHz · Sinusuportahan ang Stereo stream mula 32 hanggang 192 kHz · Suporta ng audio na IEC-60958 at IEC-61937, mga consumer application · Parity bit management · Komunikasyon gamit ang DMA para sa mga audioamples · Komunikasyon gamit ang DMA para sa kontrol at impormasyon ng channel ng gumagamit · Makagambala sa mga kakayahan
Ang SPDIFRX receiver ay nagbibigay ng lahat ng kinakailangang mga tampok upang makita ang rate ng simbolo, at i-decode ang papasok na stream ng data. Maaaring piliin ng user ang nais na input ng SPDIF, at kapag available ang isang wastong signal, muling magsisimula ang SPDIFRXamples the incoming signal, decodes the Manchester stream, and recognizes frames, sub-frames and blocks elements. Ang SPDIFRX ay naghahatid sa na-decode na data ng CPU, at nauugnay na mga flag ng katayuan.
Nag-aalok din ang SPDIFRX ng signal na pinangalanang spdif_frame_sync, na nagpapalipat-lipat sa S/PDIF sub-frame rate na ginagamit upang kalkulahin ang eksaktong sample rate para sa mga algorithm ng drift ng orasan.

3.35

Secure na digital input/output MultiMediaCard interface (SDMMC1, SDMMC2)
Dalawang secure na digital input/output MultiMediaCard interface (SDMMC) ang nagbibigay ng interface sa pagitan ng AHB bus at SD memory card, SDIO card at MMC device.
Kasama sa mga feature ng SDMMC ang mga sumusunod: · Pagsunod sa Naka-embed na MultiMediaCard System Specification Version 5.1
Suporta sa card para sa tatlong magkakaibang databus mode: 1-bit (default), 4-bit at 8-bit

44/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

(HS200 SDMMC_CK bilis limitado sa maximum na pinapayagang bilis ng I/O)(HS400 ay hindi suportado)
· Buong compatibility sa mga nakaraang bersyon ng MultiMediaCards (backward compatibility)
· Ganap na pagsunod sa mga detalye ng SD memory card bersyon 4.1 (SDR104 SDMMC_CK bilis limitado sa maximum na pinapayagang bilis ng I/O, SPI mode at UHS-II mode ay hindi suportado)
· Ganap na pagsunod sa SDIO card specification version 4.0 Card support para sa dalawang magkaibang databus mode: 1-bit (default) at 4-bit (SDR104 SDMMC_CK speed na limitado sa maximum na pinapayagang I/O speed, SPI mode at UHS-II mode na hindi suportado)
· Paglipat ng data hanggang 208 Mbyte/s para sa 8-bit mode (depende sa maximum na pinapayagang bilis ng I/O)
· Ang output ng data at command ay nagbibigay-daan sa mga signal na kontrolin ang mga external na bidirectional driver
· Naka-embed na DMA controller na naka-embed sa interface ng host ng SDMMC, na nagbibigay-daan sa mabilis na paglipat sa pagitan ng interface at ng SRAM
· Suporta sa naka-link na listahan ng IDMA
· Nakalaang mga power supply, VDDSD1 at VDDSD2 para sa SDMMC1 at SDMMC2 ayon sa pagkakabanggit, na inaalis ang pangangailangan para sa level-shifter insertion sa SD card interface sa UHS-I mode
Ilang GPIO lang para sa SDMMC1 at SDMMC2 ang available sa isang nakalaang VDDSD1 o VDDSD2 supply pin. Bahagi iyon ng mga default na boot GPIO para sa SDMMC1 at SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Makikilala ang mga ito sa kahaliling talahanayan ng pag-andar sa pamamagitan ng mga signal na may suffix na "_VSD1" o "_VSD2".
Ang bawat SDMMC ay isinama sa isang delay block (DLYBSD) na nagbibigay-daan sa suporta ng isang panlabas na dalas ng data na higit sa 100 MHz.
Ang parehong mga interface ng SDMMC ay may mga secure na port ng configuration.

3.36

Controller area network (FDCAN1, FDCAN2)
Ang controller area network (CAN) subsystem ay binubuo ng dalawang CAN modules, isang shared message RAM memory at isang clock calibration unit.
Parehong CAN modules (FDCAN1 at FDCAN2) ay sumusunod sa ISO 11898-1 (CAN protocol specification version 2.0 part A, B) at CAN FD protocol specification version 1.0.
Ang isang 10-Kbyte message RAM memory ay nagpapatupad ng mga filter, tumatanggap ng mga FIFO, tumatanggap ng mga buffer, nagpapadala ng mga FIFO ng kaganapan at nagpapadala ng mga buffer (kasama ang mga trigger para sa TTCAN). Ang mensaheng RAM na ito ay ibinabahagi sa pagitan ng dalawang FDCAN1 at FDCAN2 module.
Ang karaniwang yunit ng pagkakalibrate ng orasan ay opsyonal. Maaari itong magamit upang bumuo ng isang naka-calibrate na orasan para sa parehong FDCAN1 at FDCAN2 mula sa HSI internal RC oscillator at ang PLL, sa pamamagitan ng pagsusuri sa mga mensaheng CAN na natanggap ng FDCAN1.

DS13875 Rev 5

45/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.37

Universal serial bus high-speed host (USBH)
Ang mga device ay nag-embed ng isang USB high-speed host (hanggang 480 Mbit/s) na may dalawang pisikal na port. Sinusuportahan ng USBH ang parehong low, full-speed (OHCI) pati na rin ang high-speed (EHCI) na operasyon nang hiwalay sa bawat port. Pinagsasama nito ang dalawang transceiver na maaaring magamit para sa alinman sa mababang bilis (1.2 Mbit/s), buong bilis (12 Mbit/s) o mataas na bilis na operasyon (480 Mbit/s). Ang pangalawang high-speed transceiver ay ibinabahagi sa OTG high-speed.
Ang USBH ay sumusunod sa detalye ng USB 2.0. Ang mga USBH controller ay nangangailangan ng mga dedikadong orasan na binuo ng isang PLL sa loob ng USB high-speed PHY.

3.38

USB on-the-go high-speed (OTG)
Ang mga device ay nag-embed ng isang USB OTG high-speed (hanggang 480 Mbit/s) device/host/OTG peripheral. Sinusuportahan ng OTG ang parehong full-speed at high-speed na operasyon. Ang transceiver para sa high-speed na operasyon (480 Mbit/s) ay ibinabahagi sa pangalawang port ng USB Host.
Ang USB OTG HS ay sumusunod sa USB 2.0 specification at sa OTG 2.0 specification. Mayroon itong setting ng endpoint na nako-configure ng software at sumusuporta sa pagsususpinde/pagpatuloy. Ang mga USB OTG controllers ay nangangailangan ng nakalaang 48 MHz na orasan na binuo ng isang PLL sa loob ng RCC o sa loob ng USB high-speed PHY.
Ang mga pangunahing feature ng USB OTG HS ay nakalista sa ibaba: · Pinagsamang laki ng Rx at Tx FIFO na 4 Kbyte na may dynamic na FIFO sizing · SRP (session request protocol) at suporta sa HNP (host negotiation protocol) · Walong bidirectional endpoints · 16 host channel na may panaka-nakang suporta sa OUT · Software na nako-configure sa OTG1.3 at OTG2.0 na mode ng operasyon. · Pagbabago sa detalye ng pag-charge ng baterya 2.0 suporta · Suporta sa HS OTG PHY · Panloob na USB DMA · HNP/SNP/IP sa loob (hindi na kailangan ng anumang panlabas na risistor) · Para sa mga mode ng OTG/Host, kailangan ng power switch kung sakaling ang mga device na pinapagana ng bus ay
konektado.
Ang USB OTG configuration port ay maaaring maging secure.

46/219

DS13875 Rev 5

STM32MP133C/F

Pagganap sa paglipasview

3.39

Mga interface ng Gigabit Ethernet MAC (ETH1, ETH2)
Nagbibigay ang mga device ng dalawang IEEE-802.3-2002-compliant gigabit media access controllers (GMAC) para sa Ethernet LAN communications sa pamamagitan ng industry-standard medium-independent interface (MII), isang reduced medium-independent interface (RMII), o isang reduced gigabit medium-independent interface (RGMII).
Ang mga device ay nangangailangan ng panlabas na physical interface device (PHY) upang kumonekta sa pisikal na LAN bus (twisted-pair, fiber, atbp.). Nakakonekta ang PHY sa port ng device gamit ang 17 signal para sa MII, 7 signal para sa RMII, o 13 signal para sa RGMII, at maaaring i-clock gamit ang 25 MHz (MII, RMII, RGMII) o 125 MHz (RGMII) mula sa STM32MP133C/F o mula sa PHY.
Kasama sa mga device ang mga sumusunod na feature: · Operation modes at PHY interface
10-, 100-, at 1000-Mbit/s na mga rate ng paglilipat ng data Suporta sa parehong full-duplex at half-duplex na mga operasyon Mga interface ng MII, RMII at RGMII PHY · Kontrol sa pagproseso Multi-layer Packet filtering: MAC filtering on source (SA) at destination (DA)
address na may perpektong at hash na filter, VLAN tag-based na pag-filter na may perpekto at hash filter, Layer 3 na pag-filter sa IP source (SA) o destination (DA) address, Layer 4 na pag-filter sa source (SP) o destination (DP) port Dobleng VLAN processing: pagpasok ng hanggang dalawang VLAN tags sa landas ng pagpapadala, tag pag-filter sa receive path IEEE 1588-2008/PTPv2 support Sinusuportahan ang network statistics na may RMON/MIB counters (RFC2819/RFC2665) · Hardware offload processing Preamble at start-of-frame data (SFD) insertion or deletion Integrity checksum offload engine para sa IP header/ICMPCP/received payloading na pagkalkula ng pagpapadala at pagtanggap ng TMPCP/received payloading engine pagkalkula at paghahambing ng checksum Awtomatikong tugon sa kahilingan ng ARP sa device MAC address TCP segmentation: awtomatikong paghahati ng malaking TCP packet sa maramihang maliliit na packet · Low-power mode Energy efficient Ethernet (standard IEEE 802.3az-2010) Remote wakeup packet at AMD Magic PacketTM detection
Parehong maaaring i-program ang ETH1 at ETH2 bilang secure. Kapag ligtas, ang mga transaksyon sa interface ng AXI ay ligtas, at ang mga rehistro ng pagsasaayos ay maaari lamang mabago ng mga secure na pag-access.

DS13875 Rev 5

47/219
48

Pagganap sa paglipasview

STM32MP133C/F

3.40

I-debug ang imprastraktura
Ang mga device ay nag-aalok ng mga sumusunod na debug at trace na feature para suportahan ang software development at system integration: · Breakpoint debugging · Code execution tracing · Software instrumentation · JTAG debug port · Serial-wire debug port · Trigger input at output · Trace port · Arm CoreSight debug at trace na mga bahagi
Maaaring kontrolin ang debug sa pamamagitan ng JTAG/serial-wire debug access port, gamit ang mga standard na tool sa pag-debug ng industriya.
Ang isang trace port ay nagbibigay-daan sa data na makuha para sa pag-log at pagsusuri.
Ang pag-access sa pag-debug sa mga secure na lugar ay pinagana ng mga signal ng pagpapatunay sa BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinout, paglalarawan ng pin at mga kahaliling function

4

Pinout, paglalarawan ng pin at mga kahaliling function

Larawan 5. STM32MP133C/F LFBGA289 ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
LABAS

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

SINASABI ni REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Ipinapakita ng figure sa itaas ang tuktok ng package view.

DS13875 Rev 5

49/219
97

Pinout, paglalarawan ng pin at mga kahaliling function

STM32MP133C/F

Larawan 6. STM32MP133C/F TFBGA289 ballout

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
LABAS

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Ipinapakita ng figure sa itaas ang tuktok ng package view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinout, paglalarawan ng pin at mga kahaliling function

Larawan 7. STM32MP133C/F TFBGA320 ballout
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD CPU

PE1

PD15

VDD CPU

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD CPU

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD CPU

VSS

VDD

VDD CPU

VDD CORE

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ RESET
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD CPU

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_SA

VDD

N

PE2

PF4

PH6

PI2

VDD CPU
VDD CORE
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD CORE

VSS

VSS

VDD CORE

VSS

VSS

VSS

VSS

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD CORE

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD CORE

VSS

VDD

VDD CORE

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ OUT

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD CORE

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ON

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ON

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Ipinapakita ng figure sa itaas ang tuktok ng package view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinout, paglalarawan ng pin at mga kahaliling function

STM32MP133C/F

Talahanayan 6. Alamat / pagpapaikli na ginamit sa talahanayan ng pinout

Pangalan

Pagpapaikli

Kahulugan

Pangalan ng pin Uri ng pin
I / O istraktura
Mga Tala Mga kahaliling function Mga karagdagang function

Maliban kung tinukoy, ang pin function sa panahon at pagkatapos ng pag-reset ay pareho sa aktwal na pangalan ng pin

S

Supply pin

I

Input lang ang pin

O

Pin lang ang output

I/O

Input/output pin

A

Analog o espesyal na antas ng pin

FT(U/D/PD) 5 V tolerant I/O (na may nakapirming pull-up / pull-down / programmable pull-down)

DDR

1.5 V, 1.35 V o 1.2 VI/O para sa interface ng DDR3, DDR3L, LPDDR2/LPDDR3

A

Analog signal

RST

I-reset ang pin gamit ang mahinang pull-up resistor

_f(1) _a(2) _u(3) _h(4)

Opsyon para sa FT I/Os I2C FM+ na opsyon Analog na opsyon (ibinibigay ng VDDA para sa analog na bahagi ng I/O) USB na opsyon (ibinibigay ng VDD3V3_USBxx para sa USB na bahagi ng I/O) High-speed na output para sa 1.8V typ. VDD (para sa SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Very-high-speed na opsyon para sa 1.8V typ. VDD (para sa ETH, SPI, SDMMC, QUADSPI, TRACE)

Maliban kung tinukoy ng isang tala, ang lahat ng I/Os ay itinakda bilang mga lumulutang na input sa panahon at pagkatapos ng pag-reset

Pinili ang mga function sa pamamagitan ng mga rehistro ng GPIOx_AFR

Direktang pinili/pinagana ang mga function sa pamamagitan ng mga peripheral register

1. Ang mga kaugnay na istruktura ng I/O sa Talahanayan 7 ay: FT_f, FT_fh, FT_fvh 2. Ang mga kaugnay na istruktura ng I/O sa Talahanayan 7 ay: FT_a, FT_ha, FT_vha 3. Ang mga kaugnay na istruktura ng I/O sa Talahanayan 7 ay: FT_u 4. Ang mga kaugnay na istruktura ng I/O sa Talahanayan 7 ay: _Fth5. FT_fvh, FT_vh, FT_ha, FT_vha 7. Ang mga kaugnay na istruktura ng I/O sa Talahanayan XNUMX ay: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinout, paglalarawan ng pin at mga kahaliling function

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS VDD

S

–

S

–

PE11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE14

I/O FT_h

VDDCPU

S

–

PD0

I/O FT

PH12

I/O FT_fh

PB6

I/O FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(boot)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(boot)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(boot)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(boot)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinout, paglalarawan ng pin at mga kahaliling function

STM32MP133C/F

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

I/O FT

I/O FT_fh

I/O FT_f

I/O FT_h

S

–

I/O FT_h

S

–

I/O FT_h

I/O FT_f

I/O FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(boot)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(boot)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(boot),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(boot)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(boot)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(boot)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinout, paglalarawan ng pin at mga kahaliling function

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

S

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSS

S

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

S

–

S

–

PF9

I/O FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(boot),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(boot)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(boot),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(boot),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Pinout, paglalarawan ng pin at mga kahaliling function

STM32MP133C/F

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

S

–

I/O FT_h

S

–

I/O FT_fh

I/O FT_fh

I/O FT_h

S

–

S

–

I/O FT

I/O FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(boot),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Pinout, paglalarawan ng pin at mga kahaliling function

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

J3 J4 N5

PI2

I/O FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

I/O FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_ LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

I/O FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ OUT1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Pinout, paglalarawan ng pin at mga kahaliling function

STM32MP133C/F

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(boot),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Pinout, paglalarawan ng pin at mga kahaliling function

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

I/O FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

I/O FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

I/O FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Pinout, paglalarawan ng pin at mga kahaliling function

STM32MP133C/F

Numero ng Pin

Talahanayan 7. Mga kahulugan ng bola ng STM32MP133C/F (ipinagpapatuloy)

Mga function ng bola

Pangalan ng pin (function pagkatapos
i-reset)

Mga kahaliling pagpapaandar

Mga karagdagang function

LFBGA289 TFBGA289 TFBGA320
I/O na istraktura ng uri ng pin
Mga Tala

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

I/O FT_a

I/O FT_a I/O FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Mga Dokumento / Mga Mapagkukunan

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU [pdf] Gabay sa Gumagamit STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Mga sanggunian

• User Manual