STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU

Speċifikazzjonijiet

• Qalba: Arm Cortex-A7
• Memorji: SDRAM Esterna, SRAM Inkorporata
• Xarabank tad-Data: Interfaċċja parallela ta' 16-il bit
• Sigurtà/Sikurezza: Irrisettjar u Ġestjoni tal-Enerġija, LPLV-Stop2, Standby
• Pakkett: LFBGA, TFBGA b'pitch minimu ta' 0.5 mm
• Ġestjoni tal-Arloġġ
• Input/Outputs għal skopijiet ġenerali
• Interkonnessjoni Matriċi
• 4 Kontrolluri tad-DMA
• Periferali tal-Komunikazzjonijiet: Sa 29
• Periferali Analogi: 6
• Tajmers: Sa 24, Watchdogs: 2
• Aċċelerazzjoni tal-Ħardwer
• Debug Mode
• Fjusis: 3072-bit inkluż ID uniku u HUK għal ċwievet AES 256
• Konformi mal-ECOPACK2

Sottosistema Arm Cortex-A7

Is-sottosistema Arm Cortex-A7 tal-STM32MP133C/F tipprovdi…

Memorji

L-apparat jinkludi SDRAM Esterna u SRAM Inkorporata għall-ħażna tad-dejta...

Kontrollur DDR

Il-kontrollur DDR3/DDR3L/LPDDR2/LPDDR3 jimmaniġġja l-aċċess għall-memorja…

Ġestjoni tal-Provvista tal-Enerġija
L-iskema tal-provvista tal-enerġija u s-superviżur jiżguraw kunsinna stabbli tal-enerġija...

Ġestjoni tal-Arloġġ
L-RCC jieħu ħsieb id-distribuzzjoni u l-konfigurazzjonijiet tal-arloġġ...

Input/Outputs għal Skop Ġenerali (GPIOs)
Il-GPIOs jipprovdu kapaċitajiet ta' interfaċċja għal apparati esterni...

Kontrollur tal-Protezzjoni TrustZone
L-ETZPC itejjeb is-sigurtà tas-sistema billi jimmaniġġja d-drittijiet ta' aċċess...

Matriċi tal-Interkonnessjoni tal-Karozzi tal-Linja
Il-matriċi tiffaċilita t-trasferiment tad-dejta bejn moduli differenti…

FAQs

M: X'inhu l-għadd massimu ta' periferali ta' komunikazzjoni appoġġjati?
A: L-STM32MP133C/F jappoġġja sa 29 periferali ta' komunikazzjoni.

M: Kemm hemm periferali analogi disponibbli?
A: L-apparat joffri 6 periferali analogi għal diversi funzjonijiet analogi.

"`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 sa 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 timer, awdjo, kripto u sigurtà avvanzata
Datasheet – data tal-produzzjoni

Karatteristiċi
Jinkludi ST teknoloġija avvanzata bi privattiva
Qalba
· Arm® Cortex®-A32 L7 ta' 1-bit, 32-Kbyte I / 32-Kbyte D, cache unifikata ta' livell 128 ta' 2-Kbyte, Arm® NEONTM u Arm® TrustZone®

Memorji
· Memorja DDR esterna sa 1 Gbyte sa LPDDR2/LPDDR3-1066 16-bit sa DDR3/DDR3L-1066 16-bit
· 168 Kbytes ta' SRAM interna: 128 Kbytes ta' AXI SYSRAM + 32 Kbytes ta' AHB SRAM u 8 Kbytes ta' SRAM fid-dominju tal-Backup
· Interfaċċja tal-memorja Quad-SPI doppja · Kontrollur tal-memorja estern flessibbli b'sa
Xarabank tad-dejta ta' 16-il bit: interface parallela biex tikkonnettja ICs esterni u memorji SLC NAND b'ECC sa 8-bit
Sigurtà/sikurezza
· Ibbutjar sigur, periferali TrustZone®, 12 xtamplabar er inklużi 5 x t attivampers
· Temperatura, volumtage, frekwenza u monitoraġġ ta' 32 kHz
Irrisettja u ġestjoni tal-enerġija
· Provvista minn 1.71 V sa 3.6 VI/Os (5 I/Os tolleranti għal V) · POR, PDR, PVD u BOR · LDOs on-chip (USB 1.8 V, 1.1 V) · Regolatur tal-backup (~0.9 V) · Sensuri tat-temperatura interna · Modi ta' enerġija baxxa: Sleep, Stop, LPLV-Stop,
LPLV-Stop2 u Standby

LFBGA

TFBGA

LFBGA289 (14 × 14mm) Żift 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
pitch minimu 0.5 mm

· Żamma tad-DDR fil-modalità Standby · Kontrolli għaċ-ċippa sieħba PMIC

Ġestjoni tal-arloġġ
· Oxxillaturi interni: oxxillatur HSI ta' 64 MHz, oxxillatur CSI ta' 4 MHz, oxxillatur LSI ta' 32 kHz
· Oxxillaturi esterni: Oxxillatur HSE ta' 8-48 MHz, Oxxillatur LSE ta' 32.768 kHz
· 4 × PLLs b'modalità frazzjonali

Input/outputs għal skopijiet ġenerali
· Sa 135 port I/O siguri b'kapaċità ta' interruzzjoni
· Sa 6 qawmien

Matriċi ta' interkonnessjoni
· 2 matriċi tal-karozzi tal-linja Interkonnessjoni Arm® AMBA® AXI ta' 64-bit, sa 266 MHz Interkonnessjoni Arm® AMBA® AHB ta' 32-bit, sa 209 MHz

4 kontrolluri tad-DMA biex iħottu s-CPU
· 56 kanal fiżiku b'kollox
· 1 x kontrollur tal-aċċess dirett għall-memorja prinċipali ta' skop ġenerali b'veloċità għolja (MDMA)
· 3 × DMAs b'żewġ portijiet b'kapaċitajiet FIFO u router ta' talba għal ġestjoni periferali ottimali

Settembru 2024
Din hija informazzjoni dwar prodott fil-produzzjoni sħiħa.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Sa 29 periferali tal-komunikazzjoni
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interfaċċja ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, inklużi 4 b'full-duplex
Preċiżjoni tal-klassi awdjo I2S permezz ta' PLL awdjo intern jew arloġġ estern)(+2 QUADSPI + 4 b'USART) · 2 × SAI (awdjo stereo: I2S, PDM, SPDIF Tx) · SPDIF Rx b'4 inputs · 2 × SDMMC sa 8 bits (SD/e·MMCTM/SDIO) · 2 × kontrolluri CAN li jappoġġjaw il-protokoll CAN FD · 2 × USB 2.0 Host b'veloċità għolja jew 1 × USB 2.0 Host b'veloċità għolja

+ 1 × USB 2.0 OTG b'veloċità għolja simultanjament · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardware, MII/RMII/RGMII
6 periferali analogi
· 2 × ADCs b'riżoluzzjoni massima ta' 12-bit sa 5 Msps
· 1 x sensur tat-temperatura · 1 x filtru diġitali għal modulatur sigma-delta
(DFSDM) b'4 kanali u 2 filtri · Referenza ADC interna jew esterna VREF+
Sa 24-il tajmer u 2 għassies
· 2 × timers ta' 32-bit b'massimu ta' 4 IC/OC/PWM jew counter tal-polz u input ta' enkoder kwadraturali (inkrementali)
· 2 × timers avvanzati ta' 16-bit · 10 × timers għal skopijiet ġenerali ta' 16-bit (inklużi
2 timers bażiċi mingħajr PWM) · 5 timers ta' enerġija baxxa ta' 16-il bit · RTC sigur bi preċiżjoni ta' inqas minn sekonda u
kalendarju tal-ħardwer · 4 tajmers tas-sistema Cortex®-A7 (siguri,
mhux sigur, virtwali, iperviżur) · 2 × watchdogs indipendenti
Aċċelerazzjoni tal-ħardwer
· AES 128, 192, 256 DES/TDES

2 (indipendenti, indipendenti siguri) 5 (2 li jistgħu jiġu assigurati) 4 5 (3 li jistgħu jiġu assigurati)
4 + 4 (inklużi 2 USART li jistgħu jiġu żgurati), xi wħud jistgħu jkunu sors ta' boot
2 (sa 4 kanali awdjo), b'I2S master/slave, input PCM, 2 portijiet SPDIF-TX
HSPHY inkorporat b'BCD HS PHY inkorporat b'BCD (li jista' jiġi żgurat), jista' jkun sors ta' boot
2 × HS kondiviżi bejn Host u OTG 4 inputs

2 (1 × TTCAN), kalibrazzjoni tal-arloġġ, buffer kondiviż ta' 10 Kbyte 2 (8 + 8 bits) (li jista' jiġi żgurat), e·MMC jew SD jistgħu jkunu sors ta' boot 2 provvisti tal-enerġija indipendenti fakultattivi għall-interfejsijiet tal-kard SD
1 (dual-quad) (sekurabbli), jista' jkun sors ta' boot

–
–
Boot
–
Boot
Ibbutja Ibbutja
(1)

Indirizz/dejta parallela 8/16-bit FMC AD-mux parallel 8/16-bit
Kriptografija NAND 8/16-bit 10/100M/Gigabit Ethernet DMA
Ġeneratur ta' numri każwali veri Hash Fjusijiet (programmabbli darba)

4 × CS, sa 4 × 64 Mbyte
Iva, 2× CS, SLC, BCH4/8, jista' jkun sors ta' boot 2 x (MII, RMI, RGMII) b'PTP u EEE (sekurabbli)
3 istanzi (1 sigura), MDMA PKA ta' 33 kanal (bi protezzjoni DPA), DES, TDES, AES (bi protezzjoni DPA)
(kollha sigura) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(sigurabbli) True-RNG (sigurabbli) 3072 bit effettiv (sigur, 1280 bit disponibbli għall-utent)

–
Boot –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Deskrizzjoni

Tabella 1. Karatteristiċi tal-STM32MP133C/F u għadd ta' periferali (tkomplija)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Oħrajn

Karatteristiċi

LFBGA289

TFBGA289

TFBGA320

GPIOs b'interruzzjoni (għadd totali)

135(2)

GPIOs li jistgħu jiġu żgurati Pinnijiet tal-qawmien

Kollha
6

Tamplabar tal-er (t attivamper)

12 (5)

DFSDM ADC sinkronizzat sa 12-il bit

4 kanali tad-dħul b'2 filtri

–

2(3) (sa 5 Msps fuq 12-bit kull wieħed) (li jista' jiġi żgurat)

ADC1: 19-il kanal inkluż 1x intern, 18-il kanal disponibbli għal

Kanali ADC ta' 12-il bit b'kollox (4)

utent inkluż differenzjali 8x

–

ADC2: 18-il kanal inkluż 6x intern, 12-il kanal disponibbli għal

utent inkluż differenzjali 6x

Pin tad-dħul ADC VREF VREF+ intern

Dħul ta' 1.65 V, 1.8 V, 2.048 V, 2.5 V jew VREF+ –
Iva

1. QUADSPI jista' jibbutja jew minn GPIOs dedikati jew billi juża xi GPIOs tal-ibbutjar FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (ara t-Tabella 7: Definizzjonijiet tal-ballun STM32MP133C/F).
2. Dan l-għadd totali ta' GPIO jinkludi erba' JTAG GPIOs u tliet BOOT GPIOs b'użu limitat (jistgħu jkunu f'kunflitt mal-konnessjoni ta' apparat estern waqt l-iskannjar tal-konfini jew il-boot).
3. Meta jintużaw iż-żewġ ADCs, l-arloġġ tal-kernel għandu jkun l-istess għaż-żewġ ADCs u l-prescalers tal-ADC integrati ma jistgħux jintużaw.
4. Barra minn hekk, hemm ukoll kanali interni: – Kanal intern ADC1: VREFINT – Kanali interni ADC2: temperatura, volum interntagReferenza e, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Deskrizzjoni 18/219

STM32MP133C/F

Figura 1. Dijagramma tal-blokka tal-STM32MP133C/F

Provvisti tal-IC

@VDDA

HSI

AXIM: Arm 64-bit AXI interkonnessjoni (266 MHz) T

@VDDCPU

GIC

T

CPU Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32K D$

32K I$

CNT (tajmer) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asinkroniku

128 bits

TT

CSI

LSI

Ħinijiet tad-debugamp

ġeneratur TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM ta' 128KB

38

2 x ETH MAC
10/100/1000 (mingħajr GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCTRL 58
LPDDR2/3, DDR3/3L

asinkroniku

T

KRIP

T

SAES

DDRMCE T TZC T

DDPHYC
T

13

DLY

8b QUADSPI (doppju) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Kontroll SDMMC1 DLY)

T

DLYBSD2

(Kontroll SDMMC2 DLY)

T

DLYBQS

(Kontroll QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS Host)

PLLUSB

FIFO

T

PKA

FIFO

T MDMA 32 kanal

AXIMC TT

17 16b Port tat-traċċa

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

Fjusijiet OTP

@VDDA

2

RTC / AWU

T

12

TAMP / Reġistri ta' backup T

@VBAT

2

LSE (32kHz XTAL)

T

Ħin tas-sistema STGENC

ġenerazzjoni

STĠENR

USBPHYC
(Kontroll tal-USB 2 x PHY)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Labriet tal-BOOT

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4ch DFSDM

Buffer ta' 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

FIFO ta' 8KB
APB5 (100MHz)

APB3 (100 MHz)

APB4

AHB2APB asinkroniku

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 nixxigħat
DMAMUX1
DMA2
8 nixxigħat

DMAMUX2

DMA3
8 nixxigħat

T

PMB (monitor tal-proċess)
DTS (senser tat-temperatura diġitali)

Voltage regolaturi

@VDDA

Superviżjoni tal-provvista

FIFO

FIFO

FIFO

2×2 Matriċi
AHB2APB

64 bit AXI

Kaptan AXI ta' 64 bit

32 bit AHB 32 bit AHB master

32 bit APB

Protezzjoni tas-sigurtà T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Matriċi tal-karozzi tal-linja multi-AHB ta' 32-bit Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

Qawwa T

9

T

EXTI

16-il estinzjoni

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Karta Intelliġenti IrDA

5

T

USART2

Karta Intelliġenti IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Iffiltra Iffiltra Iffiltra

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Karta Intelliġenti IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Iffiltra Iffiltra

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Karta Intelliġenti IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Funzjonali fuqview

Funzjonali fuqview

3.1
3.1.1
3.1.2

Subsistema tad-Driegħ Cortex-A7
Karatteristiċi
· Arkitettura ARMv7-A · Cache tal-istruzzjonijiet L32 ta' 1-Kbyte · Cache tad-dejta L32 ta' 1-Kbyte · Cache tal-livell 128 ta' 2-Kbyte · Sett ta' istruzzjonijiet Arm + Thumb®-2 · Teknoloġija tas-sigurtà Arm TrustZone · Arm NEON SIMD avvanzat · Estensjonijiet DSP u SIMD · VFPv4 floating-point · Appoġġ għall-virtualizzazzjoni tal-ħardwer · Modulu ta' traċċar inkorporat (ETM) · Kontrollur ta' interruzzjoni ġenerika integrat (GIC) b'160 interruzzjoni periferali kondiviża · Timer ġeneriku integrat (CNT)
Fuqview
Il-proċessur Cortex-A7 huwa proċessur tal-applikazzjonijiet effiċjenti ħafna fl-enerġija, iddisinjat biex jipprovdi prestazzjoni rikka f'apparati li jintlibsu ta' kwalità għolja, u applikazzjonijiet oħra integrati u tal-konsumatur b'konsum baxx ta' enerġija. Jipprovdi sa 20% aktar prestazzjoni ta' thread wieħed mill-Cortex-A5 u jipprovdi prestazzjoni simili għall-Cortex-A9.
Il-Cortex-A7 jinkorpora l-karatteristiċi kollha tal-proċessuri Cortex-A15 u CortexA17 ta' prestazzjoni għolja, inkluż l-appoġġ għall-virtualizzazzjoni fil-hardware, NEON, u l-interface tal-bus AMBA 128 AXI ta' 4-bit.
Il-proċessur Cortex-A7 jibni fuq it-8-s effiċjenti fl-enerġijatagil-pipeline tal-proċessur Cortex-A5. Jibbenefika wkoll minn cache L2 integrat iddisinjat għal enerġija baxxa, b'latenzi ta' tranżazzjonijiet aktar baxxi u appoġġ imtejjeb tal-OS għall-manutenzjoni tal-cache. Barra minn hekk, hemm tbassir tal-fergħat imtejjeb u prestazzjoni mtejba tas-sistema tal-memorja, b'passaġġ loadstore ta' 64-bit, xarabanks AMBA 128 AXI ta' 4-bit u daqs TLB akbar (256 entrata, minn 128 entrata għal Cortex-A9 u Cortex-A5), li jżid il-prestazzjoni għal tagħbijiet tax-xogħol kbar bħal web browsing.
Teknoloġija Thumb-2
Jipprovdi l-ogħla prestazzjoni tal-kodiċi Arm tradizzjonali filwaqt li jipprovdi wkoll sa 30% tnaqqis fir-rekwiżit tal-memorja għall-ħażna tal-istruzzjonijiet.
Teknoloġija TrustZone
Tiżgura implimentazzjoni affidabbli ta' applikazzjonijiet ta' sigurtà li jvarjaw minn ġestjoni tad-drittijiet diġitali għal ħlas elettroniku. Appoġġ wiesa' minn imsieħba tat-teknoloġija u tal-industrija.

DS13875 Rev 5

19/219
48

Funzjonali fuqview

STM32MP133C/F

NEON
It-teknoloġija NEON tista' taċċellera algoritmi tal-multimedia u tal-ipproċessar tas-sinjali bħal kodifikazzjoni/dekodifikazzjoni tal-vidjow, grafika 2D/3D, logħob, ipproċessar tal-awdjo u tad-diskors, ipproċessar tal-immaġni, telefonija, u sinteżi tal-ħoss. Il-Cortex-A7 jipprovdi magna li toffri kemm il-prestazzjoni kif ukoll il-funzjonalità tal-unità floating-point (FPU) Cortex-A7 kif ukoll implimentazzjoni tas-sett ta' istruzzjonijiet SIMD avvanzati NEON għal aktar aċċelerazzjoni tal-funzjonijiet tal-ipproċessar tal-midja u tas-sinjali. In-NEON jestendi l-FPU tal-proċessur Cortex-A7 biex jipprovdi quad-MAC u sett ta' reġistri addizzjonali ta' 64-bit u 128-bit li jappoġġja sett rikk ta' operazzjonijiet SIMD fuq kwantitajiet ta' dejta floating-point ta' 8, 16 u 32-bit u numri sħaħ ta' 32-bit.
Virtualizzazzjoni tal-ħardwer
Appoġġ ta' ħardwer effiċjenti ħafna għall-ġestjoni tad-dejta u l-arbitraġġ, fejn ambjenti multipli ta' softwer u l-applikazzjonijiet tagħhom ikunu jistgħu jaċċessaw simultanjament il-kapaċitajiet tas-sistema. Dan jippermetti r-realizzazzjoni ta' apparati li huma robusti, b'ambjenti virtwali li huma iżolati sew minn xulxin.
Caches L1 ottimizzati
Il-caches L1 ottimizzati għall-prestazzjoni u l-enerġija jikkombinaw tekniki ta' latenza minima tal-aċċess biex jimmassimizzaw il-prestazzjoni u jimminimizzaw il-konsum tal-enerġija.
Kontrollur tal-cache L2 integrat
Jipprovdi aċċess b'latenza baxxa u bandwidth għolja għall-memorja cached fi frekwenza għolja, jew biex inaqqas il-konsum tal-enerġija assoċjat mal-aċċess għall-memorja off-chip.
Unità b'punt f'wiċċ l-ilma Cortex-A7 (FPU)
L-FPU jipprovdi struzzjonijiet b'punt floating ta' preċiżjoni waħda u doppja ta' prestazzjoni għolja kompatibbli mal-arkitettura Arm VFPv4 li hija kompatibbli mas-softwer mal-ġenerazzjonijiet preċedenti tal-koproċessur b'punt floating Arm.
Unità ta' kontroll Snoop (SCU)
L-SCU hija responsabbli għall-ġestjoni tal-interkonnessjoni, l-arbitraġġ, il-komunikazzjoni, it-trasferimenti minn cache għal cache u l-memorja tas-sistema, il-koerenza tal-cache u kapaċitajiet oħra għall-proċessur.
Din il-koerenza tas-sistema tnaqqas ukoll il-kumplessità tas-softwer involuta fiż-żamma tal-koerenza tas-softwer fi ħdan kull sewwieq tal-OS.
Kontrollur ta' interruzzjoni ġeneriku (GIC)
Bl-implimentazzjoni tal-kontrollur tal-interruzzjonijiet standardizzat u ddisinjat, il-GIC jipprovdi approċċ rikk u flessibbli għall-komunikazzjoni bejn il-proċessuri u r-rottaġġ u l-prijoritizzazzjoni tal-interruzzjonijiet tas-sistema.
Jappoġġja sa 192 interruzzjoni indipendenti, taħt kontroll tas-softwer, prijoritizzati għall-ħardwer, u mgħoddija bejn is-sistema operattiva u s-saff tal-ġestjoni tas-softwer TrustZone.
Din il-flessibbiltà tar-rottaġġ u l-appoġġ għall-virtualizzazzjoni tal-interruzzjonijiet fis-sistema operattiva, jipprovdu waħda mill-karatteristiċi ewlenin meħtieġa biex itejbu l-kapaċitajiet ta' soluzzjoni li tutilizza hypervisor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.2
3.2.1
3.2.2

Memorji
SDRAM Esterni
L-apparati STM32MP133C/F jinkorporaw kontrollur għal SDRAM estern li jappoġġja dan li ġej: · LPDDR2 jew LPDDR3, dejta ta' 16-bit, sa 1 Gbyte, arloġġ sa 533 MHz · DDR3 jew DDR3L, dejta ta' 16-bit, sa 1 Gbyte, arloġġ sa 533 MHz
SRAM inkorporat
L-apparati kollha għandhom: · SYSRAM: 128 Kbytes (b'żona sigura ta' daqs programmabbli) · AHB SRAM: 32 Kbytes (li tista' tiġi żgurata) · BKPSRAM (SRAM ta' backup): 8 Kbytes
Il-kontenut ta' din iż-żona huwa protett kontra aċċessi ta' kitba mhux mixtieqa possibbli, u jista' jinżamm fil-modalità Standby jew VBAT. BKPSRAM jista' jiġi definit (f'ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.

3.3

Kontrollur DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL flimkien ma' DDRPHYC jipprovdu soluzzjoni kompluta ta' interfaċċja tal-memorja għas-sottosistema tal-memorja DDR. · Interfaċċja waħda ta' 64-bit AMBA 4 AXI ports (XPI) · Arloġġ AXI asinkronu mal-kontrollur · Magna taċ-ċifrar tal-memorja DDR (DDRMCE) li tinkludi kitba on-the-fly tad-DDR AES-128
encryption/read decryption. · Standards appoġġjati:
Speċifikazzjoni JEDEC DDR3 SDRAM, JESD79-3E għal DDR3/3L b'interfaċċja ta' 16-il bit
Speċifikazzjoni JEDEC LPDDR2 SDRAM, JESD209-2E għal LPDDR2 b'interfaċċja ta' 16-il bit
Speċifikazzjoni JEDEC LPDDR3 SDRAM, JESD209-3B għal LPDDR3 b'interfaċċja ta' 16-il bit
· Skedatur avvanzat u ġeneratur tal-kmandi SDRAM · Wisa' sħiħa tad-dejta programmabbli (16-bit) jew nofs il-wisa' tad-dejta (8-bit) · Appoġġ QoS avvanzat bi tliet klassijiet tat-traffiku fuq il-qari u żewġ klassijiet tat-traffiku fuq il-kitba · Għażliet biex jiġi evitat li t-traffiku ta' prijorità aktar baxxa ma jibqax jintuża · Koerenza garantita għal kitba wara qari (WAR) u qari wara kitba (RAW) fuq
Portijiet AXI · Appoġġ programmabbli għal għażliet ta' tul ta' burst (4, 8, 16) · Kombinazzjoni ta' kitbiet biex tippermetti li kitbiet multipli fl-istess indirizz jiġu kkombinati f'waħda
kitba waħda · konfigurazzjoni ta' rank wieħed

DS13875 Rev 5

21/219
48

Funzjonali fuqview

STM32MP133C/F

· Appoġġ għad-dħul u l-ħruġ awtomatiku tal-SDRAM meta tintefa kawża ta' nuqqas ta' wasla ta' transazzjoni għal ħin programmabbli
· Appoġġ għad-dħul u l-ħruġ awtomatiku tal-arloġġ (LPDDR2/3) ikkawżat min-nuqqas ta' wasla tat-tranżazzjonijiet
· Appoġġ għal tħaddim awtomatiku fil-modalità ta' enerġija baxxa kkawżat minn nuqqas ta' wasla ta' transazzjoni għal ħin programmabbli permezz ta' interface ta' enerġija baxxa tal-ħardwer
· Politika ta' paging programmabbli · Appoġġ għal dħul u ħruġ awtomatiku jew b'aġġornament personali taħt kontroll tas-softwer · Appoġġ għal dħul u ħruġ b'waqfien profond taħt kontroll tas-softwer (LPDDR2 u
LPDDR3) · Appoġġ għal aġġornamenti espliċiti tar-reġistru tal-modalità SDRAM taħt kontroll tas-softwer · Loġika flessibbli tal-immappjar tal-indirizzi biex tippermetti l-immappjar speċifiku għall-applikazzjoni ta' ringiela, kolonna,
bits tal-bank · Għażliet ta' kontroll tar-rifreskar li jistgħu jintgħażlu mill-utent · Blokk assoċjat mad-DDRPERFM biex jgħin fil-monitoraġġ u l-irfinar tal-prestazzjoni
DDRCTRL u DDRPHYC jistgħu jiġu definiti (f'ETZPC) bħala aċċessibbli biss minn softwer sigur.
Il-karatteristiċi ewlenin tad-DDRMCE (magna taċ-ċifrar tal-memorja DDR) huma elenkati hawn taħt: · Interfejsijiet master/slave tal-bus tas-sistema AXI (64-bit) · Kriptaġġ in-line (għall-kitba) u dekriptaġġ (għall-qari), ibbażati fuq firewall inkorporat
programmazzjoni · Żewġ modi ta' encryption għal kull reġjun (massimu ta' reġjun wieħed): l-ebda encryption (modalità bypass),
Modalità ta' ċifrar tal-blokk · Bidu u tmiem ta' reġjuni definiti b'granularità ta' 64-Kbyte · Filtrazzjoni awtomatika (reġjun 0): kwalunkwe aċċess mogħti · Filtrazzjoni tal-aċċess għar-reġjun: xejn
Ċifra tal-blokk appoġġjata: AES Modalità ta' katenazzjoni appoġġjata · Il-modalità tal-blokk biċ-ċifra AES hija kompatibbli mal-modalità ECB speċifikata fl-istandard ta' encryption avvanzat (AES) tal-pubblikazzjoni 197 tan-NIST FIPS, b'funzjoni ta' derivazzjoni taċ-ċavetta assoċjata bbażata fuq l-algoritmu Keccak-400 ippubblikat fuq https://keccak.team websit. · Sett wieħed ta' reġistri ewlenin li jistgħu jinkitbu biss u li jissakkru · Port ta' konfigurazzjoni AHB, konxju privileġġjat

22/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.4

Kontrollur tal-ispazju tal-indirizz TrustZone għal DDR (TZC)

TZC jintuża biex jiffiltra l-aċċessi tal-qari/kitba għall-kontrollur DDR skont id-drittijiet tat-TrustZone u skont il-master mhux sigur (NSAID) fuq sa disa' reġjuni programmabbli: · Konfigurazzjoni appoġġjata minn softwer affidabbli biss · Unità waħda tal-filtru · Disa' reġjuni:
Ir-Reġjun 0 huwa dejjem attivat u jkopri l-firxa kollha tal-indirizzi. Ir-Reġjuni 1 sa 8 għandhom indirizz bażi/tarf programmabbli u jistgħu jiġu assenjati lil
kwalunkwe filtru wieħed jew it-tnejn. · Permessi ta' aċċess siguri u mhux siguri programmati għal kull reġjun · Aċċessi mhux siguri ffiltrati skont l-NSAID · Reġjuni kkontrollati mill-istess filtru m'għandhomx jikkoinċidu · Modi ta' falliment bi żball u/jew interruzzjoni · Kapaċità ta' aċċettazzjoni = 256 · Loġika ta' gate keeper biex tattiva u tiddiżattiva kull filtru · Aċċessi spekulattivi

DS13875 Rev 5

23/219
48

Funzjonali fuqview

STM32MP133C/F

3.5

Modi tal-ibbutjar

Fil-bidu, is-sors tal-ibbutjar użat mir-ROM tal-ibbutjar intern jintgħażel mill-pin BOOT u l-bytes OTP.

Tabella 2. Modi tal-istartjar

BOOT2 BOOT1 BOOT0 Modalità inizjali tal-ibbutjar

Kummenti

Stenna l-konnessjoni li tidħol fuq:

0

0

0

UART u USB(1)

USART3/6 u UART4/5/7/8 fuq pinnijiet default

Apparat USB b'veloċità għolja fuq pinnijiet OTG_HS_DP/DM (2)

0

0

1 Flash NOR serjali(3) Flash NOR serjali fuq QUADSPI(5)

0

1

0

e·MMC(3)

e·MMC fuq SDMMC2 (default)(5)(6)

0

1

1

Flash NAND (3)

SLC NAND flash fuq FMC

1

0

0

Boot tal-iżvilupp (mingħajr boot tal-memorja flash)

Użat biex jinkiseb aċċess għad-debug mingħajr boot mill-memorja flash (4)

1

0

1

Karta SD (3)

Karta SD fuq SDMMC1 (default)(5)(6)

Stenna l-konnessjoni li tidħol fuq:

1

1

0 UART u USB(1)(3) USART3/6 u UART4/5/7/8 fuq il-pinnijiet default

Apparat USB b'veloċità għolja fuq pinnijiet OTG_HS_DP/DM (2)

1

1

1 Serial NAND flash(3) Serial NAND flash fuq QUADSPI(5)

1. Jista' jiġi diżattivat permezz tas-settings tal-OTP. 2. Il-USB jeħtieġ arloġġ/kristall HSE (ara AN5474 għall-frekwenzi appoġġjati bis-settings tal-OTP u mingħajrhom). 3. Is-sors tal-ibbutjar jista' jinbidel permezz tas-settings tal-OTP (pereżempjuamp(l-istartjar inizjali fuq SD card, imbagħad e·MMC bis-settings tal-OTP). 4. Qalba Cortex®-A7 f'linja infinita li taqleb PA13. 5. Il-pins default jistgħu jinbidlu permezz tal-OTP. 6. Alternattivament, interface SDMMC oħra għajr din id-default tista' tintgħażel permezz tal-OTP.

Għalkemm il-boot ta' livell baxx isir bl-użu ta' arloġġi interni, il-pakketti tas-softwer ipprovduti minn ST kif ukoll l-interfaċċji esterni ewlenin bħal DDR, USB (iżda mhux limitati għal) jeħtieġu li kristall jew oxxillatur estern ikun imqabbad mal-pins tal-HSE.
Ara RM0475 “STM32MP13xx advanced Arm®-based 32-bit MPUs” jew AN5474 “Getting started with STM32MP13xx lines hardware development” għal restrizzjonijiet u rakkomandazzjonijiet rigward il-konnessjoni tal-pins tal-HSE u l-frekwenzi appoġġjati.

24/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.6

Ġestjoni tal-provvista tal-enerġija

3.6.1
Attenzjoni:

Skema ta' provvista ta' enerġija
· VDD hija l-provvista ewlenija għall-I/Os u l-parti interna tinżamm imħaddma waqt il-modalità Standby. Volum utlitagIl-firxa hija minn 1.71 V sa 3.6 V (1.8 V, 2.5 V, 3.0 V jew 3.3 V tipikament)
VDD_PLL u VDD_ANA jridu jkunu konnessi f'forma ta' stilla ma' VDD. · VDDCPU huwa l-volum dedikat tas-CPU Cortex-A7tagprovvista elettronika, li l-valur tagħha jiddependi fuq
Frekwenza mixtieqa tas-CPU. 1.22 V sa 1.38 V fil-modalità ta' tħaddim. VDD irid ikun preżenti qabel VDDCPU. · VDDCORE huwa l-volum diġitali ewlienitage u ġeneralment jintefa waqt il-modalità Standby. VoltagIl-firxa hija minn 1.21 V sa 1.29 V fil-modalità ta' tħaddim. Il-VDD irid ikun preżenti qabel il-VDDCORE. · Il-pin tal-VBAT jista' jiġi konness mal-batterija esterna (1.6 V < VBAT < 3.6 V). Jekk ma tintuża l-ebda batterija esterna, dan il-pin irid jiġi konness mal-VDD. · VDDA huwa l-vultaġġ tal-provvista analogu (ADC/VREF)tage (1.62 V sa 3.6 V). L-użu tal-VREF+ intern jeħtieġ VDDA ugwali għal jew ogħla minn VREF+ + 0.3 V. · Il-pin VDDA1V8_REG huwa l-output tar-regolatur intern, imqabbad internament ma' USB PHY u USB PLL. Ir-regolatur VDDA1V8_REG intern huwa attivat awtomatikament u jista' jiġi kkontrollat ​​permezz ta' softwer. Dejjem jintefa waqt il-modalità Standby.
Il-pin speċifiku BYPASS_REG1V8 qatt m'għandu jitħalla f'wiċċ l-ilma. Irid ikun imqabbad jew mal-VSS jew mal-VDD biex jattiva jew jiddiżattiva l-volum.tagRegolatur e. Meta VDD = 1.8 V, BYPASS_REG1V8 għandu jiġi ssettjat. · Il-pin VDDA1V1_REG huwa l-output tar-regolatur intern, imqabbad internament mal-USB PHY. Ir-regolatur intern VDDA1V1_REG huwa attivat awtomatikament u jista' jiġi kkontrollat ​​permezz ta' softwer. Dejjem jintefa waqt il-modalità Standby.
· VDD3V3_USBHS hija l-provvista tal-USB b'veloċità għolja. VoltagIl-firxa hija 3.07 V sa 3.6 V.
VDD3V3_USBHS m'għandux ikun preżenti sakemm ma jkunx preżenti VDDA1V8_REG, inkella tista' sseħħ ħsara permanenti fuq l-STM32MP133C/F. Dan għandu jiġi żgurat permezz tal-ordni tal-klassifikazzjoni tal-PMIC jew b'komponent estern fil-każ ta' implimentazzjoni ta' provvista tal-enerġija b'komponent diskret.
· VDDSD1 u VDDSD2 huma rispettivament provvisti tal-enerġija tal-kard SD SDMMC1 u SDMMC2 biex jappoġġjaw il-modalità ta' veloċità ultra-għolja.
· VDDQ_DDR hija l-provvista DDR IO. 1.425 V sa 1.575 V għall-interfaċċjar tal-memorji DDR3 (tipiku 1.5 V)
1.283 V sa 1.45 V għall-interfaċċjar ta' memorji DDR3L (tipiku 1.35 V)
1.14 V sa 1.3 V għall-interazzjoni ta' memorji LPDDR2 jew LPDDR3 (tipiku ta' 1.2 V)
Waqt il-fażijiet tat-tlugħ u t-tnaqqis tal-enerġija, għandhom jiġu rispettati r-rekwiżiti tas-sekwenza tal-enerġija li ġejjin:
· Meta l-VDD ikun taħt 1 V, provvisti oħra tal-enerġija (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) iridu jibqgħu taħt il-VDD + 300 mV.
· Meta VDD huwa 'l fuq minn 1 V, il-provvisti tal-enerġija kollha huma indipendenti.
Matul il-fażi tat-tnaqqis tal-enerġija, il-VDD jista' temporanjament isir aktar baxx minn provvisti oħra biss jekk l-enerġija pprovduta lill-STM32MP133C/F tibqa' taħt l-1 mJ. Dan jippermetti li l-kapaċitaturi esterni ta' deakkoppjament jiġu skarikati b'kostanti ta' ħin differenti matul il-fażi tranżitorja tat-tnaqqis tal-enerġija.

DS13875 Rev 5

25/219
48

Funzjonali fuqview
V 3.6
VBOR0 1

Figura 2. Sekwenza ta' qabbid/mitfi

STM32MP133C/F

VDDX(1) VDD

3.6.2
Nota: 26/219

0.3

Aktar mixgħul

Mod ta' tħaddim

Qawwa 'l isfel

ħin

Żona ta' provvista mhux valida

VDDX < VDD + 300 mV

VDDX indipendenti minn VDD

MSv47490V1

1. VDDX tirreferi għal kwalunkwe provvista tal-enerġija fost VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Superviżur tal-provvista tal-enerġija

L-apparati għandhom ċirkwitarju integrat ta' reset tal-qawwa mixgħula (POR)/reset tat-tnaqqis tal-qawwa (PDR) flimkien ma' ċirkwitarju ta' reset tal-Brownout (BOR):
· Irrisettjar mal-qawwa (POR)
Is-superviżur tal-POR jimmonitorja l-provvista tal-enerġija tal-VDD u jqabbilha ma' limitu fiss. L-apparati jibqgħu fil-modalità ta' reset meta l-VDD ikun taħt dan il-limitu, · Power-down reset (PDR)
Is-superviżur tal-PDR jimmonitorja l-provvista tal-enerġija tal-VDD. Jiġi ġġenerat reset meta l-VDD jinżel taħt limitu fiss.
· Irrisettjar tal-brownout (BOR)
Is-superviżur tal-BOR jimmonitorja l-provvista tal-enerġija tal-VDD. Tliet limiti tal-BOR (minn 2.1 sa 2.7 V) jistgħu jiġu kkonfigurati permezz ta' bytes tal-għażla. Reset jiġi ġġenerat meta l-VDD jinżel taħt dan il-limitu.
· Reset tal-VDDCORE mal-mixgħul (POR_VDDCORE) Is-superviżur POR_VDDCORE jimmonitorja l-provvista tal-enerġija tal-VDDCORE u jqabbilha ma' limitu fiss. Id-dominju tal-VDDCORE jibqa' fil-modalità ta' reset meta l-VDDCORE jkun taħt dan il-limitu.
· Reset meta tintefa' l-VDDCORE (PDR_VDDCORE) Is-superviżur PDR_VDDCORE jimmonitorja l-provvista tal-enerġija tal-VDDCORE. Reset tad-dominju tal-VDDCORE jiġi ġġenerat meta l-VDDCORE jinżel taħt limitu fiss.
· VDDCPU b'reset waqt li tinxtegħel (POR_VDDCPU) Is-superviżur POR_VDDCPU jimmonitorja l-provvista tal-enerġija tal-VDDCPU u jqabbilha ma' limitu fiss. Id-dominju tal-VDDCPU jibqa' fil-modalità ta' reset meta l-VDDCORE jkun taħt dan il-limitu.
Il-pin PDR_ON huwa riservat għat-testijiet tal-produzzjoni tal-STMicroelectronics u dejjem irid ikun imqabbad mal-VDD f'applikazzjoni.

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.7

Strateġija ta' enerġija baxxa

Hemm diversi modi kif tnaqqas il-konsum tal-enerġija fuq STM32MP133C/F: · Tnaqqas il-konsum dinamiku tal-enerġija billi tnaqqas il-veloċità tal-arloġġi tas-CPU u/jew
arloġġi tal-matriċi tal-bus u/jew kontroll ta' arloġġi periferali individwali. · Iffranka l-konsum tal-enerġija meta s-CPU jkun IDLE, billi tagħżel fost il-low- disponibbli
modi ta' enerġija skont il-bżonnijiet tal-applikazzjoni tal-utent. Dan jippermetti li jinkiseb l-aħjar kompromess bejn ħin qasir ta' bidu, konsum baxx ta' enerġija, kif ukoll sorsi ta' qawmien disponibbli. · Uża d-DVFS (volum dinamikutagPunti operattivi (e u skalar tal-frekwenza) li jikkontrollaw direttament il-frekwenza tal-arloġġ tas-CPU kif ukoll il-provvista tal-ħruġ tal-VDDCPU.
Il-modi operattivi jippermettu l-kontroll tad-distribuzzjoni tal-arloġġ lid-diversi partijiet tas-sistema u l-qawwa tas-sistema. Il-mod ta' tħaddim tas-sistema huwa mmexxi mis-sottosistema tal-MPU.
Il-modi ta' enerġija baxxa tas-sottosistema tal-MPU huma elenkati hawn taħt: · CSleep: L-arloġġi tas-CPU jitwaqqfu u l-arloġġ tal-periferali(i) jopera(w) bħala
issettjat qabel fl-RCC (reset u kontrollur tal-arloġġ). · CStop: L-arloġġi tal-periferali tas-CPU huma waqfu. · CStandby: VDDCPU MITFI
Il-modalitajiet ta' enerġija baxxa CSleep u CStop jidħlu fis-CPU meta jesegwixxi l-istruzzjonijiet WFI (stenna għall-interruzzjoni) jew WFE (stenna għall-avveniment).
Il-modi operattivi tas-sistema disponibbli huma dawn li ġejjin: · Run (sistema fil-prestazzjoni sħiħa tagħha, VDDCORE, VDDCPU u arloġġi ON) · Stop (arloġġi OFF) · LP-Stop (arloġġi OFF) · LPLV-Stop (arloġġi OFF, VDDCORE u l-livell tal-provvista ta' VDDCORE u VDDCPU jista' jitbaxxa) · LPLV-Stop2 (VDDCPU OFF, VDDCORE imnaqqas, u arloġġi OFF) · Standby (VDDCPU, VDDCORE, u arloġġi OFF)

Tabella 3. Modalità tal-enerġija tas-Sistema kontra l-modalità tas-CPU

Modalità tal-enerġija tas-sistema

CPU

Modalità Run

CRun jew CSleep

Modalità ta' waqfien Modalità LP-Stop Modalità LPLV-Stop Modalità LPLV-Stop2
Modalità Standby

CStop jew CStandby CStandby

3.8

Irrisettja u kontrollur tal-arloġġ (RCC)

Il-kontrollur tal-arloġġ u r-reset jimmaniġġja l-ġenerazzjoni tal-arloġġi kollha, kif ukoll il-gating tal-arloġġ, u l-kontroll tas-sistema u r-resets periferali. L-RCC jipprovdi flessibbiltà għolja fl-għażla tas-sorsi tal-arloġġ u jippermetti l-applikazzjoni ta' proporzjonijiet tal-arloġġ biex itejjeb il-konsum tal-enerġija. Barra minn hekk, fuq xi periferali tal-komunikazzjoni li huma kapaċi jaħdmu ma'

DS13875 Rev 5

27/219
48

Funzjonali fuqview

STM32MP133C/F

3.8.1 3.8.2

żewġ dominji tal-arloġġ differenti (jew arloġġ tal-interfaċċja tal-bus jew arloġġ periferali tal-kernel), il-frekwenza tas-sistema tista' tinbidel mingħajr ma tiġi modifikata l-baudrate.
Ġestjoni tal-arloġġ
L-apparati jinkorporaw erba' oxxillaturi interni, żewġ oxxillaturi b'kristall jew reżonatur estern, tliet oxxillaturi interni b'ħin ta' bidu mgħaġġel u erba' PLLs.
L-RCC jirċievi l-inputs tas-sors tal-arloġġ li ġejjin: · Oxxillaturi interni:
Arloġġ HSI ta' 64 MHz (preċiżjoni ta' 1%) Arloġġ CSI ta' 4 MHz Arloġġ LSI ta' 32 kHz · Oxxillaturi esterni: Arloġġ HSE ta' 8-48 MHz Arloġġ LSE ta' 32.768 kHz
L-RCC jipprovdi erba' PLLs: · PLL1 iddedikat għall-arloġġ tas-CPU · PLL2 li jipprovdi:
arloġġi għall-AXI-SS (inklużi l-pontijiet APB4, APB5, AHB5 u AHB6) arloġġi għall-interfaċċja DDR · PLL3 li jipprovdi: arloġġi għall-AHB b'ħafna saffi u l-matriċi tal-bus periferali (inkluż l-APB1,
Arloġġi tal-kernel APB2, APB3, APB6, AHB1, AHB2, u AHB4) għall-periferali · PLL4 iddedikat għall-ġenerazzjoni tal-arloġġi tal-kernel għal diversi periferali
Is-sistema tibda fuq l-arloġġ tal-HSI. L-applikazzjoni tal-utent tista' mbagħad tagħżel il-konfigurazzjoni tal-arloġġ.
Sorsi ta' reset tas-sistema
Ir-reset tal-qawwa-mixgħul jinizjalizza r-reġistri kollha ħlief għad-debug, parti mill-RCC, parti mir-reġistri tal-istatus tal-RTC u tal-kontrollur tal-enerġija, kif ukoll id-dominju tal-enerġija Backup.
Reset tal-applikazzjoni jiġi ġġenerat minn wieħed mis-sorsi li ġejjin: · reset mill-pad NRST · reset mis-sinjal POR u PDR (ġeneralment imsejjaħ power-on reset) · reset minn BOR (ġeneralment imsejjaħ brownout) · reset mill-watchdog indipendenti 1 · reset mill-watchdog indipendenti 2 · reset tas-sistema tas-softwer mill-Cortex-A7 (CPU) · ħsara fuq l-HSE, meta l-karatteristika tas-sistema tas-sigurtà tal-arloġġ tkun attivata
Reset tas-sistema jiġi ġġenerat minn wieħed mis-sorsi li ġejjin: · reset tal-applikazzjoni · reset mis-sinjal POR_VDDCORE · ħruġ mill-modalità Standby għall-modalità Run

28/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

Reset tal-proċessur tal-MPU jiġi ġġenerat minn wieħed mis-sorsi li ġejjin: · reset tas-sistema · kull darba li l-MPU toħroġ minn CStandby · reset tal-MPU tas-softwer mill-Cortex-A7 (CPU)

3.9

Input/outputs għal skopijiet ġenerali (GPIOs)

Kull wieħed mill-pinnijiet tal-GPIO jista' jiġi kkonfigurat permezz ta' softwer bħala output (push-pull jew open-drain, bi jew mingħajr pull-up jew pull-down), bħala input (bi jew mingħajr pull-up jew pull-down) jew bħala funzjoni alternattiva periferali. Il-biċċa l-kbira tal-pinnijiet tal-GPIO huma kondiviżi ma' funzjonijiet alternattivi diġitali jew analogi. Il-GPIOs kollha huma kapaċi għal kurrent għoli u għandhom għażla tal-veloċità biex jimmaniġġjaw aħjar l-istorbju intern, il-konsum tal-enerġija u l-emissjoni elettromanjetika.
Wara r-reset, il-GPIOs kollha jkunu fil-modalità analoga biex jitnaqqas il-konsum tal-enerġija.
Il-konfigurazzjoni tal-I/O tista' tiġi msakkra jekk meħtieġ billi ssegwi sekwenza speċifika sabiex tevita kitba falza fir-reġistri tal-I/Os.
Il-pins GPIO kollha jistgħu jiġu ssettjati individwalment bħala siguri, li jfisser li l-aċċessi tas-softwer għal dawn il-GPIOs u l-periferali assoċjati definiti bħala siguri huma ristretti għal softwer sigur li jaħdem fuq is-CPU.

3.10
Nota:

Kontrollur tal-protezzjoni TrustZone (ETZPC)
L-ETZPC jintuża biex jikkonfigura s-sigurtà TrustZone tal-bus masters u l-iskjavi b'attributi ta' sigurtà programmabbli (riżorsi li jistgħu jiġu żgurati). Pereżempju: · Id-daqs tar-reġjun sigur tas-SYSRAM on-chip jista' jiġi pprogrammat. · Il-periferali tal-AHB u l-APB jistgħu jsiru siguri jew mhux siguri. · L-AHB SRAM jista' jsir sigur jew mhux sigur.
B'mod awtomatiku, SYSRAM, AHB SRAMs u periferali li jistgħu jiġu żgurati huma ssettjati għal aċċess sigur biss, għalhekk, mhux aċċessibbli minn masters mhux siguri bħal DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funzjonali fuqview

STM32MP133C/F

3.11

Matriċi tal-interkonnessjoni tal-bus
L-apparati għandhom matriċi tal-bus AXI, matriċi tal-bus AHB prinċipali waħda u pontijiet tal-bus li jippermettu li l-bus masters jiġu interkonnessi mal-bus slaves (ara l-figura hawn taħt, it-tikek jirrappreżentaw il-konnessjonijiet master/slave attivati).
Figura 3. Matriċi tal-bus STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG Minn interkonnessjoni MLAHB USBH

CPU

ETH1 ETH2

128-bit

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

AXIMC skjav awtomatiku

NIC-400 AXI 64 bit 266 MHz – 10 masters / 10 slaves

Mill-interkonnessjoni AXIM DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

Interkonnessjoni S4 S5 AHB 32 bit 209 MHz – 8 masters / 6 slaves

DDRCTRL 533 MHz Pont AHB għal AHB6 Għal interkonnessjoni MLAHB FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB Pont AHB għal AHB5 Pont APB għal APB5 Pont APB għal DBG APB
Port ewlieni sinkroniku AXI 64 Port skjav sinkroniku AXI 64 Port ewlieni asinkroniku AXI 64 Port skjav asinkroniku AXI 64 Port skjav asinkroniku AHB 32 Port ewlieni sinkroniku AHB 32 Port skjav sinkroniku AHB 32 Port skjav asinkroniku AHB 32
Pont għal AHB2 SRAM1 SRAM2 SRAM3 Għal interkonnessjoni AXIM Pont għal AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.12

Kontrolluri DMA
L-apparati għandhom il-moduli DMA li ġejjin biex iħottu l-attività tas-CPU: · aċċess dirett għall-memorja ewlieni (MDMA)
L-MDMA huwa kontrollur tad-DMA b'veloċità għolja, li huwa inkarigat mit-tipi kollha ta' trasferimenti tal-memorja (minn periferali għal memorja, minn memorja għal memorja, minn memorja għal periferali), mingħajr ebda azzjoni tas-CPU. Għandu interface AXI ewlieni. L-MDMA jista' jinteraġixxi mal-kontrolluri l-oħra tad-DMA biex jestendi l-kapaċitajiet standard tad-DMA, jew jista' jimmaniġġja t-talbiet tad-DMA periferali direttament. Kull wieħed mit-32 kanal jista' jwettaq trasferimenti ta' blokki, trasferimenti ta' blokki ripetuti u trasferimenti ta' listi marbuta. L-MDMA jista' jiġi ssettjat biex jagħmel trasferimenti siguri għal memorji siguri. · tliet kontrolluri tad-DMA (DMA1 u DMA2 mhux siguri, flimkien ma' DMA3 sigur) Kull kontrollur għandu AHB b'port doppju, għal total ta' 16-il kanal tad-DMA mhux siguri u tmien kanali siguri biex iwettaq trasferimenti ta' blokki bbażati fuq FIFO.
Żewġ unitajiet DMAMUX jimmultiplexaw u jirrottaw it-talbiet periferali tad-DMA lit-tliet kontrolluri tad-DMA, b'flessibbiltà għolja, u jimmassimizzaw in-numru ta' talbiet tad-DMA li jaħdmu fl-istess ħin, kif ukoll jiġġeneraw talbiet tad-DMA minn triggers tal-output periferali jew avvenimenti tad-DMA.
DMAMUX1 jimmappa talbiet DMA minn periferali mhux siguri għal kanali DMA1 u DMA2. DMAMUX2 jimmappa talbiet DMA minn periferali siguri għal kanali DMA3.

3.13

Kontrollur ta' interruzzjoni u avvenimenti estiż (EXTI)
Il-kontrollur tal-interruzzjoni u l-avvenimenti estiż (EXTI) jimmaniġġja l-qawmien tas-CPU u tas-sistema permezz ta' inputs tal-avvenimenti konfigurabbli u diretti. L-EXTI jipprovdi talbiet ta' qawmien lill-kontroll tal-enerġija, u jiġġenera talba ta' interruzzjoni lill-GIC, u avvenimenti lill-input tal-avveniment tas-CPU.
It-talbiet għal qawmien EXTI jippermettu li s-sistema titqajjem mill-modalità Stop, u li s-CPU titqajjem mill-modi CStop u CStandby.
It-talba għal interruzzjoni u l-ġenerazzjoni ta' talba għal avveniment jistgħu jintużaw ukoll fil-modalità Run.
L-EXTI jinkludi wkoll l-għażla EXTI IOport.
Kull interruzzjoni jew avveniment jista' jiġi ssettjat bħala sigur sabiex jiġi ristrett l-aċċess għal softwer sigur biss.

3.14

Unità ta' kalkolu tal-kontroll ta' redundancy ċikliku (CRC)
L-unità tal-kalkolu CRC (verifika tar-redundanza ċiklika) tintuża biex jinkiseb kodiċi CRC bl-użu ta' polinomju programmabbli.
Fost applikazzjonijiet oħra, tekniki bbażati fuq is-CRC jintużaw biex jivverifikaw it-trażmissjoni tad-dejta jew l-integrità tal-ħażna. Fl-ambitu tal-istandard EN/IEC 60335-1, dawn joffru mezz ta' verifika tal-integrità tal-memorja flash. L-unità tal-kalkolu tas-CRC tgħin fil-kalkolu ta' firma tas-softwer waqt il-ħin tal-eżekuzzjoni, li għandha titqabbel ma' firma ta' referenza ġġenerata fil-ħin tal-konnessjoni u maħżuna f'post partikolari tal-memorja.

DS13875 Rev 5

31/219
48

Funzjonali fuqview

STM32MP133C/F

3.15

Kontrollur tal-memorja flessibbli (FMC)
Il-karatteristiċi ewlenin tal-kontrollur tal-FMC huma dawn li ġejjin: · Interfaċċja ma' apparati b'memorja statika mmappjata inklużi:
Memorja flash NOR Memorja ta' aċċess każwali statika jew psewdo-statika (SRAM, PSRAM) Memorja flash NAND b'ħardwer BCH ta' 4-bit/8-bit ECC · Wisa' tal-bus tad-dejta ta' 8-,16-bit · Kontroll indipendenti tal-għażla taċ-ċippa għal kull bank tal-memorja · Konfigurazzjoni indipendenti għal kull bank tal-memorja · FIFO tal-kitba
Ir-reġistri tal-konfigurazzjoni tal-FMC jistgħu jsiru siguri.

3.16

Interfaċċja tal-memorja Quad-SPI doppja (QUADSPI)
Il-QUADSPI huwa interface ta' komunikazzjoni speċjalizzat immirat lejn memorji flash SPI singoli, doppji jew kwadri. Jista' jopera fi kwalunkwe mit-tliet modi li ġejjin: · Modalità indiretta: l-operazzjonijiet kollha jitwettqu bl-użu tar-reġistri QUADSPI. · Modalità ta' stħarriġ tal-istatus: ir-reġistru tal-istatus tal-memorja flash esterna jinqara perjodikament u
Tista' tiġi ġġenerata interruzzjoni f'każ ta' ssettjar ta' bandiera. · Modalità mmappjata bil-memorja: il-memorja flash esterna hija mmappjata mal-ispazju tal-indirizzi
u titqies mis-sistema bħallikieku kienet memorja interna.
Kemm ir-rendiment kif ukoll il-kapaċità jistgħu jiżdiedu bid-doppju bl-użu tal-modalità dual-flash, fejn żewġ memorji flash Quad-SPI jiġu aċċessati simultanjament.
QUADSPI huwa akkoppjat ma' blokk ta' dewmien (DLYBQS) li jippermetti l-appoġġ ta' frekwenza ta' dejta esterna 'l fuq minn 100 MHz.
Ir-reġistri tal-konfigurazzjoni QUADSPI jistgħu jkunu siguri, kif ukoll il-blokk tad-dewmien tiegħu.

3.17

Konvertituri analogi għal diġitali (ADC1, ADC2)
L-apparati jinkorporaw żewġ konvertituri analogi għal diġitali, li r-riżoluzzjoni tagħhom tista' tiġi kkonfigurata għal 12-il, 10-il, 8-il jew 6-il bit. Kull ADC jaqsam sa 18-il kanal estern, u jwettaq konverżjonijiet fil-modalità single-shot jew scan. Fil-modalità scan, il-konverżjoni awtomatika titwettaq fuq grupp magħżul ta' inputs analogi.
Iż-żewġ ADCs għandhom interfejsijiet tal-bus li jistgħu jiġu żgurati.
Kull ADC jista' jiġi servut minn kontrollur DMA, u b'hekk jippermetti t-trasferiment awtomatiku tal-valuri konvertiti tal-ADC lejn post ta' destinazzjoni mingħajr ebda azzjoni tas-softwer.
Barra minn hekk, karatteristika ta' watchdog analogu tista' timmonitorja b'mod preċiż il-volum konvertittage tal-kanali magħżula waħda, xi wħud jew kollha. Interruzzjoni hija ġġenerata meta l-vol maqlubatage hija barra mil-limiti pprogrammati.
Sabiex jiġu sinkronizzati l-konverżjoni A/D u t-tajmers, l-ADCs jistgħu jiġu attivati ​​minn kwalunkwe mit-tajmers TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 u LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.18

Sensor tat-temperatura
L-apparati jinkorporaw sensur tat-temperatura li jiġġenera volumtage (VTS) li jvarja b'mod lineari mat-temperatura. Dan is-senser tat-temperatura huwa konness internament ma' ADC2_INP12 u jista' jkejjel it-temperatura ambjentali tal-apparat li tvarja minn 40 sa +125 °C bi preċiżjoni ta' ±2 %.
Is-senser tat-temperatura għandu linearità tajba, iżda jrid jiġi kalibrat biex tinkiseb preċiżjoni ġenerali tajba tal-kejl tat-temperatura. Peress li l-ispostament tas-senser tat-temperatura jvarja minn ċippa għal ċippa minħabba l-varjazzjoni tal-proċess, is-senser tat-temperatura intern mhux kalibrat huwa adattat għal applikazzjonijiet li jiskopru biss bidliet fit-temperatura. Biex tittejjeb il-preċiżjoni tal-kejl tas-senser tat-temperatura, kull apparat jiġi kalibrat individwalment fil-fabbrika minn ST. Id-dejta tal-kalibrazzjoni tal-fabbrika tas-senser tat-temperatura tinħażen minn ST fiż-żona OTP, li hija aċċessibbli fil-modalità read-only.

3.19

Sensur tat-temperatura diġitali (DTS)
L-apparati jinkorporaw sensur tat-temperatura tal-ħruġ tal-frekwenza. Id-DTS jgħodd il-frekwenza bbażat fuq l-LSE jew il-PCLK biex jipprovdi informazzjoni dwar it-temperatura.
Il-funzjonijiet li ġejjin huma appoġġjati: · ġenerazzjoni ta' interruzzjoni skont il-limitu tat-temperatura · ġenerazzjoni ta' sinjal ta' qawmien skont il-limitu tat-temperatura

3.20
Nota:

Operazzjoni VBAT
Id-dominju tal-enerġija VBAT fih l-RTC, ir-reġistri tal-backup u l-SRAM tal-backup.
Sabiex tiġi ottimizzata t-tul tal-batterija, dan id-dominju tal-enerġija huwa fornut minn VDD meta jkun disponibbli jew mill-volumtagApplikat fuq il-pin VBAT (meta l-provvista VDD ma tkunx preżenti). L-enerġija VBAT tinxtegħel meta l-PDR jinduna li l-VDD niżel taħt il-livell tal-PDR.
Il-voltagL-e fuq il-pin tal-VBAT jista' jiġi pprovdut minn batterija esterna, superkapaċitatur jew direttament minn VDD. Fl-aħħar każ, il-modalità VBAT ma tkunx funzjonali.
L-operazzjoni VBAT tiġi attivata meta l-VDD ma jkunx preżenti.
L-ebda minn dawn l-avvenimenti (interruzzjonijiet esterni, TAMP avveniment, jew allarm/avvenimenti RTC) jistgħu jirrestawraw direttament il-provvista tal-VDD u jisforzaw l-apparat barra mill-operazzjoni VBAT. Madankollu, TAMP Avvenimenti u allarm/avvenimenti RTC jistgħu jintużaw biex jiġġeneraw sinjal lil ċirkwitarja esterna (tipikament PMIC) li tista' tirrestawra l-provvista tal-VDD.

DS13875 Rev 5

33/219
48

Funzjonali fuqview

STM32MP133C/F

3.21

Voltagbuffer ta' referenza e (VREFBUF)
L-apparati jinkorporaw volumtagbuffer ta' referenza li jista' jintuża bħala volumtagreferenza għall-ADCs, u wkoll bħala volumtagReferenza għal komponenti esterni permezz tal-pin VREF+. VREFBUF jista' jkun sigur. Il-VREFBUF intern jappoġġja erba' voltages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Volum esterntagIr-referenza tista' tiġi pprovduta permezz tal-pin VREF+ meta l-VREFBUF intern ikun mitfi.
Figura 4. Voltage buffer ta' referenza

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Filtru diġitali għal modulatur sigma-delta (DFSDM)
L-apparati jinkorporaw DFSDM wieħed b'appoġġ għal żewġ moduli ta' filtri diġitali u erba' kanali serjali ta' input esterni (transceivers) jew alternattivament erba' inputs paralleli interni.
Id-DFSDM jgħaqqad modulaturi esterni mal-apparat u jwettaq filtrazzjoni diġitali tal-flussi tad-dejta riċevuti. Il-modulaturi jintużaw biex jikkonvertu sinjali analogi fi flussi diġitali-serjali li jikkostitwixxu l-inputs tad-DFSDM.
Id-DFSDM jista' wkoll jinteraġixxi ma' mikrofoni PDM (modulazzjoni tad-densità tal-polz) u jwettaq il-konverżjoni u l-iffiltrar minn PDM għal PCM (aċċelerat bil-ħardwer). Id-DFSDM għandu inputs fakultattivi ta' nixxiegħa ta' dejta parallela mill-ADCs jew mill-memorja tal-apparat (permezz ta' trasferimenti DMA/CPU fid-DFSDM).
It-transceivers tad-DFSDM jappoġġjaw diversi formati ta' interfaċċja serjali (biex jappoġġjaw diversi modulaturi). Il-moduli tal-filtru diġitali tad-DFSDM iwettqu pproċessar diġitali skont parametri tal-filtru definiti mill-utent b'riżoluzzjoni ADC finali sa 24-bit.

34/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

Il-periferali tad-DFSDM jappoġġja: · Erba' kanali serjali diġitali ta' input multiplexed:
Interfaċċja SPI konfigurabbli biex tikkonnettja diversi modulaturi Interfaċċja b'wajer wieħed ikkodifikata Manchester konfigurabbli Input tal-mikrofonu PDM (modulazzjoni tad-densità tal-polz) Frekwenza massima tal-arloġġ tad-dħul sa 1 MHz (20 MHz għall-kodifikazzjoni Manchester) Output tal-arloġġ għall-modulaturi (10 sa 0 MHz) · Inputs alternattivi minn erba' kanali paralleli diġitali interni (riżoluzzjoni tad-dħul sa 20-bit): sorsi interni: dejta ADC jew flussi ta' dejta tal-memorja (DMA) · Żewġ moduli ta' filtru diġitali b'ipproċessar tas-sinjal diġitali aġġustabbli: Filtru Sincx: ordni/tip tal-filtru (16 sa 1), ​​oversampintegratur tal-proporzjon ling (1 sa 1024): oversampProporzjon ling (1 sa 256) · Riżoluzzjoni tad-dejta tal-ħruġ sa 24-bit, format tad-dejta tal-ħruġ iffirmat · Korrezzjoni awtomatika tal-offset tad-dejta (offset maħżun fir-reġistru mill-utent) · Konverżjoni kontinwa jew waħda · Bidu tal-konverżjoni attivat minn: attivazzjoni tas-softwer tajmers interni avvenimenti esterni bidu tal-konverżjoni sinkronikament mal-ewwel modulu tal-filtru diġitali (DFSDM) · Watchdog analogu li fih: reġistri tal-limitu tad-dejta ta' valur baxx u ta' valur għoli filtru diġitali Sincx konfigurabbli dedikat (ordni = 1 sa 3,
oversampproporzjon ling = 1 sa 32) input mid-dejta tal-output finali jew minn kanali serjali diġitali tal-input magħżula monitoraġġ kontinwu indipendentement mill-konverżjoni standard · Ditekter ta' short-circuit biex jidentifika valuri ta' input analogi saturati (medda t'isfel u ta' fuq): sa counter ta' 8-bit biex jidentifika 1 sa 256 0 jew 1 konsekuttivi fuq fluss ta' dejta serjali monitoraġġ kontinwu ta' kull kanal serjali tal-input · Ġenerazzjoni ta' sinjal ta' waqfien fuq avveniment ta' watchdog analogu jew fuq avveniment ta' ditekter ta' short-circuit · Ditekter tal-estremi: ħażna ta' valuri minimi u massimi tad-dejta tal-konverżjoni finali aġġornata permezz ta' softwer · Kapaċità DMA biex taqra d-dejta tal-konverżjoni finali · Interruzzjonijiet: tmiem tal-konverżjoni, overrun, watchdog analogu, short circuit, assenza tal-arloġġ tal-kanal serjali tal-input · Konverżjonijiet "regolari" jew "injettati": konverżjonijiet "regolari" jistgħu jintalbu fi kwalunkwe ħin jew anke f'modalità kontinwa
mingħajr ma jkollu ebda impatt fuq iż-żmien tal-konverżjonijiet "injettati" konverżjonijiet "injettati" għal żmien preċiż u bi prijorità għolja ta' konverżjoni

DS13875 Rev 5

35/219
48

Funzjonali fuqview

STM32MP133C/F

3.23

Ġeneratur ta' numru każwali veru (RNG)
L-apparati jinkorporaw RNG wieħed li jagħti numri każwali ta' 32-bit iġġenerati minn ċirkwit analogu integrat.
L-RNG jista' jiġi definit (fl-ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.
L-RNG veru jikkonnettja mal-periferali AES u PKA siguri permezz ta' xarabank dedikat (mhux leġġibbli mis-CPU).

3.24

Proċessuri kriptografiċi u hash (CRYP, SAES, PKA u HASH)
L-apparati jinkorporaw proċessur kriptografiku wieħed li jappoġġja l-algoritmi kriptografiċi avvanzati li ġeneralment ikunu meħtieġa biex jiżguraw il-kunfidenzjalità, l-awtentikazzjoni, l-integrità tad-dejta u n-non-ripudju meta jiġu skambjati messaġġi ma' xi ħadd ieħor.
L-apparati jinkorporaw ukoll ċavetta AES ta' 128 u 256-bit (SAES) sigura u reżistenti għad-DPA dedikata u aċċeleratur tal-kriptaġġ/dekriptaġġ tal-ħardwer PKA, b'bus tal-ħardwer dedikat mhux aċċessibbli mis-CPU.
Karatteristiċi ewlenin tas-CRYP: · DES/TDES (standard ta' encryption tad-dejta/standard ta' encryption triplu tad-dejta): ECB (standard elettroniku
ktieb tal-kodiċi) u algoritmi ta' katina CBC (cipher block chaining), ċavetta ta' 64, 128 jew 192-bit · AES (standard avvanzat ta' encryption): algoritmi ta' katina ECB, CBC, GCM, CCM, u CTR (counter mode), ċavetta ta' 128, 192 jew 256-bit
Karatteristiċi ewlenin tal-HASH universali: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algoritmi HASH siguri) · HMAC
L-aċċeleratur kriptografiku jappoġġja l-ġenerazzjoni ta' talbiet DMA.
CRYP, SAES, PKA u HASH jistgħu jiġu definiti (f'ETZPC) bħala aċċessibbli biss minn softwer sigur.

3.25

Boot u sigurtà u kontroll tal-OTP (BSEC)
Il-BSEC (boot and security and OTP control) huwa maħsub biex jikkontrolla kaxxa tal-fjużijiet OTP (one-time programmable), użata għal ħażna mhux volatili integrata għall-konfigurazzjoni tal-apparat u l-parametri tas-sigurtà. Xi parti tal-BSEC trid tiġi kkonfigurata bħala aċċessibbli biss minn softwer sigur.
Il-BSEC jista' juża kliem OTP għall-ħażna ta' HWKEY 256-bit għal SAES (AES sigur).

36/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.26

Timers u għassiesa
L-apparati jinkludu żewġ timers ta' kontroll avvanzat, għaxar timers għal skop ġenerali (li sebgħa minnhom huma siguri), żewġ timers bażiċi, ħames timers ta' enerġija baxxa, żewġ watchdogs, u erba' timers tas-sistema f'kull Cortex-A7.
Il-counters kollha tat-tajmer jistgħu jiġu ffriżati fil-modalità ta' debug.
It-tabella t'hawn taħt tqabbel il-karatteristiċi tat-tajmers ta' kontroll avvanzat, ta' skop ġenerali, bażiċi u ta' enerġija baxxa.

Tip ta' tajmer

Timer

Tabella 4. Paragun tal-karatteristika tat-timer

Kontra riżoluzzjoni-
zjoni

Counter tip

Fattur tal-prescaler

Ġenerazzjoni ta' talba DMA

Aqbad/qabbel il-kanali

Output komplementari

Interfaċċja massima
arloġġ (MHz)

Max
tajmer
arloġġ (MHz)(1)

TIM1 avvanzat, -kontroll TIM8

16-bit

'Il fuq, Kwalunkwe numru sħiħ 'l isfel, bejn 1 'il fuq/'l isfel u 65536

Iva

TIM2 TIM5

32-bit

'Il fuq, Kwalunkwe numru sħiħ 'l isfel, bejn 1 'il fuq/'l isfel u 65536

Iva

TIM3 TIM4

16-bit

'Il fuq, Kwalunkwe numru sħiħ 'l isfel, bejn 1 'il fuq/'l isfel u 65536

Iva

Kwalunkwe numru sħiħ

TIM12(2) 16-il bit

'Il fuq bejn 1

Nru

Ġenerali

u 65536

għan

TIM13(2) TIM14(2)

16-bit

Kwalunkwe numru sħiħ 'il fuq minn 1
u 65536

Nru

Kwalunkwe numru sħiħ

TIM15(2) 16-il bit

'Il fuq bejn 1

Iva

u 65536

TIM16(2) TIM17(2)

16-bit

Kwalunkwe numru sħiħ 'il fuq minn 1
u 65536

Iva

Bażiku

TIM6, TIM7

16-bit

Kwalunkwe numru sħiħ 'il fuq minn 1
u 65536

Iva

LPTIM1,

Qawwa baxxa

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bit

1, 2, 4, 8, 'Il fuq 16, 32, 64,
128

Nru

LPTIM5

6

4

104.5

209

4

Nru

104.5

209

4

Nru

104.5

209

2

Nru

104.5

209

1

Nru

104.5

209

2

1

104.5

209

1

1

104.5

209

0

Nru

104.5

209

1(3)

Nru

104.5 104.5

1. L-arloġġ massimu tat-tajmer huwa sa 209 MHz skont il-bit TIMGxPRE fl-RCC. 2. Tajmer li jista' jiġi żgurat. 3. L-ebda kanal ta' qbid fuq LPTIM.

DS13875 Rev 5

37/219
48

Funzjonali fuqview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Tajmers b'kontroll avvanzat (TIM1, TIM8)
It-tajmers ta' kontroll avvanzat (TIM1, TIM8) jistgħu jitqiesu bħala ġeneraturi PWM bi tliet fażijiet multiplexed fuq 6 kanali. Għandhom outputs PWM komplementari b'ħinijiet mejta inseriti programmabbli. Jistgħu jitqiesu wkoll bħala tajmers kompluti għal skopijiet ġenerali. L-erba' kanali indipendenti tagħhom jistgħu jintużaw għal: · qbid tad-dħul · tqabbil tal-output · ġenerazzjoni tal-PWM (modi allinjati mat-tarf jew fiċ-ċentru) · output fil-modalità ta' impuls wieħed
Jekk ikkonfigurati bħala timers standard ta' 16-bit, għandhom l-istess karatteristiċi bħat-timers għal skopijiet ġenerali. Jekk ikkonfigurati bħala ġeneraturi PWM ta' 16-bit, għandhom kapaċità sħiħa ta' modulazzjoni (0-100%).
It-tajmer ta' kontroll avvanzat jista' jaħdem flimkien mat-tajmers ta' skop ġenerali permezz tal-karatteristika tal-konnessjoni tat-tajmer għas-sinkronizzazzjoni jew għall-ikkatenar tal-avvenimenti.
TIM1 u TIM8 jappoġġjaw ġenerazzjoni indipendenti ta' talbiet DMA.
Tajmers għal skopijiet ġenerali (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Hemm għaxar tajmers ta' skop ġenerali sinkronizzabbli inkorporati fl-apparati STM32MP133C/F (ara t-Tabella 4 għad-differenzi). · TIM2, TIM3, TIM4, TIM5
TIM 2 u TIM5 huma bbażati fuq counter up/down ta' 32-bit b'tagħbija mill-ġdid awtomatika u prescaler ta' 16-bit, filwaqt li TIM3 u TIM4 huma bbażati fuq counter up/down ta' 16-bit b'tagħbija mill-ġdid awtomatika u prescaler ta' 16-bit. It-timers kollha għandhom erba' kanali indipendenti għal qbid ta' input/tqabbil ta' output, PWM jew output fil-modalità ta' impuls wieħed. Dan jagħti sa 16-il qbid ta' input/tqabbil ta' output/PWMs fuq l-akbar pakketti. Dawn it-timers għal skopijiet ġenerali jistgħu jaħdmu flimkien, jew mat-timers l-oħra għal skopijiet ġenerali u t-timers ta' kontroll avvanzat TIM1 u TIM8, permezz tal-karatteristika ta' konnessjoni tat-timer għas-sinkronizzazzjoni jew l-ikkatenar ta' avvenimenti. Kwalunkwe minn dawn it-timers għal skopijiet ġenerali jista' jintuża biex jiġġenera outputs PWM. TIM2, TIM3, TIM4, TIM5 kollha għandhom ġenerazzjoni indipendenti ta' talbiet DMA. Huma kapaċi jimmaniġġjaw sinjali ta' encoder kwadratura (inkrementali) u l-outputs diġitali minn wieħed sa erba' sensuri hall-effect. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Dawn it-tajmers huma bbażati fuq upcounter ta' tagħbija mill-ġdid awtomatika ta' 16-bit u prescaler ta' 16-bit. TIM13, TIM14, TIM16 u TIM17 għandhom kanal indipendenti wieħed, filwaqt li TIM12 u TIM15 għandhom żewġ kanali indipendenti għall-qbid tad-dħul/tqabbil tal-ħruġ, PWM jew ħruġ fil-modalità ta' impuls wieħed. Jistgħu jiġu sinkronizzati mat-tajmers ta' skop ġenerali TIM2, TIM3, TIM4, TIM5 jew jintużaw bħala timebases sempliċi. Kull wieħed minn dawn it-tajmers jista' jiġi definit (f'ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.
Tajmers bażiċi (TIM6 u TIM7)
Dawn it-tajmers jintużaw l-aktar bħala bażi ta' ħin ġenerika ta' 16-bit.
TIM6 u TIM7 jappoġġjaw ġenerazzjoni indipendenti ta' talbiet DMA.

38/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.26.4
3.26.5 3.26.6

Tajmers ta' enerġija baxxa (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Kull tajmer ta' enerġija baxxa għandu arloġġ indipendenti u jaħdem ukoll fil-modalità Stop jekk ikun arloġġjat minn LSE, LSI jew arloġġ estern. LPTIMx jista' jqajjem l-apparat mill-modalità Stop.
Dawn it-tajmers ta' enerġija baxxa jappoġġjaw il-karatteristiċi li ġejjin: · counter 'il fuq ta' 16-bit b'reġistru ta' tagħbija awtomatika ta' 16-bit · reġistru ta' tqabbil ta' 16-bit · Output konfigurabbli: impuls, PWM · Modalità kontinwa/ta' darba waħda · Trigger ta' input ta' softwer/ħardwer li jista' jintgħażel · Sors ta' arloġġ li jista' jintgħażel:
sors ta' arloġġ intern: sors ta' arloġġ estern tal-arloġġ LSE, LSI, HSI jew APB fuq input LPTIM (jaħdem anke mingħajr arloġġ intern)
sors jaħdem, użat mill-applikazzjoni tal-kontatur tal-polz) · Filtru diġitali programmabbli tal-glitch · Modalità Encoder
LPTIM2 u LPTIM3 jistgħu jiġu definiti (fl-ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.
Organiżmi ta' sorveljanza indipendenti (IWDG1, IWDG2)
Watchdog indipendenti huwa bbażat fuq downcounter ta' 12-il bit u prescaler ta' 8 bit. Huwa arloġġjat minn RC (LSI) intern indipendenti ta' 32 kHz u, peress li jopera indipendentement mill-arloġġ prinċipali, jista' jopera fil-modi Stop u Standby. L-IWDG jista' jintuża bħala watchdog biex jirrisettja l-apparat meta tinqala' problema. Huwa konfigurabbli permezz tal-ħardwer jew is-softwer permezz tal-bytes tal-għażla.
IWDG1 jista' jiġi definit (f'ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.
Tajmers ġeneriċi (Cortex-A7 CNT)
It-tajmers ġeneriċi tal-Cortex-A7 inkorporati ġewwa l-Cortex-A7 huma mitmugħa bil-valur mill-ġenerazzjoni tal-ħin tas-sistema (STGEN).
Il-proċessur Cortex-A7 jipprovdi t-tajmers li ġejjin: · tajmer fiżiku għall-użu f'modi siguri u mhux siguri
Ir-reġistri għat-tajmer fiżiku huma maħżuna f'bank biex jipprovdu kopji siguri u mhux siguri. · tajmer virtwali għall-użu f'modi mhux siguri · tajmer fiżiku għall-użu fil-modalità hypervisor
It-tajmers ġeneriċi mhumiex periferali mmappjati bil-memorja u mbagħad huma aċċessibbli biss permezz ta' struzzjonijiet speċifiċi tal-koproċessur Cortex-A7 (cp15).

3.27

Ġenerazzjoni tat-tajmer tas-sistema (STGEN)
Il-ġenerazzjoni tal-ħin tas-sistema (STGEN) tiġġenera valur tal-għadd tal-ħin li jipprovdi riżultat konsistenti view ta' ħin għat-tajmers ġeneriċi kollha ta' Cortex-A7.

DS13875 Rev 5

39/219
48

Funzjonali fuqview

STM32MP133C/F

Il-ġenerazzjoni tal-ħin tas-sistema għandha l-karatteristiċi ewlenin li ġejjin: · Wisa' ta' 64-bit biex jiġu evitati kwistjonijiet ta' roll-over · Ibda minn żero jew minn valur programmabbli · Interfaċċja tal-kontroll APB (STGENC) li tippermetti li t-tajmer jiġi ssejvjat u restawrat
matul avvenimenti ta' qtugħ ta' enerġija · Interfaċċja APB li tinqara biss (STGENR) li tippermetti li l-valur tat-tajmer jinqara minn dawk li mhumiex
softwer sigur u għodod ta' debug · Żieda fil-valur tat-tajmer li tista' titwaqqaf waqt id-debug tas-sistema
STGENC jista' jiġi definit (f'ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.

3.28

Arloġġ f'ħin reali (RTC)
L-RTC jipprovdi qawmien awtomatiku biex jimmaniġġja l-modi kollha ta' enerġija baxxa. L-RTC huwa timer/counter BCD indipendenti u jipprovdi arloġġ/kalendarju tal-ħin tal-ġurnata b'interruzzjonijiet ta' allarm programmabbli.
L-RTC jinkludi wkoll bandiera ta' qawmien programmabbli perjodikament b'kapaċità ta' interruzzjoni.
Żewġ reġistri ta' 32-bit fihom is-sekondi, il-minuti, is-sigħat (format ta' 12 jew 24 siegħa), il-jum (il-jum tal-ġimgħa), id-data (il-jum tax-xahar), ix-xahar, u s-sena, espressi f'format deċimali kodifikat binarju (BCD). Il-valur tas-sub-sekondi huwa disponibbli wkoll f'format binarju.
Il-modalità binarja hija appoġġjata biex tiffaċilita l-ġestjoni tas-sewwieq tas-softwer.
Il-kumpensi għal xhur ta' 28, 29 (sena bisestili), 30, u 31 jum jitwettqu awtomatikament. Jista' jsir ukoll kumpens għall-ħin tas-sajf.
Reġistri addizzjonali ta' 32-bit fihom is-subsekondi, is-sekondi, il-minuti, is-sigħat, il-jum u d-data tal-allarm programmabbli.
Karatteristika ta' kalibrazzjoni diġitali hija disponibbli biex tikkumpensa għal kwalunkwe devjazzjoni fil-preċiżjoni tal-oxxillatur tal-kristall.
Wara r-reset tad-dominju tal-Backup, ir-reġistri kollha tal-RTC huma protetti kontra aċċessi ta' kitba parassitiċi possibbli u protetti minn aċċess sigur.
Sakemm il-volum tal-provvistatagJekk e jibqa' fil-medda operattiva, l-RTC qatt ma jieqaf, irrispettivament mill-istatus tal-apparat (Modalità Run, modalità ta' enerġija baxxa jew taħt reset).
Il-karatteristiċi ewlenin tal-RTC huma dawn li ġejjin: · Kalendarju b'subsekondi, sekondi, minuti, sigħat (format ta' 12 jew 24), jum (jum ta'
ġimgħa), data (jum tax-xahar), xahar, u sena · Kumpens għas-sigħat tas-sajf programmabbli permezz ta' softwer · Allarm programmabbli b'funzjoni ta' interruzzjoni. L-allarm jista' jiġi attivat minn kwalunkwe
kombinazzjoni tal-oqsma tal-kalendarju. · Unità ta' qawmien awtomatiku li tiġġenera bandiera perjodika li tattiva qawmien awtomatiku
interruzzjoni · Sejbien tal-arloġġ ta' referenza: jista' jkun hemm arloġġ tas-sors sekondarju aktar preċiż (50 jew 60 Hz)
użat biex itejjeb il-preċiżjoni tal-kalendarju. · Sinkronizzazzjoni preċiża ma' arloġġ estern bl-użu tal-karatteristika ta' shift ta' inqas minn sekonda · Ċirkwit ta' kalibrazzjoni diġitali (korrezzjoni perjodika tal-counter): preċiżjoni ta' 0.95 ppm, miksuba f'
tieqa ta' kalibrazzjoni ta' diversi sekondi

40/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

· Timestamp funzjoni għas-salvataġġ tal-avvenimenti · Ħażna ta' SWKEY f'reġistri ta' backup RTC b'aċċess dirett għall-bus għal SAE (mhux
jinqara mis-CPU) · Interruzzjonijiet/avvenimenti li jistgħu jiġu maskrati:
Allarm A Allarm B Interruzzjoni tal-qawmien Ħinijietamp · Appoġġ TrustZone: RTC kompletament sigurabbli Allarm A, allarm B, timer tal-qawmien u timestamp individwu sigur jew mhux sigur
Kalibrazzjoni tal-RTC tal-konfigurazzjoni magħmula f'konfigurazzjoni sigura fuq konfigurazzjoni mhux sigura

3.29

Tamper u reġistri ta' backup (TAMP)
Reġistri ta' backup ta' 32 x 32-bit jinżammu fil-modi kollha ta' enerġija baxxa u wkoll fil-modalità VBAT. Jistgħu jintużaw biex jaħżnu dejta sensittiva peress li l-kontenut tagħhom huwa protett minn...ampċirkwit ta' skoperta er.
Seba' tamppinnijiet tad-dħul er u ħames tampLabar tal-ħruġ huma disponibbli għal kontra t-tampskoperta tal-er. It-t esternampIl-labar jistgħu jiġu kkonfigurati għal skoperta tat-tarf, tarf u livell, skoperta tal-livell bil-filtrazzjoni, jew t attivaamper li jżid il-livell ta' sigurtà billi jivverifika awtomatikament li t-tampIl-brilli mhumiex miftuħa jew short-circuitati esternament.
TAMP karatteristiċi ewlenin · 32 reġistru ta' backup (TAMP_BKPxR) implimentat fid-dominju RTC li jibqa'
mixgħul permezz ta' VBAT meta l-enerġija tal-VDD tkun mitfija · 12 tamper pins disponibbli (seba' inputs u ħames outputs) · Kwalunkwe tampL-iskoperta tista' tiġġenera timest RTCamp avveniment. · Kwalunkwe tampId-detezzjoni tal-er tħassar ir-reġistri tal-backup. · Appoġġ ta' TrustZone:
Tampkonfigurazzjoni sigura jew mhux sigura Il-backup jirreġistra l-konfigurazzjoni fi tliet żoni ta' daqs konfigurabbli:
żona waħda sigura għall-qari/kitba żona waħda sigura/qari mhux sigura għall-kitba żona waħda mhux sigura għall-qari/kitba · Kontatur monotoniku

3.30

Interfejsijiet taċ-ċirkwit inter-integrat (I2C1, I2C2, I2C3, I2C4, I2C5)
L-apparati jinkorporaw ħames interfejsijiet I2C.
L-interfaċċja tal-bus I2C tieħu ħsieb il-komunikazzjonijiet bejn l-STM32MP133C/F u l-bus serjali I2C. Tikkontrolla s-sekwenzar, il-protokoll, l-arbitraġġ u l-ħin speċifiċi għall-bus I2C.

DS13875 Rev 5

41/219
48

Funzjonali fuqview

STM32MP133C/F

Il-periferali I2C jappoġġja: · L-ispeċifikazzjoni tal-bus I2C u l-kompatibilità mal-manwal tal-utent rev. 5:
Modi skjavi u master, kapaċità multimaster Standard-mode (Sm), b'bitrate sa 100 kbit/s Fast-mode (Fm), b'bitrate sa 400 kbit/s Fast-mode Plus (Fm+), b'bitrate sa 1 Mbit/s u output ta' 20 mA drive I/Os Modalità ta' indirizzar ta' 7-bit u 10-bit, indirizzi multipli ta' skjavi ta' 7-bit Ħinijiet ta' setup u hold programmabbli Tiġbid tal-arloġġ fakultattiv · Kompatibilità mal-ispeċifikazzjoni tal-bus tal-ġestjoni tas-sistema (SMBus) rev 2.0: Ġenerazzjoni u verifika tal-PEC (iċċekkjar tal-iżbalji fil-pakketti) tal-ħardwer bl-ACK
kontroll Appoġġ għall-protokoll tar-riżoluzzjoni tal-indirizz (ARP) Twissija SMBus · Kompatibilità mal-ispeċifikazzjoni tal-protokoll tal-ġestjoni tas-sistema tal-enerġija (PMBusTM) rev 1.1 · Arloġġ indipendenti: għażla ta' sorsi ta' arloġġ indipendenti li jippermettu li l-veloċità tal-komunikazzjoni I2C tkun indipendenti mir-riprogrammazzjoni tal-PCLK · Qawmien mill-modalità Stop meta l-indirizz jaqbel · Filtri tal-istorbju analogi u diġitali programmabbli · Buffer ta' 1 byte b'kapaċità DMA
I2C3, I2C4 u I2C5 jistgħu jiġu definiti (fl-ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.

3.31

Trasmettitur riċevitur asinkroniku universali sinkroniku (USART1, USART2, USART3, USART6 u UART4, UART5, UART7, UART8)
L-apparati għandhom erba' trasmettituri riċevituri sinkroniċi universali integrati (USART1, USART2, USART3 u USART6) u erba' trasmettituri riċevituri asinkroniċi universali (UART4, UART5, UART7 u UART8). Irreferi għat-tabella hawn taħt għal sommarju tal-karatteristiċi tal-USARTx u l-UARTx.
Dawn l-interfejsijiet jipprovdu komunikazzjoni asinkronika, appoġġ IrDA SIR ENDEC, mod ta' komunikazzjoni multiproċessur, mod ta' komunikazzjoni half-duplex b'wajer wieħed u għandhom kapaċità LIN master/slave. Jipprovdu ġestjoni tal-ħardwer tas-sinjali CTS u RTS, u RS485 Driver Enable. Huma kapaċi jikkomunikaw b'veloċitajiet sa 13 Mbit/s.
USART1, USART2, USART3 u USART6 jipprovdu wkoll modalità Smartcard (konformi mal-ISO 7816) u kapaċità ta' komunikazzjoni simili għal SPI.
Il-USARTs kollha għandhom dominju tal-arloġġ indipendenti mill-arloġġ tas-CPU, li jippermetti lill-USARTx iqajjem l-STM32MP133C/F mill-modalità Stop billi juża baudrates sa 200 Kbaud. L-avvenimenti ta' qawmien mill-modalità Stop huma programmabbli u jistgħu jkunu:
· ibda skoperta tal-bit
· kwalunkwe qafas tad-dejta riċevut
· qafas tad-dejta pprogrammat speċifiku

42/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

L-interfaces USART kollha jistgħu jiġu moqdija mill-kontrollur DMA.

Tabella 5. Karatteristiċi tal-USART/UART

Modi/karatteristiċi tal-USART(1)

USART1/2/3/6

UART4/5/7/8

Kontroll tal-fluss tal-ħardwer għall-modem

X

X

Komunikazzjoni kontinwa bl-użu tad-DMA

X

X

Komunikazzjoni multiproċessur

X

X

Modalità SPI sinkronika (master/slave)

X

–

Modalità Smartcard

X

–

Komunikazzjoni half-duplex b'wajer wieħed IrDA SIR ENDEC block

X

X

X

X

Modalità LIN

X

X

Dominju tal-arloġġ doppju u qawmien mill-modalità ta' enerġija baxxa

X

X

Interruzzjoni tat-timeout tar-riċevitur Komunikazzjoni Modbus

X

X

X

X

Rilevazzjoni awtomatika tar-rata tal-baud

X

X

Sewwieq Ippermettiet

X

X

Tul tad-dejta tal-USART

7, 8 u 9 bits

1. X = appoġġjat.

USART1 u USART2 jistgħu jiġu definiti (f'ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.

3.32

Interfejsijiet periferali serjali (SPI1, SPI2, SPI3, SPI4, SPI5) interfejsijiet tal-ħoss inter-integrati (I2S1, I2S2, I2S3, I2S4)
L-apparati għandhom sa ħames SPIs (SPI2S1, SPI2S2, SPI2S3, SPI2S4, u SPI5) li jippermettu komunikazzjoni sa 50 Mbit/s fil-modi master u slave, fil-modi half-duplex, fullduplex u simplex. Il-prescaler ta' 3-bit jagħti tmien frekwenzi tal-modalità master u l-frejm huwa konfigurabbli minn 4 sa 16-il bit. L-interfejsijiet SPI kollha jappoġġjaw il-modalità tal-polz NSS, il-modalità TI, il-kalkolu tas-CRC tal-ħardwer u l-multiplikazzjoni ta' FIFOs Rx u Tx integrati ta' 8-bit b'kapaċità DMA.
I2S1, I2S2, I2S3, u I2S4 huma multiplexed ma' SPI1, SPI2, SPI3 u SPI4. Jistgħu jitħaddmu fil-modalità master jew slave, fil-modi ta' komunikazzjoni full-duplex u half-duplex, u jistgħu jiġu kkonfigurati biex joperaw b'riżoluzzjoni ta' 16 jew 32-bit bħala kanal ta' input jew output. AwdjoampFrekwenzi ling minn 8 kHz sa 192 kHz huma appoġġjati. L-interfejsijiet kollha tal-I2S jappoġġjaw multiplikazzjoni ta' FIFOs Rx u Tx integrati ta' 8-bit b'kapaċità DMA.
SPI4 u SPI5 jistgħu jiġu definiti (f'ETZPC) bħala aċċessibbli biss permezz ta' softwer sigur.

3.33

Interfejsijiet awdjo serjali (SAI1, SAI2)
L-apparati jinkorporaw żewġ SAIs li jippermettu d-disinn ta' ħafna protokolli awdjo stereo jew mono

DS13875 Rev 5

43/219
48

Funzjonali fuqview

STM32MP133C/F

bħal I2S, LSB jew MSB-ġustifikata, PCM/DSP, TDM jew AC'97. Output SPDIF huwa disponibbli meta l-blokk awdjo jkun ikkonfigurat bħala trasmettitur. Biex iġib dan il-livell ta' flessibbiltà u konfigurazzjoni mill-ġdid, kull SAI fih żewġ sotto-blokki awdjo indipendenti. Kull blokk għandu l-ġeneratur tal-arloġġ u l-kontrollur tal-linja I/O tiegħu stess. Awdjo sampFrekwenzi awdjo sa 192 kHz huma appoġġjati. Barra minn hekk, jistgħu jiġu appoġġjati sa tmien mikrofoni grazzi għal interface PDM integrata. L-SAI jista' jaħdem f'konfigurazzjoni master jew slave. Is-sub-blokki tal-awdjo jistgħu jkunu jew riċevitur jew trasmettitur u jistgħu jaħdmu b'mod sinkroniku jew asinkroniku (fir-rigward tal-ieħor). L-SAI jista' jiġi konness ma' SAIs oħra biex jaħdem b'mod sinkroniku.

3.34

Interfaċċja tar-riċevitur SPDIF (SPDIFRX)
L-SPDIFRX huwa ddisinjat biex jirċievi fluss S/PDIF konformi mal-IEC-60958 u l-IEC-61937. Dawn l-istandards jappoġġjaw flussi stereo sempliċi sa s għoli.amprata le, u ħoss surround multi-kanal ikkompressat, bħal dawk definiti minn Dolby jew DTS (sa 5.1).
Il-karatteristiċi ewlenin tal-SPDIFRX huma dawn li ġejjin: · Sa erba' inputs disponibbli · Sejbien awtomatiku tar-rata tas-simboli · Rata massima tas-simboli: 12.288 MHz · Streaming stereo minn 32 sa 192 kHz appoġġjat · Appoġġ tal-awdjo IEC-60958 u IEC-61937, applikazzjonijiet tal-konsumatur · Ġestjoni tal-bit tal-parità · Komunikazzjoni bl-użu tad-DMA għall-awdjoamples · Komunikazzjoni bl-użu tad-DMA għall-kontroll u l-informazzjoni tal-kanal tal-utent · Kapaċitajiet ta' interruzzjoni
Ir-riċevitur SPDIFRX jipprovdi l-karatteristiċi kollha meħtieġa biex jiskopri r-rata tas-simbolu, u jiddekodifika l-fluss tad-dejta li jkun dieħel. L-utent jista' jagħżel l-input SPDIF mixtieq, u meta jkun hemm sinjal validu disponibbli, l-SPDIFRX jerġa' jiskopri...ampJikkontrolla s-sinjal li jkun dieħel, jiddekodifika l-istreaming ta' Manchester, u jirrikonoxxi elementi ta' frames, sub-frames u blokki. L-SPDIFRX iwassal lis-CPU dejta dekodifikata, u l-bnadar tal-istatus assoċjati.
L-SPDIFRX joffri wkoll sinjal bl-isem spdif_frame_sync, li jaqleb bir-rata tas-sub-frame S/PDIF li tintuża biex tikkalkula l-s eżattaamprata le għal algoritmi ta' drift tal-arloġġ.

3.35

Interfejsijiet MultiMediaCard ta' input/output diġitali siguri (SDMMC1, SDMMC2)
Żewġ interfejsijiet MultiMediaCard ta' input/output diġitali siguri (SDMMC) jipprovdu interfejs bejn il-bus AHB u l-kards tal-memorja SD, il-kards SDIO u l-apparati MMC.
Il-karatteristiċi tal-SDMMC jinkludu dan li ġej: · Konformità mal-Ispeċifikazzjoni tas-Sistema Embedded MultiMediaCard Verżjoni 5.1
Appoġġ tal-kard għal tliet modi differenti ta' databus: 1-bit (default), 4-bit u 8-bit

44/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

(Il-veloċità tal-HS200 SDMMC_CK hija limitata għall-veloċità massima permessa tal-I/O)(HS400 mhux appoġġjat)
· Kompatibilità sħiħa mal-verżjonijiet preċedenti ta' MultiMediaCards (kompatibilità b'lura)
· Konformità sħiħa mal-ispeċifikazzjonijiet tal-karta tal-memorja SD verżjoni 4.1 (il-veloċità SDR104 SDMMC_CK hija limitata għall-veloċità massima permessa ta' I/O, il-modalità SPI u l-modalità UHS-II mhumiex appoġġjati)
· Konformità sħiħa mal-ispeċifikazzjoni tal-karta SDIO verżjoni 4.0 Appoġġ tal-karta għal żewġ modi differenti ta' databus: 1-bit (default) u 4-bit (il-veloċità SDR104 SDMMC_CK hija limitata għall-veloċità massima permessa ta' I/O, il-modalità SPI u l-modalità UHS-II mhumiex appoġġjati)
· Trasferiment tad-dejta sa 208 Mbyte/s għall-modalità ta' 8-bit (skont il-veloċità massima permessa tal-I/O)
· L-output tad-dejta u tal-kmand jippermetti li s-sinjali jikkontrollaw sewwieqa bidirezzjonali esterni
· Kontrollur DMA dedikat inkorporat fl-interfaċċja tal-host SDMMC, li jippermetti trasferimenti b'veloċità għolja bejn l-interfaċċja u l-SRAM
· Appoġġ għal lista marbuta IDMA
· Provvisti tal-enerġija dedikati, VDDSD1 u VDDSD2 għal SDMMC1 u SDMMC2 rispettivament, li jneħħu l-ħtieġa għall-inseriment ta' level-shifter fuq l-interfaċċja tal-karta SD fil-modalità UHS-I
Xi GPIOs biss għal SDMMC1 u SDMMC2 huma disponibbli fuq pin tal-provvista VDDSD1 jew VDDSD2 dedikat. Dawk huma parti mill-GPIOs tal-but default għal SDMMC1 u SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Jistgħu jiġu identifikati fit-tabella tal-funzjonijiet alternattivi permezz ta' sinjali b'suffiss "_VSD1" jew "_VSD2".
Kull SDMMC huwa akkoppjat ma' blokk ta' dewmien (DLYBSD) li jippermetti l-appoġġ ta' frekwenza ta' dejta esterna 'l fuq minn 100 MHz.
Iż-żewġ interfejsijiet SDMMC għandhom portijiet ta' konfigurazzjoni li jistgħu jiġu żgurati.

3.36

Netwerk taż-żona tal-kontrollur (FDCAN1, FDCAN2)
Is-sottosistema tan-netwerk taż-żona tal-kontrollur (CAN) tikkonsisti f'żewġ moduli CAN, memorja RAM ta' messaġġi kondiviżi u unità ta' kalibrazzjoni tal-arloġġ.
Iż-żewġ moduli CAN (FDCAN1 u FDCAN2) huma konformi mal-ISO 11898-1 (l-ispeċifikazzjoni tal-protokoll CAN verżjoni 2.0 parti A, B) u l-ispeċifikazzjoni tal-protokoll CAN FD verżjoni 1.0.
Memorja RAM ta' messaġġi ta' 10 Kbyte timplimenta filtri, FIFOs ta' riċeviment, buffers ta' riċeviment, FIFOs ta' avvenimenti ta' trażmissjoni u buffers ta' trażmissjoni (flimkien ma' triggers għal TTCAN). Din ir-RAM ta' messaġġi hija kondiviża bejn iż-żewġ moduli FDCAN1 u FDCAN2.
L-unità komuni tal-kalibrazzjoni tal-arloġġ hija fakultattiva. Tista' tintuża biex tiġġenera arloġġ kalibrat kemm għall-FDCAN1 kif ukoll għall-FDCAN2 mill-oxxillatur RC intern tal-HSI u l-PLL, billi jiġu evalwati l-messaġġi CAN li jaslu mill-FDCAN1.

DS13875 Rev 5

45/219
48

Funzjonali fuqview

STM32MP133C/F

3.37

Host ta' veloċità għolja tal-bus tas-serje universali (USBH)
L-apparati jinkorporaw host USB wieħed ta' veloċità għolja (sa 480 Mbit/s) b'żewġ portijiet fiżiċi. Il-USBH jappoġġja kemm operazzjonijiet baxxi, ta' veloċità sħiħa (OHCI) kif ukoll ta' veloċità għolja (EHCI) b'mod indipendenti fuq kull port. Jintegra żewġ transceivers li jistgħu jintużaw għal operazzjoni ta' veloċità baxxa (1.2 Mbit/s), ta' veloċità sħiħa (12 Mbit/s) jew ta' veloċità għolja (480 Mbit/s). It-tieni transceiver ta' veloċità għolja huwa kondiviż ma' OTG ta' veloċità għolja.
Il-USBH huwa konformi mal-ispeċifikazzjoni tal-USB 2.0. Il-kontrolluri tal-USBH jeħtieġu arloġġi ddedikati li huma ġġenerati minn PLL ġewwa l-PHY ta' veloċità għolja tal-USB.

3.38

USB b'veloċità għolja waqt li tkun għaddej (OTG)
L-apparati jinkorporaw apparat/host/periferali OTG USB OTG wieħed b'veloċità għolja (sa 480 Mbit/s). L-OTG jappoġġja kemm operazzjonijiet b'veloċità sħiħa kif ukoll b'veloċità għolja. It-transceiver għal operazzjoni b'veloċità għolja (480 Mbit/s) huwa kondiviż mat-tieni port tal-USB Host.
Il-USB OTG HS huwa konformi mal-ispeċifikazzjoni tal-USB 2.0 u mal-ispeċifikazzjoni tal-OTG 2.0. Għandu setting tal-endpoint li jista' jiġi kkonfigurat permezz ta' softwer u jappoġġja s-sospensjoni/tkomplija. Il-kontrolluri tal-USB OTG jeħtieġu arloġġ dedikat ta' 48 MHz li jiġi ġġenerat minn PLL ġewwa l-RCC jew ġewwa l-USB high-speed PHY.
Il-karatteristiċi ewlenin tal-USB OTG HS huma elenkati hawn taħt: · Daqs FIFO Rx u Tx ikkombinat ta' 4 Kbyte b'daqs FIFO dinamiku · Appoġġ SRP (protokoll ta' talba għal sessjoni) u HNP (protokoll ta' negozjar tal-host) · Tmien endpoints bidirezzjonali · 16-il kanal tal-host b'appoġġ OUT perjodiku · Softwer konfigurabbli għall-modi ta' operazzjoni OTG1.3 u OTG2.0 · Appoġġ USB 2.0 LPM (ġestjoni tal-enerġija tal-link) · Appoġġ għar-reviżjoni 1.2 tal-ispeċifikazzjoni tal-iċċarġjar tal-batterija · Appoġġ HS OTG PHY · USB DMA intern · HNP/SNP/IP ġewwa (l-ebda ħtieġa għal xi reżistur estern) · Għall-modi OTG/Host, huwa meħtieġ swiċċ tal-enerġija f'każ li apparati li jaħdmu bil-bus ikunu...
konnessi.
Il-port tal-konfigurazzjoni USB OTG jista' jkun sigur.

46/219

DS13875 Rev 5

STM32MP133C/F

Funzjonali fuqview

3.39

Interfejsijiet MAC tal-Gigabit Ethernet (ETH1, ETH2)
L-apparati jipprovdu żewġ kontrolluri tal-aċċess għall-midja gigabit (GMAC) konformi mal-IEEE-802.3-2002 għal komunikazzjonijiet Ethernet LAN permezz ta' interfaċċja standard tal-industrija indipendenti mill-mezz (MII), interfaċċja mnaqqsa indipendenti mill-mezz (RMII), jew interfaċċja mnaqqsa indipendenti mill-mezz (RGMII).
L-apparati jeħtieġu apparat ta' interfaċċja fiżika esterna (PHY) biex jikkonnettjaw mal-bus LAN fiżika (twisted-pair, fibra, eċċ.). Il-PHY huwa konness mal-port tal-apparat bl-użu ta' 17-il sinjal għall-MII, 7 sinjali għall-RMII, jew 13-il sinjal għall-RGMII, u jista' jiġi ċċarġjat bl-użu tal-25 MHz (MII, RMII, RGMII) jew 125 MHz (RGMII) mill-STM32MP133C/F jew mill-PHY.
L-apparati jinkludu l-karatteristiċi li ġejjin: · Modi ta' operazzjoni u interfejsijiet PHY
Rati ta' trasferiment tad-dejta ta' 10, 100, u 1000 Mbit/s Appoġġ kemm għal operazzjonijiet full-duplex kif ukoll half-duplex Interfejsijiet MII, RMII u RGMII PHY · Kontroll tal-ipproċessar Filtrazzjoni tal-pakketti b'ħafna saffi: Filtrazzjoni MAC fuq is-sors (SA) u d-destinazzjoni (DA)
indirizz b'filtru perfett u hash, VLAN tagIffiltrar ibbażat fuq b'filtru perfett u hash, Iffiltrar tas-Saff 3 fuq l-indirizz tas-sors IP (SA) jew tad-destinazzjoni (DA), Iffiltrar tas-Saff 4 fuq il-port tas-sors (SP) jew tad-destinazzjoni (DP) Ipproċessar ta' VLAN doppju: inserzjoni ta' sa żewġ VLAN tags fil-mogħdija tat-trażmissjoni, tag Filtrazzjoni fil-mogħdija ta' riċeviment Appoġġ IEEE 1588-2008/PTPv2 Jappoġġja statistika tan-netwerk b'counters RMON/MIB (RFC2819/RFC2665) · Ipproċessar ta' offload tal-ħardwer Inserzjoni jew tħassir ta' dejta tal-preambolu u tal-bidu tal-qafas (SFD) Magna ta' offload taċ-checksum tal-integrità għall-intestatura tal-IP u l-payload TCP/UDP/ICMP: kalkolu u inserzjoni taċ-checksum tat-trażmissjoni, kalkolu u paragun taċ-checksum tar-riċeviment Rispons awtomatiku għat-talba ARP mal-indirizz MAC tal-apparat Segmentazzjoni TCP: qasma awtomatika ta' pakkett TCP kbir tat-trażmissjoni f'pakketti żgħar multipli · Modalità ta' enerġija baxxa Ethernet effiċjenti fl-enerġija (standard IEEE 802.3az-2010) Pakkett ta' qawmien mill-bogħod u skoperta tal-AMD Magic PacketTM
Kemm ETH1 kif ukoll ETH2 jistgħu jiġu pprogrammati bħala siguri. Meta jkunu siguri, it-tranżazzjonijiet fuq l-interfaċċja AXI huma siguri, u r-reġistri tal-konfigurazzjoni jistgħu jiġu modifikati biss permezz ta' aċċessi siguri.

DS13875 Rev 5

47/219
48

Funzjonali fuqview

STM32MP133C/F

3.40

Infrastruttura tad-debug
L-apparati joffru l-karatteristiċi ta' debug u traċċar li ġejjin biex jappoġġjaw l-iżvilupp tas-softwer u l-integrazzjoni tas-sistema: · Debugging tal-breakpoint · Traċċar tal-eżekuzzjoni tal-kodiċi · Strumentazzjoni tas-softwer · JTAG port tad-debug · Port tad-debug tas-serje · Input u output tat-trigger · Port tat-traċċar · Komponenti tad-debug u t-traċċar ta' Arm CoreSight
Id-debug jista' jiġi kkontrollat ​​permezz ta' JTAGPort ta' aċċess għad-debug /serial-wire, bl-użu ta' għodod ta' debugging standard tal-industrija.
Port ta' traċċa jippermetti li d-dejta tinġabar għal-logging u l-analiżi.
Aċċess ta' debug għal żoni siguri huwa attivat mis-sinjali ta' awtentikazzjoni fil-BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

4

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

Figura 5. Ballout tal-STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
BARRA

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 PWR_ON

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

QAWWA_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

BYPASS_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_ RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Il-figura ta' hawn fuq turi l-parti ta' fuq tal-pakkett view.

DS13875 Rev 5

49/219
97

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

STM32MP133C/F

Figura 6. Ballout tal-STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

BYPASS_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
BARRA

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_ RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

QAWWA_CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Il-figura ta' hawn fuq turi l-parti ta' fuq tal-pakkett view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

Figura 7. Ballout tal-STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

CPU tal-VDD

PE1

PD15

CPU tal-VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

CPU tal-VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

CPU tal-VDD

VSS

VDD

CPU tal-VDD

QALBA TAL-VDD

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

QALBA TAL-VDD

VSS

VDD

QALBA TAL-VDD

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

IRRIŻISTRIZZAR DDR_
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

CPU tal-VDD

PC15-

L

VBAT OSC32 PI3

VSS

_BARRA

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

CPU tal-VDD
QALBA TAL-VDD
VSS
VDD

VSS

VSS

VSS

VSS

VSS

QALBA TAL-VDD

VSS

VSS

QALBA TAL-VDD

VSS

VSS

VSS

VSS

VSS

VDD

QALBA TAL-VDD

VSS

VDD

QALBA TAL-VDD

VDDQ_ DDR
VSS
VDDQ_ DDR
QALBA TAL-VDD

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

QALBA TAL-VDD

VSS

VDD

QALBA TAL-VDD

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ BARRA

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

QALBA TAL-VDD

VSS

VDD VDDQ_ CORE DDR

VSS

PWR_ ON

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

PWR_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

CPU PG12_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_ RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

BYPAS S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ ON

USB_ DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Il-figura ta' hawn fuq turi l-parti ta' fuq tal-pakkett view.

MSv65068V5

DS13875 Rev 5

51/219
97

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

STM32MP133C/F

Tabella 6. Leġġenda/abbrevjazzjonijiet użati fit-tabella tal-pinout

Isem

Abbrevjazzjoni

Definizzjoni

Isem tal-pin Tip ta' pin
Struttura I/O
Noti Funzjonijiet alternattivi Funzjonijiet addizzjonali

Sakemm ma jkunx speċifikat mod ieħor, il-funzjoni tal-pin waqt u wara r-reset hija l-istess bħall-isem attwali tal-pin

S

Pin tal-provvista

I

Daħħal pin biss

O

Output biss pin

I/O

Input/output pin

A

Pin ta' livell analogu jew speċjali

FT(U/D/PD) I/O tolleranti ta' 5 V (b'pull-up fiss / pull-down / pull-down programmabbli)

DDR

1.5 V, 1.35 V jew 1.2 VI/O għal interfaċċja DDR3, DDR3L, LPDDR2/LPDDR3

A

Sinjal analogu

RST

Irrisettja l-pin b'reżistur pull-up dgħajjef

_f(1) _a(2) _u(3) _h(4)

Għażla għal FT I/Os Għażla I2C FM+ Għażla Analoga (fornuta minn VDDA għall-parti analoga tal-I/O) Għażla USB (fornuta minn VDD3V3_USBxx għall-parti USB tal-I/O) Output b'veloċità għolja għal 1.8V tipiku VDD (għal SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Għażla ta' veloċità għolja ħafna għal 1.8V tipiku. VDD (għal ETH, SPI, SDMMC, QUADSPI, TRACE)

Sakemm ma jkunx speċifikat mod ieħor f'nota, l-I/Os kollha huma ssettjati bħala inputs f'wiċċ l-ilma waqt u wara r-reset

Funzjonijiet magħżula permezz tar-reġistri GPIOx_AFR

Funzjonijiet magħżula/attivati ​​direttament permezz ta' reġistri periferali

1. L-istrutturi I/O relatati fit-Tabella 7 huma: FT_f, FT_fh, FT_fvh 2. L-istrutturi I/O relatati fit-Tabella 7 huma: FT_a, FT_ha, FT_vha 3. L-istrutturi I/O relatati fit-Tabella 7 huma: FT_u 4. L-istrutturi I/O relatati fit-Tabella 7 huma: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. L-istrutturi I/O relatati fit-Tabella 7 huma: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 Ċ2
Ċ3 E2 Ċ3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

I/O FT_h

VSS VDD

S

–

S

–

PE11

I/O FT_vh

PF5

I/O FT_h

PD3

I/O FT_f

PE14

I/O FT_h

VDDCPU

S

–

PD0

FT tal-I/O

PH12

I/O FT_fh

PB6

I/O FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX,

FMC_NWAIT(ibbutjar)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(but)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(but)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(but)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRAĊĊAT6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

STM32MP133C/F

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 Ċ8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

FT tal-I/O

I/O FT_fh

I/O FT_f

I/O FT_h

S

–

I/O FT_h

S

–

I/O FT_h

I/O FT_f

I/O FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(ibbutjar)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(but)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(ibbutjar),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(ibbutjar)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(ibbutjar)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(ibbutjar)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

I/O FT_h

VDDCPU PG5

S

–

I/O FT_h

PG15

I/O FT_h

PG10

I/O FT_h

VSS

S

–

PF10

I/O FT_h

VDDCORE S

–

PF6

I/O FT_vh

VSS VDD

S

–

S

–

PF9

I/O FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(ibbutjar),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(ibbutjar)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(ibbutjar),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(ibbutjar),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

STM32MP133C/F

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

I/O FT_h

S

–

I/O FT_h

S

–

I/O FT_fh

I/O FT_fh

I/O FT_h

S

–

S

–

FT tal-I/O

FT tal-I/O

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(ibbutjar),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

J3 J4 N5

PI2

FT tal-I/O

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

FT tal-I/O

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

F13 L2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

FT tal-I/O

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ OUT1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

I/O FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

I/O FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRAĊĊA, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

I/O FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

STM32MP133C/F

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

M1 J7 P3

PF7

I/O FT_vh –

M3 R1 R2

PG11

I/O FT_vh –

L3 J6 N3

PH6

I/O FT_fh –

N2 P4 R1

PG1

I/O FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

I/O FT_vh –

P1 P1 T3 PH0-OSC_IN I/O FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT I/O FT

–

R2 T2 R3

PH3

I/O FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(ibbutjar),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_IN OSC_OUT –

58/219

DS13875 Rev 5

STM32MP133C/F

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

L5 U2 W1

PG3

I/O FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

FT tal-I/O

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 W2

PG12

FT tal-I/O

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

I/O FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

FT tal-I/O

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 PWR_CPU_ON O FT

–

–

T2 N5 Y1

PA11

I/O FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

I/O FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Pinout, deskrizzjoni tal-pin u funzjonijiet alternattivi

STM32MP133C/F

Numru tal-Pin

Tabella 7. Definizzjonijiet tal-ballun STM32MP133C/F (tkomplija)

Funzjonijiet tal-ballun

Isem tal-pin (funzjoni wara
reset)

Funzjonijiet alternattivi

Funzjonijiet addizzjonali

LFBGA289 TFBGA289 TFBGA320
Struttura I/O tat-tip pin
Noti

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

I/O FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

I/O FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

I/O FT_a

I/O FT_a I/O FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

I/O FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

I/O FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Dokumenti / Riżorsi

STMicroelectronics STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU [pdfGwida għall-Utent STM32MP133C F 32-bit Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-bit Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Referenzi

• Manwal għall-Utent