STMicroelectronics STM32MP133C F 32-bitni Arm Cortex-A7 1GHz MPU

Specifikacije

• Jezgro: Arm Cortex-A7
• Memorije: Eksterni SDRAM, Ugrađeni SRAM
• Sabirnica podataka: 16-bitni paralelni interfejs
• Sigurnost/Zaštita: Resetovanje i upravljanje napajanjem, LPLV-Stop2, Stanje pripravnosti
• Pakovanje: LFBGA, TFBGA sa minimalnim korakom od 0.5 mm
• Upravljanje satom
• Ulazi/Izlazi opće namjene
• Interconnect Matrix
• 4 DMA kontrolera
• Komunikacijski periferni uređaji: do 29
• Analogni periferni uređaji: 6
• Tajmeri: Do 24, Watchdogs: 2
• Hardversko ubrzanje
• Režim za otklanjanje grešaka
• Osigurači: 3072-bitni uključujući jedinstveni ID i HUK za AES 256 ključeve
• U skladu sa ECOPACK2

Podsistem Arm Cortex-A7

Podsistem Arm Cortex-A7 čipa STM32MP133C/F omogućava…

Uspomene

Uređaj uključuje eksterni SDRAM i ugrađeni SRAM za pohranu podataka…

DDR kontroler

DDR3/DDR3L/LPDDR2/LPDDR3 kontroler upravlja pristupom memoriji…

Upravljanje napajanjem
Šema napajanja i nadzornik osiguravaju stabilnu isporuku energije…

Upravljanje satom
RCC se bavi distribucijom i konfiguracijama takta…

Općenamjenski ulazno/izlazni portovi (GPIO)
GPIO-i pružaju mogućnosti interfejsa za eksterne uređaje…

TrustZone kontroler zaštite
ETZPC poboljšava sigurnost sistema upravljanjem pravima pristupa…

Matrica međusobne povezanosti magistrale
Matrica olakšava prenos podataka između različitih modula…

FAQs

P: Koji je maksimalni broj podržanih komunikacijskih perifernih uređaja?
A: STM32MP133C/F podržava do 29 komunikacijskih perifernih uređaja.

P: Koliko analognih perifernih uređaja je dostupno?
A: Uređaj nudi 6 analognih periferija za različite analogne funkcije.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 do 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 tajmera, audio, kripto i napredna sigurnost
Datasheet – proizvodni podaci

Karakteristike
Uključuje ST najmoderniju patentiranu tehnologiju
Core
· 32-bitna Arm® Cortex®-A7 L1 32-Kbyte I / 32-Kbyte D 128-Kbyte ujedinjene keš memorije nivoa 2 Arm® NEONTM i Arm® TrustZone®

Uspomene
· Eksterna DDR memorija do 1 GB do LPDDR2/LPDDR3-1066 16-bita do DDR3/DDR3L-1066 16-bita
· 168 Kbajta internog SRAM-a: 128 Kbajta AXI SYSRAM-a + 32 Kbajta AHB SRAM-a i 8 Kbajta SRAM-a u domenu rezervne kopije
· Dvostruki Quad-SPI memorijski interfejs · Fleksibilan eksterni kontroler memorije sa do
16-bitna podatkovna magistrala: paralelni interfejs za povezivanje eksternih integrisanih kola i SLC NAND memorija sa do 8-bitnim ECC-om
Sigurnost/zaštita
· Sigurno pokretanje, TrustZone® periferni uređaji, 12 xtamppinovi uključujući 5 aktivnih pinovaampers
· Temperatura, volumentage, frekvencija i praćenje od 32 kHz
Resetovanje i upravljanje napajanjem
· Napajanje od 1.71 V do 3.6 VI/O (5 V-tolerantnih I/O) · POR, PDR, PVD i BOR · LDO-ovi na čipu (USB 1.8 V, 1.1 V) · Rezervni regulator (~0.9 V) · Interni senzori temperature · Režimi male potrošnje: Spavanje, Stop, LPLV-Stop,
LPLV-Stop2 i stanje pripravnosti

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Razmak između žica 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
minimalni korak 0.5 mm

· Zadržavanje DDR memorije u stanju pripravnosti · Kontrole za PMIC prateći čip

Upravljanje satom
· Interni oscilatori: 64 MHz HSI oscilator, 4 MHz CSI oscilator, 32 kHz LSI oscilator
· Vanjski oscilatori: 8-48 MHz HSE oscilator, 32.768 kHz LSE oscilator
· 4 × PLL-ovi sa frakcijskim modom

Ulazi/izlazi opće namjene
· Do 135 sigurnih I/O portova sa mogućnošću prekida
· Do 6 buđenja

Matrica međusobnog povezivanja
· 2 matrice magistrale 64-bitni Arm® AMBA® AXI interkonektor, do 266 MHz 32-bitni Arm® AMBA® AHB interkonektor, do 209 MHz

4 DMA kontrolera za rasterećenje CPU-a
· Ukupno 56 fizičkih kanala
· 1 x brzi glavni kontroler direktnog pristupa memoriji opšte namjene (MDMA)
· 3 × DMA-ovi s dva porta s FIFO i mogućnostima usmjerivača zahtjeva za optimalno upravljanje periferijom

septembar 2024
Ovo je informacija o proizvodu u punoj proizvodnji.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Do 29 komunikacione periferije
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
ISO7816 interfejs, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, uključujući 4 sa punim dupleksom
Tačnost I2S audio klase putem internog audio PLL-a ili eksternog takta (+2 QUADSPI + 4 sa USART-om) · 2 × SAI (stereo audio: I2S, PDM, SPDIF Tx) · SPDIF Rx sa 4 ulaza · 2 × SDMMC do 8 bita (SD/e·MMCTM/SDIO) · 2 × CAN kontrolera koji podržavaju CAN FD protokol · 2 × USB 2.0 brzi Host ili 1 × USB 2.0 brzi Host

+ 1 × USB 2.0 velike brzine OTG istovremeno · 2 x Ethernet MAC/GMAC IEEE 1588v2 hardver, MII/RMII/RGMII
6 analognih perifernih uređaja
· 2 × ADC-a sa maksimalnom rezolucijom od 12 bita do 5 Msps
· 1 x temperaturni senzor · 1 x digitalni filter za sigma-delta modulator
(DFSDM) sa 4 kanala i 2 filtera · Interna ili eksterna ADC referenca VREF+
Do 24 tajmera i 2 čuvara
· 2 × 32-bitna tajmera sa do 4 IC/OC/PWM ili brojačem impulsa i ulazom kvadraturnog (inkrementalnog) enkodera
· 2 × 16-bitni napredni tajmeri · 10 × 16-bitni tajmeri opće namjene (uključujući
2 osnovna tajmera bez PWM-a) · 5 × 16-bitnih tajmera niske potrošnje energije · Sigurni RTC sa tačnošću ispod sekunde i
hardverski kalendar · 4 Cortex®-A7 sistemska tajmera (sigurna,
nesigurni, virtualni, hipervizor) · 2 × nezavisni nadzornici
Hardversko ubrzanje
· AES 128, 192, 256 DES/TDES

2 (nezavisno, nezavisno osigurano) 5 (2 osigurana) 4 5 (3 osigurana)
4 + 4 (uključujući 2 osigurana USART-a), neki mogu biti izvor za pokretanje
2 (do 4 audio kanala), sa I2S master/slave, PCM ulazom, SPDIF-TX 2 porta
Ugrađeni HSPHY sa BCD-om Ugrađeni HS PHY sa BCD-om (zaštićen), može biti izvor pokretanja
2 × HS dijeljeno između Hosta i OTG-a 4 ulaza

2 (1 × TTCAN), kalibracija takta, 10 Kbyte dijeljeni bafer 2 (8 + 8 bita) (zaštićeno), e·MMC ili SD mogu biti izvor za pokretanje 2 opcionalna nezavisna napajanja za interfejse SD kartice
1 (dvostruki-četvorostruki) (osiguran), može biti izvor pokretanja

–
–
Boot
–
Boot
Pokretanje Pokretanje
(1)

Paralelni adresa/podaci 8/16-bitni FMC Paralelni AD-mux 8/16-bitni
NAND 8/16-bitna 10/100M/Gigabit Ethernet DMA kriptografija
Hash Pravi generator slučajnih brojeva Osigurači (jednokratno programabilni)

4 × CS, do 4 × 64 Mbyte
Da, 2× CS, SLC, BCH4/8, može biti izvor pokretanja 2 x (MII, RMI, RGMII) sa PTP i EEE (zaštićeno)
3 instance (1 sigurna), 33-kanalni MDMA PKA (sa DPA zaštitom), DES, TDES, AES (sa DPA zaštitom)
(sve osigurano) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(zaštićeno) True-RNG (zaštićeno) 3072 efektivna bita (zaštićeno, 1280 bitova dostupno korisniku)

–
Čizma –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Opis

Tabela 1. Karakteristike i broj perifernih uređaja STM32MP133C/F (nastavak)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Razno

Karakteristike

LFBGA289

TFBGA289

TFBGA320

GPIO-i sa prekidom (ukupan broj)

135(2)

Osiguravajući GPIO-i Pinovi za buđenje

Sve
6

Tamper pinovi (aktivni tamper)

12 (5.)

DFSDM Sinhronizovani ADC do 12 bita

4 ulazna kanala sa 2 filtera

–

2(3) (do 5 Msps na 12-bitnom svakom) (zaštićeno)

ADC1: 19 kanala uključujući 1x interni, 18 kanala dostupno za

Ukupno 12-bitnih ADC kanala (4)

korisnik uključujući 8x diferencijal

–

ADC2: 18 kanala uključujući 6x interni, 12 kanala dostupno za

korisnik uključujući 6x diferencijal

Ulazni pin internog ADC-a VREF VREF+

Ulaz od 1.65 V, 1.8 V, 2.048 V, 2.5 V ili VREF+ –
Da

1. QUADSPI se može pokrenuti ili sa namjenskih GPIO-a ili korištenjem nekih FMC Nand8 GPIO-a za pokretanje (PD4, PD1, PD5, PE9, PD11, PD15 (pogledajte Tabelu 7: Definicije kuglica STM32MP133C/F).
2. Ovaj ukupan broj GPIO-a uključuje četiri JTAG GPIO-i i tri BOOT GPIO-a s ograničenom upotrebom (može doći do sukoba s vezom vanjskog uređaja tijekom skeniranja granica ili pokretanja).
3. Kada se koriste oba ADC-a, takt jezgra treba biti isti za oba ADC-a i ugrađeni ADC predskaleri se ne mogu koristiti.
4. Pored toga, postoje i interni kanali: – Interni kanal ADC1: VREFINT – Interni kanali ADC2: temperatura, interni volumentage referenca, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Opis 18/219

STM32MP133C/F

Slika 1. Blok dijagram STM32MP133C/F

IC pribor

@VDDA

HSI

AXIM: Arm 64-bitni AXI interkonektor (266 MHz) T

@VDDCPU

GIC

T

Cortex-A7 CPU 650/1000 MHz + MMU + FPU + NEONT

32 hiljade dinarskih dolara

32 hiljade indijskih dolara

CNT (tajmer) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asinhrono

128 bita

TT

CSI

LSI

Vrijeme otklanjanja grešakaamp

generator TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (bez GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCONTROL 58
LPDDR2/3, DDR3/3L

asinhrono

T

KRIPT

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (dualni) T

37

16b

FMC

T

CRC

T

DLYBSD1

(SDMMC1 DLY kontrola)

T

DLYBSD2

(SDMMC2 DLY kontrola)

T

DLYBQS

(QUADSPI DLY kontrola)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS domaćin)

PLLUSB

FIFO

T

PKA

FIFO

T MDMA 32 kanala

AXIMC TT

17 16b Port za praćenje

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

OTP osigurači

@VDDA

2

RTC / AWU

T

12

TAMP / Sigurnosne kopije reg T

@VBAT

2

LSE (32kHz XTAL)

T

Vremenski raspored sistema STGENC

generacije

STGENR

USBPHYC
(USB 2 x PHY kontrola)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

Klinovi za čizme

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4-kanalni DFSDM

Bafer 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100MHz)

APB3 (100 MHz)

APB4

asinhroni AHB2APB

SRAM1 16KB SRAM2 8KB SRAM3 8KB

AHB2APB

DMA1
8 toka
DMAMUX1
DMA2
8 toka

DMAMUX2

DMA3
8 toka

T

PMB (monitor procesa)
DTS (digitalni temperaturni senzor)

Voltage regulatori

@VDDA

Nadzor snabdijevanja

FIFO

FIFO

FIFO

2×2 matrica
AHB2APB

64 bita AXI

64-bitni AXI master

32 bita AHB 32 bita AHB master

32-bitni APB

T TrustZone sigurnosna zaštita

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: Arm 32-bitna multi-AHB matrica magistrale (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

HSE (XTAL)

2

PLL1/2/3/4

T

RCC

5

T SNAGA

9

T

EXTI

16ext

176

T

USBO

(OTG srednja škola)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Pametna kartica IrDA

5

T

USART2

Pametna kartica IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filter Filter Filter

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

TIM2 TIM3 TIM4

32b

5

16b

5

16b

5

TIM5 TIM6 TIM7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Pametna kartica IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filter Filter

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Pametna kartica IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Funkcionalno završenoview

Funkcionalno završenoview

3.1
3.1.1
3.1.2

Arm Cortex-A7 podsistem
Karakteristike
· ARMv7-A arhitektura · 32-Kbajtna L1 keš memorija instrukcija · 32-Kbajtna L1 keš memorija podataka · 128-Kbajtna keš memorija nivoa 2 · Arm + Thumb®-2 skup instrukcija · Arm TrustZone sigurnosna tehnologija · Arm NEON napredni SIMD · DSP i SIMD proširenja · VFPv4 rad s pomičnim zarezom · Podrška za virtualizaciju hardvera · Ugrađeni modul za praćenje (ETM) · Integrisani generički kontroler prekida (GIC) sa 160 dijeljenih perifernih prekida · Integrisani generički tajmer (CNT)
Gotovoview
Cortex-A7 procesor je vrlo energetski efikasan aplikacijski procesor dizajniran da pruži bogate performanse u vrhunskim nosivim uređajima i drugim ugrađenim i potrošačkim aplikacijama niske potrošnje. Pruža do 20% veće performanse u jednom threadu od Cortex-A5 i pruža slične performanse kao Cortex-A9.
Cortex-A7 uključuje sve karakteristike visokoperformansnih procesora Cortex-A15 i CortexA17, uključujući podršku za virtualizaciju u hardveru, NEON i 128-bitni AMBA 4 AXI interfejs magistrale.
Procesor Cortex-A7 zasnovan je na energetski efikasnim 8-icama.tagcjevovod Cortex-A5 procesora. Također ima koristi od integrirane L2 keš memorije dizajnirane za nisku potrošnju energije, s nižim latencijama transakcija i poboljšanom OS podrškom za održavanje keš memorije. Pored ovoga, tu je poboljšano predviđanje grananja i poboljšane performanse memorijskog sistema, sa 64-bitnom putanjom učitavanja, 128-bitnim AMBA 4 AXI magistralama i povećanom veličinom TLB-a (256 unosa, u odnosu na 128 unosa za Cortex-A9 i Cortex-A5), povećavajući performanse za velika opterećenja kao što su web pregledavanje.
Tehnologija Thumb-2
Pruža vrhunske performanse tradicionalnog Arm koda, a istovremeno omogućava smanjenje memorijskih potreba za pohranu instrukcija do 30%.
TrustZone tehnologija
Osigurava pouzdanu implementaciju sigurnosnih aplikacija, od upravljanja digitalnim pravima do elektronskog plaćanja. Široka podrška tehnoloških i industrijskih partnera.

DS13875 Rev 5

19/219
48

Funkcionalno završenoview

STM32MP133C/F

NEON
NEON tehnologija može ubrzati multimedijalne i algoritme za obradu signala kao što su kodiranje/dekodiranje videa, 2D/3D grafika, igre, obrada zvuka i govora, obrada slika, telefonija i sinteza zvuka. Cortex-A7 pruža mehanizam koji nudi i performanse i funkcionalnost Cortex-A7 jedinice s pomičnim zarezom (FPU) i implementaciju naprednog NEON SIMD skupa instrukcija za daljnje ubrzanje funkcija obrade medija i signala. NEON proširuje Cortex-A7 procesor FPU kako bi pružio quad-MAC i dodatni 64-bitni i 128-bitni skup registara koji podržava bogat skup SIMD operacija nad 8-, 16- i 32-bitnim cijelim brojevima i 32-bitnim količinama podataka s pomičnim zarezom.
Virtualizacija hardvera
Visoko efikasna hardverska podrška za upravljanje podacima i arbitražu, pri čemu više softverskih okruženja i njihovih aplikacija može istovremeno pristupiti sistemskim mogućnostima. Ovo omogućava realizaciju robusnih uređaja, sa virtuelnim okruženjima koja su dobro izolovana jedno od drugog.
Optimizovane L1 keš memorije
L1 keš memorije optimizirane za performanse i potrošnju energije kombiniraju tehnike minimalne latencije pristupa kako bi se maksimizirale performanse i smanjila potrošnja energije.
Integrisani L2 kontroler keš memorije
Omogućava pristup keširanoj memoriji na visokim frekvencijama sa niskom latencijom i velikom propusnošću ili smanjuje potrošnju energije povezanu sa pristupom memoriji van čipa.
Cortex-A7 jedinica za računanje s pomičnim zarezom (FPU)
FPU pruža visokoperformansne instrukcije za operacije s pomičnim zarezom jednostruke i dvostruke preciznosti kompatibilne s Arm VFPv4 arhitekturom koja je softverski kompatibilna s prethodnim generacijama Arm koprocesora za operacije s pomičnim zarezom.
Snoop kontrolna jedinica (SCU)
SCU je odgovoran za upravljanje međusobnim vezama, arbitražom, komunikacijom, transferima iz keš memorije u keš i sistemske memorije, koherencijom keš memorije i drugim mogućnostima procesora.
Ova koherentnost sistema također smanjuje složenost softvera potrebnu za održavanje koherentnosti softvera unutar svakog drajvera operativnog sistema.
Generički kontroler prekida (GIC)
Implementacijom standardiziranog i arhitekturno osmišljenog kontrolera prekida, GIC pruža bogat i fleksibilan pristup međuprocesorskoj komunikaciji te usmjeravanju i prioritizaciji sistemskih prekida.
Podržava do 192 nezavisna prekida, pod softverskom kontrolom, hardverski prioritetan i usmjeren između operativnog sistema i TrustZone sloja za upravljanje softverom.
Ova fleksibilnost usmjeravanja i podrška za virtualizaciju prekida u operativnom sistemu pružaju jednu od ključnih karakteristika potrebnih za poboljšanje mogućnosti rješenja koje koristi hipervizor.

20/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.2
3.2.1
3.2.2

Uspomene
Eksterni SDRAM
Uređaji STM32MP133C/F ugrađuju kontroler za eksterni SDRAM koji podržava sljedeće: · LPDDR2 ili LPDDR3, 16-bitni podaci, do 1 GB, takt do 533 MHz · DDR3 ili DDR3L, 16-bitni podaci, do 1 GB, takt do 533 MHz
Ugrađeni SRAM
Svi uređaji imaju sljedeće karakteristike: · SYSRAM: 128 Kbajta (s programabilnom veličinom sigurne zone) · AHB SRAM: 32 Kbajta (zaštićena) · BKPSRAM (rezervna SRAM memorija): 8 Kbajta
Sadržaj ovog područja je zaštićen od mogućih neželjenih pristupa pisanju i može se zadržati u Standby ili VBAT modu. BKPSRAM se može definirati (u ETZPC-u) kao dostupan samo sigurnom softveru.

3.3

DDR3/DDR3L/LPDDR2/LPDDR3 kontroler (DDRCTRL)

DDRCTRL u kombinaciji sa DDRPHYC pruža kompletno rješenje memorijskog interfejsa za DDR memorijski podsistem. · Jedan 64-bitni AMBA interfejs sa 4 AXI porta (XPI) · AXI takt asinhroni sa kontrolerom · DDR memorijski šifrirni mehanizam (DDRMCE) sa AES-128 DDR pisanjem u hodu
šifriranje/dešifriranje čitanja. · Podržani standardi:
JEDEC DDR3 SDRAM specifikacija, JESD79-3E za DDR3/3L sa 16-bitnim interfejsom
JEDEC LPDDR2 SDRAM specifikacija, JESD209-2E za LPDDR2 sa 16-bitnim interfejsom
JEDEC LPDDR3 SDRAM specifikacija, JESD209-3B za LPDDR3 sa 16-bitnim interfejsom
· Napredni planer i generator SDRAM naredbi · Programabilna puna širina podataka (16-bitna) ili polovična širina podataka (8-bitna) · Napredna QoS podrška s tri klase prometa pri čitanju i dvije klase prometa pri pisanju · Opcije za izbjegavanje nedostatka prometa nižeg prioriteta · Zagarantirana koherentnost za pisanje nakon čitanja (WAR) i čitanje nakon pisanja (RAW) pri
AXI portovi · Programabilna podrška za opcije dužine burst zapisa (4, 8, 16) · Kombinovanje pisanja kako bi se omogućilo kombinovanje više pisanja na istu adresu u
jedno pisanje · Konfiguracija jednog ranga

DS13875 Rev 5

21/219
48

Funkcionalno završenoview

STM32MP133C/F

· Podrška za automatski ulazak i izlazak iz SDRAM-a uzrokovan nedostatkom dolaska transakcije tokom programabilnog vremena
· Podrška za automatski ulazak i izlazak zaustavljanja sata (LPDDR2/3) u slučaju nedostatka dolaska transakcije
· Podrška za automatski rad u režimu niske potrošnje energije uzrokovan nedostatkom dolaska transakcije tokom programabilnog vremena putem hardverskog interfejsa za nisku potrošnju energije
· Programabilna politika straničenja · Podrška za automatski ili softverski kontrolirani ulaz i izlaz sa samoosvježavanjem · Podrška za ulaz i izlaz nakon dubokog isključenja pod softverskom kontrolom (LPDDR2 i
LPDDR3) · Podrška za eksplicitna ažuriranja registara SDRAM moda pod softverskom kontrolom · Fleksibilna logika mapiranja adresa koja omogućava mapiranje reda, kolone, specifično za aplikaciju,
banke bitova · Opcije kontrole osvježavanja koje korisnik može odabrati · Blok povezan s DDRPERFM-om za pomoć pri praćenju i podešavanju performansi
DDRCTRL i DDRPHYC mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.
Glavne karakteristike DDRMCE-a (DDR memorijskog šifratora) navedene su u nastavku: · AXI interfejsi master/slave sistemske magistrale (64-bitni) · Inline enkripcija (za pisanje) i dešifriranje (za čitanje), zasnovano na ugrađenom zaštitnom zidu (firewall-u)
programiranje · Dva načina šifriranja po regiji (maksimalno jedna regija): bez šifriranja (zaobilazni način rada),
Način blokovske šifre · Početak i kraj regija definiranih s granulacijom od 64 Kbyte · Zadano filtriranje (regija 0): bilo koji odobren pristup · Filtriranje pristupa regiji: nijedno
Podržana blokovska šifra: AES Podržani način ulančavanja · Blokovski način rada sa AES šifrom kompatibilan je s ECB načinom rada specificiranim u NIST FIPS publikaciji 197 napredni standard za šifriranje (AES), s pridruženom funkcijom izvođenja ključa zasnovanom na Keccak-400 algoritmu objavljenom na https://keccak.team weblokacija. · Jedan set registara glavnih ključeva koji se mogu samo pisati i zaključavati · AHB konfiguracijski port, svjestan privilegija

22/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.4

TrustZone kontroler adresnog prostora za DDR (TZC)

TZC se koristi za filtriranje pristupa čitanja/pisanja DDR kontroleru prema TrustZone pravima i prema nezaštićenom glavnom uređaju (NSAID) na do devet programabilnih regija: · Konfiguracija podržana samo pouzdanim softverom · Jedna filterska jedinica · Devet regija:
Regija 0 je uvijek omogućena i pokriva cijeli raspon adresa. Regije od 1 do 8 imaju programabilnu osnovnu/krajnju adresu i mogu se dodijeliti
bilo koji jedan ili oba filtera. · Sigurne i nesigurne dozvole pristupa programirane po regiji · Nesigurni pristupi filtrirani prema NSAID-u · Regije kontrolirane istim filterom ne smiju se preklapati · Načini kvara s greškom i/ili prekidom · Mogućnost prihvatanja = 256 · Logika čuvara kapije za omogućavanje i onemogućavanje svakog filtera · Spekulativni pristupi

DS13875 Rev 5

23/219
48

Funkcionalno završenoview

STM32MP133C/F

3.5

Režimi pokretanja

Prilikom pokretanja, izvor pokretanja koji koristi interni ROM za podizanje sistema bira se pomoću BOOT pina i OTP bajtova.

Tabela 2. Režimi pokretanja

BOOT2 BOOT1 BOOT0 Početni način pokretanja

Komentari

Čekanje dolazne veze na:

0

0

0

UART i USB (1)

USART3/6 i UART4/5/7/8 na zadanim pinovima

USB uređaj velike brzine na OTG_HS_DP/DM pinovima (2)

0

0

1 Serijski NOR fleš (3) Serijski NOR fleš na QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC na SDMMC2 (zadano)(5)(6)

0

1

1

NAND fleš memorija (3)

SLC NAND fleš memorija na FMC-u

1

0

0

Razvojno pokretanje (bez pokretanja s fleš memorije)

Koristi se za dobijanje pristupa za otklanjanje grešaka bez pokretanja sistema sa fleš memorije (4)

1

0

1

SD kartica (3)

SD kartica na SDMMC1 (zadano)(5)(6)

Čekanje dolazne veze na:

1

1

0 UART i USB(1)(3) USART3/6 i UART4/5/7/8 na zadanim pinovima

USB uređaj velike brzine na OTG_HS_DP/DM pinovima (2)

1

1

1 Serijska NAND fleš memorija (3) Serijska NAND fleš memorija na QUADSPI (5)

1. Može se onemogućiti postavkama OTP-a. 2. USB zahtijeva HSE takt/kristal (pogledajte AN5474 za podržane frekvencije sa i bez postavki OTP-a). 3. Izvor pokretanja može se promijeniti postavkama OTP-a (na primjeramppočetno pokretanje na SD kartici, zatim e·MMC s OTP postavkama). 4. Cortex®-A7 jezgra u beskonačnoj petlji s preklopnim PA13. 5. Zadani pinovi se mogu promijeniti pomoću OTP-a. 6. Alternativno, OTP može odabrati drugi SDMMC interfejs osim ovog zadanog.

Iako se niskonivojsko pokretanje vrši korištenjem internih taktova, softverski paketi koje isporučuje ST, kao i glavni eksterni interfejsi poput DDR, USB (ali ne ograničavajući se na) zahtijevaju kristal ili eksterni oscilator koji se spaja na HSE pinove.
Pogledajte RM0475 „STM32MP13xx napredni Arm®-bazirani 32-bitni MPU-ovi“ ili AN5474 „Početak razvoja hardvera za STM32MP13xx linije“ za ograničenja i preporuke u vezi s povezivanjem HSE pinova i podržanim frekvencijama.

24/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.6

Upravljanje napajanjem

3.6.1
Oprez:

Šema napajanja
· VDD je glavno napajanje za I/O i interni dio koji se napaja tokom stanja pripravnosti. Korisni napontagRaspon je od 1.71 V do 3.6 V (tipično 1.8 V, 2.5 V, 3.0 V ili 3.3 V)
VDD_PLL i VDD_ANA moraju biti zvjezdasto povezani sa VDD. · VDDDCPU je dio namjenski za Cortex-A7 CPU.tagponuda, čija vrijednost zavisi od
željena frekvencija CPU-a. 1.22 V do 1.38 V u radnom režimu. VDD mora biti prisutan prije VDDDCPU. · VDDCORE je glavni digitalni voltažertage i obično se isključuje tokom stanja pripravnosti. VoltagRaspon je od 1.21 V do 1.29 V u radnom režimu. VDD mora biti prisutan prije VDDCORE. · VBAT pin se može spojiti na vanjsku bateriju (1.6 V < VBAT < 3.6 V). Ako se ne koristi vanjska baterija, ovaj pin mora biti spojen na VDD. · VDDA je analogni (ADC/VREF), napon napajanjatage (1.62 V do 3.6 V). Korištenje internog VREF+ zahtijeva VDDA jednak ili veći od VREF+ + 0.3 V. · Pin VDDA1V8_REG je izlaz internog regulatora, interno povezan na USB PHY i USB PLL. Interni regulator VDDA1V8_REG je omogućen po defaultu i može se kontrolirati softverom. Uvijek je isključen tokom stanja pripravnosti.
Specifični BYPASS_REG1V8 pin nikada ne smije biti ostavljen nepromjenjivim. Mora biti povezan ili na VSS ili na VDD da bi se aktivirao ili deaktivirao regulator voltaže.tage regulator. Kada je VDD = 1.8 V, BYPASS_REG1V8 treba biti postavljen. · VDDA1V1_REG pin je izlaz internog regulatora, interno povezan na USB PHY. Interni VDDA1V1_REG regulator je omogućen po defaultu i može se kontrolisati softverom. Uvijek je isključen tokom stanja pripravnosti.
· VDD3V3_USBHS je USB napajanje velike brzine. VoltagRaspon je od 3.07 V do 3.6 V.
VDD3V3_USBHS ne smije biti prisutan osim ako nije prisutan VDDA1V8_REG, u suprotnom može doći do trajnog oštećenja STM32MP133C/F. Ovo mora biti osigurano PMIC rangiranjem ili eksternom komponentom u slučaju implementacije napajanja diskretnim komponentama.
· VDDSD1 i VDDSD2 su, respektivno, SDMMC1 i SDMMC2 SD kartice za napajanje koje podržavaju ultra brzi način rada.
· VDDQ_DDR je DDR IO napajanje. 1.425 V do 1.575 V za povezivanje DDR3 memorija (tipično 1.5 V)
1.283 V do 1.45 V za povezivanje DDR3L memorija (tipično 1.35 V)
1.14 V do 1.3 V za povezivanje LPDDR2 ili LPDDR3 memorija (tipično 1.2 V)
Tokom faza uključivanja i gašenja, moraju se poštovati sljedeći zahtjevi za redoslijed napajanja:
· Kada je VDD ispod 1 V, ostali izvori napajanja (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) moraju ostati ispod VDD + 300 mV.
· Kada je VDD iznad 1 V, sva napajanja su nezavisna.
Tokom faze isključenja napajanja, VDD može privremeno postati niži od ostalih izvora napajanja samo ako energija koja se dovodi do STM32MP133C/F ostane ispod 1 mJ. Ovo omogućava pražnjenje eksternih kondenzatora za razdvajanje sa različitim vremenskim konstantama tokom prelazne faze isključenja napajanja.

DS13875 Rev 5

25/219
48

Funkcionalno završenoview
V 3.6
VBOR0 1

Slika 2. Redoslijed uključivanja/isključivanja

STM32MP133C/F

VDDX(1) VDD

3.6.2
Napomena: 26/219

0.3

Uključivanje

Način rada

Isključivanje

vrijeme

Nevažeća oblast snabdevanja

VDDX < VDD + 300 mV

VDDX nezavisan od VDD

MSv47490V1

1. VDDX se odnosi na bilo koje napajanje između VDDCORE, VDDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Nadzornik napajanja

Uređaji imaju integrirano kolo za resetiranje pri uključivanju (POR)/resetiranje pri isključenju (PDR) povezano sa kolom za resetiranje pri smanjenju napona (BOR):
· Resetovanje pri uključivanju (POR)
POR nadzornik prati napajanje VDD-a i upoređuje ga sa fiksnim pragom. Uređaji ostaju u režimu resetovanja kada je VDD ispod ovog praga, · Resetovanje pri isključenju napajanja (PDR)
PDR nadzornik prati napajanje VDD-a. Resetiranje se generira kada VDD padne ispod fiksnog praga.
· Resetiranje zbog pada struje (BOR)
BOR nadzornik prati napajanje VDD-a. Tri BOR praga (od 2.1 do 2.7 V) mogu se konfigurirati putem opcijskih bajtova. Resetiranje se generira kada VDD padne ispod ovog praga.
· Resetovanje pri uključivanju VDDCORE (POR_VDDCORE) Nadzornik POR_VDDCORE prati napajanje VDDCORE-a i upoređuje ga sa fiksnim pragom. Domen VDDCORE ostaje u režimu resetovanja kada je VDDCORE ispod ovog praga.
· Resetovanje pri isključenju napajanja VDDCORE (PDR_VDDCORE) Nadzornik PDR_VDDCORE prati napajanje VDDCORE-a. Resetovanje domene VDDCORE-a se generiše kada VDDCORE padne ispod fiksnog praga.
· Resetovanje pri uključivanju VDDCPU (POR_VDDCPU) Nadzornik POR_VDDCPU prati napajanje VDDCPU-a i upoređuje ga sa fiksnim pragom. Domen VDDCPU ostaje u režimu resetovanja kada je VDDCORE ispod ovog praga.
Pin PDR_ON je rezervisan za proizvodne testove STMicroelectronics-a i uvijek mora biti povezan na VDD u aplikaciji.

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.7

Strategija male potrošnje energije

Postoji nekoliko načina za smanjenje potrošnje energije na STM32MP133C/F: · Smanjenje dinamičke potrošnje energije usporavanjem takta CPU-a i/ili
matrične taktove magistrale i/ili kontrolu pojedinačnih perifernih taktova. · Uštedite potrošnju energije kada je CPU u MIROVANJU, odabirom između dostupnih nisko-
režime napajanja prema potrebama korisničke aplikacije. Ovo omogućava postizanje najboljeg kompromisa između kratkog vremena pokretanja, niske potrošnje energije, kao i dostupnih izvora buđenja. · Koristite DVFS (dinamičko podešavanje glasnoće)tag(i skaliranje frekvencije) operativne tačke koje direktno kontrolišu frekvenciju takta CPU-a, kao i izlazno napajanje VDDCPU-a.
Režimi rada omogućavaju kontrolu distribucije takta različitim dijelovima sistema i napajanje sistema. Režim rada sistema pokreće MPU podsistem.
Režimi niske potrošnje energije MPU podsistema navedeni su u nastavku: · Spavanje: Taktovi CPU-a su zaustavljeni, a takt perifernih uređaja radi kao
prethodno postavljeno u RCC-u (resetiranje i kontroler takta). · CStop: Taktovi perifernih CPU uređaja su zaustavljeni. · CStandby: VDDCPU ISKLJUČENO
CPU ulazi u modove niske potrošnje CSleep i CStop prilikom izvršavanja instrukcija WFI (čekanje prekida) ili WFE (čekanje događaja).
Dostupni režimi rada sistema su sljedeći: · Rad (sistem u punom kapacitetu, VDDCORE, VDDCORE i satovi UKLJUČENI) · Zaustavljanje (satovi ISKLJUČENI) · LP-Zaustavljanje (satovi ISKLJUČENI) · LPLV-Zaustavljanje (satovi ISKLJUČENI, nivo napajanja VDDCORE i VDDCPU može biti smanjen) · LPLV-Zaustavljanje2 (VDDCPU ISKLJUČEN, VDDCORE snižen i satovi ISKLJUČENI) · Pripravnost (VDDCPU, VDDCORE i satovi ISKLJUČENI)

Tabela 3. Režim napajanja sistema u odnosu na CPU

Način napajanja sistema

CPU

Način rada

CRun ili CSleep

Režim zaustavljanja LP-Režim zaustavljanja LPLV-Režim zaustavljanja LPLV-Režim zaustavljanja 2-Režim zaustavljanja
Standby mod

C Stop ili C Standby C Standby

3.8

Reset i kontroler sata (RCC)

Kontroler takta i resetovanja upravlja generisanjem svih taktova, kao i upravljanjem taktom i kontrolom resetovanja sistema i perifernih uređaja. RCC pruža visoku fleksibilnost u izboru izvora takta i omogućava primjenu omjera takta za poboljšanje potrošnje energije. Osim toga, na nekim komunikacijskim perifernim uređajima koji su sposobni raditi sa

DS13875 Rev 5

27/219
48

Funkcionalno završenoview

STM32MP133C/F

3.8.1 3.8.2

dva različita domena takta (ili takt interfejsa magistrale ili periferni takt kernela), sistemska frekvencija se može mijenjati bez mijenjanja brzine prijenosa podataka.
Upravljanje satom
Uređaji imaju ugrađena četiri interna oscilatora, dva oscilatora sa eksternim kristalom ili rezonatorom, tri interna oscilatora sa brzim vremenom pokretanja i četiri PLL-a.
RCC prima sljedeće ulaze izvora takta: · Interni oscilatori:
64 MHz HSI takt (1% tačnost) 4 MHz CSI takt 32 kHz LSI takt · Vanjski oscilatori: 8-48 MHz HSE takt 32.768 kHz LSE takt
RCC pruža četiri PLL-a: · PLL1 namijenjen za taktiranje CPU-a · PLL2 koji osigurava:
taktovi za AXI-SS (uključujući mostove APB4, APB5, AHB5 i AHB6) taktovi za DDR interfejs · PLL3 koji obezbjeđuje: taktove za višeslojni AHB i matricu periferne magistrale (uključujući APB1,
APB2, APB3, APB6, AHB1, AHB2 i AHB4) kernelski taktovi za periferne uređaje · PLL4 posvećen generiranju kernelskih taktova za različite periferne uređaje
Sistem se pokreće na HSI satu. Korisnička aplikacija zatim može odabrati konfiguraciju sata.
Izvori resetiranja sistema
Resetovanje pri uključivanju inicijalizira sve registre osim registra za otklanjanje grešaka, dijela RCC-a, dijela RTC-a i registara statusa kontrolera napajanja, kao i domenu rezervnog napajanja.
Resetovanje aplikacije generiše se iz jednog od sljedećih izvora: · resetovanje sa NRST pada · resetovanje sa POR i PDR signala (opšte nazvano resetovanje pri uključivanju) · resetovanje sa BOR signala (opšte nazvano pad napona) · resetovanje sa nezavisnog watchdog-a 1 · resetovanje sa nezavisnog watchdog-a 2 · resetovanje softverskog sistema sa Cortex-A7 (CPU) · kvar na HSE, kada je aktivirana funkcija sigurnosnog sistema sata
Resetovanje sistema se generiše iz jednog od sljedećih izvora: · resetovanje aplikacije · resetovanje iz signala POR_VDDCORE · izlazak iz Standby moda u Run mod

28/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

Resetovanje MPU procesora generiše se iz jednog od sljedećih izvora: · resetovanje sistema · svaki put kada MPU izađe iz CStandby stanja · softversko resetovanje MPU-a od strane Cortex-A7 (CPU)

3.9

Općenamjenski ulazno/izlazni uređaji (GPIO)

Svaki od GPIO pinova može se softverski konfigurirati kao izlaz (push-pull ili open-drain, sa ili bez pull-up ili pull-down funkcije), kao ulaz (sa ili bez pull-up ili pull-down funkcije) ili kao periferna alternativna funkcija. Većina GPIO pinova dijeli se s digitalnim ili analognim alternativnim funkcijama. Svi GPIO-i su sposobni za visoku struju i imaju odabir brzine za bolje upravljanje internom bukom, potrošnjom energije i elektromagnetnim emisijama.
Nakon resetiranja, svi GPIO-i su u analognom načinu rada kako bi se smanjila potrošnja energije.
Konfiguracija ulazno/izlaznih podataka može se po potrebi zaključati praćenjem određenog redoslijeda kako bi se izbjeglo lažno pisanje u ulazno/izlazne registre.
Svi GPIO pinovi mogu se pojedinačno postaviti kao sigurni, što znači da su softverski pristupi ovim GPIO-ima i pridruženim perifernim uređajima definiranim kao sigurni ograničeni na sigurni softver koji se izvršava na CPU-u.

3.10
Napomena:

TrustZone kontroler zaštite (ETZPC)
ETZPC se koristi za konfigurisanje TrustZone sigurnosti glavnih i podređenih magistrala s programabilnim sigurnosnim atributima (zaštićeni resursi). Na primjer: · Veličina sigurne regije SYSRAM-a na čipu može se programirati. · AHB i APB periferije mogu se postaviti kao sigurne ili nesigurne. · AHB SRAM može se postaviti kao sigurne ili nesigurne.
Podrazumevano, SYSRAM, AHB SRAM i osigurane periferne jedinice su podešene samo na siguran pristup, tako da im ne mogu pristupiti neosigurani master uređaji kao što su DMA1/DMA2.

DS13875 Rev 5

29/219
48

Funkcionalno završenoview

STM32MP133C/F

3.11

Matrica međusobnog povezivanja magistrala
Uređaji imaju AXI matricu magistrale, jednu glavnu AHB matricu magistrale i mostove magistrale koji omogućavaju međusobno povezivanje glavnih magistrala sa podređenim magistralama (pogledajte sliku ispod, tačke predstavljaju omogućene veze glavnog/podređenog uređaja).
Slika 3. Matrica magistrale STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG od MLAHB interkonekta USBH

CPU

ETH1 ETH2

128-bitni

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Zadani podređeni AXIMC

NIC-400 AXI 64 bita 266 MHz – 10 mastera / 10 slave uređaja

Od AXIM interkonekta DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Međukonektor AHB 32 bita 209 MHz – 8 mastera / 6 slavea

DDRCTRL 533 MHz AHB most prema AHB6 prema MLAHB međusobno povezivanje FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB most prema AHB5 APB most prema APB5 APB most prema DBG APB
AXI 64 sinhroni glavni port AXI 64 sinhroni slave port AXI 64 asinhroni glavni port AXI 64 asinhroni slave port AHB 32 sinhroni glavni port AHB 32 sinhroni slave port AHB 32 asinhroni glavni port AHB 32 asinhroni slave port
Most prema AHB2 SRAM1 SRAM2 SRAM3 Prema AXIM međusobnom povezivanju Most prema AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.12

DMA kontroleri
Uređaji imaju sljedeće DMA module za rasterećenje aktivnosti CPU-a: · glavni direktni pristup memoriji (MDMA)
MDMA je brzi DMA kontroler koji je zadužen za sve vrste memorijskih prijenosa (periferno-memorija, memorija-memorija, memorija-periferija), bez ikakve CPU akcije. Posjeduje glavni AXI interfejs. MDMA se može povezati s drugim DMA kontrolerima kako bi proširio standardne DMA mogućnosti ili može direktno upravljati perifernim DMA zahtjevima. Svaki od 32 kanala može obavljati blokovne prijenose, ponovljene blokovne prijenose i prijenose povezanih lista. MDMA se može podesiti za sigurne prijenose u sigurne memorije. · tri DMA kontrolera (nesigurni DMA1 i DMA2, plus sigurni DMA3) Svaki kontroler ima AHB s dva porta, za ukupno 16 nesigurnih i osam sigurnih DMA kanala za obavljanje FIFO-baziranih blokovnih prijenosa.
Dvije DMAMUX jedinice multipleksiraju i usmjeravaju DMA periferne zahtjeve prema tri DMA kontrolera, s visokom fleksibilnošću, maksimizirajući broj DMA zahtjeva koji se izvršavaju istovremeno, kao i generirajući DMA zahtjeve iz okidača perifernih izlaza ili DMA događaja.
DMAMUX1 mapira DMA zahtjeve sa nezaštićenih perifernih uređaja na DMA1 i DMA2 kanale. DMAMUX2 mapira DMA zahtjeve sa sigurnih perifernih uređaja na DMA3 kanale.

3.13

Prošireni kontroler prekida i događaja (EXTI)
Prošireni kontroler prekida i događaja (EXTI) upravlja buđenjem CPU-a i sistema putem konfigurabilnih i direktnih ulaza događaja. EXTI šalje zahtjeve za buđenje kontroli napajanja, generira zahtjev za prekid GIC-u i događaje na ulaz događaja CPU-a.
EXTI zahtjevi za buđenje omogućavaju buđenje sistema iz Stop moda, a CPU-a iz CStop i CStandby modova.
Generisanje zahtjeva za prekid i zahtjeva za događaj može se koristiti i u Run modu.
EXTI također uključuje izbor EXTI IOporta.
Svaki prekid ili događaj može se postaviti kao siguran kako bi se pristup ograničio samo na siguran softver.

3.14

Jedinica za izračunavanje provjere ciklične redundanse (CRC)
CRC (ciklična provjera redundancije) jedinica za izračunavanje se koristi za dobijanje CRC koda pomoću programabilnog polinoma.
Između ostalih primjena, tehnike zasnovane na CRC-u se koriste za provjeru integriteta prijenosa podataka ili pohrane. U okviru standarda EN/IEC 60335-1, one nude sredstvo za provjeru integriteta fleš memorije. Jedinica za izračunavanje CRC-a pomaže u izračunavanju potpisa softvera tokom izvođenja, koji se zatim upoređuje s referentnim potpisom generiranim u vrijeme povezivanja i pohranjenim na datoj memorijskoj lokaciji.

DS13875 Rev 5

31/219
48

Funkcionalno završenoview

STM32MP133C/F

3.15

Fleksibilni memorijski kontroler (FMC)
Glavne karakteristike FMC kontrolera su sljedeće: · Interfejs sa uređajima mapiranim na statičku memoriju, uključujući:
NOR fleš memorija Statička ili pseudo-statička memorija sa slučajnim pristupom (SRAM, PSRAM) NAND fleš memorija sa 4-bitnim/8-bitnim BCH hardverskim ECC-om · Širina sabirnice podataka od 8 bita · Nezavisna kontrola odabira čipa za svaku memorijsku banku · Nezavisna konfiguracija za svaku memorijsku banku · FIFO pisanje
Registri konfiguracije FMC-a mogu se osigurati.

3.16

Dvostruki Quad-SPI memorijski interfejs (QUADSPI)
QUADSPI je specijalizirani komunikacijski interfejs namijenjen jednostrukim, dvostrukim ili četverostrukim SPI fleš memorijama. Može raditi u bilo kojem od sljedeća tri načina rada: · Indirektni način rada: sve operacije se izvode pomoću QUADSPI registara. · Način ispitivanja statusa: registar statusa vanjske fleš memorije se periodično čita i
Prekid se može generirati u slučaju postavljanja zastavice. · Režim mapiranja memorije: eksterna fleš memorija se mapira u adresni prostor
i sistem ga vidi kao da je interna memorija.
I propusnost i kapacitet mogu se udvostručiti korištenjem dual-flash načina rada, gdje se istovremeno pristupa dvjema Quad-SPI fleš memorijama.
QUADSPI je povezan s blokom kašnjenja (DLYBQS) koji omogućava podršku za frekvenciju vanjskih podataka iznad 100 MHz.
Konfiguracijski registri QUADSPI-ja mogu biti sigurni, kao i njihov blok kašnjenja.

3.17

Analogno-digitalni pretvarači (ADC1, ADC2)
Uređaji imaju ugrađena dva analogno-digitalna pretvarača, čija se rezolucija može konfigurirati na 12, 10, 8 ili 6 bita. Svaki ADC dijeli do 18 vanjskih kanala, izvodeći konverzije u režimu jednog shot-a ili skeniranja. U režimu skeniranja, automatska konverzija se vrši na odabranoj grupi analognih ulaza.
Oba ADC-a imaju osigurane magistralne interfejse.
Svaki ADC može biti opslužen DMA kontrolerom, što omogućava automatski prenos ADC konvertovanih vrijednosti na odredišnu lokaciju bez ikakve softverske intervencije.
Osim toga, funkcija analognog nadzora može precizno pratiti konvertovanu jačinu zvuka.tage jednog, nekih ili svih odabranih kanala. Prekid se generiše kada se konvertuje voltage je izvan programiranih pragova.
Da bi se sinhronizovala A/D konverzija i tajmeri, ADC-ovi mogu biti pokrenuti bilo kojim od tajmera TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 i LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.18

Senzor temperature
Uređaji ugrađuju temperaturni senzor koji generira volumentage (VTS) koji se linearno mijenja s temperaturom. Ovaj temperaturni senzor je interno povezan s ADC2_INP12 i može mjeriti temperaturu okoline uređaja u rasponu od 40 do +125 °C s preciznošću od ±2%.
Temperaturni senzor ima dobru linearnost, ali ga je potrebno kalibrirati kako bi se postigla dobra ukupna tačnost mjerenja temperature. Budući da se pomak temperaturnog senzora razlikuje od čipa do čipa zbog varijacija u procesu, nekalibrirani interni temperaturni senzor je pogodan za primjene koje detektuju samo promjene temperature. Kako bi se poboljšala tačnost mjerenja temperaturnog senzora, ST pojedinačno fabrički kalibrira svaki uređaj. Podaci o fabričkoj kalibraciji temperaturnog senzora pohranjuju se od strane ST-a u OTP području, koje je dostupno samo u režimu čitanja.

3.19

Digitalni temperaturni senzor (DTS)
Uređaji imaju ugrađen senzor temperature s frekvencijskim izlazom. DTS broji frekvenciju na osnovu LSE ili PCLK kako bi pružio informacije o temperaturi.
Podržane su sljedeće funkcije: · generiranje prekida prema temperaturnom pragu · generiranje signala za buđenje prema temperaturnom pragu

3.20
Napomena:

VBAT rad
VBAT domen napajanja sadrži RTC, rezervne registre i rezervni SRAM.
Kako bi se optimiziralo trajanje baterije, ovu domenu napajanja osigurava VDD kada je dostupan ili voltaža.tage se primjenjuje na VBAT pin (kada nema napajanja VDD-a). VBAT napajanje se prebacuje kada PDR detektuje da je VDD pao ispod nivoa PDR-a.
VoltagNapon na VBAT pinu može se obezbijediti eksternom baterijom, superkondenzatorom ili direktno VDD-om. U ovom drugom slučaju, VBAT režim nije funkcionalan.
VBAT operacija se aktivira kada VDD nije prisutan.
Nijedan od ovih događaja (vanjski prekidi, TAMP događaj ili RTC alarm/događaji) mogu direktno obnoviti VDD napajanje i prisilno isključiti uređaj iz VBAT operacije. Ipak, TAMP Događaji i RTC alarmi/događaji mogu se koristiti za generiranje signala za vanjsko kolo (obično PMIC) koje može obnoviti napajanje VDD-a.

DS13875 Rev 5

33/219
48

Funkcionalno završenoview

STM32MP133C/F

3.21

Voltage-referentni bafer (VREFBUF)
Uređaji ugrađuju volumentage referentni bafer koji se može koristiti kao volumentagreferenca za ADC-ove, a također i volumentagreferenca za vanjske komponente putem VREF+ pina. VREFBUF može biti siguran. Unutrašnji VREFBUF podržava četiri voltatages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Vanjski regulatortagReferenca se može obezbijediti preko VREF+ pina kada je interni VREFBUF isključen.
Slika 4. Voltage referentni bafer

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Digitalni filter za sigma-delta modulator (DFSDM)
Uređaji imaju ugrađen jedan DFSDM s podrškom za dva modula digitalnih filtera i četiri vanjska ulazna serijska kanala (primopredajnika) ili alternativno četiri interna paralelna ulaza.
DFSDM povezuje eksterne modulatore sa uređajem i vrši digitalno filtriranje primljenih tokova podataka. Modulatori se koriste za pretvaranje analognih signala u digitalno-serijske tokove koji predstavljaju ulaze DFSDM-a.
DFSDM također može povezati PDM (modulacija gustoće impulsa) mikrofone i izvršiti PDM u PCM konverziju i filtriranje (hardverski ubrzano). DFSDM ima opcionalne paralelne ulaze toka podataka iz ADC-a ili iz memorije uređaja (putem DMA/CPU prijenosa u DFSDM).
DFSDM primopredajnici podržavaju nekoliko formata serijskog interfejsa (za podršku različitim modulatorima). DFSDM digitalni filterski moduli obavljaju digitalnu obradu prema korisnički definiranim parametrima filtera s konačnom ADC rezolucijom do 24 bita.

34/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

DFSDM periferija podržava: · Četiri multipleksirana ulazna digitalna serijska kanala:
konfigurabilni SPI interfejs za povezivanje različitih modulatora konfigurabilni Manchester kodirani 1-žični interfejs PDM (modulacija gustoće impulsa) mikrofonski ulaz maksimalna ulazna frekvencija takta do 20 MHz (10 MHz za Manchester kodiranje) taktni izlaz za modulatore (0 do 20 MHz) · Alternativni ulazi iz četiri interna digitalna paralelna kanala (rezolucijom ulaza do 16-bitne): interni izvori: ADC podaci ili memorijski tokovi podataka (DMA) · Dva digitalna filterska modula s podesivom digitalnom obradom signala: Sincx filter: redoslijed/tip filtera (1 do 5), oversizediampintegrator omjera Ling (1 do 1024): oversiampOmjer linga (1 do 256) · Rezolucija izlaznih podataka do 24 bita, format izlaznih podataka sa predznakom · Automatska korekcija pomaka podataka (pomak pohranjen u registar od strane korisnika) · Kontinuirana ili pojedinačna konverzija · Početak konverzije pokrenut: softverskim okidačem, internim tajmerima, vanjskim događajima, početkom konverzije sinhrono s prvim digitalnim filterskim modulom (DFSDM) · Analogni watchdog koji sadrži: registre praga podataka niske i visoke vrijednosti, namjenski konfigurabilni Sincx digitalni filter (red = 1 do 3,
oversampOmjer linga = 1 do 32) ulaz iz konačnih izlaznih podataka ili iz odabranih ulaznih digitalnih serijskih kanala kontinuirano praćenje neovisno o standardnoj konverziji · Detektor kratkog spoja za detekciju zasićenih analognih ulaznih vrijednosti (donji i gornji raspon): brojač do 8 bita za detekciju od 1 do 256 uzastopnih 0 ili 1 u serijskom toku podataka kontinuirano praćenje svakog ulaznog serijskog kanala · Generiranje signala prekida pri događaju analognog watchdog-a ili pri događaju detektora kratkog spoja · Detektor ekstrema: pohranjivanje minimalnih i maksimalnih vrijednosti konačnih podataka konverzije osvježenih softverom · DMA mogućnost za čitanje konačnih podataka konverzije · Prekidi: kraj konverzije, prekoračenje, analogni watchdog, kratki spoj, odsustvo takta ulaznog serijskog kanala · „Redovne“ ili „ubrizgane“ konverzije: „redovne“ konverzije mogu se zatražiti u bilo kojem trenutku ili čak u kontinuiranom režimu
bez ikakvog utjecaja na vrijeme "ubrizganih" konverzija, "ubrizgane" konverzije za precizno vrijeme i s visokim prioritetom konverzije

DS13875 Rev 5

35/219
48

Funkcionalno završenoview

STM32MP133C/F

3.23

Pravi generator slučajnih brojeva (RNG)
Uređaji sadrže jedan generator slučajnih brojeva (RNG) koji isporučuje 32-bitne slučajne brojeve generirane integriranim analognim kolom.
RNG se može definirati (u ETZPC-u) kao dostupan samo sigurnom softveru.
Pravi generator slučajnih brojeva (RNG) se povezuje sa zaštićenim AES i PKA perifernim uređajima putem namjenske magistrale (koju CPU ne može čitati).

3.24

Kriptografski i hash procesori (CRYP, SAES, PKA i HASH)
Uređaji imaju ugrađen jedan kriptografski procesor koji podržava napredne kriptografske algoritme obično potrebne za osiguranje povjerljivosti, autentifikacije, integriteta podataka i neporecivosti prilikom razmjene poruka s vršnjakom.
Uređaji također ugrađuju namjenski DPA otporan sigurni AES 128- i 256-bitni ključ (SAES) i PKA hardverski akcelerator šifriranja/dešifriranja, s namjenskom hardverskom magistralom kojoj CPU nije dostupan.
Glavne karakteristike CRYP-a: · DES/TDES (standard šifriranja podataka/standard trostrukog šifriranja podataka): ECB (elektronsko šifriranje
kodna knjiga) i CBC (ulančavanje blokova šifri) algoritmi ulančavanja, 64-, 128- ili 192-bitni ključ · AES (napredni standard šifriranja): ECB, CBC, GCM, CCM i CTR (način rada brojača) algoritmi ulančavanja, 128-, 192- ili 256-bitni ključ
Glavne karakteristike univerzalnog HASH-a: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (sigurni HASH algoritmi) · HMAC
Kriptografski akcelerator podržava generiranje DMA zahtjeva.
CRYP, SAES, PKA i HASH se mogu definirati (u ETZPC-u) kao dostupni samo putem sigurnog softvera.

3.25

Pokretanje, sigurnost i kontrola OTP-a (BSEC)
BSEC (kontrola pokretanja, sigurnosti i OTP-a) namijenjen je za kontrolu OTP (jednokratno programabilne) kutije s osiguračima, koja se koristi za ugrađenu neizbrisivu memoriju za konfiguraciju uređaja i sigurnosne parametre. Neki dijelovi BSEC-a moraju biti konfigurirani tako da im se može pristupiti samo putem sigurnog softvera.
BSEC može koristiti OTP riječi za pohranu 256-bitnog HWKEY-a za SAES (sigurni AES).

36/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.26

Tajmeri i čuvari
Uređaji uključuju dva napredno kontrolirana tajmera, deset općih tajmera (od kojih je sedam osigurano), dva osnovna tajmera, pet tajmera niske potrošnje energije, dva watchdog-a i četiri sistemska tajmera u svakom Cortex-A7.
Svi brojači tajmera mogu se zamrznuti u debug modu.
Donja tabela upoređuje karakteristike tajmera sa naprednom kontrolom, opštim, osnovnim i tajmera sa niskom potrošnjom energije.

Tip tajmera

Tajmer

Tabela 4. Poređenje funkcija tajmera

Proturezolucija
tion

Tip brojača

Faktor predskalera

Generiranje DMA zahtjeva

Snimanje/upoređivanje kanala

Komplementarni izlaz

Maksimalni interfejs
takt (MHz)

Max
tajmer
takt (MHz)(1)

Napredni TIM1, -kontrola TIM8

16-bitni

Gore, bilo koji cijeli broj dolje, između 1 gore/dolje i 65536

Da

TIM2 TIM5

32-bitni

Gore, bilo koji cijeli broj dolje, između 1 gore/dolje i 65536

Da

TIM3 TIM4

16-bitni

Gore, bilo koji cijeli broj dolje, između 1 gore/dolje i 65536

Da

Bilo koji cijeli broj

TIM12(2) 16-bitni

Između 1

br

Generale

i 65536

svrha

TIM13(2) TIM14(2)

16-bitni

Bilo koji cijeli broj između 1
i 65536

br

Bilo koji cijeli broj

TIM15(2) 16-bitni

Između 1

Da

i 65536

TIM16(2) TIM17(2)

16-bitni

Bilo koji cijeli broj između 1
i 65536

Da

Basic

TIM6, TIM7

16-bitni

Bilo koji cijeli broj između 1
i 65536

Da

LPTIM1,

Mala snaga

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bitni

1, 2, 4, 8, Gore 16, 32, 64,
128

br

LPTIM5

6

4

104.5

209

4

br

104.5

209

4

br

104.5

209

2

br

104.5

209

1

br

104.5

209

2

1

104.5

209

1

1

104.5

209

0

br

104.5

209

1(3)

br

104.5 104.5

1. Maksimalni takt tajmera je do 209 MHz, ovisno o TIMGxPRE bitu u RCC-u. 2. Zaštićeni tajmer. 3. Nema kanala za snimanje na LPTIM-u.

DS13875 Rev 5

37/219
48

Funkcionalno završenoview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Tajmeri s naprednom kontrolom (TIM1, TIM8)
Tajmeri s naprednom kontrolom (TIM1, TIM8) mogu se smatrati trofaznim PWM generatorima multipleksiranim na 6 kanala. Imaju komplementarne PWM izlaze s programabilnim umetnutim mrtvim vremenima. Također se mogu smatrati potpunim tajmerima opće namjene. Njihova četiri nezavisna kanala mogu se koristiti za: · snimanje ulaza · poređenje izlaza · generiranje PWM-a (modovi poravnati na ivici ili u sredini) · izlaz u modu jednog impulsa
Ako su konfigurirani kao standardni 16-bitni tajmeri, imaju iste karakteristike kao i tajmeri opće namjene. Ako su konfigurirani kao 16-bitni PWM generatori, imaju punu modulacijsku mogućnost (0-100%).
Tajmer s naprednom kontrolom može raditi zajedno s tajmerima opće namjene putem funkcije povezivanja tajmera za sinhronizaciju ili lančano povezivanje događaja.
TIM1 i TIM8 podržavaju nezavisno generiranje DMA zahtjeva.
Tajmeri opšte namjene (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
U STM32MP133C/F uređajima ugrađeno je deset sinhroniziranih tajmera opće namjene (razlike su navedene u Tabeli 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 i TIM5 se zasnivaju na 32-bitnom brojaču gore/dolje sa automatskim punjenjem i 16-bitnom predskaleru, dok se TIM3 i TIM4 zasnivaju na 16-bitnom brojaču gore/dolje sa automatskim punjenjem i 16-bitnom predskaleru. Svi tajmeri imaju četiri nezavisna kanala za snimanje/izlazno poređenje, PWM ili izlaz u režimu jednog impulsa. Ovo daje do 16 snimanja/izlaznog poređenja/PWM-ova na najvećim kućištima. Ovi tajmeri opšte namjene mogu raditi zajedno ili s drugim tajmerima opšte namjene i tajmerima napredne kontrole TIM1 i TIM8, putem funkcije povezivanja tajmera za sinhronizaciju ili lančano povezivanje događaja. Bilo koji od ovih tajmera opšte namjene može se koristiti za generisanje PWM izlaza. TIM2, TIM3, TIM4, TIM5 imaju nezavisno generisanje DMA zahtjeva. Sposobni su za obradu signala kvadraturnog (inkrementalnog) enkodera i digitalnih izlaza od jednog do četiri Hall-efekt senzora. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Ovi tajmeri su zasnovani na 16-bitnom brojaču s automatskim punjenjem i 16-bitnom predskaleru. TIM13, TIM14, TIM16 i TIM17 imaju jedan nezavisni kanal, dok TIM12 i TIM15 imaju dva nezavisna kanala za snimanje ulaza/izlazno poređenje, PWM ili izlaz u jednom impulsu. Mogu se sinhronizovati sa TIM2, TIM3, TIM4, TIM5 tajmerima opšte namjene sa punim funkcijama ili koristiti kao jednostavne vremenske baze. Svaki od ovih tajmera može se definisati (u ETZPC-u) kao dostupan samo putem sigurnog softvera.
Osnovni tajmeri (TIM6 i TIM7)
Ovi tajmeri se uglavnom koriste kao generička 16-bitna vremenska baza.
TIM6 i TIM7 podržavaju nezavisno generiranje DMA zahtjeva.

38/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.26.4
3.26.5 3.26.6

Tajmeri male potrošnje (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Svaki tajmer male snage ima nezavisni takt i radi i u Stop modu ako ga taktira LSE, LSI ili eksterni takt. LPTIMx je u stanju da probudi uređaj iz Stop moda.
Ovi tajmeri niske potrošnje energije podržavaju sljedeće karakteristike: · 16-bitni brojač naviše sa 16-bitnim registrom za automatsko ponovno učitavanje · 16-bitni registar za poređenje · Konfigurabilni izlaz: impulsni, PWM · Kontinuirani/jednokratni režim · Odabrani softverski/hardverski ulazni okidač · Odabrani izvor takta:
interni izvor takta: LSE, LSI, HSI ili APB takt eksterni izvor takta preko LPTIM ulaza (radi čak i bez internog takta)
izvor u radu, koristi ga aplikacija brojača impulsa) · Programabilni digitalni filter glitcha · Režim enkodera
LPTIM2 i LPTIM3 mogu se definirati (u ETZPC-u) kao dostupni samo putem sigurnog softvera.
Nezavisni nadzorni organi (IWDG1, IWDG2)
Nezavisni watchdog zasnovan je na 12-bitnom brojaču frekvencije i 8-bitnom predskaleru. Taktuje se iz nezavisnog internog RC (LSI) od 32 kHz i, budući da radi nezavisno od glavnog takta, može raditi u režimima Stop i Standby. IWDG se može koristiti kao watchdog za resetovanje uređaja kada se pojavi problem. Može se hardverski ili softverski konfigurisati putem opcionih bajtova.
IWDG1 se može definirati (u ETZPC-u) kao dostupan samo putem sigurnog softvera.
Generički tajmeri (Cortex-A7 CNT)
Generički Cortex-A7 tajmeri ugrađeni unutar Cortex-A7 napajaju se vrijednošću iz generiranja sistemskog vremena (STGEN).
Cortex-A7 procesor pruža sljedeće tajmere: · fizički tajmer za upotrebu u sigurnim i nesigurnim režimima
Registri za fizički tajmer su bankirani kako bi se obezbijedile sigurne i nesigurne kopije. · virtuelni tajmer za upotrebu u nesigurnim režimima · fizički tajmer za upotrebu u hipervizorskom režimu
Generički tajmeri nisu periferni uređaji mapirani na memoriju i dostupni su samo putem specifičnih instrukcija Cortex-A7 koprocesora (cp15).

3.27

Generisanje sistemskog tajmera (STGEN)
Generisanje sistemskog vremena (STGEN) generiše vrijednost brojača vremena koja pruža konzistentnost view vremena za sve generičke Cortex-A7 tajmere.

DS13875 Rev 5

39/219
48

Funkcionalno završenoview

STM32MP133C/F

Generisanje sistemskog tajminga ima sljedeće ključne karakteristike: · 64-bitna širina kako bi se izbjegli problemi s prebacivanjem · Početak od nule ili programabilne vrijednosti · Kontrolni APB interfejs (STGENC) koji omogućava spremanje i vraćanje tajmera
tokom događaja isključenja napajanja · APB interfejs samo za čitanje (STGENR) koji omogućava čitanje vrijednosti tajmera od strane
siguran softver i alati za otklanjanje grešaka · Povećanje vrijednosti tajmera koje se može zaustaviti tokom otklanjanja grešaka sistema
STGENC se može definirati (u ETZPC-u) kao dostupan samo putem sigurnog softvera.

3.28

Sat u stvarnom vremenu (RTC)
RTC omogućava automatsko buđenje za upravljanje svim režimima niske potrošnje energije. RTC je nezavisni BCD tajmer/brojač i pruža sat/kalendar sa vremenskim rasporedom i programabilnim prekidima alarma.
RTC također uključuje periodičnu programabilnu zastavicu buđenja s mogućnošću prekida.
Dva 32-bitna registra sadrže sekunde, minute, sate (12- ili 24-satni format), dan (dan u sedmici), datum (dan u mjesecu), mjesec i godinu, izražene u binarno kodiranom decimalnom formatu (BCD). Vrijednost podsekundi je također dostupna u binarnom formatu.
Binarni način rada je podržan radi lakšeg upravljanja upravljačkim programima softvera.
Kompenzacije za mjesece od 28, 29 (prijestupna godina), 30 i 31 dan se vrše automatski. Može se izvršiti i kompenzacija ljetnog računanja vremena.
Dodatni 32-bitni registri sadrže programabilne podsekunde, sekunde, minute, sate, dan i datum alarma.
Dostupna je funkcija digitalne kalibracije za kompenzaciju bilo kakvog odstupanja u tačnosti kristalnog oscilatora.
Nakon resetovanja sigurnosne kopije domene, svi RTC registri su zaštićeni od mogućih parazitskih pristupa pisanju i zaštićeni su osiguranim pristupom.
Sve dok je obim ponudetagAko e ostane unutar radnog raspona, RTC se nikada ne zaustavlja, bez obzira na status uređaja (režim rada, režim niske potrošnje energije ili resetiranje).
Glavne karakteristike RTC-a su sljedeće: · Kalendar sa podsekundama, sekundama, minutama, satima (format 12 ili 24), danom (dan u mjesecu
sedmica), datum (dan u mjesecu), mjesec i godina · Kompenzacija ljetnog računanja vremena programabilna softverom · Programabilni alarm s funkcijom prekida. Alarm se može pokrenuti bilo kojim
kombinacija polja kalendara. · Jedinica za automatsko buđenje koja generira periodičnu zastavicu koja pokreće automatsko buđenje
prekid · Detekcija referentnog takta: može se koristiti precizniji takt drugog izvora (50 ili 60 Hz)
koristi se za poboljšanje preciznosti kalendara. · Precizna sinhronizacija s vanjskim satom korištenjem funkcije pomaka za manje od sekunde · Digitalno kalibracijsko kolo (periodična korekcija brojača): tačnost od 0.95 ppm, dobivena u
prozor za kalibraciju od nekoliko sekundi

40/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

· Vrijemeamp funkcija za spremanje događaja · Pohranjivanje SWKEY-a u RTC rezervne registre s direktnim pristupom magistrali do SAE (ne
čitljivo od strane CPU-a) · Maskirani prekidi/događaji:
Alarm A Alarm B Prekid buđenja Vremenski periodamp · TrustZone podrška: RTC potpuno zaštićen alarm A, alarm B, tajmer za buđenje i vrijemeamp pojedinac siguran ili nesiguran
Kalibracija RTC-a urađena u sigurnoj na nesigurnoj konfiguraciji

3.29

Tamper i rezervni registri (TAMP)
32 x 32-bitna rezervna registra se zadržavaju u svim režimima niske potrošnje energije, kao i u VBAT režimu. Mogu se koristiti za pohranjivanje osjetljivih podataka jer je njihov sadržaj zaštićen...ampkolo za detekciju.
Sedam tampulaznih pinova i pet tampIzlazni pinovi su dostupni za zaštitu odampdetekcija er. Vanjski tampPinovi se mogu konfigurisati za detekciju ivice, ivice i nivoa, detekciju nivoa sa filtriranjem ili aktivno detektovanje.amper koji povećava nivo sigurnosti automatskom provjerom da li je tampEr pinovi nisu spolja otvoreni ili kratko spojeni.
TAMP glavne karakteristike · 32 rezervna registra (TAMP_BKPxR) implementiran u RTC domenu koji ostaje
uključeno putem VBAT-a kada je napajanje VDD isključeno · 12 tampDostupni pinovi (sedam ulaza i pet izlaza) · Bilo koji tampDetekcija može generirati RTC vrijemeamp događaj. · Bilo koji tampDetekcija briše sigurnosne registre. · Podrška za TrustZone:
Tampsigurna ili nesigurna konfiguracija Sigurnosna kopija registruje konfiguraciju u tri područja konfigurabilne veličine:
. jedno sigurno područje za čitanje/pisanje . jedno sigurno područje za pisanje/čitanje koje nije sigurno . jedno nesigurno područje za čitanje/pisanje · Monotoni brojač

3.30

Interfejsi međuintegriranih kola (I2C1, I2C2, I2C3, I2C4, I2C5)
Uređaji imaju ugrađenih pet I2C interfejsa.
I2C magistralni interfejs upravlja komunikacijom između STM32MP133C/F i serijske I2C magistrale. On kontroliše sve sekvenciranje, protokol, arbitražu i tajming specifične za I2C magistralu.

DS13875 Rev 5

41/219
48

Funkcionalno završenoview

STM32MP133C/F

I2C periferija podržava: · Kompatibilnost sa specifikacijom I2C magistrale i korisničkim priručnikom rev. 5:
Slave i master načini rada, mogućnost više mastera Standardni način rada (Sm), s brzinom prijenosa do 100 kbit/s Brzi način rada (Fm), s brzinom prijenosa do 400 kbit/s Brzi način rada Plus (Fm+), s brzinom prijenosa do 1 Mbit/s i izlazom od 20 mA U/I pogona 7-bitni i 10-bitni način adresiranja, više 7-bitnih slave adresa Programabilno vrijeme postavljanja i zadržavanja Opcionalno istezanje takta · Kompatibilnost sa specifikacijom SMBus (System Management Bus) rev 2.0: Generiranje i verifikacija hardverskog PEC-a (provjera grešaka paketa) s ACK-om
Podrška za protokol za razlučivanje adresa (ARP) SMBus upozorenje · Kompatibilnost sa specifikacijom protokola za upravljanje sistemom napajanja (PMBusTM) rev 1.1 · Nezavisni takt: izbor nezavisnih izvora takta omogućava da brzina I2C komunikacije bude nezavisna od reprogramiranja PCLK-a · Buđenje iz Stop moda pri podudaranju adrese · Programabilni analogni i digitalni filteri šuma · 1-bajtni bafer sa DMA mogućnošću
I2C3, I2C4 i I2C5 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.31

Univerzalni sinhroni asinhroni prijemnik-predajnik (USART1, USART2, USART3, USART6 i UART4, UART5, UART7, UART8)
Uređaji imaju četiri ugrađena univerzalna sinhrona prijemnika-predajnika (USART1, USART2, USART3 i USART6) i četiri univerzalna asinhrona prijemnika-predajnika (UART4, UART5, UART7 i UART8). Pogledajte donju tabelu za sažetak karakteristika USARTx i UARTx.
Ovi interfejsi omogućavaju asinhronu komunikaciju, IrDA SIR ENDEC podršku, višeprocesorski način komunikacije, jednožični poludupleksni način komunikacije i imaju LIN master/slave mogućnosti. Omogućavaju hardversko upravljanje CTS i RTS signalima i RS485 Driver Enable. Sposobni su komunicirati brzinama do 13 Mbit/s.
USART1, USART2, USART3 i USART6 također pružaju način rada pametne kartice (kompatibilan s ISO 7816) i komunikacijske mogućnosti slične SPI-ju.
Svi USART-ovi imaju domen takta nezavisan od takta CPU-a, što omogućava USARTx-u da probudi STM32MP133C/F iz Stop moda koristeći brzine prijenosa do 200 Kbauda. Događaji buđenja iz Stop moda su programabilni i mogu biti:
· detekcija početnog bita
· bilo koji primljeni okvir podataka
· specifičan programirani okvir podataka

42/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

DMA kontroler može opsluživati ​​sva USART sučelja.

Tabela 5. Karakteristike USART/UART-a

USART načini rada/karakteristike (1)

USART1/2/3/6

UART4/5/7/8

Hardverska kontrola toka za modem

X

X

Kontinuirana komunikacija koristeći DMA

X

X

Višeprocesorska komunikacija

X

X

Sinhroni SPI način rada (master/slave)

X

–

Način rada pametne kartice

X

–

Jednožična poludupleks komunikacija IrDA SIR ENDEC blok

X

X

X

X

LIN način rada

X

X

Dvostruki taktni domen i buđenje iz režima niske potrošnje energije

X

X

Prekid timeouta prijemnika u Modbus komunikaciji

X

X

X

X

Automatska detekcija brzine prenosa

X

X

Driver Enable

X

X

Dužina podataka USART-a

7, 8 i 9 bitova

1. X = podržano.

USART1 i USART2 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.32

Serijski periferni interfejsi (SPI1, SPI2, SPI3, SPI4, SPI5) međusobno integrirani zvučni interfejsi (I2S1, I2S2, I2S3, I2S4)
Uređaji imaju do pet SPI interfejsa (SPI2S1, SPI2S2, SPI2S3, SPI2S4 i SPI5) koji omogućavaju komunikaciju do 50 Mbit/s u master i slave režimima, u polu-dupleks, punom dupleks i simpleks režimima. 3-bitni predskaler daje osam frekvencija master režima, a okvir se može konfigurisati od 4 do 16 bita. Svi SPI interfejsi podržavaju NSS impulsni režim, TI režim, hardversko izračunavanje CRC-a i množenje 8-bitnih ugrađenih Rx i Tx FIFO-a sa DMA mogućnošću.
I2S1, I2S2, I2S3 i I2S4 su multipleksirani sa SPI1, SPI2, SPI3 i SPI4. Mogu raditi u master ili slave režimu, u full-duplex i half-duplex komunikacijskim režimima, i mogu se konfigurisati za rad sa 16- ili 32-bitnom rezolucijom kao ulazni ili izlazni kanal. Audio sampPodržane su frekvencije prijenosa od 8 kHz do 192 kHz. Svi I2S interfejsi podržavaju višestruke 8-bitne ugrađene Rx i Tx FIFO-e s DMA mogućnošću.
SPI4 i SPI5 mogu se definirati (u ETZPC-u) kao dostupni samo sigurnom softveru.

3.33

Serijski audio interfejsi (SAI1, SAI2)
Uređaji ugrađuju dva SAI-a koji omogućavaju dizajn mnogih stereo ili mono audio protokola.

DS13875 Rev 5

43/219
48

Funkcionalno završenoview

STM32MP133C/F

kao što su I2S, LSB ili MSB-opravdani, PCM/DSP, TDM ili AC'97. SPDIF izlaz je dostupan kada je audio blok konfigurisan kao predajnik. Da bi se postigao ovaj nivo fleksibilnosti i rekonfigurabilnosti, svaki SAI sadrži dva nezavisna audio podbloka. Svaki blok ima vlastiti generator takta i I/O linijski kontroler. Audio sampPodržane su frekvencije zvuka do 192 kHz. Pored toga, zahvaljujući ugrađenom PDM interfejsu, može se podržati do osam mikrofona. SAI može raditi u glavnoj ili podređenoj konfiguraciji. Audio podblokovi mogu biti prijemnik ili predajnik i mogu raditi sinhrono ili asinhrono (u odnosu na drugi). SAI se može povezati s drugim SAI-jima radi sinhronog rada.

3.34

SPDIF interfejs prijemnika (SPDIFRX)
SPDIFRX je dizajniran za prijem S/PDIF protoka u skladu sa IEC-60958 i IEC-61937. Ovi standardi podržavaju jednostavne stereo streamove do visokih frekvencija.ampbrzina i komprimirani višekanalni surround zvuk, kao što su oni definirani Dolbyjem ili DTS-om (do 5.1).
Glavne karakteristike SPDIFRX-a su sljedeće: · Dostupna su do četiri ulaza · Automatsko otkrivanje brzine simbola · Maksimalna brzina simbola: 12.288 MHz · Podržan stereo stream od 32 do 192 kHz · Podrška za audio IEC-60958 i IEC-61937, potrošačke aplikacije · Upravljanje paritetnim bitovima · Komunikacija korištenjem DMA za audioamples · Komunikacija korištenjem DMA za kontrolu i informacije o korisničkom kanalu · Mogućnosti prekida
SPDIFRX prijemnik pruža sve potrebne funkcije za detekciju brzine simbola i dekodiranje dolaznog toka podataka. Korisnik može odabrati željeni SPDIF ulaz, a kada je dostupan valjan signal, SPDIFRX se ponovo aktivira.ampobrađuje dolazni signal, dekodira Manchester stream i prepoznaje okvire, podokvire i blokove. SPDIFRX dostavlja CPU-u dekodirane podatke i pridružene statusne zastavice.
SPDIFRX također nudi signal pod nazivom spdif_frame_sync, koji se prebacuje na S/PDIF brzinu podframeova koja se koristi za izračunavanje tačnog s...ampbrzina za algoritme pomjeranja sata.

3.35

Sigurni digitalni ulazno/izlazni interfejsi MultiMediaCard (SDMMC1, SDMMC2)
Dva sigurna digitalna ulazno/izlazna MultiMediaCard interfejsa (SDMMC) omogućavaju vezu između AHB sabirnice i SD memorijskih kartica, SDIO kartica i MMC uređaja.
Karakteristike SDMMC-a uključuju sljedeće: · Usklađenost sa specifikacijom ugrađenog multimedijalnog sistema (Embedded MultiMediaCard System Specification), verzija 5.1
Kartica podržava tri različita načina rada podatkovne magistrale: 1-bitni (standardno), 4-bitni i 8-bitni

44/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

(Brzina HS200 SDMMC_CK ograničena je na maksimalno dozvoljenu brzinu ulazno/izlaznih signala) (HS400 nije podržan)
· Potpuna kompatibilnost s prethodnim verzijama MultiMediaCards kartica (unazadna kompatibilnost)
· Potpuna usklađenost sa specifikacijama SD memorijske kartice verzije 4.1 (brzina SDR104 SDMMC_CK ograničena je na maksimalno dozvoljenu I/O brzinu, SPI i UHS-II način rada nisu podržani)
· Potpuna usklađenost sa specifikacijom SDIO kartice verzije 4.0. Podrška kartice za dva različita načina rada podatkovne magistrale: 1-bitni (standardno) i 4-bitni (brzina SDR104 SDMMC_CK ograničena je na maksimalno dozvoljenu I/O brzinu, SPI i UHS-II način rada nisu podržani).
· Prijenos podataka do 208 Mbyte/s za 8-bitni način rada (ovisno o maksimalno dozvoljenoj brzini ulazno/izlaznih operacija)
· Izlazni podaci i komande omogućavaju signalima kontrolu eksternih dvosmjernih drajvera
· Namjenski DMA kontroler ugrađen u SDMMC host interfejs, omogućavajući brze transfere između interfejsa i SRAM-a
· Podrška za povezane IDMA liste
· Namjenska napajanja, VDDSD1 i VDDSD2 za SDMMC1 i SDMMC2 respektivno, uklanjajući potrebu za umetanjem regulatora nivoa na interfejsu SD kartice u UHS-I režimu
Samo neki GPIO-i za SDMMC1 i SDMMC2 su dostupni na namjenskom pinu za napajanje VDDSD1 ili VDDSD2. Oni su dio zadanih GPIO-a za pokretanje za SDMMC1 i SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). Mogu se identificirati u tabeli alternativnih funkcija signalima sa sufiksom "_VSD1" ili "_VSD2".
Svaki SDMMC je povezan sa blokom kašnjenja (DLYBSD) koji omogućava podršku za frekvenciju eksternih podataka iznad 100 MHz.
Oba SDMMC interfejsa imaju zaštićene konfiguracijske portove.

3.36

Mreža kontrolnog područja (FDCAN1, FDCAN2)
Podsistem mreže kontrolnog područja (CAN) sastoji se od dva CAN modula, zajedničke RAM memorije za poruke i jedinice za kalibraciju sata.
Oba CAN modula (FDCAN1 i FDCAN2) su u skladu sa ISO 11898-1 (CAN protokol specifikacija verzija 2.0 dio A, B) i CAN FD protokol specifikacija verzija 1.0.
RAM memorija za poruke od 10 Kbajta implementira filtere, prijemne FIFO-ove, prijemne bafere, FIFO-ove događaja slanja i bafere slanja (plus okidače za TTCAN). Ova RAM memorija za poruke se dijeli između dva modula FDCAN1 i FDCAN2.
Jedinica za kalibraciju zajedničkog takta je opcionalna. Može se koristiti za generiranje kalibriranog takta za FDCAN1 i FDCAN2 iz internog RC oscilatora HSI-ja i PLL-a, procjenom CAN poruka koje prima FDCAN1.

DS13875 Rev 5

45/219
48

Funkcionalno završenoview

STM32MP133C/F

3.37

Univerzalni serijski magistralni host velike brzine (USBH)
Uređaji imaju ugrađen jedan USB host velike brzine (do 480 Mbit/s) s dva fizička porta. USBH podržava i operacije male i pune brzine (OHCI) kao i operacije velike brzine (EHCI) nezavisno na svakom portu. Integrira dva primopredajnika koji se mogu koristiti za rad male brzine (1.2 Mbit/s), pune brzine (12 Mbit/s) ili velike brzine (480 Mbit/s). Drugi primopredajnik velike brzine dijeli se s OTG primopredajnikom velike brzine.
USBH je kompatibilan sa USB 2.0 specifikacijom. USBH kontroleri zahtijevaju namjenske taktove koje generira PLL unutar USB PHY-a velike brzine.

3.38

USB velike brzine za ponijeti (OTG)
Uređaji imaju ugrađen jedan USB OTG uređaj/host/OTG periferni uređaj velike brzine (do 480 Mbit/s). OTG podržava i rad pune brzine i rad velike brzine. Primopredajnik za rad velike brzine (480 Mbit/s) dijeli se s drugim USB Host portom.
USB OTG HS je kompatibilan sa USB 2.0 specifikacijom i sa OTG 2.0 specifikacijom. Ima softverski konfigurabilna podešavanja krajnje tačke i podržava obustavu/nastavak rada. USB OTG kontroleri zahtijevaju namjenski takt od 48 MHz koji generiše PLL unutar RCC-a ili unutar USB high-speed PHY-a.
Glavne karakteristike USB OTG HS su navedene u nastavku: · Kombinovana Rx i Tx FIFO veličina od 4 Kbajta sa dinamičkim određivanjem veličine FIFO-a · Podrška za SRP (protokol zahtjeva za sesiju) i HNP (protokol negotiacije hosta) · Osam dvosmjernih krajnjih tačaka · 16 host kanala sa periodičnom OUT podrškom · Softver konfigurabilan za OTG1.3 i OTG2.0 režime rada · Podrška za USB 2.0 LPM (upravljanje napajanjem veze) · Podrška za specifikaciju punjenja baterije, revizija 1.2 · Podrška za HS OTG PHY · Interni USB DMA · HNP/SNP/IP unutra (nije potreban nikakav eksterni otpornik) · Za OTG/Host režime, potreban je prekidač za napajanje u slučaju da su uređaji napajani preko magistrale...
povezan.
USB OTG konfiguracijski port može biti siguran.

46/219

DS13875 Rev 5

STM32MP133C/F

Funkcionalno završenoview

3.39

Gigabitni Ethernet MAC interfejsi (ETH1, ETH2)
Uređaji pružaju dva IEEE-802.3-2002 kompatibilna gigabitna kontrolera pristupa medijima (GMAC) za Ethernet LAN komunikaciju putem standardnog industrijskog interfejsa nezavisnog od medija (MII), reduciranog interfejsa nezavisnog od medija (RMII) ili reduciranog gigabitnog interfejsa nezavisnog od medija (RGMII).
Uređajima je potreban eksterni fizički interfejs uređaj (PHY) za povezivanje na fizičku LAN magistralu (upredena parica, optičko vlakno itd.). PHY je povezan na port uređaja pomoću 17 signala za MII, 7 signala za RMII ili 13 signala za RGMII, a može se taktirati pomoću 25 MHz (MII, RMII, RGMII) ili 125 MHz (RGMII) iz STM32MP133C/F ili iz PHY-a.
Uređaji uključuju sljedeće karakteristike: · Načini rada i PHY interfejsi
Brzine prijenosa podataka od 10, 100 i 1000 Mbit/s. Podrška za full-duplex i half-duplex operacije. MII, RMII i RGMII PHY interfejsi · Kontrola obrade. Višeslojno filtriranje paketa: MAC filtriranje na izvoru (SA) i odredištu (DA).
adresa sa savršenim i heš filterom, VLAN tagFiltriranje zasnovano na .NET-u sa savršenim i heš filterom, filtriranje sloja 3 na IP adresi izvora (SA) ili odredišta (DA), filtriranje sloja 4 na izvornom (SP) ili odredišnom (DP) portu. Obrada dvostrukog VLAN-a: umetanje do dva VLAN-a. tags u prenosnom putu, tag Filtriranje u prijemnom putu Podrška za IEEE 1588-2008/PTPv2 Podržava mrežnu statistiku s RMON/MIB brojačima (RFC2819/RFC2665) · Obrada hardverskog rasterećenja Umetanje ili brisanje preambule i podataka o početku okvira (SFD) Mehanizam za rasterećenje kontrolne sume integriteta za IP zaglavlje i TCP/UDP/ICMP korisni teret: izračunavanje i umetanje kontrolne sume slanja, izračunavanje i poređenje kontrolne sume prijema Automatski odgovor na ARP zahtjev s MAC adresom uređaja TCP segmentacija: automatsko dijeljenje velikog poslanog TCP paketa na više malih paketa · Režim niske potrošnje energije Energetski efikasan Ethernet (standard IEEE 802.3az-2010) Daljinsko buđenje paketa i detekcija AMD Magic PacketTM
I ETH1 i ETH2 mogu se programirati kao sigurni. Kada su sigurni, transakcije preko AXI interfejsa su sigurne, a konfiguracijski registri se mogu mijenjati samo sigurnim pristupima.

DS13875 Rev 5

47/219
48

Funkcionalno završenoview

STM32MP133C/F

3.40

Infrastruktura za otklanjanje grešaka
Uređaji nude sljedeće funkcije otklanjanja grešaka i praćenja za podršku razvoju softvera i sistemskoj integraciji: · Otklanjanje grešaka u tačkama prekida · Praćenje izvršenja koda · Softverska instrumentacija · JTAG Port za otklanjanje grešaka · Serijski port za otklanjanje grešaka · Ulaz i izlaz okidača · Port za praćenje · Arm CoreSight komponente za otklanjanje grešaka i praćenje
Debugiranje se može kontrolisati putem JTAG/serijski-žični port za pristup debugiranju, korištenjem standardnih industrijskih alata za debugiranje.
Port za praćenje omogućava prikupljanje podataka za evidentiranje i analizu.
Pristup sigurnim područjima za otklanjanje grešaka omogućen je signalima za autentifikaciju u BSEC-u.

48/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

4

Raspored pinova, opis pinova i alternativne funkcije

Slika 5. Balon STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ RESETN

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
OUT

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 NAP_UKLJ.

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _UKLJ.

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

ZAOBILAZAK_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Gornja slika prikazuje vrh pakovanja view.

DS13875 Rev 5

49/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Slika 6. Balon STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ RESETN

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

ZAOBILAZAK_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
OUT

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_UKLJ.

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Gornja slika prikazuje vrh pakovanja view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Slika 7. Balon STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

VDD CPU

PE1

PD15

VDD CPU

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

VDD CPU

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

VDD CPU

VSS

VDD

VDD CPU

VDD JEZGRO

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

VDD JEZGRO

VSS

VDD

VDD JEZGRO

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

DDR_ RESET
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

VDD CPU

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

VDD CPU
VDD JEZGRO
VSS
VDD

VSS

VSS

VSS

VSS

VSS

VDD JEZGRO

VSS

VSS

VDD JEZGRO

VSS

VSS

VSS

VSS

VSS

VDD

VDD JEZGRO

VSS

VDD

VDD JEZGRO

VDDQ_ DDR
VSS
VDDQ_ DDR
VDD JEZGRO

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

DDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

VDD JEZGRO

VSS

VDD

VDD JEZGRO

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ IZLAZ

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

VDD JEZGRO

VSS

VDD VDDQ_ CORE DDR

VSS

UKLJUČENO

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

NAP_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

ZAOBILAZNI S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ UKLJUČENO

USB_DP2

PI5-

USB_

ČIZMA1 DM1

VSS_ PLL2

PA10

PI7

VSS

Gornja slika prikazuje vrh pakovanja view.

MSv65068V5

DS13875 Rev 5

51/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Tabela 6. Legenda/skraćenice korištene u pinout tabeli

Ime

Skraćenica

Definicija

Naziv pina Tip pina
I/O struktura
Napomene Alternativne funkcije Dodatne funkcije

Osim ako nije drugačije navedeno, funkcija pina tokom i nakon resetovanja je ista kao i stvarni naziv pina.

S

Supply pin

I

Unesite samo pin

O

Izlaz samo pin

I/O

Ulazno/izlazni pin

A

Analogni ili pin specijalnog nivoa

FT(U/D/PD) 5 V tolerantni I/O (sa fiksnim pull-up / pull-down / programabilnim pull-down)

DDR

1.5 V, 1.35 V ili 1.2 VI/O za DDR3, DDR3L, LPDDR2/LPDDR3 interfejs

A

Analogni signal

RST

Pin za resetiranje sa slabim pull-up otpornikom

_f(1) _a(2) _u(3) _h(4)

Opcija za FT I/O-e I2C FM+ opcija Analogna opcija (obezbjeđuje VDDA za analogni dio I/O-a) USB opcija (obezbjeđuje VDD3V3_USBxx za USB dio I/O-a) Brzi izlaz za 1.8V tipski VDD (za SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Vrlo brza opcija za 1.8V tipski VDD (za ETH, SPI, SDMMC, QUADSPI, TRACE)

Osim ako nije drugačije navedeno u napomeni, svi I/O ulazi su postavljeni kao plutajući ulazi tokom i nakon resetovanja.

Funkcije odabrane putem GPIOx_AFR registara

Funkcije direktno odabrane/omogućene putem perifernih registara

1. Povezane I/O strukture u Tabeli 7 su: FT_f, FT_fh, FT_fvh 2. Povezane I/O strukture u Tabeli 7 su: FT_a, FT_ha, FT_vha 3. Povezane I/O strukture u Tabeli 7 su: FT_u 4. Povezane I/O strukture u Tabeli 7 su: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Povezane I/O strukture u Tabeli 7 su: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

U/I FT_h

VSS VDD

S

–

S

–

PE11

U/I FT_vh

PF5

U/I FT_h

PD3

U/I FT_f

PE14

U/I FT_h

VDDCPU

S

–

PD0

U/I FT

PH12

U/I FT_fh

PB6

U/I FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX

FMC_NWAIT(pokretanje)

–

–

–

–

TIM1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(pokretanje)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

TIM2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(pokretanje)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(pokretanje)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL,

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

U/I FT

U/I FT_fh

U/I FT_f

U/I FT_h

S

–

U/I FT_h

S

–

U/I FT_h

U/I FT_f

U/I FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX(pokretanje)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL,

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(pokretanje)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(pokretanje),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA,

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(pokretanje)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,

FMC_NCE(pokretanje)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(pokretanje)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

U/I FT_h

VDDCPU PG5

S

–

U/I FT_h

PG15

U/I FT_h

PG10

U/I FT_h

VSS

S

–

PF10

U/I FT_h

VDDCORE S

–

PF6

U/I FT_vh

VSS VDD

S

–

S

–

PF9

U/I FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(pokretanje),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(pokretanje)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(pokretanje),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(pokretanje),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

U/I FT_h

S

–

U/I FT_h

S

–

U/I FT_fh

U/I FT_fh

U/I FT_h

S

–

S

–

U/I FT

U/I FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(pokretanje),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

IZLAZ5, ŽKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

IZLAZ2, ŽKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

J3 J4 N5

PI2

U/I FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ IZLAZ4, TKUP5

K5 N4 P4

PI1

U/I FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ IZLAZ3, TKUP4

F13 P2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

U/I FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ IZLAZ1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

U/I FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

U/I FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO,

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

TRACECLK, TIM2_ETR,

I2C4_SCL, SPI5_MOSI,

SAI1_FS_B,

L1 T1 N1

PE2

U/I FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

M1 J7 P3

PF7

U/I FT_vh –

M3 R1 R2

PG11

U/I FT_vh –

L3 J6 N3

PH6

U/I FT_fh –

N2 P4 R1

PG1

U/I FT_vh –

M11 – N12

VDD

S

–

–

N1 R2 T2

PE6

U/I FT_vh –

P1 P1 T3 PH0-OSC_IN U/I FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT U/I FT

–

R2 T2 R3

PH3

U/I FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX(pokretanje),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
OSC_ULAZ OSC_IZLAZ –

58/219

DS13875 Rev 5

STM32MP133C/F

Raspored pinova, opis pinova i alternativne funkcije

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

L5 U2 W1

PG3

U/I FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

U/I FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 P2

PG12

U/I FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA,

SPDIFRX_IN0,

PD7

U/I FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

U/I FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 NAP_CPU_UKLJ. IZA FT

–

–

T2 N5 Y1

PA11

U/I FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

U/I FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Raspored pinova, opis pinova i alternativne funkcije

STM32MP133C/F

Pin broj

Tabela 7. Definicije kuglica STM32MP133C/F (nastavak)

Funkcije lopte

Naziv pina (funkcija nakon
resetovati)

Alternativne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura I/O tipa pina
Bilješke

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

U/I FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

U/I FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

U/I FT_a

U/I FT_a U/I FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

TIM2_CH1/TIM2_ETR,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

U/I FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

U/I FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INP2
–

60/219

DS13875 Rev 5

STM3

Dokumenti / Resursi

STMicroelectronics STM32MP133C F 32-bitni Arm Cortex-A7 1GHz MPU [pdf] Korisnički priručnik STM32MP133C F 32-bitni Arm Cortex-A7 1GHz MPU, STM32MP133C, F 32-bitni Arm Cortex-A7 1GHz MPU, Arm Cortex-A7 1GHz MPU, 1GHz, MPU

Reference

• Uputstvo za upotrebu