Microprocesseur STMicroelectronics STM32MP133C F 32 bits Arm Cortex-A7 1 GHz
Caractéristiques
- Noyau : Arm Cortex-A7
- Mémoires : SDRAM externe, SRAM intégrée
- Bus de données : interface parallèle 16 bits
- Sécurité/Sûreté : réinitialisation et gestion de l'alimentation, LPLV-Stop2, veille
- Boîtier : LFBGA, TFBGA avec pas minimum de 0.5 mm
- Gestion de l'horloge
- Entrées/sorties à usage général
- Matrice d'interconnexion
- 4 contrôleurs DMA
- Périphériques de communication : jusqu'à 29
- Périphériques analogiques : 6
- Minuteries : jusqu'à 24, chiens de garde : 2
- Accélération matérielle
- Mode débogage
- Fusibles : 3072 256 bits, y compris l'ID unique et le HUK pour les clés AES XNUMX
- Conforme à la norme ECOPACK2
Sous-système Arm Cortex-A7
Le sous-système Arm Cortex-A7 du STM32MP133C/F fournit…
Souvenirs
L'appareil comprend une SDRAM externe et une SRAM intégrée pour le stockage des données…
Contrôleur DDR
Le contrôleur DDR3/DDR3L/LPDDR2/LPDDR3 gère l'accès à la mémoire…
Gestion de l'alimentation électrique
Le schéma d’alimentation et le superviseur assurent une distribution d’énergie stable…
Gestion de l'horloge
Le RCC gère la distribution et les configurations d'horloge…
Entrées/sorties à usage général (GPIO)
Les GPIO fournissent des capacités d’interface pour les périphériques externes…
Contrôleur de protection TrustZone
L'ETZPC améliore la sécurité du système en gérant les droits d'accès…
Matrice d'interconnexion de bus
La matrice facilite le transfert de données entre différents modules…
FAQ
Q : Quel est le nombre maximal de périphériques de communication pris en charge ?
R : Le STM32MP133C/F prend en charge jusqu'à 29 périphériques de communication.
Q : Combien de périphériques analogiques sont disponibles ?
R : L'appareil propose 6 périphériques analogiques pour diverses fonctions analogiques.
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STM32MP133C STM32MP133F
Arm® Cortex®-A7 jusqu'à 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 temporisateurs, audio, crypto et sécurité avancée
Fiche technique – données de production
Caractéristiques
Inclut la technologie brevetée de pointe ST
Cœur
· Arm® Cortex®-A32 L7 1 bits 32 Ko I / 32 Ko D Cache unifié de niveau 128 de 2 Ko Arm® NEONTM et Arm® TrustZone®
Souvenirs
· Mémoire DDR externe jusqu'à 1 Go jusqu'à LPDDR2/LPDDR3-1066 16 bits jusqu'à DDR3/DDR3L-1066 16 bits
· 168 Ko de SRAM interne : 128 Ko de SYSRAM AXI + 32 Ko de SRAM AHB et 8 Ko de SRAM dans le domaine de sauvegarde
· Interface mémoire double Quad-SPI · Contrôleur de mémoire externe flexible avec jusqu'à
Bus de données 16 bits : interface parallèle pour connecter des circuits intégrés externes et des mémoires NAND SLC avec ECC jusqu'à 8 bits
Sécurité/sûreté
· Démarrage sécurisé, périphériques TrustZone®, 12 xtampbroches er dont 5 x actives tamples
· Température, vol.tage, fréquence et surveillance 32 kHz
Réinitialisation et gestion de l'alimentation
· Alimentation de 1.71 V à 3.6 V/S (E/S tolérantes à 5 V) · POR, PDR, PVD et BOR · LDO intégrés (USB 1.8 V, 1.1 V) · Régulateur de secours (~0.9 V) · Capteurs de température internes · Modes basse consommation : Veille, Arrêt, LPLV-Stop,
LPLV-Stop2 et Veille
LFBGA
TFBGA
LFBGA289 (14 × 14 mm) Pas 0.8 mm
TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
pas minimum 0.5 mm
· Rétention DDR en mode veille · Commandes pour la puce compagnon PMIC
Gestion de l'horloge
· Oscillateurs internes : oscillateur HSI 64 MHz, oscillateur CSI 4 MHz, oscillateur LSI 32 kHz
· Oscillateurs externes : oscillateur HSE 8-48 MHz, oscillateur LSE 32.768 kHz
· 4 × PLL avec mode fractionnaire
Entrées/sorties à usage général
· Jusqu'à 135 ports d'E/S sécurisés avec capacité d'interruption
· Jusqu'à 6 réveils
Matrice d'interconnexion
· 2 matrices de bus Interconnexion Arm® AMBA® AXI 64 bits, jusqu'à 266 MHz Interconnexion Arm® AMBA® AHB 32 bits, jusqu'à 209 MHz
4 contrôleurs DMA pour décharger le CPU
· 56 canaux physiques au total
· 1 x contrôleur d'accès direct à la mémoire (MDMA) maître à usage général à grande vitesse
· 3 × DMA à double port avec capacités FIFO et routeur de requête pour une gestion optimale des périphériques
Septembre 2024
Il s'agit d'informations sur un produit en pleine production.
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STM32MP133C/F
Jusqu'à 29 périphériques de communication
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBusTM) · 4 x UART + 4 x USART (12.5 Mbit/s,
Interface ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, dont 4 avec duplex intégral
Précision de classe audio I2S via PLL audio interne ou horloge externe)(+2 QUADSPI + 4 avec USART) · 2 × SAI (audio stéréo : I2S, PDM, SPDIF Tx) · SPDIF Rx avec 4 entrées · 2 × SDMMC jusqu'à 8 bits (SD/e·MMCTM/SDIO) · 2 × contrôleurs CAN prenant en charge le protocole CAN FD · 2 × hôte USB 2.0 haute vitesse ou 1 × hôte USB 2.0 haute vitesse
+ 1 × USB 2.0 OTG haute vitesse simultanément · 2 x Ethernet MAC/GMAC IEEE 1588v2 matériel, MII/RMII/RGMII
6 périphériques analogiques
· 2 × ADC avec une résolution maximale de 12 bits jusqu'à 5 Msps
· 1 x capteur de température · 1 x filtre numérique pour modulateur sigma-delta
(DFSDM) avec 4 canaux et 2 filtres · Référence ADC interne ou externe VREF+
Jusqu'à 24 minuteries et 2 chiens de garde
· 2 temporisateurs 32 bits avec jusqu'à 4 entrées IC/OC/PWM ou compteur d'impulsions et codeur en quadrature (incrémental)
· 2 temporisateurs avancés 16 bits · 10 temporisateurs à usage général 16 bits (y compris
2 minuteries de base sans PWM) · 5 minuteries basse consommation 16 bits · RTC sécurisée avec une précision inférieure à la seconde et
calendrier matériel · 4 horloges système Cortex®-A7 (sécurisées,
non sécurisé, virtuel, hyperviseur) · 2 × chiens de garde indépendants
Accélération matérielle
· AES 128, 192, 256 DES/TDES
2 (indépendant, indépendant sécurisé) 5 (2 sécurisables) 4 5 (3 sécurisables)
4 + 4 (dont 2 USART sécurisables), certains peuvent être une source de démarrage
2 (jusqu'à 4 canaux audio), avec maître/esclave I2S, entrée PCM, 2 ports SPDIF-TX
HSPHY intégré avec BCD HS PHY intégré avec BCD (sécurisable), peut être une source de démarrage
2 × HS partagés entre l'hôte et les 4 entrées OTG
2 (1 × TTCAN), étalonnage de l'horloge, tampon partagé de 10 Ko 2 (8 + 8 bits) (sécurisables), e·MMC ou SD peut être une source de démarrage 2 alimentations indépendantes en option pour les interfaces de carte SD
1 (dual-quad) (sécurisable), peut être une source de démarrage
–
–
Botte
–
Botte
Botte Botte
(1)
Adresse/données parallèles 8/16 bits FMC AD-mux parallèle 8/16 bits
Cryptographie DMA NAND 8/16 bits 10/100M/Gigabit Ethernet
Générateur de nombres aléatoires Hash True Fuses (programmable une seule fois)
4 × CS, jusqu'à 4 × 64 Mo
Oui, 2× CS, SLC, BCH4/8, peut être une source de démarrage 2 x (MII, RMI, RGMII) avec PTP et EEE (sécurisable)
3 instances (1 sécurisée), MDMA PKA 33 canaux (avec protection DPA), DES, TDES, AES (avec protection DPA)
(tous sécurisables) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(sécurisable) True-RNG (sécurisable) 3072 bits effectifs (sécurisé, 1280 bits disponibles pour l'utilisateur)
–
Botte -
–
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STM32MP133C/F
Description
Tableau 1. Caractéristiques et nombre de périphériques du STM32MP133C/F (suite)
STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Divers
Caractéristiques
LFBGA289
TFBGA289
TFBGA320
GPIO avec interruption (nombre total)
135(2)
Broches de réveil GPIO sécurisables
Tous
6
Tampbroches er (actives tampeuh)
12 5 (XNUMX)
DFSDM CAN synchronisé jusqu'à 12 bits
4 canaux d'entrée avec 2 filtres
–
2(3) (jusqu'à 5 Msps sur 12 bits chacun) (sécurisable)
ADC1 : 19 canaux dont 1x interne, 18 canaux disponibles pour
Canaux ADC 12 bits au total (4)
utilisateur incluant 8x différentiel
–
ADC2 : 18 canaux dont 6x interne, 12 canaux disponibles pour
utilisateur incluant 6x différentiel
Broche d'entrée VREF+ du CAN interne
Entrée 1.65 V, 1.8 V, 2.048 V, 2.5 V ou VREF+ –
Oui
1. QUADSPI peut démarrer soit à partir de GPIO dédiés, soit à l'aide de certains GPIO de démarrage FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (voir Tableau 7 : définitions de la boule STM32MP133C/F).
2. Ce nombre total de GPIO comprend quatre JTAG GPIO et trois GPIO de démarrage à usage limité (peuvent entrer en conflit avec la connexion d'un périphérique externe pendant l'analyse des limites ou le démarrage).
3. Lorsque les deux ADC sont utilisés, l'horloge du noyau doit être la même pour les deux ADC et les préscaleurs ADC intégrés ne peuvent pas être utilisés.
4. De plus, il existe également des canaux internes : – Canal interne ADC1 : VREFINT – Canaux internes ADC2 : température, vol internetagréférence, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.
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Description 18/219
STM32MP133C/F
Figure 1. Schéma fonctionnel du STM32MP133C/F
Fournitures pour circuits intégrés
@VDDA
HSI
AXIM : interconnexion AXI 64 bits Arm (266 MHz) T
@VDDCPU
CPG
T
Processeur Cortex-A7 650/1000 MHz + MMU + FPU + NEONT
32 XNUMX D$
32 XNUMX I$
CNT (minuterie) T
ETM
T
2561K2B8LK2B$L+2$SCU T
asynchrone
128 bits
TT
CSI
LSI
Heure de débogageamp
générateur TSGEN
T
DAP
(JTAG/SWD)
SYSRAM 128 Ko
ROM 128 Ko
38
2 x ETH MAC
10/100/1000 (pas de GMII)
FIFO
TT
T
BKPSRAM 8 Ko
T
RNG
T
HACHER
16b PHY
DDRCTRL 58
LPDDR2/3, DDR3/3L
asynchrone
T
CRYP
T
SAES
DDRMCE T TZC T
DDRPHYC
T
13
DLY
8b QUADSPI (double) T
37
16b
FMC
T
CRC
T
DLYBSD1
(Contrôle SDMMC1 DLY)
T
DLYBSD2
(Contrôle SDMMC2 DLY)
T
DLYBQS
(Contrôle QUADSPI DLY)
FIFO FIFO
JJ JJ
14 8b SDMMC1 T 14 8b SDMMC2 T
PHY
2
USBH
2
(2xHôte HS)
PLLUSB
FIFO
T
PCA
FIFO
T MDMA 32 canaux
AXIMC TT
17 16b Port de traçage
ETZPC
T
IWDG1
T
@VBAT
BSEC
T
Fusibles OTP
@VDDA
2
RTC / AWU
T
12
TAMP / Sauvegarde des registres T
@VBAT
2
LSE (32 kHz XTAL)
T
Synchronisation du système STGENC
génération
STGENR
USBPHYC
(Contrôle USB 2 x PHY)
IWDG2
@VBAT
@VDDA
1
VREFBUF
T
4
16b LPTIM2
T
1
16b LPTIM3
T
1
16b LPTIM4
1
16b LPTIM5
3
broches de BOOT
SYSCFG
T
8
8b
HDP
10 16b TIM1/PWM 10 16b TIM8/PWM
13
SAI1
13
SAI2
9
4 canaux DFSDM
Mémoire tampon 10 Ko CCU
4
FDCAN1
4
FDCAN2
FIFO FIFO
APB2 (100 MHz)
FIFO 8 Ko
APB5 (100 MHz)
APB3 (100 MHz)
APB4
asynchrone AHB2APB
SRAM1 16 Ko T SRAM2 8 Ko T SRAM3 8 Ko T
AHB2APB
DMA1
8 flux
DMAMUX1
DMA2
8 flux
DMAMUX2
DMA3
8 flux
T
PMB (moniteur de processus)
DTS (capteur de température numérique)
Voltage régulateurs
@VDDA
Supervision de l'approvisionnement
FIFO
FIFO
FIFO
Matrice 2×2
AHB2APB
AXI 64 bits
Maître AXI 64 bits
32 bits AHB 32 bits AHB maître
32 bits APB
Protection de sécurité T TrustZone
AHB2APB
APB2 (100 MHz)
APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO
MLAHB : matrice de bus multi-AHB 32 bits Arm (209 MHz)
APB6
FIFO FIFO FIFO FIFO
@VBAT
T
FIFO
HSE (XTAL)
2
PLL1/2/3/4
T
RCC
5
T PWR
9
T
EXTI
16ext
176
T
USBO
(OTG HS)
PHY
2
T
12b ADC1
18
T
12b ADC2
18
T
GPIOA
16b
16
T
GPIOB
16b
16
T
GPIOC
16b
16
T
GPIOD
16b
16
T
GPIOE
16b
16
T
GPIOF
16b
16
T
GPIOG 16b 16
T
GPIOH
16b
15
T
GPIOI
16b
8
AHB2APB
T
USART1
Carte à puce IrDA
5
T
USART2
Carte à puce IrDA
5
T
SPI4/I2S4
5
T
SPI5
4
T
I2C3/SMBUS
3
T
I2C4/SMBUS
3
T
I2C5/SMBUS
3
Filtre Filtre Filtre
T
TIM12
16b
2
T
TIM13
16b
1
T
TIM14
16b
1
T
TIM15
16b
4
T
TIM16
16b
3
T
TIM17
16b
3
TIM2 TIM3 TIM4
32b
5
16b
5
16b
5
TIM5 TIM6 TIM7
32b
5
16b
16b
LPTIM1 16b
4
USART3
Carte à puce IrDA
5
UART4
4
UART5
4
UART7
4
UART8
4
Filtre Filtre
I2C1/SMBUS
3
I2C2/SMBUS
3
SPI2/I2S2
5
SPI3/I2S3
5
USART6
Carte à puce IrDA
5
SPI1/I2S1
5
FIFO FIFO
FIFO FIFO
MSv67509V2
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STM32MP133C/F
3
Plus fonctionnelview
Plus fonctionnelview
3.1
3.1.1
3.1.2
Sous-système Arm Cortex-A7
Caractéristiques
· Architecture ARMv7-A · Cache d'instructions L32 de 1 Ko · Cache de données L32 de 1 Ko · Cache de niveau 128 de 2 Ko · Jeu d'instructions Arm + Thumb®-2 · Technologie de sécurité Arm TrustZone · SIMD avancé Arm NEON · Extensions DSP et SIMD · Virgule flottante VFPv4 · Prise en charge de la virtualisation matérielle · Module de trace intégré (ETM) · Contrôleur d'interruption générique intégré (GIC) avec 160 interruptions périphériques partagées · Minuteur générique intégré (CNT)
Surview
Le processeur Cortex-A7 est un processeur d'applications très économe en énergie, conçu pour offrir des performances optimales aux objets connectés haut de gamme et aux applications embarquées et grand public basse consommation. Il offre jusqu'à 20 % de performances monothread supérieures à celles du Cortex-A5 et des performances similaires à celles du Cortex-A9.
Le Cortex-A7 intègre toutes les fonctionnalités des processeurs hautes performances Cortex-A15 et CortexA17, y compris la prise en charge de la virtualisation dans le matériel, NEON et l'interface de bus AMBA 128 AXI 4 bits.
Le processeur Cortex-A7 s'appuie sur le processeur 8-s économe en énergietagLe pipeline du processeur Cortex-A5. Il bénéficie également d'un cache L2 intégré, conçu pour une faible consommation, avec des latences de transaction réduites et une meilleure prise en charge de la maintenance du cache par le système d'exploitation. De plus, la prédiction de branchement et les performances mémoire du système sont améliorées, avec un chemin de stockage de charge 64 bits, des bus AMBA 128 AXI 4 bits et une taille de TLB augmentée (256 entrées, contre 128 pour les Cortex-A9 et Cortex-A5), augmentant ainsi les performances pour les charges de travail volumineuses telles que web navigation.
Technologie Thumb-2
Offre les performances optimales du code Arm traditionnel tout en offrant jusqu'à 30 % de réduction des besoins en mémoire pour le stockage des instructions.
Technologie TrustZone
Assure une mise en œuvre fiable des applications de sécurité, de la gestion des droits numériques au paiement électronique. Bénéficie d'un large soutien de partenaires technologiques et industriels.
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STM32MP133C/F
NÉON
La technologie NEON permet d'accélérer les algorithmes multimédia et de traitement du signal, tels que l'encodage/décodage vidéo, les graphismes 2D/3D, les jeux, le traitement audio et vocal, le traitement d'images, la téléphonie et la synthèse sonore. Le Cortex-A7 intègre un moteur alliant les performances et les fonctionnalités de l'unité à virgule flottante (FPU) du Cortex-A7, ainsi qu'une implémentation du jeu d'instructions SIMD avancé de NEON pour une accélération accrue des fonctions multimédia et de traitement du signal. NEON étend la FPU du processeur Cortex-A7 en fournissant un quad-MAC et des registres 64 et 128 bits supplémentaires prenant en charge un large éventail d'opérations SIMD sur des données entières de 8, 16 et 32 bits et des données à virgule flottante de 32 bits.
Virtualisation matérielle
Support matériel hautement performant pour la gestion et l'arbitrage des données, permettant à plusieurs environnements logiciels et à leurs applications d'accéder simultanément aux fonctionnalités du système. Cela permet la réalisation d'appareils robustes, avec des environnements virtuels bien isolés les uns des autres.
Caches L1 optimisés
Les caches L1 optimisés en termes de performances et de puissance combinent des techniques de latence d'accès minimale pour maximiser les performances et minimiser la consommation d'énergie.
Contrôleur de cache L2 intégré
Fournit un accès à faible latence et à large bande passante à la mémoire mise en cache à haute fréquence, ou pour réduire la consommation d'énergie associée à l'accès à la mémoire hors puce.
Unité à virgule flottante (FPU) Cortex-A7
Le FPU fournit des instructions à virgule flottante hautes performances à simple et double précision compatibles avec l'architecture Arm VFPv4 qui est compatible logiciellement avec les générations précédentes de coprocesseurs à virgule flottante Arm.
Unité de contrôle Snoop (SCU)
Le SCU est responsable de la gestion de l'interconnexion, de l'arbitrage, de la communication, des transferts de cache à cache et de mémoire système, de la cohérence du cache et d'autres capacités du processeur.
Cette cohérence du système réduit également la complexité logicielle impliquée dans le maintien de la cohérence logicielle au sein de chaque pilote de système d'exploitation.
Contrôleur d'interruption générique (GIC)
En mettant en œuvre le contrôleur d'interruption standardisé et architecturé, le GIC fournit une approche riche et flexible de la communication interprocesseur et du routage et de la priorisation des interruptions système.
Prise en charge jusqu'à 192 interruptions indépendantes, sous contrôle logiciel, priorisées par le matériel et acheminées entre le système d'exploitation et la couche de gestion logicielle TrustZone.
Cette flexibilité de routage et la prise en charge de la virtualisation des interruptions dans le système d’exploitation fournissent l’une des fonctionnalités clés nécessaires pour améliorer les capacités d’une solution utilisant un hyperviseur.
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STM32MP133C/F
Plus fonctionnelview
3.2
3.2.1
3.2.2
Souvenirs
Mémoire SDRAM externe
Les dispositifs STM32MP133C/F intègrent un contrôleur pour SDRAM externe qui prend en charge les éléments suivants : · LPDDR2 ou LPDDR3, données 16 bits, jusqu'à 1 Go, horloge jusqu'à 533 MHz · DDR3 ou DDR3L, données 16 bits, jusqu'à 1 Go, horloge jusqu'à 533 MHz
SRAM intégrée
Tous les appareils disposent de : · SYSRAM : 128 Ko (avec zone sécurisée de taille programmable) · AHB SRAM : 32 Ko (sécurisable) · BKPSRAM (SRAM de secours) : 8 Ko
Le contenu de cette zone est protégé contre d'éventuels accès en écriture indésirables et peut être conservé en mode veille ou VBAT. BKPSRAM peut être défini (dans ETZPC) comme accessible uniquement par un logiciel sécurisé.
3.3
Contrôleur DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)
La combinaison DDRCTRL et DDRPHYC offre une solution d'interface mémoire complète pour le sous-système de mémoire DDR. · Une interface AMBA 64 bits à 4 ports AXI (XPI) · Horloge AXI asynchrone avec le contrôleur · Moteur de chiffrement de mémoire DDR (DDRMCE) avec écriture à la volée AES-128 DDR
chiffrement/lecture-déchiffrement. · Normes prises en charge :
Spécification JEDEC DDR3 SDRAM, JESD79-3E pour DDR3/3L avec interface 16 bits
Spécification JEDEC LPDDR2 SDRAM, JESD209-2E pour LPDDR2 avec interface 16 bits
Spécification JEDEC LPDDR3 SDRAM, JESD209-3B pour LPDDR3 avec interface 16 bits
· Planificateur avancé et générateur de commandes SDRAM · Largeur de données complète programmable (16 bits) ou demi-largeur de données (8 bits) · Prise en charge QoS avancée avec trois classes de trafic en lecture et deux classes de trafic en écriture · Options pour éviter la famine du trafic de moindre priorité · Cohérence garantie pour l'écriture après lecture (WAR) et la lecture après écriture (RAW) sur
Ports AXI · Prise en charge programmable des options de longueur de rafale (4, 8, 16) · Combinaison d'écriture pour permettre à plusieurs écritures sur la même adresse d'être combinées en une seule
écriture unique · Configuration à un seul rang
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STM32MP133C/F
· Prise en charge de l'entrée et de la sortie automatiques de la mise hors tension de la SDRAM causées par l'absence d'arrivée de transaction pendant une durée programmable
· Prise en charge de l'entrée et de la sortie d'arrêt automatique de l'horloge (LPDDR2/3) causées par l'absence d'arrivée de transaction
· Prise en charge du fonctionnement automatique en mode basse consommation provoqué par l'absence d'arrivée de transaction pendant une durée programmable via une interface matérielle basse consommation
· Politique de pagination programmable · Prise en charge de l'entrée et de la sortie d'auto-actualisation automatique ou sous contrôle logiciel · Prise en charge de l'entrée et de la sortie après mise hors tension profonde sous contrôle logiciel (LPDDR2 et
LPDDR3) · Prise en charge des mises à jour explicites des registres en mode SDRAM sous contrôle logiciel · Logique de mappage d'adresses flexible pour permettre le mappage spécifique à l'application des lignes, des colonnes,
bits de banque · Options de contrôle de rafraîchissement sélectionnables par l'utilisateur · Bloc associé DDRPERFM pour aider à la surveillance et au réglage des performances
DDRCTRL et DDRPHYC peuvent être définis (dans ETZPC) comme accessibles uniquement par un logiciel sécurisé.
Les principales fonctionnalités du DDRMCE (moteur de chiffrement de mémoire DDR) sont répertoriées ci-dessous : · Interfaces maître/esclave du bus système AXI (64 bits) · Chiffrement en ligne (pour les écritures) et déchiffrement (pour les lectures), basé sur un pare-feu intégré
programmation · Deux modes de cryptage par région (une région maximum) : pas de cryptage (mode bypass),
mode de chiffrement par blocs · Début et fin des régions définies avec une granularité de 64 Ko · Filtrage par défaut (région 0) : tout accès accordé · Filtrage d'accès aux régions : aucun
Chiffrement par bloc pris en charge : AES Mode de chaînage pris en charge · Le mode bloc avec chiffrement AES est compatible avec le mode ECB spécifié dans la publication NIST FIPS 197, norme de chiffrement avancé (AES), avec une fonction de dérivation de clé associée basée sur l'algorithme Keccak-400 publié sur https://keccak.team website. · Un ensemble de registres de clés principales verrouillables et en écriture seule · Port de configuration AHB, à privilèges reconnus
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STM32MP133C/F
Plus fonctionnelview
3.4
Contrôleur d'espace d'adressage TrustZone pour DDR (TZC)
TZC est utilisé pour filtrer les accès en lecture/écriture au contrôleur DDR selon les droits TrustZone et selon le maître non sécurisé (NSAID) sur un maximum de neuf régions programmables : · Configuration prise en charge uniquement par un logiciel de confiance · Une unité de filtrage · Neuf régions :
La région 0 est toujours activée et couvre toute la plage d'adresses. Les régions 1 à 8 ont des adresses de base et de fin programmables et peuvent être affectées à
un ou les deux filtres. · Autorisations d'accès sécurisées et non sécurisées programmées par région · Accès non sécurisés filtrés selon les AINS · Les régions contrôlées par le même filtre ne doivent pas se chevaucher · Modes d'échec avec erreur et/ou interruption · Capacité d'acceptation = 256 · Logique de contrôle d'accès pour activer et désactiver chaque filtre · Accès spéculatifs
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STM32MP133C/F
3.5
Modes de démarrage
Au démarrage, la source de démarrage utilisée par la ROM de démarrage interne est sélectionnée par la broche BOOT et les octets OTP.
Tableau 2. Modes de démarrage
BOOT2 BOOT1 BOOT0 Mode de démarrage initial
Commentaires
Attendre la connexion entrante sur :
0
0
0
UART et USB(1)
USART3/6 et UART4/5/7/8 sur les broches par défaut
Périphérique USB haute vitesse sur broches OTG_HS_DP/DM (2)
0
0
1 Flash NOR série (3) Flash NOR série sur QUADSPI (5)
0
1
0
e·MMC(3)
e·MMC sur SDMMC2 (par défaut)(5)(6)
0
1
1
Mémoire flash NAND (3)
Mémoire flash NAND SLC sur FMC
1
0
0
Démarrage de développement (pas de démarrage en mémoire flash)
Utilisé pour obtenir un accès de débogage sans démarrage à partir de la mémoire flash (4)
1
0
1
Carte SD (3)
Carte SD sur SDMMC1 (par défaut)(5)(6)
Attendre la connexion entrante sur :
1
1
0 UART et USB(1)(3) USART3/6 et UART4/5/7/8 sur les broches par défaut
Périphérique USB haute vitesse sur broches OTG_HS_DP/DM (2)
1
1
1 Flash NAND série (3) Flash NAND série sur QUADSPI (5)
1. Peut être désactivé via les paramètres OTP. 2. L'USB nécessite une horloge/un cristal HSE (voir AN5474 pour les fréquences prises en charge avec et sans paramètres OTP). 3. La source de démarrage peut être modifiée via les paramètres OTP (par exemple).amp4. Noyau Cortex®-A7 en boucle infinie basculant PA13. 5. Les broches par défaut peuvent être modifiées par OTP. 6. Alternativement, une autre interface SDMMC que celle par défaut peut être sélectionnée par OTP.
Bien que le démarrage de bas niveau soit effectué à l'aide d'horloges internes, les packages logiciels fournis par ST ainsi que les principales interfaces externes telles que DDR, USB (mais sans s'y limiter) nécessitent qu'un cristal ou un oscillateur externe soit connecté sur les broches HSE.
Consultez RM0475 « MPU 32 bits avancés basés sur Arm® STM13MP32xx » ou AN5474 « Premiers pas avec le développement matériel des lignes STM32MP13xx » pour connaître les contraintes et les recommandations concernant la connexion des broches HSE et les fréquences prises en charge.
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3.6
Gestion de l'alimentation
3.6.1
Prudence:
Schéma d'alimentation électrique
· VDD est l'alimentation principale des E/S et des composants internes maintenue sous tension en mode veille. Volume utiletagLa plage est de 1.71 V à 3.6 V (1.8 V, 2.5 V, 3.0 V ou 3.3 V typ.)
VDD_PLL et VDD_ANA doivent être connectés en étoile à VDD. · VDDCPU est le volume dédié au processeur Cortex-A7tagl'offre, dont la valeur dépend de la
Fréquence CPU souhaitée. 1.22 V à 1.38 V en mode exécution. VDD doit être présent avant VDDCPU. · VDDCORE est le volume numérique principaltage et est généralement arrêté en mode veille. VoltagLa plage de tension est de 1.21 V à 1.29 V en mode fonctionnement. VDD doit être présent avant VDDCORE. · La broche VBAT peut être connectée à la batterie externe (1.6 V < VBAT < 3.6 V). Si aucune batterie externe n'est utilisée, cette broche doit être connectée à VDD. · VDDA est la tension d'alimentation analogique (CAN/VREF).tage (1.62 V à 3.6 V). L'utilisation du VREF+ interne nécessite une tension VDDA égale ou supérieure à VREF+ + 0.3 V. La broche VDDA1V8_REG correspond à la sortie du régulateur interne, connectée en interne à l'USB PHY et à l'USB PLL. Le régulateur interne VDDA1V8_REG est activé par défaut et peut être contrôlé par logiciel. Il est toujours désactivé en mode veille.
La broche BYPASS_REG1V8 ne doit jamais être laissée flottante. Elle doit être connectée soit à VSS, soit à VDD pour activer ou désactiver le vol.tagRégulateur. Lorsque VDD = 1.8 V, BYPASS_REG1V8 doit être défini. La broche VDDA1V1_REG correspond à la sortie du régulateur interne, connectée en interne à la carte PHY USB. Le régulateur interne VDDA1V1_REG est activé par défaut et peut être contrôlé par logiciel. Il est toujours désactivé en mode veille.
· VDD3V3_USBHS est l'alimentation USB haute vitesse. VoltagLa plage est de 3.07 V à 3.6 V.
VDD3V3_USBHS ne doit pas être présent sauf si VDDA1V8_REG est présent, sous peine de dommages permanents sur le STM32MP133C/F. Ceci doit être garanti par l'ordre de priorité du PMIC ou par un composant externe en cas d'alimentation par composants discrets.
· VDDSD1 et VDDSD2 sont respectivement des alimentations pour cartes SD SDMMC1 et SDMMC2 pour prendre en charge le mode ultra-rapide.
· VDDQ_DDR est l'alimentation DDR IO. 1.425 V à 1.575 V pour l'interfaçage des mémoires DDR3 (1.5 V typ.)
1.283 V à 1.45 V pour l'interfaçage des mémoires DDR3L (1.35 V typ.)
1.14 V à 1.3 V pour l'interfaçage des mémoires LPDDR2 ou LPDDR3 (1.2 V typ.)
Pendant les phases de mise sous tension et hors tension, les exigences de séquence d'alimentation suivantes doivent être respectées :
· Lorsque VDD est inférieur à 1 V, les autres alimentations (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) doivent rester inférieures à VDD + 300 mV.
· Lorsque VDD est supérieur à 1 V, toutes les alimentations sont indépendantes.
Pendant la phase de mise hors tension, la tension VDD peut temporairement devenir inférieure à celle des autres alimentations, uniquement si l'énergie fournie au STM32MP133C/F reste inférieure à 1 mJ. Cela permet de décharger les condensateurs de découplage externes avec différentes constantes de temps pendant la phase transitoire de mise hors tension.
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V 3.6
VBOR0 1
Figure 2. Séquence de mise sous/hors tension
STM32MP133C/F
VDDX(1) VDD
3.6.2
Remarque : 26/219
0.3
Allumer
Mode de fonctionnement
Éteindre
temps
Zone d'approvisionnement invalide
VDDX < VDD + 300 mV
VDDX indépendant de VDD
MSv47490V1
1. VDDX fait référence à toute alimentation parmi VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.
Superviseur de l'alimentation
Les appareils disposent d'un circuit intégré de réinitialisation à la mise sous tension (POR)/à la mise hors tension (PDR) couplé à un circuit de réinitialisation en cas de baisse de tension (BOR) :
· Réinitialisation à la mise sous tension (POR)
Le superviseur POR surveille l'alimentation VDD et la compare à un seuil fixe. Les appareils restent en mode réinitialisation lorsque la VDD est inférieure à ce seuil. · Réinitialisation après mise hors tension (PDR)
Le superviseur PDR surveille l'alimentation du VDD. Une réinitialisation est générée lorsque le VDD descend en dessous d'un seuil fixe.
· Réinitialisation de la panne de courant (BOR)
Le superviseur BOR surveille l'alimentation du VDD. Trois seuils BOR (de 2.1 à 2.7 V) sont configurables via des octets d'option. Une réinitialisation est générée lorsque le VDD passe en dessous de ce seuil.
· Réinitialisation à la mise sous tension du VDDCORE (POR_VDDCORE) : le superviseur POR_VDDCORE surveille l'alimentation du VDDCORE et la compare à un seuil fixe. Le domaine VDDCORE reste en mode réinitialisation lorsque le VDDCORE est inférieur à ce seuil.
· Réinitialisation de VDDCORE après mise hors tension (PDR_VDDCORE) Le superviseur PDR_VDDCORE surveille l'alimentation de VDDCORE. Une réinitialisation de domaine VDDCORE est générée lorsque VDDCORE passe en dessous d'un seuil fixe.
· Réinitialisation à la mise sous tension du VDDCPU (POR_VDDCPU) : le superviseur POR_VDDCPU surveille l'alimentation du VDDCPU et la compare à un seuil fixe. Le domaine VDDCPU reste en mode réinitialisation lorsque VDDCORE est inférieur à ce seuil.
La broche PDR_ON est réservée aux tests de production STMicroelectronics et doit toujours être connectée à VDD dans une application.
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3.7
Stratégie de faible consommation
Il existe plusieurs façons de réduire la consommation d'énergie sur STM32MP133C/F : · Diminuer la consommation d'énergie dynamique en ralentissant les horloges du processeur et/ou le
Horloges matricielles de bus et/ou contrôle des horloges périphériques individuelles. · Économisez de l'énergie lorsque le processeur est inactif, en sélectionnant parmi les horloges à faible consommation disponibles.
modes d'alimentation en fonction des besoins de l'application utilisateur. Cela permet d'obtenir le meilleur compromis entre un temps de démarrage court, une faible consommation d'énergie et les sources de réveil disponibles. · Utiliser le DVFS (volume dynamique)tage et mise à l'échelle de fréquence) points de fonctionnement qui contrôlent directement la fréquence d'horloge du processeur ainsi que l'alimentation de sortie du VDDCPU.
Les modes de fonctionnement permettent de contrôler la distribution de l'horloge entre les différents composants du système et sa puissance. Le mode de fonctionnement du système est piloté par le sous-système MPU.
Les modes basse consommation du sous-système MPU sont répertoriés ci-dessous : · CSleep : les horloges du processeur sont arrêtées et l'horloge du ou des périphériques fonctionne comme
précédemment défini dans le RCC (contrôleur de réinitialisation et d'horloge). · CStop : les horloges des périphériques CPU sont arrêtées. · CStandby : VDDCPU OFF
Les modes basse consommation CSleep et CStop sont activés par le processeur lors de l'exécution des instructions WFI (attente d'interruption) ou WFE (attente d'événement).
Les modes de fonctionnement du système disponibles sont les suivants : · Run (système à pleine performance, VDDCORE, VDDCPU et horloges ON) · Stop (horloges OFF) · LP-Stop (horloges OFF) · LPLV-Stop (horloges OFF, le niveau d'alimentation VDDCORE et VDDCPU peut être abaissé) · LPLV-Stop2 (VDDCPU OFF, VDDCORE abaissé et horloges OFF) · Standby (VDDCPU, VDDCORE et horloges OFF)
Tableau 3. Mode d'alimentation du système par rapport au mode d'alimentation du processeur
Mode d'alimentation du système
Processeur
Mode course
CRun ou CSleep
Mode d'arrêt LP-Mode d'arrêt LPLV-Mode d'arrêt LPLV-Mode d'arrêt2
Mode veille
CStop ou CStandby CStandby
3.8
Réinitialisation et contrôleur d'horloge (RCC)
Le contrôleur d'horloge et de réinitialisation gère la génération de toutes les horloges, ainsi que le déclenchement de l'horloge et le contrôle des réinitialisations du système et des périphériques. Le RCC offre une grande flexibilité dans le choix des sources d'horloge et permet l'application de rapports d'horloge pour optimiser la consommation énergétique. De plus, sur certains périphériques de communication compatibles,
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3.8.1 3.8.2
deux domaines d'horloge différents (soit une horloge d'interface de bus, soit une horloge périphérique du noyau), la fréquence du système peut être modifiée sans modifier le débit en bauds.
Gestion de l'horloge
Les appareils intègrent quatre oscillateurs internes, deux oscillateurs avec cristal ou résonateur externe, trois oscillateurs internes avec temps de démarrage rapide et quatre PLL.
Le RCC reçoit les entrées de source d'horloge suivantes : · Oscillateurs internes :
Horloge HSI 64 MHz (précision de 1 %) Horloge CSI 4 MHz Horloge LSI 32 kHz · Oscillateurs externes : Horloge HSE 8-48 MHz Horloge LSE 32.768 kHz
Le RCC fournit quatre PLL : · PLL1 dédié à la synchronisation du CPU · PLL2 fournissant :
horloges pour l'AXI-SS (y compris les ponts APB4, APB5, AHB5 et AHB6) horloges pour l'interface DDR · PLL3 fournissant : horloges pour la matrice de bus AHB multicouche et périphérique (y compris l'APB1,
Horloges noyau APB2, APB3, APB6, AHB1, AHB2 et AHB4) pour périphériques · PLL4 dédié à la génération des horloges noyau pour divers périphériques
Le système démarre à l'horloge HSI. L'application utilisateur peut alors sélectionner la configuration de l'horloge.
Sources de réinitialisation du système
La réinitialisation à la mise sous tension initialise tous les registres à l'exception du débogage, d'une partie du RCC, d'une partie des registres d'état du RTC et du contrôleur d'alimentation, ainsi que du domaine d'alimentation de secours.
Une réinitialisation d'application est générée à partir de l'une des sources suivantes : · une réinitialisation à partir du pad NRST · une réinitialisation à partir du signal POR et PDR (généralement appelée réinitialisation à la mise sous tension) · une réinitialisation à partir du BOR (généralement appelée baisse de tension) · une réinitialisation à partir du chien de garde indépendant 1 · une réinitialisation à partir du chien de garde indépendant 2 · une réinitialisation du système logiciel à partir du Cortex-A7 (CPU) · une panne sur HSE, lorsque la fonction de sécurité de l'horloge est activée
Une réinitialisation du système est générée à partir de l'une des sources suivantes : · une réinitialisation de l'application · une réinitialisation du signal POR_VDDCORE · une sortie du mode veille vers le mode exécution
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Une réinitialisation du processeur MPU est générée à partir de l'une des sources suivantes : · une réinitialisation du système · chaque fois que le MPU quitte le mode CStandby · une réinitialisation logicielle du MPU à partir du Cortex-A7 (CPU)
3.9
Entrées/sorties à usage général (GPIO)
Chaque broche GPIO peut être configurée par logiciel en sortie (push-pull ou drain ouvert, avec ou sans tirage vers le haut ou vers le bas), en entrée (avec ou sans tirage vers le haut ou vers le bas) ou en fonction périphérique alternative. La plupart des broches GPIO sont partagées avec des fonctions alternatives numériques ou analogiques. Toutes les broches GPIO supportent des courants élevés et disposent d'une sélection de vitesse pour une meilleure gestion du bruit interne, de la consommation électrique et des émissions électromagnétiques.
Après la réinitialisation, tous les GPIO sont en mode analogique pour réduire la consommation d'énergie.
La configuration des E/S peut être verrouillée si nécessaire en suivant une séquence spécifique afin d'éviter toute écriture parasite dans les registres d'E/S.
Toutes les broches GPIO peuvent être définies individuellement comme sécurisées, ce qui signifie que les accès logiciels à ces GPIO et aux périphériques associés définis comme sécurisés sont limités aux logiciels sécurisés exécutés sur le processeur.
3.10
Note:
Contrôleur de protection TrustZone (ETZPC)
ETZPC permet de configurer la sécurité TrustZone des bus maîtres et esclaves grâce à des attributs de sécurité programmables (ressources sécurisables). Par exemple : · La taille de la région sécurisée de la SYSRAM intégrée peut être programmée. · Les périphériques AHB et APB peuvent être sécurisés ou non. · La SRAM AHB peut être sécurisée ou non.
Par défaut, les SYSRAM, les SRAM AHB et les périphériques sécurisables sont configurés pour un accès sécurisé uniquement, donc non accessibles par les maîtres non sécurisés tels que DMA1/DMA2.
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3.11
Matrice d'interconnexion de bus
Les appareils disposent d'une matrice de bus AXI, d'une matrice de bus AHB principale et de ponts de bus qui permettent d'interconnecter les maîtres de bus avec les esclaves de bus (voir la figure ci-dessous, les points représentent les connexions maître/esclave activées).
Figure 3. Matrice de bus STM32MP133C/F
MDMA
SDMMC2
SDMMC1
DBG de l'interconnexion MLAHB USBH
Processeur
ETH1 ETH2
128 bits
AXIM
M9
M0
M1 M2
M3
M11
M4
M5
M6
M7
S0
S1 S2 S3 S4 S5 S6 S7 S8 S9
Esclave par défaut AXIMC
NIC-400 AXI 64 bits 266 MHz – 10 maîtres / 10 esclaves
Depuis l'interconnexion AXIM DMA1 DMA2 USBO DMA3
M0
M1 M2
M3 M4
M5
M6 M7
S0
S1
S2
S3
Interconnexion S4 S5 AHB 32 bits 209 MHz – 8 maîtres / 6 esclaves
Pont AHB DDRCTRL 533 MHz vers AHB6 vers interconnexion MLAHB FMC/NAND QUADSPI SYSRAM 128 Ko ROM 128 Ko Pont AHB vers AHB5 Pont APB vers APB5 Pont APB vers DBG APB
Port maître synchrone AXI 64 Port esclave synchrone AXI 64 Port maître asynchrone AXI 64 Port esclave asynchrone AXI 64 Port maître synchrone AHB 32 Port esclave synchrone AHB 32 Port maître asynchrone AHB 32 Port esclave asynchrone AHB 32
Pont vers AHB2 SRAM1 SRAM2 SRAM3 Vers l'interconnexion AXIM Pont vers AHB4
MSv67511V2
MLAHB
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3.12
Contrôleurs DMA
Les appareils disposent des modules DMA suivants pour décharger l'activité du processeur : · un accès direct à la mémoire maître (MDMA)
Le MDMA est un contrôleur DMA haute vitesse, capable de gérer tous types de transferts mémoire (périphérique vers mémoire, mémoire vers mémoire, mémoire vers périphérique), sans intervention du processeur. Il dispose d'une interface AXI maître. Le MDMA peut s'interfacer avec les autres contrôleurs DMA pour étendre les capacités DMA standard, ou gérer directement les requêtes DMA périphériques. Chacun des 32 canaux peut effectuer des transferts de blocs, des transferts de blocs répétés et des transferts de listes chaînées. Le MDMA peut être configuré pour effectuer des transferts sécurisés vers des mémoires sécurisées. · trois contrôleurs DMA (DMA1 et DMA2 non sécurisés, plus DMA3 sécurisé). Chaque contrôleur dispose d'un AHB double port, soit un total de 16 canaux DMA non sécurisés et huit canaux DMA sécurisés pour effectuer des transferts de blocs basés sur la méthode FIFO.
Deux unités DMAMUX multiplexent et acheminent les demandes périphériques DMA vers les trois contrôleurs DMA, avec une grande flexibilité, maximisant le nombre de demandes DMA exécutées simultanément, ainsi que générant des demandes DMA à partir de déclencheurs de sortie périphériques ou d'événements DMA.
DMAMUX1 mappe les requêtes DMA des périphériques non sécurisés aux canaux DMA1 et DMA2. DMAMUX2 mappe les requêtes DMA des périphériques sécurisés aux canaux DMA3.
3.13
Contrôleur d'interruption et d'événement étendu (EXTI)
Le contrôleur d'interruptions et d'événements étendu (EXTI) gère le réveil du processeur et du système via des entrées d'événements configurables et directes. EXTI envoie des requêtes de réveil au contrôleur d'alimentation, génère une requête d'interruption au GIC et des événements à l'entrée d'événements du processeur.
Les demandes de réveil EXTI permettent de réveiller le système du mode Stop et le CPU des modes CStop et CStandby.
La génération de demandes d'interruption et de demandes d'événements peut également être utilisée en mode Exécution.
L'EXTI comprend également la sélection EXTI IOport.
Chaque interruption ou événement peut être défini comme sécurisé afin de restreindre l'accès aux logiciels sécurisés uniquement.
3.14
Unité de calcul de contrôle de redondance cyclique (CRC)
L'unité de calcul CRC (contrôle de redondance cyclique) permet d'obtenir un code CRC à l'aide d'un polynôme programmable.
Les techniques basées sur le CRC sont utilisées, entre autres applications, pour vérifier l'intégrité de la transmission ou du stockage des données. Dans le cadre de la norme EN/IEC 60335-1, elles permettent de vérifier l'intégrité de la mémoire flash. L'unité de calcul du CRC permet de calculer une signature du logiciel pendant l'exécution, qui est ensuite comparée à une signature de référence générée lors de la liaison et stockée à un emplacement mémoire donné.
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3.15
Contrôleur de mémoire flexible (FMC)
Les principales caractéristiques du contrôleur FMC sont les suivantes : · Interface avec des périphériques mappés en mémoire statique, notamment :
Mémoire flash NOR Mémoire vive statique ou pseudo-statique (SRAM, PSRAM) Mémoire flash NAND avec ECC matériel BCH 4 bits/8 bits · Largeur de bus de données 8, 16 bits · Contrôle de sélection de puce indépendant pour chaque banque de mémoire · Configuration indépendante pour chaque banque de mémoire · Écriture FIFO
Les registres de configuration FMC peuvent être sécurisés.
3.16
Interface mémoire double Quad-SPI (QUADSPI)
Le QUADSPI est une interface de communication spécialisée destinée aux mémoires flash SPI simples, doubles ou quadruples. Il peut fonctionner selon les trois modes suivants : · Mode indirect : toutes les opérations sont effectuées à l'aide des registres QUADSPI. · Mode d'interrogation d'état : le registre d'état de la mémoire flash externe est lu périodiquement.
une interruption peut être générée en cas de définition d'un indicateur. · Mode mappé en mémoire : la mémoire flash externe est mappée sur l'espace d'adressage
et est perçu par le système comme s'il s'agissait d'une mémoire interne.
Le débit et la capacité peuvent être multipliés par deux grâce au mode double flash, où deux mémoires flash Quad-SPI sont accessibles simultanément.
QUADSPI est couplé à un bloc de retard (DLYBQS) permettant la prise en charge de fréquences de données externes supérieures à 100 MHz.
Les registres de configuration QUADSPI peuvent être sécurisés, ainsi que son bloc de retard.
3.17
Convertisseurs analogique-numérique (ADC1, ADC2)
Les appareils intègrent deux convertisseurs analogique-numérique, dont la résolution peut être configurée sur 12, 10, 8 ou 6 bits. Chaque convertisseur partage jusqu'à 18 canaux externes et effectue les conversions en mode monocoup ou balayage. En mode balayage, la conversion automatique s'effectue sur un groupe sélectionné d'entrées analogiques.
Les deux ADC disposent d'interfaces de bus sécurisables.
Chaque ADC peut être desservi par un contrôleur DMA, permettant ainsi le transfert automatique des valeurs converties par l'ADC vers un emplacement de destination sans aucune action logicielle.
De plus, une fonction de surveillance analogique peut surveiller avec précision le volume convertitage d'un, de plusieurs ou de tous les canaux sélectionnés. Une interruption est générée lorsque le vol convertitage est en dehors des seuils programmés.
Afin de synchroniser la conversion A/N et les temporisateurs, les ADC peuvent être déclenchés par l'un des temporisateurs TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 et LPTIM3.
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3.18
Capteur de température
Les appareils intègrent un capteur de température qui génère un voltage (VTS) qui varie linéairement avec la température. Ce capteur de température est connecté en interne à l'ADC2_INP12 et peut mesurer la température ambiante de l'appareil entre 40 et +125 °C avec une précision de ± 2 %.
Le capteur de température présente une bonne linéarité, mais il doit être étalonné pour obtenir une bonne précision globale de mesure. Le décalage du capteur de température variant d'une puce à l'autre en raison des variations de processus, le capteur de température interne non étalonné convient aux applications qui détectent uniquement les variations de température. Pour améliorer la précision de mesure du capteur de température, chaque appareil est étalonné individuellement en usine par ST. Les données d'étalonnage usine du capteur de température sont stockées par ST dans la zone OTP, accessible en lecture seule.
3.19
Capteur de température numérique (DTS)
Les appareils intègrent un capteur de température à sortie de fréquence. Le DTS calcule la fréquence en fonction du LSE ou du PCLK pour fournir les informations de température.
Les fonctions suivantes sont prises en charge : · génération d'interruption par seuil de température · génération de signal de réveil par seuil de température
3.20
Note:
Fonctionnement VBAT
Le domaine d'alimentation VBAT contient le RTC, les registres de sauvegarde et la SRAM de sauvegarde.
Afin d'optimiser la durée de vie de la batterie, ce domaine de puissance est fourni par VDD lorsqu'il est disponible ou par le voltage appliqué sur la broche VBAT (en l'absence d'alimentation VDD). L'alimentation VBAT est commutée lorsque le PDR détecte que VDD est tombé en dessous du niveau PDR.
Le voltagLa tension sur la broche VBAT peut être fournie par une batterie externe, un supercondensateur ou directement par VDD. Dans ce dernier cas, le mode VBAT n'est pas fonctionnel.
Le fonctionnement VBAT est activé lorsque VDD n'est pas présent.
Aucun de ces événements (interruptions externes, TAMP (événement, ou alarme/événements RTC) peuvent rétablir directement l'alimentation VDD et forcer l'appareil à quitter le fonctionnement VBAT. Néanmoins, TAMP Les événements et les alarmes/événements RTC peuvent être utilisés pour générer un signal vers un circuit externe (généralement un PMIC) qui peut restaurer l'alimentation VDD.
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3.21
Voltagtampon de référence (VREFBUF)
Les appareils intègrent un voltagtampon de référence pouvant être utilisé comme voltagréférence pour les ADC, et également comme vol.tagRéférence pour les composants externes via la broche VREF+. Le VREFFBUF peut être sécurisé. Le VREFFBUF interne prend en charge quatre vol.tages: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Une tension externetagLa référence peut être fournie via la broche VREF+ lorsque le VREFBUF interne est désactivé.
Figure 4. Vol.tage tampon de référence
VREFINT
+
–
VREF+
VSSA
MSv64430V1
3.22
Filtre numérique pour modulateur sigma-delta (DFSDM)
Les appareils intègrent un DFSDM avec prise en charge de deux modules de filtres numériques et de quatre canaux d'entrée série externes (émetteurs-récepteurs) ou alternativement de quatre entrées parallèles internes.
Le DFSDM relie des modulateurs externes à l'appareil et effectue un filtrage numérique des flux de données reçus. Les modulateurs sont utilisés pour convertir les signaux analogiques en flux numériques-série qui constituent les entrées du DFSDM.
Le DFSDM peut également interfacer des microphones PDM (modulation de densité d'impulsions) et effectuer la conversion et le filtrage PDM vers PCM (accélération matérielle). Le DFSDM propose des entrées de flux de données parallèles optionnelles provenant des convertisseurs analogique-numérique (CAN) ou de la mémoire de l'appareil (via des transferts DMA/CPU vers le DFSDM).
Les émetteurs-récepteurs DFSDM prennent en charge plusieurs formats d'interface série (pour prendre en charge différents modulateurs). Les modules de filtrage numérique DFSDM effectuent un traitement numérique selon des paramètres de filtrage définis par l'utilisateur, avec une résolution CAN finale allant jusqu'à 24 bits.
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Le périphérique DFSDM prend en charge : · Quatre canaux série numériques d'entrée multiplexés :
Interface SPI configurable pour connecter divers modulateurs Interface 1 fil codée Manchester configurable Entrée microphone PDM (modulation de densité d'impulsions) Fréquence d'horloge d'entrée maximale jusqu'à 20 MHz (10 MHz pour le codage Manchester) Sortie d'horloge pour modulateurs (0 à 20 MHz) Entrées alternatives à partir de quatre canaux parallèles numériques internes (résolution d'entrée jusqu'à 16 bits) : sources internes : données CAN ou flux de données mémoire (DMA) Deux modules de filtrage numérique avec traitement du signal numérique réglable : Filtre Sincx : ordre/type de filtre (1 à 5), oversamprapport de ling (1 à 1024) intégrateur : oversampRapport de conversion (1 à 256) · Résolution des données de sortie jusqu'à 24 bits, format de données de sortie signé · Correction automatique du décalage des données (décalage stocké dans le registre par l'utilisateur) · Conversion continue ou unique · Début de conversion déclenché par : déclenchement logiciel temporisateurs internes événements externes début de conversion synchrone avec le premier module de filtre numérique (DFSDM) · Chien de garde analogique comprenant : registres de seuil de données de valeur basse et de valeur haute filtre numérique Sincx configurable dédié (ordre = 1 à 3,
plus deamprapport de transmission = 1 à 32) entrée à partir des données de sortie finales ou des voies série numériques d'entrée sélectionnées surveillance continue indépendamment de la conversion standard · Détecteur de court-circuit pour détecter les valeurs d'entrée analogiques saturées (plage inférieure et supérieure) : compteur jusqu'à 8 bits pour détecter 1 à 256 0 ou 1 consécutifs sur le flux de données série surveillance continue de chaque voie série d'entrée · Génération de signal d'interruption sur événement de chien de garde analogique ou sur événement de détecteur de court-circuit · Détecteur d'extrêmes : stockage des valeurs minimales et maximales des données de conversion finales actualisées par logiciel · Capacité DMA pour lire les données de conversion finales · Interruptions : fin de conversion, dépassement, chien de garde analogique, court-circuit, absence d'horloge de la voie série d'entrée · Conversions « régulières » ou « injectées » : les conversions « régulières » peuvent être demandées à tout moment ou même en mode continu
sans avoir d'impact sur le timing des conversions « injectées » conversions « injectées » pour un timing précis et avec une priorité de conversion élevée
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3.23
Véritable générateur de nombres aléatoires (RNG)
Les appareils intègrent un RNG qui fournit des nombres aléatoires de 32 bits générés par un circuit analogique intégré.
Le RNG peut être défini (dans ETZPC) comme accessible uniquement par un logiciel sécurisé.
Le véritable RNG se connecte aux périphériques sécurisés AES et PKA via un bus dédié (non lisible par le CPU).
3.24
Processeurs cryptographiques et de hachage (CRYP, SAES, PKA et HASH)
Les appareils intègrent un processeur cryptographique qui prend en charge les algorithmes cryptographiques avancés généralement requis pour garantir la confidentialité, l'authentification, l'intégrité des données et la non-répudiation lors de l'échange de messages avec un homologue.
Les appareils intègrent également une clé AES 128 et 256 bits sécurisée et résistante au DPA (SAES) et un accélérateur de chiffrement/déchiffrement matériel PKA, avec un bus matériel dédié non accessible par le processeur.
Principales caractéristiques de CRYP : · DES/TDES (norme de cryptage de données/norme de cryptage triple de données) : ECB (électronique
Algorithmes de chaînage (codebook) et CBC (cipher block chaining), clé 64, 128 ou 192 bits · AES (norme de chiffrement avancée) : algorithmes de chaînage ECB, CBC, GCM, CCM et CTR (counter mode), clé 128, 192 ou 256 bits
Principales fonctionnalités d'Universal HASH : · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (algorithmes de HASH sécurisés) · HMAC
L'accélérateur cryptographique prend en charge la génération de requêtes DMA.
CRYP, SAES, PKA et HASH peuvent être définis (dans ETZPC) comme accessibles uniquement par un logiciel sécurisé.
3.25
Démarrage, sécurité et contrôle OTP (BSEC)
Le BSEC (boot, security and OTP control) est destiné à contrôler un boîtier de fusibles OTP (programmable une seule fois), utilisé pour le stockage non volatile intégré des paramètres de configuration et de sécurité des appareils. Certaines parties du BSEC doivent être configurées pour être accessibles uniquement par un logiciel sécurisé.
Le BSEC peut utiliser des mots OTP pour le stockage de HWKEY 256 bits pour SAES (AES sécurisé).
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3.26
Minuteries et chiens de garde
Les appareils comprennent deux minuteries de contrôle avancées, dix minuteries à usage général (dont sept sont sécurisées), deux minuteries de base, cinq minuteries à faible consommation, deux chiens de garde et quatre minuteries système dans chaque Cortex-A7.
Tous les compteurs de minuterie peuvent être gelés en mode débogage.
Le tableau ci-dessous compare les fonctionnalités des minuteries à contrôle avancé, à usage général, de base et à faible consommation.
Type de minuterie
Minuteur
Tableau 4. Comparaison des fonctionnalités de la minuterie
Contre-résolution
tion
Type de compteur
Facteur de prédiviseur
Génération de requêtes DMA
Capturer/comparer les canaux
Sortie complémentaire
Interface maximale
horloge (MHz)
Max
minuteur
horloge (MHz)(1)
TIM1 avancé, -contrôle TIM8
16 bits
Haut, tout entier bas, compris entre 1 haut/bas et 65536
Oui
TIM2 TIM5
32 bits
Haut, tout entier bas, compris entre 1 haut/bas et 65536
Oui
TIM3 TIM4
16 bits
Haut, tout entier bas, compris entre 1 haut/bas et 65536
Oui
Tout entier
TIM12(2) 16 bits
Entre 1
Non
Général
et 65536
but
TIM13(2) TIM14(2)
16 bits
Tout entier compris entre 1
et 65536
Non
Tout entier
TIM15(2) 16 bits
Entre 1
Oui
et 65536
TIM16(2) TIM17(2)
16 bits
Tout entier compris entre 1
et 65536
Oui
Basique
TIM6, TIM7
16 bits
Tout entier compris entre 1
et 65536
Oui
LPTIM1,
Faible puissance
LPTIM2(2), LPTIM3(2),
LPTIM4,
16 bits
1, 2, 4, 8, Jusqu'à 16, 32, 64,
128
Non
LPTIM5
6
4
104.5
209
4
Non
104.5
209
4
Non
104.5
209
2
Non
104.5
209
1
Non
104.5
209
2
1
104.5
209
1
1
104.5
209
0
Non
104.5
209
1(3)
Non
104.5 104.5
1. L'horloge de temporisation maximale est jusqu'à 209 MHz en fonction du bit TIMGxPRE dans le RCC. 2. Temporisateur sécurisable. 3. Aucun canal de capture sur LPTIM.
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3.26.1 3.26.2 3.26.3
Minuteries de contrôle avancées (TIM1, TIM8)
Les temporisateurs à contrôle avancé (TIM1, TIM8) peuvent être considérés comme des générateurs PWM triphasés multiplexés sur 6 canaux. Ils disposent de sorties PWM complémentaires avec temps morts programmables. Ils peuvent également être considérés comme des temporisateurs polyvalents. Leurs quatre canaux indépendants permettent : · la capture d'entrée · la comparaison de sortie · la génération PWM (modes alignés sur les fronts ou au centre) · la sortie en mode mono-impulsion
Configurés comme des temporisateurs 16 bits standard, ils offrent les mêmes fonctionnalités que les temporisateurs à usage général. Configurés comme des générateurs PWM 16 bits, ils offrent une capacité de modulation complète (0-100 %).
La minuterie de contrôle avancé peut fonctionner avec les minuteries à usage général via la fonction de lien de minuterie pour la synchronisation ou le chaînage d'événements.
TIM1 et TIM8 prennent en charge la génération de requêtes DMA indépendantes.
Minuteries à usage général (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
Il y a dix temporisateurs synchronisables à usage général intégrés dans les dispositifs STM32MP133C/F (voir le tableau 4 pour les différences). · TIM2, TIM3, TIM4, TIM5
Les modèles TIM 2 et TIM5 sont basés sur un compteur/décompteur à rechargement automatique 32 bits et un prédiviseur 16 bits, tandis que les modèles TIM3 et TIM4 sont basés sur un compteur/décompteur à rechargement automatique 16 bits et un prédiviseur 16 bits. Tous les temporisateurs disposent de quatre canaux indépendants pour la capture/comparaison d'entrée/sortie, la sortie PWM ou le mode mono-impulsion. Cela permet d'obtenir jusqu'à 16 captures/comparaisons d'entrée/sortie/PWM sur les plus grands boîtiers. Ces temporisateurs polyvalents peuvent fonctionner ensemble, ou avec les autres temporisateurs polyvalents et les temporisateurs à contrôle avancé TIM1 et TIM8, via la fonction de liaison de temporisateur pour la synchronisation ou le chaînage d'événements. Chacun de ces temporisateurs polyvalents peut être utilisé pour générer des sorties PWM. Les modèles TIM2, TIM3, TIM4 et TIM5 disposent tous d'une génération de requêtes DMA indépendante. Ils sont capables de gérer les signaux d'encodeur en quadrature (incrémentaux) et les sorties numériques d'un à quatre capteurs à effet Hall. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 : ces temporisateurs sont basés sur un compteur 16 bits à rechargement automatique et un prédiviseur 16 bits. Les TIM13, TIM14, TIM16 et TIM17 disposent d'un canal indépendant, tandis que les TIM12 et TIM15 en possèdent deux pour la capture d'entrée/comparaison de sortie, la modulation de largeur d'impulsion (PWM) ou la sortie en mode mono-impulsion. Ils peuvent être synchronisés avec les temporisateurs polyvalents TIM2, TIM3, TIM4 et TIM5, ou utilisés comme bases de temps simples. Chacun de ces temporisateurs peut être défini (dans ETZPC) comme accessible uniquement par un logiciel sécurisé.
Minuteries de base (TIM6 et TIM7)
Ces temporisateurs sont principalement utilisés comme base de temps générique de 16 bits.
TIM6 et TIM7 prennent en charge la génération de requêtes DMA indépendantes.
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3.26.4
3.26.5 3.26.6
Minuteries basse consommation (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Chaque temporisateur basse consommation possède une horloge indépendante et fonctionne également en mode Arrêt s'il est cadencé par une horloge LSE, LSI ou externe. Un LPTIMx peut réactiver l'appareil depuis le mode Arrêt.
Ces temporisateurs basse consommation prennent en charge les fonctionnalités suivantes : · Compteur ascendant 16 bits avec registre de rechargement automatique 16 bits · Registre de comparaison 16 bits · Sortie configurable : impulsion, PWM · Mode continu/mono-coup · Déclencheur d'entrée logiciel/matériel sélectionnable · Source d'horloge sélectionnable :
source d'horloge interne : horloge LSE, LSI, HSI ou APB source d'horloge externe via l'entrée LPTIM (fonctionnant même sans horloge interne)
source en cours d'exécution, utilisée par l'application de compteur d'impulsions) · Filtre de pépin numérique programmable · Mode encodeur
LPTIM2 et LPTIM3 peuvent être définis (dans ETZPC) comme accessibles uniquement par un logiciel sécurisé.
Organismes de surveillance indépendants (IWDG1, IWDG2)
Un chien de garde indépendant est basé sur un décompteur 12 bits et un prédiviseur 8 bits. Il est cadencé par un RC interne indépendant (LSI) de 32 kHz et, fonctionnant indépendamment de l'horloge principale, il peut fonctionner en modes arrêt et veille. L'IWDG peut servir de chien de garde pour réinitialiser le périphérique en cas de problème. Il est configurable matériellement ou logiciellement via les octets d'option.
IWDG1 peut être défini (dans ETZPC) comme accessible uniquement par un logiciel sécurisé.
Minuteries génériques (Cortex-A7 CNT)
Les temporisateurs génériques Cortex-A7 intégrés à Cortex-A7 sont alimentés par la valeur de la génération de temporisation du système (STGEN).
Le processeur Cortex-A7 fournit les temporisateurs suivants : · temporisateur physique à utiliser en modes sécurisé et non sécurisé
Les registres du minuteur physique sont mis en banque pour fournir des copies sécurisées et non sécurisées. · minuteur virtuel à utiliser dans les modes non sécurisés · minuteur physique à utiliser en mode hyperviseur
Les temporisateurs génériques ne sont pas des périphériques mappés en mémoire et ne sont donc accessibles que par des instructions spécifiques du coprocesseur Cortex-A7 (cp15).
3.27
Génération de minuterie système (STGEN)
La génération de synchronisation du système (STGEN) génère une valeur de comptage de temps qui fournit une view de temps pour tous les temporisateurs génériques Cortex-A7.
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La génération de synchronisation du système présente les caractéristiques clés suivantes : · 64 bits de large pour éviter les problèmes de retournement · Démarrer à partir de zéro ou d'une valeur programmable · Interface de contrôle APB (STGENC) qui permet de sauvegarder et de restaurer la minuterie
lors des événements de mise hors tension · Interface APB en lecture seule (STGENR) qui permet à la valeur du minuteur d'être lue par des non-
logiciels sécurisés et outils de débogage · Incrémentation de la valeur du minuteur qui peut être arrêtée pendant le débogage du système
STGENC peut être défini (dans ETZPC) comme accessible uniquement par un logiciel sécurisé.
3.28
Horloge en temps réel (RTC)
Le RTC fournit un réveil automatique pour gérer tous les modes basse consommation. Le RTC est un minuteur/compteur BCD indépendant et fournit une horloge/calendrier avec des interruptions d'alarme programmables.
Le RTC comprend également un indicateur de réveil programmable périodique avec capacité d'interruption.
Deux registres 32 bits contiennent les secondes, les minutes, les heures (format 12 ou 24 heures), le jour (jour de la semaine), la date (jour du mois), le mois et l'année, exprimés au format décimal codé binaire (BCD). La valeur des sous-secondes est également disponible au format binaire.
Le mode binaire est pris en charge pour faciliter la gestion des pilotes logiciels.
Les compensations pour les mois de 28, 29 (année bissextile), 30 et 31 jours sont effectuées automatiquement. La compensation pour le changement d'heure est également possible.
Les registres 32 bits supplémentaires contiennent les sous-secondes, les secondes, les minutes, les heures, le jour et la date de l'alarme programmable.
Une fonction d'étalonnage numérique est disponible pour compenser tout écart dans la précision de l'oscillateur à cristal.
Après la réinitialisation du domaine de sauvegarde, tous les registres RTC sont protégés contre d'éventuels accès en écriture parasites et protégés par un accès sécurisé.
Tant que le volume d'approvisionnementtage reste dans la plage de fonctionnement, le RTC ne s'arrête jamais, quel que soit l'état de l'appareil (mode Run, mode basse consommation ou en cours de réinitialisation).
Les principales fonctionnalités du RTC sont les suivantes : · Calendrier avec sous-secondes, secondes, minutes, heures (format 12 ou 24), jour (jour de
semaine), date (jour du mois), mois et année · Compensation d'heure d'été programmable par logiciel · Alarme programmable avec fonction d'interruption. L'alarme peut être déclenchée par n'importe quel
combinaison des champs du calendrier. · Unité de réveil automatique générant un indicateur périodique qui déclenche un réveil automatique
interruption · Détection d'horloge de référence : une seconde horloge source plus précise (50 ou 60 Hz) peut être
utilisé pour améliorer la précision du calendrier. · Synchronisation précise avec une horloge externe grâce à la fonction de décalage sous-seconde · Circuit d'étalonnage numérique (correction périodique du compteur) : précision de 0.95 ppm, obtenue dans un
fenêtre d'étalonnage de plusieurs secondes
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· Heureamp fonction de sauvegarde des événements · Stockage de SWKEY dans les registres de sauvegarde RTC avec accès direct au bus SAE (non
lisible par le CPU) · Interruptions/événements masquables :
Alarme A Alarme B Interruption de réveil Heureamp · Prise en charge de TrustZone : RTC entièrement sécurisable Alarme A, alarme B, minuterie de réveil et heureamp individuel sécurisé ou non sécurisé
configuration Calibrage RTC effectué en configuration sécurisée sur non sécurisée
3.29
Tamper et registres de sauvegarde (TAMP)
Les registres de sauvegarde 32 x 32 bits sont conservés dans tous les modes basse consommation, ainsi qu'en mode VBAT. Ils peuvent servir au stockage de données sensibles, leur contenu étant protégé par unampcircuit de détection er.
Sept tampbroches d'entrée et cinq tamples broches de sortie sont disponibles pour l'anti-tampdétection. Le t externeampLes broches peuvent être configurées pour la détection de bord, la détection de bord et de niveau, la détection de niveau avec filtrage ou la détection activeamper qui augmente le niveau de sécurité en vérifiant automatiquement que le tamples broches ne sont pas ouvertes ou court-circuitées de l'extérieur.
TAMP caractéristiques principales · 32 registres de sauvegarde (TAMP_BKPxR) implémenté dans le domaine RTC qui reste
alimenté par VBAT lorsque l'alimentation VDD est coupée · 12 tampbroches disponibles (sept entrées et cinq sorties) · N'importe quel tampla détection peut générer un horodatage RTCamp événement. · Tout tampLa détection efface les registres de sauvegarde. · Prise en charge de TrustZone :
Jampconfiguration sécurisée ou non sécurisée La sauvegarde enregistre la configuration dans trois zones de taille configurable :
. une zone sécurisée en lecture/écriture . une zone non sécurisée en écriture sécurisée/lecture . une zone non sécurisée en lecture/écriture · Compteur monotone
3.30
Interfaces de circuits inter-intégrés (I2C1, I2C2, I2C3, I2C4, I2C5)
Les appareils intègrent cinq interfaces I2C.
L'interface de bus I2C gère les communications entre le STM32MP133C/F et le bus série I2C. Elle contrôle l'ensemble du séquençage, du protocole, de l'arbitrage et de la temporisation spécifiques au bus I2C.
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Le périphérique I2C prend en charge : · Compatibilité avec les spécifications du bus I2C et le manuel d'utilisation rév. 5 :
Modes esclave et maître, capacité multimaître Mode standard (Sm), avec un débit binaire jusqu'à 100 kbit/s Mode rapide (Fm), avec un débit binaire jusqu'à 400 kbit/s Mode rapide Plus (Fm+), avec un débit binaire jusqu'à 1 Mbit/s et une sortie de 20 mA E/S de pilotage Mode d'adressage 7 bits et 10 bits, plusieurs adresses esclaves 7 bits Temps de configuration et de maintien programmables Étirement d'horloge en option · Compatibilité avec la spécification du bus de gestion du système (SMBus) révision 2.0 : génération et vérification de PEC (contrôle d'erreur de paquet) matériel avec ACK
Prise en charge du protocole de résolution d'adresse (ARP) Alerte SMBus · Compatibilité avec la spécification PMBusTM (Power System Management Protocol) rev 1.1 · Horloge indépendante : un choix de sources d'horloge indépendantes permettant à la vitesse de communication I2C d'être indépendante de la reprogrammation PCLK · Réveil à partir du mode Stop sur correspondance d'adresse · Filtres de bruit analogiques et numériques programmables · Tampon de 1 octet avec capacité DMA
I2C3, I2C4 et I2C5 peuvent être définis (dans ETZPC) comme accessibles uniquement par un logiciel sécurisé.
3.31
Émetteur-récepteur synchrone asynchrone universel (USART1, USART2, USART3, USART6 et UART4, UART5, UART7, UART8)
Les appareils intègrent quatre émetteurs-récepteurs synchrones universels (USART1, USART2, USART3 et USART6) et quatre émetteurs-récepteurs asynchrones universels (UART4, UART5, UART7 et UART8). Consultez le tableau ci-dessous pour un résumé des fonctionnalités USARTx et UARTx.
Ces interfaces offrent une communication asynchrone, la prise en charge IrDA SIR ENDEC, un mode de communication multiprocesseur, un mode de communication semi-duplex monofilaire et une capacité maître/esclave LIN. Elles assurent la gestion matérielle des signaux CTS et RTS, ainsi que l'activation du pilote RS485. Elles peuvent communiquer à des débits allant jusqu'à 13 Mbit/s.
USART1, USART2, USART3 et USART6 offrent également un mode Smartcard (conforme à la norme ISO 7816) et une capacité de communication de type SPI.
Tous les USART ont un domaine d'horloge indépendant de l'horloge du processeur, ce qui permet à l'USARTx de réveiller le STM32MP133C/F du mode Stop en utilisant des débits en bauds allant jusqu'à 200 Kbauds. Les événements de réveil du mode Stop sont programmables et peuvent être :
· détection du bit de démarrage
· toute trame de données reçue
· une trame de données programmée spécifique
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Toutes les interfaces USART peuvent être desservies par le contrôleur DMA.
Tableau 5. Caractéristiques USART/UART
Modes/fonctionnalités USART (1)
USART1/2/3/6
UART4/5/7/8
Contrôle de flux matériel pour le modem
X
X
Communication continue avec DMA
X
X
Communication multiprocesseur
X
X
Mode SPI synchrone (maître/esclave)
X
–
Mode carte à puce
X
–
Bloc de communication monofilaire semi-duplex IrDA SIR ENDEC
X
X
X
X
Mode LIN
X
X
Double domaine d'horloge et réveil à partir du mode basse consommation
X
X
Interruption du délai d'attente du récepteur pour la communication Modbus
X
X
X
X
Détection automatique de la vitesse de transmission
X
X
Activation du pilote
X
X
Longueur des données USART
7, 8 et 9 bits
1. X = pris en charge.
USART1 et USART2 peuvent être définis (dans ETZPC) comme accessibles uniquement par un logiciel sécurisé.
3.32
Interfaces périphériques série (SPI1, SPI2, SPI3, SPI4, SPI5) interfaces sonores inter-intégrées (I2S1, I2S2, I2S3, I2S4)
Les appareils intègrent jusqu'à cinq SPI (SPI2S1, SPI2S2, SPI2S3, SPI2S4 et SPI5) permettant des communications jusqu'à 50 Mbit/s en modes maître et esclave, en half-duplex, full-duplex et simplex. Le prédiviseur 3 bits offre huit fréquences en mode maître et la trame est configurable de 4 à 16 bits. Toutes les interfaces SPI prennent en charge le mode impulsionnel NSS, le mode TI, le calcul CRC matériel et la multiplication des FIFO Rx et Tx embarquées 8 bits avec fonction DMA.
Les interfaces I2S1, I2S2, I2S3 et I2S4 sont multiplexées avec les interfaces SPI1, SPI2, SPI3 et SPI4. Elles peuvent fonctionner en mode maître ou esclave, en duplex intégral et semi-duplex, et être configurées pour fonctionner avec une résolution de 16 ou 32 bits comme canal d'entrée ou de sortie. AudioampLes fréquences de 8 kHz à 192 kHz sont prises en charge. Toutes les interfaces I2S prennent en charge la multiplication des FIFO Rx et Tx intégrés 8 bits avec fonction DMA.
SPI4 et SPI5 peuvent être définis (dans ETZPC) comme accessibles uniquement par un logiciel sécurisé.
3.33
Interfaces audio série (SAI1, SAI2)
Les appareils intègrent deux SAI qui permettent la conception de nombreux protocoles audio stéréo ou mono
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tels que I2S, justifié par LSB ou MSB, PCM/DSP, TDM ou AC'97. Une sortie SPDIF est disponible lorsque le bloc audio est configuré comme émetteur. Pour offrir ce niveau de flexibilité et de reconfigurabilité, chaque SAI contient deux sous-blocs audio indépendants. Chaque bloc possède son propre générateur d'horloge et son propre contrôleur de ligne d'E/S. Audio sampLes fréquences de transmission jusqu'à 192 kHz sont prises en charge. De plus, jusqu'à huit microphones peuvent être pris en charge grâce à une interface PDM intégrée. Le SAI peut fonctionner en configuration maître ou esclave. Les sous-blocs audio peuvent être récepteurs ou émetteurs et fonctionner de manière synchrone ou asynchrone (par rapport à l'autre). Le SAI peut être connecté à d'autres SAI pour fonctionner de manière synchrone.
3.34
Interface de réception SPDIF (SPDIFRX)
Le SPDIFRX est conçu pour recevoir un flux S/PDIF conforme aux normes IEC-60958 et IEC-61937. Ces normes prennent en charge les flux stéréo simples jusqu'aux hautes fréquences.ample taux et le son surround multicanal compressé, tels que ceux définis par Dolby ou DTS (jusqu'à 5.1).
Les principales caractéristiques du SPDIFRX sont les suivantes : · Jusqu'à quatre entrées disponibles · Détection automatique du débit de symboles · Débit de symboles maximal : 12.288 MHz · Flux stéréo de 32 à 192 kHz pris en charge · Prise en charge des applications audio grand public IEC-60958 et IEC-61937 · Gestion des bits de parité · Communication utilisant DMA pour les applications audioamples · Communication utilisant DMA pour les informations de contrôle et de canal utilisateur · Capacités d'interruption
Le récepteur SPDIFRX offre toutes les fonctionnalités nécessaires pour détecter le débit de symboles et décoder le flux de données entrant. L'utilisateur peut sélectionner l'entrée SPDIF souhaitée et, lorsqu'un signal valide est disponible, le récepteur SPDIFRX le ré-émet.ampIl analyse le signal entrant, décode le flux Manchester et reconnaît les trames, les sous-trames et les éléments de blocs. Le SPDIFRX transmet au processeur les données décodées et les indicateurs d'état associés.
Le SPDIFRX propose également un signal nommé spdif_frame_sync, qui bascule à la fréquence de sous-trame S/PDIF utilisée pour calculer la fréquence exacte.ample taux pour les algorithmes de dérive d'horloge.
3.35
Interfaces d'entrée/sortie numériques sécurisées MultiMediaCard (SDMMC1, SDMMC2)
Deux interfaces d'entrée/sortie numériques sécurisées MultiMediaCard (SDMMC) fournissent une interface entre le bus AHB et les cartes mémoire SD, les cartes SDIO et les périphériques MMC.
Les fonctionnalités SDMMC incluent les suivantes : · Conformité avec la spécification du système Embedded MultiMediaCard version 5.1
Prise en charge de la carte pour trois modes de bus de données différents : 1 bit (par défaut), 4 bits et 8 bits
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(Vitesse HS200 SDMMC_CK limitée à la vitesse d'E/S maximale autorisée) (HS400 n'est pas pris en charge)
· Compatibilité totale avec les versions précédentes de MultiMediaCards (rétrocompatibilité)
· Conformité totale avec les spécifications de la carte mémoire SD version 4.1 (vitesse SDR104 SDMMC_CK limitée à la vitesse d'E/S maximale autorisée, mode SPI et mode UHS-II non pris en charge)
· Conformité totale avec la spécification de la carte SDIO version 4.0 Prise en charge de la carte pour deux modes de bus de données différents : 1 bit (par défaut) et 4 bits (vitesse SDR104 SDMMC_CK limitée à la vitesse d'E/S maximale autorisée, mode SPI et mode UHS-II non pris en charge)
· Transfert de données jusqu'à 208 Mo/s pour le mode 8 bits (en fonction de la vitesse d'E/S maximale autorisée)
· Les signaux de sortie de données et de commandes permettent de contrôler les pilotes bidirectionnels externes
· Contrôleur DMA dédié intégré dans l'interface hôte SDMMC, permettant des transferts à grande vitesse entre l'interface et la SRAM
· Prise en charge de la liste chaînée IDMA
· Alimentations dédiées, VDDSD1 et VDDSD2 pour SDMMC1 et SDMMC2 respectivement, supprimant le besoin d'insertion d'un décaleur de niveau sur l'interface de la carte SD en mode UHS-I
Seules certaines entrées/sorties GPIO pour SDMMC1 et SDMMC2 sont disponibles sur une broche d'alimentation VDDSD1 ou VDDSD2 dédiée. Elles font partie des entrées/sorties GPIO de démarrage par défaut pour SDMMC1 et SDMMC2 (SDMMC1 : PC[12:8], PD[2], SDMMC2 : PB[15,14,4,3], PE3, PG6). Elles sont identifiables dans le tableau des fonctions alternatives par des signaux portant le suffixe « _VSD1 » ou « _VSD2 ».
Chaque SDMMC est couplé à un bloc de retard (DLYBSD) permettant la prise en charge d'une fréquence de données externe supérieure à 100 MHz.
Les deux interfaces SDMMC disposent de ports de configuration sécurisables.
3.36
Réseau de zone de contrôleur (FDCAN1, FDCAN2)
Le sous-système de réseau de zone de contrôleur (CAN) se compose de deux modules CAN, d'une mémoire RAM de messages partagée et d'une unité d'étalonnage d'horloge.
Les deux modules CAN (FDCAN1 et FDCAN2) sont conformes à la norme ISO 11898-1 (spécification du protocole CAN version 2.0 partie A, B) et à la spécification du protocole CAN FD version 1.0.
Une mémoire RAM de messages de 10 Ko implémente les filtres, les FIFO de réception, les tampons de réception, les FIFO d'événements de transmission et les tampons de transmission (ainsi que les déclencheurs pour TTCAN). Cette mémoire RAM est partagée entre les deux modules FDCAN1 et FDCAN2.
L'unité d'étalonnage d'horloge commune est facultative. Elle permet de générer une horloge étalonnée pour FDCAN1 et FDCAN2 à partir de l'oscillateur RC interne du HSI et de la PLL, en évaluant les messages CAN reçus par FDCAN1.
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3.37
Hôte à bus série universel haute vitesse (USBH)
Les appareils intègrent un hôte USB haut débit (jusqu'à 480 Mbit/s) avec deux ports physiques. L'USBH prend en charge les opérations à bas, plein débit (OHCI) et haut débit (EHCI) indépendamment sur chaque port. Il intègre deux émetteurs-récepteurs utilisables en bas débit (1.2 Mbit/s), plein débit (12 Mbit/s) ou haut débit (480 Mbit/s). Le second émetteur-récepteur haut débit est partagé avec l'OTG haut débit.
L'USBH est conforme à la spécification USB 2.0. Les contrôleurs USBH nécessitent des horloges dédiées générées par une PLL intégrée à la couche physique USB haut débit.
3.38
USB nomade haute vitesse (OTG)
Les appareils intègrent un périphérique USB OTG haut débit (jusqu'à 480 Mbit/s) (hôte/périphérique OTG). L'OTG prend en charge les opérations à pleine vitesse et à haut débit. L'émetteur-récepteur pour le haut débit (480 Mbit/s) est partagé avec le second port USB hôte.
L'USB OTG HS est conforme aux spécifications USB 2.0 et OTG 2.0. Il dispose d'un paramétrage de point de terminaison configurable par logiciel et prend en charge la mise en veille/reprise. Les contrôleurs USB OTG nécessitent une horloge dédiée de 48 MHz, générée par une PLL intégrée au contrôleur RCC ou à la couche physique USB haut débit.
Les principales caractéristiques de l'USB OTG HS sont répertoriées ci-dessous : · Taille FIFO Rx et Tx combinée de 4 Ko avec dimensionnement FIFO dynamique · Prise en charge SRP (protocole de demande de session) et HNP (protocole de négociation d'hôte) · Huit points de terminaison bidirectionnels · 16 canaux hôtes avec prise en charge de sortie périodique · Logiciel configurable pour les modes de fonctionnement OTG1.3 et OTG2.0 · Prise en charge USB 2.0 LPM (gestion de l'alimentation de liaison) · Prise en charge de la spécification de charge de la batterie révision 1.2 · Prise en charge HS OTG PHY · USB DMA interne · HNP/SNP/IP à l'intérieur (aucune résistance externe nécessaire) · Pour les modes OTG/hôte, un interrupteur d'alimentation est nécessaire au cas où des périphériques alimentés par bus seraient
connecté.
Le port de configuration USB OTG peut être sécurisé.
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STM32MP133C/F
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3.39
Interfaces MAC Gigabit Ethernet (ETH1, ETH2)
Les appareils fournissent deux contrôleurs d'accès au support Gigabit (GMAC) conformes à la norme IEEE-802.3-2002 pour les communications LAN Ethernet via une interface indépendante du support standard de l'industrie (MII), une interface indépendante du support réduite (RMII) ou une interface indépendante du support Gigabit réduite (RGMII).
Les périphériques nécessitent une interface physique externe (PHY) pour se connecter au bus LAN physique (paire torsadée, fibre, etc.). La PHY est connectée au port du périphérique via 17 signaux pour MII, 7 signaux pour RMII ou 13 signaux pour RGMII. Elle peut être cadencée à 25 MHz (MII, RMII, RGMII) ou 125 MHz (RGMII) depuis le STM32MP133C/F ou depuis la PHY.
Les appareils comprennent les fonctionnalités suivantes : · Modes de fonctionnement et interfaces PHY
Débits de transfert de données de 10, 100 et 1000 XNUMX Mbit/s Prise en charge des opérations en duplex intégral et en semi-duplex Interfaces PHY MII, RMII et RGMII · Contrôle du traitement Filtrage de paquets multicouche : filtrage MAC sur la source (SA) et la destination (DA)
adresse avec filtre parfait et hachage, VLAN tagFiltrage basé sur le protocole avec filtre parfait et hachage, filtrage de couche 3 sur l'adresse IP source (SA) ou de destination (DA), filtrage de couche 4 sur le port source (SP) ou de destination (DP) Traitement double VLAN : insertion de jusqu'à deux VLAN tags dans le chemin de transmission, tag Filtrage dans le chemin de réception Prise en charge IEEE 1588-2008/PTPv2 Prise en charge des statistiques réseau avec compteurs RMON/MIB (RFC2819/RFC2665) · Traitement de déchargement matériel Insertion ou suppression de données de préambule et de début de trame (SFD) Moteur de déchargement de somme de contrôle d'intégrité pour l'en-tête IP et la charge utile TCP/UDP/ICMP : calcul et insertion de la somme de contrôle de transmission, calcul et comparaison de la somme de contrôle de réception Réponse automatique aux requêtes ARP avec l'adresse MAC de l'appareil Segmentation TCP : division automatique d'un gros paquet TCP de transmission en plusieurs petits paquets · Mode basse consommation Ethernet économe en énergie (norme IEEE 802.3az-2010) Détection de paquets de réveil à distance et de paquets AMD Magic PacketTM
ETH1 et ETH2 peuvent tous deux être programmés comme sécurisés. Ainsi, les transactions via l'interface AXI sont sécurisées et les registres de configuration ne peuvent être modifiés que par des accès sécurisés.
DS13875 Rév 5
47/219
48
Plus fonctionnelview
STM32MP133C/F
3.40
Infrastructure de débogage
Les appareils offrent les fonctionnalités de débogage et de traçage suivantes pour prendre en charge le développement de logiciels et l'intégration de systèmes : · Débogage des points d'arrêt · Traçage de l'exécution du code · Instrumentation logicielle · JTAG Port de débogage · Port de débogage série · Entrée et sortie de déclenchement · Port de traçage · Composants de débogage et de traçage Arm CoreSight
Le débogage peut être contrôlé via un JTAG/port d'accès de débogage série, utilisant des outils de débogage standard de l'industrie.
Un port de trace permet de capturer des données pour la journalisation et l'analyse.
Un accès de débogage aux zones sécurisées est activé par les signaux d'authentification dans le BSEC.
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DS13875 Rév 5
STM32MP133C/F
Brochage, description des broches et fonctions alternatives
4
Brochage, description des broches et fonctions alternatives
Figure 5. Sortie de ballout STM32MP133C/F LFBGA289
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
A
VSS
PA9
PD10
PB7
PE7
PD5
PE8
PG4
PH9
PH13
PC7
PB9
PB14
PG6
PD2
PC9
VSS
B
PD3
PF5
PD14
PE12
PE1
PE9
PH14
PE10
PF1
PF3
PC6
PB15
PB4
PC10
PC12
DDR_DQ4 DDR_DQ0
C
PB6
PH12
PE14
PE13
PD8
PD12
PD15
VSS
PG7
PB5
PB3
VDDSD1
PF0
PC11
DDR_DQ1
DDR_DQS0N
DDR_DQS0P
D
PB8
PD6
VSS
PE11
PD1
PE0
PG0
PE15
PB12
PB10
VDDSD2
VSS
PE3
PC8
DDR_DQM0
DDR_DQ5 DDR_DQ3
E
PG9
PD11
PA12
PD0
VSS
PA15
PD4
PD9
PF2
PB13
PH10
VDDQ_ DDR
DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5
DDR_RÉINITIALISATION
F
PG10
PG5
PG8
PH2
PH8
VDDCPU
VDD
VDDCPU VDDCPU
VDD
VDD
VDDQ_ DDR
VSS
DDR_A13
VSS
DDR_A9
DDR_A2
G
PF9
PF6
PF10
PG15
PF8
VDD
VSS
VSS
VSS
VSS
VSS
VDDQ_ DDR
DDR_BA2 DDR_A7
DDR_A3
DDR_A0 DDR_BA0
H
PH11
PI3
PH7
PB2
PE4
VDDCPU
VSS
VDDCORE VDDCORE VDDCORE
VSS
VDDQ_ DDR
DDR_WEN
VSS
DDR_ODT DDR_CSN
DDR_RASN
J
PD13
VBAT
PI2
VSS_PLL VDD_PLL VDDCPU
VSS
VDDCORE
VSS
VDDCORE
VSS
VDDQ_ DDR
VDDCORE DDR_A10
DDR_CASN
DDR_ CLKP
DDR_ CLKN
K
PC14OSC32_IN
PC15OSC32_
DEHORS
VSS
PC13
PI1
VDD
VSS
VDDCORE VDDCORE VDDCORE
VSS
VDDQ_ DDR
DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12
L
PE2
PF4
PH6
PI0
PG3
VDD
VSS
VSS
VSS
VSS
VSS
VDDQ_ DDR
DDR_ATO
DDR_DTO0
DDR_A8 DDR_BA1 DDR_A14
M
PF7
PA8
PG11
VDD_ANA VSS_ANA
VDD
VDD
VDD
VDD
VDD
VDD
VDDQ_ DDR
DDR_VREF
DDR_A4
VSS
DDR_DTO1
DDR_A6
N
PE6
PG1
PD7
VSS
PB11
PF13
VSSA
PA3
NJTRST
VSS_USB VDDA1V1_
HS
REG
VDDQ_ DDR
PWR_LP
DDR_DQM1
DDR_DQ10
DDR_DQ8 DDR_ZQ
P
PH0OSC_IN
PH1OSC_OUT
PA13
PF14
PA2
VREF-
VDDA
PG13
PG14
VDD3V3_ USBHS
VSS
PI5-BOOT1 VSS_PLL2 PWR_ON
DDR_DQ11
DDR_DQ13
DDR_DQ9
R
PG2
PH3
PWR_CPU _ON
PA1
VSS
VREF+
PC5
VSS
VDD
PF15
VDDA1V8_ REG
PI6-BOOT2
VDD_PLL2
PH5
DDR_DQ12
DDR_DQS1N
DDR_DQS1P
T
PG12
PA11
PC0
PF12
PC3
PF11
PB1
PA6
PE5
PDR_ON USB_DP2
PA14
USB_DP1
BYPASS_ REG1V8
PH4
DDR_DQ15
DDR_DQ14
U
VSS
PA7
PA0
PA5
PA4
PC4
PB0
PC1
PC2
NRST
USB_DM2
USB_RREF
USB_DM1 PI4-BOOT0
PA10
PI7
VSS
MSv65067V5
La figure ci-dessus montre le dessus du paquet view.
DS13875 Rév 5
49/219
97
Brochage, description des broches et fonctions alternatives
STM32MP133C/F
Figure 6. Ballout STM32MP133C/F TFBGA289
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
A
VSS
PD4
PE9
PG0
PD15
PE15
PB12
PF1
PC7
PC6
PF0
PB14
VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0
VSS
B
PE12
PD8
PE0
PD5
PD9
PH14
PF2
VSS
PF3
PB13
PB3
PE3
PC12
VSS
DDR_DQ1
DDR_DQS0N
DDR_DQS0P
C
PE13
PD1
PE1
PE7
VSS
VDD
PE10
PG7
PG4
PB9
PH10
PC11
PC8
DDR_DQ2
DDR_DQM0
DDR_DQ3 DDR_DQ5
D
PF5
PA9
PD10
VDDCPU
PB7
VDDCPU
PD12
VDDCPU
PH9
VDD
PB15
VDD
VSS
VDDQ_ DDR
DDR_RÉINITIALISATION
DDR_DQ7 DDR_DQ6
E
PD0
PE14
VSS
PE11
VDDCPU
VSS
PA15
VSS
PH13
VSS
PB4
VSS
VDDQ_ DDR
VSS
VDDQ_ DDR
VSS
DDR_A13
F
PH8
PA12
VDD
VDDCPU
VSS
VDDCORE
PD14
PE8
PB5
VDDCORE
PC10
VDDCORE
VSS
VDDQ_ DDR
DDR_A7
DDR_A5
DDR_A9
G
PD11
PH2
PB6
PB8
PG9
PD3
PH12
PG15
PD6
PB10
PD2
PC9
DDR_A2 DDR_BA2 DDR_A3
DDR_A0 DDR_ODT
H
PG5
PG10
PF8
VDDCPU
VSS
VDDCORE
PH11
PI3
PF9
PG6
BYPASS_ REG1V8
VDDCORE
VSS
VDDQ_ DDR
DDR_BA0 DDR_CSN DDR_WEN
J VDD_PLL VSS_PLL
PG8
PI2
VBAT
PH6
PF7
PA8
PF12
VDD
VDDA1V8_ REG
PA10
DDR_VREF
DDR_RASN
DDR_A10
VSS
DDR_CASN
K
PE4
PF10
PB2
VDD
VSS
VDDCORE
PA13
PA1
PC4
NRST
VSS_PLL2 VDDCORE
VSS
VDDQ_ DDR
DDR_A15
DDR_ CLKP
DDR_ CLKN
L
PF6
VSS
PH7
VDD_ANA VSS_ANA
PG12
PA0
PF11
PE5
PF15
VDD_PLL2
PH5
DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14
M
PC14OSC32_IN
PC15OSC32_
DEHORS
PC13
VDD
VSS
PB11
PA5
PB0
VDDCORE
USB_RREF
PI6-BOOT2 VDDCORE
VSS
VDDQ_ DDR
DDR_A6
DDR_A8 DDR_BA1
N
PD13
VSS
PI0
PI1
PA11
VSS
PA4
PB1
VSS
VSS
PI5-BOOT1
VSS
VDDQ_ DDR
VSS
VDDQ_ DDR
VSS
DDR_ATO
P
PH0OSC_IN
PH1OSC_OUT
PF4
PG1
VSS
VDD
PC3
PC5
VDD
VDD
PI4-BOOT0
VDD
VSS
VDDQ_ DDR
DDR_A4 DDR_ZQ DDR_DQ8
R
PG11
PE6
PD7
PWR_CPU_ON
PA2
PA7
PC1
PA6
PG13
NJTRST
PA14
VSS
PWR_ON
DDR_DQM1
DDR_DQ12
DDR_DQ11
DDR_DQ9
T
PE2
PH3
PF13
PC0
VSSA
VREF-
PA3
PG14
USB_DP2
VSS
VSS_USBHS
USB_DP1
PH4
DDR_DQ13
DDR_DQ14
DDR_DQS1P
DDR_DQS1N
U
VSS
PG3
PG2
PF14
VDDA
VREF+
PDR_ON
PC2
USB_DM2
VDDA1V1_ REG
VDD3V3_ USBHS
USB_DM1
PI7
La figure ci-dessus montre le dessus du paquet view.
PWR_LP
DDR_DQ15
DDR_DQ10
VSS
MSv67512V3
50/219
DS13875 Rév 5
STM32MP133C/F
Brochage, description des broches et fonctions alternatives
Figure 7. Ballout STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21
A
VSS
PA9
PE13 PE12
PD12
PG0
PE15
PG7
PH13
PF3
PB9
PF0
PC10 PC12
PC9
VSS
B
PD0
PE11
PF5
PA15
PD8
PE0
PE9
PH14
PE8
PG4
PF1
VSS
PB5
PC6
PB15PB14
PE3
PC11
DDR_DQ4
DDR_DQ1
DDR_DQ0
C
PB6
PD3
PE14 PD14
PD1
PB7
PD4
PD5
PD9
PE10 PB12
PH9
PC7
PB3
VDD SD2
PB4
PG6
PC8
PD2
DDR_ DDR_ DQS0P DQS0N
D
PB8
PD6
PH12
PD10
PE7
PF2
PB13
VSS
DDR_DQ2
DDR_DQ5
DDR_DQM0
E
PH2
PH8
VSS
VSS
CPU VDD
PE1
PD15
CPU VDD
VSS
VDD
PB10
PH10
VDDQ_ DDR
VSS
VDD SD1
DDR_DQ3
DDR_DQ6
F
PF8
PG9
PD11 PA12
VSS
VSS
VSS
DDR_DQ7
DDR_A5
VSS
G
PF6
PG10
PG5
CPU VDD
H
PE4
PF10 PG15
PG8
J
PH7
PD13
PB2
PF9
CPU VDD
VSS
VDD
CPU VDD
NOYAU VDD
VSS
VDD
VSS
VDDQ_ DDR
VSS
VSS
VDD
VDD
VSS
NOYAU VDD
VSS
VDD
NOYAU VDD
VDDQ_ DDR
DDR_A13
DDR_A2
DDR_A9
DDR_RÉINITIALISATION
N
DDR_ BA2
DDR_A3
DDR_A0
DDR_A7
DDR_ BA0
DDR_CSN
DDR_ODT
K
VSS_PLL
VDD_PLL
PH11
CPU VDD
PC15-
L
VBAT OSC32 PI3
VSS
_DEHORS
PC14-
M
VSS OSC32 PC13
_DANS
VDD
N
PE2
PF4
PH6
PI2
CPU VDD
NOYAU VDD
VSS
VDD
VSS
VSS
VSS
VSS
VSS
NOYAU VDD
VSS
VSS
NOYAU VDD
VSS
VSS
VSS
VSS
VSS
VDD
NOYAU VDD
VSS
VDD
NOYAU VDD
VDDQ_ DDR
VSS
VDDQ_ DDR
NOYAU VDD
VDDQ_ DDR
DDR_WEN
DDR_RASN
VSS
VSS
DDR_A10
DDR_CASN
DDR_ CLKN
VDDQ_ DDR
DDR_A12
DDR_ CLKP
DDR_A15
DDR_A11
DDR_A14
DDR_CKE
DDR_A1
P
PA8
PF7
PI1
PI0
VSS
VSS
DDR_DTO1
DDR_ATO
DDR_A8
DDR_ BA1
R
PG1
PG11
PH3
VDD
VDD
VSS
VDD
NOYAU VDD
VSS
VDD
NOYAU VDD
VSS
VDDQ_ DDR
VDDQ_ DDR
DDR_A4
DDR_ZQ
DDR_A6
T
VSS
PE6
PH0OSC_IN
PA13
VSS
VSS
DDR_VREF
DDR_DQ10
DDR_DQ8
VSS
U
PH1OSC_OUT
VSS_ANA
VSS
VSS
VDD
VDDA VSSA
PA6
VSS
NOYAU VDD
VSS
VDD VDDQ_ CORE DDR
VSS
PWR_ON
DDR_DQ13
DDR_DQ9
V
PD7
VDD_ANA
PG2
PA7
VREF-
NJ TRST
VDDA1 V1_ REG
VSS
PWR_ DDR_ DDR_ LP DQS1P DQS1N
W
PWR_
PG3
Processeur PG12_PF13
PC0
ON
PC3 VREF+ PB0
PA3
PE5
VDD
USB_RREF
PA14
VDD 3V3_ USBHS
VDDA1 V8_ REG
VSS
CONTOURNEMENTS S_REG
1V8
PH5
DDR_DQ12
DDR_DQ11
DDR_DQM1
Y
PA11
PF14
PA0
PA2
PA5
PF11
PC4
PB1
PC1
PG14
NRST
PF15
USB_VSS_
PI6-
USB_
PI4-
VDD_
DM2 USBHS BOOT2 DP1 BOOT0 PLL2
PH4
DDR_DQ15
DDR_DQ14
AA
VSS
PB11
PA1
PF12
PA4
PC5
PG13
PC2
PDR_ON
USB_DP2
PI5-
USB_
BOOT1 DM1
VSS_ PLL2
PA10
PI7
VSS
La figure ci-dessus montre le dessus du paquet view.
MSv65068V5
DS13875 Rév 5
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97
Brochage, description des broches et fonctions alternatives
STM32MP133C/F
Tableau 6. Légende / abréviations utilisées dans le tableau de brochage
Nom
Abréviation
Définition
Nom de la broche Type de broche
Structure d'E / S
Remarques Fonctions alternatives Fonctions supplémentaires
Sauf indication contraire, la fonction de la broche pendant et après la réinitialisation est la même que le nom réel de la broche
S
Broche d'alimentation
I
Broche d'entrée uniquement
O
Broche de sortie uniquement
E/S
Broche d'entrée/sortie
A
Broche de niveau analogique ou spéciale
E/S tolérantes FT(U/D/PD) 5 V (avec pull-up fixe / pull-down / pull-down programmable)
RDA
1.5 V, 1.35 V ou 1.2 V/O pour interface DDR3, DDR3L, LPDDR2/LPDDR3
A
Signal analogique
TVD
Broche de réinitialisation avec résistance de rappel faible
_f(1) _a(2) _u(3) _h(4)
Option pour E/S FT Option I2C FM+ Option analogique (fournie par VDDA pour la partie analogique des E/S) Option USB (fournie par VDD3V3_USBxx pour la partie USB des E/S) Sortie haute vitesse pour 1.8 V typ. VDD (pour SPI, SDMMC, QUADSPI, TRACE)
_vh(5)
Option très haute vitesse pour VDD typ. 1.8 V (pour ETH, SPI, SDMMC, QUADSPI, TRACE)
Sauf indication contraire dans une note, toutes les E/S sont définies comme des entrées flottantes pendant et après la réinitialisation
Fonctions sélectionnées via les registres GPIOx_AFR
Fonctions directement sélectionnées/activées via des registres périphériques
1. Les structures d'E/S associées dans le tableau 7 sont : FT_f, FT_fh, FT_fvh 2. Les structures d'E/S associées dans le tableau 7 sont : FT_a, FT_ha, FT_vha 3. Les structures d'E/S associées dans le tableau 7 sont : FT_u 4. Les structures d'E/S associées dans le tableau 7 sont : FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Les structures d'E/S associées dans le tableau 7 sont : FT_vh, FT_vha, FT_fvh
52/219
DS13875 Rév 5
STM32MP133C/F
Brochage, description des broches et fonctions alternatives
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1G3C1
VDDCORE S
–
PA9
E/S FT_h
VSS VDD
S
–
S
–
PE11
E/S FT_vh
PF5
E/S FT_h
PD3
E/S FT_f
PE14
E/S FT_h
VDDCPU
S
–
PD0
E/S FT
PH12
E/S FT_fh
PB6
E/S FT_h
–
–
TIM1_CH2, I2C3_SMBA,
–
DFSDM1_DATIN0, USART1_TX, UART4_TX,
FMC_NWAIT(démarrage)
–
–
–
–
TIM1_CH2,
USART2_CTS/USART2_NSS,
SAI1_D2,
–
SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,
ETH2_MII_TX_ER,
ETH1_MII_TX_ER,
FMC_D8(démarrage)/FMC_AD8
–
TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5
TIM2_CH1,
–
USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,
SAI1_D3, FMC_CLK
TIM1_BKIN, SAI1_D4,
UART8_RTS/UART8_DE,
–
QUADSPI_BK1_NCS,
QUADSPI_BK2_IO2,
FMC_D11(démarrage)/FMC_AD11
–
–
SAI1_MCLK_A, SAI1_CK1,
–
FDCAN1_RX,
FMC_D2(démarrage)/FMC_AD2
USART2_TX, TIM5_CH3,
DFSDM1_CKIN1, I2C3_SCL,
–
SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,
SAI1_CK2, ETH1_MII_CRS,
FMC_A6
TRACED6, TIM16_CH1N,
TIM4_CH1, TIM8_CH1,
–
USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,
ETH2_MDIO, FMC_NE3,
HDP6
–
–
–
TAMP_IN6 –
–
–
DS13875 Rév 5
53/219
97
Brochage, description des broches et fonctions alternatives
STM32MP133C/F
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5
VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD
S
–
S
–
E/S FT
E/S FT_fh
E/S FT_f
E/S FT_h
S
–
E/S FT_h
S
–
E/S FT_h
E/S FT_f
E/S FT_h
S
–
–
–
–
–
–
TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (démarrage)
TRACED9, TIM5_ETR,
–
USART2_RX, I2C3_SDA,
FMC_A8, HDP2
TIM16_CH1, TIM4_CH3,
I2C1_SCL, I2C3_SCL,
–
DFSDM1_DATIN1,
UART4_RX, SAI1_D1,
FMC_D13(démarrage)/FMC_AD13
TIM1_ETR, SAI2_MCLK_A,
USART1_RTS/USART1_DE,
–
ETH2_MII_RX_DV/ETH2_
RGMII_RX_CTL/ETH2_RMII_
CRS_DV, FMC_A7
–
–
LPTIM1_IN2, UART7_TX,
QUADSPI_BK2_IO0(démarrage),
–
ETH2_MII_CRS,
ETH1_MII_CRS, FMC_NE4,
ETH2_RGMII_CLK125
–
–
LPTIM2_IN2, I2C4_SMBA,
USART3_CTS/USART3_NSS,
SPDIFRX_IN0,
–
QUADSPI_BK1_IO2,
ETH2_RGMII_CLK125,
FMC_CLE(démarrage)/FMC_A16,
UART7_RX
DBTRGO, I2C2_SDA,
–
USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2,
FMC_NCE(démarrage)
TIM16_CH1N, TIM4_CH3,
–
TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,
QUADSPI_BK1_IO0(démarrage)
–
–
–
–
WKUP1
–
54/219
DS13875 Rév 5
STM32MP133C/F
Brochage, description des broches et fonctions alternatives
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5
PG8
E/S FT_h
VDDCPU PG5
S
–
E/S FT_h
PG15
E/S FT_h
PG10
E/S FT_h
VSS
S
–
PF10
E/S FT_h
VDDCORE S
–
PF6
E/S FT_vh
VSS VDD
S
–
S
–
PF9
E/S FT_h
TIM2_CH1, TIM8_ETR,
SPI5_MISO, SAI1_MCLK_B,
USART3_RTS/USART3_DE,
–
SPDIFRX_IN2,
QUADSPI_BK2_IO2,
QUADSPI_BK1_IO3,
FMC_NE2, ETH2_CLK
–
–
–
TIM17_CH1, ETH2_MDC, FMC_A15
USART6_CTS/USART6_NSS,
–
UART7_CTS, QUADSPI_BK1_IO1,
ETH2_PHY_INTN
SPI5_SCK, SAI1_SD_B,
–
UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1(démarrage),
FMC_NE3
–
–
TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(démarrage)
–
–
TIM16_CH1, SPI5_NSS,
UART7_RX(démarrage),
–
QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_
RGMII_TX_CTL/ETH2_RMII_
TX_FR
–
–
–
–
TIM17_CH1N, TIM1_CH1,
DFSDM1_CKIN3, SAI1_D4,
–
UART7_CTS, UART8_RX, TIM14_CH1,
QUADSPI_BK1_IO1(démarrage),
QUADSPI_BK2_IO3, FMC_A9
TAMP_IN4
–
TAMP_IN1 –
DS13875 Rév 5
55/219
97
Brochage, description des broches et fonctions alternatives
STM32MP133C/F
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3
PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13
E/S FT_h
S
–
E/S FT_h
S
–
E/S FT_fh
E/S FT_fh
E/S FT_h
S
–
S
–
E/S FT
E/S FT
SPI5_MISO, SAI1_D2,
DFSDM1_DATIN3,
TIM15_CH1N, I2S_CKIN,
–
SAI1_FS_A, UART7_RTS/UART7_DE,
–
UART8_TX,
QUADSPI_BK2_NCS,
FMC_NCE2, FMC_A25
–
–
–
RTC_OUT2, SAI1_D1,
I2S_CKIN, SAI1_SD_A,
–
UART4_RX,
QUADSPI_BK1_NCS(démarrage),
ETH2_MDIO, FMC_A6
TAMP_IN7
–
–
–
SAI2_FS_B, I2C3_SDA,
SPI5_SCK,
–
QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,
–
ETH1_MII_TX_CLK,
QUADSPI_BK1_IO3
SPI5_NSS, TIM5_CH2,
SAI2_SD_A,
SPI2_NSS/I2S2_WS,
–
I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,
–
ETH2_MII_RX_CLK/ETH2_
RGMII_RX_CLK/ETH2_RMII_
REF_CLK, FMC_A12
LPTIM2_ETR, TIM4_CH2,
TIM8_CH2, SAI1_CK1,
–
SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,
–
QUADSPI_BK2_IO2,
FMC_A18
–
–
–
–
–
–
(1)
SPDIFRX_IN3,
TAMP_IN4/TAMP_
ETH1_MII_RX_ER
OUT5, WKUP2
RTC_OUT1/RTC_TS/
(1)
–
RTC_LSCO, TAMP_IN1/TAMP_
OUT2, WKUP3
56/219
DS13875 Rév 5
STM32MP133C/F
Brochage, description des broches et fonctions alternatives
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
J3 J4 N5
PI2
E/S FT
(1)
SPDIFRX_IN2
TAMP_IN3/TAMP_ OUT4, WKUP5
K5 N4 P4
PI1
E/S FT
(1)
SPDIFRX_IN1
RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4
F13 L2 U13
VSS
S
–
–
–
–
J2 J5 L2
VBAT
S
–
–
–
–
L4 N3 P5
PI0
E/S FT
(1)
SPDIFRX_IN0
TAMP_IN8/TAMP_ OUT1
K2M2
L3
PC15OSC32_OUT
E/S
FT
(1)
–
OSC32_OUT
F15 N2 U16
VSS
S
–
–
–
–
K1 M1 M2
PC14OSC32_IN
E/S
FT
(1)
–
OSC32_IN
G7 E3 V16
VSS
S
–
–
–
–
H9 K6 N15 VDDCORE S
–
–
–
–
M10 M4 N9
VDD
S
–
–
–
–
G8 E6 W16
VSS
S
–
–
–
–
USART2_RX,
L2 P3 N2
PF4
E/S FT_h
–
ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_
–
RXD0, FMC_A4
MCO1, SAI2_MCLK_A,
TIM8_BKIN2, I2C4_SDA,
SPI5_MISO, SAI2_CK1,
M2 J8 P2
PA8
E/S FT_fh –
USART1_CK, SPI2_MOSI/I2S2_SDO,
–
OTG_HS_SOF,
ETH2_MII_RXD3/ETH2_
RGMII_RXD3, FMC_A21
TRACECLK, TIM2_ETR,
I2C4_SCL, SPI5_MOSI,
SAI1_FS_B,
L1 T1 N1
PE2
E/S FT_fh
–
USART6_RTS/USART6_DE, SPDIFRX_IN1,
–
ETH2_MII_RXD1/ETH2_
RGMII_RXD1/ETH2_RMII_
RXD1, FMC_A23
DS13875 Rév 5
57/219
97
Brochage, description des broches et fonctions alternatives
STM32MP133C/F
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
M1 J7 P3
PF7
E/S FT_vh –
M3 R1 R2
PG11
E/S FT_vh –
L3 J6 N3
PH6
E/S FT_fh –
N2 P4 R1
PG1
E/S FT_vh –
M11 – N12
VDD
S
–
–
N1 R2 T2
PE6
E/S FT_vh –
P1 P1 T3 PH0-OSC_IN E/S FT
–
G9 U1 N11
VSS
S
–
–
P2 P2 U2 PH1-OSC_OUT E/S FT
–
R2 T2 R3
PH3
E/S FT_fh –
M5 L5 U3 VSS_ANA S
–
–
TIM17_CH1, UART7_TX(démarrage),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA,
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–
–
–
–
OSC_IN OSC_OUT –
58/219
DS13875 Rév 5
STM32MP133C/F
Brochage, description des broches et fonctions alternatives
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
L5 U2 W1
PG3
E/S FT_fvh –
TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK,
ETH1_MDIO, FMC_A13
M4 L4 V2 VDD_ANA S
–
–
–
R1 U3 V3
PG2
E/S FT
–
MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC
T1 L6 W2
PG12
E/S FT
LPTIM1_IN1, SAI2_SCK_A,
SAI2_CK2,
USART6_RTS/USART6_DE,
USART3_CTS,
–
ETH2_PHY_INTN,
ETH1_PHY_INTN,
ETH2_MII_RX_DV/ETH2_
RGMII_RX_CTL/ETH2_RMII_
CRS_DV
F7 P6 R5
VDD
S
–
–
–
G10 E8 T1
VSS
S
–
–
–
N3 R3 V1
MCO1, USART2_CK,
I2C2_SCL, I2C3_SDA,
SPDIFRX_IN0,
PD7
E/S FT_fh
–
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK,
QUADSPI_BK1_IO2,
FMC_NE1
P3 K7 T4
PA13
E/S FT
–
DBTRGO, DBTRGI, MCO1, UART4_TX
R3 R4 W3 PWR_CPU_ON O FT
–
–
T2 N5 Y1
PA11
E/S FT_f
TIM1_CH4, I2C5_SCL,
SPI2_NSS/I2S2_WS,
USART1_CTS/USART1_NSS,
–
ETH2_MII_RXD1/ETH2_
RGMII_RXD1/ETH2_RMII_
RXD1, ETH1_CLK,
ETH2_CLK
N5 M6 AA2
PB11
TIM2_CH4, LPTIM1_OUT,
I2C5_SMBA, USART3_RX,
E/S FT_vh –
ETH1_MII_TX_FR/ETH1_
RGMII_TX_CTL/ETH1_RMII_
TX_FR
–
–
–
ÉCHEC DE DÉMARRAGE –
–
DS13875 Rév 5
59/219
97
Brochage, description des broches et fonctions alternatives
STM32MP133C/F
Numéro de code PIN
Tableau 7. Définitions des billes STM32MP133C/F (suite)
Fonctions de la balle
Nom de la broche (fonction après
réinitialiser)
Fonctions alternatives
Fonctions supplémentaires
LFBGA289 TFBGA289 TFBGA320
Structure d'E/S de type broche
Remarques
P4 U4
Y2
PF14 (JTCK/SW CLK)
E/S
FT
(2)
U3 L7 Y3
PA0
E/S FT_a –
JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS
N6 T3 W4
PF13
TIM2_ETR, SAI1_MCLK_B,
E/S FT_a –
DFSDM1_DATIN3,
USART2_TX, UART5_RX
G11 E10 P7
F10 –
–
R4 K8 AA3
P5 R5 Y4 U4 M7 Y5
VSS VDD PA1
PA2
PA5
S
–
S
–
E/S FT_a
E/S FT_a E/S FT_a
–
–
–
–
TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK
TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO
TIM2_CH1/TIM2_ETR,
USART2_CK, TIM8_CH1N,
–
SAI1_D1, SPI1_NSS/I2S1_WS,
SAI1_SD_A, ETH1_PPS_OUT,
ETH2_PPS_OUT
T3 T4 W5
SAI1_SCK_A, SAI1_CK2,
PC0
E/S FT_ha –
I2S1_MCK, SPI1_MOSI/I2S1_SDO,
USART1_TX
T4 J9 AA4
R6 U6 W7 P7 U5 U8 P6 T6 V8
PF12
E/S FT_vha –
VREF+
S
–
–
VDDA
S
–
–
VREF-
S
–
–
SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–
–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–
60/219
DS13875 Rév 5
STM3
Documents / Ressources
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