STMicroelectronics STM32MP133C F 32-bitni procesor Arm Cortex-A7 1 GHz

Specifikacije

• Jedro: Arm Cortex-A7
• Pomnilnik: Zunanji SDRAM, Vgrajeni SRAM
• Podatkovno vodilo: 16-bitni vzporedni vmesnik
• Varnost/zaščita: ponastavitev in upravljanje porabe energije, LPLV-Stop2, stanje pripravljenosti
• Ohišje: LFBGA, TFBGA z minimalnim korakom 0.5 mm
• Upravljanje ure
• Splošni vhodi/izhodi
• Matrika povezav
• 4 DMA krmilniki
• Komunikacijske periferne naprave: do 29
• Analogne periferne naprave: 6
• Časovniki: do 24, nadzorni psi: 2
• Strojno pospeševanje
• Način odpravljanja napak
• Varovalke: 3072-bitne, vključno z enoličnim ID-jem in HUK-om za ključe AES 256
• Skladno z ECOPACK2

Podsistem Arm Cortex-A7

Podsistem Arm Cortex-A7 mikrokontrolerja STM32MP133C/F zagotavlja…

Spomini

Naprava vključuje zunanji SDRAM in vgrajeni SRAM za shranjevanje podatkov …

Krmilnik DDR

Krmilnik DDR3/DDR3L/LPDDR2/LPDDR3 upravlja dostop do pomnilnika ...

Upravljanje napajanja
Shema napajanja in nadzornik zagotavljata stabilno napajanje …

Upravljanje ure
RCC upravlja distribucijo in konfiguracije ur ...

Splošni vhodi/izhodi (GPIO)
GPIO-ji zagotavljajo vmesniške zmogljivosti za zunanje naprave ...

Krmilnik zaščite TrustZone
ETZPC izboljšuje varnost sistema z upravljanjem pravic dostopa ...

Matrika medsebojnih povezav med vodiloma
Matrika omogoča prenos podatkov med različnimi moduli …

pogosta vprašanja

V: Koliko je največje število podprtih komunikacijskih perifernih naprav?
A: STM32MP133C/F podpira do 29 komunikacijskih perifernih naprav.

V: Koliko analognih perifernih naprav je na voljo?
A: Naprava ponuja 6 analognih perifernih naprav za različne analogne funkcije.

“`

STM32MP133C STM32MP133F

Arm® Cortex®-A7 do 1 GHz, 2×ETH, 2×CAN FD, 2×ADC, 24 časovnikov, avdio, kripto in napredna varnost
Podatkovni list – proizvodni podatki

Lastnosti
Vključuje najsodobnejšo patentirano tehnologijo ST
Jedro
· 32-bitni Arm® Cortex®-A7 L1 32-Kbajtni I / 32-Kbajtni D 128-Kbajtni poenoten predpomnilnik 2. stopnje Arm® NEONTM in Arm® TrustZone®

Spomini
· Zunanji pomnilnik DDR do 1 GB do LPDDR2/LPDDR3-1066 16-bit do DDR3/DDR3L-1066 16-bit
· 168 Kbajtov notranjega SRAM-a: 128 Kbajtov AXI SYSRAM-a + 32 Kbajtov AHB SRAM-a in 8 Kbajtov SRAM-a v domeni za varnostno kopiranje
· Dvojni pomnilniški vmesnik Quad-SPI · Prilagodljiv zunanji pomnilniški krmilnik z do
16-bitno podatkovno vodilo: vzporedni vmesnik za priključitev zunanjih integriranih vezij in pomnilnikov SLC NAND z do 8-bitnim ECC
Varnost/zaščita
· Varen zagon, periferne naprave TrustZone®, 12 xtamper pini, vključno s 5 aktivnimi tampers
· Temperatura, vol.tage, frekvenca in spremljanje 32 kHz
Ponastavitev in upravljanje napajanja
· Napajanje od 1.71 V do 3.6 VI/I (5 V-tolerantnih V/I) · POR, PDR, PVD in BOR · Vgrajeni LDO-ji (USB 1.8 V, 1.1 V) · Rezervni regulator (~0.9 V) · Notranji temperaturni senzorji · Načini nizke porabe: mirovanje, zaustavitev, LPLV-ustavitev,
LPLV-Stop2 in stanje pripravljenosti

LFBGA

TFBGA

LFBGA289 (14 × 14 mm) Razmak med žicami 0.8 mm

TFBGA289 (9 × 9 mm) TFBGA320 (11 × 11 mm)
najmanjši korak 0.5 mm

· Ohranjanje DDR v stanju pripravljenosti · Krmilniki za spremljevalni čip PMIC

Upravljanje ure
· Notranji oscilatorji: 64 MHz HSI oscilator, 4 MHz CSI oscilator, 32 kHz LSI oscilator
· Zunanji oscilatorji: 8–48 MHz HSE oscilator, 32.768 kHz LSE oscilator
· 4 × PLL-ji z ​​delnim načinom

Vhodi/izhodi za splošne namene
· Do 135 varnih vhodno/izhodnih vrat z možnostjo prekinitve
· Do 6 prebujanj

Matrika medsebojnih povezav
· 2 matriki vodil 64-bitna povezava Arm® AMBA® AXI, do 266 MHz 32-bitna povezava Arm® AMBA® AHB, do 209 MHz

4 DMA krmilniki za razbremenitev CPU-ja
· Skupaj 56 fizičnih kanalov
· 1 x visokohitrostni splošni glavni krmilnik neposrednega dostopa do pomnilnika (MDMA)
· 3 × dvovratni DMA-ji z ​​zmogljivostmi FIFO in usmerjevalnika zahtev za optimalno upravljanje perifernih naprav

september 2024
To so informacije o izdelku v polni proizvodnji.

DS13875 Rev 5

1/219
www.st.com

STM32MP133C/F

Do 29 komunikacijskih periferij
· 5 × I2C FM+ (1 Mbit/s, SMBus/PMBus™) · 4 x UART + 4 x USART (12.5 Mbit/s,
Vmesnik ISO7816, LIN, IrDA, SPI) · 5 × SPI (50 Mbit/s, vključno s 4 s polnim dupleksom
Natančnost zvočnega razreda I2S prek notranjega zvočnega PLL ali zunanje ure) (+2 QUADSPI + 4 z USART) · 2 × SAI (stereo zvok: I2S, PDM, SPDIF Tx) · SPDIF Rx s 4 vhodi · 2 × SDMMC do 8 bitov (SD/e·MMCTM/SDIO) · 2 × CAN krmilnika, ki podpirata protokol CAN FD · 2 × visokohitrostni gostiteljski vmesnik USB 2.0 ali 1 × visokohitrostni gostiteljski vmesnik USB 2.0

+ 1 × USB 2.0 visoke hitrosti OTG hkrati · 2 x Ethernet MAC/GMAC IEEE 1588v2 strojna oprema, MII/RMII/RGMII
6 analognih perifernih naprav
· 2 × ADC-ja z 12-bitno največjo ločljivostjo do 5 Msps
· 1 x temperaturni senzor · 1 x digitalni filter za sigma-delta modulator
(DFSDM) s 4 kanali in 2 filtroma · Notranja ali zunanja referenca ADC VREF+
Do 24 časovnikov in 2 psa čuvaja
· 2 × 32-bitna časovnika z do 4 IC/OC/PWM ali števcem impulzov in vhodom kvadraturnega (inkrementalnega) enkoderja
· 2 × 16-bitna napredna časovnika · 10 × 16-bitna časovnika za splošno uporabo (vključno z
2 osnovna časovnika brez PWM) · 5 × 16-bitni časovniki z nizko porabo energije · Varen RTC z natančnostjo pod sekundo in
strojni koledar · 4 sistemski časovniki Cortex®-A7 (varni,
nezaščiten, virtualni, hipervizor) · 2 × neodvisna nadzorna psa
Strojno pospeševanje
· AES 128, 192, 256 DES/TDES

2 (neodvisna, neodvisna varna) 5 (2 varovalna) 4 5 (3 varovalna)
4 + 4 (vključno z dvema varnima USART-oma), nekateri so lahko vir zagona
2 (do 4 avdio kanali), z glavnim/podrejenim I2S, PCM vhodom, 2 vrati SPDIF-TX
Vgrajeni HSPHY z BCD Vgrajeni HS PHY z BCD (zaščitni), lahko kot vir zagona
2 × HS, deljena med gostiteljem in OTG 4 vhodi

2 (1 × TTCAN), kalibracija ure, 10 Kbajtni skupni medpomnilnik 2 (8 + 8 bitov) (zaščitni), e·MMC ali SD lahko služita kot vir zagona 2 izbirna neodvisna napajalnika za vmesnike SD kartice
1 (dvojni-štiri) (zaščiten), lahko je vir zagona

–
–
Zagon
–
Zagon
Zagon Zagon
(1)

Vzporedni naslov/podatki 8/16-bitni FMC Vzporedni AD-mux 8/16-bitni
NAND 8/16-bitna 10/100M/gigabitna ethernetna DMA kriptografija
Zgoščena vrednost Pravi generator naključnih števil Varovalke (enkratno programirljive)

4 × CS, do 4 × 64 MB
Da, 2× CS, SLC, BCH4/8, lahko je vir zagona 2 x (MII, RMI, RGMII) s PTP in EEE (zaščitno)
3 instance (1 varna), 33-kanalni MDMA PKA (z zaščito DPA), DES, TDES, AES (z zaščito DPA)
(vse je mogoče zaščititi) SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3, HMAC
(zaščitni) True-RNG (zaščitni) 3072 efektivnih bitov (zaščitni, uporabniku na voljo 1280 bitov)

–
Škornji –
–

16/219

DS13875 Rev 5

STM32MP133C/F

Opis

Tabela 1. Značilnosti in število perifernih naprav STM32MP133C/F (nadaljevanje)

STM32MP133CAE STM32MP133FAE STM32MP133CAG STM32MP133FAG STM32MP133CAF STM32MP133FAF Razno

Lastnosti

LFBGA289

TFBGA289

TFBGA320

GPIO-ji s prekinitvijo (skupno število)

135(2)

Zaščitni GPIO-ji, zatiči za prebujanje

Vse
6

Tamper zatiči (aktivni tamper)

12 (5)

DFSDM do 12-bitni sinhronizirani ADC

4 vhodni kanali z 2 filtroma

–

2(3) (do 5 Msps na 12-bitni liniji) (zaščitno)

ADC1: 19 kanalov, vključno z 1 notranjim, 18 kanalov na voljo za

Skupaj 12-bitnih ADC kanalov (4)

uporabnik, vključno z 8-kratnim diferencialom

–

ADC2: 18 kanalov, vključno z 6 notranjim, 12 kanalov na voljo za

uporabnik, vključno z 6-kratnim diferencialom

Vhodni pin notranjega ADC-ja VREF VREF+

Vhod 1.65 V, 1.8 V, 2.048 V, 2.5 V ali VREF+ –
ja

1. QUADSPI se lahko zažene bodisi iz namenskih GPIO-jev bodisi z uporabo nekaterih zagonskih GPIO-jev FMC Nand8 (PD4, PD1, PD5, PE9, PD11, PD15 (glejte tabelo 7: definicije kroglic STM32MP133C/F).
2. To skupno število GPIO vključuje štiri JTAG GPIO-ji in trije BOOT GPIO-ji z ​​omejeno uporabo (lahko pride do konflikta z zunanjo napravo med skeniranjem meja ali zagonom).
3. Ko se uporabljata oba ADC-ja, mora biti takt jedra enak za oba ADC-ja in vgrajenih preddelilnikov ADC-ja ni mogoče uporabiti.
4. Poleg tega so na voljo tudi notranji kanali: – notranji kanal ADC1: VREFINT – notranji kanali ADC2: temperatura, notranja prostorninatage-referenca, VDDCORE, VDDCPU, VDDQ_DDR, VBAT / 4.

DS13875 Rev 5

17/219
48

Opis 18/219

STM32MP133C/F

Slika 1. Blokovni diagram STM32MP133C/F

dobave integriranih vezjev

@VDDA

HSI

AXIM: Arm 64-bitna AXI povezava (266 MHz) T

@VDDCPU

GIC

T

Procesor Cortex-A7 650/1000 MHz + MMU + FPU + NEONT

32 tisoč dinarjev

32 tisoč I$

CNT (časovnik) T

ETM

T

2561K2B8LK2B$L+2$SCU T
asinhrono

128 bitov

TT

CSI

LSI

Čas odpravljanja napakamp

generator TSGEN

T

DAP
(JTAG/SWD)

SYSRAM 128KB

ROM 128KB

38

2 x ETH MAC
10/100/1000 (brez GMII)

FIFO

TT

T

BKPSRAM 8KB

T

RNG

T

HASH

16b PHY

DDRCONTROL 58
LPDDR2/3, DDR3/3L

asinhrono

T

KRIPT

T

SAES

DDRMCE T TZC T

DDRPHYC
T

13

DLY

8b QUADSPI (dvojni) T

37

16b

FMC

T

CRC

T

DLYBSD1

(Nadzor SDMMC1 DLY)

T

DLYBSD2

(Nadzor SDMMC2 DLY)

T

DLYBQS

(krmiljenje QUADSPI DLY)

FIFO FIFO

DLY DLY

14 8b SDMMC1 T 14 8b SDMMC2 T

PHY

2

USBH

2

(2xHS gostitelj)

PLLUSB

FIFO

T

PCA

FIFO

T MDMA 32 kanalov

AXIMC TT

17 16b Vrata za sledenje

ETZPC

T

IWDG1

T

@VBAT

BSEC

T

OTP varovalke

@VDDA

2

RTC / AWU

T

12

TAMP / Rezervne reg. T

@VBAT

2

LSE (32 kHz XTAL)

T

Sistemski časovni načrt STGENC

generacije

STGENR

USBPHYC
(USB 2 x PHY krmiljenje)
IWDG2

@VBAT

@VDDA

1

VREFBUF

T

4

16b LPTIM2

T

1

16b LPTIM3

T

1

16b LPTIM4

1

16b LPTIM5

3

ZATIČI ZA ŠKORNJE

SYSCFG

T

8

8b

HDP

10 16b TIM1/PWM 10 16b TIM8/PWM

13

SAI1

13

SAI2

9

4-kanalni DFSDM

Medpomnilnik 10KB CCU

4

FDCAN1

4

FDCAN2

FIFO FIFO
APB2 (100 MHz)

8KB FIFO
APB5 (100 MHz)

APB3 (100 MHz)

APB4

asinhrono AHB2APB

SRAM1 16KB T SRAM2 8KB T SRAM3 8KB T

AHB2APB

DMA1
8 tokovi
DMAMUX1
DMA2
8 tokovi

DMAMUX2

DMA3
8 tokovi

T

PMB (monitor procesov)
DTS (digitalni temperaturni senzor)

voltage regulatorji

@VDDA

Nadzor dobave

FIFO

FIFO

FIFO

2×2 Matrix
AHB2APB

64-bitna AXI

64-bitni glavni AXI

32-bitni AHB 32-bitni glavni AHB

32-bitni APB

Varnostna zaščita T TrustZone

AHB2APB

APB2 (100 MHz)

APB1 (100 MHz)
FIFO FIFO FIFO FIFO FIFO FIFO

MLAHB: 32-bitna matrika vodila z več AHB ARM (209 MHz)
APB6
FIFO FIFO FIFO FIFO

@VBAT
T
FIFO

Zdravje in varnost (XTAL)

2

PLL1/2/3/4

T

RCC

5

T PWR

9

T

EXTI

16ext

176

T

USBO

(OTG HS)

PHY

2

T

12b ADC1

18

T

12b ADC2

18

T

GPIOA

16b

16

T

GPIOB

16b

16

T

GPIOC

16b

16

T

GPIOD

16b

16

T

GPIOE

16b

16

T

GPIOF

16b

16

T

GPIOG 16b 16

T

GPIOH

16b

15

T

GPIOI

16b

8

AHB2APB

T

USART1

Pametna kartica IrDA

5

T

USART2

Pametna kartica IrDA

5

T

SPI4/I2S4

5

T

SPI5

4

T

I2C3/SMBUS

3

T

I2C4/SMBUS

3

T

I2C5/SMBUS

3

Filter Filter Filter

T

TIM12

16b

2

T

TIM13

16b

1

T

TIM14

16b

1

T

TIM15

16b

4

T

TIM16

16b

3

T

TIM17

16b

3

ČAS2 ČAS3 ČAS4

32b

5

16b

5

16b

5

ČAS5 ČAS6 ČAS7

32b

5

16b

16b

LPTIM1 16b

4

USART3

Pametna kartica IrDA

5

UART4

4

UART5

4

UART7

4

UART8

4

Filter Filter

I2C1/SMBUS

3

I2C2/SMBUS

3

SPI2/I2S2

5

SPI3/I2S3

5

USART6

Pametna kartica IrDA

5

SPI1/I2S1

5

FIFO FIFO

FIFO FIFO

MSv67509V2

DS13875 Rev 5

STM32MP133C/F

3

Konec funkcionalnostiview

Konec funkcionalnostiview

3.1
3.1.1
3.1.2

Podsistem Arm Cortex-A7
Lastnosti
· Arhitektura ARMv7-A · 32-kilobajtni predpomnilnik ukazov L1 · 32-kilobajtni predpomnilnik podatkov L1 · 128-kilobajtni predpomnilnik 2. stopnje · Nabor ukazov Arm + Thumb®-2 · Varnostna tehnologija Arm TrustZone · Napredni SIMD Arm NEON · Razširitve DSP in SIMD · VFPv4 računanje s plavajočo vejico · Podpora za virtualizacijo strojne opreme · Vgrajen modul za sledenje (ETM) · Integriran generični krmilnik prekinitev (GIC) s 160 deljenimi perifernimi prekinitvenimi napravami · Integriran generični časovnik (CNT)
konecview
Procesor Cortex-A7 je zelo energetsko učinkovit aplikacijski procesor, zasnovan za zagotavljanje visoke zmogljivosti v vrhunskih nosljivih napravah in drugih nizkoenergijskih vgrajenih in potrošniških aplikacijah. Zagotavlja do 20 % večjo zmogljivost posameznega nitnega procesorja kot Cortex-A5 in podobno zmogljivost kot Cortex-A9.
Cortex-A7 vključuje vse funkcije visokozmogljivih procesorjev Cortex-A15 in CortexA17, vključno s podporo za virtualizacijo v strojni opremi, NEON-om in 128-bitnim vmesnikom vodila AMBA 4 AXI.
Procesor Cortex-A7 temelji na energetsko učinkovitih 8-ihtagcevovod procesorja Cortex-A5. Ima tudi integriran predpomnilnik L2, zasnovan za nizko porabo energije, z nižjimi zakasnitvami transakcij in izboljšano podporo operacijskega sistema za vzdrževanje predpomnilnika. Poleg tega je izboljšano napovedovanje vej in izboljšana zmogljivost pomnilniškega sistema s 64-bitno potjo nalaganja, 128-bitnimi vodili AMBA 4 AXI in povečano velikostjo TLB (256 vnosov, v primerjavi s 128 vnosi za Cortex-A9 in Cortex-A5), kar povečuje zmogljivost pri velikih delovnih obremenitvah, kot so web brskanje.
Tehnologija Thumb-2
Zagotavlja vrhunsko zmogljivost tradicionalne Arm kode, hkrati pa omogoča do 30 % zmanjšanje potrebe po pomnilniku za shranjevanje navodil.
Tehnologija TrustZone
Zagotavlja zanesljivo izvajanje varnostnih aplikacij, od upravljanja digitalnih pravic do elektronskih plačil. Široka podpora tehnoloških in industrijskih partnerjev.

DS13875 Rev 5

19/219
48

Konec funkcionalnostiview

STM32MP133C/F

NEON
Tehnologija NEON lahko pospeši algoritme za multimedijo in obdelavo signalov, kot so kodiranje/dekodiranje videa, 2D/3D grafika, igre, obdelava zvoka in govora, obdelava slik, telefonija in sinteza zvoka. Cortex-A7 ponuja mehanizem, ki ponuja tako zmogljivost kot funkcionalnost enote s plavajočo vejico (FPU) Cortex-A7 ter implementacijo naprednega nabora ukazov NEON SIMD za nadaljnje pospeševanje funkcij obdelave medijev in signalov. NEON razširja FPU procesorja Cortex-A7 in zagotavlja štirikratni MAC ter dodaten 64-bitni in 128-bitni nabor registrov, ki podpira bogat nabor operacij SIMD nad 8-, 16- in 32-bitnimi celoštevilskimi in 32-bitnimi količinami podatkov s plavajočo vejico.
Virtualizacija strojne opreme
Visoko učinkovita strojna podpora za upravljanje in arbitražo podatkov, pri čemer lahko več programskih okolij in njihovih aplikacij hkrati dostopa do sistemskih zmogljivosti. To omogoča realizacijo robustnih naprav z virtualnimi okolji, ki so med seboj dobro izolirana.
Optimizirani predpomnilniki L1
Predpomnilniki L1, optimizirani za zmogljivost in energijo, združujejo tehnike minimalne zakasnitve dostopa za maksimiranje zmogljivosti in zmanjšanje porabe energije.
Integriran krmilnik predpomnilnika L2
Zagotavlja dostop do predpomnilnika z nizko zakasnitvijo in visoko pasovno širino pri visoki frekvenci ali za zmanjšanje porabe energije, povezane z dostopom do pomnilnika zunaj čipa.
Enota s plavajočo vejico (FPU) Cortex-A7
FPU zagotavlja visokozmogljive ukaze s plavajočo vejico z eno in dvojno natančnostjo, združljive z arhitekturo Arm VFPv4, ki je programsko združljiva s prejšnjimi generacijami koprocesorja s plavajočo vejico Arm.
Krmilna enota Snoop (SCU)
SCU je odgovoren za upravljanje medsebojnih povezav, arbitraže, komunikacije, prenosov med predpomnilniki in sistemskim pomnilnikom, koherence predpomnilnika in drugih zmogljivosti procesorja.
Ta sistemska skladnost tudi zmanjšuje kompleksnost programske opreme, ki je potrebna za vzdrževanje skladnosti programske opreme znotraj vsakega gonilnika operacijskega sistema.
Generični krmilnik prekinitev (GIC)
Z implementacijo standardiziranega in arhitekturno zasnovanega krmilnika prekinitev GIC zagotavlja bogat in prilagodljiv pristop k medprocesorski komunikaciji ter usmerjanju in določanju prioritet sistemskih prekinitev.
Podpira do 192 neodvisnih prekinitev, pod nadzorom programske opreme, s prednostno obdelavo strojne opreme in usmerjenimi med operacijskim sistemom in programsko plastjo za upravljanje TrustZone.
Ta prilagodljivost usmerjanja in podpora za virtualizacijo prekinitev v operacijskem sistemu zagotavljata eno ključnih funkcij, potrebnih za izboljšanje zmogljivosti rešitve, ki uporablja hipervizor.

20/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.2
3.2.1
3.2.2

Spomini
Zunanji SDRAM
Naprave STM32MP133C/F imajo vgrajen krmilnik za zunanji SDRAM, ki podpira naslednje: · LPDDR2 ali LPDDR3, 16-bitni podatki, do 1 GB, do 533 MHz takt · DDR3 ali DDR3L, 16-bitni podatki, do 1 GB, do 533 MHz takt
Vgrajen SRAM
Vse naprave imajo naslednje lastnosti: · SYSRAM: 128 Kbajtov (s programirljivo velikostjo varnega območja) · AHB SRAM: 32 Kbajtov (zaščiten) · BKPSRAM (rezervni SRAM): 8 Kbajtov
Vsebina tega območja je zaščitena pred morebitnimi neželenimi dostopi za pisanje in jo je mogoče ohraniti v stanju pripravljenosti ali načinu VBAT. BKPSRAM je mogoče (v ETZPC) definirati kot dostopen samo z varno programsko opremo.

3.3

Krmilnik DDR3/DDR3L/LPDDR2/LPDDR3 (DDRCTRL)

DDRCTRL v kombinaciji z DDRPHYC zagotavlja celovito rešitev pomnilniškega vmesnika za pomnilniški podsistem DDR. · En 64-bitni vmesnik AMBA s 4 AXI vrati (XPI) · AXI ura, asinhrona s krmilnikom · DDR pomnilniški šifrirni mehanizem (DDRMCE) z AES-128 DDR pisanje sproti
šifriranje/dešifriranje branja. · Podprti standardi:
Specifikacija JEDEC DDR3 SDRAM, JESD79-3E za DDR3/3L s 16-bitnim vmesnikom
Specifikacija JEDEC LPDDR2 SDRAM, JESD209-2E za LPDDR2 s 16-bitnim vmesnikom
Specifikacija JEDEC LPDDR3 SDRAM, JESD209-3B za LPDDR3 s 16-bitnim vmesnikom
· Napredni razporejevalnik in generator ukazov SDRAM · Programabilna polna širina podatkov (16-bitna) ali polovična širina podatkov (8-bitna) · Napredna podpora za QoS s tremi prometnimi razredi pri branju in dvema prometnima razredoma pri pisanju · Možnosti za preprečevanje pomanjkanja prometa z nižjo prioriteto · Zagotovljena skladnost za pisanje po branju (WAR) in branje po pisanju (RAW) pri
Vrata AXI · Programabilna podpora za možnosti dolžine zapisov (4, 8, 16) · Združevanje pisanj, ki omogoča združevanje več zapisov na isti naslov v en
enojno pisanje · Konfiguracija z enim rangom

DS13875 Rev 5

21/219
48

Konec funkcionalnostiview

STM32MP133C/F

· Podpora za samodejni vstop in izstop iz SDRAM-a zaradi pomanjkanja prihodov transakcij v programirljivem času
· Podpora za samodejni vstop in izstop ure (LPDDR2/3) zaradi pomanjkanja prispele transakcije
· Podpora za samodejno delovanje v načinu nizke porabe energije zaradi pomanjkanja prihodov transakcij za programirljiv čas prek strojnega vmesnika za nizko porabo energije
· Programabilna politika straničenja · Podpora za samodejni ali programsko nadzorovani samoosveževalni vstop in izhod · Podpora za programsko nadzorovan vstop in izhod ob globokem izklopu (LPDDR2 in
LPDDR3) · Podpora za eksplicitne posodobitve registrov načina SDRAM pod nadzorom programske opreme · Prilagodljiva logika preslikave naslovov, ki omogoča preslikavo vrstic, stolpcev, specifičnih za aplikacijo
banke biti · Uporabniško izbirne možnosti osveževanja · Blok, povezan z DDRPERFM, za pomoč pri spremljanju in uglaševanju delovanja
DDRCTRL in DDRPHYC je mogoče (v ETZPC) definirati kot dostopna samo z varno programsko opremo.
Glavne značilnosti DDRMCE (memorijskega šifrirnega mehanizma DDR) so navedene spodaj: · Vmesniki AXI sistemskega vodila master/slave (64-bitni) · Vmesniško šifriranje (za pisanje) in dešifriranje (za branje), ki temelji na vgrajenem požarnem zidu
programiranje · Dva načina šifriranja na regijo (največ ena regija): brez šifriranja (obilaznica),
Način blokovne šifre · Začetek in konec regij, definiranih z granularnostjo 64 Kbajtov · Privzeto filtriranje (regija 0): kateri koli odobren dostop · Filtriranje dostopa do regij: nobeno
Podprta blokovna šifra: AES Podprt način veriženja · Blokovni način s šifro AES je združljiv z načinom ECB, določenim v naprednem standardu šifriranja (AES) publikacije NIST FIPS 197, s pripadajočo funkcijo izpeljave ključa, ki temelji na algoritmu Keccak-400, objavljenem na https://keccak.team weblokacija. · En niz registrov glavnih ključev, ki so samo za pisanje in jih je mogoče zakleniti · Konfiguracijska vrata AHB, privilegirana

22/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.4

Krmilnik naslovnega prostora TrustZone za DDR (TZC)

TZC se uporablja za filtriranje bralnih/pisalnih dostopov do krmilnika DDR v skladu s pravicami TrustZone in v skladu z nezaščitenim glavnim strežnikom (NSAID) na do devetih programabilnih območjih: · Konfiguracija, ki jo podpira samo zaupanja vredna programska oprema · Ena filtrirna enota · Devet regij:
Regija 0 je vedno omogočena in pokriva celotno območje naslovov. Regije od 1 do 8 imajo programabilni osnovni/končni naslov in jih je mogoče dodeliti
kateri koli filter ali oba filtra. · Varna in nezaščitena dovoljenja za dostop, programirana na regijo · Nezaščiteni dostopi, filtrirani glede na NSAID · Regije, ki jih nadzoruje isti filter, se ne smejo prekrivati ​​· Načini napake z napako in/ali prekinitvijo · Zmogljivost sprejema = 256 · Logika varuha vrat za omogočanje in onemogočanje vsakega filtra · Špekulativni dostopi

DS13875 Rev 5

23/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.5

Načini zagona

Ob zagonu je vir zagona, ki ga uporablja notranji zagonski ROM, izbran z pin BOOT in bajti OTP.

Tabela 2. Načini zagona

BOOT2 BOOT1 BOOT0 Začetni način zagona

Komentarji

Čakanje na dohodno povezavo:

0

0

0

UART in USB(1)

USART3/6 in UART4/5/7/8 na privzetih priključkih

Visokohitrostna USB naprava na OTG_HS_DP/DM priključkih (2)

0

0

1 Serijski blisk NOR (3) Serijski blisk NOR na QUADSPI (5)

0

1

0

e·MMC(3)

e·MMC na SDMMC2 (privzeto)(5)(6)

0

1

1

NAND bliskovni pomnilnik(3)

SLC NAND bliskavica na FMC

1

0

0

Razvojni zagon (brez zagona iz bliskovnega pomnilnika)

Uporablja se za dostop do odpravljanja napak brez zagona iz bliskovnega pomnilnika (4)

1

0

1

SD-kartica (3)

SD kartica na SDMMC1 (privzeto)(5)(6)

Čakanje na dohodno povezavo:

1

1

0 UART in USB(1)(3) USART3/6 in UART4/5/7/8 na privzetih priključkih

Visokohitrostna USB naprava na OTG_HS_DP/DM priključkih (2)

1

1

1 serijski pomnilnik NAND (3) Serijski pomnilnik NAND na QUADSPI (5)

1. Onemogočeno z nastavitvami OTP. 2. USB zahteva HSE uro/kristal (glejte AN5474 za podprte frekvence z in brez nastavitev OTP). 3. Vir zagona je mogoče spremeniti z nastavitvami OTP (na primeramp4. Začetni zagon na SD kartici, nato e·MMC z nastavitvami OTP). 7. Jedro Cortex®-A13 v neskončni zanki, ki preklaplja PA5. 6. Privzete pine je mogoče spremeniti z OTP. XNUMX. Lahko pa z OTP izberemo drug vmesnik SDMMC kot ta privzeti.

Čeprav se nizkonivojski zagon izvaja z uporabo notranjih ur, programski paketi, ki jih dobavlja ST, in glavni zunanji vmesniki, kot sta DDR, USB (vendar ne omejeno nanje), zahtevajo priključitev kristala ali zunanjega oscilatorja na pine HSE.
Za omejitve in priporočila glede povezave pinov HSE in podprtih frekvenc glejte RM0475 »STM32MP13xx napredni 32-bitni MPU-ji na osnovi Arm®« ali AN5474 »Uvod v razvoj strojne opreme linij STM32MP13xx«.

24/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.6

Upravljanje napajanja

3.6.1
Pozor:

Shema napajanja
· VDD je glavni vir napajanja za V/I in notranji del, ki se napaja tudi med stanjem pripravljenosti. Uporabna glasnosttagObmočje je od 1.71 V do 3.6 V (tipično 1.8 V, 2.5 V, 3.0 V ali 3.3 V).
VDD_PLL in VDD_ANA morata biti zvezdasto povezana z VDD. · VDDDCPU je namensko vezje za procesor Cortex-A7.tagponudba, katere vrednost je odvisna od
želena frekvenca procesorja. 1.22 V do 1.38 V v načinu delovanja. VDD mora biti prisoten pred VDDDCPU. · VDDCORE je glavni digitalni regulator voltažetage in se običajno izklopi v stanju pripravljenosti. VoltagObmočje delovanja je od 1.21 V do 1.29 V. VDD mora biti prisoten pred VDDCORE. · Pin VBAT je mogoče priključiti na zunanjo baterijo (1.6 V < VBAT < 3.6 V). Če se zunanja baterija ne uporablja, mora biti ta pin priključen na VDD. · VDDA je analogni (ADC/VREF), napajalna napetosttage (1.62 V do 3.6 V). Uporaba notranjega VREF+ zahteva VDDA, ki je enak ali višji od VREF+ + 0.3 V. · Pin VDDA1V8_REG je izhod notranjega regulatorja, ki je interno povezan z USB PHY in USB PLL. Notranji regulator VDDA1V8_REG je privzeto omogočen in ga je mogoče upravljati s programsko opremo. V stanju pripravljenosti je vedno izklopljen.
Poseben pin BYPASS_REG1V8 ne sme nikoli ostati prosto vezan. Za aktiviranje ali deaktiviranje voltmetra mora biti priključen na VSS ali VDD.tage regulator. Ko je VDD = 1.8 V, je treba nastaviti BYPASS_REG1V8. · Pin VDDA1V1_REG je izhod notranjega regulatorja, ki je interno povezan z USB PHY. Notranji regulator VDDA1V1_REG je privzeto omogočen in ga je mogoče upravljati s programsko opremo. V stanju pripravljenosti je vedno izklopljen.
· VDD3V3_USBHS je visokohitrostni USB napajalnik.tagObmočje je od 3.07 V do 3.6 V.
VDD3V3_USBHS ne sme biti prisoten, razen če je prisoten VDDA1V8_REG, sicer lahko pride do trajnih poškodb STM32MP133C/F. To mora biti zagotovljeno z vrstnim redom PMIC ali z zunanjo komponento v primeru izvedbe napajalnika z diskretnimi komponentami.
· VDDSD1 in VDDSD2 sta napajalnika za SD-kartice SDMMC1 oziroma SDMMC2, ki podpirata ultra hitri način.
· VDDQ_DDR je napajanje DDR IO. 1.425 V do 1.575 V za povezavo pomnilnikov DDR3 (tipično 1.5 V).
1.283 V do 1.45 V za povezovanje pomnilnikov DDR3L (tipično 1.35 V)
1.14 V do 1.3 V za povezavo pomnilnikov LPDDR2 ali LPDDR3 (tipično 1.2 V)
Med fazami vklopa in izklopa je treba upoštevati naslednje zahteve zaporedja napajanja:
· Ko je VDD pod 1 V, morajo ostali napajalniki (VDDCORE, VDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR) ostati pod VDD + 300 mV.
· Ko je VDD nad 1 V, so vsi napajalniki neodvisni.
Med fazo izklopa napajanja se lahko napetost VDD začasno zniža v primerjavi z drugimi viri napajanja le, če energija, ki se dovaja STM32MP133C/F, ostane pod 1 mJ. To omogoča, da se zunanji ločilni kondenzatorji med prehodno fazo izklopa napajanja praznijo z različnimi časovnimi konstantami.

DS13875 Rev 5

25/219
48

Konec funkcionalnostiview
V 3.6
VBOR0 1

Slika 2. Zaporedje vklopa/izklopa

STM32MP133C/F

VDDX(1) VDD

3.6.2
Opomba: 26/219

0.3

Vklop

Način delovanja

Izklop

čas

Neveljavno območje dobave

VDDX < VDD + 300 mV

VDDX neodvisen od VDD

MSv47490V1

1. VDDX se nanaša na kateri koli napajalnik med VDDCORE, VDDDCPU, VDDSD1, VDDSD2, VDDA, VDDA1V8_REG, VDDA1V1_REG, VDD3V3_USBHS, VDDQ_DDR.

Nadzornik napajanja

Naprave imajo integrirano vezje za ponastavitev ob vklopu (POR)/ponastavitev ob izklopu (PDR), povezano z vezjem za ponastavitev ob izpadu napetosti (BOR):
· Ponastavitev ob vklopu (POR)
Nadzornik POR spremlja napajanje VDD in ga primerja s fiksnim pragom. Naprave ostanejo v načinu ponastavitve, ko je VDD pod tem pragom, · Ponastavitev ob izklopu napajanja (PDR)
Nadzornik PDR spremlja napajanje VDD. Ponastavitev se sproži, ko VDD pade pod fiksni prag.
· Ponastavitev izpada napetosti (BOR)
Nadzornik BOR spremlja napajanje VDD. Z opcijskimi bajti je mogoče konfigurirati tri pragove BOR (od 2.1 do 2.7 V). Ko VDD pade pod ta prag, se generira ponastavitev.
· Ponastavitev ob vklopu VDDCORE (POR_VDDCORE) Nadzornik POR_VDDCORE spremlja napajanje VDDCORE in ga primerja s fiksnim pragom. Domena VDDCORE ostane v načinu ponastavitve, ko je VDDCORE pod tem pragom.
· Ponastavitev ob izklopu napajanja VDDCORE (PDR_VDDCORE) Nadzornik PDR_VDDCORE spremlja napajanje VDDCORE. Ponastavitev domene VDDCORE se generira, ko VDDCORE pade pod fiksni prag.
· Ponastavitev ob vklopu VDDCPU (POR_VDDCPU) Nadzornik POR_VDDCPU spremlja napajanje VDDCPU in ga primerja s fiksnim pragom. Domena VDDCPU ostane v načinu ponastavitve, ko je VDDCORE pod tem pragom.
Pin PDR_ON je rezerviran za proizvodne teste STMicroelectronics in mora biti v aplikaciji vedno priključen na VDD.

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.7

Strategija nizke porabe energije

Porabo energije STM32MP133C/F lahko zmanjšate na več načinov: · Zmanjšajte dinamično porabo energije z upočasnitvijo takta procesorja in/ali
matrične ure vodila in/ali krmiljenje posameznih perifernih ur. · Prihranite porabo energije, ko je procesor v mirovanju, tako da izberete med razpoložljivimi nizkoenergijskimi
načine porabe energije glede na potrebe uporabniške aplikacije. To omogoča doseganje najboljšega kompromisa med kratkim časom zagona, nizko porabo energije in razpoložljivimi viri prebujanja. · Uporabite DVFS (dinamično upravljanje glasnosti)tag(in frekvenčno skaliranje) delovne točke, ki neposredno nadzorujejo taktno frekvenco procesorja in izhodno napajanje VDDCPU.
Načini delovanja omogočajo nadzor nad porazdelitvijo ure med različne dele sistema in napajanjem sistema. Način delovanja sistema poganja podsistem MPU.
Spodaj so navedeni načini nizke porabe energije podsistema MPU: · Spanje: Ure procesorja so ustavljene, periferne naprave pa delujejo kot
predhodno nastavljeno v RCC (krmilnik ponastavitve in ure). · CStop: Ure perifernih naprav CPE so ustavljene. · CStandby: VDDCPU IZKLOPLJEN
CPU preklopi v načina nizke porabe energije CSleep in CStop, ko izvaja ukaze WFI (čakanje na prekinitev) ali WFE (čakanje na dogodek).
Razpoložljivi načini delovanja sistema so naslednji: · Delovanje (sistem s polno zmogljivostjo, VDDCORE, VDDCPU in ure VKLOPLJENE) · Zaustavitev (ure IZKLOPLJENE) · LP-Zaustavitev (ure IZKLOPLJENE) · LPLV-Zaustavitev (ure IZKLOPLJENE, nivo napajanja VDDCORE in VDDCPU se lahko zniža) · LPLV-Zaustavitev2 (VDDCPU IZKLOPLJEN, VDDCORE znižan in ure IZKLOPLJENE) · Stanje pripravljenosti (VDDCPU, VDDCORE in ure IZKLOPLJENE)

Tabela 3. Način porabe energije sistema v primerjavi s procesorjem

Način napajanja sistema

procesor

Način delovanja

CRun ali CSleep

Način zaustavitve Način zaustavitve LP Način zaustavitve LPLV Način zaustavitve LPLV 2
Način pripravljenosti

Stop ali CStandby CStandby

3.8

Krmilnik za ponastavitev in uro (RCC)

Krmilnik ure in ponastavitve upravlja generiranje vseh ur, kot tudi nastavitev ure ter krmiljenje sistemskih in perifernih ponastavitev. RCC zagotavlja visoko fleksibilnost pri izbiri virov ure in omogoča uporabo razmerij ure za izboljšanje porabe energije. Poleg tega na nekaterih komunikacijskih perifernih napravah, ki so sposobne delati z

DS13875 Rev 5

27/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.8.1 3.8.2

Z dvema različnima domenama ure (bodisi uro vmesnika vodila bodisi uro periferne naprave jedra) je mogoče sistemsko frekvenco spremeniti brez spreminjanja hitrosti prenosa.
Upravljanje ure
Naprave imajo vgrajene štiri notranje oscilatorje, dva oscilatorja z zunanjim kristalom ali resonatorjem, tri notranje oscilatorje s hitrim zagonskim časom in štiri PLL-je.
RCC prejema naslednje vhodne signale za vire ure: · Notranji oscilatorji:
64 MHz HSI ura (1 % natančnost) 4 MHz CSI ura 32 kHz LSI ura · Zunanji oscilatorji: 8–48 MHz HSE ura 32.768 kHz LSE ura
RCC zagotavlja štiri PLL-je: · PLL1, namenjen taktiranju CPU-ja · PLL2, ki zagotavlja:
ure za AXI-SS (vključno z mostovi APB4, APB5, AHB5 in AHB6) ure za vmesnik DDR · PLL3 zagotavlja: ure za večplastni AHB in matriko perifernih vodil (vključno z APB1,
APB2, APB3, APB6, AHB1, AHB2 in AHB4) jedrni takti za periferne naprave · PLL4, namenjen generiranju jedrnih taktov za različne periferne naprave
Sistem se zažene z uro HSI. Uporabniška aplikacija lahko nato izbere konfiguracijo ure.
Viri za ponastavitev sistema
Ponastavitev ob vklopu inicializira vse registre razen registrov za odpravljanje napak, dela RCC, dela RTC in registrov stanja krmilnika napajanja ter domene rezervnega napajanja.
Ponastavitev aplikacije se generira iz enega od naslednjih virov: · ponastavitev iz padca NRST · ponastavitev iz signala POR in PDR (običajno imenovana ponastavitev ob vklopu) · ponastavitev iz signala BOR (običajno imenovana izpad napetosti) · ponastavitev iz neodvisnega nadzornega sistema 1 · ponastavitev iz neodvisnega nadzornega sistema 2 · ponastavitev programskega sistema iz procesorja Cortex-A7 (CPU) · napaka na HSE, ko je aktivirana funkcija varnostnega sistema ure
Ponastavitev sistema se generira iz enega od naslednjih virov: · ponastavitev aplikacije · ponastavitev iz signala POR_VDDCORE · izhod iz stanja pripravljenosti v način delovanja

28/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

Ponastavitev procesorja MPU se generira iz enega od naslednjih virov: · ponastavitev sistema · vsakič, ko MPU zapusti stanje pripravljenosti (CStandby) · programska ponastavitev MPU iz procesorja Cortex-A7 (CPE)

3.9

Splošni vhodi/izhodi (GPIO)

Vsak od GPIO-jevih pinov je mogoče s programsko opremo konfigurirati kot izhod (push-pull ali open-drain, z ali brez pull-up ali pull-down funkcije), kot vhod (z ali brez pull-up ali pull-down funkcije) ali kot periferno alternativno funkcijo. Večina GPIO-jev si deli digitalne ali analogne alternativne funkcije. Vsi GPIO-ji so zmožni visokega toka in imajo izbiro hitrosti za boljše upravljanje notranjega šuma, porabe energije in elektromagnetnega sevanja.
Po ponastavitvi so vsi GPIO-ji v analognem načinu, da se zmanjša poraba energije.
Konfiguracijo V/I je mogoče po potrebi zakleniti z upoštevanjem določenega zaporedja, da se prepreči lažno pisanje v registre V/I.
Vse GPIO pine je mogoče individualno nastaviti kot varne, kar pomeni, da je dostop programske opreme do teh GPIO-jev in pripadajočih perifernih naprav, opredeljenih kot varne, omejen na varno programsko opremo, ki se izvaja na procesorju.

3.10
Opomba:

Krmilnik zaščite TrustZone (ETZPC)
ETZPC se uporablja za konfiguriranje varnosti TrustZone za glavne in podrejene vodila s programabilnimi varnostnimi atributi (zaščitni viri). Na primer: · Velikost varnega območja SYSRAM na čipu je mogoče programirati. · Periferne naprave AHB in APB je mogoče nastaviti kot varne ali nezaščitene. · AHB SRAM je mogoče nastaviti kot varne ali nezaščitene.
Privzeto so SYSRAM, AHB SRAM in varne periferne naprave nastavljene samo na varen dostop, zato niso dostopne nezaščitenim glavnim napravam, kot sta DMA1/DMA2.

DS13875 Rev 5

29/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.11

Matrika medsebojnih povezav med vodiloma
Naprave imajo matriko vodil AXI, eno glavno matriko vodil AHB in mostove vodil, ki omogočajo medsebojno povezavo glavnih vodil s podrejenimi vodili (glejte spodnjo sliko, pike predstavljajo omogočene povezave glavna/podrejena enota).
Slika 3. Matrika vodila STM32MP133C/F

MDMA

SDMMC2

SDMMC1

DBG iz MLAHB interconnect USBH

procesor

ETH1 ETH2

128-bitni

AXIM

M9

M0

M1 M2

M3

M11

M4

M5

M6

M7

S0

S1 S2 S3 S4 S5 S6 S7 S8 S9

Privzeti podrejeni AXIMC

NIC-400 AXI 64 bitov 266 MHz – 10 glavnih / 10 podrejenih enot

Iz AXIM interconnect DMA1 DMA2 USBO DMA3

M0

M1 M2

M3 M4

M5

M6 M7

S0

S1

S2

S3

S4 S5 Medsebojna povezava AHB 32 bitov 209 MHz – 8 glavnih / 6 podrejenih enot

DDRCTRL 533 MHz AHB mostiček na AHB6 na MLAHB povezava FMC/NAND QUADSPI SYSRAM 128 KB ROM 128 KB AHB mostiček na AHB5 APB mostiček na APB5 APB mostiček na DBG APB
Sinhroni glavni vhod AXI 64 Sinhroni podrejeni vhod AXI 64 Asinhroni glavni vhod AXI 64 Asinhroni podrejeni vhod AXI 64 Sinhroni glavni vhod AHB 32 Sinhroni podrejeni vhod AHB 32 Asinhroni glavni vhod AHB 32 Asinhroni podrejeni vhod AHB 32
Mostiček do AHB2 SRAM1 SRAM2 SRAM3 Do AXIM povezovalnega mostu Mostiček do AHB4
MSv67511V2

MLAHB

30/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.12

DMA krmilniki
Naprave imajo naslednje module DMA za razbremenitev aktivnosti CPE-ja: · glavni modul za neposredni dostop do pomnilnika (MDMA)
MDMA je visokohitrostni krmilnik DMA, ki je odgovoren za vse vrste prenosov pomnilnika (iz periferne enote v pomnilnik, iz pomnilnika v pomnilnik, iz pomnilnika v periferno enoto) brez kakršnega koli delovanja CPU-ja. Ima glavni vmesnik AXI. MDMA se lahko poveže z drugimi krmilniki DMA za razširitev standardnih zmogljivosti DMA ali pa neposredno upravlja zahteve perifernih DMA. Vsak od 32 kanalov lahko izvaja blokovne prenose, ponavljajoče se blokovne prenose in prenose povezanih seznamov. MDMA je mogoče nastaviti za varne prenose v varne pomnilnike. · trije krmilniki DMA (nevarni DMA1 in DMA2 ter varni DMA3) Vsak krmilnik ima dvojni vhod AHB, za skupno 16 nezaščitenih in osem varnih kanalov DMA za izvajanje blokovnih prenosov na osnovi FIFO.
Dve enoti DMAMUX multipleksirata in usmerjata zahteve perifernih naprav DMA do treh krmilnikov DMA z visoko fleksibilnostjo, kar maksimizira število zahtev DMA, ki se izvajajo hkrati, in generira zahteve DMA iz sprožilcev perifernih izhodov ali dogodkov DMA.
DMAMUX1 preslika zahteve DMA iz nezaščitenih perifernih naprav na kanale DMA1 in DMA2. DMAMUX2 preslika zahteve DMA iz varnih perifernih naprav na kanale DMA3.

3.13

Razširjeni krmilnik prekinitev in dogodkov (EXTI)
Razširjeni krmilnik prekinitev in dogodkov (EXTI) upravlja prebujanje procesorja in sistema prek nastavljivih in neposrednih vhodnih dogodkov. EXTI posreduje zahteve za prebujanje krmilniku napajanja, generira zahteve za prekinitev grafične kartice (GIC) in dogodke na vhodnem signalu procesorja.
Zahteve za prebujanje EXTI omogočajo prebujanje sistema iz načina Stop in prebujanje CPU-ja iz načinov CStop in CStandby.
Generiranje zahtev za prekinitev in zahtev za dogodek se lahko uporablja tudi v načinu delovanja.
EXTI vključuje tudi izbiro EXTI IOport.
Vsako prekinitev ali dogodek je mogoče nastaviti kot varnega, da se dostop omeji le na varno programsko opremo.

3.14

Računska enota za preverjanje ciklične redundance (CRC)
Izračunska enota CRC (ciklično preverjanje redundance) se uporablja za pridobitev CRC kode z uporabo programabilnega polinoma.
Med drugimi aplikacijami se tehnike, ki temeljijo na CRC, uporabljajo za preverjanje celovitosti prenosa podatkov ali shranjevanja. V okviru standarda EN/IEC 60335-1 ponujajo sredstvo za preverjanje celovitosti bliskovnega pomnilnika. Enota za izračun CRC pomaga pri izračunu podpisa programske opreme med izvajanjem, ki se primerja z referenčnim podpisom, ustvarjenim med povezavo in shranjenim na določeni lokaciji v pomnilniku.

DS13875 Rev 5

31/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.15

Prilagodljiv krmilnik pomnilnika (FMC)
Glavne značilnosti krmilnika FMC so naslednje: · Vmesnik s statično pomnilniško preslikanimi napravami, vključno z:
NOR flash pomnilnik Statični ali psevdostatični pomnilnik z naključnim dostopom (SRAM, PSRAM) NAND flash pomnilnik s 4-bitno/8-bitno strojno opremo BCH ECC · 8-, 16-bitna širina podatkovnega vodila · Neodvisen nadzor izbire čipa za vsako pomnilniško banko · Neodvisna konfiguracija za vsako pomnilniško banko · Zapisni FIFO
Konfiguracijske registre FMC je mogoče zavarovati.

3.16

Dvojni pomnilniški vmesnik Quad-SPI (QUADSPI)
QUADSPI je specializiran komunikacijski vmesnik, namenjen enojnim, dvojnim ali štirim SPI flash pomnilnikom. Deluje lahko v katerem koli od naslednjih treh načinov: · Posredni način: vse operacije se izvajajo z uporabo registrov QUADSPI. · Način preverjanja stanja: statusni register zunanjega flash pomnilnika se periodično bere in
V primeru nastavitve zastavice se lahko ustvari prekinitev. · Način preslikave pomnilnika: zunanji bliskovni pomnilnik je preslikan v naslovni prostor
in ga sistem vidi, kot da bi šlo za notranji pomnilnik.
Z uporabo načina dvojnega bliska, kjer se hkrati dostopa do dveh bliskovnih pomnilnikov Quad-SPI, je mogoče podvojiti tako prepustnost kot zmogljivost.
QUADSPI je povezan z blokom zakasnitve (DLYBQS), ki omogoča podporo zunanjim podatkovnim frekvencam nad 100 MHz.
Konfiguracijski registri QUADSPI so lahko varni, prav tako pa tudi njihov blok zakasnitve.

3.17

Analogno-digitalni pretvorniki (ADC1, ADC2)
Napravi imata vgrajena dva analogno-digitalna pretvornika, katerih ločljivost je mogoče konfigurirati na 12-, 10-, 8- ali 6-bitno. Vsak ADC si deli do 18 zunanjih kanalov in izvaja pretvorbe v načinu posameznega signala ali skeniranja. V načinu skeniranja se samodejna pretvorba izvede na izbrani skupini analognih vhodov.
Oba ADC-ja imata varne vmesnike vodila.
Vsak ADC lahko upravlja krmilnik DMA, kar omogoča samodejni prenos pretvorjenih vrednosti ADC na ciljno lokacijo brez kakršnega koli programskega posredovanja.
Poleg tega lahko analogna nadzorna funkcija natančno spremlja pretvorjeno glasnosttage enega, nekaterih ali vseh izbranih kanalov. Prekinitev se ustvari, ko pretvorjeni voltage je zunaj programiranih pragov.
Za sinhronizacijo A/D pretvorbe in časovnikov lahko ADC-je sproži kateri koli od časovnikov TIM1, TIM2, TIM3, TIM4, TIM6, TIM8, TIM15, LPTIM1, LPTIM2 in LPTIM3.

32/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.18

Senzor temperature
Naprave imajo vgrajen temperaturni senzor, ki ustvarja volumentage (VTS), ki se linearno spreminja s temperaturo. Ta temperaturni senzor je notranje povezan z ADC2_INP12 in lahko meri temperaturo okolice naprave v območju od 40 do +125 °C z natančnostjo ±2 %.
Temperaturni senzor ima dobro linearnost, vendar ga je treba kalibrirati, da se doseže dobra splošna natančnost merjenja temperature. Ker se odmik temperaturnega senzorja od čipa do čipa razlikuje zaradi procesnih sprememb, je nekalibriran notranji temperaturni senzor primeren za aplikacije, ki zaznavajo samo spremembe temperature. Za izboljšanje natančnosti merjenja temperaturnega senzorja ST vsako napravo individualno tovarniško kalibrira. Tovarniške kalibracijske podatke temperaturnega senzorja ST shrani v območju OTP, ki je dostopno samo za branje.

3.19

Digitalni temperaturni senzor (DTS)
Naprave imajo vgrajen temperaturni senzor s frekvenčnim izhodom. DTS šteje frekvenco na podlagi LSE ali PCLK, da zagotovi informacije o temperaturi.
Podprte so naslednje funkcije: · generiranje prekinitev glede na temperaturni prag · generiranje signala za prebujanje glede na temperaturni prag

3.20
Opomba:

delovanje VBAT
Napajalna domena VBAT vsebuje RTC, rezervne registre in rezervni SRAM.
Za optimizacijo trajanja baterije to napajalno področje napaja VDD, kadar je na voljo, ali volumna.tagNapajanje e se uporabi na pinu VBAT (ko ni prisotno napajanje VDD). Napajanje VBAT se preklopi, ko PDR zazna, da je napetost VDD padla pod nivo PDR.
VoltagNapajanje na pinu VBAT lahko zagotovi zunanja baterija, superkondenzator ali neposredno VDD. V slednjem primeru način VBAT ne deluje.
Delovanje VBAT se aktivira, ko VDD ni prisoten.
Noben od teh dogodkov (zunanje prekinitve, TAMP dogodek ali alarm/dogodki RTC) lahko neposredno obnovijo napajanje VDD in napravo prisilijo, da izstopi iz delovanja VBAT. Kljub temu TAMP dogodki in alarmi/dogodki RTC se lahko uporabijo za generiranje signala za zunanje vezje (običajno PMIC), ki lahko obnovi napajanje VDD.

DS13875 Rev 5

33/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.21

voltagreferenčni medpomnilnik (VREFBUF)
Naprave vgrajujejo volumentagreferenčni medpomnilnik, ki ga je mogoče uporabiti kot prostorninotagreferenca za ADC-je in tudi kot volumentagreferenca za zunanje komponente prek pina VREF+. VREFBUF je lahko varen. Notranji VREFBUF podpira štiri volumnetagNapetosti: · 1.65 V · 1.8 V · 2.048 V · 2.5 V Zunanji vir napetostitagReferenco je mogoče zagotoviti prek pina VREF+, ko je notranji VREFBUF izklopljen.
Slika 4. letniktage referenčni medpomnilnik

VREFINT

+

–

VREF+

VSSA

MSv64430V1

3.22

Digitalni filter za sigma-delta modulator (DFSDM)
Naprave imajo vgrajen en DFSDM s podporo za dva modula digitalnih filtrov in štiri zunanje vhodne serijske kanale (oddajnike-sprejemnike) ali izmenično štiri notranje vzporedne vhode.
DFSDM povezuje zunanje modulatorje z napravo in izvaja digitalno filtriranje sprejetih podatkovnih tokov. Modulatorji se uporabljajo za pretvorbo analognih signalov v digitalno-serijske tokove, ki predstavljajo vhode DFSDM.
DFSDM lahko poveže tudi mikrofone PDM (modulacija pulzne gostote) in izvaja pretvorbo in filtriranje PDM v PCM (strojno pospešeno). DFSDM ima opcijske vzporedne vhode podatkovnih tokov iz ADC-jev ali iz pomnilnika naprave (prek prenosov DMA/CPU v DFSDM).
Oddajniki-sprejemniki DFSDM podpirajo več formatov serijskih vmesnikov (za podporo različnih modulatorjev). Moduli digitalnih filtrov DFSDM izvajajo digitalno obdelavo v skladu z uporabniško določenimi parametri filtra z do 24-bitno končno ločljivostjo ADC.

34/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

Periferna naprava DFSDM podpira: · Štiri multipleksirane vhodne digitalne serijske kanale:
konfigurabilen SPI vmesnik za priključitev različnih modulatorjev konfigurabilen Manchester kodiran 1-žični vmesnik PDM (modulacija gostote impulzov) vhod za mikrofon maksimalna vhodna taktna frekvenca do 20 MHz (10 MHz za Manchester kodiranje) taktni izhod za modulatorje (0 do 20 MHz) · Alternativni vhodi iz štirih notranjih digitalnih vzporednih kanalov (do 16-bitne vhodne ločljivosti): notranji viri: podatki ADC ali pomnilniški podatkovni tokovi (DMA) · Dva digitalna filtrirna modula z nastavljivo digitalno obdelavo signalov: Sincx filter: vrstni red/tip filtra (1 do 5), overlocksampintegrator razmerja Ling (1 do 1024): oversiamprazmerje ling (1 do 256) · Ločljivost izhodnih podatkov do 24 bitov, format predznačenih izhodnih podatkov · Samodejna korekcija odmika podatkov (odmik shrani uporabnik v register) · Neprekinjena ali enkratna pretvorba · Začetek pretvorbe, ki ga sprožijo: programski sprožilec, notranji časovniki, zunanji dogodki, začetek pretvorbe sinhrono s prvim digitalnim filtrirnim modulom (DFSDM) · Analogni nadzorni mehanizem z: registri pragov podatkov nizke in visoke vrednosti, namensko konfiguriran digitalni filter Sincx (vrstni red = 1 do 3,
oversampVhodni podatki (razmerje ling = 1 do 32) iz končnih izhodnih podatkov ali iz izbranih vhodnih digitalnih serijskih kanalov, neprekinjeno spremljanje neodvisno od standardne pretvorbe · Detektor kratkega stika za zaznavanje nasičenih analognih vhodnih vrednosti (spodnje in zgornje območje): do 8-bitni števec za zaznavanje od 1 do 256 zaporednih ničel ali enic v serijskem podatkovnem toku, ki neprekinjeno spremlja vsak vhodni serijski kanal · Generiranje signala prekinitve ob dogodku analognega nadzornega mehanizma ali ob dogodku detektorja kratkega stika · Detektor ekstremov: shranjevanje minimalnih in maksimalnih vrednosti končnih podatkov pretvorbe, ki jih osveži programska oprema · Zmožnost DMA za branje končnih podatkov pretvorbe · Prekinitve: konec pretvorbe, prekoračitev, analogni nadzorni mehanizem, kratek stik, odsotnost takta vhodnega serijskega kanala · »Redne« ​​ali »vbrizgane« pretvorbe: »redne« ​​pretvorbe je mogoče zahtevati kadar koli ali celo v neprekinjenem načinu
brez vpliva na čas »vbrizganih« konverzij »vbrizgane« konverzije za natančen čas in z visoko prioriteto konverzij

DS13875 Rev 5

35/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.23

Pravi generator naključnih števil (RNG)
Naprave imajo vgrajen en generator naključnih števil, ki zagotavlja 32-bitna naključna števila, ki jih generira integrirano analogno vezje.
Generator slučajnih številk (RNG) je mogoče (v ETZPC) definirati kot dostopen le z varno programsko opremo.
Pravi generator slučajnih številk (RNG) se poveže z zaščitenimi perifernimi napravami AES in PKA prek namenskega vodila (ki ga CPU ne more brati).

3.24

Kriptografski in zgoščevalni procesorji (CRYP, SAES, PKA in HASH)
Naprave imajo vgrajen en kriptografski procesor, ki podpira napredne kriptografske algoritme, ki so običajno potrebni za zagotavljanje zaupnosti, preverjanja pristnosti, celovitosti podatkov in neizpodbitnosti pri izmenjavi sporočil z vrstnikom.
Naprave imajo vgrajen tudi namenski varni 128- in 256-bitni ključ AES (SAES), odporen proti DPA, in pospeševalnik strojne opreme za šifriranje/dešifriranje PKA, pri čemer namensko strojno vodilo ni dostopno za procesor.
Glavne značilnosti CRYP: · DES/TDES (standard šifriranja podatkov/standard trojnega šifriranja podatkov): ECB (elektronsko šifriranje
algoritmi veriženja kodnih knjig) in CBC (veriženje šifer), 64-, 128- ali 192-bitni ključ · AES (napredni standard šifriranja): algoritmi veriženja ECB, CBC, GCM, CCM in CTR (način števca), 128-, 192- ali 256-bitni ključ
Glavne značilnosti univerzalnega HASH algoritma: · SHA-1, SHA-224, SHA-256, SHA-384, SHA-512, SHA-3 (varni HASH algoritmi) · HMAC
Kriptografski pospeševalnik podpira generiranje zahtev DMA.
CRYP, SAES, PKA in HASH je mogoče (v ETZPC) definirati kot dostopne le z varno programsko opremo.

3.25

Zagon in varnost ter nadzor enkratnih gesel (BSEC)
BSEC (zagon in varnost ter nadzor OTP) je namenjen krmiljenju enkratno programirljive varovalke OTP, ki se uporablja za vgrajeno nehlapno shranjevanje konfiguracije naprave in varnostnih parametrov. Nekateri deli BSEC morajo biti konfigurirani tako, da so dostopni samo varni programski opremi.
BSEC lahko za shranjevanje 256-bitnega HWKEY-ja za SAES (varni AES) uporablja OTP besede.

36/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.26

Časovniki in čuvaji
Naprave vključujejo dva časovnika z naprednim krmiljenjem, deset časovnikov za splošno uporabo (od katerih je sedem zavarovanih), dva osnovna časovnika, pet časovnikov z nizko porabo energije, dva nadzorna sistema in štiri sistemske časovnike v vsakem Cortex-A7.
Vse števce časovnikov je mogoče zamrzniti v načinu za odpravljanje napak.
Spodnja tabela primerja značilnosti časovnikov z naprednim krmiljenjem, splošnih, osnovnih in časovnikov z nizko porabo energije.

Vrsta časovnika

Časovnik

Tabela 4. Primerjava funkcij časovnika

Protiresolucija
cija

Vrsta števca

Faktor preddelilnika

Generiranje zahtev za DMA

Zajem/primerjava kanalov

Dopolnilni izhod

Največji vmesnik
ura (MHz)

Maks
časovnik
ura (MHz)(1)

Napredni TIM1, -krmiljenje TIM8

16-bitni

Gor, poljubno celo število navzdol, med 1 gor/dol in 65536

ja

ČAS2 ČAS5

32-bitni

Gor, poljubno celo število navzdol, med 1 gor/dol in 65536

ja

ČAS3 ČAS4

16-bitni

Gor, poljubno celo število navzdol, med 1 gor/dol in 65536

ja

Poljubno celo število

TIM12(2) 16-bitni

Med 1

št

Splošno

in 65536

namen

TIM13(2) TIM14(2)

16-bitni

Poljubno celo število med 1
in 65536

št

Poljubno celo število

TIM15(2) 16-bitni

Med 1

ja

in 65536

TIM16(2) TIM17(2)

16-bitni

Poljubno celo število med 1
in 65536

ja

Osnovno

TIM6, TIM7

16-bitni

Poljubno celo število med 1
in 65536

ja

LPTIM1,

Nizka moč

LPTIM2(2), LPTIM3(2),
LPTIM4,

16-bitni

1, 2, 4, 8, Navzgor 16, 32, 64,
128

št

LPTIM5

6

4

104.5

209

4

št

104.5

209

4

št

104.5

209

2

št

104.5

209

1

št

104.5

209

2

1

104.5

209

1

1

104.5

209

0

št

104.5

209

1(3)

št

104.5 104.5

1. Največja frekvenca časovnika je do 209 MHz, odvisno od bita TIMGxPRE v RCC. 2. Varnostni časovnik. 3. Na LPTIM ni kanala za zajemanje.

DS13875 Rev 5

37/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.26.1 3.26.2 3.26.3

Časovniki z naprednim upravljanjem (TIM1, TIM8)
Časovniki z naprednim krmiljenjem (TIM1, TIM8) so trifazni PWM generatorji, multipleksirani na 6 kanalih. Imajo komplementarne PWM izhode s programirljivimi vstavljenimi mrtvimi časi. Lahko jih obravnavamo tudi kot popolne časovnike za splošno uporabo. Njihovi štirje neodvisni kanali se lahko uporabljajo za: · zajem vhoda · primerjavo izhoda · generiranje PWM (način poravnave na robu ali sredinsko) · izhod v enoimpulznem načinu
Če so konfigurirani kot standardni 16-bitni časovniki, imajo enake lastnosti kot časovniki za splošno uporabo. Če so konfigurirani kot 16-bitni PWM generatorji, imajo polno modulacijsko zmogljivost (0–100 %).
Časovnik z naprednim upravljanjem lahko deluje skupaj s časovniki za splošno uporabo prek funkcije povezave časovnika za sinhronizacijo ali veriženje dogodkov.
TIM1 in TIM8 podpirata neodvisno generiranje zahtev DMA.
Časovniki za splošno uporabo (TIM2, TIM3, TIM4, TIM5, TIM12, TIM13, TIM14, TIM15, TIM16, TIM17)
V napravah STM32MP133C/F je vgrajenih deset sinhroniziranih časovnikov za splošno uporabo (za razlike glejte tabelo 4). · TIM2, TIM3, TIM4, TIM5
TIM 2 in TIM5 temeljita na 32-bitnem števcu navzgor/navzdol s samodejnim ponovnim polnjenjem in 16-bitnem preddelilniku, medtem ko TIM3 in TIM4 temeljita na 16-bitnem števcu navzgor/navzdol s samodejnim ponovnim polnjenjem in 16-bitnem preddelilniku. Vsi časovniki imajo štiri neodvisne kanale za primerjavo vhodnih podatkov/izhodnih podatkov, PWM ali izhod v enoimpulznem načinu. To omogoča do 16 primerjav vhodnih podatkov/izhodnih podatkov/PWM v največjih ohišjih. Ti časovniki za splošno uporabo lahko delujejo skupaj ali z drugimi časovniki za splošno uporabo in časovnikoma z naprednim krmiljenjem TIM1 in TIM8 prek funkcije povezave časovnika za sinhronizacijo ali veriženje dogodkov. Kateri koli od teh časovnikov za splošno uporabo se lahko uporabi za generiranje izhodov PWM. TIM2, TIM3, TIM4 in TIM5 imajo vsi neodvisno generiranje zahtev DMA. Sposobni so obdelovati signale kvadraturnih (inkrementalnih) dajalnikov in digitalne izhode iz enega do štirih Hallovih senzorjev. · TIM12, TIM13, TIM14, TIM15, TIM16, TIM17 Ti časovniki temeljijo na 16-bitnem števcu z avtomatskim ponovnim polnjenjem in 16-bitnem preddelilniku. TIM13, TIM14, TIM16 in TIM17 imajo en neodvisen kanal, medtem ko imata TIM12 in TIM15 dva neodvisna kanala za vhodno zajemanje/izhodno primerjavo, PWM ali izhod v enoimpulznem načinu. Sinhronizirati jih je mogoče s polno opremljenimi splošnimi časovniki TIM2, TIM3, TIM4, TIM5 ali pa jih uporabiti kot preproste časovne baze. Vsak od teh časovnikov je mogoče (v ETZPC) definirati kot dostopnega samo z varno programsko opremo.
Osnovni časovniki (TIM6 in TIM7)
Ti časovniki se uporabljajo predvsem kot generična 16-bitna časovna osnova.
TIM6 in TIM7 podpirata neodvisno generiranje zahtev DMA.

38/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.26.4
3.26.5 3.26.6

Časovniki z nizko porabo energije (LPTIM1, LPTIM2, LPTIM3, LPTIM4, LPTIM5)
Vsak časovnik z nizko porabo energije ima neodvisno uro in deluje tudi v načinu zaustavitve, če ga krmili LSE, LSI ali zunanja ura. LPTIMx lahko napravo prebudi iz načina zaustavitve.
Ti časovniki z nizko porabo energije podpirajo naslednje funkcije: · 16-bitni števec navzgor s 16-bitnim registrom za samodejno ponovno nalaganje · 16-bitni register za primerjavo · Nastavljiv izhod: impulz, PWM · Neprekinjen/enkratni način · Izbirni sprožilec programske/strojne opreme · Izbirni vir ure:
notranji vir ure: LSE, LSI, HSI ali APB ura zunanji vir ure preko vhoda LPTIM (deluje tudi brez notranje ure)
(vir deluje, ki ga uporablja aplikacija števca impulzov) · Programabilni digitalni filter napak · Način dajalnika
LPTIM2 in LPTIM3 je mogoče (v ETZPC) definirati kot dostopna samo z varno programsko opremo.
Neodvisni nadzorni organi (IWDG1, IWDG2)
Neodvisni nadzorni mehanizem temelji na 12-bitnem števcu navzdol in 8-bitnem preddelilniku. Taktira ga neodvisen 32 kHz notranji RC (LSI) in ker deluje neodvisno od glavne ure, lahko deluje v načinih zaustavitve in pripravljenosti. IWDG se lahko uporablja kot nadzorni mehanizem za ponastavitev naprave, ko pride do težave. Konfigurira se lahko strojno ali programsko z bajti opcij.
IWDG1 je mogoče (v ETZPC) definirati kot dostopen le z varno programsko opremo.
Generični časovniki (Cortex-A7 CNT)
Generični časovniki Cortex-A7, vgrajeni v Cortex-A7, se napajajo z vrednostjo iz generiranja sistemskega časa (STGEN).
Procesor Cortex-A7 ponuja naslednje časovnike: · fizični časovnik za uporabo v varnih in nezaščitenih načinih
Registri za fizični časovnik so shranjeni tako, da zagotavljajo varne in nezaščitene kopije. · virtualni časovnik za uporabo v nezaščitenih načinih · fizični časovnik za uporabo v hipervizorskem načinu
Generični časovniki niso pomnilniško preslikane periferne naprave in so nato dostopni le s specifičnimi navodili koprocesorja Cortex-A7 (cp15).

3.27

Generiranje sistemskega časovnika (STGEN)
Generiranje sistemskega časa (STGEN) ustvari vrednost števca časa, ki zagotavlja dosleden view časa za vse generične časovnike Cortex-A7.

DS13875 Rev 5

39/219
48

Konec funkcionalnostiview

STM32MP133C/F

Generiranje sistemskega časa ima naslednje ključne značilnosti: · 64-bitna širina za preprečevanje težav s prevračanjem · Začetek od nič ali programirljive vrednosti · Vmesnik za nadzor APB (STGENC), ki omogoča shranjevanje in obnovitev časovnika
med dogodki izpada napajanja · Vmesnik APB samo za branje (STGENR), ki omogoča branje vrednosti časovnika s strani ne-
varna programska oprema in orodja za odpravljanje napak · Povečevanje vrednosti časovnika, ki ga je mogoče ustaviti med odpravljanjem napak sistema
STGENC je mogoče (v ETZPC) definirati kot dostopen le z varno programsko opremo.

3.28

Ura v realnem času (RTC)
RTC omogoča samodejno prebujanje za upravljanje vseh načinov nizke porabe energije. RTC je neodvisen BCD časovnik/števec in zagotavlja uro/koledar dneva s programirljivimi prekinitvami alarma.
RTC vključuje tudi periodično programabilno zastavico za prebujanje z možnostjo prekinitve.
Dva 32-bitna registra vsebujeta sekunde, minute, ure (12- ali 24-urni format), dan (dan v tednu), datum (dan v mesecu), mesec in leto, izražene v binarno kodirani decimalni obliki (BCD). Vrednosti podsekund so na voljo tudi v binarnem formatu.
Za lažje upravljanje gonilnikov programske opreme je podprt binarni način.
Kompenzacije za 28-, 29- (prestopno leto), 30- in 31-dnevne mesece se izvedejo samodejno. Izvede se lahko tudi kompenzacija poletnega časa.
Dodatni 32-bitni registri vsebujejo programabilne podsekunde, sekunde, minute, ure, dan in datum alarma.
Na voljo je funkcija digitalne kalibracije za kompenzacijo morebitnih odstopanj v natančnosti kristalnega oscilatorja.
Po ponastavitvi varnostne kopije domene so vsi registri RTC zaščiteni pred morebitnimi parazitskimi dostopi za pisanje in zaščiteni z varnim dostopom.
Dokler je obseg ponudbetagČe e ostane v delovnem območju, se RTC nikoli ne ustavi, ne glede na stanje naprave (način delovanja, način nizke porabe ali ponastavitev).
Glavne funkcije RTC so naslednje: · Koledar s podsekundami, sekundami, minutami, urami (format 12 ali 24), dnevom (dan v mesecu)
teden), datum (dan v mesecu), mesec in leto · Programska oprema programira kompenzacijo poletnega časa · Programabilen alarm s funkcijo prekinitve. Alarm lahko sproži kateri koli
kombinacija koledarskih polj. · Enota za samodejno prebujanje, ki ustvarja periodično zastavico, ki sproži samodejno prebujanje
prekinitev · Zaznavanje referenčne ure: natančnejša druga izvorna ura (50 ali 60 Hz)
uporablja se za izboljšanje natančnosti koledarja. · Natančna sinhronizacija z zunanjo uro s funkcijo premika za manj kot sekundo · Digitalno kalibracijsko vezje (periodična korekcija števca): natančnost 0.95 ppm, pridobljena v
kalibracijsko okno nekaj sekund

40/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

· Časamp funkcija za shranjevanje dogodkov · Shranjevanje SWKEY v varnostnih registrih RTC z neposrednim dostopom do vodila SAE (ne
berljivo za CPU) · Maskirane prekinitve/dogodki:
Alarm A Alarm B Prekinitev bujenja Časamp · Podpora za TrustZone: popolnoma zaščiten RTC Alarm A, alarm B, časovnik bujenja in časomeramp posameznik varen ali nevaren
Kalibracija RTC v varni konfiguraciji na nezaščiteni konfiguraciji

3.29

Tamper in rezervni registri (TAMP)
32 x 32-bitnih varnostnih registrov se ohrani v vseh načinih nizke porabe energije in tudi v načinu VBAT. Uporabljajo se lahko za shranjevanje občutljivih podatkov, saj je njihova vsebina zaščitena z ...ampvezje za zaznavanje er.
Sedem tampvhodni pini in pet tampIzhodni zatiči so na voljo za zaščito pred ...ampzaznavanje er. Zunanji tampPine je mogoče konfigurirati za zaznavanje robov, robov in nivojev, zaznavanje nivojev s filtriranjem ali aktivno zaznavanje.ampki poveča raven varnosti s samodejnim preverjanjem, ali je tampZatiči niso od zunaj odprti ali kratko sklenjeni.
TAMP glavne značilnosti · 32 varnostnih registrov (TAMP_BKPxR) implementiran v domeni RTC, ki ostaja
vklopljeno prek VBAT, ko je napajanje VDD izklopljeno · 12 tampNa voljo so priključki (sedem vhodov in pet izhodov) · Kateri koli tampzaznavanje lahko ustvari čas RTCamp dogodek. · Kateri koli tampZaznavanje er izbriše varnostne registre. · Podpora za TrustZone:
Tampvarna ali nezaščitena konfiguracija Varnostno kopiranje registrov konfiguracije v treh območjih z nastavljivo velikostjo:
. eno varno območje za branje/pisanje . eno varno območje za branje/nezaščiteno območje za branje . eno nezaščiteno območje za branje/pisanje · Monotoni števec

3.30

Vmesniki medintegriranih vezij (I2C1, I2C2, I2C3, I2C4, I2C5)
Naprave imajo vgrajenih pet vmesnikov I2C.
Vmesnik vodila I2C upravlja komunikacijo med STM32MP133C/F in serijskim vodilom I2C. Nadzoruje vse zaporedje, protokol, arbitražo in časovno usklajevanje, specifične za vodilo I2C.

DS13875 Rev 5

41/219
48

Konec funkcionalnostiview

STM32MP133C/F

Periferna naprava I2C podpira: · Združljivost s specifikacijo vodila I2C in uporabniškim priročnikom, različica 5:
Podrejeni in glavni načini, večglavna zmogljivost Standardni način (Sm) z bitno hitrostjo do 100 kbit/s Hitri način (Fm) z bitno hitrostjo do 400 kbit/s Hitri način Plus (Fm+) z bitno hitrostjo do 1 Mbit/s in izhodnim tokom 20 mA V/I pogona 7-bitni in 10-bitni način naslavljanja, več 7-bitnih podrejenih naslovov Programabilni časi nastavitve in zadrževanja Izbirno raztezanje ure · Združljivost s specifikacijo vodila za upravljanje sistema (SMBus), rev 2.0: Generiranje in preverjanje strojne opreme PEC (preverjanje napak paketov) z ACK
Nadzor Podpora za protokol za ločljivost naslovov (ARP) Opozorilo SMBus · Združljivost s specifikacijo protokola za upravljanje napajalnega sistema (PMBus™), rev 1.1 · Neodvisna ura: izbira neodvisnih virov ure, ki omogoča, da je hitrost komunikacije I2C neodvisna od reprogramiranja PCLK · Prebujanje iz načina zaustavitve ob ujemanju naslova · Programabilni analogni in digitalni filtri šuma · 1-bajtni medpomnilnik z zmogljivostjo DMA
I2C3, I2C4 in I2C5 je mogoče (v ETZPC) definirati kot dostopne le z varno programsko opremo.

3.31

Univerzalni sinhroni asinhroni sprejemnik-oddajnik (USART1, USART2, USART3, USART6 in UART4, UART5, UART7, UART8)
Naprave imajo vgrajene štiri univerzalne sinhrone sprejemne oddajnike (USART1, USART2, USART3 in USART6) in štiri univerzalne asinhrone sprejemne oddajnike (UART4, UART5, UART7 in UART8). Za povzetek funkcij USARTx in UARTx glejte spodnjo tabelo.
Ti vmesniki omogočajo asinhrono komunikacijo, podporo za IrDA SIR ENDEC, večprocesorski komunikacijski način, enožični poldupleksni komunikacijski način in imajo zmogljivost LIN master/slave. Omogočajo strojno upravljanje signalov CTS in RTS ter omogočanje gonilnika RS485. Sposobni so komunicirati s hitrostmi do 13 Mbit/s.
USART1, USART2, USART3 in USART6 omogočajo tudi način pametne kartice (skladen z ISO 7816) in komunikacijske zmogljivosti, podobne SPI.
Vsi USART-i imajo domeno ure, neodvisno od ure CPU-ja, kar USARTx-u omogoča, da prebudi STM32MP133C/F iz načina zaustavitve s hitrostmi prenosa do 200 Kbaud. Dogodki prebujanja iz načina zaustavitve so programabilni in so lahko:
· zaznavanje začetnega bita
· kateri koli prejeti podatkovni okvir
· specifičen programiran podatkovni okvir

42/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

Vse vmesnike USART lahko oskrbuje krmilnik DMA.

Tabela 5. Značilnosti USART/UART

Načini/funkcije USART (1)

USART1/2/3/6

UART4/5/7/8

Nadzor pretoka strojne opreme za modem

X

X

Neprekinjena komunikacija z uporabo DMA

X

X

Večprocesorska komunikacija

X

X

Sinhroni SPI način (glavni/podrejeni)

X

–

Način pametne kartice

X

–

Enožična poldupleksna komunikacija IrDA SIR ENDEC blok

X

X

X

X

način LIN

X

X

Dvojna ura in prebujanje iz načina nizke porabe energije

X

X

Prekinitev časovne omejitve sprejemnika Komunikacija Modbus

X

X

X

X

Samodejno zaznavanje hitrosti prenosa

X

X

Omogoči gonilnik

X

X

Dolžina podatkov USART

7, 8 in 9 bitov

1. X = podprto.

USART1 in USART2 je mogoče (v ETZPC) definirati kot dostopna le z varno programsko opremo.

3.32

Serijski periferni vmesniki (SPI1, SPI2, SPI3, SPI4, SPI5) medsebojno integrirani zvočni vmesniki (I2S1, I2S2, I2S3, I2S4)
Naprave imajo do pet SPI-jev (SPI2S1, SPI2S2, SPI2S3, SPI2S4 in SPI5), ki omogočajo komunikacijo s hitrostjo do 50 Mbit/s v glavnem in podrejenem načinu, v poldupleksnem, poldupleksnem in simpleksnem načinu. 3-bitni preddelilnik zagotavlja osem frekvenc glavnega načina, okvir pa je mogoče konfigurirati od 4 do 16 bitov. Vsi SPI vmesniki podpirajo pulzni način NSS, način TI, strojni izračun CRC in množenje 8-bitnih vgrajenih Rx in Tx FIFO z zmogljivostjo DMA.
I2S1, I2S2, I2S3 in I2S4 so multipleksirani s SPI1, SPI2, SPI3 in SPI4. Delujejo lahko v glavnem ali podrejenem načinu, v načinu polnega dupleksa in poldupleksa ter so lahko konfigurirani za delovanje s 16- ali 32-bitno ločljivostjo kot vhodni ali izhodni kanal. ZvokampPodprte so frekvence od 8 kHz do 192 kHz. Vsi vmesniki I2S podpirajo množico 8-bitnih vgrajenih Rx in Tx FIFO z zmogljivostjo DMA.
SPI4 in SPI5 je mogoče (v ETZPC) definirati kot dostopna le z varno programsko opremo.

3.33

Serijski avdio vmesniki (SAI1, SAI2)
Naprave imajo vgrajena dva SAI-ja, ki omogočata oblikovanje številnih stereo ali mono zvočnih protokolov.

DS13875 Rev 5

43/219
48

Konec funkcionalnostiview

STM32MP133C/F

kot so I2S, LSB ali MSB-upravičeno, PCM/DSP, TDM ali AC'97. Izhod SPDIF je na voljo, ko je avdio blok konfiguriran kot oddajnik. Za doseganje te ravni prilagodljivosti in možnosti rekonfiguracije vsak SAI vsebuje dva neodvisna avdio podbloka. Vsak blok ima svoj generator takta in krmilnik V/I linije. AvdioampPodprte so frekvenčne razlike do 192 kHz. Poleg tega je zaradi vgrajenega vmesnika PDM mogoče podpreti do osem mikrofonov. SAI lahko deluje v glavni ali podrejeni konfiguraciji. Zvočni podbloki so lahko sprejemnik ali oddajnik in lahko delujejo sinhrono ali asinhrono (glede na drugega). SAI je mogoče povezati z drugimi SAI-ji za sinhrono delovanje.

3.34

Vmesnik sprejemnika SPDIF (SPDIFRX)
SPDIFRX je zasnovan za sprejem S/PDIF toka, ki je skladen z IEC-60958 in IEC-61937. Ta standarda podpirata preproste stereo tokove do visokih tonov.amphitrostjo predvajanja in stisnjenim večkanalnim prostorskim zvokom, kot so tisti, ki jih definirata Dolby ali DTS (do 5.1).
Glavne značilnosti SPDIFRX so naslednje: · Na voljo do štiri vhodi · Samodejno zaznavanje hitrosti simbolov · Največja hitrost simbolov: 12.288 MHz · Podprt stereo tok od 32 do 192 kHz · Podpora za zvok IEC-60958 in IEC-61937, potrošniške aplikacije · Upravljanje paritetnih bitov · Komunikacija z uporabo DMA za zvokamples · Komunikacija z uporabo DMA za nadzor in informacije o uporabniškem kanalu · Zmožnosti prekinitve
Sprejemnik SPDIFRX ponuja vse potrebne funkcije za zaznavanje simbolne hitrosti in dekodiranje dohodnega podatkovnega toka. Uporabnik lahko izbere želeni vhod SPDIF in ko je na voljo veljaven signal, SPDIFRX ponovno vzpostavi povezavo.ampSprejema dohodni signal, dekodira Manchester tok in prepozna okvirje, podokvirje in bloke. SPDIFRX dostavi CPU dekodirane podatke in povezane statusne zastavice.
SPDIFRX ponuja tudi signal z imenom spdif_frame_sync, ki preklopi s hitrostjo podslikov S/PDIF, ki se uporablja za izračun natančnega časa sličic.ample hitrost za algoritme zamika ure.

3.35

Varni digitalni vhodni/izhodni vmesniki MultiMediaCard (SDMMC1, SDMMC2)
Dva varna digitalna vhodno/izhodna vmesnika MultiMediaCard (SDMMC) zagotavljata vmesnik med vodilom AHB in pomnilniškimi karticami SD, karticami SDIO in napravami MMC.
Funkcije SDMMC vključujejo naslednje: · Skladnost s specifikacijo sistema Embedded MultiMediaCard različice 5.1
Podpora kartice za tri različne načine podatkovnega vodila: 1-bitni (privzeto), 4-bitni in 8-bitni

44/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

(Hitrost HS200 SDMMC_CK je omejena na največjo dovoljeno hitrost V/I) (HS400 ni podprt)
· Popolna združljivost s prejšnjimi različicami kartic MultiMediaCards (združljivost s prejšnjimi različicami)
· Popolna skladnost s specifikacijami pomnilniške kartice SD različice 4.1 (hitrost SDR104 SDMMC_CK je omejena na največjo dovoljeno hitrost V/I, načina SPI in UHS-II nista podprta)
· Popolna skladnost s specifikacijo kartice SDIO različice 4.0. Podpora kartice za dva različna načina podatkovnega vodila: 1-bitni (privzeto) in 4-bitni (hitrost SDR104 SDMMC_CK je omejena na največjo dovoljeno hitrost V/I, načina SPI in UHS-II nista podprta).
· Prenos podatkov do 208 Mbyte/s za 8-bitni način (odvisno od največje dovoljene hitrosti V/I)
· Izhodni podatki in ukazi omogočajo signalom krmiljenje zunanjih dvosmernih gonilnikov
· Namenski krmilnik DMA, vgrajen v gostiteljski vmesnik SDMMC, ki omogoča hitre prenose med vmesnikom in SRAM-om
· Podpora za povezane sezname IDMA
· Namenska napajalnika, VDDSD1 in VDDSD2 za SDMMC1 oziroma SDMMC2, odpravljata potrebo po vstavljanju preklopnika nivoja na vmesniku SD kartice v načinu UHS-I
Na namenskem napajalnem pinu VDDSD1 ali VDDSD2 so na voljo le nekateri GPIO-ji za SDMMC1 in SDMMC2. Ti so del privzetih zagonskih GPIO-jev za SDMMC1 in SDMMC2 (SDMMC1: PC[12:8], PD[2], SDMMC2: PB[15,14,4,3], PE3, PG6). V tabeli alternativnih funkcij jih je mogoče prepoznati po signalih s pripono »_VSD1« ali »_VSD2«.
Vsak SDMMC je povezan z blokom zakasnitve (DLYBSD), ki omogoča podporo zunanjim podatkovnim frekvencam nad 100 MHz.
Oba vmesnika SDMMC imata varna konfiguracijska vrata.

3.36

Omrežje krmilnika (FDCAN1, FDCAN2)
Podsistem omrežja krmilnika (CAN) je sestavljen iz dveh modulov CAN, skupnega pomnilnika RAM za sporočila in enote za kalibracijo ure.
Oba modula CAN (FDCAN1 in FDCAN2) sta skladna s standardom ISO 11898-1 (specifikacija protokola CAN različice 2.0, del A, B) in specifikacijo protokola CAN FD različice 1.0.
10-kilobajtni pomnilnik RAM za sporočila izvaja filtre, sprejemne FIFO-je, sprejemne medpomnilnike, FIFO-je za oddajanje dogodkov in oddajne medpomnilnike (plus sprožilce za TTCAN). Ta pomnilnik RAM za sporočila si delita modula FDCAN1 in FDCAN2.
Enota za kalibracijo skupne ure je neobvezna. Uporablja se lahko za generiranje kalibrirane ure za FDCAN1 in FDCAN2 iz notranjega RC oscilatorja HSI in PLL, tako da se z ocenjevanjem sporočil CAN, ki jih prejme FDCAN1, ustvarijo kalibrirani taktni signali za FDCANXNUMX in FDCANXNUMX.

DS13875 Rev 5

45/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.37

Gostitelj univerzalnega serijskega vodila visoke hitrosti (USBH)
Naprave imajo vgrajen en visokohitrostni USB gostitelj (do 480 Mbit/s) z dvema fizičnima priključkoma. USBH podpira tako nizkohitrostno (OHCI) kot tudi visokohitrostno (EHCI) delovanje neodvisno na vsakem priključku. Vključuje dva oddajnika-sprejemnika, ki ju je mogoče uporabljati za nizkohitrostno (1.2 Mbit/s), polnohitrostno (12 Mbit/s) ali visokohitrostno delovanje (480 Mbit/s). Drugi visokohitrostni oddajnik-sprejemnik si deli z visokohitrostnim OTG.
USBH je skladen s specifikacijo USB 2.0. Krmilniki USBH zahtevajo namenske taktne signale, ki jih generira PLL znotraj visokohitrostnega PHY USB.

3.38

USB za na pot visoke hitrosti (OTG)
Naprave imajo vgrajeno eno napravo/gostitelja/periferno napravo OTG z visoko hitrostjo (do 480 Mbit/s). OTG podpira tako delovanje s polno hitrostjo kot tudi delovanje z visoko hitrostjo. Oddajnik-sprejemnik za delovanje z visoko hitrostjo (480 Mbit/s) si deli z drugim gostiteljskim priključkom USB.
USB OTG HS je skladen s specifikacijo USB 2.0 in specifikacijo OTG 2.0. Ima programsko nastavljive nastavitve končne točke in podpira začasno ustavitev/nadaljevanje. Krmilniki USB OTG zahtevajo namensko 48 MHz uro, ki jo generira PLL znotraj RCC ali znotraj USB high-speed PHY.
Glavne značilnosti USB OTG HS so navedene spodaj: · Kombinirana velikost Rx in Tx FIFO 4 Kbyte z dinamičnim določanjem velikosti FIFO · Podpora za SRP (protokol za zahtevo seje) in HNP (protokol za pogajanje o gostitelju) · Osem dvosmernih končnih točk · 16 gostiteljskih kanalov s periodično podporo OUT · Programska oprema, ki jo je mogoče konfigurirati za načina delovanja OTG1.3 in OTG2.0 · Podpora za USB 2.0 LPM (upravljanje napajanja povezave) · Podpora za specifikacijo polnjenja baterije, revizija 1.2 · Podpora za HS OTG PHY · Notranji USB DMA · HNP/SNP/IP v notranjosti (zunanji upor ni potreben) · Za načine OTG/Host je potrebno stikalo za vklop, če so priključene naprave, ki se napajajo preko vodila
povezan.
Konfiguracijska vrata USB OTG so lahko varna.

46/219

DS13875 Rev 5

STM32MP133C/F

Konec funkcionalnostiview

3.39

Gigabitni ethernetni MAC vmesniki (ETH1, ETH2)
Napravi zagotavljata dva gigabitna krmilnika dostopa do medijev (GMAC), skladna s standardom IEEE-802.3-2002, za komunikacijo v Ethernet LAN prek standardnega vmesnika, neodvisnega od medija (MII), vmesnika, neodvisnega od medija z zmanjšano hitrostjo (RMII), ali vmesnika, neodvisnega od medija z zmanjšano hitrostjo (RGMII).
Naprave potrebujejo zunanjo fizično vmesniško napravo (PHY) za povezavo s fizičnim vodilom LAN (zasukana parica, optično vlakno itd.). PHY je povezan z vrati naprave z uporabo 17 signalov za MII, 7 signalov za RMII ali 13 signalov za RGMII in se lahko taktira s frekvenco 25 MHz (MII, RMII, RGMII) ali 125 MHz (RGMII) iz STM32MP133C/F ali iz PHY.
Naprave vključujejo naslednje funkcije: · Načini delovanja in vmesniki PHY
Hitrosti prenosa podatkov 10, 100 in 1000 Mbit/s Podpora za polnodupleksno in poldupleksno delovanje Vmesniki PHY MII, RMII in RGMII · Nadzor obdelave Večplastno filtriranje paketov: filtriranje MAC na izvoru (SA) in cilju (DA)
naslov s popolnim in zgoščevalnim filtrom, VLAN tagfiltriranje na osnovi - s popolnim in zgoščevalnim filtrom, filtriranje na 3. plasti po izvornem (SA) ali ciljnem (DA) naslovu IP, filtriranje na 4. plasti po izvornem (SP) ali ciljnem (DP) vratih, obdelava dvojnega VLAN-a: vstavljanje do dveh VLAN-ov tags v oddajni poti, tag filtriranje v sprejemni poti podpora za IEEE 1588-2008/PTPv2 podpira omrežno statistiko s števci RMON/MIB (RFC2819/RFC2665) · Obdelava razbremenitve strojne opreme Vstavljanje ali brisanje preambule in podatkov o začetku okvirja (SFD) Mehanizem za razbremenitev kontrolne vsote integritete za glavo IP in koristni tovor TCP/UDP/ICMP: izračun in vstavljanje kontrolne vsote oddaje, izračun in primerjava kontrolne vsote prejema Samodejni odgovor na zahtevo ARP z naslovom MAC naprave Segmentacija TCP: samodejna razdelitev velikega oddanega paketa TCP na več majhnih paketov · Način nizke porabe energije Energetsko učinkovit Ethernet (standard IEEE 802.3az-2010) Paketi za oddaljeno prebujanje in zaznavanje AMD Magic PacketTM
Tako ETH1 kot ETH2 je mogoče programirati kot varna. Ko so transakcije prek vmesnika AXI varne, so konfiguracijske registre mogoče spreminjati le z varnimi dostopi.

DS13875 Rev 5

47/219
48

Konec funkcionalnostiview

STM32MP133C/F

3.40

Odpravljanje napak v infrastrukturi
Naprave ponujajo naslednje funkcije odpravljanja napak in sledenja za podporo razvoju programske opreme in sistemske integracije: · Odpravljanje napak prekinitvenih točk · Sledenje izvajanja kode · Programska instrumentacija · JTAG Vrata za odpravljanje napak · Vrata za odpravljanje napak prek serijskega kabla · Vhod in izhod sprožilca · Vrata za sledenje · Komponente za odpravljanje napak in sledenje Arm CoreSight
Odpravljanje napak je mogoče nadzorovati prek JTAGDostopna vrata za odpravljanje napak /serial-wire z uporabo standardnih orodij za odpravljanje napak v industriji.
Vrata za sledenje omogočajo zajemanje podatkov za beleženje in analizo.
Dostop do varnih območij za odpravljanje napak je omogočen s signali za preverjanje pristnosti v BSEC.

48/219

DS13875 Rev 5

STM32MP133C/F

Razporeditev pinov, opis pinov in alternativne funkcije

4

Razporeditev pinov, opis pinov in alternativne funkcije

Slika 5. Balon STM32MP133C/F LFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PA9

PD10

PB7

PE7

PD5

PE8

PG4

PH9

PH13

PC7

PB9

PB14

PG6

PD2

PC9

VSS

B

PD3

PF5

PD14

PE12

PE1

PE9

PH14

PE10

PF1

PF3

PC6

PB15

PB4

PC10

PC12

DDR_DQ4 DDR_DQ0

C

PB6

PH12

PE14

PE13

PD8

PD12

PD15

VSS

PG7

PB5

PB3

VDDSD1

PF0

PC11

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

D

PB8

PD6

VSS

PE11

PD1

PE0

PG0

PE15

PB12

PB10

VDDSD2

VSS

PE3

PC8

DDR_ DQM0

DDR_DQ5 DDR_DQ3

E

PG9

PD11

PA12

PD0

VSS

PA15

PD4

PD9

PF2

PB13

PH10

VDDQ_ DDR

DDR_DQ2 DDR_DQ6 DDR_DQ7 DDR_A5

DDR_ PONASTAVITEV

F

PG10

PG5

PG8

PH2

PH8

VDDCPU

VDD

VDDCPU VDDCPU

VDD

VDD

VDDQ_ DDR

VSS

DDR_A13

VSS

DDR_A9

DDR_A2

G

PF9

PF6

PF10

PG15

PF8

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_BA2 DDR_A7

DDR_A3

DDR_A0 DDR_BA0

H

PH11

PI3

PH7

PB2

PE4

VDDCPU

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_WEN

VSS

DDR_ODT DDR_CSN

DDR_ RASN

J

PD13

VBAT

PI2

VSS_PLL VDD_PLL VDDCPU

VSS

VDDCORE

VSS

VDDCORE

VSS

VDDQ_ DDR

VDDCORE DDR_A10

DDR_ CASN

DDR_ CLKP

DDR_ CLKN

K

PC14OSC32_IN

PC15OSC32_
VEN

VSS

PC13

PI1

VDD

VSS

VDDCORE VDDCORE VDDCORE

VSS

VDDQ_ DDR

DDR_A11 DDR_CKE DDR_A1 DDR_A15 DDR_A12

L

PE2

PF4

PH6

PI0

PG3

VDD

VSS

VSS

VSS

VSS

VSS

VDDQ_ DDR

DDR_ATO

DDR_ DTO0

DDR_A8 DDR_BA1 DDR_A14

M

PF7

PA8

PG11

VDD_ANA VSS_ANA

VDD

VDD

VDD

VDD

VDD

VDD

VDDQ_ DDR

DDR_ VREF

DDR_A4

VSS

DDR_ DTO1

DDR_A6

N

PE6

PG1

PD7

VSS

PB11

PF13

VSSA

PA3

NJTRST

VSS_USB VDDA1V1_

HS

REG

VDDQ_ DDR

PWR_LP

DDR_ DQM1

DDR_ DQ10

DDR_DQ8 DDR_ZQ

P

PH0OSC_IN

PH1OSC_OUT

PA13

PF14

PA2

VREF-

VDDA

PG13

PG14

VDD3V3_ USBHS

VSS

PI5-BOOT1 VSS_PLL2 NAP_VKLOP

DDR_ DQ11

DDR_ DQ13

DDR_DQ9

R

PG2

PH3

PWR_CPU _ON

PA1

VSS

VREF+

PC5

VSS

VDD

PF15

VDDA1V8_ REG

PI6-BOOT2

VDD_PLL2

PH5

DDR_ DQ12

DDR_ DQS1N

DDR_ DQS1P

T

PG12

PA11

PC0

PF12

PC3

PF11

PB1

PA6

PE5

PDR_ON USB_DP2

PA14

USB_DP1

OBVOZ_ REG1V8

PH4

DDR_ DQ15

DDR_ DQ14

U

VSS

PA7

PA0

PA5

PA4

PC4

PB0

PC1

PC2

NRST

USB_DM2

USB_RREF

USB_DM1 PI4-BOOT0

PA10

PI7

VSS

MSv65067V5

Zgornja slika prikazuje zgornji del embalaže view.

DS13875 Rev 5

49/219
97

Razporeditev pinov, opis pinov in alternativne funkcije

STM32MP133C/F

Slika 6. Balon STM32MP133C/F TFBGA289

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

A

VSS

PD4

PE9

PG0

PD15

PE15

PB12

PF1

PC7

PC6

PF0

PB14

VDDSD2 VDDSD1 DDR_DQ4 DDR_DQ0

VSS

B

PE12

PD8

PE0

PD5

PD9

PH14

PF2

VSS

PF3

PB13

PB3

PE3

PC12

VSS

DDR_DQ1

DDR_ DQS0N

DDR_ DQS0P

C

PE13

PD1

PE1

PE7

VSS

VDD

PE10

PG7

PG4

PB9

PH10

PC11

PC8

DDR_DQ2

DDR_ DQM0

DDR_DQ3 DDR_DQ5

D

PF5

PA9

PD10

VDDCPU

PB7

VDDCPU

PD12

VDDCPU

PH9

VDD

PB15

VDD

VSS

VDDQ_ DDR

DDR_ PONASTAVITEV

DDR_DQ7 DDR_DQ6

E

PD0

PE14

VSS

PE11

VDDCPU

VSS

PA15

VSS

PH13

VSS

PB4

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_A13

F

PH8

PA12

VDD

VDDCPU

VSS

VDDCORE

PD14

PE8

PB5

VDDCORE

PC10

VDDCORE

VSS

VDDQ_ DDR

DDR_A7

DDR_A5

DDR_A9

G

PD11

PH2

PB6

PB8

PG9

PD3

PH12

PG15

PD6

PB10

PD2

PC9

DDR_A2 DDR_BA2 DDR_A3

DDR_A0 DDR_ODT

H

PG5

PG10

PF8

VDDCPU

VSS

VDDCORE

PH11

PI3

PF9

PG6

OBVOZ_ REG1V8

VDDCORE

VSS

VDDQ_ DDR

DDR_BA0 DDR_CSN DDR_WEN

J VDD_PLL VSS_PLL

PG8

PI2

VBAT

PH6

PF7

PA8

PF12

VDD

VDDA1V8_ REG

PA10

DDR_ VREF

DDR_ RASN

DDR_A10

VSS

DDR_ CASN

K

PE4

PF10

PB2

VDD

VSS

VDDCORE

PA13

PA1

PC4

NRST

VSS_PLL2 VDDCORE

VSS

VDDQ_ DDR

DDR_A15

DDR_ CLKP

DDR_ CLKN

L

PF6

VSS

PH7

VDD_ANA VSS_ANA

PG12

PA0

PF11

PE5

PF15

VDD_PLL2

PH5

DDR_CKE DDR_A12 DDR_A1 DDR_A11 DDR_A14

M

PC14OSC32_IN

PC15OSC32_
VEN

PC13

VDD

VSS

PB11

PA5

PB0

VDDCORE

USB_RREF

PI6-BOOT2 VDDCORE

VSS

VDDQ_ DDR

DDR_A6

DDR_A8 DDR_BA1

N

PD13

VSS

PI0

PI1

PA11

VSS

PA4

PB1

VSS

VSS

PI5-BOOT1

VSS

VDDQ_ DDR

VSS

VDDQ_ DDR

VSS

DDR_ATO

P

PH0OSC_IN

PH1OSC_OUT

PF4

PG1

VSS

VDD

PC3

PC5

VDD

VDD

PI4-BOOT0

VDD

VSS

VDDQ_ DDR

DDR_A4 DDR_ZQ DDR_DQ8

R

PG11

PE6

PD7

PWR_ CPU_ON

PA2

PA7

PC1

PA6

PG13

NJTRST

PA14

VSS

PWR_ON

DDR_ DQM1

DDR_ DQ12

DDR_ DQ11

DDR_DQ9

T

PE2

PH3

PF13

PC0

VSSA

VREF-

PA3

PG14

USB_DP2

VSS

VSS_ USBHS

USB_DP1

PH4

DDR_ DQ13

DDR_ DQ14

DDR_ DQS1P

DDR_ DQS1N

U

VSS

PG3

PG2

PF14

VDDA

VREF+

PDR_ON

PC2

USB_DM2

VDDA1V1_ REG

VDD3V3_ USBHS

USB_DM1

PI7

Zgornja slika prikazuje zgornji del embalaže view.

PWR_LP

DDR_ DQ15

DDR_ DQ10

VSS

MSv67512V3

50/219

DS13875 Rev 5

STM32MP133C/F

Razporeditev pinov, opis pinov in alternativne funkcije

Slika 7. Balon STM32MP133C/F TFBGA320
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21

A

VSS

PA9

PE13 PE12

PD12

PG0

PE15

PG7

PH13

PF3

PB9

PF0

PC10 PC12

PC9

VSS

B

PD0

PE11

PF5

PA15

PD8

PE0

PE9

PH14

PE8

PG4

PF1

VSS

PB5

PC6

PB15 PB14

PE3

PC11

DDR_ DQ4

DDR_ DQ1

DDR_ DQ0

C

PB6

PD3

PE14 PD14

PD1

PB7

PD4

PD5

PD9

PE10 PB12

PH9

PC7

PB3

VDD SD2

PB4

PG6

PC8

PD2

DDR_ DDR_ DQS0P DQS0N

D

PB8

PD6

PH12

PD10

PE7

PF2

PB13

VSS

DDR_ DQ2

DDR_ DQ5

DDR_ DQM0

E

PH2

PH8

VSS

VSS

Procesor z VDD

PE1

PD15

Procesor z VDD

VSS

VDD

PB10

PH10

VDDQ_ DDR

VSS

VDD SD1

DDR_ DQ3

DDR_ DQ6

F

PF8

PG9

PD11 PA12

VSS

VSS

VSS

DDR_ DQ7

DDR_ A5

VSS

G

PF6

PG10

PG5

Procesor z VDD

H

PE4

PF10 PG15

PG8

J

PH7

PD13

PB2

PF9

Procesor z VDD

VSS

VDD

Procesor z VDD

JEDRO VDD

VSS

VDD

VSS

VDDQ_ DDR

VSS

VSS

VDD

VDD

VSS

JEDRO VDD

VSS

VDD

JEDRO VDD

VDDQ_ DDR

DDR_ A13

DDR_ A2

DDR_ A9

PONASTAVITEV DDR_
N

DDR_ BA2

DDR_ A3

DDR_ A0

DDR_ A7

DDR_ BA0

DDR_ CSN

DDR_ ODT

K

VSS_ PLL

VDD_ PLL

PH11

Procesor z VDD

PC15-

L

VBAT OSC32 PI3

VSS

_OUT

PC14-

M

VSS OSC32 PC13

_IN

VDD

N

PE2

PF4

PH6

PI2

Procesor z VDD
JEDRO VDD
VSS
VDD

VSS

VSS

VSS

VSS

VSS

JEDRO VDD

VSS

VSS

JEDRO VDD

VSS

VSS

VSS

VSS

VSS

VDD

JEDRO VDD

VSS

VDD

JEDRO VDD

VDDQ_ DDR
VSS
VDDQ_ DDR
JEDRO VDD

VDDQ_ DDR

DDR_ WEN

DDR_ RASN

VSS

VSS

DDR_ A10

DDR_ CASN

DDR_ CLKN

VDDQ_ DDR

DDR_ A12

DDR_ CLKP

DDR_ A15

DDR_ A11

DDR_ A14

DDR_ CKE

DDR_ A1

P

PA8

PF7

PI1

PI0

VSS

VSS

DDR_ DTO1

NDR_ ATO

DDR_ A8

DDR_ BA1

R

PG1

PG11

PH3

VDD

VDD

VSS

VDD

JEDRO VDD

VSS

VDD

JEDRO VDD

VSS

VDDQ_ DDR

VDDQ_ DDR

DDR_ A4

DDR_ ZQ

DDR_ A6

T

VSS

PE6

PH0OSC_IN

PA13

VSS

VSS

DDR_ VREF

DDR_ DQ10

DDR_ DQ8

VSS

U

PH1OSC_ IZHOD

VSS_ ANA

VSS

VSS

VDD

VDDA VSSA

PA6

VSS

JEDRO VDD

VSS

VDD VDDQ_ CORE DDR

VSS

VKLOP_NAPAJANJE

DDR_ DQ13

DDR_ DQ9

V

PD7

VDD_ ANA

PG2

PA7

VREF-

NJ TRST

VDDA1 V1_ REG

VSS

NAPALNA_ DDR_ DDR_ LP DQS1P DQS1N

W

PWR_

PG3

PG12 CPU_ PF13

PC0

ON

PC3 VREF+ PB0

PA3

PE5

VDD

USB_RREF

PA14

VDD 3V3_ USBHS

VDDA1 V8_ REG

VSS

OBVOZ S_REG
1V8

PH5

DDR_ DQ12

DDR_ DQ11

DDR_ DQM1

Y

PA11

PF14

PA0

PA2

PA5

PF11

PC4

PB1

PC1

PG14

NRST

PF15

USB_ VSS_

PI6-

USB_

PI4-

VDD_

DM2 USBHS BOOT2 DP1 BOOT0 PLL2

PH4

DDR_ DQ15

DDR_ DQ14

AA

VSS

PB11

PA1

PF12

PA4

PC5

PG13

PC2

PDR_ VKLOP

USB_DP2

PI5-

USB_

BOOT1 DM1

VSS_ PLL2

PA10

PI7

VSS

Zgornja slika prikazuje zgornji del embalaže view.

MSv65068V5

DS13875 Rev 5

51/219
97

Razporeditev pinov, opis pinov in alternativne funkcije

STM32MP133C/F

Tabela 6. Legenda/okrajšave, uporabljene v tabeli pinout

Ime

Okrajšava

Opredelitev

Ime pina Vrsta pina
V/I struktura
Opombe Nadomestne funkcije Dodatne funkcije

Če ni drugače določeno, je funkcija pina med in po ponastavitvi enaka dejanskemu imenu pina.

S

Napajalni zatič

I

Pin samo za vnos

O

Samo izhodni pin

I/O

Vhodno/izhodni pin

A

Analogni ali posebni nivojski pin

FT(U/D/PD) 5 V tolerantni V/I (s fiksnim pull-up / pull-down / programirljivim pull-down)

DDR

1.5 V, 1.35 V ali 1.2 VI/O za vmesnik DDR3, DDR3L, LPDDR2/LPDDR3

A

Analogni signal

RST

Ponastavitveni pin s šibkim pull-up uporom

_f(1) _a(2) _u(3) _h(4)

Možnost za FT V/I Možnost I2C FM+ Analogna možnost (za analogni del V/I dobavlja VDDA) Možnost USB (za USB del V/I dobavlja VDD3V3_USBxx) Hitri izhod za tipično 1.8 V VDD (za SPI, SDMMC, QUADSPI, TRACE)

_vh(5)

Zelo hitra možnost za 1.8 V tipično VDD (za ETH, SPI, SDMMC, QUADSPI, TRACE)

Razen če ni v opombi navedeno drugače, so vsi V/I med in po ponastavitvi nastavljeni kot plavajoči vhodi.

Funkcije, izbrane prek registrov GPIOx_AFR

Funkcije, ki so neposredno izbrane/omogočene prek perifernih registrov

1. Povezane V/I strukture v tabeli 7 so: FT_f, FT_fh, FT_fvh 2. Povezane V/I strukture v tabeli 7 so: FT_a, FT_ha, FT_vha 3. Povezane V/I strukture v tabeli 7 so: FT_u 4. Povezane V/I strukture v tabeli 7 so: FT_h, FT_fh, FT_fvh, FT_vh, FT_ha, FT_vha 5. Povezane V/I strukture v tabeli 7 so: FT_vh, FT_vha, FT_fvh

52/219

DS13875 Rev 5

STM32MP133C/F

Razporeditev pinov, opis pinov in alternativne funkcije

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

K10 F6 U14 A2 D2 A2 A1 A1 T5 M6 F3 U7
D4 E4 B2
B2 D1 B3 B1 G6 C2
C3 E2 C3 F6 D4 E7 E4 E1 B1
C2 G7 D3
C1 G3 C1

VDDCORE S

–

PA9

V/I FT_h

VSS VDD

S

–

S

–

PE11

V/I FT_vh

PF5

V/I FT_h

PD3

V/I FT_f

PE14

V/I FT_h

VDDCPU

S

–

PD0

V/I FT

PH12

V/I FT_fh

PB6

V/I FT_h

–

–

TIM1_CH2, I2C3_SMBA,

–

DFSDM1_DATIN0, USART1_TX, UART4_TX

FMC_NWAIT(zagon)

–

–

–

–

ČAS1_CH2,

USART2_CTS/USART2_NSS,

SAI1_D2,

–

SPI4_MOSI/I2S4_SDO, SAI1_FS_A, USART6_CK,

ETH2_MII_TX_ER,

ETH1_MII_TX_ER,

FMC_D8(zagon)/FMC_AD8

–

TRACED12, DFSDM1_CKIN0, I2C1_SMBA, FMC_A5

ČAS2_CH1,

–

USART2_CTS/USART2_NSS, DFSDM1_CKOUT, I2C1_SDA,

SAI1_D3, FMC_CLK

TIM1_BKIN, SAI1_D4,

UART8_RTS/UART8_DE,

–

QUADSPI_BK1_NCS,

QUADSPI_BK2_IO2,

FMC_D11(zagon)/FMC_AD11

–

–

SAI1_MCLK_A, SAI1_CK1,

–

FDCAN1_RX,

FMC_D2(zagon)/FMC_AD2

USART2_TX, TIM5_CH3,

DFSDM1_CKIN1, I2C3_SCL

–

SPI5_MOSI, SAI1_SCK_A, QUADSPI_BK2_IO2,

SAI1_CK2, ETH1_MII_CRS,

FMC_A6

TRACED6, TIM16_CH1N,

TIM4_CH1, TIM8_CH1,

–

USART1_TX, SAI1_CK2, QUADSPI_BK1_NCS,

ETH2_MDIO, FMC_NE3,

HDP6

–
–
–
TAMP_IN6 –
–
–

DS13875 Rev 5

53/219
97

Razporeditev pinov, opis pinov in alternativne funkcije

STM32MP133C/F

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

A17 A17 T17 M7 – J13 D2 G9 D2 F5 F1 E3 D1 G4 D1
E3 F2 F4 F8 D6 E10 F4 G2 E2 C8 B8 T21 E2 G1 F3
E1 G5 F2 G5 H3 F1 M8 – M5

VSS VDD PD6 PH8 PB8
PA12 VDDCPU
PH2 VSS PD11
PG9 PF8 VDD

S

–

S

–

V/I FT

V/I FT_fh

V/I FT_f

V/I FT_h

S

–

V/I FT_h

S

–

V/I FT_h

V/I FT_f

V/I FT_h

S

–

–

–

–

–

–

TIM16_CH1N, SAI1_D1, SAI1_SD_A, UART4_TX (zagon)

TRACED9, TIM5_ETR,

–

USART2_RX, I2C3_SDA,

FMC_A8, HDP2

TIM16_CH1, TIM4_CH3,

I2C1_SCL, I2C3_SCL

–

DFSDM1_DATIN1,

UART4_RX, SAI1_D1,

FMC_D13(zagon)/FMC_AD13

TIM1_ETR, SAI2_MCLK_A,

USART1_RTS/USART1_DE,

–

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV, FMC_A7

–

–

LPTIM1_IN2, UART7_TX,

QUADSPI_BK2_IO0(zagon),

–

ETH2_MII_CRS,

ETH1_MII_CRS, FMC_NE4,

ETH2_RGMII_CLK125

–

–

LPTIM2_IN2, I2C4_SMBA

USART3_CTS/USART3_NSS,

SPDIFRX_IN0,

–

QUADSPI_BK1_IO2,

ETH2_RGMII_CLK125,

FMC_CLE(zagon)/FMC_A16,

UART7_RX

DBTRGO, I2C2_SDA,

–

USART6_RX, SPDIFRX_IN3, FDCAN1_RX, FMC_NE2

FMC_NCE(zagon)

TIM16_CH1N, TIM4_CH3,

–

TIM8_CH3, SAI1_SCK_B, USART6_TX, TIM13_CH1,

QUADSPI_BK1_IO0(zagon)

–

–

–
–
WKUP1
–

54/219

DS13875 Rev 5

STM32MP133C/F

Razporeditev pinov, opis pinov in alternativne funkcije

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

F3 J3 H5
F9 D8 G5 F2 H1 G3 G4 G8 H4
F1 H2 G2 D3 B14 U5 G3 K2 H3 H8 F10 G2 L1 G1 D12 C5 U6 M9 K4 N7 G1 H9 J5

PG8

V/I FT_h

VDDCPU PG5

S

–

V/I FT_h

PG15

V/I FT_h

PG10

V/I FT_h

VSS

S

–

PF10

V/I FT_h

VDDCORE S

–

PF6

V/I FT_vh

VSS VDD

S

–

S

–

PF9

V/I FT_h

TIM2_CH1, TIM8_ETR,

SPI5_MISO, SAI1_MCLK_B,

USART3_RTS/USART3_DE,

–

SPDIFRX_IN2,

QUADSPI_BK2_IO2,

QUADSPI_BK1_IO3,

FMC_NE2, ETH2_CLK

–

–

–

TIM17_CH1, ETH2_MDC, FMC_A15

USART6_CTS/USART6_NSS,

–

UART7_CTS, QUADSPI_BK1_IO1,

ETH2_PHY_INTN

SPI5_SCK, SAI1_SD_B,

–

UART8_CTS, FDCAN1_TX, QUADSPI_BK2_IO1 (zagon),

FMC_NE3

–

–

TIM16_BKIN, SAI1_D3, TIM8_BKIN, SPI5_NSS, – USART6_RTS/USART6_DE, UART7_RTS/UART7_DE,
QUADSPI_CLK(zagon)

–

–

TIM16_CH1, SPI5_NSS,

UART7_RX(zagon),

–

QUADSPI_BK1_IO2, ETH2_MII_TX_EN/ETH2_

RGMII_TX_CTL/ETH2_RMII_

TX_EN

–

–

–

–

TIM17_CH1N, TIM1_CH1,

DFSDM1_CKIN3, SAI1_D4,

–

UART7_CTS, UART8_RX, TIM14_CH1,

QUADSPI_BK1_IO1(zagon),

QUADSPI_BK2_IO3, FMC_A9

TAMP_IN4
–
TAMP_IN1 –

DS13875 Rev 5

55/219
97

Razporeditev pinov, opis pinov in alternativne funkcije

STM32MP133C/F

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

H5 K1 H2 H6 E5 G7 H4 K3 J3 E5 D13 U11 H3 L3 J1
H1 H7 K3
J1 N1 J2 J5 J1 K2 J4 J2 K1 H2 H8 L4 K4 M3 M3

PE4 VDDCPU
PB2 VSS PH7
PH11
PD13 VDD_PLL VSS_PLL
PI3 PC13

V/I FT_h

S

–

V/I FT_h

S

–

V/I FT_fh

V/I FT_fh

V/I FT_h

S

–

S

–

V/I FT

V/I FT

SPI5_MISO, SAI1_D2,

DFSDM1_DATIN3,

TIM15_CH1N, I2S_CKIN,

–

SAI1_FS_A, UART7_RTS/UART7_DE,

–

UART8_TX,

QUADSPI_BK2_NCS,

FMC_NCE2, FMC_A25

–

–

–

RTC_OUT2, SAI1_D1,

I2S_CKIN, SAI1_SD_A,

–

UART4_RX,

QUADSPI_BK1_NCS(zagon),

ETH2_MDIO, FMC_A6

TAMP_IN7

–

–

–

SAI2_FS_B, I2C3_SDA,

SPI5_SCK,

–

QUADSPI_BK2_IO3, ETH2_MII_TX_CLK,

–

ETH1_MII_TX_CLK,

QUADSPI_BK1_IO3

SPI5_NSS, TIM5_CH2,

SAI2_SD_A,

SPI2_NSS/I2S2_WS,

–

I2C4_SCL, USART6_RX, QUADSPI_BK2_IO0,

–

ETH2_MII_RX_CLK/ETH2_

RGMII_RX_CLK/ETH2_RMII_

REF_CLK, FMC_A12

LPTIM2_ETR, TIM4_CH2,

TIM8_CH2, SAI1_CK1,

–

SAI1_MCLK_A, USART1_RX, QUADSPI_BK1_IO3,

–

QUADSPI_BK2_IO2,

FMC_A18

–

–

–

–

–

–

(1)

SPDIFRX_IN3,

TAMP_IN4/TAMP_

ETH1_MII_RX_ER

OUT5, WKUP2

RTC_OUT1/RTC_TS/

(1)

–

RTC_LSCO, TAMP_IN1/TAMP_

OUT2, WKUP3

56/219

DS13875 Rev 5

STM32MP133C/F

Razporeditev pinov, opis pinov in alternativne funkcije

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

J3 J4 N5

PI2

V/I FT

(1)

SPDIFRX_IN2

TAMP_IN3/TAMP_ OUT4, WKUP5

K5 N4 P4

PI1

V/I FT

(1)

SPDIFRX_IN1

RTC_OUT2/RTC_LSCO,
TAMP_IN2/TAMP_ OUT3, WKUP4

N13 P2 U13

VSS

S

–

–

–

–

J2 J5 L2

VBAT

S

–

–

–

–

L4 N3 P5

PI0

V/I FT

(1)

SPDIFRX_IN0

TAMP_IN8/TAMP_ IZHOD1

K2 M2

L3

PC15OSC32_OUT

I/O

FT

(1)

–

OSC32_OUT

F15 N2 U16

VSS

S

–

–

–

–

K1 M1 M2

PC14OSC32_IN

I/O

FT

(1)

–

OSC32_IN

G7 E3 V16

VSS

S

–

–

–

–

H9 K6 N15 VDDCORE S

–

–

–

–

M10 M4 N9

VDD

S

–

–

–

–

G8 E6 W16

VSS

S

–

–

–

–

USART2_RX,

L2 P3 N2

PF4

V/I FT_h

–

ETH2_MII_RXD0/ETH2_ RGMII_RXD0/ETH2_RMII_

–

RXD0, FMC_A4

MCO1, SAI2_MCLK_A,

TIM8_BKIN2, I2C4_SDA,

SPI5_MISO, SAI2_CK1,

M2 J8 P2

PA8

V/I FT_fh –

USART1_CK, SPI2_MOSI/I2S2_SDO

–

OTG_HS_SOF,

ETH2_MII_RXD3/ETH2_

RGMII_RXD3, FMC_A21

SLEDILNI_ČAS, ČAS_ČASA_2

I2C4_SCL, SPI5_MOSI

SAI1_FS_B,

L1 T1 N1

PE2

V/I FT_fh

–

USART6_RTS/USART6_DE, SPDIFRX_IN1,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, FMC_A23

DS13875 Rev 5

57/219
97

Razporeditev pinov, opis pinov in alternativne funkcije

STM32MP133C/F

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

M1 J7 P3

PF7

V/I FT_vh –

M3 R1 R2

PG11

V/I FT_vh –

L3 J6 N3

PH6

V/I FT_fh –

N2 P4 R1

PG1

V/I FT_vh –

M11–N12

VDD

S

–

–

N1 R2 T2

PE6

V/I FT_vh –

P1 P1 T3 PH0-OSC_IN V/I FT

–

G9 U1 N11

VSS

S

–

–

P2 P2 U2 PH1-OSC_OUT V/I FT

–

R2 T2 R3

PH3

V/I FT_fh –

M5 L5 U3 VSS_ANA S

–

–

TIM17_CH1, UART7_TX (zagon),
UART4_CTS, ETH1_RGMII_CLK125, ETH2_MII_TXD0/ETH2_ RGMII_TXD0/ETH2_RMII_
TXD0, FMC_A18
SAI2_D3, I2S2_MCK, USART3_TX, UART4_TX, ETH2_MII_TXD1/ETH2_ RGMII_TXD1/ETH2_RMII_
TXD1, FMC_A24
TIM12_CH1, USART2_CK, I2C5_SDA,
SPI2_SCK/I2S2_CK, QUADSPI_BK1_IO2,
ETH1_PHY_INTN, ETH1_MII_RX_ER, ETH2_MII_RXD2/ETH2_
RGMII_RXD2, QUADSPI_BK1_NCS
LPTIM1_ETR, TIM4_ETR, SAI2_FS_A, I2C2_SMBA
SPI2_MISO/I2S2_SDI, SAI2_D2, FDCAN2_TX, ETH2_MII_TXD2/ETH2_ RGMII_TXD2, FMC_NBL0
–
MCO2, TIM1_BKIN2, SAI2_SCK_B, TIM15_CH2, I2C3_SMBA, SAI1_SCK_B, UART4_RTS/UART4_DE,
ETH2_MII_TXD3/ETH2_ RGMII_TXD3, FMC_A22
–
–
–
I2C3_SCL, SPI5_MOSI, QUADSPI_BK2_IO1, ETH1_MII_COL, ETH2_MII_COL, QUADSPI_BK1_IO0
–

–
–
–
VHOD_OSC IZHOD_OSC –

58/219

DS13875 Rev 5

STM32MP133C/F

Razporeditev pinov, opis pinov in alternativne funkcije

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

L5 U2 W1

PG3

V/I FT_fvh –

TIM8_BKIN2, I2C2_SDA, SAI2_SD_B, FDCAN2_RX, ETH2_RGMII_GTX_CLK
ETH1_MDIO, FMC_A13

M4 L4 V2 VDD_ANA S

–

–

–

R1 U3 V3

PG2

V/I FT

–

MCO2, TIM8_BKIN, SAI2_MCLK_B, ETH1_MDC

T1 L6 Z2

PG12

V/I FT

LPTIM1_IN1, SAI2_SCK_A,

SAI2_CK2,

USART6_RTS/USART6_DE,

USART3_CTS,

–

ETH2_PHY_INTN,

ETH1_PHY_INTN,

ETH2_MII_RX_DV/ETH2_

RGMII_RX_CTL/ETH2_RMII_

CRS_DV

F7 P6 R5

VDD

S

–

–

–

G10 E8 T1

VSS

S

–

–

–

N3 R3 V1

MCO1, USART2_CK,

I2C2_SCL, I2C3_SDA

SPDIFRX_IN0,

PD7

V/I FT_fh

–

ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_

REF_CLK,

QUADSPI_BK1_IO2,

FMC_NE1

P3 K7 T4

PA13

V/I FT

–

DBTRGO, DBTRGI, MCO1, UART4_TX

R3 R4 W3 VKLOP_NAPAJALNEGA_PROCESORA IZKLOP

–

–

T2 N5 Y1

PA11

V/I FT_f

TIM1_CH4, I2C5_SCL,

SPI2_NSS/I2S2_WS,

USART1_CTS/USART1_NSS,

–

ETH2_MII_RXD1/ETH2_

RGMII_RXD1/ETH2_RMII_

RXD1, ETH1_CLK,

ETH2_CLK

N5 M6 AA2

PB11

TIM2_CH4, LPTIM1_OUT,

I2C5_SMBA, USART3_RX,

V/I FT_vh –

ETH1_MII_TX_EN/ETH1_

RGMII_TX_CTL/ETH1_RMII_

TX_EN

–
–
–
BOOTFAILN –
–

DS13875 Rev 5

59/219
97

Razporeditev pinov, opis pinov in alternativne funkcije

STM32MP133C/F

PIN številka

Tabela 7. Definicije kroglic STM32MP133C/F (nadaljevanje)

Funkcije žoge

Ime pina (funkcija po
ponastaviti)

Nadomestne funkcije

Dodatne funkcije

LFBGA289 TFBGA289 TFBGA320
Struktura V/I tipa pinov
Opombe

P4 U4

Y2

PF14(JTCK/SW CLK)

I/O

FT

(2)

U3 L7 Y3

PA0

V/I FT_a –

JTCK/SWCLK
TIM2_CH1, TIM5_CH1, TIM8_ETR, TIM15_BKIN, SAI1_SD_B, UART5_TX,
ETH1_MII_CRS, ETH2_MII_CRS

N6 T3 W4

PF13

TIM2_ETR, SAI1_MCLK_B,

V/I FT_a –

DFSDM1_DATIN3,

USART2_TX, UART5_RX

G11 E10 P7

F10 –

–

R4 K8 AA3

P5 R5 Y4 U4 M7 Y5

VSS VDD PA1
PA2
PA5

S

–

S

–

V/I FT_a

V/I FT_a V/I FT_a

–

–

–

–

TIM2_CH2, TIM5_CH2, LPTIM3_OUT, TIM15_CH1N,
DFSDM1_CKIN0, – USART2_RTS/USART2_DE,
ETH1_MII_RX_CLK/ETH1_ RGMII_RX_CLK/ETH1_RMII_
REF_CLK

TIM2_CH3, TIM5_CH3, – LPTIM4_OUT, TIM15_CH1,
USART2_TX, ETH1_MDIO

ČAS2_KAN1/ČAS2_VREMENIK,

USART2_CK, TIM8_CH1N,

–

SAI1_D1, SPI1_NSS/I2S1_WS,

SAI1_SD_A, ETH1_PPS_OUT,

ETH2_PPS_OUT

T3 T4 W5

SAI1_SCK_A, SAI1_CK2,

PC0

V/I FT_ha –

I2S1_MCK, SPI1_MOSI/I2S1_SDO,

USART1_TX

T4 J9 AA4
R6 U6 W7 P7 U5 ​​U8 P6 T6 V8

PF12

V/I FT_vha –

VREF+

S

–

–

VDDA

S

–

–

VREF-

S

–

–

SPI1_NSS/I2S1_WS, SAI1_SD_A, UART4_TX,
ETH1_MII_TX_ER, ETH1_RGMII_CLK125
–
–
–

–
ADC1_INP7, ADC1_INN3, ADC2_INP7, ADC2_INN3 ADC1_INP11, ADC1_INN10, ADC2_INP11, ADC2_INN10
–
ADC1_INP3, ADC2_INP3
ADC1_INP1, ADC2_INP1
ADC1_INP2
ADC1_INP0, ADC1_INN1, ADC2_INP0, ADC2_INN1, TAMP_IN3
ADC1_INP6, ADC1_INN2
–

60/219

DS13875 Rev 5

STM3

Dokumenti / Viri

STMicroelectronics STM32MP133C F 32-bitni procesor Arm Cortex-A7 1 GHz [pdf] Uporabniški priročnik STM32MP133C Ž 32-bitni procesor Arm Cortex-A7 1 GHz, STM32MP133C, Ž 32-bitni procesor Arm Cortex-A7 1 GHz, procesor Arm Cortex-A7 1 GHz, 1 GHz, procesor

Reference

• Uporabniški priročnik