F-Tile DisplayPort FPGA IP Design Example
Torolàlana ho an'ny mpampiasa

F-Tile DisplayPort FPGA IP Design Example

Nohavaozina ho an'ny Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1

DisplayPort Intel FPGA IP Design Example Torolàlana fanombohana haingana

Ny fitaovana DisplayPort Intel® F-tile dia manasongadina testbench simulating sy famolavolana hardware izay manohana ny fanangonana sy ny fitiliana hardware FPGA IP design examples ho an'ny Intel Agilex™
Ny DisplayPort Intel FPGA IP dia manolotra ity endrika manaraka ityamples:

• DisplayPort SST parallèle loopback tsy misy maody Pixel Clock Recovery (PCR).
• DisplayPort SST parallèle loopback miaraka amin'ny AXIS Video Interface

Rehefa mamorona drafitra ex ianaoample, ny editor parameter dia mamorona ho azy ny fileIlaina ny manao simulate, manangona ary manandrana ny famolavolana amin'ny hardware.
Sary 1. Fampandrosoana StagesFampahafantarana mifandraika

• DisplayPort Intel FPGA IP User Guide
• Mifindra any amin'ny Intel Quartus Prime Pro Edition

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
* Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO 9001:2015 voasoratra anarana
1.1. Rafitra lahatahiry
Sary 2. Firafitry ny lahatahiry

Table 1. Design Example Components

lahatahiry	Files
rtl/core	dp_core.ip
	dp_rx . : ip
	dp_tx . : ip
rtl/rx_phy	dp_gxb_rx/ ((Boky fananganana DP PMA UX)
	dp_rx_data_fifo . : ip
	rx_top_phy . Anarana
rtl/tx_phy	dp_gxb_rx/ ((Boky fananganana DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Fitakiana Hardware sy Software
Intel dia mampiasa ireto fitaovana sy rindrambaiko manaraka ireto mba hitsapana ny endrika talohaample:
Hardware

• Intel Agilex I-Series Development Kit
• DisplayPort Source GPU
• DisplayPort Sink (Monitor)
• Bitec DisplayPort FMC karatra vavy Revision 8C
• tariby DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Mamorona ny Design
Ampiasao ny tonian-dahatsoratry ny DisplayPort Intel FPGA IP amin'ny rindrambaiko Intel Quartus Prime mba hamoronana ny endrika talohaample.
Sary 3. Famoronana ny fikorianan'ny famolavolana

1.  Safidio ny Tools ➤ IP Catalog, ary safidio ny Intel Agilex F-tile ho fianakaviana fitaovana kendrena.
   Fanamarihana: Ny design exampNy fitaovana Intel Agilex F-tile ihany no manohana azy.
2. Ao amin'ny Catalog IP, tadiavo ary tsindrio indroa DisplayPort Intel FPGA IP. Mipoitra ny fikandrana New IP Variation.
3. Manorata anarana ambony indrindra ho an'ny fiovaovana IP mahazatra anao. Ny tonian-dahatsoratra parameter dia mitahiry ny fiovaovan'ny IP ao anaty a file atao hoe .ip.
4. Mifidiana fitaovana Intel Agilex F-tile ao amin'ny sahan'ny Device, na tazony ny safidy fitaovana rindrambaiko Intel Quartus Prime.
5. Tsindrio OK. Mipoitra ny tonian-dahatsoratra parameter.
6. Ampifanaraho ny masontsivana tiana ho an'ny TX sy RX.
7. Eo ambanin'ny Design Exampamin'ny tabilao, safidio ny DisplayPort SST Parallel Loopback tsy misy PCR.
8. Safidio ny Simulation hamoronana ny testbench, ary safidio ny Synthesis hamoronana ny famolavolana fitaovana example. Tsy maintsy misafidy farafaharatsiny iray amin'ireo safidy ireo ianao mba hamoronana ny endrika example files. Raha samy misafidy ianao dia mihalava ny fotoana famokarana.
9. Ho an'ny Kit Development Target, safidio Intel Agilex I-Series SOC Development Kit. Izany dia mahatonga ny fitaovana kendrena voafantina ao amin'ny dingana 4 hiova hifanaraka amin'ny fitaovana ao amin'ny kitapo fampandrosoana. Ho an'ny Intel Agilex I-Series SOC Development Kit, ny fitaovana ampiasaina dia AGIB027R31B1E2VR0.
10. Tsindrio Generate Example Design.

1.4. Simulation ny Design
Ny DisplayPort Intel FPGA IP design exampNy testbench dia manao simulate ny famolavolana loopback serial avy amin'ny ohatra TX mankany amin'ny ohatra RX. Ny maodely mpamokatra maodely vidéo anatiny dia mitondra ny ohatra DisplayPort TX ary ny famoahana horonan-tsary RX ohatra dia mifandray amin'ny mpitsikilo CRC ao amin'ny testbench.
Sary 4. Fikoriana Simulation Design

1. Mandehana any amin'ny lahatahiry simulator Synopsys ary mifidiana VCS.
2. Alefaso ny script simulation.
   Loharano vcs_sim.sh
3. Ny script dia manatanteraka Quartus TLG, manangona ary mitantana ny testbench ao amin'ny simulator.
4. Diniho ny vokany.
   Ny simulation mahomby dia mifarana amin'ny fampitahana Source sy Sink SRC.

1.5. Manangona sy mitsapa ny famolavolana
Sary 5. Manangona sy manao simulation ny famolavolanaManangona sy manao andrana fihetsiketsehana amin'ny fitaovana example design, araho ireto dingana ireto:

1. Ataovy azo antoka ny fitaovana exampvita ny generation le design.
2. Sokafy ny rindrambaiko Intel Quartus Prime Pro Edition ary sokafy / quartus/agi_dp_demo.qpf.
3. Kitiho ny Processing ➤ Start Compilation.
4. Taorian'ny fanangonana nahomby, ny rindrambaiko Intel Quartus Prime Pro Edition dia miteraka .sof file ao amin'ny lahatahiry voatondronao.
5. Ampifandraiso amin'ny loharano DisplayPort ivelany ny mpampitohy DisplayPort RX amin'ny karatra vavy Bitec, toy ny karatra sary amin'ny PC.
6. Ampifandraiso amin'ny fitaovana fandrefesana DisplayPort ny mpampitohy DisplayPort TX amin'ny karatra vavy Bitec, toy ny mpandinika horonan-tsary na mpanara-maso PC.
7.  Ataovy azo antoka fa ny switch rehetra eo amin'ny tabilao fampandrosoana dia eo amin'ny toerana misy azy.
8. Amboary ny fitaovana Intel Agilex F-Tile voafantina eo amin'ny tabilao fampandrosoana amin'ny fampiasana ny .sof file (Fitaovana ➤ Programmer ).
9. Ny fitaovana fampidinana DisplayPort dia mampiseho ny horonan-tsary novokarina avy amin'ny loharanon-dahatsary.

Fampahafantarana mifandraika
Intel Agilex I-Series FPGA Development Kit Guide User/
1.5.1. Regenerating ELF File
Amin'ny alàlan'ny default, ny ELF file dia novokarina rehefa mamorona endrika dynamique example.
Na izany aza, amin'ny tranga sasany dia mila mamerina ny ELF ianao file raha ovainao ny logiciel file na amboary indray ny dp_core.qsys file. Famerenana ny dp_core.qsys file manavao ny .sopcinfo file, izay mitaky anao hamerina ny ELF file.

1. Mandehana any / logiciel ary ovay ny code raha ilaina.
2. Mandehana any /script ary tanteraho ity script fananganana manaraka ity: source build_sw.sh
   • Amin'ny Windows, tadiavo ary sokafy ny Nios II Command Shell. Ao amin'ny Nios II Command Shell, mandehana mankany /script ary manatanteraka source build_sw.sh.
   Fanamarihana: Mba hanatanterahana ny script fananganana Windows 10, ny rafitrao dia mila Windows Subsystems for Linux (WSL). Raha mila fanazavana fanampiny momba ny dingana fametrahana WSL dia jereo ny Nios II Software Developer Handbook.
   • Amin'ny Linux, sokafy ny Platform Designer, ary sokafy ny Tools ➤ Nios II Command Shell. Ao amin'ny Nios II Command Shell, mandehana mankany /script ary manatanteraka source build_sw.sh.
3. Ataovy azo antoka fa misy .elf file dia miforona ao /software/ dp_demo.
4. Ampidino ny .elf novokarina file ao amin'ny FPGA nefa tsy mamerina ny .sof file amin'ny fampandehanana ity script manaraka ity: nios2-download /software/dp_demo/*.elf
5. Tsindrio ny bokotra famerenana eo amin'ny solaitrabe FPGA mba hanan-kery ilay rindrambaiko vaovao.

1.6. DisplayPort Intel FPGA IP Design Example Parameter
Tabilao 2. DisplayPort Intel FPGA IP Design Exampny faneriterena QSF ho an'ny Intel Agilex Ftile Device

QSF Constrait	Description
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	Manomboka amin'ny Quartus 22.2 dia ilaina ity teritery QSF ity mba ahafahan'ny DisplayPort custom SRC (Soft Reset Controller) mikoriana.

Tabilao 3. DisplayPort Intel FPGA IP Design Example Parameter ho an'ny fitaovana Intel Agilex F-tile

fikirana	sarobidy	Description
Misy Design Example
Select Design	•Tsy misy DisplayPort SST Parallel Loopback tsy misy PCR DisplayPort SST Parallel Loopback miaraka amin'ny AXIS Video Interface	Safidio ny endrika example ho vokarina. •Tsy misy: Tsy misy famolavolana example dia misy amin'ny fisafidianana paramètre amin'izao fotoana izao. DisplayPort SST Parallel Loopback tsy misy PCR: Ity endrika example dia mampiseho loopback parallèle avy amin'ny DisplayPort milentika mankany amin'ny loharano DisplayPort tsy misy maody Pixel Clock Recovery (PCR) rehefa alefanao ny mari-pamantarana Enable Video Input Image Port. DisplayPort SST Parallel Loopback miaraka amin'ny AXIS Video Interface: Ity endrika example dia mampiseho loopback parallèle avy amin'ny DisplayPort milentika mankany amin'ny loharano DisplayPort miaraka amin'ny AXIS Video interface rehefa Enable Active Video Data Protocols dia napetraka amin'ny AXIS-VVP Full.
Design Example Files
Simulation	On, Off	Alefaso ity safidy ity mba hamoronana ny ilaina files ho an'ny testbench simulation.
voafintina	On, Off	Alefaso ity safidy ity mba hamoronana ny ilaina files ho an'ny fanangonana Intel Quartus Prime sy famolavolana fitaovana.
Format HDL vokarina
hiteraka File endrika	Verilog, VHDL	Safidio ny endrika HDL tianao ho an'ny endrika noforonina talohaample filemametraka. Fanamarihana: Ity safidy ity dia mamaritra ny endrika ho an'ny IP avo lenta vokarina files. Ny hafa rehetra files (ohatraample testbenches sy ny ambaratonga ambony files ho an'ny fampisehoana hardware) dia amin'ny endrika Verilog HDL.
Kit fampandrosoana tanjona
Select Board	•Tsy misy Kit Fampandrosoana •Intel Agilex I-Series Kit fampandrosoana	Safidio ny solaitrabe ho an'ny endrika kendrena example.

fikirana	sarobidy	Description
		•Tsy misy Kit Fampandrosoana: Ity safidy ity dia manilika ny lafiny fitaovana rehetra amin'ny famolavolana example. Ny P core dia mametraka ny fanendrena rehetra amin'ny pin virtoaly. Intel Agilex I-Series FPGA Development Kit: Ity safidy ity dia mifidy ho azy ny fitaovana kendrena amin'ny tetikasa hifanaraka amin'ny fitaovana amin'ity kitapo fampandrosoana ity. Azonao atao ny manova ny fitaovana kendrena amin'ny fampiasana ny mari-pamantarana Change Target Device raha toa ka misy karazana fitaovana hafa ny fanavaozana ny biraonao. Ny IP core dia mametraka ny fanendrena pin rehetra araka ny kitapo fampandrosoana. Fanamarihana: Famolavolana mialoha Example dia tsy voamarina amin'ny fitaovana amin'ity famoahana Quartus ity. • Kitapo fampivoarana manokana: Ity safidy ity dia mamela ny famolavolana example hosedraina amin'ny kitapom-pampandrosoana an'ny antoko fahatelo miaraka amin'ny Intel FPGA. Mety mila apetrakao irery ny andraikitry ny pin.
Target fitaovana
Hanova ny fitaovana tanjona	On, Off	Ampidiro ity safidy ity ary safidio ny karazana fitaovana tiana ho an'ny kitapo fampandrosoana.

Parallel Loopback Design Exampl'

Ny DisplayPort Intel FPGA IP design exampAsehoy ny loopback parallèle avy amin'ny ohatra DisplayPort RX mankany amin'ny ohatra DisplayPort TX tsy misy maody Pixel Clock Recovery (PCR).
Tabilao 4. DisplayPort Intel FPGA IP Design Exampho an'ny Intel Agilex F-tile Device

Design Example	fanendrena	Data tahan'ny	Fomban'ny Channel	Karazana Loopback
DisplayPort SST parallèle loopback tsy misy PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	simplex,	Parallèle tsy misy PCR
DisplayPort SST parallèle loopback miaraka amin'ny AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	simplex,	Mifanaraka amin'ny AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Toetoetra
Ny SST parallel loopback design exampAsehon'ny les ny fifindran'ny horonan-tsary tokana avy amin'ny DisplayPort milentika mankany amin'ny loharano DisplayPort.
Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra, na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'izay vaovao navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy. * Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO 9001:2015 voasoratra anarana
Sary 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tsy misy PCR

• Amin'ity variana ity, ny mason'ny loharanon'ny DisplayPort, TX_SUPPORT_IM_ENABLE, dia alefa ary ampiasaina ny fifandraisana amin'ny sary video.
• Ny dobo DisplayPort dia mahazo horonan-tsary sy na feo avy amin'ny loharanon-dahatsary ivelany toy ny GPU ary mamadika azy ho interface video parallèle.
• Ny famoahana horonan-tsarimihetsika DisplayPort milentika dia mitondra mivantana ny fifandraisana amin'ny horonan-tsary loharano DisplayPort ary manidy amin'ny rohy lehibe DisplayPort alohan'ny handefasana azy amin'ny monitor.
• Ny IOPLL dia samy mitondra ny famantaranandron'ny DisplayPort sy ny famantaran-dahatsary loharano amin'ny fatiantoka raikitra.
• Raha amboarina amin'ny HBR3 ny mari-pandrefesana DisplayPort sy MAX_LINK_RATE loharano ary amboarina ho Quad ny PIXELS_PER_CLOCK, dia mandeha amin'ny 300 MHz ny famantaranandro video mba hanohanana ny tahan'ny pixel 8Kp30 (1188/4 = 297 MHz).

Sary 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback miaraka amin'ny AXIS Video interface tsara

• Ao amin'io variana io, ny loharano DisplayPort sy ny mari-pamantarana fandrefesana, safidio ny AXIS-VVP FENO ao amin'ny ENABLE ACTIVE VIDEO DATA PROTOCOLS mba ahafahan'ny Axis Video Data Interface.
• Ny dobo DisplayPort dia mahazo horonan-tsary sy na feo avy amin'ny loharanon-dahatsary ivelany toy ny GPU ary mamadika azy ho interface video parallèle.
• Ny DisplayPort Sink dia mamadika ny angon-drakitra horonan-tsary ho angon-dahatsary axis ary mitondra ny fifandraisana angon-dahatsary avy amin'ny loharano DisplayPort amin'ny alàlan'ny VVP Video Frame Buffer. Ny Loharano DisplayPort dia mamadika ny angon-dahatsary axis ho rohy lehibe amin'ny DisplayPort alohan'ny handefasana azy amin'ny monitor.
• Ao amin'ity variana famolavolana ity dia misy famantaranandro horonantsary telo lehibe, dia ny rx/tx_axi4s_clk, rx_vid_clk ary tx_vid_clk. axi4s_clk dia mandeha amin'ny 300 MHz ho an'ny maody AXIS roa ao amin'ny Source sy Sink. rx_vid_clk dia mihazakazaka DP Sink Video pipeline amin'ny 300 MHz (hanohanana famahana rehetra hatramin'ny 8Kp30 4PIPs), raha ny tx_vid_clk kosa dia mitondra DP Source Video pipeline amin'ny famantaran'ny Clock Pixel tena izy (zarain'ny PIPs).
• Ity karazana endrika endrika ity dia manamboatra ny tx_vid_clk matetika amin'ny alàlan'ny fandaharana I2C mankany amin'ny on-board SI5391B OSC rehefa hitan'ny famolavolana fa misy fiovana eo amin'ny vahaolana.
• Ity karazana endrika endrika ity dia tsy mampiseho afa-tsy fanapahan-kevitra maromaro araka ny voafaritra mialoha ao amin'ny rindrambaiko DisplayPort, izany hoe:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Tetika famantaranandro
Ny rafitra famantaranandro dia mampiseho ireo sehatra famantaranandro ao amin'ny endrika DisplayPort Intel FPGA IP example.
Sary 8. Intel Agilex F-tile DisplayPort Transceiver rafitra famantaranandroTabilao 5. famantarana famantarana famantaranandro

Clock in diagram	Description
SysPLL refclk	F-tile System PLL famantaranandro izay mety ho famantaranandro rehetra izay azo zaraina amin'ny System PLL ho an'io fatran'ny vokatra io. Amin'ity famolavolana ity example, system_pll_clk_link sy rx/tx refclk_link dia mizara mitovy 150 MHz SysPLL refclk.

Clock in diagram	Description
	Tsy maintsy famantaranandro mandeha maimaim-poana izy io izay mifandray amin'ny pin famantaranandro famantarana famantarana transceiver natokana ho amin'ny seranan-tsambo famantaranandro fidirana amin'ny Reference sy System PLL Clock IP, alohan'ny hampifandray ny seranan-tsambo mifanaraka amin'izany amin'ny DisplayPort Phy Top. Fanamarihana: Ho an'ity famolavolana ity exampary, amboary ny Clock Controller GUI Si5391A OUT6 hatramin'ny 150 MHz.
system pll clk rohy	Ny habetsan'ny System PLL farany ambany indrindra hanohanana ny tahan'ny DisplayPort rehetra dia 320 MHz. Ity design example mampiasa frequence 900 MHz (ambony indrindra) mba ahafahan'ny SysPLL refclk zaraina amin'ny rx/tx refclk_link izay 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR sy Tx PLL Link refclk izay raikitra amin'ny 150 MHz hanohanana ny tahan'ny data DisplayPort rehetra.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock ho famantaranandro ny DisplayPort IP core. Ny matetika mitovy amin'ny tahan'ny angona dia mizara amin'ny sakan'ny angona mifanitsy. Example: Frequency = tahan'ny data / sakan'ny data = 8.1G (HBR3) / 40 bit = 202.5 MHz

2.3. Simulation Testbench
Ny testbench simulation dia mampitovy ny DisplayPort TX serial loopback amin'ny RX.
Sary 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramTable 6. Testbench Components

singa fototra	Description
Mpamorona modely modely	Ity mpamokatra ity dia mamokatra lamina bara miloko izay azonao amboarina. Azonao atao ny manitsy ny fotoanan'ny format video.
Testbench Control	Ity sakana ity dia manara-maso ny filaharan'ny fitsapana amin'ny simulation ary miteraka famantarana fanentanana ilaina amin'ny TX core. Ny sakana fanaraha-maso testbench koa dia mamaky ny sandan'ny CRC avy amin'ny loharano sy hilentika mba hanaovana fampitahana.
RX Link Speed ​​​​Clock Frequency Checker	Ity mpanara-maso ity dia manamarina raha mifanaraka amin'ny tahan'ny angona tadiavina ny fatran'ny famantaranandro sitrana RX.
TX Link Speed ​​​​Clock Frequency Checker	Ity mpanara-maso ity dia manamarina raha mifanaraka amin'ny tahan'ny angon-drakitra tadiavina ny fatran'ny famantaranandro sitrana TX.

Ny testbench simulation dia manao ireto fanamarinana manaraka ireto:
Tabilao 7. Testbench Verifications

Criteria fitsapana	fanamarinana
• Fampiofanana rohy amin'ny tahan'ny data HBR3 • Vakio ny rejisitra DPCD mba hijerena raha mametraka sy mandrefy TX sy RX Link Speed ​​matetika ny DP Status.	Mampiditra Frequency Checker handrefesana ny hafainganam-pandehan'ny rohy Ny famoahana matetika ny famantaranandro avy amin'ny TX sy RX transceiver.
• Mandehana vidéo lamina avy amin'ny TX mankany RX. • Hamarino ny CRC ho an'ny loharano sy hilentika mba hahitana raha mifanaraka	• Mampifandray mpamokatra lamina vidéo amin'ny Loharano DisplayPort mba hamoronana ny lamina vidéo. • Ny fanaraha-maso Testbench manaraka dia mamaky ny Source sy Sink CRC avy amin'ny rejisitra DPTX sy DPRX ary mampitaha mba hahazoana antoka fa mitovy ny soatoavina CRC roa. Fanamarihana: Mba hahazoana antoka fa voaisa ny CRC, dia tsy maintsy avelanao ny mari-pamantarana automatique fitsapana Support CTS.

Tantara fanavaozana antontan-taratasy momba ny F-Tile DisplayPort Intel FPGA IP Design Example User Guide

Document Version	Intel Quartus Prime Version	IP Version	FIOVANA
2022.09.02	22.	20.0.1	•Novana ny lohatenin'ny antontan-taratasy avy amin'ny DisplayPort Intel Agilex F-Tile FPGA IP Design Exampny Torolàlana ho an'ny F-Tile DisplayPort Intel FPGA IP Design Example User Guide. • Nalefa ny AXIS Video Design Example variant. •Esorina ny endrika Static Rate ary nosoloina Multi Rate Design Example. • Nesorina ny naoty tao amin'ny DisplayPort Intel FPGA IP Design Example Quick Start Guide izay milaza ny Intel Quartus Prime 21.4 version software dia tsy manohana afa-tsy ny Preliminary Design Examples. •Nosoloina ny tarehimarika marina ny endriky ny lahatahiry Structure. • Nanampy fizarana Regenerating ELF File eo ambanin'ny fanangonana sy fitsapana ny famolavolana. •Nohavaozina ny fizarana Hardware sy Software Requirements mba hampidirana fitaovana fanampiny fepetra takiana.
2021.12.13	21.	20.0.0	Famoahana voalohany.

Intel Corporation. Zo rehetra voatokana. Ny Intel, ny logo Intel, ary ny marika Intel hafa dia marika famantarana ny Intel Corporation na ny sampany. Ny Intel dia manome antoka ny fahombiazan'ny vokatra FPGA sy ny semiconductor amin'ny fepetra ankehitriny mifanaraka amin'ny fiantohana manara-penitra an'ny Intel, saingy manana zo hanova ny vokatra sy serivisy amin'ny fotoana rehetra tsy misy filazana. Tsy mandray andraikitra na andraikitra avy amin'ny fampiharana na fampiasana fampahalalana, vokatra na serivisy voalaza eto ny Intel afa-tsy izay neken'ny Intel an-tsoratra. Manoro hevitra ny mpanjifa Intel mba hahazo ny kinova farany momba ny fanondroana fitaovana alohan'ny hianteherana amin'ny fampahalalana navoaka sy alohan'ny hametrahana baiko ho an'ny vokatra na serivisy.
* Ny anarana sy ny marika hafa dia azo lazaina ho fananan'ny hafa.
ISO 9001:2015 voasoratra anarana

Online Version
Alefaso ny valiny
UG-20347
ID: 709308
Dikan-teny: 2022.09.02

Documents / Loharano

Intel F-Tile DisplayPort FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

References

• User Manual