DisplayPort Agilex F-Tile FPGA IP Design Example
Ke alakaʻi hoʻohana
Hoʻohou ʻia no Intel® Quartus® Prime Design Suite: 21.4
Manaʻo IP: 21.0.0

DisplayPort Intel FPGA IP Design Example alakaʻi hoʻomaka wikiwiki

ʻO ka DisplayPort Intel® FPGA IP design examples no Intel Agilex™ F-tile nā ​​mea i loaʻa i kahi hoʻokolohua hoʻohālikelike a me kahi hoʻolālā ʻenehana e kākoʻo ana i ka hoʻohui ʻana a me ka hoʻāʻo ʻana i nā lako.
Hāʻawi ka DisplayPort Intel FPGA IP i ka hoʻolālā hoʻolālā aʻeamples:

• Hōʻike ʻia SST loopback parallel me ka ʻole o kahi module Pixel Clock Recovery (PCR) ma ka static rate

Ke hana ʻoe i kahi hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā i ka lako.
Nānā: Kākoʻo wale ʻia ka mana polokalamu polokalamu Intel Quartus® Prime 21.4 i ka Preliminary Design Example no ka Simulation, Synthesis, Compilation, a me ka nānā ʻana i ka manawa. ʻAʻole hōʻoia piha ʻia ka hana paʻa.
Kiʻi 1. Hoʻomohala Stages

ʻIke pili

• DisplayPort Intel FPGA IP alakaʻi hoʻohana
• Ke neʻe nei i Intel Quartus Prime Pro Edition

1.1. Papa kuhikuhi
Kiʻi 2. Papa kuhikuhi

Papa 1. Hoʻolālā Example Nā ʻāpana

Nā waihona	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((Pala kūkulu hale DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((Pala kūkulu hale DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Pono nā lako lako a me nā lako polokalamu
Hoʻohana ʻo Intel i ka lako a me ka lako polokalamu e hoʻāʻo ai i ka hoʻolālā example:
Lako lako

• ʻO Intel Agilex I-Series Development Kit

lako polokalamu

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Hana i ka Hoʻolālā
E hoʻohana i ka DisplayPort Intel FPGA IP parameter hoʻoponopono ma Intel Quartus Prime lako polokalamu e hana i ka hoʻolālā example.
Kiʻi 3. Hana ʻana i ke Kahe Hoʻolālā

1. E koho i nā Mea Hana ➤ IP Catalog, a koho i ka Intel Agilex F-tile ma ke ʻano he ʻohana mea hoʻohana.
   Nānā: ʻO ka hoʻolālā exampKākoʻo wale ʻo ia i nā polokalamu Intel Agilex F-tile.
2. Ma ka IP Catalog, e huli a kaomi pālua i ka DisplayPort Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variation hou.
3. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip.
4. Hiki iā ʻoe ke koho i kahi mea kikoʻī Intel Agilex F-tile ma ke kahua Pūnaewele, a i ʻole e mālama i ke koho polokalamu lako polokalamu Intel Quartus Prime.
5. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
6. E hoʻonohonoho i nā ʻāpana i makemake ʻia no TX a me RX
7. Ma ka Design Exampma ka ʻaoʻao, koho iā DisplayPort SST Parallel Loopback me ka ʻole PCR.
8. E koho i ka Simulation e hoʻohua i ka papa hoʻāʻo, a koho i ka Synthesis e hana i ka hoʻolālā ʻenehana example. Pono ʻoe e koho i hoʻokahi o kēia mau koho no ka hana ʻana i ka hoʻolālā example files. Inā koho ʻoe i nā mea ʻelua, ʻoi aku ka lōʻihi o ka manawa hana.
9. Kaomi Generate Example Hoʻolālā.

1.4. Hoʻohālike i ka Hoʻolālā
ʻO ka DisplayPort Intel FPGA IP design exampHoʻohālikelike ka testbench i kahi hoʻolālā loopback serial mai kahi hiʻohiʻona TX i kahi hiʻohiʻona RX. Hoʻokuʻu ʻia kahi modula hoʻohālike wikiō kūloko i ka hōʻike DisplayPort TX a me ka hoʻopuka wikiō ʻano RX e pili ana i nā mea nānā CRC ma ka papa hōʻike.
Kiʻi 4. Hoʻolālā Hoʻohālike Kahe

1. E hele i ka Synopsys simulator folder a koho iā VCS.
2. Holo i ka palapala hoʻohālike.
   Puna vcs_sim.sh
3. Hana ka palapala iā Quartus TLG, hōʻuluʻulu a holo i ka testbench i ka simulator.
4. E noʻonoʻo i ka hopena.
   Hoʻopau ʻia kahi simulation kūleʻa me ka hoʻohālikelike SRC Source a Sink.

1.5. Hoʻopili a hoʻohālikelike i ka Hoʻolālā
Kiʻi 5. Hoʻohui a hoʻohālikelike i ka Hoʻolālā

No ka hōʻuluʻulu ʻana a me ka holo ʻana i kahi hōʻike hōʻike ma ka ʻenehana exampka hoʻolālā, e hahai i kēia mau ʻanuʻu:

1. E hōʻoia i ka lako kamepiula exampua pau ka hana hoʻolālā.
2. E wehe i ka polokalamu Intel Quartus Prime Pro Edition a wehe /quartus/agi_dp_demo.qpf.
3. Kaomi i ka Processing ➤ Start Compilation.
4. E kali a pau ka Compilation.

Nānā: ʻO ka hoʻolālā exampʻAʻole hōʻoia ʻo le i ka Preliminary Design Example ma luna o ka lakohana i keia Quartus hookuu.
ʻIke pili
Intel Agilex I-Series FPGA Development Kit Ke alakaʻi hoʻohana

1.6. DisplayPort Intel FPGA IP Design Example Nā ʻāpana
Papa 2. DisplayPort Intel FPGA IP Design ExampNā ʻāpana no ka mea hana Intel Agilex F-tile

ʻĀpana	Waiwai	wehewehe
Loaʻa Design Example
E koho i ka Hoʻolālā	•ʻAʻohe • HōʻikePort SST Parallel Loopback me ka ʻole o PCR	E koho i ka hoʻolālā example e hanaia. • ʻAʻohe: ʻAʻohe hoʻolālā exampLoaʻa ka le no ke koho ʻana i kēia manawa • DisplayPort SST Parallel Loopback me ka PCR: ʻO kēia hoʻolālā exampHōʻike ʻo ia i ka loopback parallel mai DisplayPort sink a i ke kumu DisplayPort me ka ʻole o kahi module Pixel Clock Recovery (PCR) i ka wā e hoʻā ai ʻoe i ka hoʻohālikelike kiʻi kiʻi hoʻokomo wikiō.
Hoʻolālā Example Files
Hoʻohālikelike	Pau, pio	E ho'ā i kēia koho e hana i nā mea e pono ai files no ka papa hoʻokolohua simulation.
Hoʻohuihui	Pau, pio	E ho'ā i kēia koho e hana i nā mea e pono ai files no ka Intel Quartus Prime compilation a me ka hoʻolālā lako.
Hana ʻia ka ʻano HDL
Hanau File Hōʻano	ʻO Verilog, VHDL	E koho i kāu ʻano HDL makemake no ka hoʻolālā hana example filehoʻonoho. Nānā: Hoʻoholo wale kēia koho i ke ʻano no ka IP pae kiʻekiʻe i hana ʻia files. ʻO nā mea ʻē aʻe a pau files (e laʻaample testbenches a me ka pae kiʻekiʻe files no ka hōʻike hāmeʻa) aia ma Verilog HDL format.
Puke Hoʻomohala Pahu
E koho i ka Papa	• ʻAʻohe Keʻena Hoʻomohala • Intel Agilex I-Series Kit Hoʻomohala	E koho i ka papa no ka hoʻolālā i manaʻo ʻia example. • ʻAʻohe Keʻena Hoʻomohala: Hoʻopau kēia koho i nā ʻano ʻenehana āpau no ka hoʻolālā example. Hoʻonohonoho ka IP core i nā hana pin a pau i nā pine virtual. • Intel Agilex I-Series FPGA Development Kit: E koho 'akomi kēia koho i ka mea ho'olālā o ka papahana e ho'ohālike i ka mea hana ma kēia pahu ho'omohala. Hiki iā ʻoe ke hoʻololi i ka hāmeʻa i hoʻopaʻa ʻia me ka hoʻohana ʻana i ka ʻāpana Change Target Device inā he ʻokoʻa ʻokoʻa kāu papa hoʻoponopono. Hoʻonohonoho ka IP core i nā hana pin a pau e like me ka pahu hoʻomohala. Nānā: Hoʻolālā Hoʻomaka ExampʻAʻole i hōʻoia pono ʻia ʻo le ma nā lako i kēia hoʻokuʻu Quartus. • Kiko Hoʻolālā Kuʻuna: Hiki i kēia koho ke hoʻolālā exampe hoʻāʻo ʻia ma kahi pahu hoʻomohala ʻekolu me kahi Intel FPGA. Pono paha ʻoe e hoʻonohonoho i nā hana pine iā ʻoe iho.
	Mea paahana
E hoʻololi i ka hāmeʻa pahuhopu	Pau, pio	E hoʻā i kēia koho a koho i ka ʻano mea hana i makemake ʻia no ka pahu hoʻomohala.

Hoʻolālā Loopback Parallel Examples

ʻO ka DisplayPort Intel FPGA IP design exampHōʻike nā les i ka loopback parallel mai ka laʻana DisplayPort RX i ka hiʻohiʻona DisplayPort TX me ka loaʻa ʻole o kahi module Pixel Clock Recovery (PCR) ma ka static rate.
Papa 3. DisplayPort Intel FPGA IP Design Example no Intel Agilex F-tile Device

Hoʻolālā Example	Koho	Ka helu ʻikepili	ʻAno Channel	ʻAno Loopback
Hōʻike ʻia SST loopback like ʻole me ka PCR	HōʻikePort SST	HBR3	Simplex	Kūlike me ka PCR ʻole

2.1. ʻO Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
ʻO ka hoʻolālā loopback like SST exampHōʻike nā les i ka hoʻoili ʻia ʻana o kahi kahawai wikiō hoʻokahi mai DisplayPort sink i ke kumu DisplayPort me ka ʻole o ka Pixel Clock Recovery (PCR) ma ka static rate.

Kiʻi 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback me ka PCR ʻole

• Ma kēia ʻano ʻokoʻa, ua hoʻā ʻia ka ʻāpana kumu o DisplayPort, TX_SUPPORT_IM_ENABLE, a hoʻohana ʻia ke kiʻi wikiō.
• Loaʻa i ka pahu DisplayPort ke wikiō a i ʻole ke kahe leo mai ke kumu wikiō waho e like me GPU a hoʻokaʻawale iā ia i ke kikowaena wikiō like.
• Hoʻokuʻu pololei ka pahu wikiō DisplayPort i ke kikowaena wikiō kumu DisplayPort a hoʻopili i ka loulou nui DisplayPort ma mua o ka hoʻouna ʻana i ka monitor.
• Hoʻokuʻu ka IOPLL i ka pahu DisplayPort a me nā wati wikiō kumu ma ke alapine paʻa.
• Inā hoʻonohonoho ʻia ʻo DisplayPort sink a me ke kumu MAX_LINK_RATE parameter i HBR3 a me PIXELS_PER_CLOCK i Quad, holo ka uaki wikiō ma 300 MHz e kākoʻo i ka 8Kp30 pixel rate (1188/4 = 297 MHz).

2.2. Papahana Uku
Hōʻike ka hoʻolālā uaki i nā kāʻei kuaki ma ka DisplayPort Intel FPGA IP design example.
Kiʻi 7. ʻO Intel Agilex F-tile DisplayPort Transceiver hoʻolālā manawa

Papa 4. Nā hōʻailona o ka manawa

Uaki ma ke kiʻikuhi	wehewehe
SysPLL refclk	ʻO ka uaki kuhikuhi F-tile System PLL hiki ke hoʻokaʻawale ʻia e System PLL no kēlā alapine puka. Ma kēia hoʻolālā exampʻo, system_pll_clk_link a me rx/tx refclk_link e kaʻana like ana i ka SysPLL refclk ʻo ia ka 150Mhz. Pono ia he uaki holo manuahi i hoʻopili ʻia mai kahi pine uaki kuhikuhi transceiver i hoʻopaʻa ʻia i ke awa hoʻokomo o Reference a me System PLL Clock IP, ma mua o ka hoʻopili ʻana i ke awa puka e pili ana iā DisplayPort Phy Top.
system_pll_clk_link	ʻO ka liʻiliʻi loa o ka Pūnaehana PLL e kākoʻo i ka helu DisplayPort āpau he 320Mhz. ʻO kēia hoʻolālā exampHoʻohana ʻo ia i ka 900 Mhz (kiʻekiʻe) i hiki ke kaʻana like i ka SysPLL refclk me rx/tx refclk_link ʻo ia ka 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR a me Tx PLL Link refclk i hoʻopaʻa ʻia i ka 150 Mhz e kākoʻo i ka helu ʻikepili DisplayPort āpau.
rx_ls_clkout/tx He clkout	Hōʻike Hōʻike Link Speed ​​Uku i ka uaki DisplayPort IP kumu. ʻO ke alapine e like me ka puʻunaue ʻikepili helu me ka laula ʻikepili like. Example: Ka pinepine = kaʻikepili helu / ka laulaʻikepili = 8.1G (HBR3) / 40 mau ʻāpana = 202.5 Mhz

2.3. Hoʻokolo hoʻohālike
Hoʻohālikelike ka papa hoʻokolohua simulation i ka loopback serial DisplayPort TX i RX.
Kiʻi 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Papa 5. Nā ʻāpana hoʻokolohua

ʻāpana	wehewehe
Mea Hana Kiʻi wikiō	Hoʻokumu kēia mīkini hana i nā ʻano kala kala āu e hoʻonohonoho ai. Hiki iā ʻoe ke hoʻohālikelike i ka manawa format wikiō.
Manaʻo Testbench	Mālama kēia poloka i ke kaʻina hoʻāʻo o ka simulation a hana i nā hōʻailona hoʻoikaika pono i ka TX core. Heluhelu pū ka poloka mana testbench i ka waiwai CRC mai ke kumu ʻelua a me ka poho e hana hoʻohālikelike.
RX Link Speed ​​​​Clock Frequency Checker	Ke hōʻoia nei kēia mea nānā inā pili ka RX transceiver i ke alapine o ka uaki i ka helu ʻikepili i makemake ʻia.
TX Link Speed ​​​​Clock Frequency Checker	Ke hōʻoia nei kēia mea nānā inā pili ka TX transceiver i ke alapine o ka uaki i ka helu ʻikepili i makemake ʻia.

Hana ka simulation testbench i kēia mau hōʻoia:
Papa 6. Hōʻoiaʻiʻo Testbench

Koina hoao	Hooia
• Hoʻomaʻamaʻa loulou ma ka helu helu HBR3 • E heluhelu i nā papa inoa DPCD no ka nānā ʻana inā hoʻonohonoho ʻia ke kūlana DP a ana ʻia ʻo TX a me RX Link Speed ​​​​frequency.	Hoʻohui i ka Frequency Checker e ana i ka puka ʻana o ka uaki Link Speed ​​​​mai ka transceiver TX a me RX.
• Holo kiʻi wikiō mai TX a i RX. • E hōʻoia i ka CRC no nā kumu ʻelua a me ka pohō e nānā inā pili lākou	• Hoʻohui i ka mea hoʻoheheʻe kiʻi wikiō i ke Puna Hōʻikeʻike no ka hana ʻana i ke ʻano wikiō. • Heluhelu mai ka mana Testbench i ka Source a me Sink CRC mai DPTX a me DPRX kakau a hoohalike i mea e maopopo ai ua like na waiwai CRC elua. Nānā: No ka hōʻoia ʻana i ka helu ʻia ʻana o ka CRC, pono ʻoe e hoʻā i ka Kākoʻo CTS hoʻāʻo hoʻokoe hoʻohālikelike.

Moʻolelo Hoʻoponopono Hou no ka DisplayPort Intel

ʻO Agilex F-tile FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2021.12.13	21.4	21.0.0	Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO 9001: 2015 Kakau

Online Version
Hoʻouna Manaʻo
UG-20347
ID: 709308
Manaʻo: 2021.12.13

Palapala / Punawai

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, Hoʻolālā IP, UG-20347, 709308

Nā kuhikuhi

• Palapala Hoʻohana