F-Tile DisplayPort FPGA IP Design Example
Ke alakaʻi hoʻohana

F-Tile DisplayPort FPGA IP Design Example

Hoʻouka hou ʻia no Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1

DisplayPort Intel FPGA IP Design Example alakaʻi hoʻomaka wikiwiki

Hōʻike ʻia nā hāmeʻa DisplayPort Intel® F-tile i kahi papa hoʻāʻo hoʻohālikelike a me kahi hoʻolālā ʻenehana e kākoʻo ana i ka hoʻohui ʻana a me ka hoʻāʻo ʻana i nā lako FPGA IP design examples no Intel Agilex™
Hāʻawi ka DisplayPort Intel FPGA IP i ka hoʻolālā hoʻolālā aʻeamples:

• Hōʻike ʻia SST loopback like me ka ʻole o kahi module Pixel Clock Recovery (PCR).
• HōʻikePort SST loopback like me AXIS Video Interface

Ke hana ʻoe i kahi hoʻolālā example, hana 'akomi ka mea hooponopono parameter i ka files pono e simulate, hōʻuluʻulu, a ho'āʻo i ka hoʻolālā i ka lako.
Kiʻi 1. Hoʻomohala StagesʻIke pili

• DisplayPort Intel FPGA IP alakaʻi hoʻohana
• Ke neʻe nei i Intel Quartus Prime Pro Edition

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO 9001:2015 Kakau
1.1. Papa kuhikuhi
Kiʻi 2. Papa kuhikuhi

Papa 1. Hoʻolālā Example Nā ʻāpana

Nā waihona	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((Pala kūkulu hale DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((Pala kūkulu hale DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Pono nā lako lako a me nā lako polokalamu
Hoʻohana ʻo Intel i ka lako a me ka lako polokalamu e hoʻāʻo ai i ka hoʻolālā example:
Lako lako

• ʻO Intel Agilex I-Series Development Kit
• Hōʻike Puna Puna GPU
• Hōʻike Port Sink (Monitor)
• Kāleka kaikamahine Bitec DisplayPort FMC Revision 8C
• Nā uwea DisplayPort

lako polokalamu

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Hana i ka Hoʻolālā
E hoʻohana i ka DisplayPort Intel FPGA IP parameter hoʻoponopono ma Intel Quartus Prime lako polokalamu e hana i ka hoʻolālā example.
Kiʻi 3. Hana ʻana i ke Kahe Hoʻolālā

1.  E koho i nā Mea Hana ➤ IP Catalog, a koho i ka Intel Agilex F-tile ma ke ʻano he ʻohana mea hoʻohana.
   Nānā: ʻO ka hoʻolālā exampKākoʻo wale ʻo ia i nā polokalamu Intel Agilex F-tile.
2. Ma ka IP Catalog, e huli a kaomi pālua i ka DisplayPort Intel FPGA IP. Hōʻike ʻia ka puka aniani IP Variation hou.
3. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP maʻamau. Mālama ka mea hoʻoponopono hoʻoponopono i nā hoʻonohonoho hoʻololi IP ma kahi file inoa ʻia .ip.
4. E koho i kahi mea hana Intel Agilex F-tile ma ke kahua Pūnaewele, a i ʻole e mālama i ke koho polokalamu lako polokalamu Intel Quartus Prime.
5. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
6. E hoʻonohonoho i nā ʻāpana i makemake ʻia no TX a me RX.
7. Ma lalo o ka Design Exampma ka ʻaoʻao, koho iā DisplayPort SST Parallel Loopback me ka ʻole PCR.
8. E koho i ka Simulation e hoʻohua i ka papa hoʻāʻo, a koho i ka Synthesis e hana i ka hoʻolālā ʻenehana example. Pono ʻoe e koho i hoʻokahi o kēia mau koho no ka hana ʻana i ka hoʻolālā example files. Inā koho ʻoe i nā mea ʻelua, ʻoi aku ka lōʻihi o ka manawa hana.
9. No ka Target Development Kit, koho i ka Intel Agilex I-Series SOC Development Kit. Hoʻololi kēia i ka mea i koho ʻia ma ka ʻanuʻu 4 e hoʻohālikelike i ka hāmeʻa ma ka pahu hoʻomohala. No Intel Agilex I-Series SOC Development Kit, ʻo AGIB027R31B1E2VR0 ka mea paʻamau.
10. Kaomi Generate Example Hoʻolālā.

1.4. Hoʻohālike i ka Hoʻolālā
ʻO ka DisplayPort Intel FPGA IP design exampHoʻohālikelike ka testbench i kahi hoʻolālā loopback serial mai kahi hiʻohiʻona TX i kahi hiʻohiʻona RX. Hoʻokuʻu ʻia kahi modula hoʻohālike wikiō kūloko i ka hōʻike DisplayPort TX a me ka hoʻopuka wikiō ʻano RX e pili ana i nā mea nānā CRC ma ka papa hōʻike.
Kiʻi 4. Hoʻolālā Hoʻohālike Kahe

1. E hele i ka Synopsys simulator folder a koho iā VCS.
2. Holo i ka palapala hoʻohālike.
   Puna vcs_sim.sh
3. Hana ka palapala iā Quartus TLG, hōʻuluʻulu a holo i ka testbench i ka simulator.
4. E noʻonoʻo i ka hopena.
   Hoʻopau ʻia kahi simulation kūleʻa me ka hoʻohālikelike SRC Source a Sink.

1.5. Hoʻopili a hoʻāʻo i ka Hoʻolālā
Kiʻi 5. Hoʻohui a hoʻohālikelike i ka HoʻolālāNo ka hōʻuluʻulu ʻana a me ka holo ʻana i kahi hōʻike hōʻike ma ka ʻenehana exampka hoʻolālā, e hahai i kēia mau ʻanuʻu:

1. E hōʻoia i ka lako kamepiula exampua pau ka hana hoʻolālā.
2. E wehe i ka polokalamu Intel Quartus Prime Pro Edition a wehe / quartus/agi_dp_demo.qpf.
3. Kaomi i ka Processing ➤ Start Compilation.
4. Ma hope o ka hōʻuluʻulu kūleʻa, hoʻopuka ka polokalamu Intel Quartus Prime Pro Edition i kahi .sof file ma kāu papa kuhikuhi i kuhikuhi ʻia.
5. Hoʻohui i ka mea hoʻohui DisplayPort RX ma ke kāleka kaikamahine Bitec i kahi kumu DisplayPort waho, e like me ke kāleka kiʻi ma kahi PC.
6. E hoʻohui i ka mea hoʻohui DisplayPort TX ma ke kāleka kaikamahine Bitec i kahi mea hoʻoheheʻe DisplayPort, e like me ka loiloi wikiō a i ʻole ka nānā ʻana i ka PC.
7.  E hōʻoia i nā hoʻololi āpau ma ka papa hoʻomohala ma ke kūlana paʻamau.
8. E hoʻonohonoho i ka mea hana Intel Agilex F-Tile i koho ʻia ma ka papa hoʻomohala me ka hoʻohana ʻana i ka .sof file (Nā Mea Hana ➤ Programmer ).
9. Hōʻike ka mea hoʻoheheʻe DisplayPort i ke wikiō i hana ʻia mai ke kumu wikiō.

ʻIke pili
Intel Agilex I-Series FPGA Development Kit alakaʻi mea hoʻohana/
1.5.1. Hana hou i ka ELF File
ʻO ka maʻamau, ʻo ka ELF file hana ʻia ke hana ʻoe i ka hoʻolālā dynamic example.
Eia nō naʻe, i kekahi mau hihia, pono ʻoe e hana hou i ka ELF file inā hoʻololi ʻoe i ka polokalamu file a i ʻole e hana hou i ka dp_core.qsys file. Ke hana hou nei i ka dp_core.qsys file hōʻano hou i ka .sopcinfo file, ka mea e koi ai iā ʻoe e hana hou i ka ELF file.

1. E hele / polokalamu a hoʻoponopono i ke code inā pono.
2. E hele /script a hoʻokō i kēia palapala kūkulu: source build_sw.sh
   • Ma Windows, huli a wehe iā Nios II Command Shell. Ma ka Nios II Command Shell, e hele i /script a hoʻokō i ke kumu build_sw.sh.
   Nānā: No ka hoʻokō ʻana i ka palapala kūkulu ma Windows 10, pono kāu ʻōnaehana i nā Windows Subsystems no Linux (WSL). No ka ʻike hou aku e pili ana i nā ʻanuʻu hoʻonohonoho WSL, e nānā i ka Nios II Software Developer Handbook.
   • Ma Linux, e hoʻomaka i ka mea hoʻolālā Platform, a wehe i nā mea hana ➤ Nios II Command Shell. Ma ka Nios II Command Shell, e hele i /script a hoʻokō i ke kumu build_sw.sh.
3. E hōʻoia i kahi .elf file hana ʻia ma /pololei/ dp_demo.
4. Hoʻoiho i ka .elf i hana ʻia file i ka FPGA me ka houluulu ole i ka .sof file ma ka holo ʻana i kēia ʻatikala: nios2-download /software/dp_demo/*.elf
5. E kaomi i ke pihi hoʻihoʻi ma ka papa FPGA no ka mana o ka polokalamu hou.

1.6. DisplayPort Intel FPGA IP Design Example Nā ʻāpana
Papa 2. DisplayPort Intel FPGA IP Design Example QSF kaohi no Intel Agilex Ftile Device

Kāohi QSF	wehewehe
set_global_assignment -inoa VERILOG_MACRO “__DISPLAYPORT_support__=1”	Mai ka Quartus 22.2 ma luna, pono kēia koi QSF e hiki ai ke kahe ʻana o DisplayPort custom SRC (Soft Reset Controller)

Papa 3. DisplayPort Intel FPGA IP Design ExampNā ʻāpana no ka mea hana Intel Agilex F-tile

ʻĀpana	Waiwai	wehewehe
Loaʻa Design Example
E koho i ka Hoʻolālā	•Aole • DisplayPort SST Parallel Loopback me ka PCR •DisplayPort SST Parallel Loopback me AXIS Video Interface	E koho i ka hoʻolālā example e hanaia. •ʻAʻohe: ʻAʻohe hoʻolālā exampLoaʻa ka le no ke koho ʻana i kēia manawa. •DisplayPort SST Parallel Loopback me ka PCR: ʻO kēia hoʻolālā exampHōʻike ʻo ia i ka loopback parallel mai DisplayPort sink a i ke kumu DisplayPort me ka ʻole o kahi module Pixel Clock Recovery (PCR) i ka wā e hoʻā ai ʻoe i ka hoʻohālikelike kiʻi kiʻi hoʻokomo wikiō. •DisplayPort SST Parallel Loopback me AXIS Video Interface: ʻO kēia hoʻolālā exampHōʻike ʻo ia i ka loopback parallel mai DisplayPort sink a i ke kumu DisplayPort me AXIS Video interface ke hoʻonohonoho ʻia ʻo Enable Active Video Data Protocols i AXIS-VVP Full.
Hoʻolālā Example Files
Hoʻohālikelike	Pau, pio	E ho'ā i kēia koho e hana i nā mea e pono ai files no ka papa hoʻokolohua simulation.
Hoʻohuihui	Pau, pio	E ho'ā i kēia koho e hana i nā mea e pono ai files no ka Intel Quartus Prime compilation a me ka hoʻolālā lako.
Hana ʻia ka ʻano HDL
Hanau File Hōʻano	ʻO Verilog, VHDL	E koho i kāu ʻano HDL makemake no ka hoʻolālā hana example filehoʻonoho. 'Ōlelo Aʻo: Hoʻoholo wale kēia koho i ke ʻano no ka IP pae kiʻekiʻe i hana ʻia files. ʻO nā mea ʻē aʻe a pau files (e laʻaample testbenches a me ka pae kiʻekiʻe files no ka hōʻike hāmeʻa) aia ma Verilog HDL format.
Puke Hoʻomohala Pahu
E koho i ka Papa	•ʻAʻohe Keʻena Hoʻomohala •Intel Agilex I-Series Kit Hoʻomohala	E koho i ka papa no ka hoʻolālā i manaʻo ʻia example.

ʻĀpana	Waiwai	wehewehe
		• ʻAʻohe Keʻena Hoʻomohala: Hoʻokaʻawale kēia koho i nā ʻano ʻenehana āpau no ka hoʻolālā example. Hoʻonohonoho ka P core i nā hana pin a pau i nā pine virtual. •Intel Agilex I-Series FPGA Development Kit: Ke koho 'akomi nei kēia koho i ka mea i ho'opa'a 'ia e ka papahana e ho'ohālikelike i ka mea hana ma kēia pahu ho'omohala. Hiki iā ʻoe ke hoʻololi i ka hāmeʻa i hoʻopaʻa ʻia me ka hoʻohana ʻana i ka ʻāpana Change Target Device inā he ʻokoʻa ʻokoʻa kāu papa hoʻoponopono. Hoʻonohonoho ka IP core i nā hana pin a pau e like me ka pahu hoʻomohala. Nānā: Hoʻolālā Mua ExampʻAʻole i hōʻoia pono ʻia ʻo le ma nā lako i kēia hoʻokuʻu Quartus. •Kūpili Hoʻolālā Kuʻuna: ʻAe kēia koho i ka hoʻolālā exampe hoʻāʻo ʻia ma kahi pahu hoʻomohala ʻekolu me kahi Intel FPGA. Pono paha ʻoe e hoʻonohonoho i nā hana pine iā ʻoe iho.
Mea paahana
E hoʻololi i ka hāmeʻa pahuhopu	Pau, pio	E hoʻā i kēia koho a koho i ka ʻano mea hana i makemake ʻia no ka pahu hoʻomohala.

Hoʻolālā Loopback Parallel Examples

ʻO ka DisplayPort Intel FPGA IP design exampHōʻike mākou i ka loopback like ʻole mai ka laʻana DisplayPort RX i ka laʻana DisplayPort TX me ka ʻole o kahi module Pixel Clock Recovery (PCR).
Papa 4. DisplayPort Intel FPGA IP Design Example no Intel Agilex F-tile Device

Hoʻolālā Example	Koho	Ka helu ʻikepili	ʻAno Channel	ʻAno Loopback
Hōʻike ʻia SST loopback like ʻole me ka PCR	HōʻikePort SST	RBR, HRB, HRB2, HBR3	Simplex	Kūlike me ka PCR ʻole
HōʻikePort SST loopback like me AXIS Video Interface	HōʻikePort SST	RBR, HRB, HRB2, HBR3	Simplex	Kūlike me AXIS Video Interface

2.1. ʻO Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Nā hiʻohiʻona
ʻO ka hoʻolālā loopback like SST exampHōʻike nā les i ka hoʻoili ʻana o kahi kahawai wikiō hoʻokahi mai DisplayPort sink i ke kumu DisplayPort.
Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO 9001:2015 Kakau
Kiʻi 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback me ka PCR ʻole

• Ma kēia ʻano ʻokoʻa, ua hoʻā ʻia ka ʻāpana kumu o DisplayPort, TX_SUPPORT_IM_ENABLE, a hoʻohana ʻia ke kiʻi wikiō.
• Loaʻa i ka pahu DisplayPort ke wikiō a i ʻole ke kahe leo mai ke kumu wikiō waho e like me GPU a hoʻokaʻawale iā ia i ke kikowaena wikiō like.
• Hoʻokuʻu pololei ka pahu wikiō DisplayPort i ke kikowaena wikiō kumu DisplayPort a hoʻopili i ka loulou nui DisplayPort ma mua o ka hoʻouna ʻana i ka monitor.
• Hoʻokuʻu ka IOPLL i ka pahu DisplayPort a me nā wati wikiō kumu ma ke alapine paʻa.
• Inā hoʻonohonoho ʻia ʻo DisplayPort sink a me ke kumu hoʻohālikelike MAX_LINK_RATE i HBR3 a ua hoʻonohonoho ʻia ʻo PIXELS_PER_CLOCK i Quad, holo ka uaki wikiō ma 300 MHz e kākoʻo i ka 8Kp30 pixel rate (1188/4 = 297 MHz).

Kiʻi 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback me AXIS Video Ikepili

• Ma kēia ʻano ʻokoʻa, ʻo ke kumu DisplayPort a me ka hoʻohālikelike ʻana, koho iā AXIS-VVP FULL ma ENABLE ACTIVE VIDEO DATA PROTOCOLS e hiki ai i ka Axis Video Data Interface.
• Loaʻa i ka pahu DisplayPort ke wikiō a i ʻole ke kahe leo mai ke kumu wikiō waho e like me GPU a hoʻokaʻawale iā ia i ke kikowaena wikiō like.
• Hoʻololi ka DisplayPort Sink i ke kahawai ʻikepili wikiō i ka ʻikepili wikiō axis a hoʻokele i ke kikowaena ʻikepili wikiō axis kumu DisplayPort ma o VVP Video Frame Buffer. Hoʻololi ʻo DisplayPort Source i ka ʻikepili wikiō axis i loko o ka loulou nui DisplayPort ma mua o ka hoʻouna ʻana i ka monitor.
• Ma kēia ʻano hoʻolālā, ʻekolu mau wati wikiō nui, ʻo ia hoʻi rx/tx_axi4s_clk, rx_vid_clk, a me tx_vid_clk. holo ʻo axi4s_clk ma 300 MHz no nā modula AXIS ʻelua ma Source a me Sink. rx_vid_clk holo i ka DP Sink Video pipeline ma 300 MHz (e kākoʻo i kekahi hoʻonā a hiki i 8Kp30 4PIPs), aʻo tx_vid_clk e holo ana i ka DP Source Video pipeline ma ke alapine Pixel Clock maoli (mahele ʻia e nā PIP).
• Hoʻonohonoho ʻokoʻa kēia ʻano hoʻolālā i ke alapine tx_vid_clk ma o ka polokalamu I2C i ka SI5391B OSC ma luna o ka papa ke ʻike ka hoʻolālā i kahi hoʻololi i ka hoʻonā.
• Hōʻike wale kēia ʻano hoʻolālā i kahi helu paʻa o nā hoʻoholo e like me ka mea i wehewehe mua ʻia ma ka polokalamu DisplayPort, ʻo ia hoʻi:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Papahana Uku
Hōʻike ka hoʻolālā uaki i nā kāʻei kuaki ma ka DisplayPort Intel FPGA IP design example.
Kiʻi 8. ʻO Intel Agilex F-tile DisplayPort Transceiver hoʻolālā manawaPapa 5. Nā hōʻailona o ka manawa

Uaki ma ke kiʻikuhi	wehewehe
SysPLL refclk	ʻO ka uaki kuhikuhi F-tile System PLL hiki ke hoʻokaʻawale ʻia e System PLL no kēlā alapine puka. Ma kēia hoʻolālā example, system_pll_clk_link a me rx/tx refclk_link kaʻana like 150 MHz SysPLL refclk.

Uaki ma ke kiʻikuhi	wehewehe
	Pono ia he uaki holo manuahi i hoʻopili ʻia mai kahi pine uaki kuhikuhi transceiver i hoʻopaʻa ʻia i ke awa hoʻokomo o Reference a me System PLL Clock IP, ma mua o ka hoʻopili ʻana i ke awa puka e pili ana iā DisplayPort Phy Top. Nānā: No kēia hoʻolālā exampe, hoʻonohonoho i ka Clock Controller GUI Si5391A OUT6 i 150 MHz.
pūnaewele pll clk loulou	ʻO ka liʻiliʻi loa o ka Pūnaehana PLL puka alapine e kākoʻo i ka helu DisplayPort āpau he 320 MHz. ʻO kēia hoʻolālā exampHoʻohana ʻo ia i kahi alapine puka 900 MHz (kiʻekiʻe) i hiki ke kaʻana like ʻo SysPLL refclk me rx/tx refclk_link ʻo ia ka 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	ʻO Rx CDR a me Tx PLL Link refclk i hoʻopaʻa ʻia i 150 MHz e kākoʻo i ka helu ʻikepili DisplayPort āpau.
rx_ls_clkout / tx_ls_clkout	Hōʻike Hōʻike Link Speed ​​Uku i ka uaki DisplayPort IP kumu. ʻO ke alapine e like me ka puʻunaue ʻikepili helu me ka laula ʻikepili like. Example: Ka pinepine = ka helu ʻikepili / laula ʻikepili = 8.1G (HBR3) / 40 mau ʻāpana = 202.5 MHz

2.3. Hoʻokolo hoʻohālike
Hoʻohālikelike ka papa hoʻokolohua simulation i ka loopback serial DisplayPort TX i RX.
Kiʻi 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramPapa 6. Nā ʻāpana hoʻokolohua

ʻāpana	wehewehe
Mea Hana Kiʻi wikiō	Hoʻokumu kēia mīkini hana i nā ʻano kala kala āu e hoʻonohonoho ai. Hiki iā ʻoe ke hoʻohālikelike i ka manawa format wikiō.
Manaʻo Testbench	Mālama kēia poloka i ke kaʻina hoʻāʻo o ka simulation a hana i nā hōʻailona hoʻoikaika pono i ka TX core. Heluhelu pū ka poloka mana testbench i ka waiwai CRC mai ke kumu ʻelua a me ka poho e hana hoʻohālikelike.
RX Link Speed ​​​​Clock Frequency Checker	Ke hōʻoia nei kēia mea nānā inā pili ka RX transceiver i ke alapine o ka uaki i ka helu ʻikepili i makemake ʻia.
TX Link Speed ​​​​Clock Frequency Checker	Ke hōʻoia nei kēia mea nānā inā pili ka TX transceiver i ke alapine o ka uaki i ka helu ʻikepili i makemake ʻia.

Hana ka simulation testbench i kēia mau hōʻoia:
Papa 7. Nā hōʻoia hōʻoia

Koina hoao	Hooia
• Hoʻomaʻamaʻa loulou ma ka helu helu HBR3 • E heluhelu i nā papa inoa DPCD no ka nānā ʻana inā hoʻonohonoho ʻia ke kūlana DP a ana ʻia ʻo TX a me RX Link Speed ​​​​frequency.	Hoʻohui i ka Frequency Checker e ana i ka wikiwiki o ka loulou ka puka alapine o ka uaki mai ka transceiver TX a me RX.
• Holo kiʻi wikiō mai TX a i RX. • E hōʻoia i ka CRC no nā kumu ʻelua a me ka pohō e nānā inā pili lākou	• Hoʻohui i ka mea hoʻoheheʻe kiʻi wikiō i ke Puna Hōʻikeʻike no ka hana ʻana i ke ʻano wikiō. • Heluhelu mai ka mana Testbench i ka Source a me Sink CRC mai DPTX a me DPRX kakau a hoohalike i mea e maopopo ai ua like na waiwai CRC elua. 'Ōlelo Aʻo: No ka hōʻoia ʻana i ka helu ʻia ʻana o ka CRC, pono ʻoe e hoʻā i ke kākoʻo CTS test automation parameter.

Moʻolelo Hoʻoponopono Hou no ka F-Tile DisplayPort Intel FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2022.09.02	22.	20.0.1	Ua hoʻololi ʻia ka inoa palapala mai DisplayPort Intel Agilex F-Tile FPGA IP Design Example alakaʻi hoʻohana i ka F-Tile DisplayPort Intel FPGA IP Design Example alakaʻi hoʻohana. • Hoʻohana ʻia ʻo AXIS Video Design Example ʻano like ʻole. • Wehe 'ia ka ho'olālā Static Rate a ho'ololi 'ia me Multi Rate Design Example. • Wehe i ka memo ma ka DisplayPort Intel FPGA IP Design ExampʻO ke alakaʻi hoʻomaka wikiwiki e ʻōlelo nei e kākoʻo wale ana ka mana polokalamu polokalamu Intel Quartus Prime 21.4 i ka Preliminary Design Examples. • Hoʻololi i ke kiʻi Papa kuhikuhi me ke kiʻi pololei. • Hoʻohui i kahi ʻāpana Regenerating ELF File ma lalo o ka hōʻuluʻulu ʻana a me ka hoʻāʻo ʻana i ka hoʻolālā. • Hoʻohou i ka ʻāpana Lako Paʻa a me nā Pono Pūnaewele no ka hoʻokomo ʻana i nā lako lako koi.
2021.12.13	21.	20.0.0	Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
* Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO 9001:2015 Kakau

Online Version
Hoʻouna Manaʻo
UG-20347
ID: 709308
Manaʻo: 2022.09.02

Palapala / Punawai

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Nā kuhikuhi

• Palapala Hoʻohana