DisplayPort Agilex F-Tile FPGA IP Design Example
Guía de usuario
Actualizado para Intel® Quartus® Prime Design Suite: 21.4
Versión IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Guía de inicio rápido

O deseño IP DisplayPort Intel® FPGA exampOs ficheiros para dispositivos Intel Agilex™ F-tile contan cun banco de probas de simulación e un deseño de hardware que admite a compilación e as probas de hardware.
O DisplayPort Intel FPGA IP ofrece o seguinte deseño, por exemploamples:

• Loopback paralelo DisplayPort SST sen un módulo Pixel Clock Recovery (PCR) a velocidade estática

Cando xeras un deseño example, o editor de parámetros crea automaticamente o fileé necesario para simular, compilar e probar o deseño en hardware.
Nota: A versión de software Intel Quartus® Prime 21.4 só admite Preliminary Design Example para simulación, síntese, compilación e análise de temporización. A funcionalidade do hardware non está completamente verificada.
Figura 1. Desenvolvemento Stages

Información relacionada

• Guía de usuario de DisplayPort Intel FPGA IP
• Migrando a Intel Quartus Prime Pro Edition

1.1. Estrutura do directorio
Figura 2. Estrutura do directorio

Táboa 1. Deseño Example Compoñentes

Cartafoles	Files
rtl/núcleo	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((Bloque de construción DP PMA UX)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((Bloque de construción DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisitos de hardware e software
Intel usa o seguinte hardware e software para probar o deseño, por exemploampLe:
Hardware

• Kit de desenvolvemento Intel Agilex I-Series

Software

• Intel Quartus Prime
• Synopsys* Simulador VCL

1.3. Xeración do deseño
Use o editor de parámetros IP DisplayPort Intel FPGA no software Intel Quartus Prime para xerar o deseño, por exemploample.
Figura 3. Xeración do fluxo de deseño

1. Seleccione Ferramentas ➤ Catálogo IP e seleccione Intel Agilex F-tile como familia de dispositivos de destino.
   Nota: o deseño example só admite dispositivos Intel Agilex F-tile.
2. No Catálogo IP, localice e faga dobre clic en DisplayPort Intel FPGA IP. Aparece a xanela Nova variación IP.
3. Especifique un nome de nivel superior para a súa variación de IP personalizada. O editor de parámetros garda a configuración da variación de IP nun file designado .ip.
4. Pode seleccionar un dispositivo Intel Agilex F-tile específico no campo Dispositivo ou manter a selección predeterminada do dispositivo de software Intel Quartus Prime.
5. Fai clic en Aceptar. Aparece o editor de parámetros.
6. Configure os parámetros desexados tanto para TX como para RX
7. Sobre o deseño Example, seleccione DisplayPort SST Parallel Loopback Without PCR.
8. Seleccione Simulación para xerar o banco de probas e seleccione Síntese para xerar o deseño de hardware, por exemploample. Debes seleccionar polo menos unha destas opcións para xerar o deseño example files. Se seleccionas ambos, o tempo de xeración é máis longo.
9. Fai clic en Xerar Exampo Deseño.

1.4. Simulación do deseño
O deseño IP DisplayPort Intel FPGA example testbench simula un deseño de loopback en serie desde unha instancia TX ata unha instancia RX. Un módulo xerador de patróns de vídeo interno dirixe a instancia DisplayPort TX e a saída de vídeo da instancia RX conéctase aos verificadores CRC no banco de probas.
Figura 4. Fluxo de simulación de deseño

1. Vaia ao cartafol do simulador de Synopsys e seleccione VCS.
2. Executar script de simulación.
   Orixe vcs_sim.sh
3. O script realiza Quartus TLG, compila e executa o banco de probas no simulador.
4. Analiza o resultado.
   Unha simulación exitosa remata coa comparación SRC Source e Sink.

1.5. Compilación e simulación do deseño
Figura 5. Compilación e simulación do deseño

Para compilar e executar unha proba de demostración no hardware exampo deseño, siga estes pasos:

1. Asegúrese de hardware exampa xeración do deseño está completa.
2. Inicia o software Intel Quartus Prime Pro Edition e ábreo /quartus/agi_dp_demo.qpf.
3. Fai clic en Procesamento ➤ Iniciar compilación.
4. Agarde ata que finalice a compilación.

Nota: O deseño example non verifica funcionalmente Deseño preliminar Example sobre hardware nesta versión de Quartus.
Información relacionada
Guía do usuario do kit de desenvolvemento FPGA Intel Agilex I-Series

1.6. DisplayPort Intel FPGA IP Design Example Parámetros
Táboa 2. DisplayPort Intel FPGA IP Design Example Parámetros para o dispositivo Intel Agilex F-tile

Parámetro	Valor	Descrición
Deseño dispoñible Example
Seleccione Deseño	• Non hai ningunha • DisplayPort SST paralelo Loopback sen PCR	Seleccione o deseño example que se vai xerar. • Ningún: sen deseño exampestá dispoñible para a selección do parámetro actual • DisplayPort SST Parallel Loopback sen PCR: este deseño example mostra un loopback paralelo desde o receptor DisplayPort ata a fonte DisplayPort sen un módulo Pixel Clock Recovery (PCR) cando activa o parámetro Activar o porto de imaxe de entrada de vídeo.
Deseño Example Files
Simulación	Acendido apagado	Activa esta opción para xerar o necesario files para o banco de probas de simulación.
Síntese	Acendido apagado	Activa esta opción para xerar o necesario files para a compilación e deseño de hardware Intel Quartus Prime.
Formato HDL xerado
Xerar File Formato	Verilog, VHDL	Selecciona o teu formato HDL preferido para o deseño xerado, por exemploample fileconxunto. Nota: Esta opción só determina o formato para a IP de nivel superior xerada files. Todos os demais files (p. example bancos de proba e nivel superior files para demostración de hardware) están en formato Verilog HDL.
Kit de desenvolvemento de obxectivos
Seleccione Board	• Sen Kit de desenvolvemento • Intel Agilex I-Series Kit de desenvolvemento	Seleccione o taboleiro para o deseño dirixido, por exemploample. • Sen kit de desenvolvemento: esta opción exclúe todos os aspectos de hardware para o deseño, por exemploample. O núcleo IP establece todas as asignacións de pinos en pinos virtuais. • Kit de desenvolvemento FPGA Intel Agilex I-Series: esta opción selecciona automaticamente o dispositivo de destino do proxecto para que coincida co dispositivo deste kit de desenvolvemento. Podes cambiar o dispositivo de destino usando o parámetro Cambiar dispositivo de destino se a revisión da túa placa ten unha variante de dispositivo diferente. O núcleo IP establece todas as asignacións de pins segundo o kit de desenvolvemento. Nota: Deseño preliminar Exampnon se verifica funcionalmente no hardware nesta versión de Quartus. • Kit de desenvolvemento personalizado: esta opción permite o deseño exampque se probará nun kit de desenvolvemento de terceiros cunha FPGA Intel. É posible que teñas que configurar as asignacións de pin por ti mesmo.
	Dispositivo de destino
Cambiar o dispositivo de destino	Acendido apagado	Activa esta opción e selecciona a variante de dispositivo preferida para o kit de desenvolvemento.

Deseño de loopback paralelo Examples

O deseño IP DisplayPort Intel FPGA exampos mostran un loopback paralelo da instancia de DisplayPort RX a unha instancia de DisplayPort TX sen un módulo Pixel Clock Recovery (PCR) a unha velocidade estática.
Táboa 3. DisplayPort Intel FPGA IP Design Example para o dispositivo Intel Agilex F-tile

Deseño Example	Denominación	Taxa de datos	Modo de canle	Tipo de loopback
Loopback paralelo DisplayPort SST sen PCR	DisplayPort SST	HBR3	Simplex	Paralelo sen PCR

2.1. Características de deseño de loopback paralelo Intel Agilex F-tile DisplayPort SST
O deseño de loopback paralelo SST exampos mostran a transmisión dun único fluxo de vídeo desde a fonte DisplayPort á fonte DisplayPort sen Pixel Clock Recovery (PCR) a velocidade estática.

Figura 6. Intel Agilex F-tile DisplayPort SST Loopback paralelo sen PCR

• Nesta variante, o parámetro da fonte DisplayPort, TX_SUPPORT_IM_ENABLE, está activado e utilízase a interface de imaxe de vídeo.
• O receptor DisplayPort recibe streaming de vídeo ou audio desde unha fonte de vídeo externa, como a GPU e decodífao nunha interface de vídeo paralela.
• A saída de vídeo do disipador de DisplayPort dirixe directamente a interface de vídeo fonte de DisplayPort e codifica na ligazón principal de DisplayPort antes de transmitir ao monitor.
• O IOPLL manexa os reloxos de vídeo fonte e receptor DisplayPort a unha frecuencia fixa.
• Se o parámetro MAX_LINK_RATE da fonte e do receptor DisplayPort está configurado en HBR3 e PIXELS_PER_CLOCK está configurado como Quad, o reloxo de vídeo funciona a 300 MHz para admitir a velocidade de píxeles de 8Kp30 (1188/4 = 297 MHz).

2.2. Esquema de temporización
O esquema de reloxo ilustra os dominios de reloxo no deseño IP DisplayPort Intel FPGA, por exemploample.
Figura 7. Esquema de reloxo do transceptor Intel Agilex F-tile DisplayPort

Táboa 4. Sinais do esquema de reloxo

Reloxo no diagrama	Descrición
SysPLL refclk	Reloxo de referencia PLL do sistema F-tile que pode ser calquera frecuencia de reloxo que se poida dividir polo PLL do sistema para esa frecuencia de saída. Neste deseño example, system_pll_clk_link e rx/tx refclk_link comparten o mesmo refclk SysPLL que é de 150 Mhz. Debe ser un reloxo de funcionamento libre que estea conectado desde un pin de reloxo de referencia do transceptor dedicado ao porto de entrada do reloxo de referencia e IP do sistema PLL Clocks, antes de conectar o porto de saída correspondente a DisplayPort Phy Top.
system_pll_clk_link	A frecuencia de saída mínima do sistema PLL para admitir toda a taxa de DisplayPort é de 320 Mhz. Este deseño exampLe usa a frecuencia de saída de 900 Mhz (máxima) para que SysPLL refclk se poida compartir con rx/tx refclk_link, que é de 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR e Tx PLL Link refclk que se fixou en 150 Mhz para admitir toda a velocidade de datos de DisplayPort.
rx_ls_clkout/tx É clkout	Velocidade de conexión DisplayPort Reloxo ao núcleo de DisplayPort IP. Frecuencia equivalente á división da taxa de datos polo ancho de datos paralelos. ExampLe: Frecuencia = taxa de datos/ancho de datos = 8.1 G (HBR3)/40 bits = 202.5 ​​Mhz

2.3. Banco de probas de simulación
O banco de probas de simulación simula o loopback serie DisplayPort TX a RX.
Figura 8. Diagrama de bloques do banco de probas de simulación do modo Simplex IP DisplayPort Intel FPGA

Táboa 5. Compoñentes do banco de probas

Compoñente	Descrición
Xerador de patróns de vídeo	Este xerador produce patróns de barras de cores que podes configurar. Podes parametrizar o tempo do formato de vídeo.
Control do banco de probas	Este bloque controla a secuencia de proba da simulación e xera os sinais de estímulo necesarios para o núcleo TX. O bloque de control do banco de probas tamén le o valor CRC tanto da fonte como do sumidoiro para facer comparacións.
RX Link Speed ​​Clock Comprobador de frecuencia	Este verificador verifica se a frecuencia de reloxo recuperada do transceptor RX coincide coa taxa de datos desexada.
TX Link Speed ​​Clock Comprobador de frecuencia	Este verificador verifica se a frecuencia de reloxo recuperada do transceptor TX coincide coa taxa de datos desexada.

O banco de probas de simulación realiza as seguintes verificacións:
Táboa 6. Verificacións do banco de probas

Criterios de proba	Verificación
• Formación en enlace a Data Rate HBR3 • Lea os rexistros DPCD para comprobar se o estado DP establece e mide a frecuencia da velocidade do enlace TX e RX.	Integra o comprobador de frecuencia para medir a saída de frecuencia do reloxo de velocidade de enlace do transceptor TX e RX.
• Executar patrón de vídeo de TX a RX. • Verifique o CRC tanto para a fonte como para o sumidoiro para comprobar se coinciden	• Conecta o xerador de patróns de vídeo á fonte DisplayPort para xerar o patrón de vídeo. • A continuación, o control do banco de probas lee o CRC de orixe e sumidoiro dos rexistros DPTX e DPRX e compárao para garantir que ambos os valores de CRC sexan idénticos. Nota: Para garantir que se calcula o CRC, debes activar o parámetro de automatización da proba de soporte CTS.

Historial de revisión de documentos para DisplayPort Intel

Agilex F-tile FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.12.13	21.4	21.0.0	Lanzamento inicial.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
ISO 9001: 2015 Rexistrado

Versión en liña
Enviar comentarios
UG-20347
ID: 709308
Versión: 2021.12.13

Documentos/Recursos

Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfGuía do usuario DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, Deseño IP, UG-20347, 709308

Referencias

• Manual de usuario