Intel AN 837 Dezajno-Gvidlinioj por HDMI FPGA IP
Dezajno-Gvidlinioj por HDMI Intel® FPGA IP
La dezajnaj gvidlinioj helpas vin efektivigi la Altdifinajn Multmediajn Interfacojn (HDMI) Intel FPGA-IP-ojn uzante FPGA-aparatojn. Ĉi tiuj gvidlinioj faciligas tabuldezajnojn por la videointerfacoj HDMI Intel® FPGA IP.
- HDMI Intel FPGA IP Uzantgvidilo
- AN 745: Dezajno-Gvidlinioj por Intel FPGA DisplayPort Interface
Gvidlinioj pri dezajno de HDMI Intel FPGA IP
La HDMI Intel FPGA-interfaco havas Transition Minimized Differential Signaling (TMDS) datumojn kaj horloĝkanalojn. La interfaco ankaŭ portas Video Electronics Standards Association (VESA) Display Data Channel (DDC). La TMDS-kanaloj portas vidbendon, aŭdion, kaj helpdatenojn. La DDC estas bazita sur I2C-protokolo. La HDMI Intel FPGA IP-kerno uzas la DDC por legi Plilongigitajn Ekranajn Identigajn Datumojn (EDID) kaj interŝanĝi agordajn kaj statusajn informojn inter HDMI-fonto kaj lavujo.
HDMI Intel FPGA IP Board Design Konsiloj
Kiam vi desegnas vian HDMI-Intel FPGA IP-sistemon, konsideru la sekvajn konsiletojn pri dezajnado de tabulo.
- Uzu ne pli ol du vojojn per spuro kaj evitu per stumpoj
- Kongruu la diferencigan parimpedancon al la impedanco de la konektilo kaj kablasembleo (100 omo ± 10%)
- Minimumigu inter-paron kaj intra-paron skew por plenumi la TMDS-signala skew postulo
- Evitu direkti diferencigan paron super interspaco en la suba ebeno
- Uzu normajn altrapidajn PCB-dezajnajn praktikojn
- Uzu niveloŝanĝilojn por plenumi elektran konformecon ĉe kaj TX kaj RX
- Uzu fortikajn kablojn, kiel ekzemple Cat2-kablo por HDMI 2.0
Skemaj Diagramoj
La Bitec-skemaj diagramoj en la provizitaj ligiloj ilustras la topologion por la Intel FPGA evolutabuloj. Uzado de HDMI 2.0-liga topologio postulas, ke vi plenumu la elektran konformecon de 3.3 V. Por plenumi la 3.3 V-konformecon sur Intel FPGA-aparatoj, vi devas uzi nivelŝanĝilon. Uzu Dc-kunligitan repelilon aŭ retempigilon kiel la nivelŝanĝilon por la dissendilo kaj ricevilo.
La eksteraj vendistaj aparatoj estas TMDS181 kaj TDP158RSBT, ambaŭ funkciante per DCcoupled ligiloj. Vi bezonas taŭgan tiriĝon ĉe CEC-linioj por certigi funkciecon dum interfunkciado kun aliaj konsumantaj teleregilaj aparatoj. La Bitec-skemaj diagramoj estas CTS-atestitaj. Atestado estas, tamen, produktnivela specifa. Platformaj dizajnistoj estas konsilitaj atesti la finan produkton por taŭga funkcieco.
Rilataj Informoj
- Skema Diagramo por HSMC HDMI Filina Karto-Revizio 8
- Skema Diagramo por FMC HDMI Filina Karto-Revizio 11
- Skema Diagramo por FMC HDMI Filina Karto-Revizio 6
Detektado de varmŝtopilo (HPD)
La HPD-signalo dependas de la envenanta +5V Potenca signalo, ekzample, la HPD-stifto povas esti asertita nur kiam la +5V Potenca signalo de la fonto estas detektita. Por interligi kun FPGA, vi devas traduki la 5V HPD-signalon al la FPGA I/O vol.tage-nivelo (VCCIO), uzante voltage-nivela tradukilo kiel TI TXB0102, kiu ne havas tirrezistojn integritajn. HDMI-fonto devas tiri malsupren la HPD-signalon tiel ke ĝi povas fidinde diferencigi inter ŝveba HPD-signalo kaj alta vol.tage-nivela HPD-signalo. HDMI-lavujo +5V Potenca signalo devas esti tradukita al FPGA I/O voltage nivelo (VCCIO). La signalo devas esti malforte tirita malsupren per rezistilo (10K) por diferencigi flosantan +5V Potencan signalon kiam ne movita de HDMI-fonto. HDMI-fonto +5V Potenca signalo havas superfluan protekton de ne pli ol 0.5A.
HDMI Intel FPGA IP Display Data Channel (DDC)
La HDMI Intel FPGA IP DDC baziĝas sur la signaloj I2C (SCL kaj SDA) kaj postulas tirrezistojn. Por interligi kun Intel FPGA, vi devas traduki la 5V SCL kaj SDA signalnivelon al la FPGA I/O vol.tage nivelo (VCCIO) uzante voltage-nivela tradukilo, kiel ekzemple TI TXS0102 kiel uzata en la filinkarto Bitec HDMI 2.0. La TI TXS0102 voltagE-nivela tradukila aparato integras internajn tirrezistojn tiel ke neniuj surŝipe eltiriĝrezistiloj estas bezonataj.
Dokumenta Reviziohistorio por AN 837: Dezajno-Gvidlinioj por HDMI Intel FPGA IP
| Dokumenta Versio | Ŝanĝoj |
| 2019.01.28 |
|
| Dato | Versio | Ŝanĝoj |
| januaro 2018 | 2018.01.22 | Komenca eldono.
Notu: Ĉi tiu dokumento enhavas HDMI-Intel-FPGA-dezajnajn gvidliniojn kiuj estis forigitaj de AN 745: Design Guidelines for DisplayPort and HDMI Interfaces kaj renomis AN 745: Design Guidelines for Intel FPGA DisplayPort Interface. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias la agadon de siaj FPGA kaj duonkonduktaĵproduktoj laŭ nunaj specifoj konforme al la norma garantio de Intel sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi iun ajn publikigitan informon kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
Aliaj nomoj kaj markoj povas esti postulitaj kiel posedaĵo de aliaj.
ID: 683677
Versio: 2019-01-28
Dokumentoj/Rimedoj
 |
Intel AN 837 Dezajno-Gvidlinioj por HDMI FPGA IP [pdf] Uzantogvidilo AN 837 Dezajnaj Gvidlinioj por HDMI FPGA IP, AN 837, Dezajnaj Gvidlinioj por HDMI FPGA IP, Gvidlinioj por HDMI FPGA IP, HDMI FPGA IP |
