DisplayPort Agilex F-Tile FPGA IP-Design Bspample
Benutzerhandbuch
Aktualisiert für Intel® Quartus® Prime Design Suite: 21.4
IP-Version: 21.0.0

DisplayPort Intel FPGA IP Design Example Schnellstartanleitung

Das DisplayPort Intel® FPGA IP-Design exampDateien für Intel Agilex™ F-Tile-Geräte verfügen über einen simulierenden Testbench und ein Hardwaredesign, das Kompilierung und Hardwaretests unterstützt.
Das DisplayPort Intel FPGA IP bietet folgendes Designbeispielamples:

• DisplayPort SST Parallel Loopback ohne Pixel Clock Recovery (PCR)-Modul bei statischer Rate

Wenn Sie ein Design generieren, zample erstellt der Parametereditor automatisch die fileEs ist notwendig, das Design in Hardware zu simulieren, zu kompilieren und zu testen.
Notiz: Die Softwareversion Intel Quartus® Prime 21.4 unterstützt nur Preliminary Design ExampDatei für Simulations-, Synthese-, Kompilierungs- und Timing-Analysezwecke. Die Hardwarefunktionalität ist nicht vollständig überprüft.
Abbildung 1. Entwicklung Stages

Zugehörige Informationen

• DisplayPort Intel FPGA IP-Benutzerhandbuch
• Migration zur Intel Quartus Prime Pro Edition

1.1. Verzeichnisstruktur
Abbildung 2. Verzeichnisstruktur

Tabelle 1. Design Bspample Komponenten

Ordner	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX-Baustein)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX-Baustein)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware- und Softwareanforderungen
Intel verwendet die folgende Hardware und Software, um das Design zu testen, zampauf:
Hardware

• Intel Agilex I-Serie Entwicklungskit

Software

• Intel Quartus Prime
• Synopsys* VCL-Simulator

1.3. Generieren des Designs
Verwenden Sie den DisplayPort Intel FPGA IP-Parametereditor in der Intel Quartus Prime-Software, um das Designbeispiel zu generieren.ample.
Abbildung 3. Generieren des Entwurfsflusses

1. Wählen Sie Tools ➤ IP-Katalog und wählen Sie Intel Agilex F-tile als Zielgerätefamilie.
   Hinweis: Das Design example unterstützt nur Intel Agilex F-Tile-Geräte.
2. Suchen Sie im IP-Katalog nach DisplayPort Intel FPGA IP und doppelklicken Sie darauf. Das Fenster „Neue IP-Variante“ wird angezeigt.
3. Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variation an. Der Parametereditor speichert die IP-Variationseinstellungen in a file genannt .ip.
4. Sie können im Feld „Gerät“ ein bestimmtes Intel Agilex F-Tile-Gerät auswählen oder die standardmäßige Geräteauswahl der Intel Quartus Prime-Software beibehalten.
5. OK klicken. Der Parametereditor erscheint.
6. Konfigurieren Sie die gewünschten Parameter für TX und RX
7. Auf dem Design ExampWählen Sie auf der Registerkarte „DisplayPort SST Parallel Loopback ohne PCR“ aus.
8. Wählen Sie Simulation, um den Teststand zu generieren, und wählen Sie Synthese, um das Hardware-Design zu generieren, z. B.ampSie müssen mindestens eine dieser Optionen auswählen, um das Designbeispiel zu generieren.ample files. Wenn Sie beides auswählen, ist die Generierungszeit länger.
9. Klicken Sie auf Bsp generierenample Design.

1.4. Simulation des Entwurfs
Das DisplayPort Intel FPGA IP Design exampDer Testbench simuliert ein serielles Loopback-Design von einer TX-Instanz zu einer RX-Instanz. Ein internes Videomustergeneratormodul steuert die DisplayPort-TX-Instanz und der Videoausgang der RX-Instanz verbindet sich mit CRC-Checkern im Testbench.
Abbildung 4. Ablauf der Entwurfssimulation

1. Gehen Sie zum Synopsys-Simulatorordner und wählen Sie VCS aus.
2. Simulationsskript ausführen.
   Quelle vcs_sim.sh
3. Das Skript führt Quartus TLG aus, kompiliert und führt den Testbench im Simulator aus.
4. Analysieren Sie das Ergebnis.
   Eine erfolgreiche Simulation endet mit einem SRC-Vergleich zwischen Quelle und Senke.

1.5. Kompilieren und Simulieren des Entwurfs
Abbildung 5. Kompilieren und Simulieren des Designs

Zum Kompilieren und Ausführen eines Demonstrationstests auf der Hardware example design, folgen Sie diesen Schritten:

1. Stellen Sie sicher, dass die Hardware exampDie Design-Generierung ist abgeschlossen.
2. Starten Sie die Intel Quartus Prime Pro Edition Software und öffnen Sie /quartus/agi_dp_demo.qpf.
3. Klicken Sie auf Verarbeitung ➤ Kompilierung starten.
4. Warten Sie, bis die Kompilierung abgeschlossen ist.

Notiz: Das Design zample überprüft nicht funktionell Preliminary Design Example auf Hardware in dieser Quartus-Version.
Zugehörige Informationen
Benutzerhandbuch für das Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Example Parameter
Tabelle 2. DisplayPort Intel FPGA IP Design Example-Parameter für Intel Agilex F-tile-Gerät

Parameter	Wert	Beschreibung
Verfügbare Ausführung Example
Design auswählen	• Keiner • DisplayPort SST Parallel Loopback ohne PCR	Wählen Sie das Design z. B.ampDatei, die generiert werden soll. • Keine: Kein Design-BeispielampDatei ist für die aktuelle Parameterauswahl verfügbar • DisplayPort SST Parallel Loopback ohne PCR: Dieses Design example demonstriert einen parallelen Loopback vom DisplayPort-Senke zur DisplayPort-Quelle ohne ein Pixel Clock Recovery (PCR)-Modul, wenn Sie den Parameter „Enable Video Input Image Port“ aktivieren.
Design Bspample Files
Simulation	An aus	Aktivieren Sie diese Option, um die erforderlichen files für den Simulationsteststand.
Synthese	An aus	Aktivieren Sie diese Option, um die erforderlichen files für Intel Quartus Prime-Kompilierung und Hardware-Design.
Generiertes HDL-Format
Erzeugen File Format	Verilog, VHDL	Wählen Sie Ihr bevorzugtes HDL-Format für das generierte Design, z. B.ample fileSatz. Notiz: Diese Option bestimmt nur das Format für die generierte Top-Level-IP files. Alle anderen files (zB Example Testbenches und Top-Level files zur Hardwaredemonstration) liegen im Verilog HDL-Format vor.
Zielentwicklungskit
Vorstand auswählen	• Kein Entwicklungskit • Intel Agilex I-Serie Entwicklungskit	Wählen Sie das Board für das gewünschte Design aus, z. B.ample. • Kein Development Kit: Diese Option schließt alle Hardwareaspekte für das Design aus, z. B.ampDer IP-Core legt alle Pin-Zuweisungen auf virtuelle Pins fest. • Intel Agilex I-Series FPGA Development Kit: Diese Option wählt automatisch das Zielgerät des Projekts aus, das mit dem Gerät auf diesem Development Kit übereinstimmt. Sie können das Zielgerät mit dem Parameter „Zielgerät ändern“ ändern, wenn Ihre Board-Revision eine andere Gerätevariante hat. Der IP-Core legt alle Pin-Zuweisungen entsprechend dem Development Kit fest. Notiz: Vorentwurf Bsp.ampDie Funktion von le auf Hardware wird in dieser Quartus-Version nicht überprüft. • Custom Development Kit: Diese Option ermöglicht das Design exampDatei zum Testen auf einem Entwicklungskit eines Drittanbieters mit einem Intel FPGA. Möglicherweise müssen Sie die Pin-Zuweisungen selbst festlegen.
	Zielgerät
Zielgerät ändern	An aus	Aktivieren Sie diese Option und wählen Sie die gewünschte Gerätevariante für das Entwicklungskit aus.

Paralleles Loopback-Design Examples

Das DisplayPort Intel FPGA IP Design exampDateien demonstrieren einen parallelen Loopback von der DisplayPort RX-Instanz zur DisplayPort TX-Instanz ohne ein Pixel Clock Recovery (PCR)-Modul bei statischer Rate.
Tabelle 3. DisplayPort Intel FPGA IP Design ExampDatei für Intel Agilex F-tile Device

Design Bspample	Bezeichnung	Datenrate	Kanalmodus	Loopback-Typ
DisplayPort SST Parallel-Loopback ohne PCR	DisplayPort SST	HBR3	Simplex	Parallel ohne PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback-Designfunktionen
Das SST-Parallel-Loopback-Design exampDie Dateien demonstrieren die Übertragung eines einzelnen Videostreams vom DisplayPort-Senke zur DisplayPort-Quelle ohne Pixel Clock Recovery (PCR) bei statischer Rate.

Abbildung 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ohne PCR

• Bei dieser Variante wird der Parameter TX_SUPPORT_IM_ENABLE der DisplayPort-Quelle eingeschaltet und die Videobildschnittstelle verwendet.
• Der DisplayPort-Senke empfängt Video- und/oder Audio-Streaming von einer externen Videoquelle wie beispielsweise einer GPU und dekodiert es in eine parallele Videoschnittstelle.
• Der DisplayPort-Sink-Videoausgang steuert die DisplayPort-Quellvideoschnittstelle direkt an und codiert sie für den DisplayPort-Hauptlink, bevor sie an den Monitor übertragen wird.
• Die IOPLL steuert sowohl den DisplayPort-Senke- als auch den Quell-Videotakt mit einer festen Frequenz.
• Wenn der Parameter MAX_LINK_RATE von DisplayPort-Senke und -Quelle auf HBR3 und PIXELS_PER_CLOCK auf Quad konfiguriert ist, läuft der Videotakt mit 300 MHz, um die 8Kp30-Pixelrate zu unterstützen (1188/4 = 297 MHz).

2.2. Taktschema
Das Taktschema veranschaulicht die Taktdomänen im DisplayPort Intel FPGA IP-Design example.
Abbildung 7. Taktschema des Intel Agilex F-tile DisplayPort-Transceivers

Tabelle 4. Taktschemasignale

Uhr im Diagramm	Beschreibung
SysPLL-Refclk	F-tile-System-PLL-Referenztakt, der jede Taktfrequenz sein kann, die für diese Ausgangsfrequenz durch System-PLL teilbar ist. In diesem Design zample, system_pll_clk_link und rx/tx refclk_link teilen sich denselben SysPLL-Refclk mit 150 MHz. Es muss sich um eine frei laufende Uhr handeln, die von einem dedizierten Referenztaktpin des Transceivers mit dem Eingangstaktport von Referenz- und System-PLL-Takten IP verbunden wird, bevor der entsprechende Ausgangsport mit DisplayPort Phy Top verbunden wird.
system_pll_clk_link	Die minimale System-PLL-Ausgangsfrequenz zur Unterstützung aller DisplayPort-Raten beträgt 320 MHz. Dieses Design zample verwendet 900 MHz (höchste) Ausgangsfrequenz, sodass SysPLL refclk mit rx/tx refclk_link, das 150 MHz beträgt, geteilt werden kann.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR und Tx PLL Link Refclk, auf 150 MHz festgelegt, um alle DisplayPort-Datenraten zu unterstützen.
rx_ls_clkout/tx Ist clkout	DisplayPort-Verbindungsgeschwindigkeit. Von Takt zu Takt DisplayPort-IP-Core. Frequenz entspricht der Datenrate geteilt durch die parallele Datenbreite. Exampauf: Frequenz = Datenrate/Datenbreite = 8.1 G (HBR3)/40 Bit = 202.5 ​​MHz

2.3. Simulationsprüfstand
Der Simulationsteststand simuliert den seriellen Loopback von DisplayPort TX zu RX.
Abbildung 8. Blockdiagramm der DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench

Tabelle 5. Testbench-Komponenten

Komponente	Beschreibung
Videomustergenerator	Dieser Generator erzeugt Farbbalkenmuster, die Sie konfigurieren können. Sie können das Timing des Videoformats parametrisieren.
Prüfstandssteuerung	Dieser Block steuert die Testsequenz der Simulation und generiert die erforderlichen Stimulus-Signale für den TX-Kern. Der Testbench-Steuerblock liest außerdem den CRC-Wert von Quelle und Senke, um Vergleiche anzustellen.
RX-Verbindungsgeschwindigkeits-Taktfrequenzprüfer	Dieser Checker überprüft, ob die wiederhergestellte Taktfrequenz des RX-Transceivers mit der gewünschten Datenrate übereinstimmt.
TX-Verbindungsgeschwindigkeits-Taktfrequenzprüfer	Dieser Checker überprüft, ob die vom TX-Transceiver wiederhergestellte Taktfrequenz mit der gewünschten Datenrate übereinstimmt.

Der Simulationsprüfstand führt die folgenden Überprüfungen durch:
Tabelle 6. Testbench-Verifizierungen

Prüfkriterien	Überprüfung
• Link-Training mit Datenrate HBR3 • Lesen Sie die DPCD-Register, um zu überprüfen, ob der DP-Status sowohl die TX- als auch die RX-Link-Speed-Frequenz einstellt und misst.	Integriert einen Frequenzprüfer zum Messen der Frequenzausgabe der Link Speed-Uhr vom TX- und RX-Transceiver.
• Videomuster von TX zu RX ausführen. • Überprüfen Sie den CRC für Quelle und Senke, um festzustellen, ob sie übereinstimmen	• Verbindet den Videomustergenerator mit der DisplayPort-Quelle, um das Videomuster zu generieren. • Als nächstes liest die Testbench-Steuerung sowohl den Source- als auch den Sink-CRC aus den DPTX- und DPRX-Registern aus und vergleicht sie, um sicherzustellen, dass beide CRC-Werte identisch sind. Notiz: Um sicherzustellen, dass CRC berechnet wird, müssen Sie den Parameter „CTS-Testautomatisierung unterstützen“ aktivieren.

Dokumentrevisionsverlauf für DisplayPort Intel

Agilex F-tile FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2021.12.13	21.4	21.0.0	Erstveröffentlichung.

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ISO 9001: 2015 Eingetragen

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UG-20347
AUSWEIS: 709308
Version: 2021.12.13

Dokumente / Ressourcen

Intel DisplayPort Agilex F-Tile FPGA IP Design Bspample [pdf] Benutzerhandbuch DisplayPort Agilex F-Tile FPGA IP-Design Bspample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP-Design-Example, IP Design, UG-20347, 709308

Verweise

• Bedienungsanleitung