Eksterne hukommelsesgrænseflader Intel Stratix 10 FPGA IP Design Eksample

Design Eksample Lynvejledning til eksterne hukommelsesgrænseflader Intel® Stratix® 10 FPGA IP

En ny grænseflade og mere automatiseret design f.eksample flow er tilgængelig for Intel® Stratix® 10 eksterne hukommelsesgrænseflader. EksampMed fanen Designs i parametereditoren kan du specificere oprettelsen af ​​syntese og simulering file sæt, som du kan bruge til at validere din EMIF IP. Du kan generere en example design specifikt til et Intel FPGA-udviklingssæt eller til enhver EMIF IP, som du genererer.

Figur 1. Generelt design Eksample Arbejdsgange

Figur 2. Generering af en EMIF Example Design med et Intel Stratix 10-udviklingssæt

Oprettelse af et EMIF-projekt

For Intel Quartus® Prime-softwareversion 17.1 og nyere skal du oprette et Intel Quartus Prime-projekt, før du genererer EMIF IP og designeks.ample.

1. Start Intel Quartus Prime-softwaren og vælg File ➤ Ny projektguide. Klik på Næste.
2. Angiv en mappe og et nme for det projekt, du vil oprette. Klik på Næste.
3. Bekræft, at Empty Project er valgt. Klik på Næste to gange.
4. Indtast enhedens varenummer under Navnefilter.
5. Vælg den relevante enhed under Tilgængelige enheder.
6. Klik på Udfør.

Generering og konfiguration af EMIF IP

De følgende trin illustrerer, hvordan man genererer og konfigurerer EMIF IP. Denne gennemgang skaber en DDR4-grænseflade, men trinene er de samme for andre protokoller.

1. I vinduet IP Catalog skal du vælge Intel Stratix 10 External Memory Interfaces. (Hvis IP-katalogvinduet ikke er synligt, skal du vælge View ➤ Utility Windows ➤ IP Catalog.)
2. I IP Parameter Editor skal du angive et enhedsnavn for EMIF IP (det navn, du angiver her, bliver file navn for IP'en) og angiv en mappe. Klik på Opret.
3. Parametereditoren har flere faner, hvor du skal konfigurere parametre, så de afspejler din EMIF-implementering:

Retningslinjer for Intel Stratix 10 EMIF Parameter Editor

Tabel 1. Retningslinjer for EMIF Parameter Editor

Fanen Parameter Editor	Retningslinier
Generel	Sørg for, at følgende parametre er indtastet korrekt: • Enhedens hastighedsgrad. • Hukommelsens urfrekvens. • PLL-referenceklokfrekvensen.
Hukommelse	• Se databladet for din hukommelsesenhed for at indtaste parametrene på Hukommelse fanen. • Du skal også indtaste en specifik placering for ALERT#-pinden. (Gælder kun for DDR4-hukommelsesprotokol.)
Mem I/O	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på Mem I/O fanen. • For avanceret designvalidering bør du udføre bordsimulering for at udlede optimale termineringsindstillinger.
FPGA I/O	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på FPGA I/O fanen. • For avanceret designvalidering bør du udføre boardsimulering med tilhørende IBIS-modeller for at vælge passende I/O-standarder.
Mem Timing	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på Mem Timing fanen. • For avanceret designvalidering skal du indtaste parametre i henhold til din hukommelsesenheds datablad.
Bestyrelse	• Til indledende projektundersøgelser kan du bruge standardindstillingerne på Bestyrelse fanen. • For at få avanceret designvalidering og nøjagtig timinglukning bør du udføre bordsimulering for at udlede nøjagtig intersymbolinterferens (ISI)/krydstale og information om bord- og pakkeskævhed og indtaste det på Bestyrelse fanen.
Controller	Indstil controllerens parametre i henhold til den ønskede konfiguration og adfærd for din hukommelsescontroller.
Diagnostik	Du kan bruge parametrene på Diagnostik fanen for at hjælpe med at teste og fejlfinde din hukommelsesgrænseflade.
Example Designs	De Example Designs fanen lader dig generere design f.eksamples til syntese og til simulering. Det genererede design example er et komplet EMIF-system bestående af EMIF IP og en driver, der genererer tilfældig trafik for at validere hukommelsesgrænsefladen.

For detaljerede oplysninger om individuelle parametre henvises til det relevante kapitel for din hukommelsesprotokol i Intel Stratix 10 External Memory Interfaces IP User Guide.

Generering af det syntetiserbare EMIF-design Eksample

For Intel Stratix 10-udviklingssættet er det tilstrækkeligt at lade de fleste af Intel Stratix 10 EMIF IP-indstillingerne være på deres standardværdier. For at generere det syntetiserbare design f.eksample, følg disse trin:

1. På fanen Diagnostics skal du aktivere EMIF Debug Toolkit/On-Chip Debug Port og In-System-Sources-and-Probes for at give adgang til de tilgængelige fejlfindingsfunktioner.
2. På Examppå fanen Designs skal du sikre dig, at Syntese-feltet er markeret.
3. Konfigurer EMIF IP, og klik på Generer eksample Design i øverste højre hjørne af vinduet.
4. Angiv en mappe til EMIF-designet, f.eksample og klik på OK. Succesfuld generering af EMIF-designet f.eksample opretter følgende fileindstillet under en qii-mappe.

Figur 3. Genereret syntetiserbart design Eksample File Struktur

Bemærk: Hvis du ikke markerer afkrydsningsfeltet Simulation eller Synthesis, vil destinationsmappen indeholde Platform Designer-design files, som ikke kan kompileres af Intel Quartus Prime-softwaren direkte, men kan være det viewredigeret eller redigeret under platformsdesigneren. I denne situation kan du køre følgende kommandoer for at generere syntese og simulering file sæt.

• For at oprette et kompilerbart projekt skal du køre quartus_sh -t make_qii_design.tcl scriptet i destinationsmappen.
• For at oprette et simuleringsprojekt skal du køre quartus_sh -t make_sim_design.tcl scriptet i destinationsmappen.

Relateret information

• Syntese Eksample Design på side 19
• Intel Stratix 10 EMIF IP-parameterbeskrivelser til DDR3
• Intel Stratix 10 EMIF IP-parameterbeskrivelser til DDR4
• Intel Stratix 10 EMIF IP-parameterbeskrivelser for QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP-parameterbeskrivelser for QDR-IV
• Intel Stratix 10 EMIF IP-parameterbeskrivelser for RLDRAM 3

Generering af EMIF Design Example til simulering
For Intel Stratix 10-udviklingssættet er det tilstrækkeligt at lade de fleste af Intel Stratix 10 EMIF IP-indstillingerne være på deres standardværdier. For at generere designet f.eksample for
simulering, følg disse trin:

1. På fanen Diagnostik kan du vælge mellem to kalibreringstilstande: Spring over kalibrering og fuld kalibrering. (For detaljer om disse tilstande henvises til Simulation Versus Hardware Implementation, senere i dette kapitel.) For at reducere simuleringstiden skal du vælge Abstrakt PHY for hurtig simulering.
2. På Examppå fanen Designs skal du sikre dig, at boksen Simulering er markeret. Vælg også det nødvendige Simulation HDL-format, enten Verilog eller VHDL.
3. Konfigurer EMIF IP, og klik på Generer eksample Design i øverste højre hjørne af vinduet.
4. Angiv en mappe til EMIF-designet, f.eksample og klik på OK.

Succesfuld generering af EMIF-designet f.eksample opretter flere file sæt til forskellige understøttede simulatorer under en sim/ed_sim-mappe.

Figur 4. Genereret simuleringsdesign Eksample File Struktur

Note: Hvis du ikke markerer afkrydsningsfeltet Simulation eller Synthesis, vil destinationsmappen indeholde Platform Designer-design files, som ikke kan kompileres af Intel Quartus Prime-softwaren direkte, men kan være det viewredigeret eller redigeret under platformsdesigneren. I denne situation kan du køre følgende kommandoer for at generere syntese og simulering file sæt.

• For at oprette et kompilerbart projekt skal du køre quartus_sh -t make_qii_design.tcl scriptet i destinationsmappen.
• For at oprette et simuleringsprojekt skal du køre quartus_sh -t make_sim_design.tcl scriptet i destinationsmappen.

Relateret information
• Simulering Eksample Design på
• Intel Stratix 10 EMIF IP – Simulering af hukommelses-IP
• Simulation Versus Hardware Implementering på

Simulering versus hardwareimplementering
Til ekstern hukommelsesgrænsefladesimulering kan du vælge enten spring kalibrering over eller fuld kalibrering på fanen Diagnostics under IP-generering.
EMIF-simuleringsmodeller
Denne tabel sammenligner egenskaberne for overspringskalibrering og fuld kalibreringsmodeller.

Tabel 2. EMIF-simuleringsmodeller: Spring kalibrering over versus fuld kalibrering

Spring kalibrering over	Fuld kalibrering
Simulering på systemniveau med fokus på brugerlogik.	Hukommelsesgrænsefladesimulering med fokus på kalibrering.
Detaljer om kalibrering er ikke fanget.	Fanger alle stagkalibrering.
Har mulighed for at gemme og hente data.	Inkluderer nivellering, skråstilling per bit osv.
Repræsenterer nøjagtig effektivitet.
Tager ikke bordskævhed i betragtning.

RTL-simulering versus hardwareimplementering

Denne tabel fremhæver de vigtigste forskelle mellem EMIF-simulering og hardwareimplementering.

Tabel 3. EMIF RTL-simulering versus hardwareimplementering

RTL-simulering	Hardware Implementering
Nios® initialisering og kalibreringskode udføres parallelt.	Nios initialisering og kalibreringskode udføres sekventielt.
Interfaces hævder cal_done signal signal samtidigt i simulering.	Montøroperationer bestemmer rækkefølgen af ​​kalibrering, og grænseflader hævder ikke cal_done samtidigt.

Du bør køre RTL-simuleringer baseret på trafikmønstre til dit designs applikation. Bemærk, at RTL-simulering ikke modellerer PCB-sporingsforsinkelser, som kan forårsage en uoverensstemmelse i latens mellem RTL-simulering og hardwareimplementering.

Simulering af ekstern hukommelsesgrænseflade IP med ModelSim

Denne procedure viser, hvordan man simulerer EMIF-designet f.eksample.

1. Start Mentor Graphics* ModelSim-softwaren, og vælg File ➤ Skift bibliotek. Naviger til mappen sim/ed_sim/mentor i det genererede design f.eksample mappe.
2. Kontroller, at vinduet Transskription vises nederst på skærmen. Hvis vinduet Transskription ikke er synligt, skal du vise det ved at klikke View ➤ Afskrift.
3. Kør source msim_setup.tcl i vinduet Transcript.
4. Når kilden msim_setup.tcl er færdig med at køre, skal du køre ld_debug i Transcript-vinduet.
5. Når ld_debug er færdig med at køre, skal du kontrollere, at vinduet Objekter vises. Hvis objektvinduet ikke er synligt, skal du vise det ved at klikke View ➤ Objekter.
6. I objektvinduet skal du vælge de signaler, du vil simulere, ved at højreklikke og vælge Tilføj bølge.
7. Når du er færdig med at vælge signalerne til simulering, skal du udføre run -all i vinduet VTranscript. Simuleringen kører, indtil den er afsluttet.
8. Hvis simuleringen ikke er synlig, klik View ➤ Bølge.

Relateret information
Intel Stratix 10 EMIF IP – Simulering af hukommelses-IP

Pinplacering til Intel Stratix 10 EMIF IP

Dette emne indeholder retningslinjer for placering af nåle.

Overview

Intel Stratix 10 FPGA'er har følgende struktur:

• Hver enhed indeholder mellem 2 og 3 I/O-kolonner.
• Hver I/O-kolonne indeholder op til 12 I/O-banker.
• Hver I/O-bank indeholder 4 baner.
• Hver bane indeholder 12 I/O (GPIO) ben til generelle formål.

Generelle pin-retningslinjer
Følgende punkter giver generelle pin-retningslinjer:

• Sørg for, at stifterne til en given ekstern hukommelsesgrænseflade befinder sig i en enkelt I/O-kolonne.
• Grænseflader, der spænder over flere banker, skal opfylde følgende krav:
  • Bankerne skal ligge ved siden af ​​hinanden. For oplysninger om tilstødende banker henvises til Intel Stratix 10 External Memory Interfaces IP User Guide.
  • Adressen og kommandobanken skal ligge i en centerbank for at minimere forsinkelse. Hvis hukommelsesgrænsefladen bruger et lige antal banker, kan adresse- og kommandobanken ligge i en af ​​de to midterbanker.
• Ubrugte stifter kan bruges som generelle I/O-stifter.
• Alle adresser og kommandoer og tilhørende stifter skal ligge inden for en enkelt bank.
• Adresse- og kommando- og datastifter kan dele en bank under følgende betingelser:
  • Adresse- og kommando- og datastifter kan ikke dele en I/O-bane.
  • Kun en ubrugt I/O-bane i adresse- og kommandobanken kan bruges til datastifter.

Tabel 4. Generelle pin-begrænsninger

Signaltype	Begrænsning
Data Strobe	Alle signaler, der tilhører en DQ-gruppe, skal ligge i samme I/O-bane.
Data	Relaterede DQ-stifter skal ligge i samme I/O-bane. For protokoller, der ikke understøtter tovejsdatalinjer, bør læsesignaler grupperes separat fra skrivesignaler.
Adresse og kommando	Adresse- og kommandonåle skal ligge på foruddefinerede steder i en I/O-bank.

Tilstødende banker

For at banker kan betragtes som tilstødende, skal de ligge i den samme I/O-kolonne. For at afgøre, om banker er tilstødende, henvises til Modular I/O-bankernes placering og pin-antal i Stratix 10-enheder-sektionen placeret i Stratix 10 General Purpose I /O
Brugervejledning.

Når der henvises til tabeller i Stratix 10 General Purpose I/O-brugervejledningen, er det sikkert at antage, at alle viste banker er tilstødende, medmindre et '-'-symbol er til stede; et ' – ' symbol angiver, at banken ikke er bundet ud for pakken.
Pin-opgaver

For at bestemme placeringen af ​​alle EMIF I/O-ben skal du henvise til pin-tabellen for din enhed. Når der henvises til pin-tabellen, angives banknumre, I/O-bankindekser og pin-navne. Du kan finde pin-indekserne for adresse- og kommandoben i Stratix 10-skematabellen på Intel FPGA webwebsted. Du kan udføre pin-tildelinger på en række forskellige måder. Den anbefalede tilgang er manuelt at begrænse nogle grænsefladesignaler og lade Intel Quartus Prime Fitter klare resten. Denne metode består i at konsultere pin-tabellerne for at finde juridiske positioner for nogle af grænsefladebenene og tildele dem gennem .qsf. file der er genereret med EMIF-designet example. For denne metode til I/O-placering skal du begrænse følgende signaler:

• CK0
• Én DQS-pin pr. gruppe
• PLL referenceur
• RZQ

Baseret på ovenstående begrænsninger roterer Intel Quartus Prime Fitter stifter inden for hver bane efter behov. Følgende figur illustrerer et example af pin-tildelinger til en DDR3 x72-grænseflade med følgende valg:

• Adressen og kommandopinden er placeret i bank 2M og kræver 3 baner.
  • CK0 er begrænset til pin 8 i bank 2M.
  • PLL-referenceurben er begrænset til ben 24 og 25 i bank 2M.
  • RZQ er begrænset til pin 26 i bank 2M.
• Data placeres i bankerne 2N, 2M og 2L og kræver 9 baner.
  • DQS-gruppe 1-4 placeres i bank 2N.
  • DQS gruppe 0 placeres i bank 2M.
  • DQS gruppe 5-8 placeres i bank 2L.

Figur 5. Pin-tildelinger Eksample: DDR3 x73 Interface

I dette example, for at begrænse CK0 til pin 8 i bank 2M, ville du tilføje følgende linje til .qsf file, baseret på den relevante pin-tabel:

Formatet af ovenstående pin-tildeling kan anvendes på alle pins:

Relateret information

• Modulære I/O-banker i Intel Stratix 10-enheder
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP til DDR4
• Intel Stratix 10 EMIF IP til QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP til QDR-IV
• Intel Stratix 10 EMIF IP til RLDRAM 3

Kompilering og programmering af Intel Stratix 10 EMIF Design Example

Når du har lavet de nødvendige pin-tildelinger i .qsf file, kan du kompilere designet f.eksample i Intel Quartus Prime-softwaren.

1. Naviger til Intel Quartus Prime-mappen, der indeholder designet f.eksampkataloget.
2. Åbn Intel Quartus Prime-projektet file, (.qpf).
3. For at starte kompilering skal du klikke på Behandling ➤ Start kompilering. Den vellykkede afslutning af kompileringen genererer en .sof file, som gør det muligt for designet at køre på hardware.
4. For at programmere din enhed med det kompilerede design skal du åbne programmeringsenheden ved at klikke på Værktøjer ➤ Programmer.
5. I programmeringsenheden skal du klikke på Auto Detect for at finde understøttede enheder.
6. Vælg Intel Stratix 10-enheden, og vælg derefter Skift File.
7. Naviger til den genererede ed_synth.sof file og vælg Åbn.
8. Klik på Start for at begynde at programmere Intel Stratix 10-enheden. Når enheden er programmeret, skal statuslinjen øverst til højre i vinduet vise 100 % (Vellykket).

Fejlretning af Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit er tilgængeligt for at hjælpe med fejlretning af eksterne hukommelsesinterfacedesigns. Værktøjssættet giver dig mulighed for at vise læse- og skrivemargener og generere øjendiagrammer. Når du har programmeret Intel Stratix 10-udviklingssættet, kan du bekræfte dets funktion ved hjælp af EMIF Debug Toolkit.

1. For at starte EMIF Debug Toolkit skal du navigere til Værktøjer ➤ Systemfejlfindingsværktøjer ➤ External Memory Interface Toolkit.
2. Klik på Initialiser forbindelser.
3. Klik på Link projekt til enhed. Et vindue vises; kontrollere, at den korrekte enhed er valgt, og at den korrekte .sof file er valgt.
4. Klik på Opret hukommelsesgrænsefladeforbindelse. Accepter standardindstillingerne ved at klikke på OK.

Intel Stratix 10-udviklingssættet er nu sat op til at fungere med EMIF Debug Toolkit, og du kan generere enhver af følgende rapporter ved at dobbeltklikke på den tilsvarende mulighed:

• Kør kalibrering igen. Producerer en kalibreringsrapport, der opsummerer kalibreringsstatus pr. DQ/DQS-gruppe sammen med margener for hver DQ/DQS-stift.
• Driver marginering. Producerer en rapport, der opsummerer læse- og skrivemargener pr. I/O-pin. Dette adskiller sig fra kalibreringsmarginering, fordi førerens marginering fanges under trafik i brugertilstand snarere end under kalibrering
• Generer øjendiagram. Genererer læse- og skriveøjediagrammer for hver DQ-pin baseret på kalibreringsdatamønstre.
• Kalibrer terminering. Gennemsøger forskellige opsigelsesværdier og rapporterer de marginer, som hver opsigelsesværdi giver. Brug denne funktion til at hjælpe med at vælge den optimale terminering for hukommelsesgrænsefladen.

Relateret information
Intel Stratix 10 EMIF IP Debugging

Design Eksample Beskrivelse for eksterne hukommelsesgrænseflader Intel Stratix 10 FPGA IP

Når du parametrerer og genererer din EMIF IP, kan du angive, at systemet skal oprette mapper til simulering og syntese file sæt, og generer file indstilles automatisk. Hvis du vælger Simulation eller Synthesis under Example Design Files på ExampPå fanen Designs skaber systemet en komplet simulering file sæt eller en komplet syntese file indstilles i overensstemmelse med dit valg.

Syntese Eksample Design

Syntesen exampLe design indeholder de store blokke vist i figuren nedenfor.

• En trafikgenerator, som er en syntetiserbar Avalon®-MM exampen driver, der implementerer et pseudo-tilfældigt mønster af læsning og skrivning til et parametriseret antal adresser. Trafikgeneratoren overvåger også de data, der læses fra hukommelsen for at sikre, at de matcher de skrevne data og hævder en fejl ellers.
• En forekomst af hukommelsesgrænsefladen, som inkluderer:
  • En hukommelsescontroller, der modererer mellem Avalon-MM-grænsefladen og AFI-grænsefladen.
  • PHY, der fungerer som en grænseflade mellem hukommelsescontrolleren og eksterne hukommelsesenheder til at udføre læse- og skriveoperationer.

Figur 6. Syntese Eksample Design

Hvis du bruger Ping Pong PHY-funktionen, vil syntesen f.eksampLe-designet omfatter to trafikgeneratorer, der afgiver kommandoer til to uafhængige hukommelsesenheder gennem to uafhængige controllere og en fælles PHY, som vist i den følgende figur.

Figur 7. Syntese Eksample Design til bordtennis PHY

Hvis du bruger RLDRAM 3, vil trafikgeneratoren i syntesen f.eksample design kommunikerer direkte med PHY ved hjælp af AFI, som vist i følgende figur.

Figur 8. Syntese Eksample Design til RLDRAM 3-grænseflader

Bemærk: Hvis en eller flere af parametrene PLL Sharing Mode, DLL Sharing Mode eller OCT Sharing Mode er indstillet til en anden værdi end Ingen deling, f.eks.ampLe-designet vil indeholde to trafikgenerator/hukommelsesgrænsefladeinstanser. De to forekomster af trafikgenerator/hukommelsesinterface er kun relateret til delte PLL/DLL/OCT-forbindelser som defineret af parameterindstillingerne. Forekomsterne af trafikgenerator/hukommelsesgrænsefladen viser, hvordan du kan lave sådanne forbindelser i dine egne designs.
Note: Tredjeparts synteseflow som beskrevet i Intel Quartus Prime Standard Edition Brugervejledning: Tredjepartssyntese er ikke et understøttet flow for EMIF IP.
Relateret information
Generering af det syntetiserbare EMIF-design Eksample på

Simulering Eksample Design
Simuleringen exampLe design indeholder de vigtigste blokke vist i den følgende figur.

• Et eksempel på syntesen f.eksampdesign. Som beskrevet i det foregående afsnit er syntesen exampLe-designet indeholder en trafikgenerator og en instans af hukommelsesgrænsefladen. Disse blokke er som standard abstrakte simuleringsmodeller, hvor det er passende for hurtig simulering.
• En hukommelsesmodel, der fungerer som en generisk model, der overholder hukommelsesprotokolspecifikationerne. Hukommelsesleverandører leverer ofte simuleringsmodeller for deres specifikke hukommelseskomponenter, som du kan downloade fra deres webwebsteder.
• En statuskontrol, som overvåger statussignalerne fra den eksterne hukommelsesgrænseflade IP og trafikgeneratoren for at signalere en samlet bestået eller fejltilstand.

Figur 9. Simulering Eksample Design

Hvis du bruger Ping Pong PHY-funktionen, vil simuleringen f.eksampLe-designet omfatter to trafikgeneratorer, der afgiver kommandoer til to uafhængige hukommelsesenheder gennem to uafhængige controllere og en fælles PHY, som vist i den følgende figur.

Figur 10. Simulering Eksample Design til bordtennis PHY

Hvis du bruger RLDRAM 3, vil trafikgeneratoren i simuleringen f.eksample design kommunikerer direkte med PHY ved hjælp af AFI, som vist i følgende figur.

Figur 11. Simulering Eksample Design til RLDRAM 3-grænseflader

Relateret information
Generering af EMIF Design Example for Simulering på

Example Designs Interface Tab
Parametereditoren inkluderer et Example Designs-fanen, som giver dig mulighed for at parametrere og generere din example designs.l
Tilgængelig Example Designsektion
Med rullemenuen Vælg design kan du vælge det ønskede f.eksampdesign. På nuværende tidspunkt er EMIF Example Design er det eneste tilgængelige valg og er valgt som standard.

Dokumentrevisionshistorik for eksterne hukommelsesgrænseflader Intel Stratix 10 FPGA IP Design Eksample Brugervejledning

Dokumentversion	Intel Quartus Prime-version	Ændringer
2021.03.29	21.1	• I Example Design Quick Start kapitel, fjernede referencer til NCSim*-simulatoren.
2018.09.24	18.1	• Opdaterede tal i Generering af det syntetiserbare EMIF-design Eksample og Generering af EMIF Design Example til simulering emner.
2018.05.07	18.0	• Ændret dokumenttitel fra Intel Stratix 10 Eksterne Hukommelsesgrænseflader IP Design Eksample Brugervejledning til Eksterne hukommelsesgrænseflader Intel Stratix 10 FPGA IP Design Eksample Brugervejledning. • Rettet punkttegn ind Overview afsnit af Pinplacering til Intel Stratix 10 EMIF IP emne.

Dato	Version	Ændringer
november 2017	2017.11.06	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester. *Andre navne og mærker kan hævdes at være andres ejendom.

Dokumenter/ressourcer

intel Eksterne hukommelsesgrænseflader Intel Stratix 10 FPGA IP Design Eksample [pdfBrugervejledning Eksterne hukommelsesgrænseflader Intel Stratix 10 FPGA IP Design Eksample, Ekstern, Hukommelsesgrænseflader Intel Stratix 10 FPGA IP Design Eksample, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Eksample

Referencer

• Brugermanual