F-Tile DisplayPort FPGA IP Design Example
Canllaw Defnyddiwr

F-Tile DisplayPort FPGA IP Design Example

Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime Design Suite: 22.2 Fersiwn IP: 21.0.1

DisplayPort Intel FPGA IP Design Exampgyda Canllaw Cychwyn Cyflym

Mae dyfeisiau teils F DisplayPort Intel® yn cynnwys mainc brawf efelychu a dyluniad caledwedd sy'n cefnogi llunio a phrofi caledwedd FPGA IP dylunio cyn.ampllai ar gyfer Intel Agilex™
Mae'r Intel DisplayPort FPGA IP yn cynnig y dyluniad canlynol cynamples:

• Dolen gyfochrog DisplayPort SST heb fodiwl Adfer Cloc Pixel (PCR).
• Dolen gyfochrog DisplayPort SST gyda Rhyngwyneb Fideo AXIS

Pan fyddwch chi'n cynhyrchu dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd.
Ffigur 1. Datblygiad StagesGwybodaeth Gysylltiedig

• Canllaw Defnyddiwr IP DisplayPort Intel FPGA
• Mudo i Intel Quartus Prime Pro Edition

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig
1.1. Strwythur Cyfeiriadur
Ffigur 2. Strwythur Cyfeiriadur

Tabl 1. Dyluniad Example Cydrannau

Ffolderi	Files
rtl/craidd	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((bloc adeiladu DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((bloc adeiladu DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Gofynion Caledwedd a Meddalwedd
Mae Intel yn defnyddio'r caledwedd a'r meddalwedd canlynol i brofi'r dyluniad example:
Caledwedd

• Pecyn Datblygu I-Cyfres Intel Agilex
• GPU Ffynhonnell DisplayPort
• Sinc DisplayPort (Monitro)
• Cerdyn merch Bitec DisplayPort FMC Adolygiad 8C
• Ceblau DisplayPort

Meddalwedd

• Intel Quartus® Prime
• Crynodeb * Efelychydd VCS

1.3. Cynhyrchu'r Dyluniad
Defnyddiwch olygydd paramedr IP DisplayPort Intel FPGA mewn meddalwedd Intel Quartus Prime i gynhyrchu'r dyluniad blaenorolample.
Ffigur 3. Cynhyrchu'r Llif Dylunio

1.  Dewiswch Offer ➤ IP Catalog, a dewiswch Intel Agilex F-tile fel y teulu dyfais targed.
   Nodyn: Mae'r dyluniad cynample yn cefnogi dyfeisiau Intel Agilex F-tile yn unig.
2. Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar DisplayPort Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
3. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
4. Dewiswch ddyfais teils-F Intel Agilex yn y maes Dyfais, neu cadwch y dewis dyfais meddalwedd Intel Quartus Prime rhagosodedig.
5. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
6. Ffurfweddu'r paramedrau dymunol ar gyfer TX a RX.
7. O dan y Dyluniad Example tab, dewiswch DisplayPort SST Parallel Loopback Without PCR.
8. Dewiswch Efelychu i gynhyrchu'r fainc brawf, a dewiswch Synthesis i gynhyrchu'r dyluniad caledwedd example. Rhaid i chi ddewis o leiaf un o'r opsiynau hyn i gynhyrchu'r dyluniad example files. Os dewiswch y ddau, mae'r amser cynhyrchu yn dod yn hirach.
9. Ar gyfer Pecyn Datblygu Targed, dewiswch Pecyn Datblygu SOC Intel Agilex I-Series. Mae hyn yn achosi i'r ddyfais darged a ddewiswyd yng ngham 4 newid i gyd-fynd â'r ddyfais ar y pecyn datblygu. Ar gyfer Pecyn Datblygu SOC Intel Agilex I-Series, y ddyfais ddiofyn yw AGIB027R31B1E2VR0.
10. Cliciwch Generate Example Dylunio.

1.4. Efelychu'r Dyluniad
Mae dyluniad Intel FPGA IP DisplayPort cynampMae le testbench yn efelychu dyluniad loopback cyfresol o enghraifft TX i enghraifft RX. Mae modiwl generadur patrwm fideo mewnol yn gyrru'r enghraifft DisplayPort TX ac mae'r allbwn fideo enghraifft RX yn cysylltu â gwirwyr CRC yn y fainc brawf.
Ffigur 4. Llif Efelychu Dyluniad

1. Ewch i ffolder efelychydd Synopsys a dewiswch VCS.
2. Rhedeg sgript efelychu.
   Ffynhonnell vcs_sim.sh
3. Mae'r sgript yn perfformio Quartus TLG, yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd.
4. Dadansoddwch y canlyniad.
   Mae efelychiad llwyddiannus yn gorffen gyda chymhariaeth SRC Source a Sink.

1.5. Llunio a Phrofi'r Dyluniad
Ffigur 5. Llunio ac Efelychu'r DyluniadI lunio a rhedeg prawf arddangos ar y caledwedd exampWrth ddylunio, dilynwch y camau hyn:

1. Sicrhau caledwedd example dylunio cynhyrchu yn gyflawn.
2. Lansio meddalwedd Intel Quartus Prime Pro Edition ac agor /quartus/agi_dp_demo.qpf.
3. Cliciwch Prosesu ➤ Dechrau Llunio.
4. Ar ôl crynhoad llwyddiannus, mae meddalwedd Intel Quartus Prime Pro Edition yn cynhyrchu .sof file yn eich cyfeiriadur penodedig.
5. Cysylltwch y cysylltydd DisplayPort RX ar y cerdyn merch Bitec i ffynhonnell DisplayPort allanol, fel y cerdyn graffeg ar gyfrifiadur personol.
6. Cysylltwch y cysylltydd DisplayPort TX ar y cerdyn merch Bitec â dyfais sinc DisplayPort, fel dadansoddwr fideo neu fonitor PC.
7.  Sicrhewch fod yr holl switshis ar y bwrdd datblygu yn y sefyllfa ddiofyn.
8. Ffurfweddwch y ddyfais Intel Agilex F-Tile a ddewiswyd ar y bwrdd datblygu gan ddefnyddio'r .sof a gynhyrchir file ( Offer ➤ Rhaglennydd ).
9. Mae dyfais sinc DisplayPort yn dangos y fideo a gynhyrchir o'r ffynhonnell fideo.

Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Pecyn Datblygu FPGA Intel Agilex I-Series/
1.5.1. Adfywio ELF File
Yn ddiofyn, mae'r ELF file yn cael ei gynhyrchu pan fyddwch yn cynhyrchu'r dyluniad deinamig example.
Fodd bynnag, mewn rhai achosion, mae angen i chi adfywio'r ELF file os ydych chi'n addasu'r meddalwedd file neu adfywio'r dp_core.qsys file. Yn adfywio'r dp_core.qsys file yn diweddaru'r .sopcinfo file, sy'n gofyn ichi adfywio'r ELF file.

1. Mynd i /meddalwedd a golygu'r cod os oes angen.
2. Mynd i /script a gweithredu'r sgript adeiladu ganlynol: source build_sw.sh
   • Ar Windows, chwiliwch ac agorwch Nios II Command Shell. Ym Mhregyn Gorchymyn Nios II, ewch i /script a gweithredu ffynhonnell build_sw.sh.
   Nodyn: I weithredu sgript adeiladu ar Windows 10, mae angen Windows Subsystems ar gyfer Linux (WSL) ar eich system. Am ragor o wybodaeth am gamau gosod WSL, cyfeiriwch at y Llawlyfr Datblygwr Meddalwedd Nios II.
   • Ar Linux, lansiwch y Platform Designer, ac agorwch Tools ➤ Nios II Command Shell. Ym Mhregyn Gorchymyn Nios II, ewch i /script a gweithredu ffynhonnell build_sw.sh.
3. Gwnewch yn siŵr bod .elf file yn cael ei gynhyrchu yn /meddalwedd/ dp_demo.
4. Lawrlwythwch yr .elf a gynhyrchir file i mewn i'r FPGA heb ail-grynhoi'r .sof file trwy redeg y sgript ganlynol: nios2-download /software/dp_demo/*.elf
5. Gwthiwch y botwm ailosod ar fwrdd FPGA er mwyn i'r feddalwedd newydd ddod i rym.

1.6. DisplayPort Intel FPGA IP Design Example Paramedrau
Tabl 2. DisplayPort Intel FPGA IP Design Example cyfyngiad QSF ar gyfer Dyfais Ftile Intel Agilex

Cyfyngiad QSF	Disgrifiad
set_global_assignment -enw VERILOG_MACRO “__DISPLAYPORT_support__=1”	O Quartus 22.2 ymlaen, mae angen y cyfyngiad QSF hwn i alluogi llif SRC (Rheolwr Ailosod Meddal) arferol DisplayPort

Tabl 3. DisplayPort Intel FPGA IP Design Example Paramedrau ar gyfer Dyfais F-tile Intel Agilex

Paramedr	Gwerth	Disgrifiad
Dyluniad sydd ar gael Example
Dewiswch Dylunio	•Dim •Dangos Port SST Parallel Loopback heb PCR •Dangos Port SST Parallel Loopback gyda Rhyngwyneb Fideo AXIS	Dewiswch y dyluniad example i'w gynhyrchu. •Dim: Dim dyluniad cynampMae le ar gael ar gyfer y dewis paramedr cyfredol. •Dangos Port SST Parallel Loopback heb PCR: Mae'r dyluniad hwn yn gynampMae le yn dangos doleniad cyfochrog o sinc DisplayPort i ffynhonnell DisplayPort heb fodiwl Adfer Cloc Pixel (PCR) pan fyddwch chi'n troi'r paramedr Galluogi Porth Delwedd Mewnbwn Fideo ymlaen. •Dolen Gyfochrog DisplayPort SST gyda Rhyngwyneb Fideo AXIS: Mae'r dyluniad hwn yn gynampMae le yn dangos doleniad cyfochrog o sinc DisplayPort i ffynhonnell DisplayPort gyda rhyngwyneb Fideo AXIS pan fydd Galluogi Protocolau Data Fideo Gweithredol wedi'i osod i AXIS-VVP Llawn.
Dylunio Cynample Files
Efelychiad	Ymlaen, i ffwrdd	Trowch yr opsiwn hwn ymlaen i gynhyrchu'r hyn sydd ei angen files ar gyfer y testbench efelychiad.
Synthesis	Ymlaen, i ffwrdd	Trowch yr opsiwn hwn ymlaen i gynhyrchu'r hyn sydd ei angen files ar gyfer llunio Intel Quartus Prime a dylunio caledwedd.
Fformat HDL wedi'i Gynhyrchu
Cynhyrchu File Fformat	Verilog, VHDL	Dewiswch y fformat HDL sydd orau gennych ar gyfer y dyluniad a gynhyrchir cynample fileset. Nodyn: Mae'r opsiwn hwn yn pennu'r fformat ar gyfer yr IP lefel uchaf a gynhyrchir yn unig files. Pob un arall files (ee cynample testbenches a lefel uchaf files ar gyfer arddangos caledwedd) mewn fformat Verilog HDL.
Pecyn Datblygu Targed
Bwrdd Dethol	•Dim Pecyn Datblygu •Cyfres I-Intel Agilex Pecyn Datblygu	Dewiswch y bwrdd ar gyfer y dyluniad wedi'i dargedu example.

Paramedr	Gwerth	Disgrifiad
		•Dim Pecyn Datblygu: Nid yw'r opsiwn hwn yn cynnwys yr holl agweddau caledwedd ar gyfer y dyluniad example. Mae'r craidd P yn gosod yr holl aseiniadau pin i binnau rhithwir. •Pecyn Datblygu FPGA Intel Agilex I-Series: Mae'r opsiwn hwn yn dewis dyfais darged y prosiect yn awtomatig i gyd-fynd â'r ddyfais ar y pecyn datblygu hwn. Gallwch newid y ddyfais darged gan ddefnyddio'r paramedr Newid Dyfais Darged os oes gan eich adolygiad bwrdd amrywiad dyfais gwahanol. Mae'r craidd IP yn gosod yr holl aseiniadau pin yn ôl y pecyn datblygu. Nodyn: Dyluniad Rhagarweiniol Exampnid yw le wedi'i wirio'n swyddogaethol ar galedwedd yn y datganiad Quartus hwn. •Pecyn Datblygu Cwsmer: Mae'r opsiwn hwn yn caniatáu i'r dyluniad blaenorolample i gael ei brofi ar becyn datblygu trydydd parti gyda FPGA Intel. Efallai y bydd angen i chi osod yr aseiniadau pin ar eich pen eich hun.
Dyfais Targed
Newid Dyfais Targed	Ymlaen, i ffwrdd	Trowch yr opsiwn hwn ymlaen a dewiswch yr amrywiad dyfais a ffefrir ar gyfer y pecyn datblygu.

Dyluniad Cylchol Cyfochrog Examples

Mae dyluniad Intel FPGA IP DisplayPort cynampmae llai yn dangos dolen gyfochrog o enghraifft DisplayPort RX i enghraifft DisplayPort TX heb fodiwl Pixel Clock Recovery (PCR).
Tabl 4. DisplayPort Intel FPGA IP Design Example ar gyfer Dyfais F-tile Intel Agilex

Dylunio Cynample	Dynodiad	Cyfradd Data	Modd y Sianel	Math o ddolen yn ôl
Dolen gyfochrog DisplayPort SST heb PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Syml	Cyfochrog heb PCR
Dolen gyfochrog DisplayPort SST gyda Rhyngwyneb Fideo AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Syml	Yn gyfochrog â Rhyngwyneb Fideo AXIS

2.1. Dyluniad Dolen Gyfochrog Intel Agilex F-tile DisplayPort SST Nodweddion
Dyluniad loopback cyfochrog SST exampMae llai yn dangos trosglwyddiad un ffrwd fideo o sinc DisplayPort i ffynhonnell DisplayPort.
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig
Ffigur 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback heb PCR

• Yn yr amrywiad hwn, mae paramedr ffynhonnell DisplayPort, TX_SUPPORT_IM_ENABLE, wedi'i droi ymlaen a defnyddir y rhyngwyneb delwedd fideo.
• Mae sinc DisplayPort yn derbyn ffrydio fideo a / neu sain o ffynhonnell fideo allanol fel GPU a'i ddadgodio i ryngwyneb fideo cyfochrog.
• Mae allbwn fideo sinc DisplayPort yn gyrru rhyngwyneb fideo ffynhonnell DisplayPort yn uniongyrchol ac yn amgodio i brif ddolen DisplayPort cyn ei drosglwyddo i'r monitor.
• Mae'r IOPLL yn gyrru'r sinc DisplayPort a chlociau fideo ffynhonnell ar amledd sefydlog.
• Os yw sinc DisplayPort a pharamedr MAX_LINK_RATE y ffynhonnell wedi'i ffurfweddu i HBR3 a PIXELS_PER_CLOCK wedi'i ffurfweddu i Quad, mae'r cloc fideo yn rhedeg ar 300 MHz i gefnogi cyfradd picsel 8Kp30 (1188/4 = 297 MHz).

Ffigur 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback gyda Fideo AXIS Rhyngwyneb

• Yn yr amrywiad hwn, y paramedr ffynhonnell a sinc DisplayPort, dewiswch AXIS-VVP LLAWN yn GALLUOGI PROTOCOLAU DATA FIDEO ACTIF i alluogi Rhyngwyneb Data Fideo Echel.
• Mae sinc DisplayPort yn derbyn ffrydio fideo a / neu sain o ffynhonnell fideo allanol fel GPU a'i ddadgodio i ryngwyneb fideo cyfochrog.
• Mae'r DisplayPort Sink yn trosi ffrwd data fideo yn ddata fideo echelin ac yn gyrru rhyngwyneb data fideo echel ffynhonnell DisplayPort trwy Byffer Ffrâm Fideo VVP. Mae DisplayPort Source yn trosi data fideo echelin i brif ddolen DisplayPort cyn ei drosglwyddo i'r monitor.
• Yn yr amrywiad dylunio hwn, mae tri phrif gloc fideo, sef rx/tx_axi4s_clk, rx_vid_clk, a tx_vid_clk. mae axi4s_clk yn rhedeg ar 300 MHz ar gyfer y ddau fodiwl AXIS yn Source a Sink. rx_vid_clk yn rhedeg Piblinell Fideo Sink ar 300 MHz (i gefnogi unrhyw benderfyniad hyd at 8Kp30 4PIPs), tra bod tx_vid_clk yn rhedeg piblinell Fideo Ffynhonnell DP ar yr amlder Cloc Pixel gwirioneddol (wedi'i rannu gan PIPs).
• Mae'r amrywiad dylunio auto hwn yn ffurfweddu'r amledd tx_vid_clk trwy raglennu I2C i SI5391B OSC ar fwrdd y llong pan fydd y dyluniad yn canfod switsh yn y cydraniad.
• Mae'r amrywiad dylunio hwn yn dangos nifer sefydlog o benderfyniadau yn unig fel y'u rhagddiffiniwyd yn y meddalwedd DisplayPort, sef:
  — 720p60, RGB
  — 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Cynllun Clocio
Mae'r cynllun clocio yn dangos y parthau cloc yn nyluniad Intel FPGA IP DisplayPort example.
Ffigur 8. Cynllun clocio Intel Agilex F-tile DisplayPort TransceiverTabl 5. Arwyddion Cynllun Clocio

Cloc mewn diagram	Disgrifiad
SysPLL refclk	Cloc cyfeirio System PLL teils-F a all fod yn unrhyw amledd cloc y gellir ei rannu â System PLL ar gyfer yr amledd allbwn hwnnw. Yn y dyluniad hwn example, system_pll_clk_link a rx/tx refclk_link yn rhannu'r un 150 MHz SysPLL refclk.

Cloc mewn diagram	Disgrifiad
	Rhaid iddo fod yn gloc sy'n rhedeg yn rhydd sydd wedi'i gysylltu o bin cloc cyfeirio transceiver pwrpasol â phorthladd cloc mewnbwn Cyfeirnod a System PLL Clocks IP, cyn cysylltu'r porthladd allbwn cyfatebol â DisplayPort Phy Top. Nodyn: Ar gyfer y dyluniad hwn example, ffurfweddu Rheolydd Cloc GUI Si5391A OUT6 i 150 MHz.
system pll clk dolen	Isafswm amledd allbwn System PLL i gefnogi'r holl gyfradd DisplayPort yw 320 MHz. Mae'r dyluniad hwn yn gynampMae le yn defnyddio amledd allbwn 900 MHz (uchaf) fel y gellir rhannu SysPLL refclk gyda rx/tx refclk_link sef 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR a Tx PLL Link refclk sy'n sefydlog i 150 MHz i gefnogi holl gyfradd data DisplayPort.
rx_ls_clkout / tx_ls_clkout	Cloc Cyflymder Cyswllt DisplayPort i gloc craidd IP DisplayPort. Amledd sy'n cyfateb i Gyfradd Data rhannu â lled data cyfochrog. Example: Amlder = cyfradd data / lled data = 8.1G (HBR3) / 40 did = 202.5 MHz

2.3. Efelychiad Testbench
Mae'r fainc brawf efelychu yn efelychu dolen gyfresol DisplayPort TX i RX.
Ffigur 9. DisplayPort Intel FPGA IP Simplex Modd Efelychu Diagram Bloc TestbenchTabl 6. Cydrannau Testbench

Cydran	Disgrifiad
Cynhyrchydd Patrwm Fideo	Mae'r generadur hwn yn cynhyrchu patrymau bar lliw y gallwch eu ffurfweddu. Gallwch barameterize yr amseriad fformat fideo.
Rheoli Testbench	Mae'r bloc hwn yn rheoli dilyniant prawf yr efelychiad ac yn cynhyrchu'r signalau ysgogi angenrheidiol i'r craidd TX. Mae bloc rheoli'r fainc brawf hefyd yn darllen gwerth CRC o'r ffynhonnell a'r sinc i wneud cymariaethau.
Gwiriwr Amledd Cloc Cyflymder Cyswllt RX	Mae'r gwiriwr hwn yn gwirio a yw amledd cloc y trosglwyddydd RX wedi'i adennill yn cyfateb i'r gyfradd ddata a ddymunir.
Gwiriwr Amledd Cloc Cyflymder Cyswllt TX	Mae'r gwiriwr hwn yn gwirio a yw amledd cloc y trosglwyddydd TX wedi'i adennill yn cyfateb i'r gyfradd data a ddymunir.

Mae'r fainc brawf efelychu yn gwneud y gwiriadau canlynol:
Tabl 7 . Gwiriadau Testbench

Meini Prawf	Dilysu
• Cyswllt Hyfforddiant ar Gyfradd Data HBR3 • Darllenwch y cofrestrau DPCD i wirio a yw'r Statws DP yn gosod ac yn mesur amledd Cyflymder Cyswllt TX ac RX.	Integreiddio Gwiriwr Amledd i fesur Cyflymder Cyswllt allbwn amledd cloc o'r trosglwyddydd TX a RX.
• Rhedeg patrwm fideo o TX i RX. • Gwiriwch y CRC ar gyfer y ffynhonnell a'r sinc i wirio a ydynt yn cyfateb	• Yn cysylltu generadur patrwm fideo â'r Ffynhonnell DisplayPort i gynhyrchu'r patrwm fideo. • Mae rheolaeth Testbench nesaf yn darllen Source a Sink CRC o gofrestrau DPTX a DPRX ac yn cymharu i sicrhau bod y ddau werth CRC yn union yr un fath. Nodyn: Er mwyn sicrhau bod CRC yn cael ei gyfrifo, rhaid i chi alluogi paramedr awtomeiddio prawf Cefnogi CTS.

Hanes Adolygu Dogfennau ar gyfer F-Tile DisplayPort Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2022.09.02	22.	20.0.1	•Newid teitl dogfen o DisplayPort Intel Agilex F-Tile FPGA IP Design Example Canllaw Defnyddiwr i F-Tile DisplayPort Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr. • Wedi galluogi AXIS Video Design Example amrywiad. •Dileu dyluniad Cyfradd Statig a'i ddisodli gan Aml-gyfradd Design Example. • Wedi tynnu'r nodyn yn DisplayPort Intel FPGA IP Design Example Quick Start Guide sy'n dweud bod fersiwn meddalwedd Intel Quartus Prime 21.4 ond yn cefnogi Dylunio Rhagarweiniol Examples. •Amnewid y ffigwr Strwythur Cyfeiriadur gyda'r ffigwr cywir. •Ychwanegwyd adran ar Adfywio ELF File o dan Llunio a Phrofi'r Dyluniad. •Diweddaru'r adran Gofynion Caledwedd a Meddalwedd i gynnwys caledwedd ychwanegol gofynion.
2021.12.13	21.	20.0.0	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig

Fersiwn Ar-lein
Anfon Adborth
UG-20347
ID: 709308
Fersiwn: 2022.09.02

Dogfennau / Adnoddau

Intel F-Tile DisplayPort FPGA IP Design Example [pdfCanllaw Defnyddiwr F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, Dylunio IP Example, UG-20347, 709308

Cyfeiriadau

• Llawlyfr Defnyddiwr