واجهات الذاكرة الخارجية Intel Stratix 10 FPGA IP Design Example

مثال على التصميمample دليل البدء السريع لواجهات الذاكرة الخارجية Intel® Stratix® 10 FPGA IP

واجهة جديدة وتصميم أكثر آلية على سبيل المثالampيتوفر le flow لواجهات الذاكرة الخارجية Intel® Stratix® 10. السابقampتسمح لك علامة التبويب le Designs في محرر المعلمات بتحديد إنشاء التوليف والمحاكاة file المجموعات التي يمكنك استخدامها للتحقق من صحة عنوان IP الخاص بـ EMIF. يمكنك توليد السابقampتصميم خاص لمجموعة تطوير Intel FPGA ، أو لأي EMIF IP تقوم بإنشائه.

الشكل 1. التصميم العام على سبيل المثالampلو سير العمل

الشكل 2. إنشاء EMIF Exampلو التصميم مع مجموعة تطوير Intel Stratix 10

إنشاء مشروع EMIF

بالنسبة للإصدار 17.1 من برنامج Intel Quartus® Prime والإصدارات الأحدث ، يجب عليك إنشاء مشروع Intel Quartus Prime قبل إنشاء عنوان IP لـ EMIF وتصميم exampليه.

1. قم بتشغيل برنامج Intel Quartus Prime وحدد File ➤ معالج مشروع جديد. انقر فوق {التالي.
2. حدد دليلًا و nme للمشروع الذي تريد إنشاءه. انقر فوق {التالي.
3. تحقق من تحديد مشروع فارغ. انقر فوق التالي مرتين.
4. ضمن عامل تصفية الاسم ، اكتب رقم جزء الجهاز.
5. ضمن الأجهزة المتوفرة ، حدد الجهاز المناسب.
6. انقر فوق "إنهاء".

إنشاء وتكوين عنوان IP الخاص بـ EMIF

توضح الخطوات التالية كيفية إنشاء عنوان IP الخاص بـ EMIF وتكوينه. تنشئ هذه الإرشادات التفصيلية واجهة DDR4 ، لكن الخطوات متشابهة مع البروتوكولات الأخرى.

1. في نافذة IP Catalog ، حدد Intel Stratix 10 External Memory Interfaces. (إذا كانت نافذة IP Catalog غير مرئية ، فحدد View ➤ الأداة المساعدة Windows كتالوج IP.)
2. في محرر معلمات IP ، قم بتوفير اسم كيان لـ EMIF IP (يصبح الاسم الذي تقدمه هنا هو file name لـ IP) وحدد دليلًا. انقر فوق إنشاء.
3. يحتوي محرر المعلمات على علامات تبويب متعددة حيث يجب عليك تكوين المعلمات لتعكس تنفيذ EMIF الخاص بك:

إرشادات محرر معلمات Intel Stratix 10 EMIF

الجدول 1. إرشادات محرر معلمات EMIF

علامة التبويب محرر المعلمة	المبادئ التوجيهية
عام	تأكد من إدخال المعلمات التالية بشكل صحيح: • درجة السرعة للجهاز. • تردد ساعة الذاكرة. • تردد الساعة المرجعية PLL.
ذاكرة	• الرجوع إلى ورقة البيانات لجهاز الذاكرة الخاص بك لإدخال المعلمات على ذاكرة فاتورة غير مدفوعة. • يجب عليك أيضًا إدخال موقع محدد لـ ALERT # pin. (ينطبق على بروتوكول الذاكرة DDR4 فقط.)
ميم إدخال/إخراج	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على ذاكرة I / O فاتورة غير مدفوعة. • للتحقق من صحة التصميم المتقدم ، يجب إجراء محاكاة اللوحة لاشتقاق إعدادات الإنهاء المثلى.
مدخلات ومخرجات FPGA	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على مدخلات ومخرجات FPGA فاتورة غير مدفوعة. • للتحقق من صحة التصميم المتقدم ، يجب إجراء محاكاة اللوحة مع نماذج IBIS لتحديد معايير الإدخال / الإخراج المناسبة.
توقيت Mem	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على توقيت Mem فاتورة غير مدفوعة. • للتحقق من صحة التصميم المتقدم ، يجب عليك إدخال المعلمات وفقًا لصحيفة بيانات جهاز الذاكرة الخاص بك.
سبورة	• بالنسبة للتحقيقات الأولية في المشروع ، يمكنك استخدام الإعدادات الافتراضية على سبورة فاتورة غير مدفوعة. • من أجل التحقق المتقدم من صحة التصميم وإغلاق التوقيت الدقيق ، يجب عليك إجراء محاكاة اللوحة لاشتقاق التداخل الدقيق بين الرموز (ISI) / الحديث المتبادل ومعلومات انحراف اللوحة والحزمة ، وإدخالها في سبورة فاتورة غير مدفوعة.
وحدة التحكم	اضبط معلمات وحدة التحكم وفقًا للتكوين والسلوك المطلوبين لوحدة التحكم في الذاكرة.
التشخيص	يمكنك استخدام المعلمات على ملف التشخيص علامة التبويب للمساعدة في اختبار وتصحيح واجهة الذاكرة الخاصة بك.
Exampلو تصاميم	ال Exampلو تصاميم تتيح لك علامة التبويب إنشاء مثال على التصميمampليه للتوليف والمحاكاة. التصميم الذي تم إنشاؤه على سبيل المثالample هو نظام EMIF كامل يتكون من EMIF IP ومحرك يولد حركة مرور عشوائية للتحقق من واجهة الذاكرة.

للحصول على معلومات مفصلة حول المعلمات الفردية ، راجع الفصل المناسب لبروتوكول الذاكرة الخاص بك في دليل مستخدم IP الخاص بواجهات الذاكرة الخارجية Intel Stratix 10.

توليد مثال تصميم EMIF القابل للتركيبample

بالنسبة لمجموعة تطوير Intel Stratix 10 ، يكفي ترك معظم إعدادات IP الخاصة بـ Intel Stratix 10 EMIF في قيمها الافتراضية. لإنشاء التصميم القابل للتركيب على سبيل المثالample ، اتبع هذه الخطوات:

1. في علامة التبويب "التشخيصات" ، قم بتمكين EMIF Debug Toolkit / On-Chip Debug Port و In-System-Sources-and-Probes لتوفير الوصول إلى ميزات تصحيح الأخطاء المتاحة.
2. على السابقينampعلامة التبويب le Designs ، تأكد من تحديد المربع Synthesis.
3. قم بتكوين EMIF IP وانقر فوق إنشاء Example Design في الزاوية العلوية اليمنى من النافذة.
4. حدد دليلاً لتصميم EMIF على سبيل المثالample وانقر فوق "موافق". الجيل الناجح من تصميم EMIF السابقample ينشئ ما يلي fileوضعت تحت دليل qii.

الشكل 3. مثال على التصميم المُنشأ القابل للتوليفample File بناء

ملاحظة: إذا لم تحدد خانة الاختيار المحاكاة أو التجميع ، فسيحتوي دليل الوجهة على تصميم Platform Designer files ، التي لا يمكن تجميعها بواسطة برنامج Intel Quartus Prime مباشرة ، ولكن يمكن أن تكون كذلك viewتم تحريره أو تحريره في إطار مصمم النظام الأساسي. في هذه الحالة ، يمكنك تشغيل الأوامر التالية لإنشاء التوليف والمحاكاة file مجموعات.

• لإنشاء مشروع قابل للترجمة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_qii_design.tcl في الدليل الوجهة.
• لإنشاء مشروع محاكاة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_sim_design.tcl في دليل الوجهة.

معلومات ذات صلة

• التوليف السابقampلو التصميم في الصفحة 19
• أوصاف معلمة Intel Stratix 10 EMIF IP لـ DDR3
• أوصاف معلمة Intel Stratix 10 EMIF IP لـ DDR4
• أوصاف معلمات Intel Stratix 10 EMIF IP لـ QDRII / II + / Xtreme
• أوصاف معلمة Intel Stratix 10 EMIF IP لـ QDR-IV
• أوصاف معلمة Intel Stratix 10 EMIF IP لـ RLDRAM 3

إنشاء نموذج EMIF Design Exampجنيه للمحاكاة
بالنسبة لمجموعة تطوير Intel Stratix 10 ، يكفي ترك معظم إعدادات IP الخاصة بـ Intel Stratix 10 EMIF في قيمها الافتراضية. لتوليد التصميم السابقampليه ل
محاكاة ، اتبع الخطوات التالية:

1. في علامة التبويب "التشخيصات" ، يمكنك الاختيار بين وضعي معايرة: تخطي المعايرة والمعايرة الكاملة. (للحصول على تفاصيل حول هذه الأوضاع ، راجع المحاكاة مقابل تنفيذ الأجهزة ، لاحقًا في هذا الفصل.) لتقليل وقت المحاكاة ، حدد Abstract PHY للمحاكاة السريعة.
2. على السابقينampعلامة التبويب le Designs ، تأكد من تحديد مربع المحاكاة. اختر أيضًا تنسيق Simulation HDL المطلوب ، إما Verilog أو VHDL.
3. قم بتكوين EMIF IP وانقر فوق إنشاء Example Design في الزاوية العلوية اليمنى من النافذة.
4. حدد دليلاً لتصميم EMIF على سبيل المثالample وانقر فوق "موافق".

الجيل الناجح من تصميم EMIF السابقampلو يخلق متعددة file مجموعات لمختلف أجهزة المحاكاة المدعومة ، ضمن دليل sim / ed_sim.

الشكل 4. مثال على تصميم المحاكاة المُنشأample File بناء

ملحوظة: إذا لم تحدد خانة الاختيار Simulation أو Synthesis ، فسيحتوي دليل الوجهة على تصميم Platform Designer files ، التي لا يمكن تجميعها بواسطة برنامج Intel Quartus Prime مباشرة ، ولكن يمكن أن تكون كذلك viewتم تحريره أو تحريره في إطار مصمم النظام الأساسي. في هذه الحالة ، يمكنك تشغيل الأوامر التالية لإنشاء التوليف والمحاكاة file مجموعات.

• لإنشاء مشروع قابل للترجمة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_qii_design.tcl في الدليل الوجهة.
• لإنشاء مشروع محاكاة ، يجب عليك تشغيل البرنامج النصي quartus_sh -t make_sim_design.tcl في دليل الوجهة.

معلومات ذات صلة
• محاكاة السابقينampلو تم تصميم
• Intel Stratix 10 EMIF IP - محاكاة ذاكرة IP
• تشغيل المحاكاة مقابل تنفيذ الأجهزة

المحاكاة مقابل تنفيذ الأجهزة
لمحاكاة واجهة الذاكرة الخارجية ، يمكنك تحديد إما تخطي المعايرة أو المعايرة الكاملة في علامة التبويب التشخيصات أثناء إنشاء IP.
نماذج محاكاة EMIF
يقارن هذا الجدول خصائص معايرة التخطي ونماذج المعايرة الكاملة.

الجدول 2. نماذج محاكاة EMIF: معايرة التخطي مقابل المعايرة الكاملة

تخطي المعايرة	معايرة كاملة
محاكاة على مستوى النظام تركز على منطق المستخدم.	محاكاة واجهة الذاكرة تركز على المعايرة.
لم يتم التقاط تفاصيل المعايرة.	يلتقط كل stagوفاق المعايرة.
لديه القدرة على تخزين واسترجاع البيانات.	يشمل التسوية ، انحراف كل بت ، إلخ.
يمثل كفاءة دقيقة.
لا يعتبر انحراف اللوح.

محاكاة RTL مقابل تنفيذ الأجهزة

يسلط هذا الجدول الضوء على الاختلافات الرئيسية بين محاكاة EMIF وتنفيذ الأجهزة.

الجدول 3. محاكاة EMIF RTL مقابل تنفيذ الأجهزة

محاكاة RTL	تنفيذ الأجهزة
يتم تنفيذ كود التهيئة والمعايرة Nios® بالتوازي.	يتم تنفيذ كود التهيئة والمعايرة Nios بالتتابع.
تؤكد الواجهات إشارة كال_دون في نفس الوقت في المحاكاة.	تحدد عمليات التركيب ترتيب المعايرة ، ولا تقوم الواجهات بتأكيد cal_done في نفس الوقت.

يجب تشغيل محاكاة RTL بناءً على أنماط حركة المرور لتطبيق التصميم الخاص بك. لاحظ أن محاكاة RTL لا تشكل نموذجًا لتأخيرات تتبع ثنائي الفينيل متعدد الكلور والتي قد تسبب تباينًا في زمن الانتقال بين محاكاة RTL وتنفيذ الأجهزة.

محاكاة IP لواجهة الذاكرة الخارجية مع ModelSim

يوضح هذا الإجراء كيفية محاكاة تصميم EMIF على سبيل المثالampليه.

1. قم بتشغيل برنامج Mentor Graphics * ModelSim وحدد File ➤ تغيير الدليل. انتقل إلى دليل sim / ed_sim / mentor داخل مثال التصميم الذي تم إنشاؤهampمجلد le.
2. تحقق من عرض نافذة النص في الجزء السفلي من الشاشة. إذا كانت نافذة النص غير مرئية ، اعرضها بالنقر فوقها View ➤ نسخة.
3. في نافذة النص ، قم بتشغيل المصدر msim_setup.tcl.
4. بعد انتهاء تشغيل msim_setup.tcl المصدر ، قم بتشغيل ld_debug في نافذة النص.
5. بعد انتهاء تشغيل ld_debug ، تحقق من عرض نافذة الكائنات. إذا كانت نافذة الكائنات غير مرئية ، اعرضها بالنقر فوقها View أشياء.
6. في نافذة الكائنات ، حدد الإشارات التي تريد محاكاتها عن طريق النقر بزر الماوس الأيمن وتحديد إضافة موجة.
7. بعد الانتهاء من تحديد إشارات المحاكاة ، قم بتنفيذ run-all في نافذة VTranscript. تعمل المحاكاة حتى اكتمالها.
8. إذا كانت المحاكاة غير مرئية ، فانقر فوق View ➤ الموجة.

معلومات ذات صلة
Intel Stratix 10 EMIF IP - محاكاة ذاكرة IP

وضع دبوس لـ Intel Stratix 10 EMIF IP

يوفر هذا الموضوع إرشادات لوضع الدبوس.

زيادةview

تتمتع Intel Stratix 10 FPGAs بالهيكل التالي:

• يحتوي كل جهاز على ما بين 2 و 3 أعمدة الإدخال / الإخراج.
• يحتوي كل عمود I / O على ما يصل إلى 12 بنوك I / O.
• يحتوي كل بنك I / O على 4 ممرات.
• يحتوي كل ممر على 12 دبوس إدخال / إخراج (GPIO) للأغراض العامة.

إرشادات الدبوس العامة
توفر النقاط التالية إرشادات عامة حول الدبوس:

• تأكد من أن دبابيس واجهة ذاكرة خارجية موجودة داخل عمود إدخال / إخراج واحد.
• يجب أن تفي الواجهات التي تمتد عبر بنوك متعددة بالمتطلبات التالية:
  • يجب أن تكون البنوك متجاورة. للحصول على معلومات حول البنوك المجاورة ، راجع دليل مستخدم IP الخاص بواجهات الذاكرة الخارجية Intel Stratix 10.
  • يجب أن يكون العنوان وبنك الأوامر مقيمين في بنك مركزي لتقليل زمن الوصول. إذا كانت واجهة الذاكرة تستخدم عددًا زوجيًا من البنوك ، فقد يكون العنوان وبنك الأوامر موجودًا في أي من البنكين المركزيين.
• يمكن استخدام المسامير غير المستخدمة كدبابيس إدخال / إخراج للأغراض العامة.
• يجب أن تكون جميع العناوين والأوامر والدبابيس المرتبطة موجودة داخل بنك واحد.
• يمكن أن تشارك دبابيس العنوان والأوامر والبيانات بنكًا وفقًا للشروط التالية:
  • لا يمكن لدبابيس العنوان والأوامر والبيانات مشاركة حارة الإدخال / الإخراج.
  • يمكن فقط استخدام حارة الإدخال / الإخراج غير المستخدمة في بنك العنوان والأوامر لدبابيس البيانات.

الجدول 4. قيود دبوس العامة

نوع الإشارة	القيد
ستروب البيانات	يجب أن توجد جميع الإشارات التي تنتمي إلى مجموعة DQ في نفس حارة الإدخال / الإخراج.
بيانات	يجب أن توجد دبابيس DQ ذات الصلة في نفس حارة الإدخال / الإخراج. بالنسبة للبروتوكولات التي لا تدعم خطوط البيانات ثنائية الاتجاه ، يجب تجميع إشارات القراءة بشكل منفصل عن إشارات الكتابة.
العنوان والأمر	يجب أن توجد دبابيس العنوان والأوامر في مواقع محددة مسبقًا داخل بنك I / O.

البنوك المجاورة

لكي يتم اعتبار البنوك متجاورة ، يجب أن تقيم في نفس عمود الإدخال / الإخراج ، لتحديد ما إذا كانت البنوك متجاورة ، راجع موقع بنوك الإدخال / الإخراج المعياري وعدد الدبوس في قسم أجهزة Stratix 10 الموجود في Stratix 10 General Purpose I / س
دليل المستخدم.

عند الإشارة إلى الجداول الموجودة في دليل مستخدم إدخال / إخراج للأغراض العامة من ستراتكس 10 ، فمن الآمن افتراض أن جميع البنوك المعروضة متجاورة ، ما لم يكن الرمز "-" موجودًا ؛ يشير الرمز "-" إلى أن البنك غير ملزم بالحزمة.
تعيينات دبوس

لتحديد مواقع جميع دبابيس الإدخال / الإخراج EMIF ، يجب عليك الرجوع إلى جدول الدبوس الخاص بجهازك. عند الإشارة إلى جدول الدبوس ، يتم توفير أرقام البنوك ومؤشرات I / O البنكية وأسماء الدبوس. يمكنك العثور على مؤشرات الدبوس لدبابيس العنوان والأوامر في جدول مخطط Stratix 10 الموجود في Intel FPGA webموقع. يمكنك تنفيذ مهام الدبوس بعدة طرق. الطريقة الموصى بها هي تقييد بعض إشارات الواجهة يدويًا والسماح لـ Intel Quartus Prime Fitter بمعالجة الباقي. تتكون هذه الطريقة من الرجوع إلى جداول الدبوس للعثور على المواقف القانونية لبعض دبابيس الواجهة وتعيينها من خلال .qsf file التي تم إنشاؤها باستخدام تصميم EMIF على سبيل المثالampجنيه. بالنسبة لطريقة وضع الإدخال / الإخراج هذه ، يجب عليك تقييد الإشارات التالية:

• سي كيه 0
• دبوس DQS واحد لكل مجموعة
• الساعة المرجعية PLL
• RZQ

استنادًا إلى القيود المذكورة أعلاه ، يقوم Intel Quartus Prime Fitter بتدوير المسامير داخل كل ممر حسب الضرورة. يوضح الشكل التالي على سبيل المثالampعدد من التخصيصات الطرفية لواجهة DDR3 x72 مع التحديدات التالية:

• يتم وضع العنوان ودبوس الأمر في البنك 2M ويتطلب 3 ممرات.
  • CK0 مقيد برقم 8 في البنك 2M.
  • يتم تقييد دبابيس الساعة المرجعية PLL بالدبابيس 24 و 25 في البنك 2M.
  • RZQ مقيد برقم 26 في البنك 2M.
• يتم وضع البيانات في البنوك 2N و 2 M و 2 L ، وتتطلب 9 ممرات.
  • يتم وضع مجموعات DQS 1-4 في البنك 2N.
  • يتم وضع مجموعة DQS 0 في البنك 2M.
  • يتم وضع مجموعات DQS 5-8 في البنك 2L.

الشكل 5. تعيينات دبوس مثالample: واجهة DDR3 x73

في هذا المثال السابقample ، لتقييد CK0 بالرقم 8 في البنك 2M ، يمكنك إضافة السطر التالي إلى .qsf file، بناءً على جدول الدبوس المناسب:

يمكن تطبيق تنسيق تعيين الدبوس أعلاه على جميع المسامير:

معلومات ذات صلة

• وحدات I / O Bank في أجهزة Intel Stratix 10
• معالج Intel Stratix 10 EMIF IP DDR3
• معالج Intel Stratix 10 EMIF IP للذاكرة DDR4
• معالج Intel Stratix 10 EMIF IP لـ QDRII / II + / Xtreme
• معالج Intel Stratix 10 EMIF IP لـ QDR-IV
• معالج Intel Stratix 10 EMIF IP لـ RLDRAM 3

ترجمة وبرمجة Intel Stratix 10 EMIF Design Example

بعد الانتهاء من تعيينات الدبوس اللازمة في ملف .qsf file، يمكنك تجميع التصميم السابقample في برنامج Intel Quartus Prime.

1. انتقل إلى مجلد Intel Quartus Prime الذي يحتوي على التصميم السابقampدليل لو.
2. افتح مشروع Intel Quartus Prime fileو (.qpf).
3. لبدء التحويل البرمجي ، انقر فوق معالجة بدء التجميع. يؤدي الانتهاء بنجاح من عملية التجميع إلى إنشاء ملف file، والتي تمكن التصميم من العمل على الأجهزة.
4. لبرمجة جهازك بالتصميم المترجم ، افتح المبرمج بالنقر فوق أدوات ➤ مبرمج.
5. في المبرمج ، انقر فوق اكتشاف تلقائي لاكتشاف الأجهزة المدعومة.
6. حدد جهاز Intel Stratix 10 ثم حدد تغيير File.
7. انتقل إلى الملف ed_synth.sof الذي تم إنشاؤه file وحدد فتح.
8. انقر فوق ابدأ لبدء برمجة جهاز Intel Stratix 10. عندما تتم برمجة الجهاز بنجاح ، يجب أن يشير شريط التقدم في أعلى يمين النافذة إلى 100٪ (تم بنجاح).

تصحيح أخطاء Intel Stratix 10 EMIF Design Example
تتوفر مجموعة أدوات تصحيح الأخطاء EMIF للمساعدة في تصحيح أخطاء تصميمات واجهة الذاكرة الخارجية. تتيح لك مجموعة الأدوات عرض هوامش القراءة والكتابة وإنشاء مخططات للعين. بعد أن تنتهي من برمجة مجموعة تطوير Intel Stratix 10 ، يمكنك التحقق من تشغيلها باستخدام EMIF Debug Toolkit.

1. لبدء تشغيل EMIF Debug Toolkit ، انتقل إلى Tools ➤ System Debugging Tools External Memory Interface Toolkit.
2. انقر فوق تهيئة الاتصالات.
3. انقر فوق ربط المشروع بالجهاز. تظهر نافذة تحقق من تحديد الجهاز الصحيح وأن ملف .sof file تم تحديده.
4. انقر فوق إنشاء اتصال واجهة ذاكرة. اقبل الإعدادات الافتراضية بالنقر فوق موافق.

تم الآن إعداد مجموعة تطوير Intel Stratix 10 لتعمل مع EMIF Debug Toolkit ، ويمكنك إنشاء أي من التقارير التالية بالنقر نقرًا مزدوجًا فوق الخيار المقابل:

• أعد تشغيل المعايرة. ينتج تقرير معايرة يلخص حالة المعايرة لكل مجموعة DQ / DQS جنبًا إلى جنب مع هوامش كل دبوس DQ / DQS.
• هامش السائق. ينتج تقريرًا يلخص هوامش القراءة والكتابة لكل طرف إدخال / إخراج. يختلف هذا عن هوامش المعايرة لأنه يتم تسجيل هوامش السائق أثناء حركة مرور وضع المستخدم وليس أثناء المعايرة
• إنشاء مخطط العين. يولد قراءة وكتابة مخططات العين لكل دبوس DQ بناءً على أنماط بيانات المعايرة.
• معايرة الإنهاء. يمسح قيم الإنهاء المختلفة ويبلغ عن الهوامش التي توفرها كل قيمة إنهاء. استخدم هذه الميزة للمساعدة في تحديد الإنهاء الأمثل لواجهة الذاكرة.

معلومات ذات صلة
تصحيح أخطاء IP من Intel Stratix 10 EMIF

مثال على التصميمample وصف واجهات الذاكرة الخارجية Intel Stratix 10 FPGA IP

عند تحديد معلمات وإنشاء عنوان IP الخاص بـ EMIF ، يمكنك تحديد قيام النظام بإنشاء أدلة للمحاكاة والتوليف file مجموعات ، وتوليد file يحدد تلقائيا. إذا قمت بتحديد Simulation أو Synthesis ضمن Exampتصميم Fileق على السابقampفي علامة التبويب تصميمات ، يقوم النظام بإنشاء محاكاة كاملة file مجموعة أو توليف كامل file مجموعة ، وفقًا لاختيارك.

التوليف السابقampتصميم

التوليف السابقampيحتوي تصميم le على الكتل الرئيسية الموضحة في الشكل أدناه.

• مولد حركة المرور ، وهو عبارة عن نسخة من Avalon®-MM exampبرنامج التشغيل الذي ينفذ نمطًا شبه عشوائي للقراءة والكتابة إلى عدد محدد من العناوين. يراقب مولد حركة المرور أيضًا البيانات التي تمت قراءتها من الذاكرة للتأكد من مطابقتها للبيانات المكتوبة وتأكيد الفشل بخلاف ذلك.
• مثيل لواجهة الذاكرة ، والذي يتضمن:
  • وحدة تحكم في الذاكرة تتوسط بين واجهة Avalon-MM وواجهة AFI.
  • PHY ، والذي يعمل كواجهة بين وحدة التحكم في الذاكرة وأجهزة الذاكرة الخارجية لإجراء عمليات القراءة والكتابة.

الشكل 6. تركيب السابقينampتصميم

إذا كنت تستخدم ميزة Ping Pong PHY ، فإن التوليف exampيشتمل تصميم le على مولدين لحركة المرور يصدران أوامر إلى جهازي ذاكرة مستقلين من خلال جهازي تحكم مستقلين و PHY مشترك ، كما هو موضح في الشكل التالي.

الشكل 7. تركيب السابقينampلو تصميم بينج بونج PHY

إذا كنت تستخدم RLDRAM 3 ، فإن منشئ حركة المرور في التركيب exampيتواصل تصميم le مباشرة مع PHY باستخدام AFI ، كما هو موضح في الشكل التالي.

الشكل 8. تركيب السابقينampلو تصميم واجهات RLDRAM 3

ملاحظة: إذا تم تعيين واحد أو أكثر من معلمات وضع مشاركة PLL أو وضع مشاركة DLL أو وضع مشاركة OCT على أي قيمة بخلاف "عدم المشاركة" ، فإن التوليف يعدampسيحتوي تصميم le على مثالين لمولد حركة المرور / واجهة ذاكرة. ترتبط مثيلات منشئ حركة المرور / واجهة الذاكرة فقط من خلال اتصالات PLL / DLL / OCT المشتركة كما هو محدد بواسطة إعدادات المعلمة. توضح مثيلات منشئ حركة المرور / واجهة الذاكرة كيف يمكنك إجراء مثل هذه الاتصالات في تصميماتك الخاصة.
ملحوظة: تدفق توليف من طرف ثالث كما هو موضح في دليل مستخدم Intel Quartus Prime Standard Edition: توليف الطرف الثالث ليس تدفقًا مدعومًا لـ EMIF IP.
معلومات ذات صلة
توليد مثال تصميم EMIF القابل للتركيبampجنيه على

مثال محاكاةampتصميم
محاكاة السابقينampيحتوي تصميم le على الكتل الرئيسية الموضحة في الشكل التالي.

• مثال على التوليف السابقampلو التصميم. كما هو موضح في القسم السابق ، فإن التوليف السابقampيحتوي تصميم le على منشئ حركة المرور ومثيل لواجهة الذاكرة. هذه الكتل افتراضيًا لنماذج المحاكاة المجردة عندما يكون ذلك مناسبًا للمحاكاة السريعة.
• نموذج ذاكرة يعمل كنموذج عام يلتزم بمواصفات بروتوكول الذاكرة. في كثير من الأحيان ، يوفر بائعو الذاكرة نماذج محاكاة لمكونات الذاكرة الخاصة بهم والتي يمكنك تنزيلها من ملفات webالمواقع.
• مدقق الحالة ، الذي يراقب إشارات الحالة من IP لواجهة الذاكرة الخارجية ومولد حركة المرور ، للإشارة إلى حالة النجاح أو الفشل بشكل عام.

الشكل 9. مثال محاكاةampتصميم

إذا كنت تستخدم ميزة Ping Pong PHY ، فإن المحاكاة exampيشتمل تصميم le على مولدين لحركة المرور يصدران أوامر إلى جهازي ذاكرة مستقلين من خلال جهازي تحكم مستقلين و PHY مشترك ، كما هو موضح في الشكل التالي.

الشكل 10. مثال محاكاةampلو تصميم بينج بونج PHY

إذا كنت تستخدم RLDRAM 3 ، فإن منشئ حركة المرور في محاكاة exampيتواصل تصميم le مباشرة مع PHY باستخدام AFI ، كما هو موضح في الشكل التالي.

الشكل 11. مثال محاكاةampلو تصميم واجهات RLDRAM 3

معلومات ذات صلة
إنشاء نموذج EMIF Design Example للمحاكاة على

Exampعلامة تبويب واجهة التصاميم
يتضمن محرر المعلمة Exampعلامة التبويب le Designs التي تسمح لك بتحديد معلمات وإنشاء ملفك السابقampلو ديزاينز
متاح على سبيل المثالampقسم التصاميم
تتيح لك القائمة المنسدلة تحديد التصميم تحديد المثال المطلوبampلو التصميم. في الوقت الحاضر ، EMIF Example Design هو الخيار الوحيد المتاح ، ويتم تحديده افتراضيًا.

تاريخ مراجعة المستند لواجهات الذاكرة الخارجية Intel Stratix 10 FPGA IP Design Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	التغييرات
2021.03.29	21.1	• في ال Exampلو التصميم السريع الفصل ، تمت إزالة الإشارات إلى محاكاة NCSim *.
2018.09.24	18.1	• تحديث الأرقام في توليد مثال تصميم EMIF القابل للتركيبample و إنشاء نموذج EMIF Design Exampجنيه للمحاكاة المواضيع.
2018.05.07	18.0	• تم تغيير عنوان المستند من واجهات الذاكرة الخارجية Intel Stratix 10 IP Design Example دليل المستخدم ل واجهات الذاكرة الخارجية Intel Stratix 10 FPGA IP Design Example دليل المستخدم. • النقاط المصححة في زيادةview قسم من وضع دبوس لـ Intel Stratix 10 EMIF IP عنوان.

تاريخ	إصدار	التغييرات
نوفمبر 2017	2017.11.06	الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.

المستندات / الموارد

إنتل واجهات الذاكرة الخارجية Intel Stratix 10 FPGA IP Design Example [بي دي اف] دليل المستخدم واجهات الذاكرة الخارجية Intel Stratix 10 FPGA IP Design Example ، الخارجية ، واجهات الذاكرة Intel Stratix 10 FPGA IP Design Exampلو ، Intel Stratix 10 FPGA IP Design Exampلو ، 10 FPGA IP Design Example

مراجع

• دليل المستخدم