英特爾 F-Tile DisplayPort FPGA IP 設計實例amp用戶指南

英特爾公司。版權所有。英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。建議英特爾客戶在依賴任何已發布的信息以及為產品或服務下訂單之前獲取最新版本的設備規格。
*其他名稱和品牌可能被聲稱為其他人的財產。
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1.1. 目錄結構
圖 2. 目錄結構

表 1. 設計實例amp組件

資料夾	Files
RTL/核心	dp_core.ip
	dp_rx 。 ip
	dp_tx 。 ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX構建塊)
	dp_rx_data_fifo 。 ip
	rx_top_phy 。 SV
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX構建塊)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. 硬件和軟件要求
Intel 使用以下硬件和軟件來測試 design examp樂：
硬體

英特爾 Agilex I 系列開發套件
DisplayPort 來源 GPU
DisplayPort 接收器（顯示器）
Bitec DisplayPort FMC 子卡修訂版 8C
DisplayPort 電纜

軟體

英特爾 Quartus® Prime
Synopsys* VCS 模擬器

1.3. 生成設計
使用英特爾 Quartus Prime 軟件中的 DisplayPort 英特爾 FPGA IP 參數編輯器生成設計示例amp勒。
圖 3. 生成設計流程

選擇 Tools > IP Catalog，然後選擇 Intel Agilex F-tile 作為目標設備系列。
筆記： 設計前ample 僅支持 Intel Agilex F-tile 設備。
在 IP 目錄中，找到並雙擊 DisplayPort Intel FPGA IP。出現“新 IP 變體”窗口。

為您的自定義 IP 變體指定頂級名稱。參數編輯器將 IP 變化設置保存在一個 file 命名的.ip。
在 Device 欄位中選擇 Intel Agilex F-tile 裝置，或保留預設的 Intel Quartus Prime 軟體裝置選擇。

單擊確定。出現參數編輯器。
配置 TX 和 RX 所需的參數。
在設計Ex下amp在 le 選項卡中，選擇 DisplayPort SST Parallel Loopback Without PCR。
選擇Simulation生成testbench，選擇Synthesis生成hardware design examp樂。您必須至少選擇這些選項之一才能生成設計示例ample files。如果同時選擇，生成時間會變長。

對於目標開發套件，選擇 Intel Agilex I-Series SOC Development Kit。這會導致步驟 4 中選擇的目標裝置發生更改，以符合開發套件上的裝置。對於 Intel Agilex I 系列 SOC 開發套件，預設設備是 AGIB027R31B1E2VR0。
單擊生成示例amp樂設計。

1.4. 模擬設計
DisplayPort 英特爾 FPGA IP 設計實例ample testbench 模擬從 TX 實例到 RX 實例的串行環回設計。內部視頻模式生成器模塊驅動 DisplayPort TX 實例，RX 實例視頻輸出連接到測試台中的 CRC 校驗器。
圖 4. 設計仿真流程

轉到 Synopsys 模擬器文件夾並選擇 VCS。
運行模擬腳本。
來源 vcs_sim.sh
該腳本執行 Quartus TLG，編譯並在模擬器中運行測試平台。
分析結果。
成功的仿真以源和匯 SRC 比較結束。

1.5.編譯和測試設計
圖 5. 編譯和仿真設計在硬件 ex 上編譯和運行演示測試ample 設計，請按照下列步驟操作：

確保硬件防爆ample 設計生成完成。
啟動 Intel Quartus Prime Pro Edition 軟體並開啟/quartus/agi_dp_demo.qpf。

單擊處理 ➤ 開始編譯。
編譯成功後，Intel Quartus Prime Pro Edition軟體產生.sof file 在您指定的目錄中。
將 Bitec 子卡上的 DisplayPort RX 連接器連接到外部 DisplayPort 來源，例如 PC 上的顯示卡。

將 Bitec 子卡上的 DisplayPort TX 連接器連接到 DisplayPort 接收設備，例如視訊分析儀或 PC 顯示器。
確保開發板上的所有開關都處於默認位置。

使用產生的 .sof 在開發板上配置選定的 Intel Agilex F-Tile 設備 file （工具 ➤ 程式設計師）。
DisplayPort接收設備顯示從視訊來源產生的視訊。

相關資訊
英特爾 Agilex I 系列 FPGA 開發套件使用者指南/
1.5.1.再生ELF File
預設情況下，ELF file 當您產生動態設計 ex 時生成amp勒。
然而，在某些情況下，你需要重新產生ELF file 如果你修改軟體 file 或重新產生 dp_core.qsys file。重新產生 dp_core.qsys file 更新.sopcinfo file，這需要你重新產生ELF file.

去/software 並根據需要編輯程式碼。

去/script 並執行以下建置腳本：source build_sw.sh
• 在Windows 上，搜尋並開啟Nios II Command Shell。在 Nios II 命令外殼中，轉到/script 並執行 source build_sw.sh。
筆記： 要在 Windows 10 上執行建置腳本，您的系統需要 Windows Subsystems for Linux (WSL)。有關 WSL 安裝步驟的更多信息，請參閱 Nios II 軟體開發人員手冊。
• 在Linux 上，啟動Platform Designer，然後開啟Tools ➤ Nios II Command Shell。在 Nios II 命令外殼中，轉到/script 並執行 source build_sw.sh。
確保有一個 .elf file 生成於/software/dp_demo.

下載生成的.elf file 無需重新編譯 .sof 即可導入 FPGA file 透過執行以下腳本：nios2-download /軟體/dp_demo/*.elf
按下FPGA板上的重設按鈕，新軟體即可生效。

1.6. DisplayPort 英特爾 FPGA IP 設計實例amp文件參數
表 2. DisplayPort 英特爾 FPGA IP 設計示例ampIntel Agilex Ftile 設備的 le QSF 約束

QSF 約束	描述
set_global_assignment -名稱 VERILOG_MACRO “__DISPLAYPORT_support__=1”	從 Quartus 22.2 開始，需要此 QSF 約束來啟用 DisplayPort 自訂 SRC（軟重設控制器）流程

表 3. DisplayPort 英特爾 FPGA IP 設計示例ampIntel Agilex F-tile 設備的文件參數

範圍	價值	描述
可用的設計實例ample
選擇設計	•沒有任何 • DisplayPort SST 並行環回，無需 PCR •帶有 AXIS 視訊介面的 DisplayPort SST 並行環回	選擇設計前amp要生成的文件。 •無：無設計前ample 可用於目前參數選擇。 •無 PCR 的 DisplayPort SST 並行環回：此設計 examp當您打開啟用視頻輸入圖像端口參數時，le 演示了從 DisplayPort 接收器到 DisplayPort 源的並行環回，無需像素時鐘恢復 (PCR) 模塊。 •具有 AXIS 視訊介面的 DisplayPort SST 並行環回：此設計amp此文件示範了當啟用活動視訊資料協定設定為 AXIS-VVP Full 時，使用 AXIS Video 介面從 DisplayPort 接收器到 DisplayPort 來源的平行環回。
設計防爆ample Files
模擬	開關	打開此選項以生成必要的 files 為模擬測試平台。
合成	開關	打開此選項以生成必要的 files 用於 Intel Quartus Prime 編譯和硬件設計。
生成的 HDL 格式
產生 File 格式	語言、VHDL	為生成的設計示例選擇您喜歡的 HDL 格式ample file放。注意：此選項僅決定產生的頂級IP的格式 file秒。所有其他 file小號（例如前ample testbenches 和頂層 file用於硬件演示的 s）採用 Verilog HDL 格式。
目標開發套件
選擇董事會	•無開發套件 •英特爾Agilex I系列開發套件	為目標設計前選擇電路板amp勒。

範圍	價值	描述
		•無開發套件：此選項排除了設計前的所有硬體方面amp勒。 P 核心將所有引腳分配設定為虛擬引腳。 •Intel Agilex I 系列FPGA 開發套件：此選項會自動選擇專案的目標元件以符合該開發套件上的裝置。如果您的主機板版本有不同的裝置型號，您可以使用「變更目標裝置」參數變更目標裝置。 IP核根據開發套件設定所有引腳分配。註：初步設計Examp在此 Quartus 版本中，文件未在硬件上進行功能驗證。 •客製化開發套件：此選項可設計擴展amp文件將在帶有英特爾 FPGA 的第三方開發套件上進行測試。您可能需要自行設置引腳分配。
目標設備
更改目標設備	開關	打開此選項並為開發套件選擇首選設備變體。

並行環回設計實例amp萊斯

DisplayPort 英特爾 FPGA IP 設計實例amp這些檔案示範了從 DisplayPort RX 執行個體到 DisplayPort TX 執行個體的平行環回，無需像素時脈復原 (PCR) 模組。
表 4. DisplayPort 英特爾 FPGA IP 設計示例amp用於 Intel Agilex F-tile 設備的文件

設計防爆ample	指定	數據速率	頻道模式	環回類型
不帶 PCR 的 DisplayPort SST 並行環回	DisplayPort 不銹鋼	RBR、HRB、HRB2、HBR3	單純形	平行無 PCR
帶有 AXIS 視訊介面的 DisplayPort SST 並行環回	DisplayPort 不銹鋼	RBR、HRB、HRB2、HBR3	單純形	與 AXIS 視訊介面並行

2.1.英特爾 Agilex F-tile DisplayPort SST 並行環回設計 特徵
SST並行環回設計實例amp這些檔案示範了單一視訊串流從 DisplayPort 接收器到 DisplayPort 來源的傳輸。
英特爾公司。版權所有。英特爾、英特爾徽標和其他英特爾標誌是英特爾公司或其子公司的商標。英特爾根據英特爾的標准保修保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務，除非英特爾明確書面同意。建議英特爾客戶在依賴任何已發布信息和下訂單購買產品或服務之前獲取最新版本的設備規格。 *其他名稱和品牌可能被認為是他人的財產。
ISO 9001:2015 註冊
圖 6. 不帶 PCR 的英特爾 Agilex F-tile DisplayPort SST 並行環回

在此變體中，DisplayPort 源的參數 TX_SUPPORT_IM_ENABLE 被打開並使用視頻圖像接口。
DisplayPort 接收器從外部視頻源（如 GPU）接收視頻和/或音頻流，並將其解碼為並行視頻接口。
DisplayPort 接收器視頻輸出直接驅動 DisplayPort 源視頻接口，並在傳輸到顯示器之前編碼到 DisplayPort 主鏈路。
IOPLL 以固定頻率驅動 DisplayPort 接收器和源視頻時鐘。
如果 DisplayPort 接收器和來源的 MAX_LINK_RATE 參數配置為 HBR3 且 PIXELS_PER_CLOCK 配置為 Quad，則視訊時脈以 300 MHz 運作以支援 8Kp30 像素速率 (1188/4 = 297 MHz)。

圖 7. 具有 AXIS 視訊的 Intel Agilex F-tile DisplayPort SST 並行環回 介面

在此變體中，DisplayPort 來源和接收器參數中，在啟用活動視訊資料協定中選擇 AXIS-VVP FULL 以啟用安訊士視訊資料介面。
DisplayPort 接收器從外部視頻源（如 GPU）接收視頻和/或音頻流，並將其解碼為並行視頻接口。
DisplayPort Sink 將視訊資料流轉換為軸視訊數據，並透過 VVP Video Frame Buffer 驅動 DisplayPort 源軸視訊資料介面。 DisplayPort Source 在傳輸到顯示器之前將軸視訊資料轉換為 DisplayPort 主連結。
在此設計變體中，有三個主要視訊時鐘，即 rx/tx_axi4s_clk、rx_vid_clk 和 tx_vid_clk。對於 Source 和 Sink 中的 AXIS 模組，axi4s_clk 以 300 MHz 運作。 rx_vid_clk 以 300 MHz 運行 DP 接收器視訊管道（以支援高達 8Kp30 4PIP 的任何解析度），而 tx_vid_clk 以實際像素時脈頻率（除以 PIP）運行 DP 來源視訊管道。
當設計偵測到解析度切換時，此設計變體會透過 I2C 程式設計自動配置 tx_vid_clk 頻率到板載 SI5391B OSC。
此設計變體僅演示 DisplayPort 軟體中預先定義的固定數量的分辨率，即：
— 720p60，RGB
— 1080p60，RGB
— 4K30、RGB
— 4K60、RGB

2.2. 計時方案
時鐘方案說明了 DisplayPort Intel FPGA IP design ex 中的時鐘域amp勒。
圖 8. Intel Agilex F-tile DisplayPort 收發器時鐘方案表 5. 時鐘方案信號

圖表中的時鐘	描述
SysPLL refclk	F-tile 系統 PLL 參考時鐘，它可以是任何時鐘頻率，可被系統 PLL 分頻為該輸出頻率。在這個設計前ampsystem_pll_clk_link 和 rx/tx refclk_link 共用相同的 150 MHz SysPLL refclk。

圖表中的時鐘	描述
	在將相應的輸出端口連接到 DisplayPort Phy Top 之前，它必須是一個自由運行的時鐘，它從專用收發器參考時鐘引腳連接到參考和系統 PLL 時鐘 IP 的輸入時鐘端口。注意：對於此設計，前amp文件中，將時脈控制器 GUI Si5391A OUT6 配置為 150 MHz。
系統pll clk鏈接	支援所有 DisplayPort 速率的最低系統 PLL 輸出頻率為 320 MHz。這個設計前amp該檔案使用 900 MHz（最高）輸出頻率，以便 SysPLL refclk 可以與 150 MHz 的 rx/tx refclk_link 共用。
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR 和 Tx PLL Link refclk 固定為 150 MHz 以支援所有 DisplayPort 資料速率。
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed Clock 為 DisplayPort IP 內核提供時鐘。頻率等於數據速率除以並行數據寬度。 Examp樂：頻率 = 資料速率 / 資料寬度 = 8.1G (HBR3) / 40 位元 = 202.5 MHz

2.3. 仿真試驗台
仿真測試台仿真 DisplayPort TX 串行環回至 RX。
圖 9. DisplayPort 英特爾 FPGA IP 單工模式仿真測試台框圖表 6. 測試平台組件

成分	描述
視頻碼型發生器	此生成器生成您可以配置的彩條圖案。您可以參數化視頻格式時序。
測試台控制	該模塊控制仿真的測試序列並為 TX 內核生成必要的激勵信號。測試台控制塊還從源和接收器讀取 CRC 值以進行比較。
RX 鏈路速度時鐘頻率檢查器	該檢查器驗證 RX 收發器恢復的時鐘頻率是否與所需的數據速率匹配。
TX 鏈路速度時鐘頻率檢查器	該檢查器驗證 TX 收發器恢復的時鐘頻率是否與所需的數據速率匹配。

仿真測試平台進行以下驗證：
表 7. 測試台驗證

測試標準	確認
• 數據速率 HBR3 鏈路訓練 • 讀取DPCD 寄存器以檢查DP 狀態是否設置和測量TX 和RX 鏈路速度頻率。	整合頻率檢查器來測量鏈結速度 TX 和 RX 收發器輸出的時脈頻率。
• 運行從TX 到RX 的視頻模式。 • 驗證源和接收器的 CRC 以檢查它們是否匹配	• 將視頻模式發生器連接到 DisplayPort 源以生成視頻模式。 • Testbench 控制接下來從 DPTX 和 DPRX 寄存器中讀出 Source 和 Sink CRC，並進行比較以確保兩個 CRC 值相同。注意：為確保計算 CRC，您必須啟用支援 CTS 測試自動化參數。

F-Tile DisplayPort 英特爾 FPGA IP 設計 Ex 的文件修訂歷史amp用戶指南

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
2022.09.02	22.	20.0.1	•更改了 DisplayPort Intel Agilex F-Tile FPGA IP Design Ex 的文件標題ampF-Tile DisplayPort 英特爾 FPGA IP 設計 Ex 使用者指南amp用戶指南。 •啟用 AXIS Video Design Example 變體。 •刪除了靜態速率設計並將其替換為多速率設計Examp勒。 •刪除了 DisplayPort Intel FPGA IP Design Ex 中的註釋amp快速入門指南顯示 Intel Quartus Prime 21.4 軟體版本僅支援 Preliminary Design Examp萊斯。 •用正確的圖取代了目錄結構圖。 •新增了「再生ELF」部分 File 在編譯和測試設計下。 •更新了硬體和軟體需求部分以包含其他硬體要求。
2021.12.13	21.	20.0.0	初次發布。

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UG-20347
編號：709308
版本：2022.09.02

文件/資源

英特爾 F-Tile DisplayPort FPGA IP 設計實例ample [pdf] 使用者指南
F-Tile DisplayPort FPGA IP 設計實例amp檔案、F-Tile DisplayPort、DisplayPort、FPGA IP 設計 Example，IP設計Examp樂, UG-20347, 709308

參考

使用者手冊

F-Tile DisplayPort FPGA IP 設計實例ample

DisplayPort 英特爾 FPGA IP 設計實例amp快速入門指南

並行環回設計實例amp萊斯

F-Tile DisplayPort 英特爾 FPGA IP 設計 Ex 的文件修訂歷史amp用戶指南

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