DisplayPort Agilex F-Tile FPGA IP Reka Bentuk Example
Panduan Pengguna
Dikemas kini untuk Suite Reka Bentuk Perdana Intel® Quartus®: 21.4
Versi IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Panduan Mula Pantas

Reka bentuk IP DisplayPort Intel® FPGA examples untuk peranti jubin Intel Agilex™ F menampilkan meja ujian simulasi dan reka bentuk perkakasan yang menyokong ujian kompilasi dan perkakasan.
IP DisplayPort Intel FPGA menawarkan contoh reka bentuk berikutamples:

• Gelung balik selari DisplayPort SST tanpa modul Pemulihan Jam Pixel (PCR) pada kadar statik

Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan.
Nota: Versi perisian Intel Quartus® Prime 21.4 hanya menyokong Preliminary Design Example untuk tujuan analisis Simulasi, Sintesis, Penyusunan dan Masa. Fungsi perkakasan tidak disahkan sepenuhnya.
Rajah 1. Perkembangan Stages

Maklumat Berkaitan

• Panduan Pengguna IP FPGA Intel DisplayPort
• Berhijrah ke Intel Quartus Prime Pro Edition

1.1. Struktur Direktori
Rajah 2. Struktur Direktori

Jadual 1. Reka Bentuk Cthample Komponen

Folder	Files
rtl/teras	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((blok bangunan UX PMA DP)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((blok bangunan UX PMA DP)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Keperluan Perkakasan dan Perisian
Intel menggunakan perkakasan dan perisian berikut untuk menguji reka bentuk example:
Perkakasan

• Kit Pembangunan Intel Agilex I-Series

Perisian

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Menjana Reka Bentuk
Gunakan editor parameter DisplayPort Intel FPGA IP dalam perisian Intel Quartus Prime untuk menjana ex reka bentukample.
Rajah 3. Menjana Aliran Reka Bentuk

1. Pilih Alat ➤ Katalog IP, dan pilih Intel Agilex F-tile sebagai keluarga peranti sasaran.
   Nota: Reka bentuk example hanya menyokong peranti Intel Agilex F-tile.
2. Dalam Katalog IP, cari dan klik dua kali DisplayPort Intel FPGA IP. Tetingkap Variasi IP Baharu muncul.
3. Tentukan nama peringkat atas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
4. Anda boleh memilih peranti Intel Agilex F-jubin tertentu dalam medan Peranti, atau mengekalkan pilihan peranti perisian Intel Quartus Prime lalai.
5. Klik OK. Editor parameter muncul.
6. Konfigurasikan parameter yang dikehendaki untuk kedua-dua TX dan RX
7. Pada Reka Bentuk ExampPada tab, pilih DisplayPort SST Parallel Loopback Tanpa PCR.
8. Pilih Simulasi untuk menjana meja ujian, dan pilih Sintesis untuk menjana reka bentuk perkakasan example. Anda mesti memilih sekurang-kurangnya satu daripada pilihan ini untuk menjana bekas reka bentukample files. Jika anda memilih kedua-duanya, masa penjanaan lebih lama.
9. Klik Jana Example Reka bentuk.

1.4. Mensimulasikan Reka Bentuk
Reka bentuk DisplayPort Intel FPGA IP example testbench mensimulasikan reka bentuk gelung balik bersiri daripada contoh TX kepada contoh RX. Modul penjana corak video dalaman memacu tika DisplayPort TX dan output video tika RX bersambung ke penyemak CRC dalam meja ujian.
Rajah 4. Aliran Simulasi Reka Bentuk

1. Pergi ke folder simulator Synopsys dan pilih VCS.
2. Jalankan skrip simulasi.
   Sumber vcs_sim.sh
3. Skrip melaksanakan Quartus TLG, menyusun dan menjalankan testbench dalam simulator.
4. Menganalisis hasilnya.
   Simulasi yang berjaya berakhir dengan perbandingan SRC Sumber dan Sinki.

1.5. Menyusun dan Mensimulasikan Reka Bentuk
Rajah 5. Menyusun dan Mensimulasikan Reka Bentuk

Untuk menyusun dan menjalankan ujian demonstrasi pada perkakasan exampreka bentuk, ikuti langkah berikut:

1. Pastikan perkakasan cthamppenjanaan reka bentuk selesai.
2. Lancarkan perisian Intel Quartus Prime Pro Edition dan buka /quartus/agi_dp_demo.qpf.
3. Klik Pemprosesan ➤ Mulakan Penyusunan.
4. Tunggu sehingga Penyusunan selesai.

Nota: Reka bentuk example tidak mengesahkan Reka Bentuk Awal Cthampmengenai perkakasan dalam keluaran Quartus ini.
Maklumat Berkaitan
Panduan Pengguna Kit Pembangunan FPGA Intel Agilex I-Series

1.6. DisplayPort Intel FPGA IP Design Example Parameter
Jadual 2. Reka Bentuk IP FPGA Intel DisplayPort Cthample Parameter untuk Peranti F-tile Intel Agilex

Parameter	Nilai	Penerangan
Reka Bentuk Tersedia Cthample
Pilih Reka Bentuk	• Tiada • DisplayPort SST Selari Loopback tanpa PCR	Pilih reka bentuk example untuk dijana. • Tiada: Tiada reka bentuk example tersedia untuk pemilihan parameter semasa • DisplayPort SST Parallel Loopback tanpa PCR: Reka bentuk ini example menunjukkan gelung balik selari dari sinki DisplayPort ke sumber DisplayPort tanpa modul Pemulihan Jam Pixel (PCR) apabila anda menghidupkan parameter Dayakan Port Imej Input Video.
Reka Bentuk Cthample Files
Simulasi	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk meja ujian simulasi.
Sintesis	Hidup, Mati	Hidupkan pilihan ini untuk menjana yang diperlukan files untuk kompilasi Intel Quartus Prime dan reka bentuk perkakasan.
Format HDL Dijana
Menjana File Format	Verilog, VHDL	Pilih format HDL pilihan anda untuk reka bentuk yang dijanaample fileditetapkan. Nota: Pilihan ini hanya menentukan format untuk IP peringkat atas yang dijana files. Semua yang lain files (cthample testbenches dan tingkat atas files untuk demonstrasi perkakasan) adalah dalam format Verilog HDL.
Kit Pembangunan Sasaran
Pilih Papan	• Tiada Kit Pembangunan • Intel Agilex I-Series Kit Pembangunan	Pilih papan untuk reka bentuk yang disasarkan cthample. • Tiada Kit Pembangunan: Pilihan ini tidak termasuk semua aspek perkakasan untuk reka bentuk example. Teras IP menetapkan semua tugasan pin kepada pin maya. • Kit Pembangunan FPGA Intel Agilex I-Series: Pilihan ini secara automatik memilih peranti sasaran projek untuk dipadankan dengan peranti pada kit pembangunan ini. Anda boleh menukar peranti sasaran menggunakan parameter Tukar Peranti Sasaran jika semakan papan anda mempunyai varian peranti yang berbeza. Teras IP menetapkan semua tugasan pin mengikut kit pembangunan. Nota: Reka Bentuk Awal Cthample tidak disahkan berfungsi pada perkakasan dalam keluaran Quartus ini. • Kit Pembangunan Tersuai: Pilihan ini membenarkan reka bentuk exampuntuk diuji pada kit pembangunan pihak ketiga dengan Intel FPGA. Anda mungkin perlu menetapkan tugasan pin sendiri.
	Peranti Sasaran
Tukar Peranti Sasaran	Hidup, Mati	Hidupkan pilihan ini dan pilih varian peranti pilihan untuk kit pembangunan.

Reka Bentuk Loopback Selari Cthamples

Reka bentuk DisplayPort Intel FPGA IP examples menunjukkan gelung balik selari daripada tika DisplayPort RX ke tika DisplayPort TX tanpa modul Pemulihan Jam Pixel (PCR) pada kadar statik.
Jadual 3. Reka Bentuk IP FPGA Intel DisplayPort Cthample untuk Peranti F-tile Intel Agilex

Reka Bentuk Cthample	Jawatan	Kadar Data	Mod Saluran	Jenis Gelung Balik
DisplayPort SST gelung balik selari tanpa PCR	DisplayPort SST	HBR3	Simplex	Selari tanpa PCR

2.1. Ciri Reka Bentuk Loopback Selari Intel Agilex F-tile DisplayPort SST
Reka bentuk gelung balik selari SST exampPelajaran menunjukkan penghantaran satu aliran video dari sinki DisplayPort ke sumber DisplayPort tanpa Pemulihan Jam Piksel (PCR) pada kadar statik.

Rajah 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tanpa PCR

• Dalam varian ini, parameter sumber DisplayPort, TX_SUPPORT_IM_ENABLE, dihidupkan dan antara muka imej video digunakan.
• Sinki DisplayPort menerima penstriman video dan atau audio daripada sumber video luaran seperti GPU dan menyahkodnya ke antara muka video selari.
• Output video sink DisplayPort memacu terus antara muka video sumber DisplayPort dan mengekod ke pautan utama DisplayPort sebelum menghantar ke monitor.
• IOPLL memacu kedua-dua sinki DisplayPort dan jam video sumber pada frekuensi tetap.
• Jika sink DisplayPort dan parameter MAX_LINK_RATE sumber dikonfigurasikan kepada HBR3 dan PIXELS_PER_CLOCK dikonfigurasikan kepada Quad, jam video berjalan pada 300 MHz untuk menyokong kadar piksel 8Kp30 (1188/4 = 297 MHz).

2.2. Skim Jam
Skim masa menggambarkan domain jam dalam reka bentuk IP DisplayPort Intel FPGA example.
Rajah 7. Skim masa pemancar Intel Agilex F-tile DisplayPort Transceiver

Jadual 4. Isyarat Skim Jam

Jam dalam rajah	Penerangan
SysPLL refclk	Jam rujukan PLL Sistem F-jubin yang boleh menjadi sebarang frekuensi jam yang boleh dibahagikan dengan Sistem PLL untuk frekuensi keluaran tersebut. Dalam reka bentuk ini example, system_pll_clk_link dan rx/tx refclk_link berkongsi refclk SysPLL yang sama iaitu 150Mhz. Ia mestilah jam berjalan percuma yang disambungkan daripada pin jam rujukan transceiver khusus ke port jam input Rujukan dan IP Jam PLL Sistem, sebelum menyambungkan port output yang sepadan ke DisplayPort Phy Top.
system_pll_clk_link	Kekerapan keluaran PLL Sistem minimum untuk menyokong semua kadar DisplayPort ialah 320Mhz. Reka bentuk ini example menggunakan frekuensi keluaran 900 Mhz (tertinggi) supaya refclk SysPLL boleh dikongsi dengan rx/tx refclk_link iaitu 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR dan Tx PLL Link refclk yang ditetapkan kepada 150 Mhz untuk menyokong semua kadar data DisplayPort.
rx_ls_clkout/tx Adakah clkout	Jam Kelajuan Pautan DisplayPort ke jam teras IP DisplayPort. Kekerapan yang setara dengan pembahagian Kadar Data dengan lebar data selari. Example: Kekerapan = kadar data/lebar data = 8.1G (HBR3) / 40bit = 202.5 Mhz

2.3. Meja Ujian Simulasi
Bangku ujian simulasi mensimulasikan gelung balik bersiri DisplayPort TX kepada RX.
Rajah 8. DisplayPort Intel FPGA IP Simplex Mode Simulasi Rajah Blok Ujian

Jadual 5. Komponen Testbench

Komponen	Penerangan
Penjana Corak Video	Penjana ini menghasilkan corak bar warna yang boleh anda konfigurasikan. Anda boleh membuat parameter pemasaan format video.
Kawalan Testbench	Blok ini mengawal urutan ujian simulasi dan menjana isyarat rangsangan yang diperlukan kepada teras TX. Blok kawalan testbench juga membaca nilai CRC dari kedua-dua sumber dan sink untuk membuat perbandingan.
Pemeriksa Frekuensi Jam Kelajuan RX Link	Penyemak ini mengesahkan sama ada frekuensi jam yang dipulihkan oleh transceiver RX sepadan dengan kadar data yang dikehendaki.
TX Link Speed ​​Clock Frequency Checker	Pemeriksa ini mengesahkan sama ada frekuensi jam yang dipulihkan oleh transceiver TX sepadan dengan kadar data yang dikehendaki.

Meja ujian simulasi melakukan pengesahan berikut:
Jadual 6. Pengesahan Testbench

Kriteria Ujian	Pengesahan
• Latihan Pautan pada Kadar Data HBR3 • Baca daftar DPCD untuk menyemak sama ada Status DP menetapkan dan mengukur kekerapan Kelajuan Pautan TX dan RX.	Mengintegrasikan Pemeriksa Kekerapan untuk mengukur output frekuensi jam Kelajuan Pautan daripada transceiver TX dan RX.
• Jalankan corak video dari TX ke RX. • Sahkan CRC untuk kedua-dua sumber dan sinki untuk memeriksa sama ada ia sepadan	• Menyambungkan penjana corak video ke Sumber DisplayPort untuk menjana corak video. • Kawalan Testbench seterusnya membacakan CRC Sumber dan Sink daripada daftar DPTX dan DPRX dan membandingkan untuk memastikan kedua-dua nilai CRC adalah sama. Nota: Untuk memastikan CRC dikira, anda mesti mendayakan parameter automasi ujian CTS Sokongan.

Sejarah Semakan Dokumen untuk DisplayPort Intel

Reka Bentuk IP FPGA Agilex F-jubin Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.12.13	21.4	21.0.0	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO 9001: 2015 Berdaftar

Versi Dalam Talian
Hantar Maklum Balas
UG-20347
ID: 709308
Versi: 2021.12.13

Dokumen / Sumber

intel DisplayPort Agilex F-Tile FPGA IP Reka Bentuk Example [pdf] Panduan Pengguna DisplayPort Agilex F-Tile FPGA IP Reka Bentuk Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, Reka Bentuk IP FPGA F-Tile, Reka Bentuk IP FPGA Example, Reka Bentuk IP Cthample, Reka Bentuk IP, UG-20347, 709308

Rujukan

• Manual Pengguna