MICROCHIP PolarFire FPGA Мултимедијален интерфејс HDMI ресивер со висока дефиниција
Вовед (Поставете прашање)
IP на приемникот за мултимедијален интерфејс со висока дефиниција (HDMI) на Microchip поддржува видео податоци и прием на податоци од аудио пакети опишани во HDMI стандардната спецификација. HDMI RX IP е специјално дизајнирана за PolarFire® FPGA и PolarFire System on Chip (SoC) FPGA уреди кои поддржуваат HDMI 2.0 за резолуција до 1920 × 1080 на 60 Hz во режим на еден пиксел и до 3840 × 2160 во режим на 60 Hz во четири пиксели. RX IP поддржува Hot Plug Detect (HPD) за следење на вклучувањето или исклучувањето и исклучување или приклучување настани за да ја покаже комуникацијата помеѓу изворот HDMI и HDMI лавабото.
Изворот HDMI го користи каналот за податоци за прикажување (DDC) за читање на податоците за идентификација на продолжениот екран (EDID) на лавабото за да ја открие конфигурацијата и/или способностите на мијалникот. HDMI RX IP има однапред програмиран EDID, кој HDMI извор може да го прочита преку стандарден I2C канал. Примопредаватели на уреди PolarFire FPGA и PolarFire SoC FPGA се користат заедно со RX IP за десериализација на сериските податоци во 10-битни податоци. На каналите за податоци во HDMI им е дозволено да имаат значително искривување меѓу нив. HDMI RX IP го отстранува искривувањето меѓу податочните канали со помош на First-In First-Out (FIFOs). Оваа IP ги конвертира податоците за минимизирана диференцијална сигнализација на транзиција (TMDS) добиени од изворот HDMI преку трансиверот во 24-битни RGB пиксели податоци, 24-битни аудио податоци и контролни сигнали. Четирите стандардни контролни токени наведени во протоколот HDMI се користат за фазно усогласување на податоците за време на десериализацијата.
Резиме
Следната табела дава резиме на карактеристиките на HDMI RX IP.
Табела 1. Карактеристики на HDMI RX IP
| Основна верзија | Ова упатство за корисникот поддржува HDMI RX IP v5.4. |
| Поддржани фамилии на уреди |
|
| Поддржан проток на алатки | Потребни се Libero® SoC v12.0 или понови изданија. |
| Поддржани интерфејси | Интерфејсите поддржани од HDMI RX IP се:
|
| Лиценцирање | HDMI RX IP е обезбедена со следните две опции за лиценца:
|
Карактеристики
HDMI RX IP ги има следните карактеристики:
- Компатибилен за HDMI 2.0
- Поддржува длабочина на боја од 8, 10, 12 и 16 бита
- Поддржува формати на бои како RGB, YUV 4:2:2 и YUV 4:4:4
- Поддржува еден или четири пиксели по влезен часовник
- Поддржува резолуции до 1920 ✕ 1080 на 60 Hz во режим на еден пиксел и до 3840 ✕ 2160 на 60 Hz во режим на четири пиксели.
- Открива Hot-Plug
- Поддржува шема за декодирање - TMDS
- Поддржува влез DVI
- Поддржува канал со податоци за приказ (DDC) и канал за подобрен приказ на податоци (E-DDC)
- Поддржува Native и AXI4 Stream видео интерфејс за пренос на видео податоци
- Поддржува мајчин и AXI4 Stream аудио интерфејс за пренос на аудио податоци
Неподдржани функции
Следниве се неподдржаните функции на HDMI RX IP:
- Форматот на боја 4:2:0 не е поддржан.
- Висок динамички опсег (HDR) и заштита на дигитална содржина со висок опсег (HDCP) не се поддржани.
- Променливата стапка на освежување (VRR) и режимот за автоматско ниска латентност (ALLM) не се поддржани.
- Параметрите за хоризонтално тајмирање кои не се деливи со четири во режимот „Четири пиксели“ не се поддржани.
Инструкции за инсталација
Јадрото на IP мора автоматски да се инсталира на IP каталогот на софтверот Libero® SoC преку функцијата за ажурирање на IP каталог во софтверот Libero SoC или рачно се презема од каталогот. Откако ќе се инсталира IP-јадрото во каталогот за IP софтвер Libero SoC, тоа се конфигурира, генерира и инстанцира во Smart Design за да се вклучи во проектот Libero.
Тестирани изворни уреди (Поставете прашање)
Следната табела ги наведува тестираните изворни уреди.
Табела 1-1. Уреди со тестирани извори
| Уреди | Режим на пиксели | Тестирани резолуции | Длабочина на боја (бит) | Режим на боја | Аудио |
| quantumdata™ M41h HDMI анализатор | 1 | 720P 30 FPS, 720P 60 FPS и 1080P 60 FPS | 8 | RGB, YUV444 и YUV422 | Да |
| 1080P 30 FPS | 8, 10, 12 и 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS и 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 и 16 | ||||
| 4K 30 FPS | 8, 10, 12 и 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Да |
| 4 | 1080P 60 FPS и 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Да |
| 4 | 4K 30 FPS и 4K 60 FPS | ||||
| Astro VA-1844A HDMI® тестер | 1 | 720P 30 FPS, 720P 60 FPS и 1080P 60 FPS | 8 | RGB, YUV444 и YUV422 | Да |
| 1080P 30 FPS | 8, 10, 12 и 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS и 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 и 16 | ||||
| Комплет NVIDIA® Jetson AGX Orin 32 GB H01 | 1 | 1080P 30 FPS | 8 | RGB | бр |
| 4 | 4K 60 FPS |
HDMI RX IP конфигурација (Поставете прашање)
Овој дел обезбедува надview на интерфејсот HDMI RX IP Configurator и неговите компоненти. Конфигураторот HDMI RX IP обезбедува графички интерфејс за поставување на HDMI RX јадрото. Овој конфигуратор му овозможува на корисникот да избира параметри како што се број на пиксели, број на аудио канали, видео интерфејс, аудио интерфејс, SCRAMBLER, длабочина на боја, формат на боја, тестбенч и лиценца. Интерфејсот на Конфигуратор вклучува паѓачки менија и опции за прилагодување на поставките. Клучните конфигурации се опишани во Табела 4-1. Следната слика дава детално view на интерфејсот HDMI RX IP Configurator.
Слика 2-1. HDMI RX IP конфигуратор
Интерфејсот ги вклучува и копчињата ОК и Откажи за потврдување или отфрлање на конфигурациите.
Имплементација на хардвер (Поставете прашање)
Следните слики го опишуваат HDMI RX IP интерфејсот со трансиверот (XCVR).
Слика 3-1. HDMI RX блок дијаграм
Слика 3-2. Детален блок дијаграм на ресиверот
HDMI RX се состои од три секундиtages:
- Фазниот порамнувач ги усогласува паралелните податоци во однос на границите на контролните токени користејќи лизгање на битови на примопредавателот.
- Декодерот TMDS ги конвертира 10-битните кодирани податоци во 8-битни видео пиксели податоци, 4-битни податоци за аудио пакети и 2-битни контролни сигнали.
- FIFO го отстрануваат искривувањето помеѓу часовниците на лентите R, G и B.
Порамнување на фази (Поставете прашање)
10-битните паралелни податоци од XCVR не се секогаш порамнети во однос на границите на зборовите кодирани TMDS. Паралелните податоци треба да бидат малку поместени и порамнети за да се декодираат податоците. Фазниот порамнувач ги порамнува дојдовните паралелни податоци со границите на зборовите користејќи ја функцијата за лизгање на битови во XCVR. XCVR во режимот за свесност за DPI на монитор (PMA) овозможува функција за лизгање на битови, каде што го прилагодува порамнувањето на 10-битниот десериализиран збор за 1-бит. Секој пат, по прилагодувањето на 10-битниот збор за 1-бит позиција на лизгање, се споредува со кој било од четирите контролни токени на протоколот HDMI за да се заклучи позицијата за време на контролниот период. 10-битниот збор е правилно порамнет и се смета за валиден за следните stagес. Секој канал во боја има свој фазен порамнувач, декодерот TMDS започнува со декодирање само кога сите фазни порамнувачи се заклучени за да се поправат границите на зборовите.
TMDS декодер (Поставете прашање)
TMDS декодерот го декодира 10-битниот десеријализиран од трансиверот во 8-битни пиксели податоци за време на видео период. HSYNC, VSYNC и PACKET HEADER се генерираат во текот на контролниот период од податоците од 10-битни сини канали. Податоците од аудио пакетот се декодираат на каналот R и G секој со четири бита. TMDS декодерот на секој канал работи на свој часовник. Оттука, може да има одредено искривување помеѓу каналите.
Отстранување на канал до канал (Поставете прашање)
За отстранување на искривувањето помеѓу каналите се користи логика за отстранување на искривување базирана на FIFO. Секој канал добива валиден сигнал од единиците за порамнување на фази за да покаже дали се валидни дојдовните 10-битни податоци од фазниот порамнувач. Ако сите канали се валидни (постигнале фазно порамнување), FIFO модулот започнува да пренесува податоци низ FIFO модулот користејќи сигнали за овозможување читање и запишување (континуирано запишување и читање). Кога контролниот токен е откриен на кој било од излезите на FIFO, протокот за читање е суспендиран и се генерира сигнал откриен од маркер за да укаже на пристигнувањето на одреден маркер во видео-стримот. Протокот за читање продолжува само кога овој маркер ќе пристигне на сите три канали. Како резултат на тоа, соодветното искривување е отстрането. FIFO-те со двоен часовник ги синхронизираат сите три текови на податоци со часовникот на синиот канал за да го отстранат соодветното искривување. Следната слика ја опишува техниката на де-искривување од канал до канал.
Слика 3-3. Канал до канал Де-Skew
DDC (Поставете прашање)
DDC е канал за комуникација базиран на спецификацијата на магистралата I2C. Изворот користи команди I2C за читање информации од E-EDID на лавабото со адреса на роб. HDMI RX IP користи претходно дефиниран EDID со повеќекратна резолуција, поддржува резолуции до 1920 ✕ 1080 на 60 Hz во режим на еден пиксел и до 3840 ✕ 2160 на 60 Hz во режим на четири пиксели.
EDID го претставува името на екранот како микрочип HDMI дисплеј.
Параметри на HDMI RX и сигнали за интерфејс (Поставете прашање)
Овој дел ги разгледува параметрите во конфигураторот HDMI RX GUI и влезните/излезни сигнали.
Параметри за конфигурација (Поставете прашање)
Следната табела ги наведува конфигурациските параметри во HDMI RX IP.
Табела 4-1. Параметри за конфигурација
| Име на параметар | Опис |
| Формат на боја | Го дефинира просторот за бои. Ги поддржува следните формати на бои:
|
| Длабочина на боја | Го одредува бројот на битови по компонента во боја. Поддржува 8, 10, 12 и 16 бита по компонента. |
| Број на пиксели | Го означува бројот на пиксели по влезен часовник:
|
| СКРАМБЛЕР | Поддршка за 4K резолуција со 60 фрејмови во секунда:
|
| Број на аудио канали | Поддржува број на аудио канали:
|
| Интерфејс за видео | Мајчин и поток AXI |
| Аудио интерфејс | Мајчин и поток AXI |
| Тест клупа | Овозможува избор на средина за тест клупа. Ги поддржува следниве опции за тест клупа:
|
| Лиценца | Го одредува типот на лиценцата. Ги обезбедува следните две опции за лиценца:
|
Порти (Поставете прашање)
Следната табела ги наведува влезните и излезните порти на HDMI RX IP за мајчин интерфејс кога Форматот на боја е RGB.
Табела 4-2. Влез и излез за мајчин интерфејс
| Име на сигналот | Насока | Ширина (битови) | Опис |
| RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање |
| R_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот „R“ од XCVR |
| G_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот „G“ од XCVR |
| B_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот „B“ од XCVR |
| EDID_RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање на edid |
| R_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци на каналот „R“. |
| G_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци на каналот „G“. |
| B_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци на каналот „Б“. |
| Име на сигналот | Насока | Ширина (битови) | Опис |
| DATA_R_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Примени паралелни податоци за каналот „R“ од XCVR |
| DATA_G_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Примени паралелни податоци на каналот „G“ од XCVR |
| ПОДАТОЦИ_B_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Примени паралелни податоци на каналот „Б“ од XCVR |
| SCL_I | Влез | 1 | Влез за сериски часовник I2C за DDC |
| HPD_I | Влез | 1 | Топла приклучок открива влезен сигнал. Изворот е поврзан со мијалникот HPD сигналот треба да биде висок. |
| SDA_I | Влез | 1 | Внесување на сериски податоци на I2C за DDC |
| EDID_CLK_I | Влез | 1 | Системски часовник за I2C модул |
| BIT_SLIP_R_O | Излез | 1 | Бит-лизгање сигнал до каналот „R“ на примопредавателот |
| BIT_SLIP_G_O | Излез | 1 | Бит лизгачки сигнал до каналот „G“ на примопредавателот |
| BIT_SLIP_B_O | Излез | 1 | Бит лизгачки сигнал до каналот „Б“ на примопредавателот |
| VIDEO_DATA_VALID_O | Излез | 1 | Валиден излез на видео податоци |
| AUDIO_DATA_VALID_O | Излез | 1 | Валиден излез за аудио податоци |
| H_SYNC_O | Излез | 1 | Хоризонтален пулс за синхронизација |
| V_SYNC_O | Излез | 1 | Активен пулс за вертикална синхронизација |
| R_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Р“. |
| G_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „G“. |
| B_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Б“. |
| SDA_O | Излез | 1 | Излез на сериски податоци на I2C за DDC |
| HPD_O | Излез | 1 | Топла приклучок го детектира излезниот сигнал |
| ACR_CTS_O | Излез | 20 | Време на циклус на регенерација на аудио часовникamp вредност |
| ACR_N_O | Излез | 20 | Параметар на вредност на регенерација на аудио часовник (N). |
| ACR_VALID_O | Излез | 1 | Валиден сигнал за регенерација на аудио часовник |
| AUDIO_SAMPLE_CH1_O | Излез | 24 | Канал 1 аудио сampподатоци |
| AUDIO_SAMPLE_CH2_O | Излез | 24 | Канал 2 аудио сampподатоци |
| AUDIO_SAMPLE_CH3_O | Излез | 24 | Канал 3 аудио сampподатоци |
| AUDIO_SAMPLE_CH4_O | Излез | 24 | Канал 4 аудио сampподатоци |
| AUDIO_SAMPLE_CH5_O | Излез | 24 | Канал 5 аудио сampподатоци |
| AUDIO_SAMPLE_CH6_O | Излез | 24 | Канал 6 аудио сampподатоци |
| AUDIO_SAMPLE_CH7_O | Излез | 24 | Канал 7 аудио сampподатоци |
| AUDIO_SAMPLE_CH8_O | Излез | 24 | Канал 8 аудио сampподатоци |
| HDMI_DVI_MODE_O | Излез | 1 | Следниве се двата режима:
|
Следната табела ги опишува влезните и излезните порти на HDMI RX IP за AXI4 Stream Video Interface.
Табела 4-3. Влезни и излезни порти за видео интерфејс за стриминг AXI4
| Име на порта | Насока | Ширина (битови) | Опис |
| TDATA_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Длабочина на боја ✕ 3 бита | Излезни видео податоци [R, G, B] |
| TVALID_O | Излез | 1 | Излезното видео е валидно |
| Име на порта | Насока | Ширина (битови) | Опис |
| TLAST_O | Излез | 1 | Сигнал за крај на излезната рамка |
| TUSER_O | Излез | 3 |
|
| TSTRB_O | Излез | 3 | Излезен строб за видео податоци |
| TKEEP_O | Излез | 3 | Излезни видео податоци зачува |
Следната табела ги опишува влезните и излезните порти на HDMI RX IP за AXI4 Stream Audio Interface.
Табела 4-4. Влезни и излезни порти за аудио интерфејс за стриминг AXI4
| Име на порта | Насока | Ширина (битови) | Опис |
| AUDIO_TDATA_O | Излез | 24 | Излезни аудио податоци |
| AUDIO_TID_O | Излез | 3 | Излезен аудио канал |
| AUDIO_TVALID_O | Излез | 1 | Излезен аудио валиден сигнал |
Следната табела ги наведува влезните и излезните порти на HDMI RX IP за мајчин интерфејс кога Форматот на боја е YUV444.
Табела 4-5. Влез и излез за мајчин интерфејс
| Име на порта | Насока | Ширина (битови) | Опис |
| RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање |
| LANE3_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот Lane 3 од XCVR |
| LANE2_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот Lane 2 од XCVR |
| LANE1_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот Lane 1 од XCVR |
| EDID_RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање на edid |
| LANE3_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци од лента 3 |
| LANE2_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци од лента 2 |
| LANE1_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци од лента 1 |
| DATA_LANE3_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Добиени се паралелни податоци од лентата 3 од XCVR |
| DATA_LANE2_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Добиени се паралелни податоци од лентата 2 од XCVR |
| DATA_LANE1_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Добиени се паралелни податоци од лентата 1 од XCVR |
| SCL_I | Влез | 1 | Влез за сериски часовник I2C за DDC |
| HPD_I | Влез | 1 | Топла приклучок открива влезен сигнал. Изворот е поврзан со мијалникот HPD сигналот треба да биде висок. |
| SDA_I | Влез | 1 | Внесување на сериски податоци на I2C за DDC |
| EDID_CLK_I | Влез | 1 | Системски часовник за I2C модул |
| BIT_SLIP_LANE3_O | Излез | 1 | Бит лизгачки сигнал до лентата 3 на примопредавателот |
| BIT_SLIP_LANE2_O | Излез | 1 | Бит лизгачки сигнал до лентата 2 на примопредавателот |
| BIT_SLIP_LANE1_O | Излез | 1 | Бит лизгачки сигнал до лентата 1 на примопредавателот |
| VIDEO_DATA_VALID_O | Излез | 1 | Валиден излез на видео податоци |
| AUDIO_DATA_VALID_O | Излез | 1 | Валиден излез за аудио податоци |
| H_SYNC_O | Излез | 1 | Хоризонтален пулс за синхронизација |
| V_SYNC_O | Излез | 1 | Активен пулс за вертикална синхронизација |
| Име на порта | Насока | Ширина (битови) | Опис |
| Y_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Y“. |
| Cb_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Cb“. |
| Cr_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Cr“. |
| SDA_O | Излез | 1 | Излез на сериски податоци на I2C за DDC |
| HPD_O | Излез | 1 | Топла приклучок го детектира излезниот сигнал |
| ACR_CTS_O | Излез | 20 | Времето на циклусот на регенерација на аудио часовникотamp вредност |
| ACR_N_O | Излез | 20 | Параметар на вредност на регенерација на аудио часовник (N). |
| ACR_VALID_O | Излез | 1 | Валиден сигнал за регенерација на аудио часовник |
| AUDIO_SAMPLE_CH1_O | Излез | 24 | Канал 1 аудио сampподатоци |
| AUDIO_SAMPLE_CH2_O | Излез | 24 | Канал 2 аудио сampподатоци |
| AUDIO_SAMPLE_CH3_O | Излез | 24 | Канал 3 аудио сampподатоци |
| AUDIO_SAMPLE_CH4_O | Излез | 24 | Канал 4 аудио сampподатоци |
| AUDIO_SAMPLE_CH5_O | Излез | 24 | Канал 5 аудио сampподатоци |
| AUDIO_SAMPLE_CH6_O | Излез | 24 | Канал 6 аудио сampподатоци |
| AUDIO_SAMPLE_CH7_O | Излез | 24 | Канал 7 аудио сampподатоци |
| AUDIO_SAMPLE_CH8_O | Излез | 24 | Канал 8 аудио сampподатоци |
Следната табела ги наведува влезните и излезните порти на HDMI RX IP за мајчин интерфејс кога Форматот на боја е YUV422.
Табела 4-6. Влез и излез за мајчин интерфејс
| Име на порта | Насока | Ширина (битови) | Опис |
| RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање |
| LANE3_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот Lane 3 од XCVR |
| LANE2_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот Lane 2 од XCVR |
| LANE1_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот Lane 1 од XCVR |
| EDID_RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање на edid |
| LANE3_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци од лента 3 |
| LANE2_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци од лента 2 |
| LANE1_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци од лента 1 |
| DATA_LANE3_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Добиени се паралелни податоци од лентата 3 од XCVR |
| DATA_LANE2_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Добиени се паралелни податоци од лентата 2 од XCVR |
| DATA_LANE1_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Добиени се паралелни податоци од лентата 1 од XCVR |
| SCL_I | Влез | 1 | Влез за сериски часовник I2C за DDC |
| HPD_I | Влез | 1 | Топла приклучок открива влезен сигнал. Изворот е поврзан со мијалникот HPD сигналот треба да биде висок. |
| SDA_I | Влез | 1 | Внесување на сериски податоци на I2C за DDC |
| EDID_CLK_I | Влез | 1 | Системски часовник за I2C модул |
| BIT_SLIP_LANE3_O | Излез | 1 | Бит лизгачки сигнал до лентата 3 на примопредавателот |
| BIT_SLIP_LANE2_O | Излез | 1 | Бит лизгачки сигнал до лентата 2 на примопредавателот |
| BIT_SLIP_LANE1_O | Излез | 1 | Бит лизгачки сигнал до лентата 1 на примопредавателот |
| VIDEO_DATA_VALID_O | Излез | 1 | Валиден излез на видео податоци |
| Име на порта | Насока | Ширина (битови) | Опис |
| AUDIO_DATA_VALID_O | Излез | 1 | Валиден излез за аудио податоци |
| H_SYNC_O | Излез | 1 | Хоризонтален пулс за синхронизација |
| V_SYNC_O | Излез | 1 | Активен пулс за вертикална синхронизација |
| Y_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Y“. |
| C_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „C“. |
| SDA_O | Излез | 1 | Излез на сериски податоци на I2C за DDC |
| HPD_O | Излез | 1 | Топла приклучок го детектира излезниот сигнал |
| ACR_CTS_O | Излез | 20 | Времето на циклусот на регенерација на аудио часовникотamp вредност |
| ACR_N_O | Излез | 20 | Параметар на вредност на регенерација на аудио часовник (N). |
| ACR_VALID_O | Излез | 1 | Валиден сигнал за регенерација на аудио часовник |
| AUDIO_SAMPLE_CH1_O | Излез | 24 | Канал 1 аудио сampподатоци |
| AUDIO_SAMPLE_CH2_O | Излез | 24 | Канал 2 аудио сampподатоци |
| AUDIO_SAMPLE_CH3_O | Излез | 24 | Канал 3 аудио сampподатоци |
| AUDIO_SAMPLE_CH4_O | Излез | 24 | Канал 4 аудио сampподатоци |
| AUDIO_SAMPLE_CH5_O | Излез | 24 | Канал 5 аудио сampподатоци |
| AUDIO_SAMPLE_CH6_O | Излез | 24 | Канал 6 аудио сampподатоци |
| AUDIO_SAMPLE_CH7_O | Излез | 24 | Канал 7 аудио сampподатоци |
| AUDIO_SAMPLE_CH8_O | Излез | 24 | Канал 8 аудио сampподатоци |
Следната табела ги наведува влезните и излезните порти на HDMI RX IP за мајчин интерфејс кога е вклучен SCRAMBLER.
Табела 4-7. Влез и излез за мајчин интерфејс
| Име на порта | Насока | Ширина (битови) | Опис |
| RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање |
| R_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот „R“ од XCVR |
| G_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот „G“ од XCVR |
| B_RX_CLK_I | Влез | 1 | Паралелен часовник за каналот „B“ од XCVR |
| EDID_RESET_N_I | Влез | 1 | Активен-низок асинхрон сигнал за ресетирање на edid |
| HDMI_CABLE_CLK_I | Влез | 1 | Кабелски часовник од изворот HDMI |
| R_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци на каналот „R“. |
| G_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци на каналот „G“. |
| B_RX_VALID_I | Влез | 1 | Валиден сигнал од XCVR за паралелни податоци на каналот „Б“. |
| DATA_R_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Примени паралелни податоци за каналот „R“ од XCVR |
| DATA_G_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Примени паралелни податоци на каналот „G“ од XCVR |
| ПОДАТОЦИ_B_I | Влез | БРОЈ НА ПИКСЕЛИ ✕ 10 бита | Примени паралелни податоци на каналот „Б“ од XCVR |
| SCL_I | Влез | 1 | Влез за сериски часовник I2C за DDC |
| HPD_I | Влез | 1 | Топла приклучок открива влезен сигнал. Изворот е поврзан со мијалникот, а HPD сигналот треба да биде висок. |
| SDA_I | Влез | 1 | Внесување на сериски податоци на I2C за DDC |
| EDID_CLK_I | Влез | 1 | Системски часовник за I2C модул |
| BIT_SLIP_R_O | Излез | 1 | Бит-лизгање сигнал до каналот „R“ на примопредавателот |
| BIT_SLIP_G_O | Излез | 1 | Бит лизгачки сигнал до каналот „G“ на примопредавателот |
| Име на порта | Насока | Ширина (битови) | Опис |
| BIT_SLIP_B_O | Излез | 1 | Бит лизгачки сигнал до каналот „Б“ на примопредавателот |
| VIDEO_DATA_VALID_O | Излез | 1 | Валиден излез на видео податоци |
| AUDIO_DATA_VALID_O | Излез1 | 1 | Валиден излез за аудио податоци |
| H_SYNC_O | Излез | 1 | Хоризонтален пулс за синхронизација |
| V_SYNC_O | Излез | 1 | Активен пулс за вертикална синхронизација |
| DATA_ RATE_O | Излез | 16 | Rx стапка на податоци. Следниве се вредностите на стапката на податоци:
|
| R_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Р“. |
| G_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „G“. |
| B_O | Излез | БРОЈ НА ПИКСЕЛИ ✕ Битови за длабочина на боја | Декодирани податоци „Б“. |
| SDA_O | Излез | 1 | Излез на сериски податоци на I2C за DDC |
| HPD_O | Излез | 1 | Топла приклучок го детектира излезниот сигнал |
| ACR_CTS_O | Излез | 20 | Времето на циклусот на регенерација на аудио часовникотamp вредност |
| ACR_N_O | Излез | 20 | Параметар на вредност на регенерација на аудио часовник (N). |
| ACR_VALID_O | Излез | 1 | Валиден сигнал за регенерација на аудио часовник |
| AUDIO_SAMPLE_CH1_O | Излез | 24 | Канал 1 аудио сampподатоци |
| AUDIO_SAMPLE_CH2_O | Излез | 24 | Канал 2 аудио сampподатоци |
| AUDIO_SAMPLE_CH3_O | Излез | 24 | Канал 3 аудио сampподатоци |
| AUDIO_SAMPLE_CH4_O | Излез | 24 | Канал 4 аудио сampподатоци |
| AUDIO_SAMPLE_CH5_O | Излез | 24 | Канал 5 аудио сampподатоци |
| AUDIO_SAMPLE_CH6_O | Излез | 24 | Канал 6 аудио сampподатоци |
| AUDIO_SAMPLE_CH7_O | Излез | 24 | Канал 7 аудио сampподатоци |
| AUDIO_SAMPLE_CH8_O | Излез | 24 | Канал 8 аудио сampподатоци |
Симулација на тест-бенч (Поставете прашање)
Тест бенч е обезбеден за проверка на функционалноста на HDMI RX јадрото. Testbench работи само во Native Interface кога бројот на пиксели е еден.
За да го симулирате јадрото со помош на тест-бенч, направете ги следните чекори:
- Во прозорецот Дизајн тек, проширете Креирај дизајн.
- Десен-клик на Create SmartDesign Testbench, а потоа кликнете Run, како што е прикажано на следната слика.
Слика 5-1. Креирање SmartDesign Testbench
- Внесете име за тест-бенч SmartDesign, а потоа кликнете OK.
Слика 5-2. Именување SmartDesign Testbench
Се креира тест-клупа на SmartDesign и се појавува платно десно од окното Design Flow. - Одете до каталогот на Libero® SoC, изберете View > Windows > IP Catalog, а потоа проширете Solutions-Video. Двоен клик на HDMI RX IP (v5.4.0) и потоа кликнете OK.
- Изберете ги сите порти, кликнете со десното копче и изберете Промовирање на највисоко ниво.
- На лентата со алатки SmartDesign, кликнете Генерирај компонента.
- На картичката Stimulus Hierarchy, кликнете со десното копче на тестот HDMI_RX_TB file, а потоа кликнете Симулирај пред-синтет дизајн > Отвори интерактивно.
Алатката ModelSim® се отвора со тест-клупата, како што е прикажано на следната слика.
Слика 5-3. Алатка ModelSim со тест бенч HDMI RX File
Важно: Јасѓ симулацијата е прекината поради временскиот рок за извршување наведен во DO file, користете ја командата run -all за да ја завршите симулацијата.
Лиценца (Поставете прашање)
HDMI RX IP е обезбедена со следните две опции за лиценца:
- Шифриран: Целосен шифриран RTL код е обезбеден за јадрото. Достапно е бесплатно со која било лиценца Libero, што овозможува јадрото да се инстанцира со SmartDesign. Можете да извршите Симулација, Синтеза, Распоред и да го програмирате силиконот FPGA користејќи го дизајнот на Libero.
- RTL: Целосниот изворен код на RTL е заклучен со лиценца, кој треба да се купи одделно.
Резултати од симулација (Поставете прашање)
Следниот временски дијаграм за HDMI RX IP прикажува видео податоци и контролни периоди на податоци.
Слика 6-1. Видео податоци
Следниот дијаграм ги прикажува излезите hsync и vsync за соодветните контролни влезови на податоци.
Слика 6-2. Сигнали за хоризонтална синхронизација и вертикална синхронизација
Следниот дијаграм го прикажува делот EDID.
Слика 6-3. EDID сигнали
Користење на ресурси (Поставете прашање)
HDMI RX IP е имплементирана во PolarFire® FPGA (пакет MPF300T – 1FCG1152I). Следната табела ги наведува ресурсите што се користат кога Број на пиксели = 1 пиксел.
Табела 7-1. Искористување на ресурси за режим од 1 пиксел
| Формат на боја | Длабочина на боја | СКРАМБЛЕР | Ткаенина 4LUT | Ткаенина DFF | Интерфејс 4LUT | Интерфејс DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Оневозможи | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Оневозможи | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Оневозможи | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Оневозможи | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Оневозможи | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Оневозможи | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Оневозможи | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Оневозможи | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Оневозможи | 1585 | 1327 | 492 | 492 | 14 | 9 |
Следната табела ги наведува ресурсите што се користат кога Број на пиксели = 4 пиксели.
Табела 7-2. Искористување на ресурси за режим од 4 пиксел
| Формат на боја | Длабочина на боја | СКРАМБЛЕР | Ткаенина 4LUT | Ткаенина DFF | Интерфејс 4LUT | Интерфејс DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Оневозможи | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Оневозможи | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Оневозможи | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Овозможи | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Овозможи | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Овозможи | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Оневозможи | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Оневозможи | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Оневозможи | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Оневозможи | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Следната табела ги наведува ресурсите што се користат кога е овозможен Број на пиксели = 4 пиксели и SCRAMBLER.
Табела 7-3. Овозможено е користење на ресурси за режим со 4 пиксели и SCRAMBLER
| Формат на боја | Длабочина на боја | СКРАМБЛЕР | Ткаенина 4LUT | Ткаенина DFF | Интерфејс 4LUT | Интерфејс DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Овозможи | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Овозможи | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Овозможи | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Системска интеграција (Поставете прашање)
Овој дел покажува како да се интегрира IP во дизајнот на Libero.
Следната табела ги наведува конфигурациите на PF XCVR, PF TX PLL и PF CCC потребни за различни резолуции и ширини на битови.
Табела 8-1. PF XCVR, PF TX PLL и PF CCC конфигурации
| Резолуција | Ширина на битови | Конфигурација на PF XCVR | CDR REF ЧАСОВНИЦИ | Конфигурација на PF CCC | |||
| Стапка на податоци RX | RX CDR Ref часовник фреквенција | Ширина на ткаенина RX PCS | Влезна фреквенција | Излезна фреквенција | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampДизајн 1: Кога е конфигуриран во режим на длабочина на боја = 8-битна и број на пиксели = 1 пиксел, е прикажано на следната слика.
Слика 8-1. HDMI RX SampДизајн 1
За прampЛе, во 8-битни конфигурации, следните компоненти се дел од дизајнот:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) е конфигуриран за целосно дуплекс режим TX и RX. Брзина на податоци RX од 1485 Mbps во режим PMA, при што ширината на податоците е конфигурирана како 10 бита за 1 PXL режим и референтен часовник CDR од 148.5 MHz. TX брзина на податоци од 1485 Mbps во режим PMA, со ширина на податоци конфигурирана како 10 бита со фактор на поделба на часовникот 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK и LANE3_CDR_REF_CLK се управувани од PF_XCVR_REF_CLK со иглички на подлогата AE27, AE28.
- Пинот EDID CLK_I треба да се вози со такт од 150 MHz со CCC.
- R_RX_CLK_I, G_RX_CLK_I и B_RX_CLK_I се управувани од LANE3_TX_CLK_R, LANE2_TX_CLK_R и LANE1_TX_CLK_R, соодветно.
- R_RX_VALID_I, G_RX_VALID_I и B_RX_VALID_I се управувани од LANE3_RX_VAL, LANE2_RX_VAL и LANE1_RX_VAL, соодветно.
- DATA_R_I, DATA_G_I и DATA_B_I се управувани од LANE3_RX_DATA, LANE2_RX_DATA и LANE1_RX_DATA, соодветно.
HDMI RX SampДизајн 2: Кога е конфигуриран во режим на длабочина на боја = 8-битна и број на пиксели = 4 пиксел, е прикажано на следната слика.
Слика 8-2. HDMI RX SampДизајн 2
За прampЛе, во 8-битни конфигурации, следните компоненти се дел од дизајнот:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) е конфигуриран за целосно дуплекс режим TX и RX. Брзина на податоци RX од 1485 Mbps во режим PMA, при што ширината на податоците е конфигурирана како 40 бита за 4 PXL режим и референтен часовник CDR од 148.5 MHz. TX брзина на податоци од 1485 Mbps во режим PMA, со ширина на податоци конфигурирана како 40 бита со фактор на поделба на часовникот 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK и LANE3_CDR_REF_CLK се управувани од PF_XCVR_REF_CLK со иглички на подлогата AE27, AE28.
- Пинот EDID CLK_I треба да се вози со такт од 150 MHz со CCC.
- R_RX_CLK_I, G_RX_CLK_I и B_RX_CLK_I се управувани од LANE3_TX_CLK_R, LANE2_TX_CLK_R и LANE1_TX_CLK_R, соодветно.
- R_RX_VALID_I, G_RX_VALID_I и B_RX_VALID_I се управувани од LANE3_RX_VAL, LANE2_RX_VAL и LANE1_RX_VAL, соодветно.
- DATA_R_I, DATA_G_I и DATA_B_I се управувани од LANE3_RX_DATA, LANE2_RX_DATA и LANE1_RX_DATA, соодветно.
HDMI RX SampДизајн 3: Кога е конфигуриран во режим на боја Длабочина = 8-битна и Број на пиксели = 4 пиксели и SCRAMBLER = Овозможено, е прикажано на следната слика.
Слика 8-3. HDMI RX SampДизајн 3
За прampЛе, во 8-битни конфигурации, следните компоненти се дел од дизајнот:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) е конфигуриран за TX и RX независен режим. Брзина на податоци RX од 5940 Mbps во режим PMA, при што ширината на податоците е конфигурирана како 40 бита за 4 PXL режим и референтен часовник CDR од 148.5 MHz. Брзина на податоци TX од 5940 Mbps во режим PMA, при што ширината на податоците е конфигурирана како 40 бита со фактор на поделба на часовникот 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK и LANE3_CDR_REF_CLK се управувани од PF_XCVR_REF_CLK со иглички на подлогата AF29, AF30.
- Пинот EDID CLK_I треба да вози со такт од 150 MHz со CCC.
- R_RX_CLK_I, G_RX_CLK_I и B_RX_CLK_I се управувани од LANE3_TX_CLK_R, LANE2_TX_CLK_R и LANE1_TX_CLK_R, соодветно.
- R_RX_VALID_I, G_RX_VALID_I и B_RX_VALID_I се управувани од LANE3_RX_VAL, LANE2_RX_VAL и LANE1_RX_VAL, соодветно.
- DATA_R_I, DATA_G_I и DATA_B_I се управувани од LANE3_RX_DATA, LANE2_RX_DATA и LANE1_RX_DATA, соодветно.
HDMI RX SampДизајн 4: Кога е конфигуриран во режим на боја Длабочина = 12-битна и Број на пиксели = 4 пиксели и SCRAMBLER = Овозможено, е прикажано на следната слика.
Слика 8-4. HDMI RX SampДизајн 4
За прampЛе, во 12-битни конфигурации, следните компоненти се дел од дизајнот:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) е конфигуриран за режим само RX. Брзина на податоци RX од 4455 Mbps во режим PMA, при што ширината на податоците е конфигурирана како 40 бита за режимот 4 PXL и референтен часовник CDR од 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK и LANE3_CDR_REF_CLK се управувани од PF_XCVR_REF_CLK со иглички на подлогата AF29, AF30.
- Пинот EDID CLK_I треба да вози со такт од 150 MHz со CCC.
- R_RX_CLK_I, G_RX_CLK_I и B_RX_CLK_I се управувани од LANE3_TX_CLK_R, LANE2_TX_CLK_R и LANE1_TX_CLK_R, соодветно.
- R_RX_VALID_I, G_RX_VALID_I и B_RX_VALID_I се управувани од LANE3_RX_VAL, LANE2_RX_VAL и LANE1_RX_VAL, соодветно.
- DATA_R_I, DATA_G_I и DATA_B_I се управувани од LANE3_RX_DATA, LANE2_RX_DATA и LANE1_RX_DATA, соодветно.
- Модулот PF_CCC_C0 генерира часовник со име OUT0_FABCLK_0 со фреквенција од 74.25 MHz, изведен од влезен такт од 111.375 MHz, кој е управуван од LANE1_RX_CLK_R.
HDMI RX SampДизајн 5: Кога е конфигуриран во боја Длабочина = 8-битна, Број на пиксели = 4 пиксели режим и SCRAMBLER = Овозможено е прикажано на следната слика. Овој дизајн е динамична брзина на податоци со DRI.
Слика 8-5. HDMI RX SampДизајн 5
За прampЛе, во 8-битни конфигурации, следните компоненти се дел од дизајнот:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) е конфигуриран за режим само RX со овозможен интерфејс за динамичка реконфигурација. Брзина на податоци RX од 5940 Mbps во режим PMA, при што ширината на податоците е конфигурирана како 40 бита за 4 PXL режим и референтен часовник CDR од 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK и LANE3_CDR_REF_CLK се управувани од PF_XCVR_REF_CLK со иглички на подлогата AF29, AF30.
- Пинот EDID CLK_I треба да вози со такт од 150 MHz со CCC.
- R_RX_CLK_I, G_RX_CLK_I и B_RX_CLK_I се управувани од LANE3_TX_CLK_R, LANE2_TX_CLK_R и LANE1_TX_CLK_R, соодветно.
- R_RX_VALID_I, G_RX_VALID_I и B_RX_VALID_I се управувани од LANE3_RX_VAL, LANE2_RX_VAL и LANE1_RX_VAL, соодветно.
- DATA_R_I, DATA_G_I и DATA_B_I се управувани од LANE3_RX_DATA, LANE2_RX_DATA и LANE1_RX_DATA, соодветно.
Историја на ревизии (Поставете прашање)
Историјата на ревизии ги опишува промените што беа имплементирани во документот. Промените се наведени со ревизија, почнувајќи од најактуелната публикација.
Табела 9-1. Историја на ревизија
| Ревизија | Датум | Опис |
| D | 02/2025 | Следното е списокот на промени направени во ревизијата В на документот:
|
| C | 02/2023 | Следното е списокот на промени направени во ревизијата В на документот:
|
| B | 09/2022 | Следното е списокот на промени направени во ревизијата Б на документот:
|
| A | 04/2022 | Следното е списокот на промени во ревизијата А на документот:
|
| 2.0 | — | Следното е резиме на промените направени во оваа ревизија.
|
| 1.0 | 08/2021 | Почетна ревизија. |
Поддршка за FPGA за микрочип
Групата производи на Microchip FPGA ги поддржува своите производи со различни услуги за поддршка, вклучувајќи ги и услугите за клиенти, Центарот за техничка поддршка на клиентите, а webсајт и канцеларии за продажба низ целиот свет. На клиентите им се предлага да ги посетат онлајн ресурсите на Microchip пред да стапат во контакт со поддршката бидејќи е многу веројатно дека нивните прашања се веќе одговорени. Контактирајте го Центарот за техничка поддршка преку webсајт на www.microchip.com/support. Спомнете го бројот на дел од уредот FPGA, изберете соодветна категорија на случај и прикачете дизајн fileпри креирање на случај за техничка поддршка. Контактирајте со службата за корисници за нетехничка поддршка на производот, како што се цените на производите, надградбите на производите, информациите за ажурирање, статусот на нарачката и овластувањето.
- Од Северна Америка, јавете се на 800.262.1060
- Од остатокот од светот, јавете се на 650.318.4460
- Факс, од каде било во светот, 650.318.8044
Информации за микрочип
Заштитни знаци
Името и логото „Микрочип“, логото „М“ и другите имиња, логоа и брендови се регистрирани и нерегистрирани заштитни знаци на Microchip Technology Incorporated или нејзините филијали и/или подружници во Соединетите Американски Држави и/или други земји („Микрочип Заштитни знаци“). Информации во врска со заштитните марки на микрочипот може да се најдат на https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Правно известување
Оваа публикација и информациите овде може да се користат само со производите на Микрочип, вклучително и за дизајнирање, тестирање и интегрирање на производите на Микрочип со вашата апликација. Користењето на овие информации на кој било друг начин ги прекршува овие услови. Информациите за апликациите на уредот се обезбедени само за ваша погодност и може да бидат заменети со ажурирања. Ваша одговорност е да се осигурате дека вашата апликација ги исполнува вашите спецификации. Контактирајте ја локалната канцеларија за продажба на Microchip за дополнителна поддршка или добијте дополнителна поддршка на www.microchip.com/en-us/support/design-help/client-support-services.
ОВАА ИНФОРМАЦИЈА СЕ ОБЕЗБЕДУВА МИКРОЧИП „КАКО ШТО Е“. МИКРОЧИП НЕ ДАВА НИКАКВИ ПРЕТСТАВУВАЊА ИЛИ ГАРАНЦИИ БИЛО ИЗРАЗНИ ИЛИ ИМПЛИЦИРАНИ, ПИСМЕНИ ИЛИ УСНИ, ЗАКОНСКИ ИЛИ ПОинаку, ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ВКЛУЧУВАЈТЕ НО НЕ ОГРАНИЧЕНИ НА ОГРАНИЧЕНО НЕПРЕКРШУВАЊЕ, ПРОДАЖБА И СООДВЕТНОСТ ЗА ПОСЕДНА ЦЕЛ ИЛИ ГАРАНЦИИ ПОВРЗАНИ СО НЕГОВАТА СОСТОЈБА, КВАЛИТЕТ ИЛИ ИЗВЕДБА.
ВО НИКОЈ СЛУЧАЈ МИКРОЧИПОТ НЕМА ДА СЕ ОДГОВАРА ЗА НИКАКВА ИНДИРЕКТНА, ПОСЕБНА, КАЗНЕТНА, ИНЦИДЕНТАЛНА ИЛИ СОСЕДНИЧКА ЗАГУБА, ШТЕТА, ТРОШОЦА ИЛИ ТРОШОВИ ОД БИЛО БИЛО ПОВРЗАН СО НАС, НИЕ ЗА НИЕ, ДУРИ И ДА Е СОВЕТЕН МИКРОЧИП ЗА МОЖНОСТА ИЛИ ШТЕТИТЕ СЕ ПРЕДВИДЕЛИ. ВО ЦЕЛОСНИОТ СТЕМЕН ДОЗВОЛЕН СО ЗАКОН, ВКУПНАТА ОДГОВОРНОСТ НА МИКРОЧИПОТ ЗА СИТЕ ПОБАРУВАЊА НА КАКОВ НАЧИН ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ИЛИ НЕГОВАТА УПОТРЕБА НЕМА ДА ЈА НАДМИНАТ ВИСИНАТА НА НАДОМЕСТОЦИ, АКО ГИ ПОСТОЈАТ ТОА ШТО ГИ ПЛАТУВААТ ИНФОРМАЦИИ.
Употребата на уредите со микрочип во апликациите за одржување во живот и/или за безбедност е целосно на ризик на купувачот, а купувачот се согласува да го брани, обештети и чува безопасниот Микрочип од сите штети, барања, тужби или трошоци кои произлегуваат од таквата употреба. Ниту една лиценца не се пренесува, имплицитно или на друг начин, според правата на интелектуална сопственост на Микрочип, освен ако не е поинаку наведено.
Функција за заштита на код на уреди со микрочип
Забележете ги следните детали за функцијата за заштита на кодот на производите на Microchip:
- Производите со микрочип ги исполнуваат спецификациите содржани во нивниот посебен лист со податоци за микрочипови.
- Микрочип верува дека неговата фамилија на производи е безбедна кога се користи на предвидениот начин, во рамките на работните спецификации и под нормални услови.
- Микрочипот ги вреднува и агресивно ги штити своите права на интелектуална сопственост. Обидите да се прекршат карактеристиките за заштита на кодот на производите на Микрочип се строго забранети и може да го прекршат Законот за авторски права на дигиталниот милениум.
- Ниту Microchip ниту кој било друг производител на полупроводници не може да ја гарантира безбедноста на неговиот код. Заштитата на кодот не значи дека гарантираме дека производот е „нескршлив“. Заштитата на кодот постојано се развива. Микрочип е посветен на континуирано подобрување на карактеристиките за заштита на кодот на нашите производи.
© 2025 Microchip Technology Inc. и нејзините подружници
Најчесто поставувани прашања
- П: Како да го ажурирам јадрото HDMI RX IP?
О: IP-јадрото може да се ажурира преку софтверот Libero SoC или рачно да се преземе од каталогот. Откако ќе се инсталира во каталогот за IP на софтверот Libero SoC, може да се конфигурира, генерира и инстанцира во SmartDesign за да се вклучи во проектот.
Документи / ресурси
 |
MICROCHIP PolarFire FPGA Мултимедијален интерфејс HDMI ресивер со висока дефиниција [pdf] Упатство за корисникот PolarFire FPGA, PolarFire FPGA мултимедијален интерфејс HDMI ресивер, мултимедијален интерфејс со висока дефиниција HDMI ресивер, мултимедијален интерфејс HDMI ресивер, интерфејс HDMI ресивер, HDMI ресивер |
