MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI qəbuledicisi
Giriş (Sual verin)
Microchip-in Yüksək Tərifli Multimedia İnterfeysi (HDMI) IP qəbuledicisi HDMI standart spesifikasiyasında təsvir olunan video məlumat və audio paket məlumat qəbulunu dəstəkləyir. HDMI RX IP xüsusi olaraq bir piksel rejimində 2.0 Hz-də 1920 × 1080 və dörd piksel rejimində 60 Hz-də 3840 × 2160-a qədər təsvir üçün HDMI 60-ı dəstəkləyən PolarFire® FPGA və PolarFire System on Chip (SoC) FPGA cihazları üçün nəzərdə tutulub. RX IP, HDMI mənbəyi ilə HDMI yuvası arasında əlaqəni göstərmək üçün gücü yandırıb-söndürmək və hadisələri ayırmaq və ya qoşmaq üçün Hot Plug Detect (HPD) funksiyasını dəstəkləyir.
HDMI mənbəyi Sinkin konfiqurasiyasını və/yaxud imkanlarını kəşf etmək üçün lavabonun Genişləndirilmiş Ekran İdentifikasiyası Məlumatını (EDID) oxumaq üçün Ekran Məlumatı kanalından (DDC) istifadə edir. HDMI RX IP-də əvvəlcədən proqramlaşdırılmış EDID var, bir HDMI mənbəyi standart I2C kanalı vasitəsilə oxuya bilər. PolarFire FPGA və PolarFire SoC FPGA cihaz ötürücüləri RX IP ilə birlikdə seriyalı məlumatları 10 bitlik məlumatlara silmək üçün istifadə olunur. HDMI-dakı məlumat kanallarının aralarında əhəmiyyətli bir əyrilik olmasına icazə verilir. HDMI RX IP, First-In First-Out (FIFOs) istifadə edərək məlumat kanalları arasındakı əyriliyi aradan qaldırır. Bu IP ötürücü vasitəsilə HDMI mənbəyindən alınan Transition Minimized Diferensial Signaling (TMDS) məlumatlarını 24-bit RGB piksel məlumatlarına, 24-bit audio məlumatlarına və nəzarət siqnallarına çevirir. HDMI protokolunda göstərilən dörd standart nəzarət nişanı seriyadan çıxarma zamanı məlumatları mərhələlərlə uyğunlaşdırmaq üçün istifadə olunur.
Xülasə
Aşağıdakı cədvəl HDMI RX IP xüsusiyyətlərinin xülasəsini təqdim edir.
Cədvəl 1. HDMI RX IP Xüsusiyyətləri
| Əsas versiya | Bu istifadəçi təlimatı HDMI RX IP v5.4 dəstəkləyir. |
| Dəstəklənən Cihaz Ailələri |
|
| Dəstəklənən Alət axını | Libero® SoC v12.0 və ya sonrakı buraxılışları tələb edir. |
| Dəstəklənən İnterfeyslər | HDMI RX IP tərəfindən dəstəklənən interfeyslər bunlardır:
|
| Lisenziyalaşdırma | HDMI RX IP aşağıdakı iki lisenziya variantı ilə təmin edilir:
|
Xüsusiyyətlər
HDMI RX IP aşağıdakı xüsusiyyətlərə malikdir:
- HDMI 2.0 üçün uyğundur
- 8, 10, 12 və 16 Bit Rəng Dərinliyini dəstəkləyir
- RGB, YUV 4:2:2 və YUV 4:4:4 kimi Rəng Formatlarını dəstəkləyir
- Saat başına bir və ya dörd piksel girişini dəstəkləyir
- One Pixel rejimində 1920 Hz-də 1080 ✕ 60 və Dörd Piksel rejimində 3840 Hz-də 2160 ✕ 60-a qədər qətnamələri dəstəkləyir.
- Hot-Plug aşkar edir
- Decoding Scheme - TMDS dəstəkləyir
- DVI Girişini dəstəkləyir
- Display Data Channel (DDC) və Enhanced Display Data Channel (E-DDC) dəstəkləyir
- Video məlumatların ötürülməsi üçün Native və AXI4 Stream Video Interfacesini dəstəkləyir
- Audio məlumatların ötürülməsi üçün Native və AXI4 Stream Audio interfeysini dəstəkləyir
Dəstəklənməyən Xüsusiyyətlər
Aşağıdakılar HDMI RX IP-nin dəstəklənməyən xüsusiyyətləridir:
- 4:2:0 rəng formatı dəstəklənmir.
- Yüksək dinamik diapazon (HDR) və yüksək bant genişliyi ilə rəqəmsal məzmunun qorunması (HDCP) dəstəklənmir.
- Dəyişən Yeniləmə Tezliyi (VRR) və Avtomatik Aşağı Gecikmə Rejimi (ALLM) dəstəklənmir.
- Dörd Piksel rejimində dördə bölünməyən Üfüqi Zamanlama parametrləri dəstəklənmir.
Quraşdırma Təlimatları
IP nüvəsi Libero® SoC proqram təminatının IP Kataloquna Libero SoC proqramında IP Kataloq yeniləmə funksiyası vasitəsilə avtomatik quraşdırılmalıdır və ya kataloqdan əl ilə endirilir. IP nüvəsi Libero SoC proqram təminatının İP Kataloqunda quraşdırıldıqdan sonra, Libero layihəsinə daxil edilmək üçün Smart Design çərçivəsində konfiqurasiya edilir, yaradılır və nümunələndirilir.
Test edilmiş mənbə cihazları (Sual verin)
Aşağıdakı cədvəldə sınaqdan keçirilmiş mənbə cihazları sadalanır.
Cədvəl 1-1. Test edilmiş Mənbə Cihazları
| Cihazlar | Piksel rejimi | Test edilmiş qətnamələr | Rəng Dərinliyi (Bit) | Rəng rejimi | Audio |
| quantumdata™ M41h HDMI Analizatoru | 1 | 720P 30 FPS, 720P 60 FPS və 1080P 60 FPS | 8 | RGB, YUV444 və YUV422 | Bəli |
| 1080P 30 FPS | 8, 10, 12 və 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS və 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 və 16 | ||||
| 4K 30 FPS | 8, 10, 12 və 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Bəli |
| 4 | 1080P 60 FPS və 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Bəli |
| 4 | 4K 30 FPS və 4K 60 FPS | ||||
| Astro VA-1844A HDMI® Test Cihazı | 1 | 720P 30 FPS, 720P 60 FPS və 1080P 60 FPS | 8 | RGB, YUV444 və YUV422 | Bəli |
| 1080P 30 FPS | 8, 10, 12 və 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS və 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 və 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | yox |
| 4 | 4K 60 FPS |
HDMI RX IP Konfiqurasiyası (Sual verin)
Bu bölmə bir bit təmin edirview HDMI RX IP Konfiqurator interfeysi və onun komponentləri. HDMI RX IP Konfiquratoru HDMI RX nüvəsini qurmaq üçün qrafik interfeys təmin edir. Bu konfiqurator istifadəçiyə Piksel sayı, audio kanalların sayı, Video interfeysi, Audio interfeys, SCRAMBLER, Rəng Dərinliyi, Rəng Format, Testbench və Lisenziya kimi parametrləri seçməyə imkan verir. Konfiqurator interfeysinə parametrləri fərdiləşdirmək üçün açılan menyular və seçimlər daxildir. Əsas konfiqurasiyalar Cədvəl 4-1-də təsvir edilmişdir. Aşağıdakı rəqəm ətraflı təsvir edir view HDMI RX IP Konfiqurator interfeysinin.
Şəkil 2-1. HDMI RX IP Konfiqurator
İnterfeys həmçinin konfiqurasiyaları təsdiqləmək və ya ləğv etmək üçün OK və Ləğv düymələrini ehtiva edir.
Avadanlıq Tətbiqi (Sual verin)
Aşağıdakı rəqəmlər ötürücü (XCVR) ilə HDMI RX IP interfeysini təsvir edir.
Şəkil 3-1. HDMI RX blok diaqramı
Şəkil 3-2. Qəbuledicinin Ətraflı Blok Diaqramı
HDMI RX üç saniyədən ibarətdirtages:
- Faza tənzimləyicisi ötürücü bit sürüşməsindən istifadə edərək, nəzarət nişanı sərhədləri ilə bağlı paralel məlumatları uyğunlaşdırır.
- TMDS dekoderi 10 bitlik kodlanmış məlumatları 8 bitlik video piksel məlumatlarına, 4 bitlik audio paket məlumatlarına və 2 bitlik idarəetmə siqnallarına çevirir.
- FIFO-lar R, G və B zolaqlarının saatları arasındakı əyriliyi aradan qaldırır.
Faza Düzləşdirici (Sual verin)
XCVR-dən gələn 10 bitlik paralel məlumatlar həmişə TMDS kodlu söz sərhədlərinə uyğun gəlmir. Paralel verilənləri deşifrə etmək üçün bir az yerdəyişmə və hizalanma lazımdır. Faza düzləndiricisi XCVR-dəki bit sürüşmə xüsusiyyətindən istifadə edərək daxil olan paralel məlumatları söz sərhədlərinə uyğunlaşdırır. Monitor Per-Monitor DPI Awareness (PMA) rejimində XCVR bit-slip funksiyasına imkan verir, burada o, 10-bitlik seriyasızlaşdırılmış sözün 1-bit ilə uyğunlaşdırılmasını tənzimləyir. Hər dəfə 10 bitlik sözü 1 bit sürüşmə mövqeyinə uyğunlaşdırdıqdan sonra, nəzarət müddəti ərzində mövqeyi kilidləmək üçün HDMI protokolunun dörd nəzarət nişanından hər hansı biri ilə müqayisə edilir. 10 bitlik söz düzgün düzülüb və növbəti s üçün etibarlı sayılırtages. Hər bir rəng kanalının öz faza düzləndiricisi var, TMDS dekoderi yalnız söz sərhədlərini düzəltmək üçün bütün faza düzləndiriciləri kilidləndikdə deşifrə etməyə başlayır.
TMDS dekoderi (Sual verin)
TMDS dekoderi video müddəti ərzində ötürücüdən seriyasızlaşdırılmış 10 biti 8 bitlik piksel məlumatına deşifrə edir. HSYNC, VSYNC və PACKET HEADER nəzarət dövründə 10 bitlik mavi kanal məlumatlarından yaradılır. Audio paket məlumatları hər biri dörd bitlə R və G kanalında deşifrə edilir. Hər bir kanalın TMDS dekoderi öz saatı ilə işləyir. Beləliklə, kanallar arasında müəyyən bir əyrilik ola bilər.
Kanaldan Channel De-Skew (Sual verin)
Kanallar arasındakı əyriliyi aradan qaldırmaq üçün FIFO əsaslı əyilmə məntiqindən istifadə olunur. Hər bir kanal faza uyğunlaşdırıcısından daxil olan 10-bit məlumatın etibarlı olub olmadığını göstərmək üçün faza uyğunlaşdırma vahidlərindən etibarlı siqnal alır. Bütün kanallar etibarlıdırsa (faza uyğunlaşmasına nail olublarsa), FIFO modulu oxumaq və yazmaq üçün icazə siqnallarından istifadə edərək (davamlı olaraq daxil olur və oxuyur) FIFO modulu vasitəsilə məlumatları ötürməyə başlayır. FIFO çıxışlarının hər hansı birində nəzarət nişanı aşkar edildikdə, oxunan axın dayandırılır və video axınına müəyyən markerin gəlməsini bildirmək üçün müəyyən edilmiş marker siqnalı yaradılır. Oxunan axın yalnız bu marker hər üç kanala çatdıqda davam edir. Nəticədə müvafiq əyrilik aradan qaldırılır. İki saatlı FIFO-lar müvafiq əyriliyi aradan qaldırmaq üçün hər üç məlumat axınını mavi kanal saatı ilə sinxronlaşdırır. Aşağıdakı rəqəm kanaldan kanala əyilmə texnikasını təsvir edir.
Şəkil 3-3. Kanaldan Channel De-Skew
DDC (Sual verin)
DDC, I2C avtobus spesifikasiyasına əsaslanan rabitə kanalıdır. Mənbə, qul ünvanı olan bir lavabonun E-EDID-dən məlumatları oxumaq üçün I2C əmrlərindən istifadə edir. HDMI RX IP, bir piksel rejimində 1920 Hz-də 1080 ✕ 60 və Dörd Piksel rejimində 3840 Hz-də 2160 ✕ 60-a qədər qətnamələri dəstəkləyən çoxlu ayırdetmə ilə əvvəlcədən təyin edilmiş EDID-dən istifadə edir.
EDID ekran adını Microchip HDMI displey kimi təmsil edir.
HDMI RX Parametrləri və İnterfeys Siqnalları (Sual Verin)
Bu bölmədə HDMI RX GUI konfiquratorunda və I/O siqnallarında parametrlər müzakirə olunur.
Konfiqurasiya Parametrləri (Sual verin)
Aşağıdakı cədvəldə HDMI RX IP-də konfiqurasiya parametrləri verilmişdir.
Cədvəl 4-1. Konfiqurasiya Parametrləri
| Parametr adı | Təsvir |
| Rəng Format | Rəng məkanını müəyyənləşdirir. Aşağıdakı rəng formatlarını dəstəkləyir:
|
| Rəng Dərinliyi | Rəng komponentinə görə bitlərin sayını təyin edir. Hər bir komponent üçün 8, 10, 12 və 16 bit dəstəkləyir. |
| Piksel sayı | Saat girişinə düşən piksellərin sayını göstərir:
|
| SCRAMBLER | Saniyədə 4 kadr sürətlə 60K həlli üçün dəstək:
|
| Səs kanallarının sayı | Səs kanallarının sayını dəstəkləyir:
|
| Video İnterfeysi | Doğma və AXI axını |
| Audio interfeys | Doğma və AXI axını |
| Test skamyası | Test dəzgahı mühitinin seçilməsinə imkan verir. Aşağıdakı test dəzgahı seçimlərini dəstəkləyir:
|
| Lisenziya | Lisenziyanın növünü müəyyən edir. Aşağıdakı iki lisenziya variantını təmin edir:
|
Limanlar (Sual verin)
Aşağıdakı cədvəldə Rəng Formatı RGB olduqda Native interfeys üçün HDMI RX IP-nin giriş və çıxış portları verilmişdir.
Cədvəl 4-2. Doğma interfeys üçün giriş və çıxış
| Siqnal Adı | İstiqamət | En (bit) | Təsvir |
| RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron sıfırlama siqnalı |
| R_RX_CLK_I | Giriş | 1 | XCVR-dən “R” kanalı üçün paralel saat |
| G_RX_CLK_I | Giriş | 1 | XCVR-dən “G” kanalı üçün paralel saat |
| B_RX_CLK_I | Giriş | 1 | XCVR-dən “B” kanalı üçün paralel saat |
| EDID_RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron redaktə edilmiş sıfırlama siqnalı |
| R_RX_VALID_I | Giriş | 1 | “R” kanal paralel data üçün XCVR-dən etibarlı siqnal |
| G_RX_VALID_I | Giriş | 1 | “G” kanal paralel data üçün XCVR-dən etibarlı siqnal |
| B_RX_VALID_I | Giriş | 1 | “B” kanal paralel data üçün XCVR-dən etibarlı siqnal |
| Siqnal Adı | İstiqamət | En (bit) | Təsvir |
| DATA_R_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən “R” kanal paralel məlumatları qəbul edildi |
| DATA_G_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən “G” kanalı paralel məlumatları qəbul edildi |
| DATA_B_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən “B” kanal paralel məlumatları qəbul edildi |
| SCL_I | Giriş | 1 | DDC üçün I2C seriyalı saat girişi |
| HPD_I | Giriş | 1 | İsti plug giriş siqnalını aşkar edir. Mənbə lavaboya qoşulduqda HPD siqnalı yüksək olmalıdır. |
| SDA_I | Giriş | 1 | DDC üçün I2C seriya məlumat girişi |
| EDID_CLK_I | Giriş | 1 | I2C modulu üçün sistem saatı |
| BIT_SLIP_R_O | Çıxış | 1 | Qəbuledicinin “R” kanalına bit sürüşmə siqnalı |
| BIT_SLIP_G_O | Çıxış | 1 | Qəbuledicinin "G" kanalına bit sürüşmə siqnalı |
| BIT_SLIP_B_O | Çıxış | 1 | Qəbuledicinin “B” kanalına bit sürüşmə siqnalı |
| VIDEO_DATA_VALID_O | Çıxış | 1 | Video data etibarlı çıxış |
| AUDIO_DATA_VALID_O | Çıxış | 1 | Audio data etibarlı çıxış |
| H_SYNC_O | Çıxış | 1 | Horizontal sinxronizasiya nəbzi |
| V_SYNC_O | Çıxış | 1 | Aktiv şaquli sinxronizasiya nəbzi |
| R_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş “R” məlumatları |
| G_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş "G" məlumatları |
| B_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş "B" məlumatları |
| SDA_O | Çıxış | 1 | DDC üçün I2C seriyalı məlumat çıxışı |
| HPD_O | Çıxış | 1 | İsti fiş çıxış siqnalını aşkar edir |
| ACR_CTS_O | Çıxış | 20 | Audio Saatın Regenerasiya Cicle Timestamp dəyər |
| ACR_N_O | Çıxış | 20 | Audio Clock Regeneration dəyəri (N) parametri |
| ACR_VALID_O | Çıxış | 1 | Audio Clock Regeneration etibarlı siqnal |
| AUDIO_SAMPLE_CH1_O | Çıxış | 24 | Kanal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Çıxış | 24 | Kanal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Çıxış | 24 | Kanal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Çıxış | 24 | Kanal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Çıxış | 24 | Kanal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Çıxış | 24 | Kanal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Çıxış | 24 | Kanal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Çıxış | 24 | Kanal 8 audio sample data |
| HDMI_DVI_MODE_O | Çıxış | 1 | Aşağıdakılar iki rejimdir:
|
Aşağıdakı cədvəl AXI4 Stream Video Interface üçün HDMI RX IP giriş və çıxış portlarını təsvir edir.
Cədvəl 4-3. AXI4 Stream Video Interface üçün Giriş və Çıxış Portları
| Port Adı | İstiqamət | En (bit) | Təsvir |
| TDATA_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi ✕ 3 bit | Çıxış video datası [R, G, B] |
| TVALID_O | Çıxış | 1 | Çıxış videosu etibarlıdır |
| Port Adı | İstiqamət | En (bit) | Təsvir |
| TLAST_O | Çıxış | 1 | Çıxış çərçivəsinin sonu siqnalı |
| TUSER_O | Çıxış | 3 |
|
| TSTRB_O | Çıxış | 3 | Çıxış video data strobe |
| TKEEP_O | Çıxış | 3 | Çıxış video məlumatları saxlanılır |
Aşağıdakı cədvəl AXI4 Stream Audio Interface üçün HDMI RX IP-nin giriş və çıxış portlarını təsvir edir.
Cədvəl 4-4. AXI4 Stream Audio Interface üçün Giriş və Çıxış Portları
| Port Adı | İstiqamət | En (bit) | Təsvir |
| AUDIO_TDATA_O | Çıxış | 24 | Audio məlumatı çıxarın |
| AUDIO_TID_O | Çıxış | 3 | Çıxış audio kanalı |
| AUDIO_TVALID_O | Çıxış | 1 | Çıxış səsi etibarlı siqnal |
Aşağıdakı cədvəldə Rəng Format YUV444 olduqda Native interfeys üçün HDMI RX IP-nin giriş və çıxış portları verilmişdir.
Cədvəl 4-5. Doğma interfeys üçün giriş və çıxış
| Port Adı | İstiqamət | En (bit) | Təsvir |
| RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron sıfırlama siqnalı |
| LANE3_RX_CLK_I | Giriş | 1 | XCVR-dən Lane 3 kanalı üçün paralel saat |
| LANE2_RX_CLK_I | Giriş | 1 | XCVR-dən Lane 2 kanalı üçün paralel saat |
| LANE1_RX_CLK_I | Giriş | 1 | XCVR-dən Lane 1 kanalı üçün paralel saat |
| EDID_RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron redaktə edilmiş sıfırlama siqnalı |
| LANE3_RX_VALID_I | Giriş | 1 | Zolaq 3 paralel datası üçün XCVR-dən etibarlı siqnal |
| LANE2_RX_VALID_I | Giriş | 1 | Zolaq 2 paralel datası üçün XCVR-dən etibarlı siqnal |
| LANE1_RX_VALID_I | Giriş | 1 | Zolaq 1 paralel datası üçün XCVR-dən etibarlı siqnal |
| DATA_LANE3_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən Lane 3 paralel məlumatları qəbul edildi |
| DATA_LANE2_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən Lane 2 paralel məlumatları qəbul edildi |
| DATA_LANE1_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən Lane 1 paralel məlumatları qəbul edildi |
| SCL_I | Giriş | 1 | DDC üçün I2C seriyalı saat girişi |
| HPD_I | Giriş | 1 | İsti plug giriş siqnalını aşkar edir. Mənbə lavaboya qoşulduqda HPD siqnalı yüksək olmalıdır. |
| SDA_I | Giriş | 1 | DDC üçün I2C seriya məlumat girişi |
| EDID_CLK_I | Giriş | 1 | I2C modulu üçün sistem saatı |
| BIT_SLIP_LANE3_O | Çıxış | 1 | Qəbuledicinin 3-cü zolağına bit sürüşmə siqnalı |
| BIT_SLIP_LANE2_O | Çıxış | 1 | Qəbuledicinin 2-cü zolağına bit sürüşmə siqnalı |
| BIT_SLIP_LANE1_O | Çıxış | 1 | Qəbuledicinin 1-cü zolağına bit sürüşmə siqnalı |
| VIDEO_DATA_VALID_O | Çıxış | 1 | Video data etibarlı çıxış |
| AUDIO_DATA_VALID_O | Çıxış | 1 | Audio data etibarlı çıxış |
| H_SYNC_O | Çıxış | 1 | Horizontal sinxronizasiya nəbzi |
| V_SYNC_O | Çıxış | 1 | Aktiv şaquli sinxronizasiya nəbzi |
| Port Adı | İstiqamət | En (bit) | Təsvir |
| Y_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş “Y” məlumatları |
| Cb_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş “Cb” məlumatları |
| Cr_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş “Cr” məlumatları |
| SDA_O | Çıxış | 1 | DDC üçün I2C seriyalı məlumat çıxışı |
| HPD_O | Çıxış | 1 | İsti fiş çıxış siqnalını aşkar edir |
| ACR_CTS_O | Çıxış | 20 | Audio Saatın Bərpa Döngüsü vaxtıamp dəyər |
| ACR_N_O | Çıxış | 20 | Audio Clock Regeneration dəyəri (N) parametri |
| ACR_VALID_O | Çıxış | 1 | Audio Clock Regeneration etibarlı siqnal |
| AUDIO_SAMPLE_CH1_O | Çıxış | 24 | Kanal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Çıxış | 24 | Kanal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Çıxış | 24 | Kanal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Çıxış | 24 | Kanal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Çıxış | 24 | Kanal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Çıxış | 24 | Kanal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Çıxış | 24 | Kanal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Çıxış | 24 | Kanal 8 audio sample data |
Aşağıdakı cədvəldə Rəng Format YUV422 olduqda Native interfeys üçün HDMI RX IP-nin giriş və çıxış portları verilmişdir.
Cədvəl 4-6. Doğma interfeys üçün giriş və çıxış
| Port Adı | İstiqamət | En (bit) | Təsvir |
| RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron sıfırlama siqnalı |
| LANE3_RX_CLK_I | Giriş | 1 | XCVR-dən Lane 3 kanalı üçün paralel saat |
| LANE2_RX_CLK_I | Giriş | 1 | XCVR-dən Lane 2 kanalı üçün paralel saat |
| LANE1_RX_CLK_I | Giriş | 1 | XCVR-dən Lane 1 kanalı üçün paralel saat |
| EDID_RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron redaktə edilmiş sıfırlama siqnalı |
| LANE3_RX_VALID_I | Giriş | 1 | Zolaq 3 paralel datası üçün XCVR-dən etibarlı siqnal |
| LANE2_RX_VALID_I | Giriş | 1 | Zolaq 2 paralel datası üçün XCVR-dən etibarlı siqnal |
| LANE1_RX_VALID_I | Giriş | 1 | Zolaq 1 paralel datası üçün XCVR-dən etibarlı siqnal |
| DATA_LANE3_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən Lane 3 paralel məlumatları qəbul edildi |
| DATA_LANE2_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən Lane 2 paralel məlumatları qəbul edildi |
| DATA_LANE1_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən Lane 1 paralel məlumatları qəbul edildi |
| SCL_I | Giriş | 1 | DDC üçün I2C seriyalı saat girişi |
| HPD_I | Giriş | 1 | İsti plug giriş siqnalını aşkar edir. Mənbə lavaboya qoşulduqda HPD siqnalı yüksək olmalıdır. |
| SDA_I | Giriş | 1 | DDC üçün I2C seriya məlumat girişi |
| EDID_CLK_I | Giriş | 1 | I2C modulu üçün sistem saatı |
| BIT_SLIP_LANE3_O | Çıxış | 1 | Qəbuledicinin 3-cü zolağına bit sürüşmə siqnalı |
| BIT_SLIP_LANE2_O | Çıxış | 1 | Qəbuledicinin 2-cü zolağına bit sürüşmə siqnalı |
| BIT_SLIP_LANE1_O | Çıxış | 1 | Qəbuledicinin 1-cü zolağına bit sürüşmə siqnalı |
| VIDEO_DATA_VALID_O | Çıxış | 1 | Video data etibarlı çıxış |
| Port Adı | İstiqamət | En (bit) | Təsvir |
| AUDIO_DATA_VALID_O | Çıxış | 1 | Audio data etibarlı çıxış |
| H_SYNC_O | Çıxış | 1 | Horizontal sinxronizasiya nəbzi |
| V_SYNC_O | Çıxış | 1 | Aktiv şaquli sinxronizasiya nəbzi |
| Y_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş “Y” məlumatları |
| C_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş "C" məlumatları |
| SDA_O | Çıxış | 1 | DDC üçün I2C seriyalı məlumat çıxışı |
| HPD_O | Çıxış | 1 | İsti fiş çıxış siqnalını aşkar edir |
| ACR_CTS_O | Çıxış | 20 | Audio Saatın Bərpa Döngüsü vaxtıamp dəyər |
| ACR_N_O | Çıxış | 20 | Audio Clock Regeneration dəyəri (N) parametri |
| ACR_VALID_O | Çıxış | 1 | Audio Clock Regeneration etibarlı siqnal |
| AUDIO_SAMPLE_CH1_O | Çıxış | 24 | Kanal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Çıxış | 24 | Kanal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Çıxış | 24 | Kanal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Çıxış | 24 | Kanal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Çıxış | 24 | Kanal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Çıxış | 24 | Kanal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Çıxış | 24 | Kanal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Çıxış | 24 | Kanal 8 audio sample data |
Aşağıdakı cədvəldə SCRAMBLER Aktiv olduqda Native interfeys üçün HDMI RX IP-nin giriş və çıxış portları verilmişdir.
Cədvəl 4-7. Doğma interfeys üçün giriş və çıxış
| Port Adı | İstiqamət | En (bit) | Təsvir |
| RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron sıfırlama siqnalı |
| R_RX_CLK_I | Giriş | 1 | XCVR-dən “R” kanalı üçün paralel saat |
| G_RX_CLK_I | Giriş | 1 | XCVR-dən “G” kanalı üçün paralel saat |
| B_RX_CLK_I | Giriş | 1 | XCVR-dən “B” kanalı üçün paralel saat |
| EDID_RESET_N_I | Giriş | 1 | Aktiv-aşağı asinxron redaktə edilmiş sıfırlama siqnalı |
| HDMI_CABLE_CLK_I | Giriş | 1 | HDMI mənbəyindən kabel saatı |
| R_RX_VALID_I | Giriş | 1 | “R” kanal paralel data üçün XCVR-dən etibarlı siqnal |
| G_RX_VALID_I | Giriş | 1 | “G” kanal paralel data üçün XCVR-dən etibarlı siqnal |
| B_RX_VALID_I | Giriş | 1 | “B” kanal paralel data üçün XCVR-dən etibarlı siqnal |
| DATA_R_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən “R” kanal paralel məlumatları qəbul edildi |
| DATA_G_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən “G” kanalı paralel məlumatları qəbul edildi |
| DATA_B_I | Giriş | PİKSEL SAYI ✕ 10 bit | XCVR-dən “B” kanal paralel məlumatları qəbul edildi |
| SCL_I | Giriş | 1 | DDC üçün I2C seriyalı saat girişi |
| HPD_I | Giriş | 1 | İsti plug giriş siqnalını aşkar edir. Mənbə lavaboya bağlıdır və HPD siqnalı yüksək olmalıdır. |
| SDA_I | Giriş | 1 | DDC üçün I2C seriya məlumat girişi |
| EDID_CLK_I | Giriş | 1 | I2C modulu üçün sistem saatı |
| BIT_SLIP_R_O | Çıxış | 1 | Qəbuledicinin “R” kanalına bit sürüşmə siqnalı |
| BIT_SLIP_G_O | Çıxış | 1 | Qəbuledicinin "G" kanalına bit sürüşmə siqnalı |
| Port Adı | İstiqamət | En (bit) | Təsvir |
| BIT_SLIP_B_O | Çıxış | 1 | Qəbuledicinin “B” kanalına bit sürüşmə siqnalı |
| VIDEO_DATA_VALID_O | Çıxış | 1 | Video data etibarlı çıxış |
| AUDIO_DATA_VALID_O | Çıxış1 | 1 | Audio data etibarlı çıxış |
| H_SYNC_O | Çıxış | 1 | Horizontal sinxronizasiya nəbzi |
| V_SYNC_O | Çıxış | 1 | Aktiv şaquli sinxronizasiya nəbzi |
| DATA_ RATE_O | Çıxış | 16 | Rx məlumat sürəti. Aşağıdakılar məlumat sürəti dəyərləridir:
|
| R_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş “R” məlumatları |
| G_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş "G" məlumatları |
| B_O | Çıxış | PİKSEL SAYI ✕ Rəng Dərinliyi bitləri | Deşifrə edilmiş "B" məlumatları |
| SDA_O | Çıxış | 1 | DDC üçün I2C seriyalı məlumat çıxışı |
| HPD_O | Çıxış | 1 | İsti fiş çıxış siqnalını aşkar edir |
| ACR_CTS_O | Çıxış | 20 | Audio Saatın Bərpa Döngüsü vaxtıamp dəyər |
| ACR_N_O | Çıxış | 20 | Audio Clock Regeneration dəyəri (N) parametri |
| ACR_VALID_O | Çıxış | 1 | Audio Clock Regeneration etibarlı siqnal |
| AUDIO_SAMPLE_CH1_O | Çıxış | 24 | Kanal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Çıxış | 24 | Kanal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Çıxış | 24 | Kanal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Çıxış | 24 | Kanal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Çıxış | 24 | Kanal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Çıxış | 24 | Kanal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Çıxış | 24 | Kanal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Çıxış | 24 | Kanal 8 audio sample data |
Testbench Simulyasiyası (Sual verin)
Testbench HDMI RX nüvəsinin funksionallığını yoxlamaq üçün verilir. Testbench yalnız piksel sayı bir olduqda Native Interface-də işləyir.
Test masasından istifadə edərək nüvəni simulyasiya etmək üçün aşağıdakı addımları yerinə yetirin:
- Dizayn axını pəncərəsində Dizayn Yarat-ı genişləndirin.
- Yarat SmartDesign Testbench üzərinə sağ klikləyin və sonra aşağıdakı şəkildə göstərildiyi kimi Run düyməsini basın.
Şəkil 5-1. SmartDesign Testbench yaradılması
- SmartDesign test masası üçün ad daxil edin və sonra OK düyməsini basın.
Şəkil 5-2. SmartDesign Testbench-in adlandırılması
SmartDesign test masası yaradılır və Design Flow panelinin sağında kətan görünür. - Libero® SoC Kataloquna gedin, seçin View > Windows > IP Kataloq seçin və sonra Həlllər-Videonu genişləndirin. HDMI RX IP (v5.4.0) üzərinə iki dəfə klikləyin və sonra OK düyməsini basın.
- Bütün portları seçin, sağ klikləyin və Üst Səviyyəyə Təşviq et seçin.
- SmartDesign alətlər panelində Komponent Yarat üzərinə klikləyin.
- Stimulus İerarxiyası sekmesinde HDMI_RX_TB test masasına sağ vurun file, və sonra Pre-Sinth Dizaynını Simulyasiya et > İnteraktiv Aç klikləyin.
ModelSim® aləti aşağıdakı şəkildə göstərildiyi kimi test masası ilə açılır.
Şəkil 5-3. HDMI RX Testbench ilə ModelSim Aləti File
Əhəmiyyətli: İf DO-da müəyyən edilmiş icra müddətinə görə simulyasiya dayandırılır file, simulyasiyanı tamamlamaq üçün run -all əmrindən istifadə edin.
Lisenziya (Sual verin)
HDMI RX IP aşağıdakı iki lisenziya variantı ilə təmin edilir:
- Şifrələnmiş: Nüvə üçün tam şifrələnmiş RTL kodu verilir. O, hər hansı bir Libero lisenziyası ilə pulsuz olaraq mövcuddur, bu da nüvənin SmartDesign ilə yaradılmasını təmin edir. Siz Libero dizayn dəstindən istifadə edərək Simulyasiya, Sintez, Layout həyata keçirə və FPGA silisiumunu proqramlaşdıra bilərsiniz.
- RTL: Tam RTL mənbə kodu lisenziya kilidlidir, onu ayrıca almaq lazımdır.
Simulyasiya nəticələri (Sual verin)
HDMI RX IP üçün aşağıdakı vaxt diaqramı video məlumatlarını və nəzarət məlumat dövrlərini göstərir.
Şəkil 6-1. Video Data
Aşağıdakı diaqram müvafiq idarəetmə məlumat girişləri üçün hsync və vsync çıxışlarını göstərir.
Şəkil 6-2. Horizontal Sync və Vertical Sync Siqnalları
Aşağıdakı diaqram EDID hissəsini göstərir.
Şəkil 6-3. EDID siqnalları
Resursdan istifadə (Sual verin)
HDMI RX IP PolarFire® FPGA-da (MPF300T – 1FCG1152I Paketi) həyata keçirilir. Aşağıdakı cədvəldə Piksel Sayısı = 1 piksel olduqda istifadə olunan resursların siyahısı verilmişdir.
Cədvəl 7-1. 1 Piksel Rejimi üçün Resurs İstifadəsi
| Rəng Format | Rəng Dərinliyi | SCRAMBLER | Parça 4LUT | Parça DFF | İnterfeys 4LUT | İnterfeys DFF | usRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Deaktiv edin | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Deaktiv edin | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Deaktiv edin | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Deaktiv edin | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Deaktiv edin | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Deaktiv edin | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Deaktiv edin | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Deaktiv edin | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Deaktiv edin | 1585 | 1327 | 492 | 492 | 14 | 9 |
Aşağıdakı cədvəldə Piksellərin Sayı = 4 piksel olduqda istifadə olunan resurslar göstərilir.
Cədvəl 7-2. 4 Piksel Rejimi üçün Resurs İstifadəsi
| Rəng Format | Rəng Dərinliyi | SCRAMBLER | Parça 4LUT | Parça DFF | İnterfeys 4LUT | İnterfeys DFF | usRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Deaktiv edin | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Deaktiv edin | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Deaktiv edin | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Aktivləşdirin | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Aktivləşdirin | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Aktivləşdirin | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Deaktiv edin | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Deaktiv edin | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Deaktiv edin | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Deaktiv edin | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Aşağıdakı cədvəldə Piksel Sayısı = 4 piksel və SCRAMBLER aktivləşdirildikdə istifadə olunan resursların siyahısı verilmişdir.
Cədvəl 7-3. 4 Piksel Rejimi və SCRAMBLER üçün Resurs İstifadəsi Aktivdir
| Rəng Format | Rəng Dərinliyi | SCRAMBLER | Parça 4LUT | Parça DFF | İnterfeys 4LUT | İnterfeys DFF | usRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Aktivləşdirin | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Aktivləşdirin | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Aktivləşdirin | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Sistem inteqrasiyası (Sual verin)
Bu bölmə IP-nin Libero dizaynına necə inteqrasiya olunacağını göstərir.
Aşağıdakı cədvəldə müxtəlif ayırdetmə və bit genişlikləri üçün tələb olunan PF XCVR, PF TX PLL və PF CCC konfiqurasiyaları verilmişdir.
Cədvəl 8-1. PF XCVR, PF TX PLL və PF CCC Konfiqurasiyaları
| Qətnamə | Bit Genişliyi | PF XCVR Konfiqurasiyası | CDR REF SAAT PAÇLARI | PF CCC Konfiqurasiyası | |||
| RX Data Rate | RX CDR Ref Saat Tezliyi | RX PCS Parça Eni | Giriş Tezliyi | Çıxış Tezliyi | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampDizayn 1: Rəng Dərinliyi = 8-bit və Piksel Sayısı = 1 Piksel rejimində konfiqurasiya edildikdə, aşağıdakı şəkildə göstərilir.
Şəkil 8-1. HDMI RX SampDizayn 1
məsələnample, 8 bitlik konfiqurasiyalarda aşağıdakı komponentlər dizaynın bir hissəsidir:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) TX və RX tam dupleks rejimi üçün konfiqurasiya edilib. 1485 PXL rejimi üçün 10 bit və 1 MHz CDR istinad saatı kimi konfiqurasiya edilmiş məlumat eni ilə PMA rejimində 148.5 Mbps RX məlumat sürəti. PMA rejimində TX məlumat sürəti 1485 Mbps, məlumat eni saat bölgüsü əmsalı 10 ilə 4 bit olaraq konfiqurasiya edilmişdir.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK və LANE3_CDR_REF_CLK AE27, AE28 Pad sancaqları ilə PF_XCVR_REF_CLK-dan idarə olunur.
- EDID CLK_I pin CCC ilə 150 MHz saat ilə idarə olunmalıdır.
- R_RX_CLK_I, G_RX_CLK_I və B_RX_CLK_I müvafiq olaraq LANE3_TX_CLK_R, LANE2_TX_CLK_R və LANE1_TX_CLK_R tərəfindən idarə olunur.
- R_RX_VALID_I, G_RX_VALID_I və B_RX_VALID_I müvafiq olaraq LANE3_RX_VAL, LANE2_RX_VAL və LANE1_RX_VAL tərəfindən idarə olunur.
- DATA_R_I, DATA_G_I və DATA_B_I müvafiq olaraq LANE3_RX_DATA, LANE2_RX_DATA və LANE1_RX_DATA tərəfindən idarə olunur.
HDMI RX SampDizayn 2: Rəng Dərinliyi = 8-bit və Piksel Sayısı = 4 Piksel rejimində konfiqurasiya edildikdə, aşağıdakı şəkildə göstərilir.
Şəkil 8-2. HDMI RX SampDizayn 2
məsələnample, 8 bitlik konfiqurasiyalarda aşağıdakı komponentlər dizaynın bir hissəsidir:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) TX və RX tam dupleks rejimi üçün konfiqurasiya edilib. 1485 PXL rejimi üçün 40 bit və 4 MHz CDR istinad saatı kimi konfiqurasiya edilmiş məlumat eni ilə PMA rejimində 148.5 Mbps RX məlumat sürəti. PMA rejimində TX məlumat sürəti 1485 Mbps, məlumat eni saat bölgüsü əmsalı 40 ilə 4 bit olaraq konfiqurasiya edilmişdir.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK və LANE3_CDR_REF_CLK AE27, AE28 Pad sancaqları ilə PF_XCVR_REF_CLK-dan idarə olunur.
- EDID CLK_I pin CCC ilə 150 MHz saat ilə idarə olunmalıdır.
- R_RX_CLK_I, G_RX_CLK_I və B_RX_CLK_I müvafiq olaraq LANE3_TX_CLK_R, LANE2_TX_CLK_R və LANE1_TX_CLK_R tərəfindən idarə olunur.
- R_RX_VALID_I, G_RX_VALID_I və B_RX_VALID_I müvafiq olaraq LANE3_RX_VAL, LANE2_RX_VAL və LANE1_RX_VAL tərəfindən idarə olunur.
- DATA_R_I, DATA_G_I və DATA_B_I müvafiq olaraq LANE3_RX_DATA, LANE2_RX_DATA və LANE1_RX_DATA tərəfindən idarə olunur.
HDMI RX SampDizayn 3: Rəng Dərinliyi = 8-bit və Piksel Sayısı = 4 Piksel rejimində və SCRAMBLER = Aktiv olaraq konfiqurasiya edildikdə, aşağıdakı şəkildə göstərilir.
Şəkil 8-3. HDMI RX SampDizayn 3
məsələnample, 8 bitlik konfiqurasiyalarda aşağıdakı komponentlər dizaynın bir hissəsidir:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) TX və RX Müstəqil rejim üçün konfiqurasiya edilib. 5940 PXL rejimi üçün 40 bit və 4 MHz CDR istinad saatı kimi konfiqurasiya edilmiş məlumat eni ilə PMA rejimində 148.5 Mbps RX məlumat sürəti. PMA rejimində TX məlumat sürəti 5940 Mbps, məlumat eni saat bölgüsü əmsalı 40 ilə 4 bit olaraq konfiqurasiya edilmişdir.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK və LANE3_CDR_REF_CLK AF29, AF30 Pad sancaqları ilə PF_XCVR_REF_CLK-dan idarə olunur.
- EDID CLK_I pin CCC ilə 150 MHz saat ilə sürməlidir.
- R_RX_CLK_I, G_RX_CLK_I və B_RX_CLK_I müvafiq olaraq LANE3_TX_CLK_R, LANE2_TX_CLK_R və LANE1_TX_CLK_R tərəfindən idarə olunur.
- R_RX_VALID_I, G_RX_VALID_I və B_RX_VALID_I müvafiq olaraq LANE3_RX_VAL, LANE2_RX_VAL və LANE1_RX_VAL tərəfindən idarə olunur.
- DATA_R_I, DATA_G_I və DATA_B_I müvafiq olaraq LANE3_RX_DATA, LANE2_RX_DATA və LANE1_RX_DATA tərəfindən idarə olunur.
HDMI RX SampDizayn 4: Rəng Dərinliyi = 12-bit və Piksel Sayısı = 4 Piksel rejimində və SCRAMBLER = Aktiv olaraq konfiqurasiya edildikdə, aşağıdakı şəkildə göstərilir.
Şəkil 8-4. HDMI RX SampDizayn 4
məsələnample, 12 bitlik konfiqurasiyalarda aşağıdakı komponentlər dizaynın bir hissəsidir:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) Yalnız RX rejimi üçün konfiqurasiya edilib. 4455 PXL rejimi üçün 40 bit və 4 MHz CDR istinad saatı kimi konfiqurasiya edilmiş məlumat eni ilə PMA rejimində 148.5 Mbps RX məlumat sürəti.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK və LANE3_CDR_REF_CLK AF29, AF30 Pad sancaqları ilə PF_XCVR_REF_CLK-dan idarə olunur.
- EDID CLK_I pin CCC ilə 150 MHz saat ilə sürməlidir.
- R_RX_CLK_I, G_RX_CLK_I və B_RX_CLK_I müvafiq olaraq LANE3_TX_CLK_R, LANE2_TX_CLK_R və LANE1_TX_CLK_R tərəfindən idarə olunur.
- R_RX_VALID_I, G_RX_VALID_I və B_RX_VALID_I müvafiq olaraq LANE3_RX_VAL, LANE2_RX_VAL və LANE1_RX_VAL tərəfindən idarə olunur.
- DATA_R_I, DATA_G_I və DATA_B_I müvafiq olaraq LANE3_RX_DATA, LANE2_RX_DATA və LANE1_RX_DATA tərəfindən idarə olunur.
- PF_CCC_C0 modulu LANE0_RX_CLK_R tərəfindən idarə olunan 0 MHz giriş saatından əldə edilən 74.25 MHz tezliyə malik OUT111.375_FABCLK_1 adlı saat yaradır.
HDMI RX SampDizayn 5: Rəng Dərinliyi = 8 bit konfiqurasiya edildikdə, Piksel Sayısı = 4 Piksel rejimində və SCRAMBLER = Aktiv olaraq aşağıdakı şəkildə göstərilmişdir. Bu dizayn DRI ilə dinamik məlumat sürətidir.
Şəkil 8-5. HDMI RX SampDizayn 5
məsələnample, 8 bitlik konfiqurasiyalarda aşağıdakı komponentlər dizaynın bir hissəsidir:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) aktiv dinamik yenidən konfiqurasiya interfeysi ilə Yalnız RX rejimi üçün konfiqurasiya edilmişdir. 5940 PXL rejimi üçün 40 bit və 4 MHz CDR istinad saatı kimi konfiqurasiya edilmiş məlumat eni ilə PMA rejimində 148.5 Mbps RX məlumat sürəti.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK və LANE3_CDR_REF_CLK AF29, AF30 Pad sancaqları ilə PF_XCVR_REF_CLK-dan idarə olunur.
- EDID CLK_I pin CCC ilə 150 MHz saat ilə sürməlidir.
- R_RX_CLK_I, G_RX_CLK_I və B_RX_CLK_I müvafiq olaraq LANE3_TX_CLK_R, LANE2_TX_CLK_R və LANE1_TX_CLK_R tərəfindən idarə olunur.
- R_RX_VALID_I, G_RX_VALID_I və B_RX_VALID_I müvafiq olaraq LANE3_RX_VAL, LANE2_RX_VAL və LANE1_RX_VAL tərəfindən idarə olunur.
- DATA_R_I, DATA_G_I və DATA_B_I müvafiq olaraq LANE3_RX_DATA, LANE2_RX_DATA və LANE1_RX_DATA tərəfindən idarə olunur.
Təftiş Tarixçəsi (Sual verin)
Təftiş tarixçəsi sənəddə həyata keçirilən dəyişiklikləri təsvir edir. Dəyişikliklər ən cari nəşrdən başlayaraq yenidən nəzərdən keçirilir.
Cədvəl 9-1. Təftiş Tarixçəsi
| Reviziya | Tarix | Təsvir |
| D | 02/2025 | Sənədin C reviziyasında edilən dəyişikliklərin siyahısı aşağıdakılardır:
|
| C | 02/2023 | Sənədin C reviziyasında edilən dəyişikliklərin siyahısı aşağıdakılardır:
|
| B | 09/2022 | Sənədin B revizionunda edilən dəyişikliklərin siyahısı aşağıdakılardır:
|
| A | 04/2022 | Sənədin A revizyonunda dəyişikliklərin siyahısı aşağıdakılardır:
|
| 2.0 | — | Aşağıda bu təftişdə edilən dəyişikliklərin xülasəsi verilmişdir.
|
| 1.0 | 08/2021 | İlkin təftiş. |
Mikroçip FPGA dəstəyi
Microchip FPGA məhsullar qrupu öz məhsullarını müxtəlif dəstək xidmətləri ilə dəstəkləyir, o cümlədən Müştəri Xidmətləri, Müştərilərə Texniki Dəstək Mərkəzi, websaytı və dünya üzrə satış ofisləri. Müştərilərə dəstək xidməti ilə əlaqə saxlamazdan əvvəl Microchip onlayn resurslarına baş çəkmələri tövsiyə olunur, çünki onların sorğularına artıq cavab verilmişdir. vasitəsilə Texniki Dəstək Mərkəzi ilə əlaqə saxlayın websaytında www.microchip.com/support. FPGA Cihazının Hissə nömrəsini qeyd edin, müvafiq iş kateqoriyasını seçin və dizaynı yükləyin files texniki dəstək işi yaratarkən. Məhsulun qiyməti, məhsul təkmilləşdirmələri, yeniləmə məlumatları, sifariş statusu və icazə kimi qeyri-texniki məhsul dəstəyi üçün Müştəri Xidməti ilə əlaqə saxlayın.
- Şimali Amerikadan 800.262.1060 nömrəsinə zəng edin
- Dünyanın qalan hissəsindən 650.318.4460 nömrəsinə zəng edin
- Dünyanın istənilən yerindən faks, 650.318.8044
Mikroçip məlumatı
Ticarət nişanları
“Microchip” adı və loqosu, “M” loqosu və digər adlar, loqolar və brendlər Microchip Technology Incorporated və ya onun filialları və/yaxud törəmə şirkətlərinin Birləşmiş Ştatlarda və/və ya digər ölkələrdə qeydə alınmış və qeydiyyatdan keçməmiş ticarət nişanlarıdır (“Microchip” Ticarət nişanları”). Microchip ticarət nişanları ilə bağlı məlumatı burada tapa bilərsiniz https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Hüquqi Bildiriş
Bu nəşr və buradakı məlumatlar yalnız Microchip məhsulları ilə, o cümlədən Microchip məhsullarını layihələndirmək, sınaqdan keçirmək və tətbiqinizlə inteqrasiya etmək üçün istifadə edilə bilər. Bu məlumatın hər hansı başqa şəkildə istifadəsi bu şərtləri pozur. Cihaz tətbiqləri ilə bağlı məlumat yalnız sizin rahatlığınız üçün verilir və yeniləmələr onu əvəz edə bilər. Tətbiqinizin spesifikasiyalarınıza uyğun olmasını təmin etmək sizin məsuliyyətinizdir. Əlavə dəstək üçün yerli Microchip satış ofisinizlə əlaqə saxlayın və ya bu ünvanda əlavə dəstək əldə edin www.microchip.com/en-us/support/design-help/client-support-services.
BU MƏLUMAT "OLDUĞU KİMİ" MİKROÇİP TARAFINDAN TƏQDİM EDİLİR. MICROCHIP HƏR BAŞAĞI MƏLUMATLARLA MƏHDUD OLMAYAN, O cümlədən, MƏLUMATLARLA İLƏ İLƏ AÇAĞI və ya YAZILI, YAZILI və ya şifahi, qanuni və ya başqa heç bir TƏMİNAT VƏ YA ZƏMANƏT VERMİR. SATICILIQ VƏ XÜSUSİ MƏQSƏDƏ UYĞUNLUQ VƏ YA ONUN VƏZİYYƏTİ, KEYFİYYƏTİ VƏ YA PERFORMANSINA BAĞLI ZƏMANƏTLƏR.
MİKROÇİP HİÇ BİR HALDA MİKROÇİP BİLDİRİSİ, XÜSUSİ, CƏZA, TƏSADİVƏ və ya NƏTİCƏLİ İTKİYƏ, ZƏRƏ, XƏRÇƏ VƏ YA HƏR HƏR BİR HƏR NÖVLƏ HƏR XƏRÇƏ GÖRƏ MƏSULİYYƏT OLMAYACAQ. MİKROCHIP MÜMKÜNLƏR HAQQINDA MƏLUMAT OLUNSA VƏ YA ZƏRƏRLƏR GÖRƏNƏN OLSUN. QANUNUN İCAZƏ VERDİĞİ TAM HƏRÇƏDƏ MİKROÇİPİN MƏLUMATLARA VƏ YA İSTİFADƏ İLƏ İLƏ İLGİLİ BÜTÜN İDDİALAR ÜZRƏ ÜMUMİ MƏSULİYYƏTİ, HƏR HƏR VARSA, HƏMİN MƏLUMATLARININ MƏBLƏQİNDƏN ÇOX OLMAYACAQ. MƏLUMAT.
Mikroçip cihazlarının həyat dəstəyi və/və ya təhlükəsizlik proqramlarında istifadəsi riski tamamilə alıcının üzərinə düşür və alıcı Mikroçipi bu cür istifadə nəticəsində yaranan hər hansı və bütün zərərlərdən, iddialardan, iddialardan və ya xərclərdən müdafiə etməyə, kompensasiya etməyə və zərərsiz saxlamağa razılaşır. Başqa cür göstərilmədiyi təqdirdə heç bir Microchip əqli mülkiyyət hüquqları ilə bağlı heç bir lisenziya ötürülmür.
Mikroçip Cihazları Kod Qoruma Xüsusiyyəti
Microchip məhsullarında kod mühafizəsi funksiyasının aşağıdakı detallarına diqqət yetirin:
- Microchip məhsulları xüsusi Microchip Data Sheet-də olan spesifikasiyalara cavab verir.
- Microchip hesab edir ki, onun məhsulları ailəsi nəzərdə tutulmuş qaydada, istismar spesifikasiyası daxilində və normal şəraitdə istifadə edildikdə təhlükəsizdir.
- Mikroçip öz əqli mülkiyyət hüquqlarını qiymətləndirir və aqressiv şəkildə qoruyur. Microchip məhsullarının kod qoruma xüsusiyyətlərini pozmaq cəhdləri qəti qadağandır və Rəqəmsal Minilliyin Müəllif Hüquqları Aktını poza bilər.
- Nə Microchip, nə də hər hansı digər yarımkeçirici istehsalçısı öz kodunun təhlükəsizliyinə zəmanət verə bilməz. Kodun qorunması o demək deyil ki, biz məhsulun “qırılmaz” olmasına zəmanət veririk. Kod mühafizəsi daim inkişaf edir. Microchip məhsullarımızın kod mühafizəsi xüsusiyyətlərini davamlı olaraq təkmilləşdirməyə sadiqdir.
© 2025 Microchip Technology Inc. və onun törəmə şirkətləri
Tez-tez verilən suallar
- S: HDMI RX IP nüvəsini necə yeniləyə bilərəm?
A: IP nüvəsi Libero SoC proqramı vasitəsilə yenilənə və ya kataloqdan əl ilə endirilə bilər. Libero SoC proqram təminatının IP Kataloqunda quraşdırıldıqdan sonra o, layihəyə daxil edilmək üçün SmartDesign daxilində konfiqurasiya edilə, yaradıla və yaradıla bilər.
Sənədlər / Resurslar
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI qəbuledicisi [pdf] İstifadəçi təlimatı PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
