MICROCHIP PolarFire FPGA Interfejs multimedialny wysokiej rozdzielczości Odbiornik HDMI
Wprowadzenie (zadaj pytanie)
Odbiornik High-Definition Multimedia Interface (HDMI) firmy Microchip IP obsługuje odbiór danych wideo i pakietów danych audio opisanych w specyfikacji standardu HDMI. HDMI RX IP jest specjalnie zaprojektowany dla urządzeń PolarFire® FPGA i PolarFire System on Chip (SoC) FPGA obsługujących HDMI 2.0 dla rozdzielczości do 1920 × 1080 przy 60 Hz w trybie jednego piksela i do 3840 × 2160 przy 60 Hz w trybie czterech pikseli. RX IP obsługuje funkcję Hot Plug Detect (HPD) do monitorowania włączania i wyłączania zasilania oraz zdarzeń odłączania i podłączania w celu wskazania komunikacji między źródłem HDMI a odbiornikiem HDMI.
Źródło HDMI używa kanału Display Data (DDC) do odczytu Extended Display Identification Data (EDID) odbiornika w celu odkrycia konfiguracji i/lub możliwości odbiornika. IP HDMI RX ma wstępnie zaprogramowany EDID, który źródło HDMI może odczytać przez standardowy kanał I2C. Transceivery urządzeń PolarFire FPGA i PolarFire SoC FPGA są używane wraz z IP RX w celu deserializacji danych szeregowych do danych 10-bitowych. Kanały danych w HDMI mogą mieć znaczne przekoszenie między sobą. IP HDMI RX usuwa przekoszenie między kanałami danych za pomocą FIFO (First-In First-Out). Ten IP konwertuje dane Transition Minimized Differential Signaling (TMDS) otrzymane ze źródła HDMI przez transceiver na 24-bitowe dane pikseli RGB, 24-bitowe dane audio i sygnały sterujące. Cztery standardowe tokeny sterujące określone w protokole HDMI są używane do wyrównania fazowego danych podczas deserializacji.
Streszczenie
Poniższa tabela zawiera podsumowanie charakterystyki HDMI RX IP.
Tabela 1. Charakterystyka IP odbiornika HDMI
| Wersja podstawowa | Niniejsza instrukcja obsługi dotyczy HDMI RX IP v5.4. |
| Obsługiwane rodziny urządzeń |
|
| Obsługiwany przepływ narzędzi | Wymaga Libero® SoC w wersji 12.0 lub nowszej. |
| Obsługiwane interfejsy | Interfejsy obsługiwane przez HDMI RX IP to:
|
| Koncesjonowanie | HDMI RX IP jest dostarczany z następującymi dwoma opcjami licencji:
|
Cechy
HDMI RX IP ma następujące cechy:
- Zgodny z HDMI 2.0
- Obsługuje głębię kolorów 8, 10, 12 i 16 bitów
- Obsługuje formaty kolorów takie jak RGB, YUV 4:2:2 i YUV 4:4:4
- Obsługuje jeden lub cztery piksele na wejście zegara
- Obsługuje rozdzielczości do 1920 ✕ 1080 przy 60 Hz w trybie jednego piksela i do 3840 ✕ 2160 przy 60 Hz w trybie czterech pikseli.
- Wykrywa Hot-Plug
- Obsługuje schemat dekodowania – TMDS
- Obsługuje wejście DVI
- Obsługuje kanał danych wyświetlania (DDC) i rozszerzony kanał danych wyświetlania (E-DDC)
- Obsługuje natywny i AXI4 Stream Video Interface do przesyłania danych wideo
- Obsługuje natywny i AXI4 Stream Audio Interface do przesyłania danych audio
Nieobsługiwane funkcje
Poniżej przedstawiono nieobsługiwane funkcje HDMI RX IP:
- Format koloru 4:2:0 nie jest obsługiwany.
- Technologie High Dynamic Range (HDR) i High-bandwidth Digital Content Protection (HDCP) nie są obsługiwane.
- Funkcje zmiennej częstotliwości odświeżania (VRR) i automatycznego trybu niskiego opóźnienia (ALLM) nie są obsługiwane.
- Parametry czasowe poziome, które nie są podzielne przez cztery w trybie czterech pikseli, nie są obsługiwane.
Instrukcje instalacji
Rdzeń IP musi zostać zainstalowany w katalogu IP oprogramowania Libero® SoC automatycznie za pomocą funkcji aktualizacji katalogu IP w oprogramowaniu Libero SoC lub ręcznie pobrany z katalogu. Po zainstalowaniu rdzenia IP w katalogu IP oprogramowania Libero SoC jest on konfigurowany, generowany i instancjonowany w ramach Smart Design w celu uwzględnienia w projekcie Libero.
Przetestowane urządzenia źródłowe (Zadaj pytanie)
W poniższej tabeli wymieniono przetestowane urządzenia źródłowe.
Tabela 1-1. Testowane urządzenia źródłowe
| Urządzenia | Tryb pikselowy | Rozdzielczości przetestowane | Głębia koloru (bit) | Tryb kolorów | Audio |
| Analizator HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS i 1080P 60 FPS | 8 | RGB, YUV444 i YUV422 | Tak |
| 1080P 30 klatek na sekundę | 8, 10, 12 i 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS i 4K 60 FPS | 8 | |||
| 1080P 60 klatek na sekundę | 8, 12 i 16 | ||||
| 4K 30 klatek na sekundę | 8, 10, 12 i 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 klatek na sekundę | 8 | RGB | Tak |
| 4 | 1080P 60 kl./s i 4K 30 kl./s | ||||
| Dell Latitude 3420 | 1 | 1080P 60 klatek na sekundę | 8 | RGB | Tak |
| 4 | 4K 30 kl./s i 4K 60 kl./s | ||||
| Tester HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS i 1080P 60 FPS | 8 | RGB, YUV444 i YUV422 | Tak |
| 1080P 30 klatek na sekundę | 8, 10, 12 i 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS i 4K 30 FPS | 8 | |||
| 1080P 30 klatek na sekundę | 8, 12 i 16 | ||||
| Zestaw NVIDIA® Jetson AGX Orin 32 GB H01 | 1 | 1080P 30 klatek na sekundę | 8 | RGB | NIE |
| 4 | 4K 60 klatek na sekundę |
Konfiguracja HDMI RX IP (Zadaj pytanie)
W tej sekcji znajdziesz więcejview interfejsu HDMI RX IP Configurator i jego komponentów. HDMI RX IP Configurator zapewnia graficzny interfejs do konfiguracji rdzenia HDMI RX. Ten konfigurator umożliwia użytkownikowi wybór parametrów, takich jak liczba pikseli, liczba kanałów audio, interfejs wideo, interfejs audio, SCRAMBLER, głębia kolorów, format kolorów, testbench i licencja. Interfejs konfiguratora obejmuje menu rozwijane i opcje dostosowywania ustawień. Kluczowe konfiguracje opisano w tabeli 4-1. Poniższy rysunek przedstawia szczegółowe view interfejsu HDMI RX IP Configurator.
Rysunek 2-1. Konfigurator IP HDMI RX
Interfejs zawiera również przyciski OK i Anuluj umożliwiające potwierdzenie lub odrzucenie konfiguracji.
Implementacja sprzętu (Zadaj pytanie)
Poniższe rysunki przedstawiają interfejs HDMI RX IP z transceiverem (XCVR).
Rysunek 3-1. Schemat blokowy odbiornika HDMI
Rysunek 3-2. Szczegółowy schemat blokowy odbiornika
HDMI RX składa się z trzechtages:
- Układ wyrównywania faz wyrównuje dane równoległe względem granic tokenów sterujących, wykorzystując poślizg bitowy transceivera.
- Dekoder TMDS konwertuje zakodowane 10-bitowe dane na 8-bitowe dane pikseli wideo, 4-bitowe dane pakietów audio i 2-bitowe sygnały sterujące.
- Kolejki FIFO eliminują przekłamanie pomiędzy zegarami na pasach R, G i B.
Phase Aligner (Zadaj pytanie)
10-bitowe równoległe dane z XCVR nie zawsze są wyrównane względem granic słów zakodowanych w TMDS. Równoległe dane muszą zostać przesunięte i wyrównane w celu zdekodowania danych. Wyrównywacz fazy wyrównuje przychodzące równoległe dane do granic słów za pomocą funkcji poślizgu bitowego w XCVR. XCVR w trybie Per-Monitor DPI Awareness (PMA) umożliwia funkcję poślizgu bitowego, w której dostosowuje wyrównanie 10-bitowego deserializowanego słowa o 1 bit. Za każdym razem po dostosowaniu 10-bitowego słowa o pozycję poślizgu 1 bitowego jest ono porównywane z dowolnym z czterech tokenów kontrolnych protokołu HDMI w celu zablokowania pozycji podczas okresu kontrolnego. 10-bitowe słowo jest prawidłowo wyrównane i uważane za ważne dla następnego stages. Każdy kanał koloru ma swój własny aligner fazy, dekoder TMDS rozpoczyna dekodowanie tylko wtedy, gdy wszystkie alignery fazy są zablokowane, aby skorygować granice słów.
Dekoder TMDS (Zadaj pytanie)
Dekoder TMDS dekoduje 10-bitowe deserializowane dane z transceivera do 8-bitowych danych pikselowych podczas okresu wideo. HSYNC, VSYNC i PACKET HEADER są generowane podczas okresu sterowania z 10-bitowych danych kanału niebieskiego. Dane pakietu audio są dekodowane na kanałach R i G, każdy z czterema bitami. Dekoder TMDS każdego kanału działa na swoim własnym zegarze. Stąd może mieć pewne przechylenie między kanałami.
Odchylenie kanału do kanału (Zadaj pytanie)
Logika de-skew oparta na FIFO jest używana do usuwania przekosu między kanałami. Każdy kanał odbiera prawidłowy sygnał z jednostek wyrównywania faz, aby wskazać, czy przychodzące 10-bitowe dane z wyrównywacza faz są prawidłowe. Jeśli wszystkie kanały są prawidłowe (osiągnęły wyrównanie faz), moduł FIFO rozpoczyna przesyłanie danych przez moduł FIFO przy użyciu sygnałów zezwalających na odczyt i zapis (ciągłe zapisywanie i odczytywanie). Gdy token sterujący zostanie wykryty w dowolnym z wyjść FIFO, przepływ odczytu zostaje zawieszony, a sygnał wykrycia znacznika jest generowany w celu wskazania przybycia określonego znacznika do strumienia wideo. Przepływ odczytu zostaje wznowiony tylko wtedy, gdy znacznik ten pojawi się na wszystkich trzech kanałach. W rezultacie odpowiednie przekosy są usuwane. FIFO z podwójnym zegarem synchronizują wszystkie trzy strumienie danych z zegarem niebieskiego kanału, aby usunąć odpowiednie przekosy. Poniższy rysunek opisuje technikę de-skew kanał do kanału.
Rysunek 3-3. Odskok między kanałami
DDC (Zadaj pytanie)
DDC to kanał komunikacyjny oparty na specyfikacji magistrali I2C. Źródło używa poleceń I2C do odczytu informacji z E-EDID odbiornika z adresem podrzędnym. HDMI RX IP używa wstępnie zdefiniowanego EDID z wieloma rozdzielczościami, obsługuje rozdzielczości do 1920 ✕ 1080 przy 60 Hz w trybie jednego piksela i do 3840 ✕ 2160 przy 60 Hz w trybie czterech pikseli.
EDID reprezentuje nazwę wyświetlaną jako Microchip HDMI display.
Parametry HDMI RX i sygnały interfejsu (Zadaj pytanie)
W tej sekcji omówiono parametry konfiguratora graficznego HDMI RX oraz sygnały I/O.
Parametry konfiguracyjne (Zadaj pytanie)
W poniższej tabeli wymieniono parametry konfiguracji w HDMI RX IP.
Tabela 4-1. Parametry konfiguracji
| Nazwa parametru | Opis |
| Format koloru | Definiuje przestrzeń kolorów. Obsługuje następujące formaty kolorów:
|
| Głębia koloru | Określa liczbę bitów na składnik koloru. Obsługuje 8, 10, 12 i 16 bitów na składnik. |
| Liczba pikseli | Wskazuje liczbę pikseli na wejście zegara:
|
| SCRAMERYK | Obsługa rozdzielczości 4K przy 60 klatkach na sekundę:
|
| Liczba kanałów audio | Obsługuje następującą liczbę kanałów audio:
|
| Interfejs wideo | Strumień natywny i AXI |
| Interfejs audio | Strumień natywny i AXI |
| Stanowisko testowe | Umożliwia wybór środowiska stanowiska testowego. Obsługuje następujące opcje stanowiska testowego:
|
| Licencja | Określa typ licencji. Zapewnia następujące dwie opcje licencji:
|
Porty (Zadaj pytanie)
Poniższa tabela przedstawia listę portów wejściowych i wyjściowych HDMI RX IP dla interfejsu natywnego, gdy formatem koloru jest RGB.
Tabela 4-2. Dane wejściowe i wyjściowe dla interfejsu natywnego
| Nazwa sygnału | Kierunek | Szerokość (w bitach) | Opis |
| RESET_N_I | Wejście | 1 | Sygnał resetu asynchronicznego o stanie aktywnym i niskim |
| R_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału „R” z XCVR |
| G_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału „G” z XCVR |
| B_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału „B” z XCVR |
| EDID_RESETUJ_N_I | Wejście | 1 | Aktywny niski asynchroniczny sygnał resetu edid |
| R_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla równoległych danych kanału „R” |
| G_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla równoległych danych kanału „G” |
| B_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla równoległych danych kanału „B” |
| Nazwa sygnału | Kierunek | Szerokość (w bitach) | Opis |
| DANE_R_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane kanału „R” z XCVR |
| DANE_G_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane kanału „G” z XCVR |
| DANE_B_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane kanału „B” z XCVR |
| SCL_I | Wejście | 1 | Wejście zegara szeregowego I2C dla DDC |
| HPD_I | Wejście | 1 | Sygnał wejściowy wykrywania hot plug. Źródło jest podłączone do odbiornika Sygnał HPD powinien być wysoki. |
| SDA_I | Wejście | 1 | Wejście danych szeregowych I2C dla DDC |
| EDID_CLK_I | Wejście | 1 | Zegar systemowy dla modułu I2C |
| BIT_POŚLIZG_R_O | Wyjście | 1 | Sygnał poślizgu bitowego do kanału „R” transceivera |
| BIT_POŚLIZG_G_O | Wyjście | 1 | Sygnał poślizgu bitowego do kanału „G” transceivera |
| BIT_POŚLIZG_B_O | Wyjście | 1 | Sygnał poślizgu bitowego do kanału „B” transceivera |
| WIDEO_DANE_WAŻNE_O | Wyjście | 1 | Wyjście prawidłowych danych wideo |
| AUDIO_DATA_VALID_O | Wyjście | 1 | Wyjście prawidłowych danych audio |
| H_SYNC_O | Wyjście | 1 | Impuls synchronizacji poziomej |
| V_SYNC_O | Wyjście | 1 | Aktywny impuls synchronizacji pionowej |
| R_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „R” |
| IŚĆ | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „G” |
| B_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „B” |
| SDA_O | Wyjście | 1 | Wyjście danych szeregowych I2C dla DDC |
| HPD_O | Wyjście | 1 | Sygnał wyjściowy wykrywania gorącej wtyczki |
| ACR_CTS_O | Wyjście | 20 | Czas cyklu regeneracji zegara audioamp wartość |
| ACR_N_O | Wyjście | 20 | Parametr wartości regeneracji zegara audio (N) |
| ACR_WAŻNY_O | Wyjście | 1 | Sygnał regeneracji zegara audio prawidłowy |
| AUDIO_SAMPLE_CH1_O | Wyjście | 24 | Kanał 1 audio samppliki danych |
| AUDIO_SAMPLE_CH2_O | Wyjście | 24 | Kanał 2 audio samppliki danych |
| AUDIO_SAMPLE_CH3_O | Wyjście | 24 | Kanał 3 audio samppliki danych |
| AUDIO_SAMPLE_CH4_O | Wyjście | 24 | Kanał 4 audio samppliki danych |
| AUDIO_SAMPLE_CH5_O | Wyjście | 24 | Kanał 5 audio samppliki danych |
| AUDIO_SAMPLE_CH6_O | Wyjście | 24 | Kanał 6 audio samppliki danych |
| AUDIO_SAMPLE_CH7_O | Wyjście | 24 | Kanał 7 audio samppliki danych |
| AUDIO_SAMPLE_CH8_O | Wyjście | 24 | Kanał 8 audio samppliki danych |
| Tryb HDMI_DVI_O | Wyjście | 1 | Oto dwa tryby:
|
Poniższa tabela opisuje porty wejściowe i wyjściowe HDMI RX IP dla interfejsu strumieniowego wideo AXI4.
Tabela 4-3. Porty wejściowe i wyjściowe dla interfejsu strumieniowego wideo AXI4
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| TDATA_O | Wyjście | LICZBA PIKSELI ✕ Głębia koloru ✕ 3 bity | Dane wyjściowe wideo [R, G, B] |
| TVALID_O | Wyjście | 1 | Wyjście wideo jest prawidłowe |
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| TLAST_O | Wyjście | 1 | Sygnał końcowy ramki wyjściowej |
| TUSER_O | Wyjście | 3 |
|
| TSTRB_O | Wyjście | 3 | Wyjście danych wideo stroboskopowe |
| TKEEP_O | Wyjście | 3 | Wyjściowe dane wideo zachowują |
Poniższa tabela opisuje porty wejściowe i wyjściowe HDMI RX IP dla interfejsu AXI4 Stream Audio.
Tabela 4-4. Porty wejściowe i wyjściowe dla interfejsu strumieniowego audio AXI4
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| AUDIO_TDATA_O | Wyjście | 24 | Wyjście danych audio |
| AUDIO_TID_O | Wyjście | 3 | Kanał wyjściowy audio |
| AUDIO_TVALID_O | Wyjście | 1 | Wyjście sygnału audio jest prawidłowe |
Poniższa tabela przedstawia listę portów wejściowych i wyjściowych HDMI RX IP dla interfejsu natywnego, gdy format koloru to YUV444.
Tabela 4-5. Dane wejściowe i wyjściowe dla interfejsu natywnego
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| RESET_N_I | Wejście | 1 | Sygnał resetu asynchronicznego o stanie aktywnym i niskim |
| LANE3_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału Lane 3 z XCVR |
| LANE2_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału Lane 2 z XCVR |
| LANE1_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału Lane 1 z XCVR |
| EDID_RESETUJ_N_I | Wejście | 1 | Aktywny niski asynchroniczny sygnał resetu edid |
| LANE3_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla danych równoległych pasa 3 |
| LANE2_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla danych równoległych pasa 2 |
| LANE1_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla danych równoległych pasa 1 |
| DANE_LANE3_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane z pasa 3 z XCVR |
| DANE_LANE2_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane z pasa 2 z XCVR |
| DANE_LANE1_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane z pasa 1 z XCVR |
| SCL_I | Wejście | 1 | Wejście zegara szeregowego I2C dla DDC |
| HPD_I | Wejście | 1 | Sygnał wejściowy wykrywania hot plug. Źródło jest podłączone do odbiornika Sygnał HPD powinien być wysoki. |
| SDA_I | Wejście | 1 | Wejście danych szeregowych I2C dla DDC |
| EDID_CLK_I | Wejście | 1 | Zegar systemowy dla modułu I2C |
| BIT_ŚLIZG_PAS3_O | Wyjście | 1 | Sygnał poślizgu bitowego do pasa 3 transceivera |
| BIT_ŚLIZG_PAS2_O | Wyjście | 1 | Sygnał poślizgu bitowego do pasa 2 transceivera |
| BIT_ŚLIZG_PAS1_O | Wyjście | 1 | Sygnał poślizgu bitowego do pasa 1 transceivera |
| WIDEO_DANE_WAŻNE_O | Wyjście | 1 | Wyjście prawidłowych danych wideo |
| AUDIO_DATA_VALID_O | Wyjście | 1 | Wyjście prawidłowych danych audio |
| H_SYNC_O | Wyjście | 1 | Impuls synchronizacji poziomej |
| V_SYNC_O | Wyjście | 1 | Aktywny impuls synchronizacji pionowej |
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| Ty_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „Y” |
| Cb_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Odkodowane dane „Cb” |
| Cr_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „Cr” |
| SDA_O | Wyjście | 1 | Wyjście danych szeregowych I2C dla DDC |
| HPD_O | Wyjście | 1 | Sygnał wyjściowy wykrywania gorącej wtyczki |
| ACR_CTS_O | Wyjście | 20 | Czas cyklu regeneracji zegara audioamp wartość |
| ACR_N_O | Wyjście | 20 | Parametr wartości regeneracji zegara audio (N) |
| ACR_WAŻNY_O | Wyjście | 1 | Sygnał regeneracji zegara audio prawidłowy |
| AUDIO_SAMPLE_CH1_O | Wyjście | 24 | Kanał 1 audio samppliki danych |
| AUDIO_SAMPLE_CH2_O | Wyjście | 24 | Kanał 2 audio samppliki danych |
| AUDIO_SAMPLE_CH3_O | Wyjście | 24 | Kanał 3 audio samppliki danych |
| AUDIO_SAMPLE_CH4_O | Wyjście | 24 | Kanał 4 audio samppliki danych |
| AUDIO_SAMPLE_CH5_O | Wyjście | 24 | Kanał 5 audio samppliki danych |
| AUDIO_SAMPLE_CH6_O | Wyjście | 24 | Kanał 6 audio samppliki danych |
| AUDIO_SAMPLE_CH7_O | Wyjście | 24 | Kanał 7 audio samppliki danych |
| AUDIO_SAMPLE_CH8_O | Wyjście | 24 | Kanał 8 audio samppliki danych |
Poniższa tabela przedstawia listę portów wejściowych i wyjściowych HDMI RX IP dla interfejsu natywnego, gdy format koloru to YUV422.
Tabela 4-6. Dane wejściowe i wyjściowe dla interfejsu natywnego
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| RESET_N_I | Wejście | 1 | Sygnał resetu asynchronicznego o stanie aktywnym i niskim |
| LANE3_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału Lane 3 z XCVR |
| LANE2_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału Lane 2 z XCVR |
| LANE1_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału Lane 1 z XCVR |
| EDID_RESETUJ_N_I | Wejście | 1 | Aktywny niski asynchroniczny sygnał resetu edid |
| LANE3_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla danych równoległych pasa 3 |
| LANE2_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla danych równoległych pasa 2 |
| LANE1_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla danych równoległych pasa 1 |
| DANE_LANE3_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane z pasa 3 z XCVR |
| DANE_LANE2_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane z pasa 2 z XCVR |
| DANE_LANE1_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane z pasa 1 z XCVR |
| SCL_I | Wejście | 1 | Wejście zegara szeregowego I2C dla DDC |
| HPD_I | Wejście | 1 | Sygnał wejściowy wykrywania hot plug. Źródło jest podłączone do odbiornika Sygnał HPD powinien być wysoki. |
| SDA_I | Wejście | 1 | Wejście danych szeregowych I2C dla DDC |
| EDID_CLK_I | Wejście | 1 | Zegar systemowy dla modułu I2C |
| BIT_ŚLIZG_PAS3_O | Wyjście | 1 | Sygnał poślizgu bitowego do pasa 3 transceivera |
| BIT_ŚLIZG_PAS2_O | Wyjście | 1 | Sygnał poślizgu bitowego do pasa 2 transceivera |
| BIT_ŚLIZG_PAS1_O | Wyjście | 1 | Sygnał poślizgu bitowego do pasa 1 transceivera |
| WIDEO_DANE_WAŻNE_O | Wyjście | 1 | Wyjście prawidłowych danych wideo |
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| AUDIO_DATA_VALID_O | Wyjście | 1 | Wyjście prawidłowych danych audio |
| H_SYNC_O | Wyjście | 1 | Impuls synchronizacji poziomej |
| V_SYNC_O | Wyjście | 1 | Aktywny impuls synchronizacji pionowej |
| Ty_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „Y” |
| WSPÓŁ | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „C” |
| SDA_O | Wyjście | 1 | Wyjście danych szeregowych I2C dla DDC |
| HPD_O | Wyjście | 1 | Sygnał wyjściowy wykrywania gorącej wtyczki |
| ACR_CTS_O | Wyjście | 20 | Czas cyklu regeneracji zegara audioamp wartość |
| ACR_N_O | Wyjście | 20 | Parametr wartości regeneracji zegara audio (N) |
| ACR_WAŻNY_O | Wyjście | 1 | Sygnał regeneracji zegara audio prawidłowy |
| AUDIO_SAMPLE_CH1_O | Wyjście | 24 | Kanał 1 audio samppliki danych |
| AUDIO_SAMPLE_CH2_O | Wyjście | 24 | Kanał 2 audio samppliki danych |
| AUDIO_SAMPLE_CH3_O | Wyjście | 24 | Kanał 3 audio samppliki danych |
| AUDIO_SAMPLE_CH4_O | Wyjście | 24 | Kanał 4 audio samppliki danych |
| AUDIO_SAMPLE_CH5_O | Wyjście | 24 | Kanał 5 audio samppliki danych |
| AUDIO_SAMPLE_CH6_O | Wyjście | 24 | Kanał 6 audio samppliki danych |
| AUDIO_SAMPLE_CH7_O | Wyjście | 24 | Kanał 7 audio samppliki danych |
| AUDIO_SAMPLE_CH8_O | Wyjście | 24 | Kanał 8 audio samppliki danych |
Poniższa tabela przedstawia listę portów wejściowych i wyjściowych HDMI RX IP dla interfejsu natywnego, gdy włączona jest funkcja SCRAMBLER.
Tabela 4-7. Dane wejściowe i wyjściowe dla interfejsu natywnego
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| RESET_N_I | Wejście | 1 | Sygnał resetu asynchronicznego o stanie aktywnym i niskim |
| R_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału „R” z XCVR |
| G_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału „G” z XCVR |
| B_RX_CLK_I | Wejście | 1 | Równoległy zegar dla kanału „B” z XCVR |
| EDID_RESETUJ_N_I | Wejście | 1 | Aktywny niski asynchroniczny sygnał resetu edid |
| Kabel_HDMI_CLK_I | Wejście | 1 | Zegar kablowy ze źródła HDMI |
| R_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla równoległych danych kanału „R” |
| G_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla równoległych danych kanału „G” |
| B_RX_WAŻNY_I | Wejście | 1 | Prawidłowy sygnał z XCVR dla równoległych danych kanału „B” |
| DANE_R_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane kanału „R” z XCVR |
| DANE_G_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane kanału „G” z XCVR |
| DANE_B_I | Wejście | LICZBA PIKSELÓW ✕ 10 bitów | Otrzymano równoległe dane kanału „B” z XCVR |
| SCL_I | Wejście | 1 | Wejście zegara szeregowego I2C dla DDC |
| HPD_I | Wejście | 1 | Sygnał wejściowy wykrywania hot plug. Źródło jest podłączone do odbiornika, a sygnał HPD powinien być wysoki. |
| SDA_I | Wejście | 1 | Wejście danych szeregowych I2C dla DDC |
| EDID_CLK_I | Wejście | 1 | Zegar systemowy dla modułu I2C |
| BIT_POŚLIZG_R_O | Wyjście | 1 | Sygnał poślizgu bitowego do kanału „R” transceivera |
| BIT_POŚLIZG_G_O | Wyjście | 1 | Sygnał poślizgu bitowego do kanału „G” transceivera |
| Nazwa portu | Kierunek | Szerokość (w bitach) | Opis |
| BIT_POŚLIZG_B_O | Wyjście | 1 | Sygnał poślizgu bitowego do kanału „B” transceivera |
| WIDEO_DANE_WAŻNE_O | Wyjście | 1 | Wyjście prawidłowych danych wideo |
| AUDIO_DATA_VALID_O | Output1 | 1 | Wyjście prawidłowych danych audio |
| H_SYNC_O | Wyjście | 1 | Impuls synchronizacji poziomej |
| V_SYNC_O | Wyjście | 1 | Aktywny impuls synchronizacji pionowej |
| DANE_PRĘDKOŚĆ_O | Wyjście | 16 | Szybkość transmisji danych Rx. Poniżej przedstawiono wartości szybkości transmisji danych:
|
| R_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „R” |
| IŚĆ | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „G” |
| B_O | Wyjście | LICZBA PIKSELI ✕ Bity głębi kolorów | Zdekodowane dane „B” |
| SDA_O | Wyjście | 1 | Wyjście danych szeregowych I2C dla DDC |
| HPD_O | Wyjście | 1 | Sygnał wyjściowy wykrywania gorącej wtyczki |
| ACR_CTS_O | Wyjście | 20 | Czas cyklu regeneracji zegara audioamp wartość |
| ACR_N_O | Wyjście | 20 | Parametr wartości regeneracji zegara audio (N) |
| ACR_WAŻNY_O | Wyjście | 1 | Sygnał regeneracji zegara audio prawidłowy |
| AUDIO_SAMPLE_CH1_O | Wyjście | 24 | Kanał 1 audio samppliki danych |
| AUDIO_SAMPLE_CH2_O | Wyjście | 24 | Kanał 2 audio samppliki danych |
| AUDIO_SAMPLE_CH3_O | Wyjście | 24 | Kanał 3 audio samppliki danych |
| AUDIO_SAMPLE_CH4_O | Wyjście | 24 | Kanał 4 audio samppliki danych |
| AUDIO_SAMPLE_CH5_O | Wyjście | 24 | Kanał 5 audio samppliki danych |
| AUDIO_SAMPLE_CH6_O | Wyjście | 24 | Kanał 6 audio samppliki danych |
| AUDIO_SAMPLE_CH7_O | Wyjście | 24 | Kanał 7 audio samppliki danych |
| AUDIO_SAMPLE_CH8_O | Wyjście | 24 | Kanał 8 audio samppliki danych |
Symulacja testbencha (zadaj pytanie)
Testbench jest dostarczany w celu sprawdzenia funkcjonalności rdzenia HDMI RX. Testbench działa tylko w Native Interface, gdy liczba pikseli wynosi jeden.
Aby zasymulować rdzeń za pomocą stanowiska testowego, wykonaj następujące kroki:
- W oknie Przepływ projektowania rozwiń opcję Utwórz projekt.
- Kliknij prawym przyciskiem myszy opcję Utwórz stanowisko testowe SmartDesign, a następnie kliknij polecenie Uruchom, jak pokazano na poniższym rysunku.
Rysunek 5-1. Tworzenie środowiska testowego SmartDesign
- Wprowadź nazwę środowiska testowego SmartDesign i kliknij przycisk OK.
Rysunek 5-2. Nadawanie nazwy SmartDesign Testbench
Zostanie utworzone środowisko testowe SmartDesign, a po prawej stronie okienka Przepływ projektu pojawi się płótno. - Przejdź do katalogu Libero® SoC, wybierz View > Windows > IP Catalog, a następnie rozwiń Solutions-Video. Kliknij dwukrotnie HDMI RX IP (v5.4.0), a następnie kliknij OK.
- Zaznacz wszystkie porty, kliknij prawym przyciskiem myszy i wybierz opcję Awansuj do najwyższego poziomu.
- Na pasku narzędzi SmartDesign kliknij opcję Generuj komponent.
- Na karcie Hierarchia bodźców kliknij prawym przyciskiem myszy testbench HDMI_RX_TB file, a następnie kliknij opcję Symuluj projekt przed syntezatorem > Otwórz interaktywnie.
Narzędzie ModelSim® otwiera się wraz ze stanowiskiem testowym, jak pokazano na poniższym rysunku.
Rysunek 5-3. Narzędzie ModelSim z testem HDMI RX File
Ważne: Ijeśli symulacja zostanie przerwana z powodu ograniczenia czasu trwania określonego w DO file, użyj polecenia run -all, aby zakończyć symulację.
Licencja (Zadaj pytanie)
HDMI RX IP jest dostarczany z następującymi dwoma opcjami licencji:
- Szyfrowane: Kompletny zaszyfrowany kod RTL jest dostarczany dla rdzenia. Jest on dostępny bezpłatnie z dowolną licencją Libero, umożliwiając instancjonowanie rdzenia za pomocą SmartDesign. Możesz wykonać symulację, syntezę, układ i zaprogramować krzem FPGA za pomocą pakietu projektowego Libero.
- RTL: Kompletny kod źródłowy RTL jest objęty licencją, którą należy zakupić osobno.
Wyniki symulacji (Zadaj pytanie)
Poniższy diagram czasowy dla HDMI RX IP pokazuje okresy danych wideo i danych sterujących.
Rysunek 6-1. Dane wideo
Poniższy diagram przedstawia wyjścia hsync i vsync dla odpowiednich danych wejściowych sterujących.
Rysunek 6-2. Sygnały synchronizacji poziomej i pionowej
Poniższy diagram przedstawia część EDID.
Rysunek 6-3. Sygnały EDID
Wykorzystanie zasobów (Zadaj pytanie)
HDMI RX IP jest zaimplementowany w PolarFire® FPGA (MPF300T – pakiet 1FCG1152I). Poniższa tabela zawiera listę zasobów wykorzystywanych, gdy liczba pikseli = 1 piksel.
Tabela 7-1. Wykorzystanie zasobów w trybie 1 piksela
| Format koloru | Głębia koloru | SCRAMERYK | Tkanina 4LUT | Tkanina DFF | Interfejs 4LUT | Interfejs DFF | pamięć RAM (64×12) | LSRAM (20k) |
| RGB | 8 | Wyłączyć | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Wyłączyć | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Wyłączyć | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Wyłączyć | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Wyłączyć | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Wyłączyć | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Wyłączyć | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Wyłączyć | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Wyłączyć | 1585 | 1327 | 492 | 492 | 14 | 9 |
Poniższa tabela przedstawia zasoby wykorzystywane w przypadku, gdy liczba pikseli wynosi 4 piksele.
Tabela 7-2. Wykorzystanie zasobów w trybie 4 piksela
| Format koloru | Głębia koloru | SCRAMERYK | Tkanina 4LUT | Tkanina DFF | Interfejs 4LUT | Interfejs DFF | pamięć RAM (64×12) | LSRAM (20k) |
| RGB | 8 | Wyłączyć | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Wyłączyć | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Wyłączyć | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Włączać | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Włączać | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Włączać | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Wyłączyć | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Wyłączyć | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Wyłączyć | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Wyłączyć | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Poniższa tabela przedstawia zasoby wykorzystywane, gdy liczba pikseli wynosi 4 piksele, a opcja SCRAMBLER jest włączona.
Tabela 7-3. Wykorzystanie zasobów w trybie 4 pikseli i z włączonym SCRAMBLER
| Format koloru | Głębia koloru | SCRAMERYK | Tkanina 4LUT | Tkanina DFF | Interfejs 4LUT | Interfejs DFF | pamięć RAM (64×12) | LSRAM (20k) |
| RGB | 8 | Włączać | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Włączać | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Włączać | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integracja systemu (Zadaj pytanie)
W tej sekcji pokazano, jak zintegrować własność intelektualną z projektem Libero.
W poniższej tabeli wymieniono konfiguracje PF XCVR, PF TX PLL i PF CCC wymagane dla różnych rozdzielczości i szerokości bitów.
Tabela 8-1. Konfiguracje PF XCVR, PF TX PLL i PF CCC
| Rezolucja | Szerokość bitu | Konfiguracja PF XCVR | Podkładki zegarowe CDR REF | Konfiguracja PF CCC | |||
| Szybkość transmisji danych RX | Częstotliwość zegara RX CDR Ref | Szerokość tkaniny RX PCS | Częstotliwość wejściowa | Częstotliwość wyjściowa | |||
| 1 piksel (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 piksel (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 piksel (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
Odbiornik HDMI RX-SampProjekt 1: W przypadku konfiguracji w trybie Głębia koloru = 8 bitów i Liczba pikseli = 1 piksel, pokazano to na poniższym rysunku.
Rysunek 8-1. HDMI RX SampProjekt 1
Na przykładample, w konfiguracjach 8-bitowych, częścią projektu są następujące komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) jest skonfigurowany dla trybu pełnego dupleksu TX i RX. Szybkość transmisji danych RX 1485 Mb/s w trybie PMA, przy szerokości danych skonfigurowanej jako 10 bitów dla trybu 1 PXL i zegara odniesienia CDR 148.5 MHz. Szybkość transmisji danych TX 1485 Mb/s w trybie PMA, przy szerokości danych skonfigurowanej jako 10 bitów ze współczynnikiem podziału zegara 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK są sterowane z PF_XCVR_REF_CLK za pomocą pinów Pad AE27, AE28.
- Pin EDID CLK_I powinien być sterowany zegarem 150 MHz z CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I są sterowane odpowiednio przez LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I są sterowane odpowiednio przez LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL.
- DATA_R_I, DATA_G_I i DATA_B_I są sterowane odpowiednio przez LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA.
Odbiornik HDMI RX-SampProjekt 2: W przypadku konfiguracji w trybie Głębia koloru = 8 bitów i Liczba pikseli = 4 piksel, pokazano to na poniższym rysunku.
Rysunek 8-2. HDMI RX SampProjekt 2
Na przykładample, w konfiguracjach 8-bitowych, częścią projektu są następujące komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) jest skonfigurowany dla trybu pełnego dupleksu TX i RX. Szybkość transmisji danych RX 1485 Mb/s w trybie PMA, przy szerokości danych skonfigurowanej jako 40 bitów dla trybu 4 PXL i zegara odniesienia CDR 148.5 MHz. Szybkość transmisji danych TX 1485 Mb/s w trybie PMA, przy szerokości danych skonfigurowanej jako 40 bitów ze współczynnikiem podziału zegara 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK są sterowane z PF_XCVR_REF_CLK za pomocą pinów Pad AE27, AE28.
- Pin EDID CLK_I powinien być sterowany zegarem 150 MHz z CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I są sterowane odpowiednio przez LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I są sterowane odpowiednio przez LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL.
- DATA_R_I, DATA_G_I i DATA_B_I są sterowane odpowiednio przez LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA.
Odbiornik HDMI RX-SampProjekt 3: Poniższy rysunek przedstawia sytuację, gdy skonfigurowano głębię koloru = 8 bitów, liczbę pikseli = 4 piksele i SCRAMBLER = włączony.
Rysunek 8-3. HDMI RX SampProjekt 3
Na przykładample, w konfiguracjach 8-bitowych, częścią projektu są następujące komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) jest skonfigurowany dla trybu niezależnego od TX i RX. Szybkość transmisji danych RX 5940 Mb/s w trybie PMA, przy szerokości danych skonfigurowanej jako 40 bitów dla trybu 4 PXL i zegara odniesienia CDR 148.5 MHz. Szybkość transmisji danych TX 5940 Mb/s w trybie PMA, przy szerokości danych skonfigurowanej jako 40 bitów ze współczynnikiem podziału zegara 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK są sterowane z PF_XCVR_REF_CLK za pomocą pinów Pad AF29, AF30.
- Pin EDID CLK_I powinien być sterowany zegarem 150 MHz z CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I są sterowane odpowiednio przez LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I są sterowane odpowiednio przez LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL.
- DATA_R_I, DATA_G_I i DATA_B_I są sterowane odpowiednio przez LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA.
Odbiornik HDMI RX-SampProjekt 4: Poniższy rysunek przedstawia sytuację, gdy skonfigurowano głębię koloru = 12 bitów, liczbę pikseli = 4 piksele i SCRAMBLER = włączony.
Rysunek 8-4. HDMI RX SampProjekt 4
Na przykładample, w konfiguracjach 12-bitowych, częścią projektu są następujące komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) jest skonfigurowany dla trybu RX Only. Szybkość transmisji danych RX wynosi 4455 Mbps w trybie PMA, przy szerokości danych skonfigurowanej jako 40 bitów dla trybu 4 PXL i zegara odniesienia CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK są sterowane z PF_XCVR_REF_CLK za pomocą pinów Pad AF29, AF30.
- Pin EDID CLK_I powinien być sterowany zegarem 150 MHz z CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I są sterowane odpowiednio przez LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I są sterowane odpowiednio przez LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL.
- DATA_R_I, DATA_G_I i DATA_B_I są sterowane odpowiednio przez LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA.
- Moduł PF_CCC_C0 generuje zegar o nazwie OUT0_FABCLK_0 o częstotliwości 74.25 MHz, wywodzący się z zegara wejściowego o częstotliwości 111.375 MHz, który jest sterowany przez LANE1_RX_CLK_R.
Odbiornik HDMI RX-SampProjekt 5: Po skonfigurowaniu w Color Depth = 8-bit, Number of Pixels = 4 Pixel mode i SCRAMBLER = Enabled pokazano na poniższym rysunku. Ten projekt to dynamiczna szybkość transmisji danych z DRI.
Rysunek 8-5. HDMI RX SampProjekt 5
Na przykładample, w konfiguracjach 8-bitowych, częścią projektu są następujące komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) jest skonfigurowany dla trybu RX Only z włączonym interfejsem dynamicznej rekonfiguracji. Szybkość transmisji danych RX 5940 Mbps w trybie PMA, z szerokością danych skonfigurowaną jako 40 bitów dla trybu 4 PXL i zegarem referencyjnym CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK są sterowane z PF_XCVR_REF_CLK za pomocą pinów Pad AF29, AF30.
- Pin EDID CLK_I powinien być sterowany zegarem 150 MHz z CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I są sterowane odpowiednio przez LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I są sterowane odpowiednio przez LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL.
- DATA_R_I, DATA_G_I i DATA_B_I są sterowane odpowiednio przez LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA.
Historia zmian (zadaj pytanie)
Historia rewizji opisuje zmiany, które zostały wprowadzone w dokumencie. Zmiany są wymienione według rewizji, zaczynając od najnowszej publikacji.
Tabela 9-1. Historia zmian
| Rewizja | Data | Opis |
| D | 02/2025 | Poniżej znajduje się lista zmian wprowadzonych w wersji C dokumentu:
|
| C | 02/2023 | Poniżej znajduje się lista zmian wprowadzonych w wersji C dokumentu:
|
| B | 09/2022 | Poniżej znajduje się lista zmian wprowadzonych w wersji B dokumentu:
|
| A | 04/2022 | Poniżej znajduje się lista zmian w rewizji A dokumentu:
|
| 2.0 | — | Poniżej znajduje się podsumowanie zmian wprowadzonych w tej wersji.
|
| 1.0 | 08/2021 | Pierwsza rewizja. |
Obsługa mikrochipów FPGA
Grupa produktów Microchip FPGA wspiera swoje produkty różnymi usługami wsparcia, w tym Customer Service, Customer Technical Support Center, a webmiejscu i biurach sprzedaży na całym świecie. Sugeruje się, aby klienci odwiedzili zasoby internetowe firmy Microchip przed skontaktowaniem się z pomocą techniczną, ponieważ jest bardzo prawdopodobne, że udzielono już odpowiedzi na ich pytania. Skontaktuj się z Centrum pomocy technicznej za pośrednictwem webmiejsce na www.microchip.com/support. Podaj numer części urządzenia FPGA, wybierz odpowiednią kategorię obudowy i prześlij projekt files podczas tworzenia zgłoszenia do pomocy technicznej. Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczne wsparcie produktu, takie jak wycena produktu, aktualizacje produktu, informacje o aktualizacjach, status zamówienia i autoryzacja.
- Z Ameryki Północnej zadzwoń pod numer 800.262.1060
- Z reszty świata zadzwoń pod numer 650.318.4460
- Faks z dowolnego miejsca na świecie: 650.318.8044
Informacje o mikroczipie
Znaki towarowe
Nazwa i logo „Microchip”, logo „M” oraz inne nazwy, loga i marki są zarejestrowanymi i niezarejestrowanymi znakami towarowymi Microchip Technology Incorporated lub jej podmiotów stowarzyszonych i/lub spółek zależnych w Stanach Zjednoczonych i/lub innych krajach („Znaki towarowe Microchip”). Informacje dotyczące znaków towarowych Microchip można znaleźć na stronie https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
Numer katalogowy: 979-8-3371-0744-8
Informacja prawna
Niniejsza publikacja i zawarte w niej informacje mogą być używane wyłącznie z produktami firmy Microchip, w tym do projektowania, testowania i integracji produktów firmy Microchip z aplikacją użytkownika. Wykorzystanie tych informacji w jakikolwiek inny sposób narusza niniejsze warunki. Informacje dotyczące aplikacji urządzenia są podawane wyłącznie dla Twojej wygody i mogą zostać zastąpione aktualizacjami. Twoim obowiązkiem jest upewnienie się, że Twoja aplikacja spełnia Twoje wymagania. Skontaktuj się z lokalnym biurem sprzedaży Microchip, aby uzyskać dodatkowe wsparcie lub uzyskaj dodatkowe wsparcie pod adresem www.microchip.com/en-us/support/design-help/client-support-services.
INFORMACJE TE SĄ DOSTARCZANE PRZEZ MICROCHIP „TAKIE, JAKIE SĄ”. MICROCHIP NIE SKŁADA ŻADNYCH OŚWIADCZEŃ ANI GWARANCJI ŻADNEGO RODZAJU, WYRAŹNYCH ANI DOROZUMIANYCH, PISEMNYCH ANI USTNYCH, USTAWOWYCH ANI INNYCH, ZWIĄZANYCH Z INFORMACJAMI, W TYM MIĘDZY INNYMI ŻADNYCH DOROZUMIANYCH GWARANCJI NIENARUSZALNOŚCI, PRZYDATNOŚCI HANDLOWEJ I PRZYDATNOŚCI DO OKREŚLONEGO CELU LUB GWARANCJI ZWIĄZANYCH Z ICH STANEM, JAKOŚCIĄ LUB WYDAJNOŚCIĄ.
W ŻADNYM WYPADKU MICROCHIP NIE PONOSI ODPOWIEDZIALNOŚCI ZA JAKIEKOLWIEK POŚREDNIE, SPECJALNE, KARNE, PRZYPADKOWE LUB WTÓRNE STRATY, USZKODZENIA, KOSZTY LUB WYDATKI JAKIEGOKOLWIEK RODZAJU ZWIĄZANE Z INFORMACJAMI LUB ICH WYKORZYSTANIEM, NIEZALEŻNIE OD PRZYCZYNY, NAWET JEŚLI MICROCHIP ZOSTAŁ POINFORMOWANY O MOŻLIWOŚCI LUB SZKODY SĄ PRZEWIDYWALNE. W PEŁNYM ZAKRESIE DOZWOLONYM PRZEZ PRAWO, CAŁKOWITA ODPOWIEDZIALNOŚĆ MICROCHIP ZA WSZYSTKIE ROSZCZENIA W JAKIKOLWIEK SPOSÓB ZWIĄZANE Z INFORMACJAMI LUB ICH WYKORZYSTANIEM NIE PRZEKROCZY KWOTY OPŁAT, JEŚLI TAKIE BYŁY, KTÓRE ZAPŁACIŁEŚ BEZPOŚREDNIO MICROCHIP ZA INFORMACJE.
Korzystanie z urządzeń Microchip w podtrzymywaniu życia i/lub aplikacjach bezpieczeństwa odbywa się wyłącznie na ryzyko kupującego, a kupujący zgadza się bronić, zabezpieczać i chronić Microchip przed wszelkimi szkodami, roszczeniami, pozwami lub wydatkami wynikającymi z takiego użytkowania. Żadne licencje nie są przekazywane, w sposób dorozumiany lub inny, na mocy jakichkolwiek praw własności intelektualnej Microchip, chyba że zaznaczono inaczej.
Funkcja ochrony kodu mikroprocesorowego
Należy zwrócić uwagę na następujące szczegóły dotyczące funkcji ochrony kodu w produktach Microchip:
- Produkty Microchip spełniają specyfikacje zawarte w ich konkretnych Kartach Danych Microchip.
- Firma Microchip uważa, że jej rodzina produktów jest bezpieczna, gdy jest używana zgodnie z przeznaczeniem, zgodnie ze specyfikacjami roboczymi i w normalnych warunkach.
- Firma Microchip ceni i agresywnie chroni swoje prawa własności intelektualnej. Próby naruszenia zabezpieczeń kodowych produktów Microchip są surowo zabronione i mogą stanowić naruszenie ustawy Digital Millennium Copyright Act.
- Ani Microchip, ani żaden inny producent półprzewodników nie może zagwarantować bezpieczeństwa swojego kodu. Ochrona kodu nie oznacza, że gwarantujemy, że produkt jest „niezniszczalny”. Ochrona kodu stale ewoluuje. Microchip zobowiązuje się do ciągłego ulepszania funkcji ochrony kodu naszych produktów.
© 2025 Microchip Technology Inc. i jej spółki zależne
Często zadawane pytania
- P: Jak zaktualizować rdzeń IP HDMI RX?
A: Rdzeń IP można zaktualizować za pomocą oprogramowania Libero SoC lub ręcznie pobrać z katalogu. Po zainstalowaniu w katalogu IP oprogramowania Libero SoC można go skonfigurować, wygenerować i utworzyć instancję w SmartDesign w celu uwzględnienia w projekcie.
Dokumenty / Zasoby
 |
MICROCHIP PolarFire FPGA Interfejs multimedialny wysokiej rozdzielczości Odbiornik HDMI [plik PDF] Instrukcja użytkownika PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
