MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver
Panimula (Magtanong)
Sinusuportahan ng High-Definition Multimedia Interface (HDMI) receiver IP ng Microchip ang data ng video at pagtanggap ng data ng audio packet na inilarawan sa pamantayang detalye ng HDMI. Ang HDMI RX IP ay partikular na idinisenyo para sa PolarFire® FPGA at PolarFire System on Chip (SoC) FPGA device na sumusuporta sa HDMI 2.0 para sa mga resolusyon hanggang sa 1920 × 1080 sa 60 Hz sa isang pixel mode at hanggang sa 3840 × 2160 sa 60 Hz sa apat na pixel mode. Sinusuportahan ng RX IP ang Hot Plug Detect (HPD) para sa pagsubaybay sa power on o off at pag-unplug o plug ng mga kaganapan upang ipahiwatig ang komunikasyon sa pagitan ng HDMI source at HDMI sink.
Ginagamit ng HDMI source ang Display Data channel (DDC) para basahin ang Extended Display Identification Data (EDID) ng sink para matuklasan ang configuration at/o mga kakayahan ng Sink. Ang HDMI RX IP ay may pre-programmed na EDID, na maaaring basahin ng isang HDMI source sa pamamagitan ng isang karaniwang I2C channel. Ang PolarFire FPGA at PolarFire SoC FPGA device transceiver ay ginagamit kasama ng RX IP upang i-deserialize ang serial data sa 10-bit na data. Ang mga channel ng data sa HDMI ay pinapayagan na magkaroon ng isang malaking skew sa pagitan ng mga ito. Tinatanggal ng HDMI RX IP ang skew sa mga channel ng data gamit ang First-In First-Out (FIFOs). Kino-convert ng IP na ito ang data ng Transition Minimized Differential Signaling (TMDS) na natanggap mula sa HDMI source sa pamamagitan ng transceiver sa 24-bit RGB pixel data, 24-bit audio data at control signal. Ang apat na karaniwang control token na tinukoy sa HDMI protocol ay ginagamit upang i-phase align ang data sa panahon ng deserialization.
Buod
Ang sumusunod na talahanayan ay nagbibigay ng buod ng mga katangian ng HDMI RX IP.
Talahanayan 1. Mga Katangian ng HDMI RX IP
| Core na Bersyon | Sinusuportahan ng user guide na ito ang HDMI RX IP v5.4. |
| Mga Suportadong Pamilya ng Device |
|
| Sinusuportahang Daloy ng Tool | Nangangailangan ng Libero® SoC v12.0 o mas bago na mga release. |
| Mga Sinusuportahang Interface | Ang mga interface na sinusuportahan ng HDMI RX IP ay:
|
| Paglilisensya | Ang HDMI RX IP ay binibigyan ng sumusunod na dalawang opsyon sa lisensya:
|
Mga tampok
Ang HDMI RX IP ay may mga sumusunod na tampok:
- Compatible para sa HDMI 2.0
- Sinusuportahan ang 8, 10, 12 at 16 Bits na Lalim ng Kulay
- Sinusuportahan ang Mga Format ng Kulay tulad ng RGB, YUV 4:2:2 at YUV 4:4:4
- Sinusuportahan ang Isa o Apat na Pixels Bawat Input ng Orasan
- Sinusuportahan ang Mga Resolusyon hanggang 1920 ✕ 1080 sa 60 Hz sa One Pixel mode at hanggang 3840 ✕ 2160 sa 60 Hz sa Four Pixel mode.
- Nakikita ang Hot-Plug
- Sinusuportahan ang Decoding Scheme - TMDS
- Sinusuportahan ang DVI Input
- Sinusuportahan ang Display Data Channel (DDC) at Enhanced Display Data Channel (E-DDC)
- Sinusuportahan ang Native at AXI4 Stream Video Interface para sa Video Data Transfer
- Sinusuportahan ang Native at AXI4 Stream Audio Interface para sa Audio Data Transfer
Mga Hindi Sinusuportahang Feature
Ang sumusunod ay ang mga hindi sinusuportahang feature ng HDMI RX IP:
- Hindi sinusuportahan ang 4:2:0 na format ng kulay.
- Hindi sinusuportahan ang High Dynamic Range (HDR) at High-bandwidth Digital Content Protection (HDCP).
- Ang Variable Refresh Rate (VRR) at Auto Low Latency Mode (ALLM) ay hindi suportado.
- Ang mga parameter ng Horizontal Timing na hindi nahahati sa apat sa Four Pixel mode ay hindi sinusuportahan.
Mga Tagubilin sa Pag-install
Ang IP core ay dapat na awtomatikong naka-install sa IP Catalog ng Libero® SoC software sa pamamagitan ng IP Catalog update function sa Libero SoC software, o ito ay manu-manong dina-download mula sa catalog. Kapag na-install na ang IP core sa Libero SoC software IP Catalog, ito ay na-configure, nabuo at na-instantiate sa loob ng Smart Design para isama sa proyekto ng Libero.
Mga Nasubok na Pinagmulan na Device (Magtanong)
Inililista ng sumusunod na talahanayan ang mga nasubok na source device.
Talahanayan 1-1. Mga Nasubok na Mga Pinagmumulan ng Device
| Mga device | Pixel Mode | Nasubok ang mga Resolusyon | Lalim ng Kulay (Bit) | Mode ng Kulay | Audio |
| quantumdata™ M41h HDMI Analyzer | 1 | 720P 30 FPS, 720P 60 FPS at 1080P 60 FPS | 8 | RGB, YUV444 at YUV422 | Oo |
| 1080P 30 FPS | 8, 10, 12 at 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS at 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 at 16 | ||||
| 4K 30 FPS | 8, 10, 12 at 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Oo |
| 4 | 1080P 60 FPS at 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Oo |
| 4 | 4K 30 FPS at 4K 60 FPS | ||||
| Astro VA-1844A HDMI® Tester | 1 | 720P 30 FPS, 720P 60 FPS at 1080P 60 FPS | 8 | RGB, YUV444 at YUV422 | Oo |
| 1080P 30 FPS | 8, 10, 12 at 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS at 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 at 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | Hindi |
| 4 | 4K 60 FPS |
HDMI RX IP Configuration (Magtanong)
Ang seksyong ito ay nagbibigay ng higitview ng interface ng HDMI RX IP Configurator at mga bahagi nito. Ang HDMI RX IP Configurator ay nagbibigay ng graphical na interface para i-set up ang HDMI RX core. Nagbibigay-daan ang configurator na ito sa user na pumili ng mga parameter gaya ng Bilang ng Mga Pixel, Bilang ng mga channel ng audio, Interface ng Video, Interface ng Audio, SCRAMBLER, Lalim ng Kulay, Format ng Kulay, Testbench at Lisensya. Kasama sa interface ng Configurator ang mga dropdown na menu at mga opsyon para i-customize ang mga setting. Ang mga pangunahing pagsasaayos ay inilarawan sa Talahanayan 4-1. Ang sumusunod na figure ay nagbibigay ng isang detalyadong view ng interface ng HDMI RX IP Configurator.
Larawan 2-1. HDMI RX IP Configurator
Kasama rin sa interface ang mga pindutan ng OK at Kanselahin upang kumpirmahin o itapon ang mga pagsasaayos.
Pagpapatupad ng Hardware (Magtanong)
Ang mga sumusunod na figure ay naglalarawan sa HDMI RX IP interface na may transceiver (XCVR).
Larawan 3-1. HDMI RX Block Diagram
Larawan 3-2. Detalyadong Block Diagram ng Receiver
Ang HDMI RX ay binubuo ng tatlong stages:
- Inihanay ng phase aligner ang parallel data na may kinalaman sa pagkontrol sa mga hangganan ng token gamit ang transceiver bit slip.
- Kino-convert ng TMDS decoder ang 10-bit na naka-encode na data sa 8-bit na video pixel data, 4-bit na audio packet data at 2-bit na control signal.
- Tinatanggal ng mga FIFO ang skew sa pagitan ng mga orasan ng R, G at B na mga linya.
Phase Aaligner (Magtanong)
Ang 10-bit na parallel na data mula sa XCVR ay hindi palaging nakahanay na may kinalaman sa TMDS na naka-encode na mga hangganan ng salita. Ang parallel data ay kailangang bahagyang ilipat at ihanay upang ma-decode ang data. Inihanay ng phase aligner ang papasok na parallel data sa mga hangganan ng salita gamit ang bit-slip na feature sa XCVR. Ang XCVR sa Per-Monitor DPI Awareness (PMA) mode ay nagbibigay-daan sa feature na bit-slip, kung saan inaayos nito ang alignment ng 10-bit na deserialized na salita sa pamamagitan ng 1-bit. Sa bawat pagkakataon, pagkatapos ayusin ang 10-bit na salita sa pamamagitan ng 1 bit slip na posisyon, inihahambing ito sa alinman sa apat na control token ng HDMI protocol upang i-lock ang posisyon sa panahon ng kontrol. Ang 10-bit na salita ay wastong nakahanay at itinuturing na wasto para sa susunod na stages. Ang bawat channel ng kulay ay may sariling phase aligner, ang TMDS decoder ay magsisimula lamang sa pag-decode kapag ang lahat ng phase aligner ay naka-lock upang itama ang mga hangganan ng salita.
TMDS Decoder (Magtanong)
Ang TMDS decoder ay nagde-decode ng 10-bit na deserialized mula sa transceiver sa 8-bit na pixel data sa panahon ng video. Ang HSYNC, VSYNC at PACKET HEADER ay nabuo sa panahon ng kontrol mula sa 10-bit na asul na data ng channel. Ang data ng audio packet ay na-decode sa R at G channel bawat isa ay may apat na bits. Ang TMDS decoder ng bawat channel ay gumagana sa sarili nitong orasan. Samakatuwid, maaari itong magkaroon ng isang tiyak na skew sa pagitan ng mga channel.
Channel sa Channel De-Skew (Magtanong)
Ang FIFO based de-skew logic ay ginagamit upang alisin ang skew sa pagitan ng mga channel. Ang bawat channel ay tumatanggap ng wastong signal mula sa mga phase alignment unit upang isaad kung valid ang papasok na 10-bit na data mula sa phase aligner. Kung ang lahat ng mga channel ay wasto (nakamit ang phase alignment), ang FIFO module ay magsisimulang magpasa ng data sa pamamagitan ng FIFO module gamit ang read at write enable signals (patuloy na pagsusulat at pagbabasa). Kapag may na-detect na control token sa alinman sa mga FIFO output, masususpinde ang read out flow, at isang marker detected signal ang bubuo upang isaad ang pagdating ng isang partikular na marker sa video stream. Magpapatuloy lamang ang read out flow kapag dumating na ang marker na ito sa lahat ng tatlong channel. Bilang resulta, ang nauugnay na skew ay tinanggal. Ang mga dual-clock na FIFO ay nag-synchronize ng lahat ng tatlong data stream sa asul na channel clock upang alisin ang nauugnay na skew. Ang sumusunod na figure ay naglalarawan ng channel sa channel de-skew technique.
Larawan 3-3. Channel sa Channel De-Skew
DDC (Magtanong)
Ang DDC ay isang channel ng komunikasyon batay sa detalye ng I2C bus. Gumagamit ang source ng mga I2C command para magbasa ng impormasyon mula sa E-EDID ng lababo na may slave address. Ang HDMI RX IP ay gumagamit ng paunang natukoy na EDID na may maraming resolution na sumusuporta sa mga resolusyon hanggang 1920 ✕ 1080 sa 60 Hz sa One Pixel mode at hanggang 3840 ✕ 2160 sa 60 Hz sa Four Pixel mode.
Ang EDID ay kumakatawan sa display name bilang Microchip HDMI display.
Mga Parameter ng HDMI RX at Interface Signal (Magtanong)
Tinatalakay ng seksyong ito ang mga parameter sa HDMI RX GUI configurator at mga signal ng I/O.
Mga Parameter ng Configuration (Magtanong)
Inililista ng sumusunod na talahanayan ang mga parameter ng pagsasaayos sa HDMI RX IP.
Talahanayan 4-1. Mga Parameter ng Configuration
| Pangalan ng Parameter | Paglalarawan |
| Format ng Kulay | Tinutukoy ang espasyo ng kulay. Sinusuportahan ang sumusunod na mga format ng kulay:
|
| Lalim ng Kulay | Tinutukoy ang bilang ng mga bit bawat bahagi ng kulay. Sinusuportahan ang 8, 10, 12 at 16 bits bawat bahagi. |
| Bilang ng mga pixel | Isinasaad ang bilang ng mga pixel bawat input ng orasan:
|
| SCRAMBLER | Suporta para sa 4K na resolusyon sa 60 mga frame bawat segundo:
|
| Bilang ng mga audio channel | Sinusuportahan ang bilang ng mga channel ng audio:
|
| Video Interface | Native at AXI stream |
| Audio Interface | Native at AXI stream |
| Test bench | Binibigyang-daan ang pagpili ng kapaligiran ng test bench. Sinusuportahan ang sumusunod na mga opsyon sa test bench:
|
| Lisensya | Tinutukoy ang uri ng lisensya. Nagbibigay ng sumusunod na dalawang opsyon sa lisensya:
|
Mga Port (Magtanong)
Inililista ng sumusunod na talahanayan ang mga input at output port ng HDMI RX IP para sa Native interface kapag ang Color Format ay RGB.
Talahanayan 4-2. Input at Output para sa Native Interface
| Pangalan ng Signal | Direksyon | Lapad (Bits) | Paglalarawan |
| RESET_N_I | Input | 1 | Active-low asynchronous reset signal |
| R_RX_CLK_I | Input | 1 | Parallel na orasan para sa "R" na channel mula sa XCVR |
| G_RX_CLK_I | Input | 1 | Parallel na orasan para sa "G" na channel mula sa XCVR |
| B_RX_CLK_I | Input | 1 | Parallel na orasan para sa "B" na channel mula sa XCVR |
| EDID_RESET_N_I | Input | 1 | Active-low asynchronous edid reset signal |
| R_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa parallel data ng channel na "R". |
| G_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa parallel data ng channel na "G". |
| B_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa parallel data ng channel na "B". |
| Pangalan ng Signal | Direksyon | Lapad (Bits) | Paglalarawan |
| DATA_R_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng “R” channel parallel data mula sa XCVR |
| DATA_G_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng “G” channel parallel data mula sa XCVR |
| DATA_B_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng parallel data ng channel na "B" mula sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input para sa DDC |
| HPD_I | Input | 1 | Nakikita ng mainit na plug ang input signal. Ang pinagmulan ay konektado sa lababo na signal ng HPD ay dapat mataas. |
| SDA_I | Input | 1 | I2C serial data input para sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_R_O | Output | 1 | Bit slip signal sa "R" channel ng transceiver |
| BIT_SLIP_G_O | Output | 1 | Bit slip signal sa "G" channel ng transceiver |
| BIT_SLIP_B_O | Output | 1 | Bit slip signal sa "B" na channel ng transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Wastong output ng data ng video |
| AUDIO_DATA_VALID_O | Output | 1 | Wastong output ng data ng audio |
| H_SYNC_O | Output | 1 | Pahalang na pag-sync ng pulso |
| V_SYNC_O | Output | 1 | Aktibong vertical sync pulse |
| R_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang "R" na data |
| G_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data na "G". |
| B_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data na "B". |
| SDA_O | Output | 1 | I2C serial data output para sa DDC |
| HPD_O | Output | 1 | Nakikita ng mainit na plug ang output signal |
| ACR_CTS_O | Output | 20 | Audio Clock Regeneration Cycle Timestamp halaga |
| ACR_N_O | Output | 20 | Parameter ng value (N) ng Audio Clock Regeneration |
| ACR_VALID_O | Output | 1 | Wastong signal ng Audio Clock Regeneration |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampang data |
| HDMI_DVI_MODE_O | Output | 1 | Ang mga sumusunod ay ang dalawang mga mode:
|
Inilalarawan ng sumusunod na talahanayan ang mga input at output port ng HDMI RX IP para sa AXI4 Stream Video Interface.
Talahanayan 4-3. Mga Input at Output Port para sa AXI4 Stream Video Interface
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| TDATA_O | Output | NUMBER OF PIXELS ✕ Color Depth ✕ 3 bits | Output na data ng video [R, G, B] |
| TVALID_O | Output | 1 | Wasto ang output na video |
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| TLAST_O | Output | 1 | Output na signal ng pagtatapos ng frame |
| TUSER_O | Output | 3 |
|
| TSTRB_O | Output | 3 | Output video data strobe |
| TKEEP_O | Output | 3 | Panatilihin ang data ng output ng video |
Inilalarawan ng sumusunod na talahanayan ang mga input at output port ng HDMI RX IP para sa AXI4 Stream Audio Interface.
Talahanayan 4-4. Mga Input at Output Port para sa AXI4 Stream Audio Interface
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| AUDIO_TDATA_O | Output | 24 | Output audio data |
| AUDIO_TID_O | Output | 3 | Output audio channel |
| AUDIO_TVALID_O | Output | 1 | Mag-output ng wastong signal ng audio |
Inililista ng sumusunod na talahanayan ang mga input at output port ng HDMI RX IP para sa Native interface kapag ang Color Format ay YUV444.
Talahanayan 4-5. Input at Output para sa Native Interface
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| RESET_N_I | Input | 1 | Active-low asynchronous reset signal |
| LANE3_RX_CLK_I | Input | 1 | Parallel clock para sa Lane 3 channel mula sa XCVR |
| LANE2_RX_CLK_I | Input | 1 | Parallel clock para sa Lane 2 channel mula sa XCVR |
| LANE1_RX_CLK_I | Input | 1 | Parallel clock para sa Lane 1 channel mula sa XCVR |
| EDID_RESET_N_I | Input | 1 | Active-low asynchronous edid reset signal |
| LANE3_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa Lane 3 parallel data |
| LANE2_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa Lane 2 parallel data |
| LANE1_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa Lane 1 parallel data |
| DATA_LANE3_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng Lane 3 parallel data mula sa XCVR |
| DATA_LANE2_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng Lane 2 parallel data mula sa XCVR |
| DATA_LANE1_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng Lane 1 parallel data mula sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input para sa DDC |
| HPD_I | Input | 1 | Nakikita ng mainit na plug ang input signal. Ang pinagmulan ay konektado sa lababo na signal ng HPD ay dapat mataas. |
| SDA_I | Input | 1 | I2C serial data input para sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_LANE3_O | Output | 1 | Bit slip signal sa Lane 3 ng transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Bit slip signal sa Lane 2 ng transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Bit slip signal sa Lane 1 ng transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Wastong output ng data ng video |
| AUDIO_DATA_VALID_O | Output | 1 | Wastong output ng data ng audio |
| H_SYNC_O | Output | 1 | Pahalang na pag-sync ng pulso |
| V_SYNC_O | Output | 1 | Aktibong vertical sync pulse |
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| Y_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data na "Y". |
| Cb_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data ng "Cb". |
| Cr_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data ng "Cr". |
| SDA_O | Output | 1 | I2C serial data output para sa DDC |
| HPD_O | Output | 1 | Nakikita ng mainit na plug ang output signal |
| ACR_CTS_O | Output | 20 | Oras ng Audio Clock Regeneration Cycleamp halaga |
| ACR_N_O | Output | 20 | Parameter ng value (N) ng Audio Clock Regeneration |
| ACR_VALID_O | Output | 1 | Wastong signal ng Audio Clock Regeneration |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampang data |
Inililista ng sumusunod na talahanayan ang mga input at output port ng HDMI RX IP para sa Native interface kapag ang Color Format ay YUV422.
Talahanayan 4-6. Input at Output para sa Native Interface
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| RESET_N_I | Input | 1 | Active-low asynchronous reset signal |
| LANE3_RX_CLK_I | Input | 1 | Parallel clock para sa Lane 3 channel mula sa XCVR |
| LANE2_RX_CLK_I | Input | 1 | Parallel clock para sa Lane 2 channel mula sa XCVR |
| LANE1_RX_CLK_I | Input | 1 | Parallel clock para sa Lane 1 channel mula sa XCVR |
| EDID_RESET_N_I | Input | 1 | Active-low asynchronous edid reset signal |
| LANE3_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa Lane 3 parallel data |
| LANE2_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa Lane 2 parallel data |
| LANE1_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa Lane 1 parallel data |
| DATA_LANE3_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng Lane 3 parallel data mula sa XCVR |
| DATA_LANE2_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng Lane 2 parallel data mula sa XCVR |
| DATA_LANE1_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng Lane 1 parallel data mula sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input para sa DDC |
| HPD_I | Input | 1 | Nakikita ng mainit na plug ang input signal. Ang pinagmulan ay konektado sa lababo na signal ng HPD ay dapat mataas. |
| SDA_I | Input | 1 | I2C serial data input para sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_LANE3_O | Output | 1 | Bit slip signal sa Lane 3 ng transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Bit slip signal sa Lane 2 ng transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Bit slip signal sa Lane 1 ng transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Wastong output ng data ng video |
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| AUDIO_DATA_VALID_O | Output | 1 | Wastong output ng data ng audio |
| H_SYNC_O | Output | 1 | Pahalang na pag-sync ng pulso |
| V_SYNC_O | Output | 1 | Aktibong vertical sync pulse |
| Y_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data na "Y". |
| C_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode na "C" na data |
| SDA_O | Output | 1 | I2C serial data output para sa DDC |
| HPD_O | Output | 1 | Nakikita ng mainit na plug ang output signal |
| ACR_CTS_O | Output | 20 | Oras ng Audio Clock Regeneration Cycleamp halaga |
| ACR_N_O | Output | 20 | Parameter ng value (N) ng Audio Clock Regeneration |
| ACR_VALID_O | Output | 1 | Wastong signal ng Audio Clock Regeneration |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampang data |
Inililista ng sumusunod na talahanayan ang mga input at output port ng HDMI RX IP para sa Native na interface kapag Naka-enable ang SCRAMBLER.
Talahanayan 4-7. Input at Output para sa Native Interface
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| RESET_N_I | Input | 1 | Active-low asynchronous reset signal |
| R_RX_CLK_I | Input | 1 | Parallel na orasan para sa "R" na channel mula sa XCVR |
| G_RX_CLK_I | Input | 1 | Parallel na orasan para sa "G" na channel mula sa XCVR |
| B_RX_CLK_I | Input | 1 | Parallel na orasan para sa "B" na channel mula sa XCVR |
| EDID_RESET_N_I | Input | 1 | Active-low asynchronous edid reset signal |
| HDMI_CABLE_CLK_I | Input | 1 | Cable clock mula sa HDMI source |
| R_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa parallel data ng channel na "R". |
| G_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa parallel data ng channel na "G". |
| B_RX_VALID_I | Input | 1 | Wastong signal mula sa XCVR para sa parallel data ng channel na "B". |
| DATA_R_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng “R” channel parallel data mula sa XCVR |
| DATA_G_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng “G” channel parallel data mula sa XCVR |
| DATA_B_I | Input | BILANG NG MGA PIXEL ✕ 10 bits | Nakatanggap ng parallel data ng channel na "B" mula sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input para sa DDC |
| HPD_I | Input | 1 | Nakikita ng mainit na plug ang input signal. Ang pinagmulan ay konektado sa lababo, at ang signal ng HPD ay dapat mataas. |
| SDA_I | Input | 1 | I2C serial data input para sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_R_O | Output | 1 | Bit slip signal sa "R" channel ng transceiver |
| BIT_SLIP_G_O | Output | 1 | Bit slip signal sa "G" channel ng transceiver |
| Pangalan ng Port | Direksyon | Lapad (Bits) | Paglalarawan |
| BIT_SLIP_B_O | Output | 1 | Bit slip signal sa "B" na channel ng transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Wastong output ng data ng video |
| AUDIO_DATA_VALID_O | Output1 | 1 | Wastong output ng data ng audio |
| H_SYNC_O | Output | 1 | Pahalang na pag-sync ng pulso |
| V_SYNC_O | Output | 1 | Aktibong vertical sync pulse |
| DATA_ RATE_O | Output | 16 | Rate ng data ng Rx. Ang mga sumusunod ay ang mga halaga ng rate ng data:
|
| R_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang "R" na data |
| G_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data na "G". |
| B_O | Output | NUMBER OF PIXELS ✕ Color Depth bits | Na-decode ang data na "B". |
| SDA_O | Output | 1 | I2C serial data output para sa DDC |
| HPD_O | Output | 1 | Nakikita ng mainit na plug ang output signal |
| ACR_CTS_O | Output | 20 | Oras ng Audio Clock Regeneration Cycleamp halaga |
| ACR_N_O | Output | 20 | Parameter ng value (N) ng Audio Clock Regeneration |
| ACR_VALID_O | Output | 1 | Wastong signal ng Audio Clock Regeneration |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampang data |
Testbench Simulation (Magtanong)
Ibinibigay ang Testbench upang suriin ang functionality ng HDMI RX core. Gumagana lamang ang Testbench sa Native Interface kapag ang bilang ng mga pixel ay isa.
Upang gayahin ang core gamit ang testbench, gawin ang mga sumusunod na hakbang:
- Sa window ng Daloy ng Disenyo, palawakin ang Lumikha ng Disenyo.
- I-right-click ang Lumikha ng SmartDesign Testbench, at pagkatapos ay i-click ang Run, tulad ng ipinapakita sa sumusunod na figure.
Larawan 5-1. Paglikha ng SmartDesign Testbench
- Maglagay ng pangalan para sa SmartDesign testbench, at pagkatapos ay i-click ang OK.
Larawan 5-2. Pagpapangalan sa SmartDesign Testbench
Ang SmartDesign testbench ay ginawa, at may lalabas na canvas sa kanan ng Design Flow pane. - Mag-navigate sa Libero® SoC Catalog, piliin View > Windows > IP Catalog, at pagkatapos ay palawakin ang Solutions-Video. I-double click ang HDMI RX IP (v5.4.0) at pagkatapos ay i-click ang OK.
- Piliin ang lahat ng port, i-right-click at piliin ang I-promote sa Nangungunang Antas.
- Sa SmartDesign tool bar, i-click ang Bumuo ng Component.
- Sa tab na Stimulus Hierarchy, i-right-click ang HDMI_RX_TB testbench file, at pagkatapos ay i-click ang Simulate Pre-Synth Design > Open Interactively.
Ang tool na ModelSim® ay bubukas gamit ang testbench, tulad ng ipinapakita sa sumusunod na figure.
Larawan 5-3. ModelSim Tool na may HDMI RX Testbench File
Mahalaga: If ang simulation ay naantala dahil sa limitasyon ng oras ng pagtakbo na tinukoy sa DO file, gamitin ang run -all command para makumpleto ang simulation.
Lisensya (Magtanong)
Ang HDMI RX IP ay binibigyan ng sumusunod na dalawang opsyon sa lisensya:
- Naka-encrypt: Ang kumpletong naka-encrypt na RTL code ay ibinigay para sa core. Ito ay magagamit nang libre sa alinman sa lisensya ng Libero, na nagbibigay-daan sa core na ma-instantiate sa SmartDesign. Maaari kang magsagawa ng Simulation, Synthesis, Layout, at program ang FPGA silicon gamit ang Libero design suite.
- RTL: Ang kumpletong RTL source code ay naka-lock sa lisensya, na kailangang bilhin nang hiwalay.
Mga Resulta ng Simulation (Magtanong)
Ang sumusunod na timing diagram para sa HDMI RX IP ay nagpapakita ng data ng video at mga tagal ng data ng kontrol.
Larawan 6-1. Data ng Video
Ipinapakita ng sumusunod na diagram ang hsync at vsync na mga output para sa kaukulang control data input.
Larawan 6-2. Horizontal Sync at Vertical Sync Signals
Ang sumusunod na diagram ay nagpapakita ng bahagi ng EDID.
Larawan 6-3. Mga Senyales ng EDID
Paggamit ng Mapagkukunan (Magtanong)
Ang HDMI RX IP ay ipinatupad sa PolarFire® FPGA (MPF300T – 1FCG1152I Package). Inililista ng sumusunod na talahanayan ang mga mapagkukunang ginamit kapag Bilang ng mga Pixel = 1 pixel.
Talahanayan 7-1. Paggamit ng Resource para sa 1 Pixel Mode
| Format ng Kulay | Lalim ng Kulay | SCRAMBLER | Tela 4LUT | DFF ng tela | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Huwag paganahin | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Huwag paganahin | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Huwag paganahin | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Huwag paganahin | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Huwag paganahin | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Huwag paganahin | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Huwag paganahin | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Huwag paganahin | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Huwag paganahin | 1585 | 1327 | 492 | 492 | 14 | 9 |
Inililista ng sumusunod na talahanayan ang mga mapagkukunang ginamit kapag Bilang ng mga Pixel = 4 na pixel.
Talahanayan 7-2. Paggamit ng Resource para sa 4 Pixel Mode
| Format ng Kulay | Lalim ng Kulay | SCRAMBLER | Tela 4LUT | DFF ng tela | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Huwag paganahin | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Huwag paganahin | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Huwag paganahin | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Paganahin | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Paganahin | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Paganahin | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Huwag paganahin | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Huwag paganahin | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Huwag paganahin | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Huwag paganahin | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Inililista ng sumusunod na talahanayan ang mga mapagkukunang ginamit kapag ang Number of Pixels = 4 pixel at SCRAMBLER ay pinagana.
Talahanayan 7-3. Naka-enable ang Resource Utilization para sa 4 Pixel Mode at SCRAMBLER
| Format ng Kulay | Lalim ng Kulay | SCRAMBLER | Tela 4LUT | DFF ng tela | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Paganahin | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Paganahin | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Paganahin | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Pagsasama ng System (Magtanong)
Ipinapakita ng seksyong ito kung paano isama ang IP sa disenyo ng Libero.
Inililista ng sumusunod na talahanayan ang mga pagsasaayos ng PF XCVR, PF TX PLL at PF CCC na kinakailangan para sa iba't ibang mga resolusyon at lapad ng bit.
Talahanayan 8-1. Mga Configuration ng PF XCVR, PF TX PLL at PF CCC
| Resolusyon | Bit Lapad | Configuration ng PF XCVR | CDR REF CLOCK PADS | Configuration ng PF CCC | |||
| Rate ng Data ng RX | RX CDR Ref Clock Frequency | Lapad ng Tela ng RX PCS | Dalas ng Input | Dalas ng Output | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampang Disenyo 1: Kapag na-configure sa Color Depth = 8-bit at Number of Pixels = 1 Pixel mode, ay ipinapakita sa sumusunod na figure.
Larawan 8-1. HDMI RX Sampang Disenyo 1
Para kay example, sa 8-bit na mga pagsasaayos, ang mga sumusunod na bahagi ay bahagi ng disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ay na-configure para sa TX at RX full duplex mode. RX data rate na 1485 Mbps sa PMA mode, na ang lapad ng data ay naka-configure bilang 10 bit para sa 1 PXL mode at 148.5 MHz CDR reference clock. TX data rate na 1485 Mbps sa PMA mode, na ang lapad ng data ay naka-configure bilang 10 bit na may clock division factor 4.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK at LANE3_CDR_REF_CLK ay hinihimok mula sa PF_XCVR_REF_CLK na may mga AE27, AE28 Pad pin.
- Ang EDID CLK_I pin ay dapat na hinihimok ng 150 MHz na orasan na may CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I at B_RX_CLK_I ay hinihimok ng LANE3_TX_CLK_R, LANE2_TX_CLK_R at LANE1_TX_CLK_R, ayon sa pagkakabanggit.
- Ang R_RX_VALID_I, G_RX_VALID_I at B_RX_VALID_I ay hinihimok ng LANE3_RX_VAL, LANE2_RX_VAL at LANE1_RX_VAL, ayon sa pagkakabanggit.
- Ang DATA_R_I, DATA_G_I at DATA_B_I ay hinihimok ng LANE3_RX_DATA, LANE2_RX_DATA at LANE1_RX_DATA, ayon sa pagkakabanggit.
HDMI RX Sampang Disenyo 2: Kapag na-configure sa Color Depth = 8-bit at Number of Pixels = 4 Pixel mode, ay ipinapakita sa sumusunod na figure.
Larawan 8-2. HDMI RX Sampang Disenyo 2
Para kay example, sa 8-bit na mga pagsasaayos, ang mga sumusunod na bahagi ay bahagi ng disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ay na-configure para sa TX at RX full duplex mode. RX data rate na 1485 Mbps sa PMA mode, na ang lapad ng data ay naka-configure bilang 40 bit para sa 4 PXL mode at 148.5 MHz CDR reference clock. TX data rate na 1485 Mbps sa PMA mode, na ang lapad ng data ay naka-configure bilang 40 bit na may clock division factor 4.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK at LANE3_CDR_REF_CLK ay hinihimok mula sa PF_XCVR_REF_CLK na may mga AE27, AE28 Pad pin.
- Ang EDID CLK_I pin ay dapat na hinihimok ng 150 MHz na orasan na may CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I at B_RX_CLK_I ay hinihimok ng LANE3_TX_CLK_R, LANE2_TX_CLK_R at LANE1_TX_CLK_R, ayon sa pagkakabanggit.
- Ang R_RX_VALID_I, G_RX_VALID_I at B_RX_VALID_I ay hinihimok ng LANE3_RX_VAL, LANE2_RX_VAL at LANE1_RX_VAL, ayon sa pagkakabanggit.
- Ang DATA_R_I, DATA_G_I at DATA_B_I ay hinihimok ng LANE3_RX_DATA, LANE2_RX_DATA at LANE1_RX_DATA, ayon sa pagkakabanggit.
HDMI RX Sampang Disenyo 3: Kapag na-configure sa Color Depth = 8-bit at Number of Pixels = 4 Pixel mode at SCRAMBLER = Enabled, ay ipinapakita sa sumusunod na figure.
Larawan 8-3. HDMI RX Sampang Disenyo 3
Para kay example, sa 8-bit na mga pagsasaayos, ang mga sumusunod na bahagi ay bahagi ng disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ay na-configure para sa TX at RX Independent mode. RX data rate na 5940 Mbps sa PMA mode, na may data width na naka-configure bilang 40 bit para sa 4 PXL mode at 148.5 MHz CDR reference clock. TX data rate na 5940 Mbps sa PMA mode, na ang lapad ng data ay naka-configure bilang 40 bit na may clock division factor 4.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK at LANE3_CDR_REF_CLK ay hinihimok mula sa PF_XCVR_REF_CLK na may mga AF29, AF30 Pad pin.
- Ang EDID CLK_I pin ay dapat magmaneho na may 150 MHz na orasan na may CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I at B_RX_CLK_I ay hinihimok ng LANE3_TX_CLK_R, LANE2_TX_CLK_R at LANE1_TX_CLK_R, ayon sa pagkakabanggit.
- Ang R_RX_VALID_I, G_RX_VALID_I at B_RX_VALID_I ay hinihimok ng LANE3_RX_VAL, LANE2_RX_VAL at LANE1_RX_VAL, ayon sa pagkakabanggit.
- Ang DATA_R_I, DATA_G_I at DATA_B_I ay hinihimok ng LANE3_RX_DATA, LANE2_RX_DATA at LANE1_RX_DATA, ayon sa pagkakabanggit.
HDMI RX Sampang Disenyo 4: Kapag na-configure sa Color Depth = 12-bit at Number of Pixels = 4 Pixel mode at SCRAMBLER = Enabled, ay ipinapakita sa sumusunod na figure.
Larawan 8-4. HDMI RX Sampang Disenyo 4
Para kay example, sa 12-bit na mga pagsasaayos, ang mga sumusunod na bahagi ay bahagi ng disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ay na-configure para sa RX Only mode. RX data rate na 4455 Mbps sa PMA mode, na ang lapad ng data ay naka-configure bilang 40 bit para sa 4 PXL mode at 148.5 MHz CDR reference clock.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK at LANE3_CDR_REF_CLK ay hinihimok mula sa PF_XCVR_REF_CLK na may mga AF29, AF30 Pad pin.
- Ang EDID CLK_I pin ay dapat magmaneho na may 150 MHz na orasan na may CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I at B_RX_CLK_I ay hinihimok ng LANE3_TX_CLK_R, LANE2_TX_CLK_R at LANE1_TX_CLK_R, ayon sa pagkakabanggit.
- Ang R_RX_VALID_I, G_RX_VALID_I at B_RX_VALID_I ay hinihimok ng LANE3_RX_VAL, LANE2_RX_VAL at LANE1_RX_VAL, ayon sa pagkakabanggit.
- Ang DATA_R_I, DATA_G_I at DATA_B_I ay hinihimok ng LANE3_RX_DATA, LANE2_RX_DATA at LANE1_RX_DATA, ayon sa pagkakabanggit.
- Ang PF_CCC_C0 module ay bumubuo ng isang orasan na pinangalanang OUT0_FABCLK_0 na may dalas na 74.25 MHz, na nagmula sa isang input na orasan na 111.375 MHz, na hinihimok ng LANE1_RX_CLK_R.
HDMI RX Sampang Disenyo 5: Kapag na-configure sa Color Depth = 8-bit, Number of Pixels = 4 Pixel mode at SCRAMBLER = Enabled ay ipinapakita sa sumusunod na figure. Ang disenyong ito ay dynamic na data rate na may DRI.
Larawan 8-5. HDMI RX Sampang Disenyo 5
Para kay example, sa 8-bit na mga pagsasaayos, ang mga sumusunod na bahagi ay bahagi ng disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ay na-configure para sa RX Only mode na may pinaganang dynamic na reconfiguration interface. RX data rate na 5940 Mbps sa PMA mode, na may data width na naka-configure bilang 40 bit para sa 4 PXL mode at 148.5 MHz CDR reference clock.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK at LANE3_CDR_REF_CLK ay hinihimok mula sa PF_XCVR_REF_CLK na may mga AF29, AF30 Pad pin.
- Ang EDID CLK_I pin ay dapat magmaneho na may 150 MHz na orasan na may CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I at B_RX_CLK_I ay hinihimok ng LANE3_TX_CLK_R, LANE2_TX_CLK_R at LANE1_TX_CLK_R, ayon sa pagkakabanggit.
- Ang R_RX_VALID_I, G_RX_VALID_I at B_RX_VALID_I ay hinihimok ng LANE3_RX_VAL, LANE2_RX_VAL at LANE1_RX_VAL, ayon sa pagkakabanggit.
- Ang DATA_R_I, DATA_G_I at DATA_B_I ay hinihimok ng LANE3_RX_DATA, LANE2_RX_DATA at LANE1_RX_DATA, ayon sa pagkakabanggit.
Kasaysayan ng Pagbabago (Magtanong)
Inilalarawan ng kasaysayan ng rebisyon ang mga pagbabagong ipinatupad sa dokumento. Ang mga pagbabago ay nakalista ayon sa rebisyon, simula sa pinakabagong publikasyon.
Talahanayan 9-1. Kasaysayan ng Pagbabago
| Rebisyon | Petsa | Paglalarawan |
| D | 02/2025 | Ang sumusunod ay ang listahan ng mga pagbabagong ginawa sa rebisyon C ng dokumento:
|
| C | 02/2023 | Ang sumusunod ay ang listahan ng mga pagbabagong ginawa sa rebisyon C ng dokumento:
|
| B | 09/2022 | Ang sumusunod ay ang listahan ng mga pagbabagong ginawa sa rebisyon B ng dokumento:
|
| A | 04/2022 | Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon A ng dokumento:
|
| 2.0 | — | Ang sumusunod ay isang buod ng mga pagbabagong ginawa sa rebisyong ito.
|
| 1.0 | 08/2021 | Paunang Rebisyon. |
Suporta sa Microchip FPGA
Ang grupo ng mga produkto ng Microchip FPGA ay sumusuporta sa mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, at mga opisina sa pagbebenta sa buong mundo. Iminumungkahi ang mga customer na bisitahin ang mga online na mapagkukunan ng Microchip bago makipag-ugnayan sa suporta dahil malamang na nasagot na ang kanilang mga tanong. Makipag-ugnayan sa Technical Support Center sa pamamagitan ng website sa www.microchip.com/support. Banggitin ang FPGA Device Part number, piliin ang naaangkop na kategorya ng case, at i-upload ang disenyo files habang gumagawa ng kaso ng teknikal na suporta. Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, impormasyon sa pag-update, status ng order, at awtorisasyon.
- Mula sa North America, tumawag sa 800.262.1060
- Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460
- Fax, mula saanman sa mundo, 650.318.8044
Impormasyon sa Microchip
Mga trademark
Ang pangalan at logo ng "Microchip", ang logo ng "M", at iba pang mga pangalan, logo, at tatak ay mga rehistrado at hindi rehistradong trademark ng Microchip Technology Incorporated o mga kaakibat nito at/o mga subsidiary sa United States at/o ibang mga bansa ("Microchip Mga trademark”). Ang impormasyon tungkol sa Microchip Trademarks ay matatagpuan sa https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Legal na Paunawa
Ang publikasyong ito at ang impormasyon dito ay maaari lamang gamitin sa mga produkto ng Microchip, kabilang ang pagdidisenyo, pagsubok, at pagsasama ng mga produktong Microchip sa iyong aplikasyon. Ang paggamit ng impormasyong ito sa anumang iba pang paraan ay lumalabag sa mga tuntuning ito. Ang impormasyon tungkol sa mga application ng device ay ibinibigay lamang para sa iyong kaginhawahan at maaaring mapalitan ng mga update. Responsibilidad mong tiyakin na ang iyong aplikasyon ay nakakatugon sa iyong mga detalye. Makipag-ugnayan sa iyong lokal na opisina ng pagbebenta ng Microchip para sa karagdagang suporta o, kumuha ng karagdagang suporta sa www.microchip.com/en-us/support/design-help/client-support-services.
ANG IMPORMASYON NA ITO AY IBINIGAY NG MICROCHIP "AS IS". ANG MICROCHIP ay WALANG GUMAWA NG MGA REPRESENTASYON O WARRANTY NG ANUMANG URI MAHALAGA MAN O IPINAHIWATIG, NAKASULAT O BALIG, STATUTORY O IBA PA, NA KAUGNAY SA IMPORMASYON KASAMA NGUNIT HINDI LIMITADO SA ANUMANG IPINAHIWATIG NA WARRANTY NG HINDI PAGKAKABIGAY, AT PAGKAKATAON. LAYUNIN, O MGA WARRANTY NA KAUGNAY SA KUNDISYON, KALIDAD, O PAGGANAP NITO.
HINDI MANANAGOT ANG MICROCHIP SA ANUMANG INDIRECT, SPECIAL, PUNITIVE, INCIDENTAL, O CONSEQUENTIAL LOSS, PANCER, COST, O EXPENS OF ANUMANG URI NA KAUGNAY SA IMPORMASYON O SA PAGGAMIT NITO, GAANO MAN ANG SANHI, KAHIT NA MAY NAMIN POSIBILIDAD O ANG MGA PINSALA AY MAKIKITA. HANGGANG SA BUONG SAKOT NA PINAHAYAGAN NG BATAS, ANG KABUUANG PANANAGUTAN NG MICROCHIP SA LAHAT NG MGA CLAIMS SA ANUMANG PARAAN NA KAUGNAY SA IMPORMASYON O ANG PAGGAMIT NITO AY HINDI HIGIT SA HALAGA NG MGA BAYAD, KUNG MERON, NA DIREKTA NINYONG BINAYARAN SA MICROCHIP PARA SA IMPORMASYON.
Ang paggamit ng mga aparatong Microchip sa suporta sa buhay at/o mga aplikasyong pangkaligtasan ay ganap na nasa panganib ng mamimili, at sumasang-ayon ang bumibili na ipagtanggol, bayaran at hawakan ang Microchip na hindi nakakapinsala sa anuman at lahat ng pinsala, paghahabol, paghahabla, o gastos na nagreresulta mula sa naturang paggamit. Walang mga lisensya ang ipinadala, nang tahasan o kung hindi man, sa ilalim ng anumang mga karapatan sa intelektwal na ari-arian ng Microchip maliban kung iba ang nakasaad.
Tampok na Proteksyon ng Code ng Mga Microchip Device
Tandaan ang mga sumusunod na detalye ng tampok na proteksyon ng code sa mga produkto ng Microchip:
- Ang mga produktong Microchip ay nakakatugon sa mga pagtutukoy na nakapaloob sa kanilang partikular na Microchip Data Sheet.
- Naniniwala ang Microchip na ang pamilya ng mga produkto nito ay ligtas kapag ginamit sa inilaan na paraan, sa loob ng mga pagtutukoy sa pagpapatakbo, at sa ilalim ng normal na mga kondisyon.
- Pinahahalagahan ng Microchip at agresibong pinoprotektahan ang mga karapatan sa intelektwal na pag-aari nito. Ang mga pagtatangkang labagin ang mga tampok na proteksyon ng code ng mga produkto ng Microchip ay mahigpit na ipinagbabawal at maaaring lumabag sa Digital Millennium Copyright Act.
- Ni ang Microchip o anumang iba pang tagagawa ng semiconductor ay hindi magagarantiyahan ang seguridad ng code nito. Ang proteksyon ng code ay hindi nangangahulugan na ginagarantiya namin na ang produkto ay "hindi nababasag". Ang proteksyon ng code ay patuloy na umuunlad. Ang Microchip ay nakatuon sa patuloy na pagpapabuti ng mga tampok sa proteksyon ng code ng aming mga produkto.
© 2025 Microchip Technology Inc. at mga subsidiary nito
FAQ
- T: Paano ko ia-update ang HDMI RX IP core?
A: Maaaring ma-update ang IP core sa pamamagitan ng Libero SoC software o manu-manong i-download mula sa catalog. Kapag na-install na sa Libero SoC software IP Catalog, maaari itong i-configure, mabuo, at ma-instantiate sa loob ng SmartDesign para maisama sa proyekto.
Mga Dokumento / Mga Mapagkukunan
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver [pdf] Gabay sa Gumagamit PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
