MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver
Úvod (položiť otázku)
IP prijímača High-Definition Multimedia Interface (HDMI) od Microchip podporuje prijímanie video dát a audio paketových dát popísaných v špecifikácii štandardu HDMI. HDMI RX IP je špeciálne navrhnutý pre zariadenia PolarFire® FPGA a PolarFire System on Chip (SoC) FPGA zariadenia podporujúce HDMI 2.0 pre rozlíšenie až 1920 × 1080 pri 60 Hz v režime jedného pixelu a až do 3840 × 2160 pri 60 Hz v režime štyroch pixelov. RX IP podporuje Hot Plug Detect (HPD) na monitorovanie zapnutia alebo vypnutia a udalosti odpojenia alebo zapojenia, ktoré indikujú komunikáciu medzi zdrojom HDMI a zásuvkou HDMI.
Zdroj HDMI používa kanál DDC (Display Data Channel) na čítanie rozšírených identifikačných údajov zobrazenia (EDID) umývadla, aby zistil konfiguráciu a/alebo možnosti umývadla. HDMI RX IP má predprogramovaný EDID, ktorý môže zdroj HDMI čítať cez štandardný I2C kanál. Transceivery zariadení PolarFire FPGA a PolarFire SoC FPGA sa používajú spolu s RX IP na deserializáciu sériových dát na 10-bitové dáta. Dátové kanály v HDMI môžu mať medzi sebou značnú odchýlku. HDMI RX IP odstraňuje zošikmenie medzi dátovými kanálmi pomocou First-In First-Out (FIFO). Táto IP konvertuje dáta TMDS (Transition Minimized Differential Signaling) prijaté zo zdroja HDMI cez transceiver na 24-bitové RGB pixelové dáta, 24-bitové audio dáta a riadiace signály. Štyri štandardné ovládacie prvky špecifikované v protokole HDMI sa používajú na fázové zarovnanie údajov počas deserializácie.
Zhrnutie
Nasledujúca tabuľka poskytuje súhrn charakteristík HDMI RX IP.
Tabuľka 1. Vlastnosti HDMI RX IP
| Základná verzia | Táto používateľská príručka podporuje HDMI RX IP v5.4. |
| Podporované rodiny zariadení |
|
| Podporovaný tok nástrojov | Vyžaduje Libero® SoC v12.0 alebo novšie vydania. |
| Podporované rozhrania | Rozhrania podporované HDMI RX IP sú:
|
| Licencovanie | HDMI RX IP sa poskytuje s nasledujúcimi dvomi možnosťami licencie:
|
Vlastnosti
HDMI RX IP má nasledujúce vlastnosti:
- Kompatibilné s HDMI 2.0
- Podporuje 8, 10, 12 a 16 bitovú farebnú hĺbku
- Podporuje farebné formáty ako RGB, YUV 4:2:2 a YUV 4:4:4
- Podporuje vstup jedného alebo štyroch pixelov na hodiny
- Podporuje rozlíšenie až 1920 ✕ 1080 pri 60 Hz v režime jedného pixelu a až 3840 ✕ 2160 pri 60 Hz v režime štyroch pixelov.
- Detekuje Hot-Plug
- Podporuje schému dekódovania – TMDS
- Podporuje vstup DVI
- Podporuje Display Data Channel (DDC) a Enhanced Display Data Channel (E-DDC)
- Podporuje natívne a AXI4 Stream Video rozhranie pre prenos video dát
- Podporuje natívne a AXI4 Stream Audio rozhranie pre prenos zvukových dát
Nepodporované funkcie
Nasledujú nepodporované funkcie HDMI RX IP:
- Formát farieb 4:2:0 nie je podporovaný.
- High Dynamic Range (HDR) a High-bandwidth Digital Content Protection (HDCP) nie sú podporované.
- Variabilná obnovovacia frekvencia (VRR) a automatický režim nízkej latencie (ALLM) nie sú podporované.
- Parametre horizontálneho časovania, ktoré nie sú v režime štyroch pixelov deliteľné štyrmi, nie sú podporované.
Návod na inštaláciu
IP jadro musí byť nainštalované do IP katalógu softvéru Libero® SoC automaticky prostredníctvom funkcie aktualizácie IP katalógu v softvéri Libero SoC alebo je manuálne stiahnuté z katalógu. Akonáhle je jadro IP nainštalované v katalógu IP softvéru Libero SoC, je nakonfigurované, vygenerované a vytvorené v rámci Smart Design na zahrnutie do projektu Libero.
Testované zdrojové zariadenia (položiť otázku)
V nasledujúcej tabuľke sú uvedené testované zdrojové zariadenia.
Tabuľka 1-1. Testované zdrojové zariadenia
| Zariadenia | Režim pixelov | Rozlíšenia testované | Farebná hĺbka (bit) | Farebný režim | Zvuk |
| quantumdata™ M41h HDMI analyzátor | 1 | 720P 30 FPS, 720P 60 FPS a 1080P 60 FPS | 8 | RGB, YUV444 a YUV422 | áno |
| 1080P 30 FPS | 8, 10, 12 a 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS a 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 a 16 | ||||
| 4K 30 FPS | 8, 10, 12 a 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | áno |
| 4 | 1080P 60 FPS a 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | áno |
| 4 | 4K 30 FPS a 4K 60 FPS | ||||
| Tester HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS a 1080P 60 FPS | 8 | RGB, YUV444 a YUV422 | áno |
| 1080P 30 FPS | 8, 10, 12 a 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS a 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 a 16 | ||||
| Súprava NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 FPS | 8 | RGB | Nie |
| 4 | 4K 60 FPS |
Konfigurácia IP HDMI RX (položiť otázku)
Táto sekcia poskytuje koniecview rozhrania HDMI RX IP Configurator a jeho komponentov. HDMI RX IP Configurator poskytuje grafické rozhranie na nastavenie jadra HDMI RX. Tento konfigurátor umožňuje užívateľovi vybrať parametre, ako je počet pixelov, počet audio kanálov, video rozhranie, audio rozhranie, SCRAMBLER, farebná hĺbka, farebný formát, testovacia plocha a licencia. Rozhranie konfigurátora obsahuje rozbaľovacie ponuky a možnosti prispôsobenia nastavení. Kľúčové konfigurácie sú popísané v tabuľke 4-1. Nasledujúci obrázok poskytuje podrobné informácie view rozhrania HDMI RX IP Configurator.
Obrázok 2-1. HDMI RX IP konfigurátor
Rozhranie tiež obsahuje tlačidlá OK a Zrušiť na potvrdenie alebo zrušenie konfigurácií.
Implementácia hardvéru (položiť otázku)
Nasledujúce obrázky popisujú rozhranie HDMI RX IP s transceiverom (XCVR).
Obrázok 3-1. Bloková schéma HDMI RX
Obrázok 3-2. Podrobný blokový diagram prijímača
HDMI RX pozostáva z troch stages:
- Fázový zoraďovač zarovnáva paralelné dáta vzhľadom na hranice riadiaceho symbolu pomocou bitového sklzu vysielača/prijímača.
- Dekodér TMDS konvertuje 10-bitové kódované dáta na 8-bitové obrazové pixelové dáta, 4-bitové audio paketové dáta a 2-bitové riadiace signály.
- FIFO odstraňujú zošikmenie medzi hodinami R, G a B pruhov.
Zarovnávač fáz (položiť otázku)
10-bitové paralelné dáta z XCVR nie sú vždy zarovnané s ohľadom na hranice slov zakódovaných v TMDS. Paralelné dáta musia byť bitovo posunuté a zarovnané, aby sa dáta dekódovali. Fázový zarovnávač zarovnáva prichádzajúce paralelné dáta k hraniciam slov pomocou funkcie bitového sklzu v XCVR. XCVR v režime Per-Monitor DPI Awareness (PMA) umožňuje funkciu bit-slip, kde upravuje zarovnanie 10-bitového deserializovaného slova o 1 bit. Zakaždým, po úprave 10-bitového slova o 1 bitovú pozíciu sklzu, sa porovná s ktorýmkoľvek zo štyroch riadiacich tokenov protokolu HDMI, aby sa uzamkla poloha počas riadiacej periódy. 10-bitové slovo je správne zarovnané a považuje sa za platné pre ďalšie stages. Každý farebný kanál má svoj vlastný fázový zoraďovač, dekodér TMDS začne dekódovať iba vtedy, keď sú všetky fázové zarovnávače uzamknuté, aby sa opravili hranice slov.
Dekodér TMDS (položiť otázku)
TMDS dekodér dekóduje 10-bitové deserializované z transceivera na 8-bitové pixelové dáta počas obdobia videa. HSYNC, VSYNC a PACKET HEADER sa generujú počas riadiacej periódy z 10-bitových údajov modrého kanála. Dáta audio paketov sa dekódujú na kanál R a G, každý so štyrmi bitmi. Dekodér TMDS každého kanála pracuje na vlastných hodinách. Preto môže mať určitý sklon medzi kanálmi.
De-Skew z kanála na kanál (položiť otázku)
Na odstránenie zošikmenia medzi kanálmi sa používa logika odstraňovania zošikmenia založená na FIFO. Každý kanál prijíma platný signál z jednotiek fázového zarovnávania, ktorý indikuje, či sú prichádzajúce 10-bitové dáta z fázového vyrovnávača platné. Ak sú všetky kanály platné (dosiahli fázové zarovnanie), modul FIFO začne prenášať dáta cez modul FIFO pomocou signálov umožňujúcich čítanie a zápis (nepretržitý zápis a načítanie). Keď sa v ktoromkoľvek z výstupov FIFO deteguje kontrolný token, načítaný tok sa pozastaví a generuje sa signál detegovaný markerom, ktorý indikuje príchod konkrétneho markera do video prúdu. Načítaný tok sa obnoví až vtedy, keď táto značka dorazí na všetky tri kanály. V dôsledku toho sa príslušné zošikmenie odstráni. Dvojité hodiny FIFO synchronizujú všetky tri dátové toky s hodinami modrého kanála, aby sa odstránilo príslušné zošikmenie. Nasledujúci obrázok popisuje techniku odklonu medzi kanálmi.
Obrázok 3-3. De-Skew z kanála na kanál
DDC (Položiť otázku)
DDC je komunikačný kanál založený na špecifikácii zbernice I2C. Zdroj používa I2C príkazy na čítanie informácií z E-EDID umývadla s podriadenou adresou. HDMI RX IP používa preddefinovaný EDID s viacerými rozlíšením, podporuje rozlíšenie až 1920 ✕ 1080 pri 60 Hz v režime jedného pixelu a až 3840 ✕ 2160 pri 60 Hz v režime štyroch pixelov.
EDID predstavuje zobrazovaný názov ako Microchip HDMI display.
Parametre HDMI RX a signály rozhrania (položiť otázku)
Táto časť pojednáva o parametroch v konfigurátore HDMI RX GUI a I/O signáloch.
Konfiguračné parametre (položiť otázku)
Nasledujúca tabuľka uvádza konfiguračné parametre v HDMI RX IP.
Tabuľka 4-1. Konfiguračné parametre
| Názov parametra | Popis |
| Formát farieb | Definuje farebný priestor. Podporuje nasledujúce farebné formáty:
|
| Farebná hĺbka | Určuje počet bitov na farebnú zložku. Podporuje 8, 10, 12 a 16 bitov na komponent. |
| Počet pixelov | Označuje počet pixelov na vstup hodín:
|
| SCRAMBLER | Podpora rozlíšenia 4K pri 60 snímkach za sekundu:
|
| Počet audio kanálov | Podporuje množstvo zvukových kanálov:
|
| Video rozhranie | Natívny a AXI stream |
| Zvukové rozhranie | Natívny a AXI stream |
| Skúšobná lavica | Umožňuje výber prostredia testovacej stolice. Podporuje nasledujúce možnosti testovacej stolice:
|
| Licencia | Určuje typ licencie. Poskytuje nasledujúce dve možnosti licencie:
|
Porty (položiť otázku)
V nasledujúcej tabuľke sú uvedené vstupné a výstupné porty rozhrania HDMI RX IP pre natívne rozhranie, keď je formát farieb RGB.
Tabuľka 4-2. Vstup a výstup pre natívne rozhranie
| Názov signálu | Smer | Šírka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny resetovací signál |
| R_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre “R” kanál z XCVR |
| G_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre „G“ kanál z XCVR |
| B_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre “B” kanál z XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny edid resetovací signál |
| R_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta kanála „R“. |
| G_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta kanála „G“. |
| B_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta kanála „B“. |
| Názov signálu | Smer | Šírka (bity) | Popis |
| DATA_R_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta kanála „R“ z XCVR |
| DATA_G_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta kanála „G“ z XCVR |
| DATA_B_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta kanála „B“ z XCVR |
| SCL_I | Vstup | 1 | Vstup pre sériové hodiny I2C pre DDC |
| HPD_I | Vstup | 1 | Hot plug detekuje vstupný signál. Zdroj je pripojený k umývadlu Signál HPD by mal byť vysoký. |
| SDA_I | Vstup | 1 | I2C sériový dátový vstup pre DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pre I2C modul |
| BIT_SLIP_R_O | Výstup | 1 | Signál bitového sklzu do „R“ kanálu transceivera |
| BIT_SLIP_G_O | Výstup | 1 | Signál bitového sklzu do „G“ kanálu transceivera |
| BIT_SLIP_B_O | Výstup | 1 | Signál bitového sklzu do „B“ kanálu transceivera |
| VIDEO_DATA_VALID_O | Výstup | 1 | Platný výstup video údajov |
| AUDIO_DATA_VALID_O | Výstup | 1 | Platný výstup zvukových údajov |
| H_SYNC_O | Výstup | 1 | Horizontálny synchronizačný impulz |
| V_SYNC_O | Výstup | 1 | Aktívny vertikálny synchronizačný impulz |
| R_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „R“. |
| G_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „G“. |
| B_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „B“. |
| SDA_O | Výstup | 1 | I2C sériový dátový výstup pre DDC |
| HPD_O | Výstup | 1 | Detekcia výstupného signálu za horúcu zástrčku |
| ACR_CTS_O | Výstup | 20 | Čas cyklu regenerácie zvukových hodínamp hodnotu |
| ACR_N_O | Výstup | 20 | Parameter hodnoty regenerácie zvukových hodín (N). |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerácie zvukových hodín |
| AUDIO_SAMPLE_CH1_O | Výstup | 24 | Zvuk kanála 1ample údaje |
| AUDIO_SAMPLE_CH2_O | Výstup | 24 | Zvuk kanála 2ample údaje |
| AUDIO_SAMPLE_CH3_O | Výstup | 24 | Zvuk kanála 3ample údaje |
| AUDIO_SAMPLE_CH4_O | Výstup | 24 | Zvuk kanála 4ample údaje |
| AUDIO_SAMPLE_CH5_O | Výstup | 24 | Zvuk kanála 5ample údaje |
| AUDIO_SAMPLE_CH6_O | Výstup | 24 | Zvuk kanála 6ample údaje |
| AUDIO_SAMPLE_CH7_O | Výstup | 24 | Zvuk kanála 7ample údaje |
| AUDIO_SAMPLE_CH8_O | Výstup | 24 | Zvuk kanála 8ample údaje |
| HDMI_DVI_MODE_O | Výstup | 1 | Nasledujú dva režimy:
|
Nasledujúca tabuľka popisuje vstupné a výstupné porty HDMI RX IP pre AXI4 Stream Video Interface.
Tabuľka 4-3. Vstupné a výstupné porty pre AXI4 Stream Video Interface
| Názov portu | Smer | Šírka (bity) | Popis |
| TDATA_O | Výstup | POČET PIXELOV ✕ Farebná hĺbka ✕ 3 bity | Výstupné video dáta [R, G, B] |
| TVALID_O | Výstup | 1 | Výstupné video je platné |
| Názov portu | Smer | Šírka (bity) | Popis |
| TLAST_O | Výstup | 1 | Výstupný signál konca rámca |
| TUSER_O | Výstup | 3 |
|
| TSTRB_O | Výstup | 3 | Výstupný stroboskop video dát |
| TKEEP_O | Výstup | 3 | Uchovávajte výstupné video dáta |
Nasledujúca tabuľka popisuje vstupné a výstupné porty HDMI RX IP pre AXI4 Stream Audio Interface.
Tabuľka 4-4. Vstupné a výstupné porty pre AXI4 Stream Audio Interface
| Názov portu | Smer | Šírka (bity) | Popis |
| AUDIO_TDATA_O | Výstup | 24 | Výstup audio dát |
| AUDIO_TID_O | Výstup | 3 | Výstupný zvukový kanál |
| AUDIO_TALID_O | Výstup | 1 | Výstupný audio platný signál |
V nasledujúcej tabuľke sú uvedené vstupné a výstupné porty HDMI RX IP pre natívne rozhranie, keď je formát farieb YUV444.
Tabuľka 4-5. Vstup a výstup pre natívne rozhranie
| Názov portu | Smer | Šírka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny resetovací signál |
| LANE3_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre kanál Lane 3 od XCVR |
| LANE2_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre kanál Lane 2 od XCVR |
| LANE1_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre kanál Lane 1 od XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny edid resetovací signál |
| LANE3_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta Lane 3 |
| LANE2_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta Lane 2 |
| LANE1_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta Lane 1 |
| DATA_LANE3_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta Lane 3 z XCVR |
| DATA_LANE2_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta Lane 2 z XCVR |
| DATA_LANE1_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta Lane 1 z XCVR |
| SCL_I | Vstup | 1 | Vstup pre sériové hodiny I2C pre DDC |
| HPD_I | Vstup | 1 | Hot plug detekuje vstupný signál. Zdroj je pripojený k umývadlu Signál HPD by mal byť vysoký. |
| SDA_I | Vstup | 1 | I2C sériový dátový vstup pre DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pre I2C modul |
| BIT_SLIP_LANE3_O | Výstup | 1 | Signál bitového sklzu do pruhu 3 transceivera |
| BIT_SLIP_LANE2_O | Výstup | 1 | Signál bitového sklzu do pruhu 2 transceivera |
| BIT_SLIP_LANE1_O | Výstup | 1 | Signál bitového sklzu do pruhu 1 transceivera |
| VIDEO_DATA_VALID_O | Výstup | 1 | Platný výstup video údajov |
| AUDIO_DATA_VALID_O | Výstup | 1 | Platný výstup zvukových údajov |
| H_SYNC_O | Výstup | 1 | Horizontálny synchronizačný impulz |
| V_SYNC_O | Výstup | 1 | Aktívny vertikálny synchronizačný impulz |
| Názov portu | Smer | Šírka (bity) | Popis |
| Y_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „Y“. |
| Cb_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „Cb“. |
| Cr_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „Cr“. |
| SDA_O | Výstup | 1 | I2C sériový dátový výstup pre DDC |
| HPD_O | Výstup | 1 | Detekcia výstupného signálu za horúcu zástrčku |
| ACR_CTS_O | Výstup | 20 | Čas cyklu regenerácie zvukových hodínamp hodnotu |
| ACR_N_O | Výstup | 20 | Parameter hodnoty regenerácie zvukových hodín (N). |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerácie zvukových hodín |
| AUDIO_SAMPLE_CH1_O | Výstup | 24 | Zvuk kanála 1ample údaje |
| AUDIO_SAMPLE_CH2_O | Výstup | 24 | Zvuk kanála 2ample údaje |
| AUDIO_SAMPLE_CH3_O | Výstup | 24 | Zvuk kanála 3ample údaje |
| AUDIO_SAMPLE_CH4_O | Výstup | 24 | Zvuk kanála 4ample údaje |
| AUDIO_SAMPLE_CH5_O | Výstup | 24 | Zvuk kanála 5ample údaje |
| AUDIO_SAMPLE_CH6_O | Výstup | 24 | Zvuk kanála 6ample údaje |
| AUDIO_SAMPLE_CH7_O | Výstup | 24 | Zvuk kanála 7ample údaje |
| AUDIO_SAMPLE_CH8_O | Výstup | 24 | Zvuk kanála 8ample údaje |
V nasledujúcej tabuľke sú uvedené vstupné a výstupné porty HDMI RX IP pre natívne rozhranie, keď je formát farieb YUV422.
Tabuľka 4-6. Vstup a výstup pre natívne rozhranie
| Názov portu | Smer | Šírka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny resetovací signál |
| LANE3_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre kanál Lane 3 od XCVR |
| LANE2_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre kanál Lane 2 od XCVR |
| LANE1_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre kanál Lane 1 od XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny edid resetovací signál |
| LANE3_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta Lane 3 |
| LANE2_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta Lane 2 |
| LANE1_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta Lane 1 |
| DATA_LANE3_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta Lane 3 z XCVR |
| DATA_LANE2_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta Lane 2 z XCVR |
| DATA_LANE1_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta Lane 1 z XCVR |
| SCL_I | Vstup | 1 | Vstup pre sériové hodiny I2C pre DDC |
| HPD_I | Vstup | 1 | Hot plug detekuje vstupný signál. Zdroj je pripojený k umývadlu Signál HPD by mal byť vysoký. |
| SDA_I | Vstup | 1 | I2C sériový dátový vstup pre DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pre I2C modul |
| BIT_SLIP_LANE3_O | Výstup | 1 | Signál bitového sklzu do pruhu 3 transceivera |
| BIT_SLIP_LANE2_O | Výstup | 1 | Signál bitového sklzu do pruhu 2 transceivera |
| BIT_SLIP_LANE1_O | Výstup | 1 | Signál bitového sklzu do pruhu 1 transceivera |
| VIDEO_DATA_VALID_O | Výstup | 1 | Platný výstup video údajov |
| Názov portu | Smer | Šírka (bity) | Popis |
| AUDIO_DATA_VALID_O | Výstup | 1 | Platný výstup zvukových údajov |
| H_SYNC_O | Výstup | 1 | Horizontálny synchronizačný impulz |
| V_SYNC_O | Výstup | 1 | Aktívny vertikálny synchronizačný impulz |
| Y_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „Y“. |
| C_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „C“. |
| SDA_O | Výstup | 1 | I2C sériový dátový výstup pre DDC |
| HPD_O | Výstup | 1 | Detekcia výstupného signálu za horúcu zástrčku |
| ACR_CTS_O | Výstup | 20 | Čas cyklu regenerácie zvukových hodínamp hodnotu |
| ACR_N_O | Výstup | 20 | Parameter hodnoty regenerácie zvukových hodín (N). |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerácie zvukových hodín |
| AUDIO_SAMPLE_CH1_O | Výstup | 24 | Zvuk kanála 1ample údaje |
| AUDIO_SAMPLE_CH2_O | Výstup | 24 | Zvuk kanála 2ample údaje |
| AUDIO_SAMPLE_CH3_O | Výstup | 24 | Zvuk kanála 3ample údaje |
| AUDIO_SAMPLE_CH4_O | Výstup | 24 | Zvuk kanála 4ample údaje |
| AUDIO_SAMPLE_CH5_O | Výstup | 24 | Zvuk kanála 5ample údaje |
| AUDIO_SAMPLE_CH6_O | Výstup | 24 | Zvuk kanála 6ample údaje |
| AUDIO_SAMPLE_CH7_O | Výstup | 24 | Zvuk kanála 7ample údaje |
| AUDIO_SAMPLE_CH8_O | Výstup | 24 | Zvuk kanála 8ample údaje |
Nasledujúca tabuľka uvádza vstupné a výstupné porty HDMI RX IP pre natívne rozhranie, keď je zapnutý SCRRAMBLER.
Tabuľka 4-7. Vstup a výstup pre natívne rozhranie
| Názov portu | Smer | Šírka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny resetovací signál |
| R_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre “R” kanál z XCVR |
| G_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre „G“ kanál z XCVR |
| B_RX_CLK_I | Vstup | 1 | Paralelné hodiny pre “B” kanál z XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktívny-nízky asynchrónny edid resetovací signál |
| HDMI_CABLE_CLK_I | Vstup | 1 | Káblové hodiny zo zdroja HDMI |
| R_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta kanála „R“. |
| G_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta kanála „G“. |
| B_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pre paralelné dáta kanála „B“. |
| DATA_R_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta kanála „R“ z XCVR |
| DATA_G_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta kanála „G“ z XCVR |
| DATA_B_I | Vstup | POČET PIXELOV ✕ 10 bitov | Prijaté paralelné dáta kanála „B“ z XCVR |
| SCL_I | Vstup | 1 | Vstup pre sériové hodiny I2C pre DDC |
| HPD_I | Vstup | 1 | Hot plug detekuje vstupný signál. Zdroj je pripojený k umývadlu a signál HPD by mal byť vysoký. |
| SDA_I | Vstup | 1 | I2C sériový dátový vstup pre DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pre I2C modul |
| BIT_SLIP_R_O | Výstup | 1 | Signál bitového sklzu do „R“ kanálu transceivera |
| BIT_SLIP_G_O | Výstup | 1 | Signál bitového sklzu do „G“ kanálu transceivera |
| Názov portu | Smer | Šírka (bity) | Popis |
| BIT_SLIP_B_O | Výstup | 1 | Signál bitového sklzu do „B“ kanálu transceivera |
| VIDEO_DATA_VALID_O | Výstup | 1 | Platný výstup video údajov |
| AUDIO_DATA_VALID_O | Výstup1 | 1 | Platný výstup zvukových údajov |
| H_SYNC_O | Výstup | 1 | Horizontálny synchronizačný impulz |
| V_SYNC_O | Výstup | 1 | Aktívny vertikálny synchronizačný impulz |
| DATA_ RATE_O | Výstup | 16 | Rýchlosť prenosu dát. Nasledujú hodnoty rýchlosti prenosu dát:
|
| R_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „R“. |
| G_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „G“. |
| B_O | Výstup | POČET PIXELOV ✕ Bity farebnej hĺbky | Dekódované údaje „B“. |
| SDA_O | Výstup | 1 | I2C sériový dátový výstup pre DDC |
| HPD_O | Výstup | 1 | Detekcia výstupného signálu za horúcu zástrčku |
| ACR_CTS_O | Výstup | 20 | Čas cyklu regenerácie zvukových hodínamp hodnotu |
| ACR_N_O | Výstup | 20 | Parameter hodnoty regenerácie zvukových hodín (N). |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerácie zvukových hodín |
| AUDIO_SAMPLE_CH1_O | Výstup | 24 | Zvuk kanála 1ample údaje |
| AUDIO_SAMPLE_CH2_O | Výstup | 24 | Zvuk kanála 2ample údaje |
| AUDIO_SAMPLE_CH3_O | Výstup | 24 | Zvuk kanála 3ample údaje |
| AUDIO_SAMPLE_CH4_O | Výstup | 24 | Zvuk kanála 4ample údaje |
| AUDIO_SAMPLE_CH5_O | Výstup | 24 | Zvuk kanála 5ample údaje |
| AUDIO_SAMPLE_CH6_O | Výstup | 24 | Zvuk kanála 6ample údaje |
| AUDIO_SAMPLE_CH7_O | Výstup | 24 | Zvuk kanála 7ample údaje |
| AUDIO_SAMPLE_CH8_O | Výstup | 24 | Zvuk kanála 8ample údaje |
Testbench Simulation (Položiť otázku)
Testbench slúži na kontrolu funkčnosti jadra HDMI RX. Testbench funguje iba v natívnom rozhraní, keď je počet pixelov jeden.
Ak chcete simulovať jadro pomocou testovacej plochy, vykonajte tieto kroky:
- V okne Tok návrhu rozbaľte položku Vytvoriť návrh.
- Kliknite pravým tlačidlom myši na Create SmartDesign Testbench a potom kliknite na Run, ako je znázornené na nasledujúcom obrázku.
Obrázok 5-1. Vytvorenie testovacej plochy SmartDesign
- Zadajte názov testovacej plochy SmartDesign a potom kliknite na tlačidlo OK.
Obrázok 5-2. Pomenovanie SmartDesign Testbench
Vytvorí sa testovacia plocha SmartDesign a napravo od tably Design Flow sa zobrazí plátno. - Prejdite do katalógu Libero® SoC, vyberte View > Windows > IP Catalog a potom rozbaľte položku Solutions-Video. Dvakrát kliknite na HDMI RX IP (v5.4.0) a potom kliknite na OK.
- Vyberte všetky porty, kliknite pravým tlačidlom myši a vyberte položku Povýšiť na najvyššiu úroveň.
- Na lište nástrojov SmartDesign kliknite na Generovať komponent.
- Na karte Hierarchia stimulov kliknite pravým tlačidlom myši na HDMI_RX_TB testbench filea potom kliknite na položku Simulovať návrh pred syntézou > Otvoriť interaktívne.
Nástroj ModelSim® sa otvorí s testovacím stolom, ako je znázornené na nasledujúcom obrázku.
Obrázok 5-3. Nástroj ModelSim s testovacím stolom HDMI RX File
Dôležité: If je simulácia prerušená z dôvodu časového limitu chodu uvedeného v DO file, použite príkaz run -all na dokončenie simulácie.
Licencia (položiť otázku)
HDMI RX IP sa poskytuje s nasledujúcimi dvomi možnosťami licencie:
- Šifrované: Pre jadro je poskytnutý úplný šifrovaný RTL kód. Je k dispozícii zadarmo s akoukoľvek licenciou Libero, čo umožňuje inštanciu jadra pomocou SmartDesign. Pomocou sady Libero Design Suite môžete vykonávať simuláciu, syntézu, rozloženie a programovať kremík FPGA.
- RTL: Kompletný zdrojový kód RTL je licencovaný, ktorý je potrebné zakúpiť samostatne.
Výsledky simulácie (položiť otázku)
Nasledujúci časový diagram pre HDMI RX IP zobrazuje obrazové údaje a periódy riadiacich údajov.
Obrázok 6-1. Údaje o videu
Nasledujúci diagram zobrazuje výstupy hsync a vsync pre príslušné vstupy riadiacich údajov.
Obrázok 6-2. Signály horizontálnej a vertikálnej synchronizácie
Nasledujúci diagram zobrazuje časť EDID.
Obrázok 6-3. EDID signály
Využitie zdrojov (položiť otázku)
HDMI RX IP je implementované v PolarFire® FPGA (balík MPF300T – 1FCG1152I). V nasledujúcej tabuľke sú uvedené zdroje, ktoré sa využívajú, keď počet pixelov = 1 pixel.
Tabuľka 7-1. Využitie zdrojov pre režim 1 pixel
| Formát farieb | Farebná hĺbka | SCRAMBLER | Tkanina 4LUT | Tkanina DFF | Rozhranie 4LUT | Rozhranie DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Zakázať | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Zakázať | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Zakázať | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Zakázať | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Zakázať | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Zakázať | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Zakázať | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Zakázať | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Zakázať | 1585 | 1327 | 492 | 492 | 14 | 9 |
V nasledujúcej tabuľke sú uvedené zdroje, ktoré sa využívajú, keď Počet pixelov = 4 pixely.
Tabuľka 7-2. Využitie zdrojov pre režim 4 pixel
| Formát farieb | Farebná hĺbka | SCRAMBLER | Tkanina 4LUT | Tkanina DFF | Rozhranie 4LUT | Rozhranie DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Zakázať | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Zakázať | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Zakázať | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Povoliť | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Povoliť | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Povoliť | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Zakázať | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Zakázať | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Zakázať | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Zakázať | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Nasledujúca tabuľka uvádza zdroje, ktoré sa využívajú, keď je počet pixelov = 4 pixely a je povolená funkcia SCRRAMBLER.
Tabuľka 7-3. Využitie zdrojov pre režim 4 pixelov a Scrambler je povolené
| Formát farieb | Farebná hĺbka | SCRAMBLER | Tkanina 4LUT | Tkanina DFF | Rozhranie 4LUT | Rozhranie DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Povoliť | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Povoliť | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Povoliť | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Systémová integrácia (položiť otázku)
Táto časť ukazuje, ako integrovať IP do dizajnu Libero.
V nasledujúcej tabuľke sú uvedené konfigurácie PF XCVR, PF TX PLL a PF CCC potrebné pre rôzne rozlíšenia a bitové šírky.
Tabuľka 8-1. Konfigurácie PF XCVR, PF TX PLL a PF CCC
| Rozlíšenie | Bitová šírka | Konfigurácia PF XCVR | CDR REF HODINOVÉ PODLOŽKY | Konfigurácia PF CCC | |||
| Rýchlosť prenosu dát | RX CDR Ref Clock Frequency | Šírka látky RX PCS | Vstupná frekvencia | Výstupná frekvencia | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampdizajn 1: Pri konfigurácii v režime Color Depth = 8-bit a Number of Pixels = 1 Pixel je znázornené na nasledujúcom obrázku.
Obrázok 8-1. HDMI RX Sampdizajn 1
Napríkladample, v 8-bitových konfiguráciách sú súčasťou návrhu tieto komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je nakonfigurovaný pre režim TX a RX plne duplexný. Dátová rýchlosť RX 1485 Mbps v režime PMA, pričom šírka dát je nakonfigurovaná na 10 bitov pre režim 1 PXL a referenčné hodiny CDR 148.5 MHz. Rýchlosť prenosu dát TX 1485 Mbps v režime PMA so šírkou dát nakonfigurovanou na 10 bitov s hodinovým deliacim faktorom 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK sú riadené z PF_XCVR_REF_CLK s kolíkmi AE27, AE28 Pad.
- Pin EDID CLK_I by mal byť poháňaný 150 MHz hodinami s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I sú poháňané LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I poháňajú LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I sú riadené LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
HDMI RX Sampdizajn 2: Pri konfigurácii v režime Color Depth = 8-bit a Number of Pixels = 4 Pixel je znázornené na nasledujúcom obrázku.
Obrázok 8-2. HDMI RX Sampdizajn 2
Napríkladample, v 8-bitových konfiguráciách sú súčasťou návrhu tieto komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je nakonfigurovaný pre režim TX a RX plne duplexný. Dátová rýchlosť RX 1485 Mbps v režime PMA, pričom šírka dát je nakonfigurovaná na 40 bitov pre režim 4 PXL a referenčné hodiny CDR 148.5 MHz. Rýchlosť prenosu dát TX 1485 Mbps v režime PMA so šírkou dát nakonfigurovanou na 40 bitov s hodinovým deliacim faktorom 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK sú riadené z PF_XCVR_REF_CLK s kolíkmi AE27, AE28 Pad.
- Pin EDID CLK_I by mal byť poháňaný 150 MHz hodinami s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I sú poháňané LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I poháňajú LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I sú riadené LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
HDMI RX Sampdizajn 3: Pri konfigurácii v režime Color Depth = 8-bit a Number of Pixels = 4 Pixel a SCRRAMBLER = Enabled je znázornené na nasledujúcom obrázku.
Obrázok 8-3. HDMI RX Sampdizajn 3
Napríkladample, v 8-bitových konfiguráciách sú súčasťou návrhu tieto komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je nakonfigurovaný na nezávislý režim TX a RX. Dátová rýchlosť RX 5940 Mbps v režime PMA, pričom šírka dát je nakonfigurovaná ako 40 bitov pre režim 4 PXL a referenčné hodiny CDR 148.5 MHz. Rýchlosť prenosu dát TX 5940 Mbps v režime PMA so šírkou dát nakonfigurovanou na 40 bitov s faktorom delenia hodín 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK sú riadené z PF_XCVR_REF_CLK s kolíkmi AF29, AF30 Pad.
- Pin EDID CLK_I by mal riadiť s taktom 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I sú poháňané LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I poháňajú LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I sú riadené LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
HDMI RX Sampdizajn 4: Pri konfigurácii v režime Color Depth = 12-bit a Number of Pixels = 4 Pixel a SCRRAMBLER = Enabled je znázornené na nasledujúcom obrázku.
Obrázok 8-4. HDMI RX Sampdizajn 4
Napríkladample, v 12-bitových konfiguráciách sú súčasťou návrhu tieto komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je nakonfigurovaný pre režim Len RX. Dátová rýchlosť RX 4455 Mbps v režime PMA, pričom šírka dát je nakonfigurovaná na 40 bitov pre režim 4 PXL a referenčné hodiny CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK sú riadené z PF_XCVR_REF_CLK s kolíkmi AF29, AF30 Pad.
- Pin EDID CLK_I by mal riadiť s taktom 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I sú poháňané LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I poháňajú LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I sú riadené LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
- Modul PF_CCC_C0 generuje hodiny s názvom OUT0_FABCLK_0 s frekvenciou 74.25 MHz, odvodené od vstupných hodín 111.375 MHz, ktoré poháňa LANE1_RX_CLK_R.
HDMI RX Sampdizajn 5: Keď je nakonfigurovaný v režime Color Depth = 8-bit, Number of Pixels = 4 Pixel a SCRRAMBLER = Enabled, je znázornené na nasledujúcom obrázku. Tento dizajn je dynamická dátová rýchlosť s DRI.
Obrázok 8-5. HDMI RX Sampdizajn 5
Napríkladample, v 8-bitových konfiguráciách sú súčasťou návrhu tieto komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je nakonfigurovaný pre režim Len RX so zapnutým rozhraním dynamickej rekonfigurácie. Dátová rýchlosť RX 5940 Mbps v režime PMA, pričom šírka dát je nakonfigurovaná ako 40 bitov pre režim 4 PXL a referenčné hodiny CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK sú riadené z PF_XCVR_REF_CLK s kolíkmi AF29, AF30 Pad.
- Pin EDID CLK_I by mal riadiť s taktom 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I sú poháňané LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I poháňajú LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I sú riadené LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
História revízií (položiť otázku)
História revízií popisuje zmeny, ktoré boli implementované v dokumente. Zmeny sú uvedené podľa revízií, počnúc najaktuálnejšou publikáciou.
Tabuľka 9-1. História revízií
| Revízia | Dátum | Popis |
| D | 02/2025 | Nasleduje zoznam zmien vykonaných v revízii C dokumentu:
|
| C | 02/2023 | Nasleduje zoznam zmien vykonaných v revízii C dokumentu:
|
| B | 09/2022 | Nasleduje zoznam zmien vykonaných v revízii B dokumentu:
|
| A | 04/2022 | Nasleduje zoznam zmien v revízii A dokumentu:
|
| 2.0 | — | Nasleduje súhrn zmien vykonaných v tejto revízii.
|
| 1.0 | 08/2021 | Počiatočná revízia. |
Podpora mikročipu FPGA
Skupina produktov Microchip FPGA podporuje svoje produkty rôznymi podpornými službami, vrátane služieb zákazníkom, Centra technickej podpory zákazníkov, a weba celosvetové obchodné zastúpenia. Zákazníkom odporúčame, aby pred kontaktovaním podpory navštívili online zdroje Microchip, pretože je veľmi pravdepodobné, že ich otázky už boli zodpovedané. Kontaktujte centrum technickej podpory prostredníctvom webmiesto na www.microchip.com/support. Uveďte číslo dielu zariadenia FPGA, vyberte príslušnú kategóriu puzdra a nahrajte dizajn files pri vytváraní prípadu technickej podpory. Obráťte sa na zákaznícky servis pre netechnickú podporu produktov, ako sú ceny produktov, aktualizácie produktov, informácie o aktualizácii, stav objednávky a autorizácia.
- Zo Severnej Ameriky zavolajte na číslo 800.262.1060
- Zo zvyšku sveta volajte na číslo 650.318.4460
- Fax, odkiaľkoľvek na svete, 650.318.8044 XNUMX XNUMX
Informácie o mikročipe
Ochranné známky
Názov a logo „Microchip“, logo „M“ a ďalšie názvy, logá a značky sú registrované a neregistrované ochranné známky spoločnosti Microchip Technology Incorporated alebo jej pobočiek a/alebo dcérskych spoločností v USA a/alebo iných krajinách („Microchip Ochranné známky“). Informácie týkajúce sa ochranných známok Microchip nájdete na adrese https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Právne upozornenie
Táto publikácia a informácie v nej uvedené môžu byť použité iba s produktmi Microchip, vrátane navrhovania, testovania a integrácie produktov Microchip s vašou aplikáciou. Použitie týchto informácií akýmkoľvek iným spôsobom porušuje tieto podmienky. Informácie týkajúce sa aplikácií zariadenia sú poskytované len pre vaše pohodlie a môžu byť nahradené aktualizáciami. Je vašou zodpovednosťou zabezpečiť, aby vaša aplikácia spĺňala vaše špecifikácie. Obráťte sa na miestne obchodné zastúpenie Microchip pre ďalšiu podporu alebo získajte ďalšiu podporu na www.microchip.com/en-us/support/design-help/client-support-services.
TIETO INFORMÁCIE POSKYTUJE SPOLOČNOSŤ MICROCHIP „TAK, AKO SÚ“. MICROCHIP NEPOSKYTUJE ŽIADNE PREHLÁSENIA ALEBO ZÁRUKY AKÉHOKOĽVEK DRUHU, ČI UŽ VÝSLOVNÉ ALEBO IMPLICITNÉ, PÍSOMNÉ ALEBO ÚSTNE, ZÁKONNÉ ALEBO INÉ, TÝKAJÚCE SA INFORMÁCIÍ VRÁTANEJ, ALE NIE VÝHRADNE, AKÝCHKOĽVEK IMPLIKOVANÝCH ZÁRUK, NEPORUŠOVANIA TN KONKRÉTNY ÚČEL ALEBO ZÁRUKY SÚVISIACE S JEHO STAVOM, KVALITOU ALEBO VÝKONOM.
V ŽIADNOM PRÍPADE NEBUDE MICROCHIP ZODPOVEDNÝ ZA AKÉKOĽVEK NEPRIAME, ŠPECIÁLNE, TRESTNÉ, NÁHODNÉ ALEBO NÁSLEDNÉ STRATY, ŠKODY, NÁKLADY ALEBO NÁKLADY AKÉHOKOĽVEK DRUHU SÚVISIACE S INFORMÁCIAMI ALEBO JEJ POUŽITÍM, BEZ OHĽADOM NA TOHTO SPÔSOBENIA, MOŽNOSŤ ALEBO ŠKODY SÚ PREDVÍDAJÚCE. V PLNOM ROZSAHU POVOLENOM ZÁKONOM, CELKOVÁ ZODPOVEDNOSŤ SPOLOČNOSTI MICROCHIP ZA VŠETKY NÁROKY V SÚVISLOSTI S INFORMÁCIAMI ALEBO S JEJ POUŽÍVANÍM NEPREKÁŽE VÝŠKU POPLATKOV, KTORÉ STE ZAPLATILI PRIAMO SPOLOČNOSTI MICROCHIP ZA INFORMÁCIE
Používanie zariadení Microchip v aplikáciách na podporu života a/alebo bezpečnostných aplikáciách je výlučne na riziko kupujúceho a kupujúci súhlasí s tým, že bude chrániť, odškodniť a chrániť spoločnosť Microchip pred akýmikoľvek škodami, nárokmi, žalobami alebo výdavkami vyplývajúcimi z takéhoto používania. Žiadne licencie sa neprenášajú, implicitne ani inak, na základe akýchkoľvek práv duševného vlastníctva Microchip, pokiaľ nie je uvedené inak.
Funkcia ochrany kódom zariadení Microchip
Všimnite si nasledujúce podrobnosti o funkcii ochrany kódu na produktoch Microchip:
- Produkty Microchip spĺňajú špecifikácie uvedené v ich konkrétnom údajovom liste Microchip.
- Spoločnosť Microchip verí, že jej rodina produktov je bezpečná, ak sa používa určeným spôsobom, v rámci prevádzkových špecifikácií a za normálnych podmienok.
- Microchip si cení a agresívne chráni svoje práva duševného vlastníctva. Pokusy o porušenie funkcií ochrany kódu produktov Microchip sú prísne zakázané a môžu porušovať zákon Digital Millennium Copyright Act.
- Ani Microchip, ani žiadny iný výrobca polovodičov nemôže zaručiť bezpečnosť svojho kódu. Ochrana kódom neznamená, že garantujeme, že výrobok je „nerozbitný“. Ochrana kódov sa neustále vyvíja. Microchip sa zaviazal neustále zlepšovať funkcie ochrany kódu našich produktov.
© 2025 Microchip Technology Inc. a jej dcérske spoločnosti
FAQ
- Otázka: Ako aktualizujem jadro HDMI RX IP?
Odpoveď: Jadro IP je možné aktualizovať pomocou softvéru Libero SoC alebo manuálne stiahnuť z katalógu. Po nainštalovaní do IP katalógu softvéru Libero SoC je možné ho nakonfigurovať, vygenerovať a vytvoriť inštanciu v rámci SmartDesign na zahrnutie do projektu.
Dokumenty / zdroje
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver [pdf] Používateľská príručka PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
