MICROCHIP PolarFire FPGA Receptor HDMI de interfaz multimedia de alta definición
Introdución (Pregunta)
O receptor IP de interface multimedia de alta definición (HDMI) de Microchip admite a recepción de datos de vídeo e paquetes de audio descrita na especificación estándar HDMI. HDMI RX IP está deseñado específicamente para dispositivos PolarFire® FPGA e PolarFire System on Chip (SoC) FPGA compatibles con HDMI 2.0 para resolucións de ata 1920 × 1080 a 60 Hz en modo dun píxel e ata 3840 × 2160 a 60 Hz en modo de catro píxeles. RX IP admite Hot Plug Detect (HPD) para supervisar o acender ou apagar e desenchufar ou conectar eventos para indicar a comunicación entre a fonte HDMI e a sumidoiro HDMI.
A fonte HDMI usa a canle de datos de visualización (DDC) para ler os datos de identificación de visualización ampliada (EDID) do lavabo para descubrir a configuración e/ou as capacidades do lavabo. O HDMI RX IP ten EDID preprogramado, que unha fonte HDMI pode ler a través dunha canle I2C estándar. Os transceptores de dispositivos PolarFire FPGA e PolarFire SoC FPGA úsanse xunto con RX IP para deserializar datos en serie en datos de 10 bits. As canles de datos en HDMI poden ter un sesgo considerable entre elas. O HDMI RX IP elimina o sesgo entre as canles de datos usando First-In First-Out (FIFO). Esta IP converte os datos de sinalización diferencial minimizada de transición (TMDS) recibidos da fonte HDMI a través do transceptor en datos de píxeles RGB de 24 bits, datos de audio de 24 bits e sinais de control. Os catro tokens de control estándar especificados no protocolo HDMI utilízanse para aliñar os datos durante a deserialización.
Resumo
A seguinte táboa ofrece un resumo das características IP de HDMI RX.
Táboa 1. Características IP do HDMI RX
| Versión básica | Esta guía de usuario admite HDMI RX IP v5.4. |
| Familias de dispositivos compatibles |
|
| Fluxo de ferramentas compatibles | Require Libero® SoC v12.0 ou versións posteriores. |
| Interfaces soportadas | As interfaces admitidas polo HDMI RX IP son:
|
| Licenzas | HDMI RX IP ofrécese coas dúas opcións de licenza seguintes:
|
Características
HDMI RX IP ten as seguintes características:
- Compatible con HDMI 2.0
- Admite 8, 10, 12 e 16 bits de profundidade de cor
- Admite formatos de cor como RGB, YUV 4:2:2 e YUV 4:4:4
- Admite un ou catro píxeles por entrada de reloxo
- Admite resolucións de ata 1920 ✕ 1080 a 60 Hz no modo One Pixel e ata 3840 ✕ 2160 a 60 Hz no modo Catro píxeles.
- Detecta conexión en quente
- Soporta esquema de decodificación - TMDS
- Admite entrada DVI
- Admite canle de datos de visualización (DDC) e canle de datos de visualización mellorado (E-DDC)
- Admite a interface de vídeo nativa e AXI4 Stream para a transferencia de datos de vídeo
- Admite a interface de audio nativa e AXI4 Stream para a transferencia de datos de audio
Funcións non compatibles
A continuación móstranse as funcións non compatibles de HDMI RX IP:
- O formato de cor 4:2:0 non é compatible.
- Non se admiten High Dynamic Range (HDR) e High-bandwidth Digital Content Protection (HDCP).
- Non se admiten a taxa de actualización variable (VRR) e o modo de baixa latencia automática (ALLM).
- Non se admiten os parámetros de temporización horizontal que non son divisibles por catro no modo de catro píxeles.
Instrucións de instalación
O núcleo IP debe instalarse no Catálogo IP do software Libero® SoC automaticamente mediante a función de actualización do Catálogo IP no software Libero SoC, ou descárgase manualmente do catálogo. Unha vez que o núcleo IP está instalado no Catálogo IP do software Libero SoC, confírmase, xérase e instátase en Smart Design para a súa inclusión no proxecto Libero.
Dispositivos fonte probados (facer unha pregunta)
A seguinte táboa enumera os dispositivos de orixe probados.
Táboa 1-1. Dispositivos de fontes probadas
| Dispositivos | Modo Pixel | Resolucións probadas | Profundidade de cor (bit) | Modo de cor | Audio |
| Analizador HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS e 1080P 60 FPS | 8 | RGB, YUV444 e YUV422 | Si |
| 1080P 30 FPS | 8, 10, 12 e 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS e 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 e 16 | ||||
| 4K 30 FPS | 8, 10, 12 e 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Si |
| 4 | 1080P 60 FPS e 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Si |
| 4 | 4K 30 FPS e 4K 60 FPS | ||||
| Probador HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS e 1080P 60 FPS | 8 | RGB, YUV444 e YUV422 | Si |
| 1080P 30 FPS | 8, 10, 12 e 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS e 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 e 16 | ||||
| Kit NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 FPS | 8 | RGB | Non |
| 4 | 4K 60 FPS |
Configuración IP HDMI RX (Pregunta)
Esta sección ofrece un sobreview da interface HDMI RX IP Configurator e os seus compoñentes. O HDMI RX IP Configurator proporciona unha interface gráfica para configurar o núcleo HDMI RX. Este configurador permite ao usuario seleccionar parámetros como Número de píxeles, Número de canles de audio, Interface de vídeo, Interface de audio, SCRAMBLER, Profundidade de cor, Formato de cor, Banco de probas e Licenza. A interface do Configurador inclúe menús despregables e opcións para personalizar a configuración. As configuracións clave descríbense na Táboa 4-1. A seguinte figura ofrece un detalle view da interface HDMI RX IP Configurator.
Figura 2-1. Configurador IP HDMI RX
A interface tamén inclúe os botóns Aceptar e Cancelar para confirmar ou descartar as configuracións.
Implementación de hardware (Pregunta)
As seguintes figuras describen a interface HDMI RX IP con transceptor (XCVR).
Figura 3-1. Diagrama de bloques HDMI RX
Figura 3-2. Diagrama de bloques detallado do receptor
HDMI RX consta de tres stages:
- O aliñador de fase aliña os datos paralelos con respecto aos límites do token de control mediante o deslizamento de bits do transceptor.
- O decodificador TMDS converte os datos codificados de 10 bits en datos de píxeles de vídeo de 8 bits, datos de paquetes de audio de 4 bits e sinais de control de 2 bits.
- Os FIFO eliminan o sesgo entre os reloxos dos carrís R, G e B.
Alineador de fases (facer unha pregunta)
Os datos paralelos de 10 bits do XCVR non sempre están aliñados con respecto aos límites das palabras codificadas TMDS. Os datos paralelos deben cambiarse de bits e aliñarse para decodificar os datos. O aliñador de fases aliña os datos paralelos entrantes cos límites das palabras mediante a función de deslizamento de bits do XCVR. XCVR no modo Per-Monitor DPI Awareness (PMA) permite a función de deslizamento de bits, onde axusta o aliñamento da palabra deserializada de 10 bits por 1 bit. Cada vez, despois de axustar a palabra de 10 bits por posición de deslizamento de 1 bit, compárase con calquera dos catro tokens de control do protocolo HDMI para bloquear a posición durante o período de control. A palabra de 10 bits está correctamente aliñada e considérase válida para o s seguintetages. Cada canle de cor ten o seu propio aliñador de fase, o descodificador TMDS comeza a decodificar só cando todos os aliñadores de fase están bloqueados para corrixir os límites das palabras.
Decodificador TMDS (Pregunta)
O descodificador TMDS descodifica os datos deserializados de 10 bits do transceptor en datos de píxeles de 8 bits durante o período de vídeo. HSYNC, VSYNC e PACKET HEADER xéranse durante o período de control a partir dos datos da canle azul de 10 bits. Os datos do paquete de audio son decodificados na canle R e G cada un con catro bits. O decodificador TMDS de cada canle funciona no seu propio reloxo. Polo tanto, pode ter un certo sesgo entre as canles.
Desviación de canle a canle (facer unha pregunta)
Utilízase unha lóxica de desviación baseada en FIFO para eliminar o sesgo entre as canles. Cada canle recibe un sinal válido das unidades de aliñamento de fase para indicar se os datos de 10 bits entrantes do alineador de fase son válidos. Se todas as canles son válidas (conseguiron o aliñamento de fase), o módulo FIFO comeza a pasar datos a través do módulo FIFO usando sinais de habilitación de lectura e escritura (escribindo e lendo continuamente). Cando se detecta un token de control en calquera das saídas FIFO, o fluxo de lectura está suspendido e xérase un sinal de marcador detectado para indicar a chegada dun marcador particular ao fluxo de vídeo. O fluxo de lectura retómase só cando este marcador chegou ás tres canles. Como resultado, elimínase o sesgo relevante. Os FIFO de dobre reloxo sincronizan os tres fluxos de datos co reloxo da canle azul para eliminar o sesgo relevante. Na seguinte figura descríbese a técnica de desaxeamento de canle a canle.
Figura 3-3. Desviación de canle a canle
DDC (Fai unha pregunta)
O DDC é unha canle de comunicación baseada na especificación do bus I2C. A fonte usa comandos I2C para ler información do E-EDID dun sumidoiro cun enderezo escravo. O HDMI RX IP usa EDID predefinido con resolución múltiple que admite resolucións de ata 1920 ✕ 1080 a 60 Hz no modo One Pixel e ata 3840 ✕ 2160 a 60 Hz no modo Catro píxeles.
O EDID representa o nome de visualización como pantalla Microchip HDMI.
Parámetros de HDMI RX e sinais de interface (facer unha pregunta)
Esta sección analiza os parámetros do configurador de GUI HDMI RX e os sinais de E/S.
Parámetros de configuración (Pregunta)
A seguinte táboa enumera os parámetros de configuración do HDMI RX IP.
Táboa 4-1. Parámetros de configuración
| Nome do parámetro | Descrición |
| Formato de cor | Define o espazo de cor. Admite os seguintes formatos de cores:
|
| Profundidade de cor | Especifica o número de bits por compoñente de cor. Soporta 8, 10, 12 e 16 bits por compoñente. |
| Número de píxeles | Indica o número de píxeles por entrada de reloxo:
|
| SCRAMBLER | Soporte para resolución 4K a 60 fotogramas por segundo:
|
| Número de canles de audio | Admite número de canles de audio:
|
| Interface de vídeo | Fluxo nativo e AXI |
| Interface de audio | Fluxo nativo e AXI |
| Banco de probas | Permite seleccionar un entorno de banco de probas. Admite as seguintes opcións de banco de probas:
|
| Licenza | Especifica o tipo de licenza. Ofrece as dúas opcións de licenza seguintes:
|
Portos (Pregunta)
A seguinte táboa enumera os portos de entrada e saída do HDMI RX IP para a interface nativa cando o formato de cor é RGB.
Táboa 4-2. Entrada e saída para a interface nativa
| Nome do sinal | Dirección | Ancho (bits) | Descrición |
| RESET_N_I | Entrada | 1 | Sinal de reinicio asíncrono activo-baixo |
| R_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle "R" de XCVR |
| G_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle "G" de XCVR |
| B_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle "B" de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Sinal de reinicio de edid asíncrono activo-baixo |
| R_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos da canle "R". |
| G_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos da canle "G". |
| B_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos da canle "B". |
| Nome do sinal | Dirección | Ancho (bits) | Descrición |
| DATOS_R_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos da canle "R" de XCVR |
| DATOS_G_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos da canle "G" de XCVR |
| DATOS_B_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos da canle "B" de XCVR |
| SCL_I | Entrada | 1 | Entrada de reloxo serie I2C para DDC |
| HPD_I | Entrada | 1 | Sinal de entrada de detección de conexión en quente. A fonte está conectada ao sumidoiro O sinal HPD debe ser alto. |
| SDA_I | Entrada | 1 | Entrada de datos serie I2C para DDC |
| EDID_CLK_I | Entrada | 1 | Reloxo do sistema para módulo I2C |
| BIT_SLIP_R_O | Saída | 1 | Sinal de deslizamento de bits á canle "R" do transceptor |
| BIT_SLIP_G_O | Saída | 1 | Sinal de deslizamento de bits á canle "G" do transceptor |
| BIT_SLIP_B_O | Saída | 1 | Sinal de deslizamento de bits á canle "B" do transceptor |
| VIDEO_DATA_VALID_O | Saída | 1 | Saída válida de datos de vídeo |
| AUDIO_DATA_VALID_O | Saída | 1 | Saída válida de datos de audio |
| H_SYNC_O | Saída | 1 | Pulso de sincronización horizontal |
| V_SYNC_O | Saída | 1 | Pulso de sincronización vertical activo |
| R_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "R" decodificados |
| G_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "G" descodificados |
| B_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "B" decodificados |
| SDA_O | Saída | 1 | Saída de datos serie I2C para DDC |
| HPD_O | Saída | 1 | Sinal de saída de detección de conexión en quente |
| ACR_CTS_O | Saída | 20 | Tempos do ciclo de rexeneración do reloxo de audioamp valor |
| ACR_N_O | Saída | 20 | Parámetro de valor de rexeneración do reloxo de audio (N). |
| ACR_VALID_O | Saída | 1 | Sinal válido de rexeneración do reloxo de audio |
| AUDIO_SAMPLE_CH1_O | Saída | 24 | Canal 1 de audio sampos datos |
| AUDIO_SAMPLE_CH2_O | Saída | 24 | Canal 2 de audio sampos datos |
| AUDIO_SAMPLE_CH3_O | Saída | 24 | Canal 3 de audio sampos datos |
| AUDIO_SAMPLE_CH4_O | Saída | 24 | Canal 4 de audio sampos datos |
| AUDIO_SAMPLE_CH5_O | Saída | 24 | Canal 5 de audio sampos datos |
| AUDIO_SAMPLE_CH6_O | Saída | 24 | Canal 6 de audio sampos datos |
| AUDIO_SAMPLE_CH7_O | Saída | 24 | Canal 7 de audio sampos datos |
| AUDIO_SAMPLE_CH8_O | Saída | 24 | Canal 8 de audio sampos datos |
| HDMI_DVI_MODE_O | Saída | 1 | Os seguintes son os dous modos:
|
A seguinte táboa describe os portos de entrada e saída de HDMI RX IP para AXI4 Stream Video Interface.
Táboa 4-3. Portos de entrada e saída para a interface de vídeo Stream AXI4
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| TDATA_O | Saída | NÚMERO DE PÍXELES ✕ Profundidade de cor ✕ 3 bits | Saída de datos de vídeo [R, G, B] |
| TVALID_O | Saída | 1 | Vídeo de saída válido |
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| TLAST_O | Saída | 1 | Sinal de final do cadro de saída |
| TUSER_O | Saída | 3 |
|
| TSRB_O | Saída | 3 | Saída de datos de vídeo estroboscópico |
| TKEEP_O | Saída | 3 | Mantemento de datos de vídeo de saída |
A seguinte táboa describe os portos de entrada e saída de HDMI RX IP para AXI4 Stream Audio Interface.
Táboa 4-4. Portos de entrada e saída para a interface de audio AXI4 Stream
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| AUDIO_TDATA_O | Saída | 24 | Saída de datos de audio |
| AUDIO_TID_O | Saída | 3 | Canle de audio de saída |
| AUDIO_TVALID_O | Saída | 1 | Saída de sinal de audio válido |
A seguinte táboa enumera os portos de entrada e saída do IP HDMI RX para a interface nativa cando o formato de cor é YUV444.
Táboa 4-5. Entrada e saída para a interface nativa
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| RESET_N_I | Entrada | 1 | Sinal de reinicio asíncrono activo-baixo |
| LANE3_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle Lane 3 de XCVR |
| LANE2_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle Lane 2 de XCVR |
| LANE1_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle Lane 1 de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Sinal de reinicio de edid asíncrono activo-baixo |
| LANE3_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos do carril 3 |
| LANE2_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos do carril 2 |
| LANE1_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos do carril 1 |
| DATA_LANE3_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos do carril 3 de XCVR |
| DATA_LANE2_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos do carril 2 de XCVR |
| DATA_LANE1_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos do carril 1 de XCVR |
| SCL_I | Entrada | 1 | Entrada de reloxo serie I2C para DDC |
| HPD_I | Entrada | 1 | Sinal de entrada de detección de conexión en quente. A fonte está conectada ao sumidoiro O sinal HPD debe ser alto. |
| SDA_I | Entrada | 1 | Entrada de datos serie I2C para DDC |
| EDID_CLK_I | Entrada | 1 | Reloxo do sistema para módulo I2C |
| BIT_SLIP_LANE3_O | Saída | 1 | Sinal de deslizamento de bits ao carril 3 do transceptor |
| BIT_SLIP_LANE2_O | Saída | 1 | Sinal de deslizamento de bits ao carril 2 do transceptor |
| BIT_SLIP_LANE1_O | Saída | 1 | Sinal de deslizamento de bits ao carril 1 do transceptor |
| VIDEO_DATA_VALID_O | Saída | 1 | Saída válida de datos de vídeo |
| AUDIO_DATA_VALID_O | Saída | 1 | Saída válida de datos de audio |
| H_SYNC_O | Saída | 1 | Pulso de sincronización horizontal |
| V_SYNC_O | Saída | 1 | Pulso de sincronización vertical activo |
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| Y_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "Y" descodificados |
| Cb_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "Cb" decodificados |
| Cr_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "Cr" descodificados |
| SDA_O | Saída | 1 | Saída de datos serie I2C para DDC |
| HPD_O | Saída | 1 | Sinal de saída de detección de conexión en quente |
| ACR_CTS_O | Saída | 20 | Tempo de ciclo de rexeneración do reloxo de audioamp valor |
| ACR_N_O | Saída | 20 | Parámetro de valor de rexeneración do reloxo de audio (N). |
| ACR_VALID_O | Saída | 1 | Sinal válido de rexeneración do reloxo de audio |
| AUDIO_SAMPLE_CH1_O | Saída | 24 | Canal 1 de audio sampos datos |
| AUDIO_SAMPLE_CH2_O | Saída | 24 | Canal 2 de audio sampos datos |
| AUDIO_SAMPLE_CH3_O | Saída | 24 | Canal 3 de audio sampos datos |
| AUDIO_SAMPLE_CH4_O | Saída | 24 | Canal 4 de audio sampos datos |
| AUDIO_SAMPLE_CH5_O | Saída | 24 | Canal 5 de audio sampos datos |
| AUDIO_SAMPLE_CH6_O | Saída | 24 | Canal 6 de audio sampos datos |
| AUDIO_SAMPLE_CH7_O | Saída | 24 | Canal 7 de audio sampos datos |
| AUDIO_SAMPLE_CH8_O | Saída | 24 | Canal 8 de audio sampos datos |
A seguinte táboa enumera os portos de entrada e saída do IP HDMI RX para a interface nativa cando o formato de cor é YUV422.
Táboa 4-6. Entrada e saída para a interface nativa
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| RESET_N_I | Entrada | 1 | Sinal de reinicio asíncrono activo-baixo |
| LANE3_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle Lane 3 de XCVR |
| LANE2_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle Lane 2 de XCVR |
| LANE1_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle Lane 1 de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Sinal de reinicio de edid asíncrono activo-baixo |
| LANE3_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos do carril 3 |
| LANE2_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos do carril 2 |
| LANE1_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos do carril 1 |
| DATA_LANE3_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos do carril 3 de XCVR |
| DATA_LANE2_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos do carril 2 de XCVR |
| DATA_LANE1_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos do carril 1 de XCVR |
| SCL_I | Entrada | 1 | Entrada de reloxo serie I2C para DDC |
| HPD_I | Entrada | 1 | Sinal de entrada de detección de conexión en quente. A fonte está conectada ao sumidoiro O sinal HPD debe ser alto. |
| SDA_I | Entrada | 1 | Entrada de datos serie I2C para DDC |
| EDID_CLK_I | Entrada | 1 | Reloxo do sistema para módulo I2C |
| BIT_SLIP_LANE3_O | Saída | 1 | Sinal de deslizamento de bits ao carril 3 do transceptor |
| BIT_SLIP_LANE2_O | Saída | 1 | Sinal de deslizamento de bits ao carril 2 do transceptor |
| BIT_SLIP_LANE1_O | Saída | 1 | Sinal de deslizamento de bits ao carril 1 do transceptor |
| VIDEO_DATA_VALID_O | Saída | 1 | Saída válida de datos de vídeo |
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| AUDIO_DATA_VALID_O | Saída | 1 | Saída válida de datos de audio |
| H_SYNC_O | Saída | 1 | Pulso de sincronización horizontal |
| V_SYNC_O | Saída | 1 | Pulso de sincronización vertical activo |
| Y_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "Y" descodificados |
| C_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "C" decodificados |
| SDA_O | Saída | 1 | Saída de datos serie I2C para DDC |
| HPD_O | Saída | 1 | Sinal de saída de detección de conexión en quente |
| ACR_CTS_O | Saída | 20 | Tempo de ciclo de rexeneración do reloxo de audioamp valor |
| ACR_N_O | Saída | 20 | Parámetro de valor de rexeneración do reloxo de audio (N). |
| ACR_VALID_O | Saída | 1 | Sinal válido de rexeneración do reloxo de audio |
| AUDIO_SAMPLE_CH1_O | Saída | 24 | Canal 1 de audio sampos datos |
| AUDIO_SAMPLE_CH2_O | Saída | 24 | Canal 2 de audio sampos datos |
| AUDIO_SAMPLE_CH3_O | Saída | 24 | Canal 3 de audio sampos datos |
| AUDIO_SAMPLE_CH4_O | Saída | 24 | Canal 4 de audio sampos datos |
| AUDIO_SAMPLE_CH5_O | Saída | 24 | Canal 5 de audio sampos datos |
| AUDIO_SAMPLE_CH6_O | Saída | 24 | Canal 6 de audio sampos datos |
| AUDIO_SAMPLE_CH7_O | Saída | 24 | Canal 7 de audio sampos datos |
| AUDIO_SAMPLE_CH8_O | Saída | 24 | Canal 8 de audio sampos datos |
A seguinte táboa enumera os portos de entrada e saída do IP HDMI RX para a interface nativa cando SCRAMBLER está activado.
Táboa 4-7. Entrada e saída para a interface nativa
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| RESET_N_I | Entrada | 1 | Sinal de reinicio asíncrono activo-baixo |
| R_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle "R" de XCVR |
| G_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle "G" de XCVR |
| B_RX_CLK_I | Entrada | 1 | Reloxo paralelo para a canle "B" de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Sinal de reinicio de edid asíncrono activo-baixo |
| HDMI_CABLE_CLK_I | Entrada | 1 | Reloxo por cable da fonte HDMI |
| R_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos da canle "R". |
| G_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos da canle "G". |
| B_RX_VALID_I | Entrada | 1 | Sinal válido de XCVR para datos paralelos da canle "B". |
| DATOS_R_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos da canle "R" de XCVR |
| DATOS_G_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos da canle "G" de XCVR |
| DATOS_B_I | Entrada | NÚMERO DE PÍXELES ✕ 10 bits | Recibíronse datos paralelos da canle "B" de XCVR |
| SCL_I | Entrada | 1 | Entrada de reloxo serie I2C para DDC |
| HPD_I | Entrada | 1 | Sinal de entrada de detección de conexión en quente. A fonte está conectada á pía e o sinal HPD debe ser alto. |
| SDA_I | Entrada | 1 | Entrada de datos serie I2C para DDC |
| EDID_CLK_I | Entrada | 1 | Reloxo do sistema para módulo I2C |
| BIT_SLIP_R_O | Saída | 1 | Sinal de deslizamento de bits á canle "R" do transceptor |
| BIT_SLIP_G_O | Saída | 1 | Sinal de deslizamento de bits á canle "G" do transceptor |
| Nome do porto | Dirección | Ancho (bits) | Descrición |
| BIT_SLIP_B_O | Saída | 1 | Sinal de deslizamento de bits á canle "B" do transceptor |
| VIDEO_DATA_VALID_O | Saída | 1 | Saída válida de datos de vídeo |
| AUDIO_DATA_VALID_O | Saída1 | 1 | Saída válida de datos de audio |
| H_SYNC_O | Saída | 1 | Pulso de sincronización horizontal |
| V_SYNC_O | Saída | 1 | Pulso de sincronización vertical activo |
| DATA_ RATE_O | Saída | 16 | Tasa de datos Rx. Os seguintes son os valores da taxa de datos:
|
| R_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "R" decodificados |
| G_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "G" descodificados |
| B_O | Saída | NÚMERO DE PÍXELES ✕ Bits de profundidade de cor | Datos "B" decodificados |
| SDA_O | Saída | 1 | Saída de datos serie I2C para DDC |
| HPD_O | Saída | 1 | Sinal de saída de detección de conexión en quente |
| ACR_CTS_O | Saída | 20 | Tempo de ciclo de rexeneración do reloxo de audioamp valor |
| ACR_N_O | Saída | 20 | Parámetro de valor de rexeneración do reloxo de audio (N). |
| ACR_VALID_O | Saída | 1 | Sinal válido de rexeneración do reloxo de audio |
| AUDIO_SAMPLE_CH1_O | Saída | 24 | Canal 1 de audio sampos datos |
| AUDIO_SAMPLE_CH2_O | Saída | 24 | Canal 2 de audio sampos datos |
| AUDIO_SAMPLE_CH3_O | Saída | 24 | Canal 3 de audio sampos datos |
| AUDIO_SAMPLE_CH4_O | Saída | 24 | Canal 4 de audio sampos datos |
| AUDIO_SAMPLE_CH5_O | Saída | 24 | Canal 5 de audio sampos datos |
| AUDIO_SAMPLE_CH6_O | Saída | 24 | Canal 6 de audio sampos datos |
| AUDIO_SAMPLE_CH7_O | Saída | 24 | Canal 7 de audio sampos datos |
| AUDIO_SAMPLE_CH8_O | Saída | 24 | Canal 8 de audio sampos datos |
Simulación do banco de probas (facer unha pregunta)
Proporciónase Testbench para comprobar a funcionalidade do núcleo HDMI RX. Testbench só funciona na interface nativa cando o número de píxeles é un.
Para simular o núcleo usando o banco de probas, siga os seguintes pasos:
- Na xanela Fluxo de deseño, expanda Crear deseño.
- Fai clic co botón dereito en Crear SmartDesign Testbench e, a continuación, fai clic en Executar, como se mostra na seguinte figura.
Figura 5-1. Creando SmartDesign Testbench
- Introduza un nome para o banco de probas SmartDesign e, a continuación, prema en Aceptar.
Figura 5-2. Denominación de SmartDesign Testbench
Créase o banco de probas SmartDesign e aparece un lenzo á dereita do panel Fluxo de deseño. - Navega ata Libero® SoC Catalog, selecciona View > Windows > Catálogo IP e, a continuación, expanda Solucións-Vídeo. Fai dobre clic en HDMI RX IP (v5.4.0) e despois fai clic en Aceptar.
- Seleccione todos os portos, prema co botón dereito e seleccione Promover ao nivel superior.
- Na barra de ferramentas SmartDesign, faga clic en Xerar compoñente.
- Na pestana Xerarquía de estímulos, fai clic co botón dereito do rato en banco de probas HDMI_RX_TB filee, a continuación, faga clic en Simular deseño previo ao sintetizador > Abrir interactivamente.
A ferramenta ModelSim® ábrese co banco de probas, como se mostra na seguinte figura.
Figura 5-3. Ferramenta ModelSim con banco de probas HDMI RX File
Importante: If a simulación se interrompe debido ao límite de tempo de execución especificado no DO file, use o comando run -all para completar a simulación.
Licenza (Pregunta)
HDMI RX IP ofrécese coas dúas opcións de licenza seguintes:
- Cifrado: ofrécese un código RTL cifrado completo para o núcleo. Está dispoñible de forma gratuíta con calquera das licenzas de Libero, o que permite que o núcleo sexa instanciado con SmartDesign. Pode realizar simulación, síntese, deseño e programar o silicio FPGA usando a suite de deseño Libero.
- RTL: o código fonte RTL completo ten licenza bloqueada, que debe mercarse por separado.
Resultados da simulación (Fai unha pregunta)
O seguinte diagrama de tempo para HDMI RX IP mostra datos de vídeo e períodos de datos de control.
Figura 6-1. Datos de vídeo
O seguinte diagrama mostra as saídas hsync e vsync para as entradas de datos de control correspondentes.
Figura 6-2. Sincronización horizontal e sinais de sincronización vertical
O seguinte diagrama mostra a parte EDID.
Figura 6-3. Sinais EDID
Utilización de recursos (facer unha pregunta)
HDMI RX IP está implementado en PolarFire® FPGA (paquete MPF300T – 1FCG1152I). A seguinte táboa enumera os recursos utilizados cando Número de píxeles = 1 píxel.
Táboa 7-1. Utilización de recursos para o modo 1 píxel
| Formato de cor | Profundidade de cor | SCRAMBLER | Tecido 4LUT | Tela DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Desactivar | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Desactivar | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Desactivar | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Desactivar | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Desactivar | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Desactivar | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Desactivar | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Desactivar | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Desactivar | 1585 | 1327 | 492 | 492 | 14 | 9 |
A seguinte táboa enumera os recursos utilizados cando Número de píxeles = 4 píxeles.
Táboa 7-2. Utilización de recursos para o modo 4 píxel
| Formato de cor | Profundidade de cor | SCRAMBLER | Tecido 4LUT | Tela DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Desactivar | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Desactivar | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Desactivar | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Activar | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Activar | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Activar | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Desactivar | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Desactivar | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Desactivar | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Desactivar | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
A seguinte táboa enumera os recursos utilizados cando Número de píxeles = 4 píxeles e SCRAMBLER está activado.
Táboa 7-3. O uso de recursos para o modo 4 píxeles e SCRAMBLER está activado
| Formato de cor | Profundidade de cor | SCRAMBLER | Tecido 4LUT | Tela DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Activar | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Activar | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Activar | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integración do sistema (Pregunta)
Esta sección mostra como integrar a IP no deseño de Libero.
A seguinte táboa enumera as configuracións de PF XCVR, PF TX PLL e PF CCC necesarias para diferentes resolucións e anchos de bits.
Táboa 8-1. Configuracións PF XCVR, PF TX PLL e PF CCC
| Resolución | Ancho de bit | Configuración PF XCVR | CDR REF CLOCK PADS | Configuración PF CCC | |||
| Velocidade de datos RX | RX CDR Ref Reloxo Frecuencia | RX PCS Ancho de tecido | Frecuencia de entrada | Frecuencia de saída | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampDeseño 1: Cando se configura no modo Profundidade de cor = 8 bits e Número de píxeles = 1 Píxel, móstrase na seguinte figura.
Figura 8-1. HDMI RX SampDeseño 1
Por example, en configuracións de 8 bits, os seguintes compoñentes forman parte do deseño:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para o modo dúplex completo TX e RX. Velocidade de datos RX de 1485 Mbps en modo PMA, co ancho de datos configurado como 10 bits para o modo 1 PXL e un reloxo de referencia CDR de 148.5 MHz. Velocidade de datos TX de 1485 Mbps en modo PMA, co ancho de datos configurado como 10 bits co factor de división de reloxo 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK son impulsados desde o PF_XCVR_REF_CLK con pins Pad AE27, AE28.
- O pin EDID CLK_I debería ser conducido cun reloxo de 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I son impulsados por LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL, respectivamente.
- DATA_R_I, DATA_G_I e DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA, respectivamente.
HDMI RX SampDeseño 2: Cando se configura no modo Profundidade de cor = 8 bits e Número de píxeles = 4 Píxel, móstrase na seguinte figura.
Figura 8-2. HDMI RX SampDeseño 2
Por example, en configuracións de 8 bits, os seguintes compoñentes forman parte do deseño:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para o modo dúplex completo TX e RX. Velocidade de datos RX de 1485 Mbps en modo PMA, co ancho de datos configurado como 40 bits para o modo 4 PXL e un reloxo de referencia CDR de 148.5 MHz. Velocidade de datos TX de 1485 Mbps en modo PMA, co ancho de datos configurado como 40 bits co factor de división de reloxo 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK son impulsados desde o PF_XCVR_REF_CLK con pins Pad AE27, AE28.
- O pin EDID CLK_I debería ser conducido cun reloxo de 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I son impulsados por LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL, respectivamente.
- DATA_R_I, DATA_G_I e DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA, respectivamente.
HDMI RX SampDeseño 3: Cando se configura no modo Profundidade de cor = 8 bits e Número de píxeles = 4 modos de píxeles e SCRAMBLER = Activado, móstrase na seguinte figura.
Figura 8-3. HDMI RX SampDeseño 3
Por example, en configuracións de 8 bits, os seguintes compoñentes forman parte do deseño:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para o modo independente TX e RX. Velocidade de datos RX de 5940 Mbps en modo PMA, co ancho de datos configurado como 40 bits para o modo 4 PXL e un reloxo de referencia CDR de 148.5 MHz. Velocidade de datos TX de 5940 Mbps en modo PMA, co ancho de datos configurado como 40 bits co factor de división de reloxo 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK lévanse desde o PF_XCVR_REF_CLK con pins Pad AF29, AF30.
- O pin EDID CLK_I debería conducir cun reloxo de 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I son impulsados por LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL, respectivamente.
- DATA_R_I, DATA_G_I e DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA, respectivamente.
HDMI RX SampDeseño 4: Cando se configura no modo Profundidade de cor = 12 bits e Número de píxeles = 4 modos de píxeles e SCRAMBLER = Activado, móstrase na seguinte figura.
Figura 8-4. HDMI RX SampDeseño 4
Por example, en configuracións de 12 bits, os seguintes compoñentes forman parte do deseño:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para o modo Só RX. Velocidade de datos RX de 4455 Mbps en modo PMA, co ancho de datos configurado como 40 bits para o modo 4 PXL e un reloxo de referencia CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK lévanse desde o PF_XCVR_REF_CLK con pins Pad AF29, AF30.
- O pin EDID CLK_I debería conducir cun reloxo de 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I son impulsados por LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL, respectivamente.
- DATA_R_I, DATA_G_I e DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA, respectivamente.
- O módulo PF_CCC_C0 xera un reloxo chamado OUT0_FABCLK_0 cunha frecuencia de 74.25 MHz, derivado dun reloxo de entrada de 111.375 MHz, que é impulsado por LANE1_RX_CLK_R.
HDMI RX SampDeseño 5: Cando se configura en Profundidade de cor = 8 bits, Número de píxeles = 4 modo de píxeles e SCRAMBLER = Activado móstrase na seguinte figura. Este deseño é unha taxa de datos dinámica con DRI.
Figura 8-5. HDMI RX SampDeseño 5
Por example, en configuracións de 8 bits, os seguintes compoñentes forman parte do deseño:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para o modo RX Only coa interface de reconfiguración dinámica activada. Velocidade de datos RX de 5940 Mbps en modo PMA, co ancho de datos configurado como 40 bits para o modo 4 PXL e un reloxo de referencia CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK lévanse desde o PF_XCVR_REF_CLK con pins Pad AF29, AF30.
- O pin EDID CLK_I debería conducir cun reloxo de 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I son conducidos por LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R, respectivamente.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I son impulsados por LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL, respectivamente.
- DATA_R_I, DATA_G_I e DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA, respectivamente.
Historial de revisións (Pregunta)
O historial de revisións describe os cambios que se implementaron no documento. Os cambios están listados por revisión, comezando pola publicación máis recente.
Táboa 9-1. Historial de revisións
| Revisión | Data | Descrición |
| D | 02/2025 | A seguinte é a lista de cambios realizados na revisión C do documento:
|
| C | 02/2023 | A seguinte é a lista de cambios realizados na revisión C do documento:
|
| B | 09/2022 | A seguinte é a lista de modificacións realizadas na revisión B do documento:
|
| A | 04/2022 | A seguinte é a lista de cambios na revisión A do documento:
|
| 2.0 | — | O seguinte é un resumo dos cambios realizados nesta revisión.
|
| 1.0 | 08/2021 | Revisión inicial. |
Soporte de microchip FPGA
O grupo de produtos Microchip FPGA respalda os seus produtos con varios servizos de soporte, incluíndo o servizo de atención ao cliente, o centro de asistencia técnica ao cliente, un websitio e oficinas de vendas en todo o mundo. Recoméndase aos clientes que visiten os recursos en liña de Microchip antes de poñerse en contacto co servizo de asistencia, xa que é moi probable que as súas consultas xa fosen respondidas. Contacte con el Centro de Soporte Técnico a través de websitio en www.microchip.com/support. Mencione o número de peza do dispositivo FPGA, seleccione a categoría de caso adecuada e cargue o deseño files ao crear un caso de soporte técnico. Póñase en contacto co servizo de atención ao cliente para obter asistencia técnica sobre o produto, como prezos dos produtos, actualizacións de produtos, información de actualización, estado do pedido e autorización.
- Desde América do Norte, chame ao 800.262.1060
- Desde o resto do mundo, chame ao 650.318.4460
- Fax, dende calquera parte do mundo, 650.318.8044
Información do microchip
Marcas comerciais
O nome e o logotipo de "Microchip", o logotipo "M" e outros nomes, logotipos e marcas son marcas rexistradas e non rexistradas de Microchip Technology Incorporated ou das súas filiais e/ou filiais nos Estados Unidos e/ou noutros países ("Microchip Marcas comerciais”). Pódese atopar información sobre as marcas comerciais de Microchip en https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Aviso Legal
Esta publicación e a información que aparece aquí só poden usarse con produtos Microchip, incluso para deseñar, probar e integrar produtos Microchip coa súa aplicación. O uso desta información de calquera outra forma viola estes termos. A información relativa ás aplicacións do dispositivo ofrécese só para a súa comodidade e pode ser substituída por actualizacións. É a súa responsabilidade asegurarse de que a súa aplicación cumpre coas súas especificacións. Póñase en contacto coa súa oficina local de vendas de Microchip para obter asistencia adicional ou obtén soporte adicional en www.microchip.com/en-us/support/design-help/client-support-services.
ESTA INFORMACIÓN ESTÁ PROPORCIONADA POR MICROCHIP "TAL CUAL". MICROCHIP NON OFRECE REPRESENTACIÓNS OU GARANTÍAS DE NINGÚN TIPO, XA EXPRESA OU IMPLÍCITA, ESCRITA OU ORAL, LEGAL OU DE OUTRO MODO, RELACIONADA COA INFORMACIÓN, INCLUÍENDO PERO NON LIMITADO A NINGÚN TIPO DE GARANTÍAS IMPLÍCITAS DE NON INFRACCIÓN, COMERCIABILIDADE, COMERCIABILIDADE E COMERCIALIZACIÓN. GARANTÍAS RELACIONADAS CO SEU ESTADO, CALIDADE OU RENDEMENTO.
EN NINGÚN CASO MICROCHIP SERÁ RESPONSABLE DE NINGÚN TIPO DE PERDA, DANO, CUSTO OU GASTO INDIRECTO, ESPECIAL, PUNITIVO, INCIDENTAL OU CONSECUENCIAL DE NINGÚN TIPO RELACIONADO COA INFORMACIÓN OU O SEU USO, AÍNDA QUE SE SEXA O CAUSADO QUE SEXA O SEU ADVERTENCIA. POSIBILIDADE OU OS DANOS SON PREVISIBLES. NA MÁXIMA MEDIDA PERMITIDA POLA LEI, A RESPONSABILIDADE TOTAL DE MICROCHIP SOBRE TODAS LAS RECLAMACIONS DE CALQUERA FORMA RELACIONADAS COA INFORMACIÓN OU O SEU USO NON SUPERARÁ O IMPORTE DAS TAXAS, SE HOXE, QUE TIÑAS PAGADA DIRECTAMENTE A MICROCHIP POLA INFORMACIÓN.
O uso de dispositivos Microchip en aplicacións de soporte vital e/ou de seguridade corre totalmente a risco do comprador, e o comprador comprométese a defender, indemnizar e eximir a Microchip de calquera e todos os danos, reclamacións, demandas ou gastos derivados de tal uso. Non se transmite ningunha licenza, implícita ou doutra forma, baixo ningún dereito de propiedade intelectual de Microchip a menos que se indique o contrario.
Función de protección de código de dispositivos de microchip
Teña en conta os seguintes detalles da función de protección de código nos produtos Microchip:
- Os produtos de microchip cumpren as especificacións contidas na súa ficha de datos de microchip.
- Microchip considera que a súa familia de produtos é segura cando se usa da forma prevista, dentro das especificacións de funcionamento e en condicións normais.
- Microchip valora e protexe agresivamente os seus dereitos de propiedade intelectual. Os intentos de incumprir as funcións de protección do código dos produtos Microchip están estrictamente prohibidos e poden infrinxir a Digital Millennium Copyright Act.
- Nin Microchip nin ningún outro fabricante de semicondutores poden garantir a seguridade do seu código. A protección do código non significa que esteamos garantindo que o produto sexa "irrompible". A protección do código está en constante evolución. Microchip comprométese a mellorar continuamente as funcións de protección do código dos nosos produtos.
© 2025 Microchip Technology Inc. e as súas filiais
FAQ
- P: Como actualizo o núcleo IP HDMI RX?
R: O núcleo IP pódese actualizar a través do software Libero SoC ou descargarse manualmente desde o catálogo. Unha vez instalado no Catálogo IP do software Libero SoC, pódese configurar, xerar e instanciar dentro de SmartDesign para a súa inclusión no proxecto.
Documentos/Recursos
 |
MICROCHIP PolarFire FPGA Receptor HDMI de interfaz multimedia de alta definición [pdfGuía do usuario PolarFire FPGA, PolarFire FPGA Interfaz multimedia de alta definición Receptor HDMI, Receptor HDMI de interfaz multimedia de alta definición, Receptor HDMI de interfaz multimedia, Receptor HDMI de interfaz, Receptor HDMI |
