MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver
Pasiuna (Pagpangutana)
Ang Microchip's High-Definition Multimedia Interface (HDMI) receiver IP nagsuporta sa video data ug audio packet data reception nga gihulagway sa HDMI standard specification. Ang HDMI RX IP espesipikong gidisenyo alang sa PolarFire® FPGA ug PolarFire System on Chip (SoC) FPGA nga mga device nga nagsuporta sa HDMI 2.0 alang sa mga resolusyon hangtod sa 1920 × 1080 sa 60 Hz sa usa ka pixel mode ug hangtod sa 3840 × 2160 sa 60 Hz sa upat ka pixel mode. Ang RX IP nagsuporta sa Hot Plug Detect (HPD) para sa pagmonitor sa power on o off ug unplug o plug nga mga panghitabo aron ipakita ang komunikasyon tali sa HDMI source ug HDMI sink.
Ang tinubdan sa HDMI naggamit sa Display Data channel (DDC) aron mabasa ang Extended Display Identification Data (EDID) sa lababo aron madiskobrehan ang configuration ug/o mga kapabilidad sa Sink. Ang HDMI RX IP adunay pre-programmed nga EDID, nga mabasa sa usa ka tinubdan sa HDMI pinaagi sa standard I2C channel. Ang PolarFire FPGA ug PolarFire SoC FPGA device transceiver gigamit uban sa RX IP aron deserialize ang serial data ngadto sa 10-bit data. Ang mga channel sa data sa HDMI gitugotan nga adunay usa ka dako nga skew tali kanila. Ang HDMI RX IP nagtangtang sa skew taliwala sa mga channel sa datos gamit ang First-In First-Out (FIFOs). Kini nga IP nag-convert sa Transition Minimized Differential Signaling (TMDS) data nga nadawat gikan sa HDMI source pinaagi sa transceiver ngadto sa 24-bit RGB pixel data, 24-bit audio data ug control signals. Ang upat ka standard control tokens nga gipiho sa HDMI protocol gigamit sa phase align sa data atol sa deserialization.
Summary
Ang mosunod nga talaan naghatag ug summary sa HDMI RX IP nga mga kinaiya.
Talaan 1. Mga Kinaiya sa HDMI RX IP
| Kinauyokan nga Bersyon | Kini nga giya sa tiggamit nagsuporta sa HDMI RX IP v5.4. |
| Gisuportahan nga Mga Pamilya sa Device |
|
| Gisuportahan nga Tool Flow | Nagkinahanglan og Libero® SoC v12.0 o mas ulahi nga mga pagpagawas. |
| Gisuportahan nga mga Interface | Ang mga interface nga gisuportahan sa HDMI RX IP mao ang:
|
| Paglisensya | Ang HDMI RX IP gihatag sa mosunod nga duha ka opsyon sa lisensya:
|
Mga bahin
Ang HDMI RX IP adunay mga mosunod nga bahin:
- Nahiangay alang sa HDMI 2.0
- Nagsuporta sa 8, 10, 12 ug 16 Bits Color Depth
- Nagsuporta sa Mga Format sa Kolor sama sa RGB, YUV 4:2:2 ug YUV 4:4:4
- Nagsuporta sa Usa o Upat ka Pixel matag Input sa Orasan
- Nagsuporta sa mga Resolusyon hangtod sa 1920 ✕ 1080 sa 60 Hz sa One Pixel mode ug hangtod sa 3840 ✕ 2160 sa 60 Hz sa Four Pixel mode.
- Nakamatikod sa Hot-Plug
- Nagsuporta sa Decoding Scheme - TMDS
- Nagsuporta sa DVI Input
- Nagsuporta sa Display Data Channel (DDC) ug Enhanced Display Data Channel (E-DDC)
- Nagsuporta sa Lumad ug AXI4 Stream Video Interface alang sa Pagbalhin sa Data sa Video
- Nagsuporta sa Lumad ug AXI4 Stream Audio Interface alang sa Pagbalhin sa Data sa Audio
Dili Gisuportahan nga mga Feature
Ang mosunod mao ang dili suportadong mga bahin sa HDMI RX IP:
- 4:2:0 kolor nga format dili suportado.
- Ang High Dynamic Range (HDR) ug High-bandwidth Digital Content Protection (HDCP) wala gisuportahan.
- Ang Variable Refresh Rate (VRR) ug Auto Low Latency Mode (ALLM) wala gisuportahan.
- Ang mga parametro sa Horizontal Timing nga dili mabahin sa upat sa Four Pixel mode dili suportado.
Mga Instruksyon sa Pag-instalar
Ang IP core kinahanglang i-install sa IP Catalog sa Libero® SoC software nga awtomatiko pinaagi sa IP Catalog update function sa Libero SoC software, o kini mano-mano nga gi-download gikan sa catalog. Sa higayon nga ang IP core ma-install sa Libero SoC software IP Catalog, kini gi-configure, namugna ug gi-instantiate sulod sa Smart Design para iapil sa Libero nga proyekto.
Gisulayan nga Mga Gagamit nga Tinubdan (Pangutana)
Ang mosunod nga talaan naglista sa gisulayan nga tinubdan nga mga himan.
Talaan 1-1. Gisulayan nga Mga Gigikanan nga mga Device
| Mga gamit | Pixel Mode | Gisulayan ang mga Resolusyon | Kolori giladmon (Bit) | Kolor nga Mode | Audio |
| quantumdata™ M41h HDMI Analyzer | 1 | 720P 30 FPS, 720P 60 FPS ug 1080P 60 FPS | 8 | RGB, YUV444 ug YUV422 | Oo |
| 1080P 30 FPS | 8, 10, 12 ug 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS ug 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 ug 16 | ||||
| 4K 30 FPS | 8, 10, 12 ug 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Oo |
| 4 | 1080P 60 FPS ug 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Oo |
| 4 | 4K 30 FPS ug 4K 60 FPS | ||||
| Astro VA-1844A HDMI® Tester | 1 | 720P 30 FPS, 720P 60 FPS ug 1080P 60 FPS | 8 | RGB, YUV444 ug YUV422 | Oo |
| 1080P 30 FPS | 8, 10, 12 ug 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS ug 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 ug 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | Dili |
| 4 | 4K 60 FPS |
HDMI RX IP Configuration (Pangutana)
Kini nga seksyon naghatag usa ka labawview sa HDMI RX IP Configurator interface ug sa mga sangkap niini. Ang HDMI RX IP Configurator naghatag ug graphical interface aron ma-set up ang HDMI RX core. Gitugotan sa kini nga configurator ang tiggamit sa pagpili sa mga parameter sama sa Numero sa mga Pixel, Gidaghanon sa mga channel sa audio, Interface sa Video, Interface sa Audio, SCRAMBLER, Depth sa Kolor, Format sa Kolor, Testbench ug Lisensya. Ang interface sa Configurator naglakip sa mga dropdown menu ug mga kapilian aron ipasibo ang mga setting. Ang yawe nga mga configuration gihulagway sa Table 4-1. Ang mosunud nga numero naghatag usa ka detalyado view sa HDMI RX IP Configurator interface.
Hulagway 2-1. HDMI RX IP Configurator
Ang interface naglakip usab sa OK ug Cancel nga mga buton aron kumpirmahon o isalikway ang mga configuration.
Pagpatuman sa Hardware (Pagpangutana)
Ang mosunod nga mga numero naghulagway sa HDMI RX IP interface uban sa transceiver (XCVR).
Hulagway 3-1. HDMI RX Block Diagram
Hulagway 3-2. Detalyadong Block Diagram sa Tigdawat
Ang HDMI RX naglangkob sa tulo ka stages:
- Ang phase aligner nag-align sa parallel data nga may kalabotan sa pagkontrol sa mga utlanan sa token gamit ang transceiver bit slip.
- Ang TMDS decoder nag-convert sa 10-bit nga naka-encode nga datos ngadto sa 8-bit nga video pixel data, 4-bit audio packet data ug 2-bit control signal.
- Gikuha sa FIFO ang skew tali sa mga orasan sa R, G ug B nga mga linya.
Phase Aligner (Pagpangutana)
Ang 10-bit parallel data gikan sa XCVR dili kanunay nga nahiuyon sa pagtahod sa TMDS encoded word boundaries. Ang parallel data kinahanglan nga gamay nga gibalhin ug align aron ma-decode ang datos. Ang Phase aligner nag-align sa umaabot nga parallel data ngadto sa word boundaries gamit ang bit-slip feature sa XCVR. Ang XCVR sa Per-Monitor DPI Awareness (PMA) mode nagtugot sa bit-slip nga bahin, diin kini nag-adjust sa alignment sa 10-bit deserialized nga pulong pinaagi sa 1-bit. Matag higayon, human sa pag-adjust sa 10-bit nga pulong pinaagi sa 1 bit slip position, gitandi kini sa bisan kinsa sa upat ka control token sa HDMI protocol aron ma-lock ang posisyon sa panahon sa kontrol. Ang 10-bit nga pulong husto nga nahan-ay ug giisip nga balido alang sa sunod nga stages. Ang matag channel sa kolor adunay kaugalingon nga phase aligner, ang TMDS decoder magsugod lamang sa pag-decode kung ang tanan nga phase aligner ma-lock aron matul-id ang mga utlanan sa pulong.
TMDS Decoder (Pagpangutana)
Ang TMDS decoder nag-decode sa 10-bit deserialized gikan sa transceiver ngadto sa 8-bit pixel data sa panahon sa video. Ang HSYNC, VSYNC ug PACKET HEADER gihimo sa panahon sa kontrol gikan sa 10-bit blue channel data. Ang audio packet data gi-decode sa R ug G channel matag usa nga adunay upat ka bits. Ang TMDS decoder sa matag channel naglihok sa kaugalingon nga orasan. Busa, kini mahimong adunay usa ka piho nga skew tali sa mga kanal.
Channel sa Channel De-Skew (Pangutana)
Usa ka FIFO based de-skew logic gigamit sa pagtangtang sa skew tali sa mga channel. Ang matag channel makadawat ug balido nga signal gikan sa phase alignment units aron ipakita kung ang umaabot nga 10-bit data gikan sa phase aligner balido. Kung ang tanan nga mga channel balido (nakab-ot ang phase alignment), ang FIFO module magsugod sa pagpasa sa datos pinaagi sa FIFO module gamit ang read and write enable signals (padayon nga pagsulat ug pagbasa). Sa diha nga ang usa ka control token mamatikdan sa bisan unsa nga FIFO outputs, ang pagbasa sa dagan gisuspinde, ug usa ka marker detected signal namugna aron sa pagpakita sa pag-abot sa usa ka partikular nga marker sa video stream. Ang pagbasa sa dagan magpadayon lamang kung kini nga marka moabut sa tanan nga tulo nga mga agianan. Ingon sa usa ka resulta, ang may kalabutan nga skew gikuha. Ang dual-clock nga FIFOs nag-synchronize sa tanang tulo ka data streams ngadto sa blue channel clock aron makuha ang may kalabutan nga skew. Ang mosunod nga numero naghulagway sa channel sa channel de-skew technique.
Hulagway 3-3. Channel ngadto sa Channel De-Skew
DDC (Pangutana)
Ang DDC usa ka channel sa komunikasyon base sa detalye sa I2C bus. Ang tinubdan naggamit sa I2C nga mga sugo aron mabasa ang impormasyon gikan sa E-EDID sa lababo nga adunay adres sa ulipon. Ang HDMI RX IP naggamit sa predefined EDID nga adunay daghang resolusyon nga nagsuporta sa mga resolusyon hangtod sa 1920 ✕ 1080 sa 60 Hz sa One Pixel mode ug hangtod sa 3840 ✕ 2160 sa 60 Hz sa Four Pixel mode.
Ang EDID nagrepresentar sa display name isip Microchip HDMI display.
HDMI RX Parameters ug Interface Signals (Pangutana)
Kini nga seksyon naghisgot sa mga parameter sa HDMI RX GUI configurator ug I/O signal.
Mga Parameter sa Pag-configure (Pagpangutana)
Ang mosunod nga talaan naglista sa mga parameter sa pagsumpo sa HDMI RX IP.
Talaan 4-1. Mga Parameter sa Pag-configure
| Ngalan sa Parameter | Deskripsyon |
| Kolor nga Format | Naghubit sa kolor nga luna. Nagsuporta sa mosunod nga mga format sa kolor:
|
| Kolori giladmon | Gipiho ang gidaghanon sa mga bit kada sangkap sa kolor. Nagsuporta sa 8, 10, 12 ug 16 bits matag component. |
| Gidaghanon sa mga Pixel | Nagpakita sa gidaghanon sa mga pixel kada input sa orasan:
|
| SCRAMBLER | Suporta alang sa 4K nga resolusyon sa 60 ka mga frame matag segundo:
|
| Gidaghan sa mga audio channel | Nagsuporta sa gidaghanon sa mga channel sa audio:
|
| Interface sa Video | Lumad ug AXI nga sapa |
| Interface sa Audio | Lumad ug AXI nga sapa |
| Bangko sa pagsulay | Gitugotan ang pagpili sa usa ka palibot nga bench sa pagsulay. Nagsuporta sa mosunod nga mga kapilian sa pagsulay sa bangko:
|
| Lisensya | Gitakda ang matang sa lisensya. Naghatag sa mosunod nga duha ka kapilian sa lisensya:
|
Mga pantalan (Pangutana)
Ang mosunod nga talaan naglista sa input ug output port sa HDMI RX IP alang sa Lumad nga interface kon ang Color Format kay RGB.
Talaan 4-2. Input ug Output para sa Lumad nga Interface
| Ngalan sa Signal | Direksyon | Lapad (Bit) | Deskripsyon |
| RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous reset signal |
| R_RX_CLK_I | Input | 1 | Parallel nga orasan alang sa "R" nga channel gikan sa XCVR |
| G_RX_CLK_I | Input | 1 | Parallel nga orasan para sa "G" nga channel gikan sa XCVR |
| B_RX_CLK_I | Input | 1 | Parallel nga orasan para sa "B" nga channel gikan sa XCVR |
| EDID_RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous edid reset signal |
| R_RX_VALID_I | Input | 1 | Ang balido nga signal gikan sa XCVR alang sa "R" channel parallel data |
| G_RX_VALID_I | Input | 1 | Balido nga signal gikan sa XCVR alang sa "G" channel parallel data |
| B_RX_VALID_I | Input | 1 | Ang balido nga signal gikan sa XCVR alang sa "B" channel parallel data |
| Ngalan sa Signal | Direksyon | Lapad (Bit) | Deskripsyon |
| DATA_R_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat "R" channel parallel data gikan sa XCVR |
| DATA_G_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat "G" channel parallel data gikan sa XCVR |
| DATA_B_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat "B" channel parallel data gikan sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input alang sa DDC |
| HPD_I | Input | 1 | Ang init nga plug nakamatikod sa input signal. Ang tinubdan konektado sa paglubog sa signal sa HPD kinahanglan nga taas. |
| SDA_I | Input | 1 | I2C serial data input alang sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_R_O | Output | 1 | Bit slip signal sa "R" channel sa transceiver |
| BIT_SLIP_G_O | Output | 1 | Bit slip signal sa "G" channel sa transceiver |
| BIT_SLIP_B_O | Output | 1 | Bit slip signal ngadto sa "B" channel sa transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Ang datos sa video balido nga output |
| AUDIO_DATA_VALID_O | Output | 1 | Ang data sa audio balido nga output |
| H_SYNC_O | Output | 1 | Horizontal nga pag-sync sa pulso |
| V_SYNC_O | Output | 1 | Aktibo nga bertikal nga pag-sync sa pulso |
| R_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "R" nga datos |
| G_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "G" nga datos |
| B_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "B" nga datos |
| SDA_O | Output | 1 | I2C serial data output alang sa DDC |
| HPD_O | Output | 1 | Ang init nga plug nakamatikod sa output signal |
| ACR_CTS_O | Output | 20 | Oras sa Pagbag-o sa Siklo sa Audio Clockamp bili |
| ACR_N_O | Output | 20 | Parametro sa Audio Clock Regeneration value (N). |
| ACR_VALID_O | Output | 1 | Ang Audio Clock Regeneration balido nga signal |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 nga audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 nga audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 nga audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 nga audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 nga audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 nga audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 nga audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 nga audio sampang data |
| HDMI_DVI_MODE_O | Output | 1 | Ang mosunod mao ang duha ka mga mode:
|
Ang mosunod nga lamesa naghulagway sa input ug output port sa HDMI RX IP alang sa AXI4 Stream Video Interface.
Talaan 4-3. Input ug Output Ports para sa AXI4 Stream Video Interface
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| TDATA_O | Output | NUMERO SA MGA PIXEL ✕ Color Depth ✕ 3 bits | Output video data [R, G, B] |
| TVALID_O | Output | 1 | Ang output nga video balido |
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| TLAST_O | Output | 1 | Output frame katapusan nga signal |
| TUSER_O | Output | 3 |
|
| TSTRB_O | Output | 3 | Output video data strobe |
| TKEEP_O | Output | 3 | Pagtipig sa data sa output sa video |
Ang mosunod nga lamesa naghulagway sa input ug output port sa HDMI RX IP alang sa AXI4 Stream Audio Interface.
Talaan 4-4. Input ug Output Ports para sa AXI4 Stream Audio Interface
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| AUDIO_TDATA_O | Output | 24 | Output audio data |
| AUDIO_TID_O | Output | 3 | Output audio channel |
| AUDIO_TVALID_O | Output | 1 | Output audio balido nga signal |
Ang mosunod nga talaan naglista sa input ug output port sa HDMI RX IP alang sa Lumad nga interface kon ang Color Format kay YUV444.
Talaan 4-5. Input ug Output para sa Lumad nga Interface
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous reset signal |
| LANE3_RX_CLK_I | Input | 1 | Parallel nga orasan para sa Lane 3 channel gikan sa XCVR |
| LANE2_RX_CLK_I | Input | 1 | Parallel nga orasan para sa Lane 2 channel gikan sa XCVR |
| LANE1_RX_CLK_I | Input | 1 | Parallel nga orasan para sa Lane 1 channel gikan sa XCVR |
| EDID_RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous edid reset signal |
| LANE3_RX_VALID_I | Input | 1 | Valid signal gikan sa XCVR para sa Lane 3 parallel data |
| LANE2_RX_VALID_I | Input | 1 | Valid signal gikan sa XCVR para sa Lane 2 parallel data |
| LANE1_RX_VALID_I | Input | 1 | Valid signal gikan sa XCVR para sa Lane 1 parallel data |
| DATA_LANE3_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat Lane 3 parallel data gikan sa XCVR |
| DATA_LANE2_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat Lane 2 parallel data gikan sa XCVR |
| DATA_LANE1_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat Lane 1 parallel data gikan sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input alang sa DDC |
| HPD_I | Input | 1 | Ang init nga plug nakamatikod sa input signal. Ang tinubdan konektado sa paglubog sa signal sa HPD kinahanglan nga taas. |
| SDA_I | Input | 1 | I2C serial data input alang sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_LANE3_O | Output | 1 | Bit slip signal sa Lane 3 sa transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Bit slip signal sa Lane 2 sa transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Bit slip signal sa Lane 1 sa transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Ang datos sa video balido nga output |
| AUDIO_DATA_VALID_O | Output | 1 | Ang data sa audio balido nga output |
| H_SYNC_O | Output | 1 | Horizontal nga pag-sync sa pulso |
| V_SYNC_O | Output | 1 | Aktibo nga bertikal nga pag-sync sa pulso |
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| Y_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "Y" nga datos |
| Cb_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "Cb" nga datos |
| Cr_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "Cr" nga datos |
| SDA_O | Output | 1 | I2C serial data output alang sa DDC |
| HPD_O | Output | 1 | Ang init nga plug nakamatikod sa output signal |
| ACR_CTS_O | Output | 20 | Oras sa Audio Clock Regeneration Cycleamp bili |
| ACR_N_O | Output | 20 | Parametro sa Audio Clock Regeneration value (N). |
| ACR_VALID_O | Output | 1 | Ang Audio Clock Regeneration balido nga signal |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 nga audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 nga audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 nga audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 nga audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 nga audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 nga audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 nga audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 nga audio sampang data |
Ang mosunod nga talaan naglista sa input ug output port sa HDMI RX IP alang sa Lumad nga interface kon ang Color Format kay YUV422.
Talaan 4-6. Input ug Output para sa Lumad nga Interface
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous reset signal |
| LANE3_RX_CLK_I | Input | 1 | Parallel nga orasan para sa Lane 3 channel gikan sa XCVR |
| LANE2_RX_CLK_I | Input | 1 | Parallel nga orasan para sa Lane 2 channel gikan sa XCVR |
| LANE1_RX_CLK_I | Input | 1 | Parallel nga orasan para sa Lane 1 channel gikan sa XCVR |
| EDID_RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous edid reset signal |
| LANE3_RX_VALID_I | Input | 1 | Valid signal gikan sa XCVR para sa Lane 3 parallel data |
| LANE2_RX_VALID_I | Input | 1 | Valid signal gikan sa XCVR para sa Lane 2 parallel data |
| LANE1_RX_VALID_I | Input | 1 | Valid signal gikan sa XCVR para sa Lane 1 parallel data |
| DATA_LANE3_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat Lane 3 parallel data gikan sa XCVR |
| DATA_LANE2_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat Lane 2 parallel data gikan sa XCVR |
| DATA_LANE1_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat Lane 1 parallel data gikan sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input alang sa DDC |
| HPD_I | Input | 1 | Ang init nga plug nakamatikod sa input signal. Ang tinubdan konektado sa paglubog sa signal sa HPD kinahanglan nga taas. |
| SDA_I | Input | 1 | I2C serial data input alang sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_LANE3_O | Output | 1 | Bit slip signal sa Lane 3 sa transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Bit slip signal sa Lane 2 sa transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Bit slip signal sa Lane 1 sa transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Ang datos sa video balido nga output |
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| AUDIO_DATA_VALID_O | Output | 1 | Ang data sa audio balido nga output |
| H_SYNC_O | Output | 1 | Horizontal nga pag-sync sa pulso |
| V_SYNC_O | Output | 1 | Aktibo nga bertikal nga pag-sync sa pulso |
| Y_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "Y" nga datos |
| C_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "C" nga datos |
| SDA_O | Output | 1 | I2C serial data output alang sa DDC |
| HPD_O | Output | 1 | Ang init nga plug nakamatikod sa output signal |
| ACR_CTS_O | Output | 20 | Oras sa Audio Clock Regeneration Cycleamp bili |
| ACR_N_O | Output | 20 | Parametro sa Audio Clock Regeneration value (N). |
| ACR_VALID_O | Output | 1 | Ang Audio Clock Regeneration balido nga signal |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 nga audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 nga audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 nga audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 nga audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 nga audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 nga audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 nga audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 nga audio sampang data |
Ang mosunod nga talaan naglista sa mga input ug output port sa HDMI RX IP alang sa Lumad nga interface kon ang SCRAMBLER Na-enable.
Talaan 4-7. Input ug Output para sa Lumad nga Interface
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous reset signal |
| R_RX_CLK_I | Input | 1 | Parallel nga orasan alang sa "R" nga channel gikan sa XCVR |
| G_RX_CLK_I | Input | 1 | Parallel nga orasan para sa "G" nga channel gikan sa XCVR |
| B_RX_CLK_I | Input | 1 | Parallel nga orasan para sa "B" nga channel gikan sa XCVR |
| EDID_RESET_N_I | Input | 1 | Aktibo-ubos nga asynchronous edid reset signal |
| HDMI_CABLE_CLK_I | Input | 1 | Cable clock gikan sa HDMI source |
| R_RX_VALID_I | Input | 1 | Ang balido nga signal gikan sa XCVR alang sa "R" channel parallel data |
| G_RX_VALID_I | Input | 1 | Balido nga signal gikan sa XCVR alang sa "G" channel parallel data |
| B_RX_VALID_I | Input | 1 | Ang balido nga signal gikan sa XCVR alang sa "B" channel parallel data |
| DATA_R_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat "R" channel parallel data gikan sa XCVR |
| DATA_G_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat "G" channel parallel data gikan sa XCVR |
| DATA_B_I | Input | NUMERO SA MGA PIXEL ✕ 10 ka bit | Nakadawat "B" channel parallel data gikan sa XCVR |
| SCL_I | Input | 1 | I2C serial clock input alang sa DDC |
| HPD_I | Input | 1 | Ang init nga plug nakamatikod sa input signal. Ang tinubdan konektado sa lababo, ug ang signal sa HPD kinahanglang taas. |
| SDA_I | Input | 1 | I2C serial data input alang sa DDC |
| EDID_CLK_I | Input | 1 | System clock para sa I2C module |
| BIT_SLIP_R_O | Output | 1 | Bit slip signal sa "R" channel sa transceiver |
| BIT_SLIP_G_O | Output | 1 | Bit slip signal sa "G" channel sa transceiver |
| Ngalan sa Port | Direksyon | Lapad (Bit) | Deskripsyon |
| BIT_SLIP_B_O | Output | 1 | Bit slip signal ngadto sa "B" channel sa transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Ang datos sa video balido nga output |
| AUDIO_DATA_VALID_O | Paggawas1 | 1 | Ang data sa audio balido nga output |
| H_SYNC_O | Output | 1 | Horizontal nga pag-sync sa pulso |
| V_SYNC_O | Output | 1 | Aktibo nga bertikal nga pag-sync sa pulso |
| DATA_ RATE_O | Output | 16 | Rate sa datos sa Rx. Ang mosunud mao ang mga kantidad sa rate sa datos:
|
| R_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "R" nga datos |
| G_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "G" nga datos |
| B_O | Output | NUMERO SA MGA PIXEL ✕ Mga tipik sa giladmon sa kolor | Gi-decode nga "B" nga datos |
| SDA_O | Output | 1 | I2C serial data output alang sa DDC |
| HPD_O | Output | 1 | Ang init nga plug nakamatikod sa output signal |
| ACR_CTS_O | Output | 20 | Oras sa Audio Clock Regeneration Cycleamp bili |
| ACR_N_O | Output | 20 | Parametro sa Audio Clock Regeneration value (N). |
| ACR_VALID_O | Output | 1 | Ang Audio Clock Regeneration balido nga signal |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 nga audio sampang data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 nga audio sampang data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 nga audio sampang data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 nga audio sampang data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 nga audio sampang data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 nga audio sampang data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 nga audio sampang data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 nga audio sampang data |
Testbench Simulation (Pagpangutana)
Gihatag ang Testbench aron masusi ang pagpaandar sa HDMI RX core. Ang Testbench naglihok lamang sa Lumad nga Interface kung usa ang gidaghanon sa mga pixel.
Aron ma-simulate ang kinauyokan gamit ang testbench, buhata ang mosunod nga mga lakang:
- Sa window sa Design Flow, palapad ang Create Design.
- I-right-click ang Paghimo sa SmartDesign Testbench, ug dayon i-klik ang Run, ingon sa gipakita sa mosunod nga numero.
Hulagway 5-1. Paghimo sa SmartDesign Testbench
- Pagsulod ug ngalan alang sa SmartDesign testbench, ug dayon i-klik ang OK.
Hulagway 5-2. Pagngalan sa SmartDesign Testbench
Ang SmartDesign testbench gihimo, ug usa ka canvas ang makita sa tuo sa Design Flow pane. - Pagdala ngadto sa Libero® SoC Catalog, pagpili View > Windows > IP Catalog, ug unya palapdan ang Solutions-Video. Doble-klik ang HDMI RX IP (v5.4.0) ug dayon i-klik ang OK.
- Pilia ang tanan nga mga pantalan, i-right-click ug pilia ang Promote to Top Level.
- Sa SmartDesign tool bar, i-klik ang Generate Component.
- Sa tab nga Stimulus Hierarchy, i-right-click ang HDMI_RX_TB testbench file, ug dayon i-klik ang Simulate Pre-Synth Design > Open Interactively.
Ang ModelSim® nga himan nag-abli sa testbench, sama sa gipakita sa mosunod nga numero.
Hulagway 5-3. ModelSim Tool nga adunay HDMI RX Testbench File
Importante: If ang simulation mabalda tungod sa run time limit nga gitakda sa DO file, gamita ang run -all command para makompleto ang simulation.
Lisensya (Pagpangutana)
Ang HDMI RX IP gihatag sa mosunod nga duha ka opsyon sa lisensya:
- Na-encrypt: Ang kompleto nga naka-encrypt nga RTL code gihatag alang sa kinauyokan. Magamit kini nga libre sa bisan unsang lisensya sa Libero, nga makapahimo sa kinauyokan nga ma-instantiated sa SmartDesign. Mahimo nimong buhaton ang Simulation, Synthesis, Layout, ug programa ang FPGA silicon gamit ang Libero design suite.
- RTL: Ang kompleto nga RTL source code kay naka-lock sa lisensya, nga kinahanglan nga paliton nga gilain.
Mga Resulta sa Simulation (Pagpangutana)
Ang mosunod nga timing diagram alang sa HDMI RX IP nagpakita sa video data ug pagkontrol sa mga panahon sa datos.
Hulagway 6-1. Data sa Video
Ang mosunod nga diagram nagpakita sa hsync ug vsync nga mga output alang sa katugbang nga kontrol data inputs.
Hulagway 6-2. Horizontal Sync ug Vertical Sync Signals
Ang mosunod nga diagram nagpakita sa EDID nga bahin.
Hulagway 6-3. Mga Signal sa EDID
Paggamit sa Kapanguhaan (Pagpangutana)
Ang HDMI RX IP gipatuman sa PolarFire® FPGA (MPF300T - 1FCG1152I Package). Ang mosunud nga talaan naglista sa mga kapanguhaan nga gigamit kung Gidaghanon sa Pixels = 1 pixel.
Talaan 7-1. Paggamit sa Kapanguhaan para sa 1 Pixel Mode
| Kolor nga Format | Kolori giladmon | SCRAMBLER | Panapton 4LUT | Tela DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Pag-disable | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Pag-disable | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Pag-disable | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Pag-disable | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Pag-disable | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Pag-disable | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Pag-disable | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Pag-disable | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Pag-disable | 1585 | 1327 | 492 | 492 | 14 | 9 |
Ang mosunud nga talaan naglista sa mga kapanguhaan nga gigamit kung Gidaghanon sa Pixels = 4 pixel.
Talaan 7-2. Paggamit sa Kapanguhaan para sa 4 Pixel Mode
| Kolor nga Format | Kolori giladmon | SCRAMBLER | Panapton 4LUT | Tela DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Pag-disable | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Pag-disable | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Pag-disable | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Makapahimo | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Makapahimo | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Makapahimo | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Pag-disable | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Pag-disable | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Pag-disable | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Pag-disable | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Ang mosunod nga talaan naglista sa mga kahinguhaan nga gigamit sa dihang ang Numero sa Pixels = 4 pixel ug SCRAMBLER gipagana.
Talaan 7-3. Ang Paggamit sa Resource para sa 4 Pixel Mode ug SCRAMBLER gi-enable
| Kolor nga Format | Kolori giladmon | SCRAMBLER | Panapton 4LUT | Tela DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Makapahimo | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Makapahimo | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Makapahimo | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Paghiusa sa Sistema (Pagpangutana)
Gipakita niini nga seksyon kung giunsa ang pag-integrate sa IP sa disenyo sa Libero.
Ang mosunod nga talaan naglista sa mga configuration sa PF XCVR, PF TX PLL ug PF CCC nga gikinahanglan alang sa lain-laing mga resolusyon ug bit widths.
Talaan 8-1. PF XCVR, PF TX PLL ug PF CCC Configurations
| Resolusyon | Bit Width | PF XCVR Configuration | CDR REF CLOCK PADS | PF CCC Configuration | |||
| RX Data Rate | RX CDR Ref Clock Frequency | RX PCS Lapad sa Tela | Input Frequency | Frequency sa Output | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampAng Disenyo 1: Kung gi-configure sa Color Depth = 8-bit ug Number of Pixels = 1 Pixel mode, gipakita sa mosunod nga numero.
Hulagway 8-1. HDMI RX SampAng Disenyo 1
Kay example, sa 8-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa TX ug RX full duplex mode. RX data rate nga 1485 Mbps sa PMA mode, nga ang data width gi-configure isip 10 bit para sa 1 PXL mode ug 148.5 MHz CDR reference clock. Ang rate sa datos sa TX nga 1485 Mbps sa PMA mode, nga ang gilapdon sa datos gi-configure ingon 10 bit nga adunay clock division factor 4.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ug LANE3_CDR_REF_CLK gimaneho gikan sa PF_XCVR_REF_CLK nga adunay AE27, AE28 Pad pin.
- Ang EDID CLK_I pin kinahanglan nga gimaneho sa 150 MHz nga orasan nga adunay CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I ug B_RX_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R ug LANE1_TX_CLK_R, matag usa.
- R_RX_VALID_I, G_RX_VALID_I ug B_RX_VALID_I gimaneho sa LANE3_RX_VAL, LANE2_RX_VAL ug LANE1_RX_VAL, matag usa.
- DATA_R_I, DATA_G_I ug DATA_B_I gimaneho sa LANE3_RX_DATA, LANE2_RX_DATA ug LANE1_RX_DATA, matag usa.
HDMI RX SampAng Disenyo 2: Kung gi-configure sa Color Depth = 8-bit ug Number of Pixels = 4 Pixel mode, gipakita sa mosunod nga numero.
Hulagway 8-2. HDMI RX SampAng Disenyo 2
Kay example, sa 8-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa TX ug RX full duplex mode. RX data rate nga 1485 Mbps sa PMA mode, nga ang data width gi-configure isip 40 bit para sa 4 PXL mode ug 148.5 MHz CDR reference clock. Ang rate sa datos sa TX nga 1485 Mbps sa PMA mode, nga ang gilapdon sa datos gi-configure ingon 40 bit nga adunay clock division factor 4.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ug LANE3_CDR_REF_CLK gimaneho gikan sa PF_XCVR_REF_CLK nga adunay AE27, AE28 Pad pin.
- Ang EDID CLK_I pin kinahanglan nga gimaneho sa 150 MHz nga orasan nga adunay CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I ug B_RX_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R ug LANE1_TX_CLK_R, matag usa.
- R_RX_VALID_I, G_RX_VALID_I ug B_RX_VALID_I gimaneho sa LANE3_RX_VAL, LANE2_RX_VAL ug LANE1_RX_VAL, matag usa.
- DATA_R_I, DATA_G_I ug DATA_B_I gimaneho sa LANE3_RX_DATA, LANE2_RX_DATA ug LANE1_RX_DATA, matag usa.
HDMI RX SampAng Disenyo 3: Kung gi-configure sa Color Depth = 8-bit ug Number of Pixels = 4 Pixel mode ug SCRAMBLER = Enabled, gipakita sa mosunod nga numero.
Hulagway 8-3. HDMI RX SampAng Disenyo 3
Kay example, sa 8-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa TX ug RX Independent mode. RX data rate nga 5940 Mbps sa PMA mode, nga ang data width gi-configure isip 40 bit para sa 4 PXL mode ug 148.5 MHz CDR reference clock. Ang rate sa datos sa TX nga 5940 Mbps sa PMA mode, nga ang gilapdon sa datos gi-configure ingon 40 bit nga adunay clock division factor 4.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ug LANE3_CDR_REF_CLK gimaneho gikan sa PF_XCVR_REF_CLK nga adunay AF29, AF30 Pad pin.
- Ang EDID CLK_I pin kinahanglan nga magmaneho nga adunay 150 MHz nga orasan nga adunay CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I ug B_RX_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R ug LANE1_TX_CLK_R, matag usa.
- R_RX_VALID_I, G_RX_VALID_I ug B_RX_VALID_I gimaneho sa LANE3_RX_VAL, LANE2_RX_VAL ug LANE1_RX_VAL, matag usa.
- DATA_R_I, DATA_G_I ug DATA_B_I gimaneho sa LANE3_RX_DATA, LANE2_RX_DATA ug LANE1_RX_DATA, matag usa.
HDMI RX SampAng Disenyo 4: Kung gi-configure sa Color Depth = 12-bit ug Number of Pixels = 4 Pixel mode ug SCRAMBLER = Enabled, gipakita sa mosunod nga numero.
Hulagway 8-4. HDMI RX SampAng Disenyo 4
Kay example, sa 12-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa RX Only mode. RX data rate nga 4455 Mbps sa PMA mode, nga ang data width gi-configure isip 40 bit para sa 4 PXL mode ug 148.5 MHz CDR reference clock.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ug LANE3_CDR_REF_CLK gimaneho gikan sa PF_XCVR_REF_CLK nga adunay AF29, AF30 Pad pin.
- Ang EDID CLK_I pin kinahanglan nga magmaneho nga adunay 150 MHz nga orasan nga adunay CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I ug B_RX_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R ug LANE1_TX_CLK_R, matag usa.
- R_RX_VALID_I, G_RX_VALID_I ug B_RX_VALID_I gimaneho sa LANE3_RX_VAL, LANE2_RX_VAL ug LANE1_RX_VAL, matag usa.
- DATA_R_I, DATA_G_I ug DATA_B_I gimaneho sa LANE3_RX_DATA, LANE2_RX_DATA ug LANE1_RX_DATA, matag usa.
- Ang PF_CCC_C0 module nagmugna og usa ka orasan nga ginganlag OUT0_FABCLK_0 nga adunay frequency nga 74.25 MHz, gikan sa input nga orasan nga 111.375 MHz, nga gimaneho sa LANE1_RX_CLK_R.
HDMI RX SampAng Disenyo 5: Kung gi-configure sa Color Depth = 8-bit, Gidaghanon sa Pixels = 4 Pixel mode ug SCRAMBLER = Enabled gipakita sa mosunod nga numero. Kini nga disenyo mao ang dinamikong data rate uban sa DRI.
Hulagway 8-5. HDMI RX SampAng Disenyo 5
Kay example, sa 8-bit nga mga pag-configure, ang mosunod nga mga sangkap mao ang bahin sa disenyo:
- Ang PF_XCVR_ERM (PF_XCVR_ERM_C0_0) gi-configure para sa RX Only mode nga adunay gipalihok nga dinamikong reconfiguration interface. RX data rate nga 5940 Mbps sa PMA mode, nga ang data width gi-configure isip 40 bit para sa 4 PXL mode ug 148.5 MHz CDR reference clock.
- Ang LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ug LANE3_CDR_REF_CLK gimaneho gikan sa PF_XCVR_REF_CLK nga adunay AF29, AF30 Pad pin.
- Ang EDID CLK_I pin kinahanglan nga magmaneho nga adunay 150 MHz nga orasan nga adunay CCC.
- Ang R_RX_CLK_I, G_RX_CLK_I ug B_RX_CLK_I gimaneho sa LANE3_TX_CLK_R, LANE2_TX_CLK_R ug LANE1_TX_CLK_R, matag usa.
- R_RX_VALID_I, G_RX_VALID_I ug B_RX_VALID_I gimaneho sa LANE3_RX_VAL, LANE2_RX_VAL ug LANE1_RX_VAL, matag usa.
- DATA_R_I, DATA_G_I ug DATA_B_I gimaneho sa LANE3_RX_DATA, LANE2_RX_DATA ug LANE1_RX_DATA, matag usa.
Kasaysayan sa Rebisyon (Pagpangutana)
Ang kasaysayan sa rebisyon naghulagway sa mga kausaban nga gipatuman sa dokumento. Ang mga pagbag-o gilista pinaagi sa rebisyon, sugod sa pinakabag-o nga publikasyon.
Talaan 9-1. Kasaysayan sa Pagbag-o
| Rebisyon | Petsa | Deskripsyon |
| D | 02/2025 | Ang mosunod mao ang listahan sa mga kausaban nga gihimo sa rebisyon C sa dokumento:
|
| C | 02/2023 | Ang mosunod mao ang listahan sa mga kausaban nga gihimo sa rebisyon C sa dokumento:
|
| B | 09/2022 | Ang mosunod mao ang listahan sa mga kausaban nga gihimo sa rebisyon B sa dokumento:
|
| A | 04/2022 | Ang mosunod mao ang listahan sa mga kausaban sa rebisyon A sa dokumento:
|
| 2.0 | — | Ang mosunod mao ang summary sa mga kausaban nga gihimo niini nga rebisyon.
|
| 1.0 | 08/2021 | Inisyal nga Rebisyon. |
Suporta sa Microchip FPGA
Ang grupo sa mga produkto sa Microchip FPGA nagpaluyo sa mga produkto niini nga adunay nagkalain-laing serbisyo sa suporta, lakip ang Customer Service, Customer Technical Support Center, a website, ug mga opisina sa pagbaligya sa tibuok kalibutan. Ang mga kustomer gisugyot nga bisitahan ang Microchip online nga mga kapanguhaan sa wala pa makontak ang suporta tungod kay lagmit nga ang ilang mga pangutana natubag na. Kontaka ang Technical Support Center pinaagi sa website sa www.microchip.com/support. Hisguti ang FPGA Device Part number, pilia ang angay nga kategorya sa kaso, ug i-upload ang disenyo files samtang nagmugna og teknikal nga suporta nga kaso. Kontaka ang Customer Service alang sa dili teknikal nga suporta sa produkto, sama sa pagpresyo sa produkto, pag-upgrade sa produkto, impormasyon sa pag-update, status sa order, ug pagtugot.
- Gikan sa North America, tawag sa 800.262.1060
- Gikan sa ubang bahin sa kalibutan, tawag sa 650.318.4460
- Fax, gikan sa bisan asa sa kalibutan, 650.318.8044
Impormasyon sa Microchip
Mga marka sa pamatigayon
Ang "Microchip" nga ngalan ug logo, ang "M" nga logo, ug uban pang mga ngalan, logo, ug mga tatak mga rehistrado ug dili rehistrado nga mga marka sa pamatigayon sa Microchip Technology Incorporated o sa iyang mga kaubanan ug/o mga subsidiary sa Estados Unidos ug/o ubang mga nasud (“Microchip Mga marka sa pamatigayon”). Ang impormasyon bahin sa Microchip Trademarks makita sa https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Legal nga Pahibalo
Kini nga publikasyon ug ang impormasyon dinhi mahimong gamiton lamang sa mga produkto sa Microchip, lakip ang pagdesinyo, pagsulay, ug paghiusa sa mga produkto sa Microchip sa imong aplikasyon. Ang paggamit niini nga impormasyon sa bisan unsang laing paagi naglapas niini nga mga termino. Ang impormasyon bahin sa mga aplikasyon sa device gihatag lamang para sa imong kasayon ug mahimong mapulihan sa mga update. Imong responsibilidad ang pagsiguro nga ang imong aplikasyon nagtagbo sa imong mga detalye. Kontaka ang imong lokal nga opisina sa pagbaligya sa Microchip alang sa dugang nga suporta o, pagkuha og dugang nga suporta sa www.microchip.com/en-us/support/design-help/client-support-services.
KINI NGA IMPORMASYON GIHATAG SA MICROCHIP "AS IS". ANG MICROCHIP WALAY MGA REPRESENTASYON O WARRANTY SA BISAN UNSANG KLASE MAPASABOT O GIPAHIBALO, GISULAT O ORAL, STATUTORY O UBAN PA, MAY KALAMBOAN SA IMPORMASYON LAKIP APAN DILI LIMITADO SA BISAN UNSANG GIPASABOT NGA WARRANTY SA DILI, PAGBASA KATUYOAN, O MGA WARRANTY NGA MAY MALABATI SA IYANG KONDISYON, KALIDAD, O PERFORMANCE.
BISAN WALA MAN ANG MICROCHIP MAHIMONG TUBAG ALANG SA BISAN UNSANG INDIRECT, ESPESYAL, PUNITIVE, INCIDENTAL, O KONSEQUENTIAL NGA PAGKAWAL, KADOT, GASTO, O GASTO SA BISAN UNSANG KLASE NGA MAY MALAIT SA IMPORMASYON O PAGGAMIT KINI, BISAN UNSAY HINUNGDANON, BISAN KON NAHIMO ANG POSIBILIDAD O ANG MGA KADOT MAHITABO. HANGTOD SA KATAPUSAN NGA GITUGOT SA BALAOD, ANG TOTAL LIABILIDAD SA MICROCHIP SA TANANG MGA PANGANGINLAN SA UNSANG PAAGI NGA MAY KALAMBOAN SA IMPORMASYON O ANG PAGGAMIT NIINI DILI MOLABAW SA KANTIDAD SA BAYARAN, KUNG NAA MAN, NGA IMONG GIBAYAD DIREKTA SA MICROCHIP ALANG SA IMPORMASYON.
Ang paggamit sa mga gamit sa Microchip sa suporta sa kinabuhi ug/o mga aplikasyon sa kaluwasan hingpit nga naa sa peligro sa pumapalit, ug ang pumapalit miuyon nga depensahan, bayran ug huptan nga dili makadaot ang Microchip gikan sa bisan unsa ug tanan nga mga kadaot, pag-angkon, mga demanda, o mga gasto nga resulta sa ingon nga paggamit. Wala’y mga lisensya nga gihatag, sa tinuud o kung dili, sa ilawom sa bisan unsang mga katungod sa intelektwal nga kabtangan sa Microchip gawas kung gipahayag.
Feature sa Pagpanalipod sa Code sa Microchip Device
Matikdi ang mosunod nga mga detalye sa feature sa pagpanalipod sa code sa mga produkto sa Microchip:
- Ang mga produkto sa Microchip nakab-ot ang mga detalye nga anaa sa ilang partikular nga Microchip Data Sheet.
- Nagtuo ang Microchip nga ang pamilya sa mga produkto niini luwas kung gigamit sa gituyo nga paagi, sulod sa mga detalye sa pag-operate, ug sa ilawom sa normal nga mga kondisyon.
- Ang mga mithi sa Microchip ug agresibo nga nanalipod sa mga katungod sa intelektwal nga kabtangan niini. Ang mga pagsulay sa paglapas sa mga bahin sa pagpanalipod sa code sa mga produkto sa Microchip hugot nga gidili ug mahimong makalapas sa Digital Millennium Copyright Act.
- Bisan ang Microchip o bisan unsang ubang tiggama sa semiconductor dili makagarantiya sa seguridad sa code niini. Ang proteksyon sa code wala magpasabut nga gigarantiyahan namon nga ang produkto "dili mabuak". Ang pagpanalipod sa code kanunay nga nag-uswag. Gipasalig sa Microchip ang padayon nga pagpaayo sa mga bahin sa pagpanalipod sa code sa among mga produkto.
© 2025 Microchip Technology Inc. ug mga subsidiary niini
FAQ
- P: Unsaon nako pag-update ang HDMI RX IP core?
A: Ang IP core mahimong ma-update pinaagi sa Libero SoC software o mano-mano nga ma-download gikan sa catalog. Sa higayon nga ma-install sa Libero SoC software IP Catalog, mahimo kining i-configure, mabuhat, ug ma-instantiate sulod sa SmartDesign para iapil sa proyekto.
Mga Dokumento / Mga Kapanguhaan
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver [pdf] Giya sa Gumagamit PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
