MICROCHIP PolarFire FPGA High Definition Multimedia Interface Receiver HDMI
Introduzione (Fate una quistione)
L'IP di u receptore IP di Microchip's High-Definition Multimedia Interface (HDMI) supporta a ricezione di dati video è di pacchetti audio descritte in a specificazione standard HDMI. HDMI RX IP hè specificamente cuncepitu per i dispositi FPGA PolarFire® FPGA è PolarFire System on Chip (SoC) chì supportanu HDMI 2.0 per risoluzioni finu à 1920 × 1080 à 60 Hz in un modu di pixel è finu à 3840 × 2160 à 60 Hz in modalità quattru pixel. RX IP supporta Hot Plug Detect (HPD) per monitorà l'accensione o spegnimentu di l'alimentazione è scollega o plug eventi per indicà a cumunicazione trà a fonte HDMI è u lavamanu HDMI.
A fonte HDMI usa u canali Display Data (DDC) per leghje i Dati d'Identificazione di Display Extended (EDID) di u lavamanu per scopre a cunfigurazione è / o capacità di u Sink. L'IP HDMI RX hà EDID preprogrammatu, chì una fonte HDMI pò leghje attraversu un canale I2C standard. I trasmettitori di dispositivi PolarFire FPGA è PolarFire SoC FPGA sò usati cù RX IP per deserializà e dati seriali in dati 10-bit. I canali di dati in HDMI sò permessi di avè un skew considerableu trà elli. L'IP HDMI RX elimina u skew trà i canali di dati utilizendu First-In First-Out (FIFO). Questa IP cunverta i dati di Transizione Minimized Differential Signaling (TMDS) ricevuti da a fonte HDMI attraversu transceiver in dati di pixel RGB 24-bit, dati audio 24-bit è signali di cuntrollu. I quattru tokens di cuntrollu standard specificati in u protocolu HDMI sò usati per allineà a fasa di dati durante a deserializazione.
Riassuntu
A tabella seguente furnisce un riassuntu di e caratteristiche IP HDMI RX.
Table 1. Caratteristiche HDMI RX IP
| Versione Core | Questa guida d'utilizatore supporta HDMI RX IP v5.4. |
| Famiglie di Dispositivi Supportati |
|
| U Flussu di Strumenta Supportatu | Richiede Libero® SoC v12.0 o versioni successive. |
| Interfacce supportate | L'interfacce supportate da HDMI RX IP sò:
|
| Licenza | HDMI RX IP hè furnitu cù e duie opzioni di licenza seguenti:
|
Features
HDMI RX IP hà e seguenti caratteristiche:
- Compatibile per HDMI 2.0
- Supporta 8, 10, 12 è 16 Bits Color Depth
- Supporta formati di culore cum'è RGB, YUV 4:2:2 è YUV 4:4:4
- Supporta unu o quattru pixel per input di clock
- Supporta Risoluzioni finu à 1920 ✕ 1080 à 60 Hz in modalità One Pixel è finu à 3840 ✕ 2160 à 60 Hz in modalità Four Pixel.
- Rileva Hot-Plug
- Supporta Schema di Decodificazione - TMDS
- Supporta l'input DVI
- Supporta u Canale di Dati di Display (DDC) è u Canale di Dati di Display Enhanced (E-DDC)
- Supporta l'interfaccia video nativa è AXI4 Stream per u trasferimentu di dati video
- Supporta l'interfaccia audio nativa è AXI4 Stream per u trasferimentu di dati audio
Funzioni senza supportu
Eccu i funziunalità micca supportati di HDMI RX IP:
- U furmatu di culore 4:2:0 ùn hè micca supportatu.
- High Dynamic Range (HDR) è High-bandwidth Digital Content Protection (HDCP) ùn sò micca supportati.
- A Frequenza di Refresh Variable (VRR) è u Modu Auto Low Latency (ALLM) ùn sò micca supportati.
- I paràmetri di timing horizontale chì ùn sò micca divisibili per quattru in u modalità Four Pixel ùn sò micca supportati.
Istruzzioni di stallazione
U core IP deve esse installatu à u Catalogu IP di u software Libero® SoC automaticamente attraversu a funzione di aghjurnamentu di u Catalogu IP in u software Libero SoC, o hè scaricatu manualmente da u catalogu. Una volta chì u core IP hè stallatu in u Catalogu IP di u software Libero SoC, hè cunfiguratu, generatu è instantiatu in Smart Design per l'inclusione in u prughjettu Libero.
Dispositivi surghjenti pruvati (Fate una quistione)
A tavula seguente lista i dispusitivi surghjenti pruvati.
Table 1-1. Dispositivi surghjenti pruvati
| Dispositivi | Modu Pixel | Risoluzioni Testate | Prufundità di culore (Bit) | Modu di culore | Audio |
| Analizzatore HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS è 1080P 60 FPS | 8 | RGB, YUV444 è YUV422 | Iè |
| 1080P 30 FPS | 8, 10, 12 è 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS è 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 è 16 | ||||
| 4K 30 FPS | 8, 10, 12 è 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Iè |
| 4 | 1080P 60 FPS è 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Iè |
| 4 | 4K 30 FPS è 4K 60 FPS | ||||
| Tester HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS è 1080P 60 FPS | 8 | RGB, YUV444 è YUV422 | Iè |
| 1080P 30 FPS | 8, 10, 12 è 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS è 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 è 16 | ||||
| Kit NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 FPS | 8 | RGB | Innò |
| 4 | 4K 60 FPS |
Configurazione IP HDMI RX (Fate una quistione)
Questa sezione furnisce un sopraview di l'interfaccia HDMI RX IP Configurator è i so cumpunenti. U HDMI RX IP Configurator furnisce una interfaccia grafica per cunfigurà u core HDMI RX. Stu configuratore permette à l'utilizatori di selezziunà paràmetri cum'è Number of Pixels, Number of audio channels, Video Interface, Audio Interface, SCRAMBLER, Color Depth, Color Format, Testbench and License. L'interfaccia di Configuratore include menu a tendina è opzioni per persunalizà e paràmetri. E cunfigurazioni chjave sò descritte in a Tabella 4-1. A figura seguente furnisce un dettagliu view di l'interfaccia HDMI RX IP Configurator.
Figura 2-1. Configuratore IP HDMI RX
L'interfaccia include ancu i buttoni OK è Cancella per cunfirmà o scartà e cunfigurazioni.
Implementazione Hardware (Fate una quistione)
I seguenti figuri descrizanu l'interfaccia HDMI RX IP cù transceiver (XCVR).
Figura 3-1. Schema di blocchi HDMI RX
Figura 3-2. Schema di bloccu detallatu di u ricevitore
HDMI RX hè custituitu da trè stages:
- L'aligner di fase allinea i dati paralleli in quantu à i cunfini di u token di cuntrollu utilizendu u slip di bit transceiver.
- U decodificatore TMDS cunverte i dati codificati di 10 bit in dati di pixel di video di 8 bit, dati di pacchetti audio di 4 bit è segnali di cuntrollu di 2 bit.
- I FIFO eliminanu l'inclinazione trà l'orologi di e corsi R, G è B.
Phase Aligner (Fà una quistione)
I dati paralleli 10-bit da u XCVR ùn sò micca sempre allinati cù u rispettu à i limiti di a parolla codificata TMDS. I dati paralleli deve esse pocu spostati è allinati per decodificà i dati. L'aligner di fase allinea i dati paralleli entranti à i limiti di e parolle utilizendu a funzione di scorrimentu di bit in XCVR. XCVR in u modu Per-Monitor DPI Awareness (PMA) permette a funzione bit-slip, induve aghjusta l'allineamentu di a parolla deserializzata 10-bit da 1-bit. Ogni volta, dopu à aghjustà a parolla 10-bit da a pusizione di slip di 1 bit, hè paragunatu cù qualsiasi di i quattru tokens di cuntrollu di u protocolu HDMI per chjude a pusizione durante u periodu di cuntrollu. A parolla di 10 bit hè allinata currettamente è cunsiderata valida per u prossimu stages. Ogni canale di culore hà u so propiu allineatore di fasi, u decodificatore TMDS principia a decodifica solu quandu tutti l'aligners di fasi sò chjusi per correggere i limiti di a parolla.
Decodificatore TMDS (Fate una quistione)
U decodificatore TMDS decodifica i 10-bit deserializzati da u transceiver in 8-bit pixel data durante u periodu di video. HSYNC, VSYNC è PACKET HEADER sò generati durante u periodu di cuntrollu da i dati di u canali blu 10-bit. I dati di u pacchettu audio sò decodificati nantu à u canali R è G ognunu cù quattru bit. U decoder TMDS di ogni canale opera nantu à u so propiu clock. Dunque, pò avè un certu skew trà i canali.
De-Skew Canale à Canale (Fate una Domanda)
Una logica di de-skew basata in FIFO hè aduprata per caccià u skew trà i canali. Ogni canale riceve un signalu validu da l'unità di allineamentu di fase per indicà se i dati di 10 bit entranti da l'aligner di fase sò validi. Se tutti i canali sò validi (avè ottinutu l'allineamentu di fase), u modulu FIFO cumencia à passà e dati à traversu u modulu FIFO utilizendu segnali di attivazione di lettura è scrittura (scrittura è lettura continuamente). Quandu un token di cuntrollu hè rilevatu in qualsiasi di i outputs FIFO, u flussu di lettura hè suspesu, è un signalu detecatu di marcatore hè generatu per indicà l'arrivu di un marcatore particulari in u flussu di video. U flussu di lettura riprende solu quandu stu marcatore hè ghjuntu in tutti i trè canali. In u risultatu, u skew pertinente hè eliminatu. I FIFO dual-clock sincronizzanu tutti i trè flussi di dati à u clock di u canale blu per caccià u skew pertinente. A figura seguente descrive a tecnica di de-skew di canali à canali.
Figura 3-3. Canale à Canale De-Skew
DDC (Fate una quistione)
U DDC hè un canale di cumunicazione basatu annantu à a specificazione di u bus I2C. A fonte usa cumandamenti I2C per leghje infurmazioni da l'E-EDID di un lavabo cù un indirizzu slave. L'IP HDMI RX usa EDID predefinitu cù risoluzione multipla supporta risoluzioni finu à 1920 ✕ 1080 à 60 Hz in modalità One Pixel è finu à 3840 ✕ 2160 à 60 Hz in modalità Four Pixel.
L'EDID rapprisenta u nome di visualizazione cum'è display Microchip HDMI.
Parametri HDMI RX è Segnali di l'interfaccia (Fate una quistione)
Questa sezione discute i paràmetri in u configuratore HDMI RX GUI è i segnali I/O.
Parametri di cunfigurazione (Fate una quistione)
A tavula seguente lista i paràmetri di cunfigurazione in l'IP HDMI RX.
Table 4-1. Parametri di cunfigurazione
| Nome di u paràmetru | Descrizzione |
| Formatu di culore | Definisce u spaziu di culore. Supporta i seguenti formati di culore:
|
| Prufundità di culore | Specifica u numeru di bit per cumpunente di culore. Supporta 8, 10, 12 è 16 bit per cumpunente. |
| Numero di Pixelli | Indica u numeru di pixel per input di clock:
|
| SCRAMBLER | Supportu per a risoluzione 4K à 60 frames per seconda:
|
| Numaru di canali audio | Supporta un numeru di canali audio:
|
| Interfaccia Video | Stream nativu è AXI |
| Interfaccia audio | Stream nativu è AXI |
| Bancu di prova | Permette a selezzione di un ambiente di bancu di prova. Supporta e seguenti opzioni di bancu di prova:
|
| Licenza | Specifica u tipu di licenza. Fornisce e seguenti duie opzioni di licenza:
|
Ports (Fate una quistione)
A tavula seguente lista i porti di input è output di l'IP HDMI RX per l'interfaccia nativa quandu u Formatu di Colore hè RGB.
Table 4-2. Input è Output per l'interfaccia nativa
| Signal Name | Direzzione | Larghezza (bits) | Descrizzione |
| RESET_N_I | Input | 1 | Segnale di reset asincronu attivu-bassu |
| R_RX_CLK_I | Input | 1 | Clock parallelu per u canali "R" da XCVR |
| G_RX_CLK_I | Input | 1 | Clock parallelu per u canali "G" da XCVR |
| B_RX_CLK_I | Input | 1 | Clock parallelu per u canali "B" da XCVR |
| EDID_RESET_N_I | Input | 1 | Segnale di reset di edid asincronu attivu-bassu |
| R_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli di u canali "R". |
| G_RX_VALID_I | Input | 1 | Segnale validu da XCVR per dati paralleli di u canali "G". |
| B_RX_VALID_I | Input | 1 | Segnale validu da XCVR per dati paralleli di u canali "B". |
| Signal Name | Direzzione | Larghezza (bits) | Descrizzione |
| DATA_R_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli di u canali "R" da XCVR |
| DATA_G_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli di u canali "G" da XCVR |
| DATA_B_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli di u canali "B" da XCVR |
| SCL_I | Input | 1 | Ingressu di clock seriale I2C per DDC |
| HPD_I | Input | 1 | Hot plug rileva u signale di input. A fonte hè cunnessa à u sink HPD signale deve esse altu. |
| SDA_I | Input | 1 | Input di dati seriali I2C per DDC |
| EDID_CLK_I | Input | 1 | Clock di u sistema per u modulu I2C |
| BIT_SLIP_R_O | Output | 1 | Segnale di scorrimentu di bit à u canale "R" di u transceiver |
| BIT_SLIP_G_O | Output | 1 | Segnale di scorrimentu di bit à u canale "G" di u transceiver |
| BIT_SLIP_B_O | Output | 1 | Segnale di scorrimentu di bit à u canale "B" di u transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Dati Video output validu |
| AUDIO_DATA_VALID_O | Output | 1 | Dati audio output validu |
| H_SYNC_O | Output | 1 | Impulsu di sincronia horizontale |
| V_SYNC_O | Output | 1 | Impulsu di sincronia verticale attiva |
| R_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Dati "R" decodificati |
| G_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded "G" dati |
| B_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded dati "B". |
| SDA_O | Output | 1 | Uscita di dati seriali I2C per DDC |
| HPD_O | Output | 1 | Hot plug rileva u signale di output |
| ACR_CTS_O | Output | 20 | Ciclu di rigenerazione di u clock audio Timestamp valore |
| ACR_N_O | Output | 20 | Parametru di u valore di rigenerazione di l'orologio audio (N). |
| ACR_VALID_O | Output | 1 | Segnale validu di rigenerazione di u clock audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Canale 1 audio sampi dati |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Canale 2 audio sampi dati |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Canale 3 audio sampi dati |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Canale 4 audio sampi dati |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Canale 5 audio sampi dati |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Canale 6 audio sampi dati |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Canale 7 audio sampi dati |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Canale 8 audio sampi dati |
| HDMI_DVI_MODE_O | Output | 1 | Eccu i dui modi:
|
A tabella seguente descrive i porti di input è output di HDMI RX IP per AXI4 Stream Video Interface.
Table 4-3. Porti di Input è Output per AXI4 Stream Video Interface
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| TDATA_O | Output | NUMRU DI PIXELS ✕ Profundità di culore ✕ 3 bits | Dati video di output [R, G, B] |
| TVALID_O | Output | 1 | Video di output validu |
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| TLAST_O | Output | 1 | Segnale di fine di u quadru di output |
| TUSER_O | Output | 3 |
|
| TSRB_O | Output | 3 | Output video data strobe |
| TKEEP_O | Output | 3 | Mantene i dati video di output |
A tabella seguente descrive i porti di input è output di HDMI RX IP per AXI4 Stream Audio Interface.
Table 4-4. Porti di entrata è di uscita per l'interfaccia audio AXI4 Stream
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| AUDIO_TDATA_O | Output | 24 | Output dati audio |
| AUDIO_TID_O | Output | 3 | Canale audio di output |
| AUDIO_TVALID_O | Output | 1 | Sorte un signalu audio validu |
A tavula seguente lista i porti di input è output di l'IP HDMI RX per l'interfaccia nativa quandu u Formatu di Color hè YUV444.
Table 4-5. Input è Output per l'interfaccia nativa
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| RESET_N_I | Input | 1 | Segnale di reset asincronu attivu-bassu |
| LANE3_RX_CLK_I | Input | 1 | Clock parallelu per u canali Lane 3 da XCVR |
| LANE2_RX_CLK_I | Input | 1 | Clock parallelu per u canali Lane 2 da XCVR |
| LANE1_RX_CLK_I | Input | 1 | Clock parallelu per u canali Lane 1 da XCVR |
| EDID_RESET_N_I | Input | 1 | Segnale di reset di edid asincronu attivu-bassu |
| LANE3_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli Lane 3 |
| LANE2_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli Lane 2 |
| LANE1_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli Lane 1 |
| DATA_LANE3_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli Lane 3 da XCVR |
| DATA_LANE2_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli Lane 2 da XCVR |
| DATA_LANE1_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli Lane 1 da XCVR |
| SCL_I | Input | 1 | Ingressu di clock seriale I2C per DDC |
| HPD_I | Input | 1 | Hot plug rileva u signale di input. A fonte hè cunnessa à u sink HPD signale deve esse altu. |
| SDA_I | Input | 1 | Input di dati seriali I2C per DDC |
| EDID_CLK_I | Input | 1 | Clock di u sistema per u modulu I2C |
| BIT_SLIP_LANE3_O | Output | 1 | Segnale di scorrimentu di bit à a corsia 3 di u transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Segnale di scorrimentu di bit à a corsia 2 di u transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Segnale di scorrimentu di bit à a corsia 1 di u transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Dati Video output validu |
| AUDIO_DATA_VALID_O | Output | 1 | Dati audio output validu |
| H_SYNC_O | Output | 1 | Impulsu di sincronia horizontale |
| V_SYNC_O | Output | 1 | Impulsu di sincronia verticale attiva |
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| Y_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Dati "Y" decodificati |
| Cb_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded dati "Cb". |
| Cr_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded dati "Cr". |
| SDA_O | Output | 1 | Uscita di dati seriali I2C per DDC |
| HPD_O | Output | 1 | Hot plug rileva u signale di output |
| ACR_CTS_O | Output | 20 | Tempu di u Ciclu di Rigenerazione di l'Orologio Audioamp valore |
| ACR_N_O | Output | 20 | Parametru di u valore di rigenerazione di l'orologio audio (N). |
| ACR_VALID_O | Output | 1 | Segnale validu di rigenerazione di u clock audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Canale 1 audio sampi dati |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Canale 2 audio sampi dati |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Canale 3 audio sampi dati |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Canale 4 audio sampi dati |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Canale 5 audio sampi dati |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Canale 6 audio sampi dati |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Canale 7 audio sampi dati |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Canale 8 audio sampi dati |
A tavula seguente lista i porti di input è output di l'IP HDMI RX per l'interfaccia nativa quandu u Formatu di Color hè YUV422.
Table 4-6. Input è Output per l'interfaccia nativa
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| RESET_N_I | Input | 1 | Segnale di reset asincronu attivu-bassu |
| LANE3_RX_CLK_I | Input | 1 | Clock parallelu per u canali Lane 3 da XCVR |
| LANE2_RX_CLK_I | Input | 1 | Clock parallelu per u canali Lane 2 da XCVR |
| LANE1_RX_CLK_I | Input | 1 | Clock parallelu per u canali Lane 1 da XCVR |
| EDID_RESET_N_I | Input | 1 | Segnale di reset di edid asincronu attivu-bassu |
| LANE3_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli Lane 3 |
| LANE2_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli Lane 2 |
| LANE1_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli Lane 1 |
| DATA_LANE3_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli Lane 3 da XCVR |
| DATA_LANE2_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli Lane 2 da XCVR |
| DATA_LANE1_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli Lane 1 da XCVR |
| SCL_I | Input | 1 | Ingressu di clock seriale I2C per DDC |
| HPD_I | Input | 1 | Hot plug rileva u signale di input. A fonte hè cunnessa à u sink HPD signale deve esse altu. |
| SDA_I | Input | 1 | Input di dati seriali I2C per DDC |
| EDID_CLK_I | Input | 1 | Clock di u sistema per u modulu I2C |
| BIT_SLIP_LANE3_O | Output | 1 | Segnale di scorrimentu di bit à a corsia 3 di u transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Segnale di scorrimentu di bit à a corsia 2 di u transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Segnale di scorrimentu di bit à a corsia 1 di u transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Dati Video output validu |
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| AUDIO_DATA_VALID_O | Output | 1 | Dati audio output validu |
| H_SYNC_O | Output | 1 | Impulsu di sincronia horizontale |
| V_SYNC_O | Output | 1 | Impulsu di sincronia verticale attiva |
| Y_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Dati "Y" decodificati |
| C_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded "C" dati |
| SDA_O | Output | 1 | Uscita di dati seriali I2C per DDC |
| HPD_O | Output | 1 | Hot plug rileva u signale di output |
| ACR_CTS_O | Output | 20 | Tempu di u Ciclu di Rigenerazione di l'Orologio Audioamp valore |
| ACR_N_O | Output | 20 | Parametru di u valore di rigenerazione di l'orologio audio (N). |
| ACR_VALID_O | Output | 1 | Segnale validu di rigenerazione di u clock audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Canale 1 audio sampi dati |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Canale 2 audio sampi dati |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Canale 3 audio sampi dati |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Canale 4 audio sampi dati |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Canale 5 audio sampi dati |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Canale 6 audio sampi dati |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Canale 7 audio sampi dati |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Canale 8 audio sampi dati |
A tavula seguente lista i porti di input è output di l'IP HDMI RX per l'interfaccia nativa quandu SCRAMBLER hè attivatu.
Table 4-7. Input è Output per l'interfaccia nativa
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| RESET_N_I | Input | 1 | Segnale di reset asincronu attivu-bassu |
| R_RX_CLK_I | Input | 1 | Clock parallelu per u canali "R" da XCVR |
| G_RX_CLK_I | Input | 1 | Clock parallelu per u canali "G" da XCVR |
| B_RX_CLK_I | Input | 1 | Clock parallelu per u canali "B" da XCVR |
| EDID_RESET_N_I | Input | 1 | Segnale di reset di edid asincronu attivu-bassu |
| HDMI_CABLE_CLK_I | Input | 1 | Cable clock da a surgente HDMI |
| R_RX_VALID_I | Input | 1 | Segnale validu da XCVR per i dati paralleli di u canali "R". |
| G_RX_VALID_I | Input | 1 | Segnale validu da XCVR per dati paralleli di u canali "G". |
| B_RX_VALID_I | Input | 1 | Segnale validu da XCVR per dati paralleli di u canali "B". |
| DATA_R_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli di u canali "R" da XCVR |
| DATA_G_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli di u canali "G" da XCVR |
| DATA_B_I | Input | NUMERO DI PIXELS ✕ 10 bits | Ricevutu dati paralleli di u canali "B" da XCVR |
| SCL_I | Input | 1 | Ingressu di clock seriale I2C per DDC |
| HPD_I | Input | 1 | Hot plug rileva u signale di input. A fonte hè cunnessa à u lavamanu, è u signale HPD deve esse altu. |
| SDA_I | Input | 1 | Input di dati seriali I2C per DDC |
| EDID_CLK_I | Input | 1 | Clock di u sistema per u modulu I2C |
| BIT_SLIP_R_O | Output | 1 | Segnale di scorrimentu di bit à u canale "R" di u transceiver |
| BIT_SLIP_G_O | Output | 1 | Segnale di scorrimentu di bit à u canale "G" di u transceiver |
| Nome di u portu | Direzzione | Larghezza (bits) | Descrizzione |
| BIT_SLIP_B_O | Output | 1 | Segnale di scorrimentu di bit à u canale "B" di u transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Dati Video output validu |
| AUDIO_DATA_VALID_O | Risultatu1 | 1 | Dati audio output validu |
| H_SYNC_O | Output | 1 | Impulsu di sincronia horizontale |
| V_SYNC_O | Output | 1 | Impulsu di sincronia verticale attiva |
| DATA_ RATE_O | Output | 16 | Tariffa di dati Rx. Eccu i valori di a tarifa di dati:
|
| R_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Dati "R" decodificati |
| G_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded "G" dati |
| B_O | Output | NUMERO DI PIXELS ✕ Bit di prufundità di culore | Decoded dati "B". |
| SDA_O | Output | 1 | Uscita di dati seriali I2C per DDC |
| HPD_O | Output | 1 | Hot plug rileva u signale di output |
| ACR_CTS_O | Output | 20 | Tempu di u Ciclu di Rigenerazione di l'Orologio Audioamp valore |
| ACR_N_O | Output | 20 | Parametru di u valore di rigenerazione di l'orologio audio (N). |
| ACR_VALID_O | Output | 1 | Segnale validu di rigenerazione di u clock audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Canale 1 audio sampi dati |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Canale 2 audio sampi dati |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Canale 3 audio sampi dati |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Canale 4 audio sampi dati |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Canale 5 audio sampi dati |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Canale 6 audio sampi dati |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Canale 7 audio sampi dati |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Canale 8 audio sampi dati |
Testbench Simulation (Fate una quistione)
Testbench hè furnitu per verificà a funziunalità di u core HDMI RX. Testbench funziona solu in l'interfaccia nativa quandu u numeru di pixel hè unu.
Per simulà u core cù u testbench, fate i seguenti passi:
- In a finestra di Flussu di Design, espansione Crea Design.
- Fate un clic right Create SmartDesign Testbench, è dopu cliccate Run, cum'è mostra in a figura seguente.
Figura 5-1. Creazione di SmartDesign Testbench
- Inserite un nome per u testbench SmartDesign, è dopu cliccate OK.
Figura 5-2. Nominazione di SmartDesign Testbench
SmartDesign testbench hè creatu, è una tela appare à a diritta di u pannellu di Flussu di Design. - Navigate à Libero® SoC Catalog, selezziunate View > Windows > Catalogu IP, è poi espansione Soluzioni-Video. Doppiu cliccà HDMI RX IP (v5.4.0) è dopu cliccate OK.
- Selezziunate tutti i porti, cliccate right-click è selezziunate Promote to Top Level.
- In a barra di strumenti SmartDesign, cliccate Generate Component.
- In a tabulazione Stimulus Hierarchy, cliccate right-click HDMI_RX_TB testbench file, è dopu cliccate Simulate Pre-Synth Design > Open Interactively.
U strumentu ModelSim® si apre cù u bancu di teste, cum'è mostra in a figura seguente.
Figura 5-3. Strumentu ModelSim cù HDMI RX Testbench File
Impurtante: If a simulazione hè interrotta per via di u limitu di tempu di esecuzione specificata in DO file, Aduprate u cumandimu run -all per compie a simulazione.
Licenza (Fate una quistione)
HDMI RX IP hè furnitu cù e duie opzioni di licenza seguenti:
- Cifratu: U codice RTL criptatu cumpletu hè furnitu per u core. Hè dispunibule gratuitamente cù qualsiasi licenza Libero, chì permette à u core per esse instantiatu cù SmartDesign. Pudete realizà Simulazione, Sintesi, Layout, è programà u siliciu FPGA utilizendu a suite di design Libero.
- RTL: U codice fonte RTL cumpletu hè licenze chjusu, chì deve esse acquistatu separatamente.
Risultati di simulazione (Fate una quistione)
U seguente diagramma di tempu per HDMI RX IP mostra dati video è periodi di dati di cuntrollu.
Figura 6-1. Dati Video
U schema seguente mostra l'output hsync è vsync per l'input di dati di cuntrollu currispundenti.
Figura 6-2. Sincronizazione Orizzontale è Segnali di Sincronizazione Verticale
U schema seguente mostra a parte EDID.
Figura 6-3. Segnali EDID
Utilizazione di risorsa (Fate una quistione)
HDMI RX IP hè implementatu in PolarFire® FPGA (MPF300T - 1FCG1152I Package). A tavula seguente lista i risorse utilizati quandu Number of Pixels = 1 pixel.
Table 7-1. Utilizazione di risorse per u Modu Pixel 1
| Formatu di culore | Prufundità di culore | SCRAMBLER | Tissu 4LUT | Tissu DFF | Interfaccia 4LUT | Interfaccia DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Disattivà | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Disattivà | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Disattivà | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Disattivà | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Disattivà | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Disattivà | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Disattivà | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Disattivà | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Disattivà | 1585 | 1327 | 492 | 492 | 14 | 9 |
A tavula seguente lista i risorse utilizati quandu Number of Pixels = 4 pixel.
Table 7-2. Utilizazione di risorse per u Modu Pixel 4
| Formatu di culore | Prufundità di culore | SCRAMBLER | Tissu 4LUT | Tissu DFF | Interfaccia 4LUT | Interfaccia DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Disattivà | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Disattivà | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Disattivà | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Attivà | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Attivà | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Attivà | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Disattivà | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Disattivà | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Disattivà | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Disattivà | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
A tavula seguente lista i risorse utilizati quandu Number of Pixels = 4 pixel è SCRAMBLER hè attivatu.
Table 7-3. L'utilizazione di risorse per u Modu 4 Pixel è SCRAMBLER hè Abilitatu
| Formatu di culore | Prufundità di culore | SCRAMBLER | Tissu 4LUT | Tissu DFF | Interfaccia 4LUT | Interfaccia DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Attivà | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Attivà | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Attivà | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integrazione di u Sistema (Fate una quistione)
Questa sezione mostra cumu integrà l'IP in u disignu Libero.
La tabella seguente elenca le configurazioni di PF XCVR, PF TX PLL e PF CCC richieste per diverse risoluzioni e larghezze di bit.
Table 8-1. Configurazioni PF XCVR, PF TX PLL è PF CCC
| Risoluzione | Larghezza di bit | Configurazione PF XCVR | CDR REF CLOCK PADS | PF CCC Configuration | |||
| Tariffa di dati RX | RX CDR Ref Clock Frequency | Larghezza di tissu RX PCS | Frequenza di input | Frequenza di output | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampu Design 1: Quandu cunfiguratu in u Color Depth = 8-bit è Number of Pixels = 1 Pixel mode, hè mostratu in a figura seguente.
Figura 8-1. HDMI RX Sampu Design 1
Per esample, in cunfigurazioni 8-bit, i seguenti cumpunenti sò a parte di u disignu:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per u modalità full duplex TX è RX. Velocità di dati RX di 1485 Mbps in modu PMA, cù a larghezza di dati cunfigurata cum'è 10 bit per u modu 1 PXL è 148.5 MHz CDR clock di riferimentu. Tasso di dati TX di 1485 Mbps in modalità PMA, cù a larghezza di dati cunfigurata cum'è 10 bit cù u fattore di divisione di clock 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK è LANE3_CDR_REF_CLK sò guidati da u PF_XCVR_REF_CLK cù AE27, AE28 Pad pins.
- EDID CLK_I pin deve esse guidatu cù 150 MHz clock cù CCC.
- R_RX_CLK_I, G_RX_CLK_I è B_RX_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R è LANE1_TX_CLK_R, rispettivamente.
- R_RX_VALID_I, G_RX_VALID_I è B_RX_VALID_I sò guidati da LANE3_RX_VAL, LANE2_RX_VAL è LANE1_RX_VAL, rispettivamente.
- DATA_R_I, DATA_G_I è DATA_B_I sò guidati da LANE3_RX_DATA, LANE2_RX_DATA è LANE1_RX_DATA, rispettivamente.
HDMI RX Sampu Design 2: Quandu cunfiguratu in u Color Depth = 8-bit è Number of Pixels = 4 Pixel mode, hè mostratu in a figura seguente.
Figura 8-2. HDMI RX Sampu Design 2
Per esample, in cunfigurazioni 8-bit, i seguenti cumpunenti sò a parte di u disignu:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per u modalità full duplex TX è RX. Velocità di dati RX di 1485 Mbps in modu PMA, cù a larghezza di dati cunfigurata cum'è 40 bit per u modu 4 PXL è 148.5 MHz CDR clock di riferimentu. Tasso di dati TX di 1485 Mbps in modalità PMA, cù a larghezza di dati cunfigurata cum'è 40 bit cù u fattore di divisione di clock 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK è LANE3_CDR_REF_CLK sò guidati da u PF_XCVR_REF_CLK cù AE27, AE28 Pad pins.
- EDID CLK_I pin deve esse guidatu cù 150 MHz clock cù CCC.
- R_RX_CLK_I, G_RX_CLK_I è B_RX_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R è LANE1_TX_CLK_R, rispettivamente.
- R_RX_VALID_I, G_RX_VALID_I è B_RX_VALID_I sò guidati da LANE3_RX_VAL, LANE2_RX_VAL è LANE1_RX_VAL, rispettivamente.
- DATA_R_I, DATA_G_I è DATA_B_I sò guidati da LANE3_RX_DATA, LANE2_RX_DATA è LANE1_RX_DATA, rispettivamente.
HDMI RX Sampu Design 3: Quandu cunfiguratu in Color Depth = 8-bit è Number of Pixels = 4 Pixel mode è SCRAMBLER = Enabled, hè mostratu in a figura seguente.
Figura 8-3. HDMI RX Sampu Design 3
Per esample, in cunfigurazioni 8-bit, i seguenti cumpunenti sò a parte di u disignu:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per u modu TX è RX Indipendente. Velocità di dati RX di 5940 Mbps in modalità PMA, cù a larghezza di dati cunfigurata cum'è 40 bit per u modu 4 PXL è 148.5 MHz CDR clock di riferimentu. Tasso di dati TX di 5940 Mbps in modalità PMA, cù a larghezza di dati cunfigurata cum'è 40 bit cù u fattore di divisione di clock 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK è LANE3_CDR_REF_CLK sò guidati da u PF_XCVR_REF_CLK cù AF29, AF30 Pad pins.
- EDID CLK_I pin deve guidà cù 150 MHz clock cù CCC.
- R_RX_CLK_I, G_RX_CLK_I è B_RX_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R è LANE1_TX_CLK_R, rispettivamente.
- R_RX_VALID_I, G_RX_VALID_I è B_RX_VALID_I sò guidati da LANE3_RX_VAL, LANE2_RX_VAL è LANE1_RX_VAL, rispettivamente.
- DATA_R_I, DATA_G_I è DATA_B_I sò guidati da LANE3_RX_DATA, LANE2_RX_DATA è LANE1_RX_DATA, rispettivamente.
HDMI RX Sampu Design 4: Quandu cunfiguratu in Color Depth = 12-bit è Number of Pixels = 4 Pixel mode è SCRAMBLER = Enabled, hè mostratu in a figura seguente.
Figura 8-4. HDMI RX Sampu Design 4
Per esample, in cunfigurazioni 12-bit, i seguenti cumpunenti sò a parte di u disignu:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per u modu RX Only. Velocità di dati RX di 4455 Mbps in modalità PMA, cù a larghezza di dati cunfigurata cum'è 40 bit per u modu 4 PXL è 148.5 MHz CDR clock di riferimentu.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK è LANE3_CDR_REF_CLK sò guidati da u PF_XCVR_REF_CLK cù AF29, AF30 Pad pins.
- EDID CLK_I pin deve guidà cù 150 MHz clock cù CCC.
- R_RX_CLK_I, G_RX_CLK_I è B_RX_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R è LANE1_TX_CLK_R, rispettivamente.
- R_RX_VALID_I, G_RX_VALID_I è B_RX_VALID_I sò guidati da LANE3_RX_VAL, LANE2_RX_VAL è LANE1_RX_VAL, rispettivamente.
- DATA_R_I, DATA_G_I è DATA_B_I sò guidati da LANE3_RX_DATA, LANE2_RX_DATA è LANE1_RX_DATA, rispettivamente.
- U modulu PF_CCC_C0 genera un clock chjamatu OUT0_FABCLK_0 cù una frequenza di 74.25 MHz, derivata da un clock di input di 111.375 MHz, chì hè guidatu da LANE1_RX_CLK_R.
HDMI RX Sampu Design 5: Quandu cunfiguratu in Color Depth = 8-bit, Number of Pixels = 4 Pixel mode è SCRAMBLER = Enabled hè mostratu in a figura seguente. Stu disignu hè una velocità di dati dinamica cù DRI.
Figura 8-5. HDMI RX Sampu Design 5
Per esample, in cunfigurazioni 8-bit, i seguenti cumpunenti sò a parte di u disignu:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) hè cunfiguratu per u modu RX Only cù l'interfaccia di ricunfigurazione dinamica attivata. Velocità di dati RX di 5940 Mbps in modalità PMA, cù a larghezza di dati cunfigurata cum'è 40 bit per u modu 4 PXL è 148.5 MHz CDR clock di riferimentu.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK è LANE3_CDR_REF_CLK sò guidati da u PF_XCVR_REF_CLK cù AF29, AF30 Pad pins.
- EDID CLK_I pin deve guidà cù 150 MHz clock cù CCC.
- R_RX_CLK_I, G_RX_CLK_I è B_RX_CLK_I sò guidati da LANE3_TX_CLK_R, LANE2_TX_CLK_R è LANE1_TX_CLK_R, rispettivamente.
- R_RX_VALID_I, G_RX_VALID_I è B_RX_VALID_I sò guidati da LANE3_RX_VAL, LANE2_RX_VAL è LANE1_RX_VAL, rispettivamente.
- DATA_R_I, DATA_G_I è DATA_B_I sò guidati da LANE3_RX_DATA, LANE2_RX_DATA è LANE1_RX_DATA, rispettivamente.
Storia di rivisione (Fate una quistione)
A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.
Table 9-1. Storia di rivisione
| Revisione | Data | Descrizzione |
| D | 02/2025 | Eccu a lista di i cambiamenti fatti in a rivisione C di u documentu:
|
| C | 02/2023 | Eccu a lista di i cambiamenti fatti in a rivisione C di u documentu:
|
| B | 09/2022 | Eccu a lista di i cambiamenti fatti in a rivisione B di u documentu:
|
| A | 04/2022 | Eccu a lista di i cambiamenti in a rivisione A di u documentu:
|
| 2.0 | — | Eccu un riassuntu di i cambiamenti fatti in sta rivisione.
|
| 1.0 | 08/2021 | Revisione iniziale. |
Supportu Microchip FPGA
U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu. I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu. Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adatta è carica u disignu files mentre crea un casu di supportu tecnicu. Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.
- Da l'America di u Nordu, chjamate 800.262.1060
- Da u restu di u mondu, chjamate 650.318.4460
- Fax, da ogni locu in u mondu, 650.318.8044
Infurmazioni Microchip
Marchi
U nome è u logu "Microchip", u logu "M", è altri nomi, loghi è marche sò marchi registrati è micca registrati di Microchip Technology Incorporated o i so affiliati è / o filiali in i Stati Uniti è / o in altri paesi ("Microchip Marchi"). L'infurmazioni nantu à i Marchi Microchip ponu esse truvati à https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Avvisu Legale
Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/client-support-services.
QUESTA INFORMAZIONE hè furnita da u microchip "AS IS". MICROCHIP NON FACCIA RIPRESENTAZIONI O GARANTIE DI ALCUNA TIPI, SIA ESPRESSA O IMPLICITA, SCRITTA O ORALE, STATUTARIA O ALTRE, RELATIVA A L'INFORMAZIONI INCLUSI, MA NON LIMITATE A ALCUNA GARANZIA IMPLICITA DI NON VIOLAZIONE, POSSIBILITÀ E PARTECIPABILITÀ PER A COMMERCIALE, A PUBLICIDAD, A PUBLICIDAD. GARANTIE RELATATI À A SO CONDIZIONE, QUALITÀ, O PRESTAZIONI.
IN NESSUN CASU MICROCHIP SERA RESPONSABILE PER QUALSIASI PERDITA INDIRETTA, SPECIALE, PUNITIVE, INCIDENTALE, O CONSEGUENTE, DANNI, COSTO, O SPESE DI QUALUNQUE TIPI RELATATI À L'INFORMAZIONI O U U U U U SO, IN QUANTO CAUSATE, ANCHE QUANTO ESE ADVERTIMENTO. PUSSIBILITÀ OR I DANNI SONT PREVISIBILI. À LA MESSA ALTERNATA PERMISSATA DA LEGGE, A RESPONSABILITÀ TOTALE DI MICROCHIP PER TUTTE LE RECLAMAZIONI IN QUALSIA MANIERA RELATATA À L'INFORMAZIONI O U U SO USU NON SUPERARÀ L'IMPORTU DI TARIFFE, SE CUALQUIE, CHE AVRAI PAGATA DIRETTAMENTE À MICROCHIP PER L'INFORMAZIONI.
L'usu di i dispositi Microchip in l'applicazioni di supportu di vita è / o di sicurezza hè interamente à u risicu di u cumpratore, è u cumpratore accetta di difende, indemnizà è mantene innocu Microchip da qualsiasi danni, rivendicazioni, vestiti, o spese risultanti da tali usu. Nisuna licenza hè trasmessa, implicitamente o altrimenti, sottu à alcunu diritti di pruprietà intellettuale di Microchip, salvu s'ellu ùn hè micca dichjaratu altrimenti.
Funzione di prutezzione di codice di i dispositi Microchip
Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:
- I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
- Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.
- Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di i prudutti Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.
- Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.
© 2025 Microchip Technology Inc. è e so filiali
FAQ
- Q: Cumu aghjurnà u core HDMI RX IP?
A: U core IP pò esse aghjurnatu attraversu u software Libero SoC o scaricatu manualmente da u catalogu. Una volta installatu in u Catalogu IP di u software Libero SoC, pò esse cunfiguratu, generatu è instantiatu in SmartDesign per l'inclusione in u prugettu.
Documenti / Risorse
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface Receiver HDMI [pdfGuida di l'utente PolarFire FPGA, PolarFire FPGA Interfaccia Multimediale d'Alta Definizione Ricevitore HDMI, Interfaccia Multimediale d'Alta Definizione Ricevitore HDMI, Interfaccia Multimediale Ricevitore HDMI, Interfaccia Ricevitore HDMI, Ricevitore HDMI |
