Récepteur HDMI d'interface multimédia haute définition FPGA MICROCHIP PolarFire
Présentation (Poser une question)
Le récepteur IP HDMI (High-Definition Multimedia Interface) de Microchip prend en charge la réception de données vidéo et de paquets audio, conformément à la norme HDMI. L'IP HDMI RX est spécialement conçue pour les FPGA PolarFire® et les FPGA PolarFire System on Chip (SoC) prenant en charge la norme HDMI 2.0 pour des résolutions allant jusqu'à 1920 × 1080 à 60 Hz en mode un pixel et jusqu'à 3840 × 2160 à 60 Hz en mode quatre pixels. L'IP RX prend en charge la détection de branchement à chaud (HPD) pour surveiller la mise sous tension, la mise hors tension et le branchement/débranchement afin d'indiquer la communication entre la source HDMI et le récepteur HDMI.
La source HDMI utilise le canal de données d'affichage (DDC) pour lire les données d'identification d'affichage étendues (EDID) du récepteur afin d'en connaître la configuration et/ou les capacités. L'IP RX HDMI possède un EDID préprogrammé, lisible par une source HDMI via un canal I2C standard. Les émetteurs-récepteurs FPGA PolarFire et FPGA SoC PolarFire sont utilisés avec l'IP RX pour désérialiser les données série en données 10 bits. Les canaux de données HDMI peuvent présenter une distorsion importante. L'IP RX HDMI supprime cette distorsion grâce à la méthode FIFO (First-In First-Out). Cette IP convertit les données TMDS (Transition Minimized Differential Signaling) reçues de la source HDMI via l'émetteur-récepteur en données de pixels RVB 24 bits, en données audio 24 bits et en signaux de contrôle. Les quatre jetons de contrôle standard spécifiés dans le protocole HDMI sont utilisés pour aligner les données en phase lors de la désérialisation.
Résumé
Le tableau suivant fournit un résumé des caractéristiques IP HDMI RX.
Tableau 1. Caractéristiques IP HDMI RX
| Version de base | Ce guide d'utilisation prend en charge HDMI RX IP v5.4. |
| Familles d'appareils pris en charge |
|
| Flux d'outils pris en charge | Nécessite Libero® SoC v12.0 ou versions ultérieures. |
| Interfaces prises en charge | Les interfaces prises en charge par l'IP HDMI RX sont :
|
| Licences | HDMI RX IP est fourni avec les deux options de licence suivantes :
|
Caractéristiques
HDMI RX IP présente les caractéristiques suivantes :
- Compatible avec HDMI 2.0
- Prend en charge une profondeur de couleur de 8, 10, 12 et 16 bits
- Prend en charge les formats de couleur tels que RVB, YUV 4:2:2 et YUV 4:4:4
- Prend en charge un ou quatre pixels par entrée d'horloge
- Prend en charge des résolutions jusqu'à 1920 ✕ 1080 à 60 Hz en mode Un Pixel et jusqu'à 3840 ✕ 2160 à 60 Hz en mode Quatre Pixels.
- Détecte le branchement à chaud
- Prise en charge du schéma de décodage TMDS
- Prend en charge l'entrée DVI
- Prend en charge le canal de données d'affichage (DDC) et le canal de données d'affichage amélioré (E-DDC)
- Prend en charge l'interface vidéo native et AXI4 Stream pour le transfert de données vidéo
- Prend en charge l'interface audio native et AXI4 Stream pour le transfert de données audio
Fonctionnalités non prises en charge
Voici les fonctionnalités non prises en charge de HDMI RX IP :
- Le format de couleur 4:2:0 n'est pas pris en charge.
- Les formats High Dynamic Range (HDR) et High-bandwidth Digital Content Protection (HDCP) ne sont pas pris en charge.
- Le taux de rafraîchissement variable (VRR) et le mode de faible latence automatique (ALLM) ne sont pas pris en charge.
- Les paramètres de synchronisation horizontale qui ne sont pas divisibles par quatre en mode Quatre pixels ne sont pas pris en charge.
Instructions d'installation
Le cœur IP doit être installé automatiquement dans le catalogue IP du logiciel Libero® SoC via la fonction de mise à jour du catalogue IP du logiciel Libero SoC, ou téléchargé manuellement depuis le catalogue. Une fois le cœur IP installé dans le catalogue IP du logiciel Libero SoC, il est configuré, généré et instancié dans Smart Design pour être intégré au projet Libero.
Appareils sources testés (Poser une question)
Le tableau suivant répertorie les périphériques sources testés.
Tableau 1-1. Sources testées
| Appareils | Mode Pixel | Résolutions testées | Profondeur de couleur (bits) | Mode couleur | Audio |
| Analyseur HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS et 1080P 60 FPS | 8 | RVB, YUV444 et YUV422 | Oui |
| 1080P 30 FPS | 8, 10, 12 et 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS et 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 et 16 | ||||
| 4K 30 FPS | 8, 10, 12 et 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RVB | Oui |
| 4 | 1080P 60 FPS et 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RVB | Oui |
| 4 | 4K 30 FPS et 4K 60 FPS | ||||
| Testeur HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS et 1080P 60 FPS | 8 | RVB, YUV444 et YUV422 | Oui |
| 1080P 30 FPS | 8, 10, 12 et 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS et 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 et 16 | ||||
| Kit NVIDIA® Jetson AGX Orin 32 Go H01 | 1 | 1080P 30 FPS | 8 | RVB | Non |
| 4 | 4K 60 FPS |
Configuration IP HDMI RX (Poser une question)
Cette section fournit un aperçuview L'interface du configurateur IP HDMI RX et ses composants. Ce configurateur fournit une interface graphique pour configurer le cœur HDMI RX. Ce configurateur permet de sélectionner des paramètres tels que le nombre de pixels, le nombre de canaux audio, l'interface vidéo, l'interface audio, le brouilleur, la profondeur de couleur, le format de couleur, le banc d'essai et la licence. L'interface du configurateur comprend des menus déroulants et des options permettant de personnaliser les paramètres. Les principales configurations sont décrites dans le tableau 4-1. La figure suivante présente une vue détaillée. view de l'interface du configurateur IP HDMI RX.
Figure 2-1. Configurateur IP HDMI RX
L'interface comprend également des boutons OK et Annuler pour confirmer ou annuler les configurations.
Implémentation matérielle (Poser une question)
Les figures suivantes décrivent l'interface IP HDMI RX avec émetteur-récepteur (XCVR).
Figure 3-1. Schéma fonctionnel du récepteur HDMI
Figure 3-2. Schéma fonctionnel détaillé du récepteur
Le HDMI RX se compose de troistagen:
- L'aligneur de phase aligne les données parallèles par rapport aux limites du jeton de contrôle à l'aide du glissement de bits de l'émetteur-récepteur.
- Le décodeur TMDS convertit les données codées sur 10 bits en données de pixels vidéo sur 8 bits, en données de paquets audio sur 4 bits et en signaux de contrôle sur 2 bits.
- Les FIFO suppriment le décalage entre les horloges des voies R, G et B.
Aligneur de phase (Poser une question)
Les données parallèles 10 bits du XCVR ne sont pas toujours alignées par rapport aux limites des mots codés TMDS. Elles doivent être décalées et alignées pour être décodées. L'aligneur de phase aligne les données parallèles entrantes sur les limites des mots grâce à la fonction de glissement de bits du XCVR. En mode PMA (Per-Monitor DPI Awareness), le XCVR permet la fonction de glissement de bits, qui ajuste l'alignement du mot désérialisé de 10 bits d'un bit. Après chaque ajustement de la position du mot de 1 bits d'un bit, celui-ci est comparé à l'un des quatre jetons de contrôle du protocole HDMI afin de verrouiller la position pendant la période de contrôle. Le mot de 10 bits est correctement aligné et considéré comme valide pour les séquences suivantes.tagChaque canal de couleur possède son propre aligneur de phase, le décodeur TMDS démarre le décodage uniquement lorsque tous les aligneurs de phase sont verrouillés pour corriger les limites des mots.
Décodeur TMDS (Poser une question)
Le décodeur TMDS décode les données 10 bits désérialisées de l'émetteur-récepteur en données pixels 8 bits pendant la période vidéo. Les signaux HSYNC, VSYNC et PACKET HEADER sont générés pendant la période de contrôle à partir des données 10 bits du canal bleu. Les données du paquet audio sont décodées sur les canaux R et V, chacun sur quatre bits. Le décodeur TMDS de chaque canal fonctionne sur sa propre horloge. Par conséquent, un certain décalage peut survenir entre les canaux.
Correction de l'inclinaison d'un canal à l'autre (Poser une question)
Une logique de correction de l'asymétrie basée sur la FIFO permet de supprimer l'asymétrie entre les canaux. Chaque canal reçoit un signal valide des unités d'alignement de phase indiquant la validité des données 10 bits entrantes de l'aligneur de phase. Si tous les canaux sont valides (alignement de phase atteint), le module FIFO commence à transmettre les données via des signaux d'activation de lecture et d'écriture (écriture et lecture continues). Lorsqu'un jeton de contrôle est détecté sur l'une des sorties FIFO, le flux de lecture est suspendu et un signal de détection de marqueur est généré pour indiquer l'arrivée d'un marqueur particulier dans le flux vidéo. Le flux de lecture ne reprend que lorsque ce marqueur est arrivé sur les trois canaux. L'asymétrie correspondante est ainsi supprimée. Les FIFO à double horloge synchronisent les trois flux de données sur l'horloge du canal bleu afin de supprimer l'asymétrie correspondante. La figure suivante décrit la technique de correction de l'asymétrie canal à canal.
Figure 3-3. Correction de l'inclinaison d'un canal à l'autre
DDC (Poser une question)
Le DDC est un canal de communication basé sur la spécification de bus I2C. La source utilise des commandes I2C pour lire les informations de l'E-EDID d'un récepteur avec une adresse esclave. L'IP HDMI RX utilise un EDID prédéfini avec plusieurs résolutions prenant en charge des résolutions allant jusqu'à 1920 ✕ 1080 à 60 Hz en mode Un Pixel et jusqu'à 3840 ✕ 2160 à 60 Hz en mode Quatre Pixels.
L'EDID représente le nom d'affichage sous la forme d'un écran HDMI Microchip.
Paramètres RX HDMI et signaux d'interface (Poser une question)
Cette section décrit les paramètres du configurateur d'interface graphique HDMI RX et les signaux d'E/S.
Paramètres de configuration (Poser une question)
Le tableau suivant répertorie les paramètres de configuration de l'IP HDMI RX.
Tableau 4-1. Paramètres de configuration
| Nom du paramètre | Description |
| Format de couleur | Définit l'espace colorimétrique. Prend en charge les formats de couleurs suivants :
|
| Profondeur de couleur | Spécifie le nombre de bits par composante de couleur. Prend en charge 8, 10, 12 et 16 bits par composante. |
| Nombre de pixels | Indique le nombre de pixels par entrée d'horloge :
|
| BROUILLEUR | Prise en charge de la résolution 4K à 60 images par seconde :
|
| Nombre de canaux audio | Prend en charge le nombre de canaux audio :
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| Interface vidéo | Flux natif et AXI |
| Interface audio | Flux natif et AXI |
| Banc d'essai | Permet de sélectionner un environnement de banc d'essai. Prend en charge les options de banc d'essai suivantes :
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| Licence | Spécifie le type de licence. Fournit les deux options de licence suivantes :
|
Ports (Poser une question)
Le tableau suivant répertorie les ports d'entrée et de sortie de l'IP HDMI RX pour l'interface native lorsque le format de couleur est RVB.
Tableau 4-2. Entrée et sortie pour l'interface native
| Nom du signal | Direction | Largeur (bits) | Description |
| RESET_N_I | Saisir | 1 | Signal de réinitialisation asynchrone actif-bas |
| R_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal « R » de XCVR |
| G_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal « G » de XCVR |
| B_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal « B » de XCVR |
| EDID_RESET_N_I | Saisir | 1 | Signal de réinitialisation EDID asynchrone actif-bas |
| R_RX_VALID_I | Saisir | 1 | Signal valide de XCVR pour les données parallèles du canal « R » |
| G_RX_VALID_I | Saisir | 1 | Signal valide de XCVR pour les données parallèles du canal « G » |
| B_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles du canal « B » |
| Nom du signal | Direction | Largeur (bits) | Description |
| DATA_R_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles du canal « R » reçues de XCVR |
| DATA_G_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles du canal « G » reçues de XCVR |
| DONNEES_B_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles du canal « B » reçues de XCVR |
| SCL_I | Saisir | 1 | Entrée d'horloge série I2C pour DDC |
| HPD_I | Saisir | 1 | Signal d'entrée de détection de branchement à chaud. La source est connectée au récepteur. Le signal HPD doit être élevé. |
| SDA_I | Saisir | 1 | Entrée de données série I2C pour DDC |
| EDID_CLK_I | Saisir | 1 | Horloge système pour module I2C |
| BIT_SLIP_R_O | Sortir | 1 | Signal de glissement de bits vers le canal « R » de l'émetteur-récepteur |
| BIT_SLIP_G_O | Sortir | 1 | Signal de glissement de bits vers le canal « G » de l'émetteur-récepteur |
| BIT_SLIP_B_O | Sortir | 1 | Signal de glissement de bits vers le canal « B » de l'émetteur-récepteur |
| VIDEO_DATA_VALID_O | Sortir | 1 | Sortie de données vidéo valide |
| AUDIO_DATA_VALID_O | Sortir | 1 | Sortie de données audio valide |
| H_SYNC_O | Sortir | 1 | Impulsion de synchronisation horizontale |
| V_SYNC_O | Sortir | 1 | Impulsion de synchronisation verticale active |
| R_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « R » décodées |
| ALLER | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « G » décodées |
| B_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « B » décodées |
| SDA_O | Sortir | 1 | Sortie de données série I2C pour DDC |
| HPD_O | Sortir | 1 | Signal de sortie de détection de connexion à chaud |
| ACR_CTS_O | Sortir | 20 | Durée du cycle de régénération de l'horloge audioamp valeur |
| ACR_N_O | Sortir | 20 | Paramètre de valeur de régénération de l'horloge audio (N) |
| ACR_VALID_O | Sortir | 1 | Signal valide de régénération de l'horloge audio |
| AUDIO_SAMPLE_CH1_O | Sortir | 24 | Canal 1 audio samples données |
| AUDIO_SAMPLE_CH2_O | Sortir | 24 | Canal 2 audio samples données |
| AUDIO_SAMPLE_CH3_O | Sortir | 24 | Canal 3 audio samples données |
| AUDIO_SAMPLE_CH4_O | Sortir | 24 | Canal 4 audio samples données |
| AUDIO_SAMPLE_CH5_O | Sortir | 24 | Canal 5 audio samples données |
| AUDIO_SAMPLE_CH6_O | Sortir | 24 | Canal 6 audio samples données |
| AUDIO_SAMPLE_CH7_O | Sortir | 24 | Canal 7 audio samples données |
| AUDIO_SAMPLE_CH8_O | Sortir | 24 | Canal 8 audio samples données |
| HDMI_DVI_MODE_O | Sortir | 1 | Voici les deux modes :
|
Le tableau suivant décrit les ports d'entrée et de sortie de l'IP HDMI RX pour l'interface vidéo de flux AXI4.
Tableau 4-3. Ports d'entrée et de sortie pour l'interface de flux vidéo AXI4
| Nom du port | Direction | Largeur (bits) | Description |
| TDATA_O | Sortir | NOMBRE DE PIXELS ✕ Profondeur de couleur ✕ 3 bits | Données vidéo de sortie [R, G, B] |
| TVALID_O | Sortir | 1 | Sortie vidéo valide |
| Nom du port | Direction | Largeur (bits) | Description |
| TLAST_O | Sortir | 1 | Signal de fin de trame de sortie |
| TUSER_O | Sortir | 3 |
|
| TSTRB_O | Sortir | 3 | Sortie de données vidéo stroboscopiques |
| TKEEP_O | Sortir | 3 | Les données vidéo de sortie sont conservées |
Le tableau suivant décrit les ports d'entrée et de sortie de l'IP HDMI RX pour l'interface audio de flux AXI4.
Tableau 4-4. Ports d'entrée et de sortie de l'interface audio AXI4 Stream
| Nom du port | Direction | Largeur (bits) | Description |
| AUDIO_TDATA_O | Sortir | 24 | Données audio de sortie |
| AUDIO_TID_O | Sortir | 3 | Canal audio de sortie |
| AUDIO_TVALID_O | Sortir | 1 | Signal de sortie audio valide |
Le tableau suivant répertorie les ports d'entrée et de sortie de l'IP HDMI RX pour l'interface native lorsque le format de couleur est YUV444.
Tableau 4-5. Entrée et sortie pour l'interface native
| Nom du port | Direction | Largeur (bits) | Description |
| RESET_N_I | Saisir | 1 | Signal de réinitialisation asynchrone actif-bas |
| LANE3_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal de la voie 3 de XCVR |
| LANE2_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal de la voie 2 de XCVR |
| LANE1_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal de la voie 1 de XCVR |
| EDID_RESET_N_I | Saisir | 1 | Signal de réinitialisation EDID asynchrone actif-bas |
| LANE3_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles de la voie 3 |
| LANE2_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles de la voie 2 |
| LANE1_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles de la voie 1 |
| DATA_LANE3_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles de la voie 3 reçues du XCVR |
| DATA_LANE2_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles de la voie 2 reçues du XCVR |
| DATA_LANE1_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles de la voie 1 reçues du XCVR |
| SCL_I | Saisir | 1 | Entrée d'horloge série I2C pour DDC |
| HPD_I | Saisir | 1 | Signal d'entrée de détection de branchement à chaud. La source est connectée au récepteur. Le signal HPD doit être élevé. |
| SDA_I | Saisir | 1 | Entrée de données série I2C pour DDC |
| EDID_CLK_I | Saisir | 1 | Horloge système pour module I2C |
| BIT_SLIP_LANE3_O | Sortir | 1 | Signal de glissement de bits vers la voie 3 de l'émetteur-récepteur |
| BIT_SLIP_LANE2_O | Sortir | 1 | Signal de glissement de bits vers la voie 2 de l'émetteur-récepteur |
| BIT_SLIP_LANE1_O | Sortir | 1 | Signal de glissement de bits vers la voie 1 de l'émetteur-récepteur |
| VIDEO_DATA_VALID_O | Sortir | 1 | Sortie de données vidéo valide |
| AUDIO_DATA_VALID_O | Sortir | 1 | Sortie de données audio valide |
| H_SYNC_O | Sortir | 1 | Impulsion de synchronisation horizontale |
| V_SYNC_O | Sortir | 1 | Impulsion de synchronisation verticale active |
| Nom du port | Direction | Largeur (bits) | Description |
| Y_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « Y » décodées |
| Cb_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « Cb » décodées |
| Cr_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « Cr » décodées |
| SDA_O | Sortir | 1 | Sortie de données série I2C pour DDC |
| HPD_O | Sortir | 1 | Signal de sortie de détection de connexion à chaud |
| ACR_CTS_O | Sortir | 20 | Durée du cycle de régénération de l'horloge audioamp valeur |
| ACR_N_O | Sortir | 20 | Paramètre de valeur de régénération de l'horloge audio (N) |
| ACR_VALID_O | Sortir | 1 | Signal valide de régénération de l'horloge audio |
| AUDIO_SAMPLE_CH1_O | Sortir | 24 | Canal 1 audio samples données |
| AUDIO_SAMPLE_CH2_O | Sortir | 24 | Canal 2 audio samples données |
| AUDIO_SAMPLE_CH3_O | Sortir | 24 | Canal 3 audio samples données |
| AUDIO_SAMPLE_CH4_O | Sortir | 24 | Canal 4 audio samples données |
| AUDIO_SAMPLE_CH5_O | Sortir | 24 | Canal 5 audio samples données |
| AUDIO_SAMPLE_CH6_O | Sortir | 24 | Canal 6 audio samples données |
| AUDIO_SAMPLE_CH7_O | Sortir | 24 | Canal 7 audio samples données |
| AUDIO_SAMPLE_CH8_O | Sortir | 24 | Canal 8 audio samples données |
Le tableau suivant répertorie les ports d'entrée et de sortie de l'IP HDMI RX pour l'interface native lorsque le format de couleur est YUV422.
Tableau 4-6. Entrée et sortie pour l'interface native
| Nom du port | Direction | Largeur (bits) | Description |
| RESET_N_I | Saisir | 1 | Signal de réinitialisation asynchrone actif-bas |
| LANE3_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal de la voie 3 de XCVR |
| LANE2_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal de la voie 2 de XCVR |
| LANE1_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal de la voie 1 de XCVR |
| EDID_RESET_N_I | Saisir | 1 | Signal de réinitialisation EDID asynchrone actif-bas |
| LANE3_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles de la voie 3 |
| LANE2_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles de la voie 2 |
| LANE1_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles de la voie 1 |
| DATA_LANE3_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles de la voie 3 reçues du XCVR |
| DATA_LANE2_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles de la voie 2 reçues du XCVR |
| DATA_LANE1_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles de la voie 1 reçues du XCVR |
| SCL_I | Saisir | 1 | Entrée d'horloge série I2C pour DDC |
| HPD_I | Saisir | 1 | Signal d'entrée de détection de branchement à chaud. La source est connectée au récepteur. Le signal HPD doit être élevé. |
| SDA_I | Saisir | 1 | Entrée de données série I2C pour DDC |
| EDID_CLK_I | Saisir | 1 | Horloge système pour module I2C |
| BIT_SLIP_LANE3_O | Sortir | 1 | Signal de glissement de bits vers la voie 3 de l'émetteur-récepteur |
| BIT_SLIP_LANE2_O | Sortir | 1 | Signal de glissement de bits vers la voie 2 de l'émetteur-récepteur |
| BIT_SLIP_LANE1_O | Sortir | 1 | Signal de glissement de bits vers la voie 1 de l'émetteur-récepteur |
| VIDEO_DATA_VALID_O | Sortir | 1 | Sortie de données vidéo valide |
| Nom du port | Direction | Largeur (bits) | Description |
| AUDIO_DATA_VALID_O | Sortir | 1 | Sortie de données audio valide |
| H_SYNC_O | Sortir | 1 | Impulsion de synchronisation horizontale |
| V_SYNC_O | Sortir | 1 | Impulsion de synchronisation verticale active |
| Y_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « Y » décodées |
| CO | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « C » décodées |
| SDA_O | Sortir | 1 | Sortie de données série I2C pour DDC |
| HPD_O | Sortir | 1 | Signal de sortie de détection de connexion à chaud |
| ACR_CTS_O | Sortir | 20 | Durée du cycle de régénération de l'horloge audioamp valeur |
| ACR_N_O | Sortir | 20 | Paramètre de valeur de régénération de l'horloge audio (N) |
| ACR_VALID_O | Sortir | 1 | Signal valide de régénération de l'horloge audio |
| AUDIO_SAMPLE_CH1_O | Sortir | 24 | Canal 1 audio samples données |
| AUDIO_SAMPLE_CH2_O | Sortir | 24 | Canal 2 audio samples données |
| AUDIO_SAMPLE_CH3_O | Sortir | 24 | Canal 3 audio samples données |
| AUDIO_SAMPLE_CH4_O | Sortir | 24 | Canal 4 audio samples données |
| AUDIO_SAMPLE_CH5_O | Sortir | 24 | Canal 5 audio samples données |
| AUDIO_SAMPLE_CH6_O | Sortir | 24 | Canal 6 audio samples données |
| AUDIO_SAMPLE_CH7_O | Sortir | 24 | Canal 7 audio samples données |
| AUDIO_SAMPLE_CH8_O | Sortir | 24 | Canal 8 audio samples données |
Le tableau suivant répertorie les ports d'entrée et de sortie de l'IP HDMI RX pour l'interface native lorsque SCRAMBLER est activé.
Tableau 4-7. Entrée et sortie pour l'interface native
| Nom du port | Direction | Largeur (bits) | Description |
| RESET_N_I | Saisir | 1 | Signal de réinitialisation asynchrone actif-bas |
| R_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal « R » de XCVR |
| G_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal « G » de XCVR |
| B_RX_CLK_I | Saisir | 1 | Horloge parallèle pour le canal « B » de XCVR |
| EDID_RESET_N_I | Saisir | 1 | Signal de réinitialisation EDID asynchrone actif-bas |
| HDMI_CABLE_CLK_I | Saisir | 1 | Horloge par câble depuis la source HDMI |
| R_RX_VALID_I | Saisir | 1 | Signal valide de XCVR pour les données parallèles du canal « R » |
| G_RX_VALID_I | Saisir | 1 | Signal valide de XCVR pour les données parallèles du canal « G » |
| B_RX_VALID_I | Saisir | 1 | Signal valide du XCVR pour les données parallèles du canal « B » |
| DATA_R_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles du canal « R » reçues de XCVR |
| DATA_G_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles du canal « G » reçues de XCVR |
| DONNEES_B_I | Saisir | NOMBRE DE PIXELS ✕ 10 bits | Données parallèles du canal « B » reçues de XCVR |
| SCL_I | Saisir | 1 | Entrée d'horloge série I2C pour DDC |
| HPD_I | Saisir | 1 | Signal d'entrée de détection de branchement à chaud. La source est connectée au récepteur et le signal HPD doit être élevé. |
| SDA_I | Saisir | 1 | Entrée de données série I2C pour DDC |
| EDID_CLK_I | Saisir | 1 | Horloge système pour module I2C |
| BIT_SLIP_R_O | Sortir | 1 | Signal de glissement de bits vers le canal « R » de l'émetteur-récepteur |
| BIT_SLIP_G_O | Sortir | 1 | Signal de glissement de bits vers le canal « G » de l'émetteur-récepteur |
| Nom du port | Direction | Largeur (bits) | Description |
| BIT_SLIP_B_O | Sortir | 1 | Signal de glissement de bits vers le canal « B » de l'émetteur-récepteur |
| VIDEO_DATA_VALID_O | Sortir | 1 | Sortie de données vidéo valide |
| AUDIO_DATA_VALID_O | Output1 | 1 | Sortie de données audio valide |
| H_SYNC_O | Sortir | 1 | Impulsion de synchronisation horizontale |
| V_SYNC_O | Sortir | 1 | Impulsion de synchronisation verticale active |
| DÉBIT_DE_DONNÉES_O | Sortir | 16 | Débit de données de réception. Voici les valeurs de débit de données :
|
| R_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « R » décodées |
| ALLER | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « G » décodées |
| B_O | Sortir | NOMBRE DE PIXELS ✕ Bits de profondeur de couleur | Données « B » décodées |
| SDA_O | Sortir | 1 | Sortie de données série I2C pour DDC |
| HPD_O | Sortir | 1 | Signal de sortie de détection de connexion à chaud |
| ACR_CTS_O | Sortir | 20 | Durée du cycle de régénération de l'horloge audioamp valeur |
| ACR_N_O | Sortir | 20 | Paramètre de valeur de régénération de l'horloge audio (N) |
| ACR_VALID_O | Sortir | 1 | Signal valide de régénération de l'horloge audio |
| AUDIO_SAMPLE_CH1_O | Sortir | 24 | Canal 1 audio samples données |
| AUDIO_SAMPLE_CH2_O | Sortir | 24 | Canal 2 audio samples données |
| AUDIO_SAMPLE_CH3_O | Sortir | 24 | Canal 3 audio samples données |
| AUDIO_SAMPLE_CH4_O | Sortir | 24 | Canal 4 audio samples données |
| AUDIO_SAMPLE_CH5_O | Sortir | 24 | Canal 5 audio samples données |
| AUDIO_SAMPLE_CH6_O | Sortir | 24 | Canal 6 audio samples données |
| AUDIO_SAMPLE_CH7_O | Sortir | 24 | Canal 7 audio samples données |
| AUDIO_SAMPLE_CH8_O | Sortir | 24 | Canal 8 audio samples données |
Simulation sur banc d'essai (Poser une question)
Un banc d'essai est fourni pour vérifier le fonctionnement du cœur HDMI RX. Il fonctionne uniquement en interface native lorsque le nombre de pixels est égal à 1.
Pour simuler le cœur à l'aide du banc de test, effectuez les étapes suivantes :
- Dans la fenêtre Flux de conception, développez Créer une conception.
- Cliquez avec le bouton droit sur Créer un banc d’essai SmartDesign, puis cliquez sur Exécuter, comme illustré dans la figure suivante.
Figure 5-1. Création du banc de test SmartDesign
- Entrez un nom pour le banc d’essai SmartDesign, puis cliquez sur OK.
Figure 5-2. Nommage du banc d'essai SmartDesign
Le banc d'essai SmartDesign est créé et un canevas apparaît à droite du volet Flux de conception. - Accédez au catalogue Libero® SoC, sélectionnez View > Windows > Catalogue IP, puis développez Solutions-Vidéo. Double-cliquez sur HDMI RX IP (v5.4.0), puis cliquez sur OK.
- Sélectionnez tous les ports, faites un clic droit et sélectionnez Promouvoir au niveau supérieur.
- Dans la barre d’outils SmartDesign, cliquez sur Générer un composant.
- Dans l'onglet Hiérarchie des stimuli, faites un clic droit sur le banc d'essai HDMI_RX_TB file, puis cliquez sur Simuler la conception pré-synth > Ouvrir de manière interactive.
L'outil ModelSim® s'ouvre avec le banc de test, comme le montre la figure suivante.
Figure 5-3. Outil ModelSim avec banc d'essai HDMI RX File
Important : jesi la simulation est interrompue en raison de la limite de temps d'exécution spécifiée dans le DO file, utilisez la commande run -all pour terminer la simulation.
Licence (Poser une question)
HDMI RX IP est fourni avec les deux options de licence suivantes :
- Chiffré : Le code RTL chiffré complet est fourni pour le cœur. Il est disponible gratuitement avec toute licence Libero, permettant ainsi l'instanciation du cœur avec SmartDesign. Vous pouvez effectuer des simulations, des synthèses, des implantations et programmer le silicium FPGA avec la suite de conception Libero.
- RTL : le code source complet de RTL est sous licence et doit être acheté séparément.
Résultats de la simulation (Poser une question)
Le diagramme de synchronisation suivant pour HDMI RX IP montre les périodes de données vidéo et de données de contrôle.
Figure 6-1. Données vidéo
Le diagramme suivant montre les sorties hsync et vsync pour les entrées de données de contrôle correspondantes.
Figure 6-2. Signaux de synchronisation horizontale et verticale
Le diagramme suivant montre la partie EDID.
Figure 6-3. Signaux EDID
Utilisation des ressources (Poser une question)
L'IP HDMI RX est implémentée dans le FPGA PolarFire® (boîtier MPF300T – 1FCG1152I). Le tableau suivant répertorie les ressources utilisées lorsque le nombre de pixels est égal à 1.
Tableau 7-1. Utilisation des ressources pour le mode 1 pixel
| Format de couleur | Profondeur de couleur | BROUILLEUR | Tissu 4LUT | Tissu DFF | Interface 4LUT | Interface DFF | uSRAM (64 × 12) | LSRAM (20 k) |
| RVB | 8 | Désactiver | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Désactiver | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Désactiver | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Désactiver | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Désactiver | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Désactiver | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Désactiver | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Désactiver | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Désactiver | 1585 | 1327 | 492 | 492 | 14 | 9 |
Le tableau suivant répertorie les ressources utilisées lorsque le nombre de pixels = 4 pixels.
Tableau 7-2. Utilisation des ressources pour le mode 4 pixel
| Format de couleur | Profondeur de couleur | BROUILLEUR | Tissu 4LUT | Tissu DFF | Interface 4LUT | Interface DFF | uSRAM (64 × 12) | LSRAM (20 k) |
| RVB | 8 | Désactiver | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Désactiver | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Désactiver | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RVB | 10 | Activer | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Activer | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Activer | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Désactiver | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Désactiver | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Désactiver | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Désactiver | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Le tableau suivant répertorie les ressources utilisées lorsque le nombre de pixels = 4 pixels et que SCRAMBLER est activé.
Tableau 7-3. Utilisation des ressources pour le mode 4 pixels et le SCRAMBLER activé
| Format de couleur | Profondeur de couleur | BROUILLEUR | Tissu 4LUT | Tissu DFF | Interface 4LUT | Interface DFF | uSRAM (64 × 12) | LSRAM (20 k) |
| RVB | 8 | Activer | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Activer | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Activer | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Intégration du système (Poser une question)
Cette section montre comment intégrer l'IP dans la conception de Libero.
Le tableau suivant répertorie les configurations de PF XCVR, PF TX PLL et PF CCC requises pour différentes résolutions et largeurs de bits.
Tableau 8-1. Configurations PF XCVR, PF TX PLL et PF CCC
| Résolution | Largeur de bits | Configuration PF XCVR | TABLEAUX D'HORLOGE DE RÉFÉRENCE CDR | Configuration CCC PF | |||
| Débit de données RX | Fréquence d'horloge de référence RX CDR | Largeur du tissu RX PCS | Fréquence d'entrée | Fréquence de sortie | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sample Design 1 : Lorsqu'il est configuré en mode Profondeur de couleur = 8 bits et Nombre de pixels = 1 pixel, il est illustré dans la figure suivante.
Figure 8-1. HDMI RX Sample Design 1
Par exempleample, dans les configurations 8 bits, les composants suivants font partie de la conception :
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) est configuré pour le mode duplex intégral TX et RX. Le débit de données RX est de 1485 10 Mbit/s en mode PMA, avec une largeur de données configurée sur 1 bits pour le mode 148.5 PXL et une horloge de référence CDR de 1485 MHz. Le débit de données TX est de 10 4 Mbit/s en mode PMA, avec une largeur de données configurée sur XNUMX bits avec un facteur de division d'horloge de XNUMX.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK et LANE3_CDR_REF_CLK sont pilotés à partir du PF_XCVR_REF_CLK avec les broches Pad AE27, AE28.
- La broche EDID CLK_I doit être pilotée avec une horloge de 150 MHz avec CCC.
- R_RX_CLK_I, G_RX_CLK_I et B_RX_CLK_I sont respectivement pilotés par LANE3_TX_CLK_R, LANE2_TX_CLK_R et LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I et B_RX_VALID_I sont respectivement pilotés par LANE3_RX_VAL, LANE2_RX_VAL et LANE1_RX_VAL.
- DATA_R_I, DATA_G_I et DATA_B_I sont respectivement pilotés par LANE3_RX_DATA, LANE2_RX_DATA et LANE1_RX_DATA.
HDMI RX Sample Design 2 : Lorsqu'il est configuré en mode Profondeur de couleur = 8 bits et Nombre de pixels = 4 pixel, il est illustré dans la figure suivante.
Figure 8-2. HDMI RX Sample Design 2
Par exempleample, dans les configurations 8 bits, les composants suivants font partie de la conception :
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) est configuré pour le mode duplex intégral TX et RX. Le débit de données RX est de 1485 40 Mbit/s en mode PMA, avec une largeur de données configurée sur 4 bits pour le mode 148.5 PXL et une horloge de référence CDR de 1485 MHz. Le débit de données TX est de 40 4 Mbit/s en mode PMA, avec une largeur de données configurée sur XNUMX bits avec un facteur de division d'horloge de XNUMX.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK et LANE3_CDR_REF_CLK sont pilotés à partir du PF_XCVR_REF_CLK avec les broches Pad AE27, AE28.
- La broche EDID CLK_I doit être pilotée avec une horloge de 150 MHz avec CCC.
- R_RX_CLK_I, G_RX_CLK_I et B_RX_CLK_I sont respectivement pilotés par LANE3_TX_CLK_R, LANE2_TX_CLK_R et LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I et B_RX_VALID_I sont respectivement pilotés par LANE3_RX_VAL, LANE2_RX_VAL et LANE1_RX_VAL.
- DATA_R_I, DATA_G_I et DATA_B_I sont respectivement pilotés par LANE3_RX_DATA, LANE2_RX_DATA et LANE1_RX_DATA.
HDMI RX Sample Design 3 : Lorsqu'il est configuré en mode Profondeur de couleur = 8 bits et Nombre de pixels = 4 pixels et SCRAMBLER = Activé, il est illustré dans la figure suivante.
Figure 8-3. HDMI RX Sample Design 3
Par exempleample, dans les configurations 8 bits, les composants suivants font partie de la conception :
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) est configuré pour les modes TX et RX indépendants. Le débit de données RX est de 5940 40 Mbit/s en mode PMA, avec une largeur de données configurée à 4 bits pour le mode 148.5 PXL et une horloge de référence CDR de 5940 MHz. Le débit de données TX est de 40 4 Mbit/s en mode PMA, avec une largeur de données configurée à XNUMX bits avec un facteur de division d'horloge de XNUMX.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK et LANE3_CDR_REF_CLK sont pilotés par le PF_XCVR_REF_CLK avec les broches de pad AF29, AF30.
- La broche EDID CLK_I doit fonctionner avec une horloge de 150 MHz avec CCC.
- R_RX_CLK_I, G_RX_CLK_I et B_RX_CLK_I sont respectivement pilotés par LANE3_TX_CLK_R, LANE2_TX_CLK_R et LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I et B_RX_VALID_I sont respectivement pilotés par LANE3_RX_VAL, LANE2_RX_VAL et LANE1_RX_VAL.
- DATA_R_I, DATA_G_I et DATA_B_I sont respectivement pilotés par LANE3_RX_DATA, LANE2_RX_DATA et LANE1_RX_DATA.
HDMI RX Sample Design 4 : Lorsqu'il est configuré en mode Profondeur de couleur = 12 bits et Nombre de pixels = 4 pixels et SCRAMBLER = Activé, il est illustré dans la figure suivante.
Figure 8-4. HDMI RX Sample Design 4
Par exempleample, dans les configurations 12 bits, les composants suivants font partie de la conception :
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) est configuré pour le mode RX uniquement. Débit de données RX de 4455 Mbps en mode PMA, avec la largeur de données configurée à 40 bits pour le mode 4 PXL et une horloge de référence CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK et LANE3_CDR_REF_CLK sont pilotés par le PF_XCVR_REF_CLK avec les broches de pad AF29, AF30.
- La broche EDID CLK_I doit fonctionner avec une horloge de 150 MHz avec CCC.
- R_RX_CLK_I, G_RX_CLK_I et B_RX_CLK_I sont respectivement pilotés par LANE3_TX_CLK_R, LANE2_TX_CLK_R et LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I et B_RX_VALID_I sont respectivement pilotés par LANE3_RX_VAL, LANE2_RX_VAL et LANE1_RX_VAL.
- DATA_R_I, DATA_G_I et DATA_B_I sont respectivement pilotés par LANE3_RX_DATA, LANE2_RX_DATA et LANE1_RX_DATA.
- Le module PF_CCC_C0 génère une horloge nommée OUT0_FABCLK_0 avec une fréquence de 74.25 MHz, dérivée d'une horloge d'entrée de 111.375 MHz, qui est pilotée par LANE1_RX_CLK_R.
HDMI RX Sample Design 5 : Lorsque la configuration est définie sur 8 bits (profondeur de couleur), 4 pixels (nombre de pixels) et Activé (scrambler), le mode est illustré dans la figure suivante. Cette conception utilise un débit de données dynamique avec DRI.
Figure 8-5. HDMI RX Sample Design 5
Par exempleample, dans les configurations 8 bits, les composants suivants font partie de la conception :
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) est configuré pour le mode RX uniquement avec l'interface de reconfiguration dynamique activée. Débit de données RX de 5940 Mbps en mode PMA, avec la largeur de données configurée à 40 bits pour le mode 4 PXL et l'horloge de référence CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK et LANE3_CDR_REF_CLK sont pilotés par le PF_XCVR_REF_CLK avec les broches de pad AF29, AF30.
- La broche EDID CLK_I doit fonctionner avec une horloge de 150 MHz avec CCC.
- R_RX_CLK_I, G_RX_CLK_I et B_RX_CLK_I sont respectivement pilotés par LANE3_TX_CLK_R, LANE2_TX_CLK_R et LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I et B_RX_VALID_I sont respectivement pilotés par LANE3_RX_VAL, LANE2_RX_VAL et LANE1_RX_VAL.
- DATA_R_I, DATA_G_I et DATA_B_I sont respectivement pilotés par LANE3_RX_DATA, LANE2_RX_DATA et LANE1_RX_DATA.
Historique des révisions (Poser une question)
L'historique des révisions décrit les modifications apportées au document. Les modifications sont répertoriées par révision, en commençant par la publication la plus récente.
Tableau 9-1. Historique des révisions
| Révision | Date | Description |
| D | 02/2025 | Voici la liste des modifications apportées à la révision C du document :
|
| C | 02/2023 | Voici la liste des modifications apportées à la révision C du document :
|
| B | 09/2022 | Voici la liste des modifications apportées à la révision B du document :
|
| A | 04/2022 | Voici la liste des modifications apportées à la révision A du document :
|
| 2.0 | — | Voici un résumé des modifications apportées à cette révision.
|
| 1.0 | 08/2021 | Révision initiale. |
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FAQ
- Q : Comment mettre à jour le cœur IP HDMI RX ?
R : Le cœur IP peut être mis à jour via le logiciel Libero SoC ou téléchargé manuellement depuis le catalogue. Une fois installé dans le catalogue IP du logiciel Libero SoC, il peut être configuré, généré et instancié dans SmartDesign pour être inclus dans le projet.
Documents / Ressources
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Récepteur HDMI d'interface multimédia haute définition FPGA MICROCHIP PolarFire [pdf] Guide de l'utilisateur PolarFire FPGA, Récepteur HDMI d'interface multimédia haute définition PolarFire FPGA, Récepteur HDMI d'interface multimédia haute définition, Récepteur HDMI d'interface multimédia, Récepteur HDMI d'interface, Récepteur HDMI |
