Ricevitore HDMI con interfaccia multimediale ad alta definizione FPGA PolarFire MICROCHIP
Introduzione (fai una domanda)
Il ricevitore IP High-Definition Multimedia Interface (HDMI) di Microchip supporta la ricezione di dati video e dati audio a pacchetto descritti nelle specifiche standard HDMI. HDMI RX IP è specificamente progettato per dispositivi PolarFire® FPGA e PolarFire System on Chip (SoC) FPGA che supportano HDMI 2.0 per risoluzioni fino a 1920 × 1080 a 60 Hz in modalità a un pixel e fino a 3840 × 2160 a 60 Hz in modalità a quattro pixel. RX IP supporta Hot Plug Detect (HPD) per monitorare gli eventi di accensione o spegnimento e scollegamento o collegamento per indicare la comunicazione tra sorgente HDMI e sink HDMI.
La sorgente HDMI utilizza il canale Display Data (DDC) per leggere i dati di identificazione del display esteso (EDID) del sink per scoprire la configurazione e/o le capacità del sink. L'HDMI RX IP ha un EDID pre-programmato, che una sorgente HDMI può leggere tramite un canale I2C standard. I transceiver del dispositivo PolarFire FPGA e PolarFire SoC FPGA vengono utilizzati insieme all'RX IP per deserializzare i dati seriali in dati a 10 bit. I canali dati in HDMI possono avere una notevole distorsione tra loro. L'HDMI RX IP rimuove la distorsione tra i canali dati utilizzando i FIFO (First-In First-Out). Questo IP converte i dati Transition Minimized Differential Signaling (TMDS) ricevuti dalla sorgente HDMI tramite il transceiver in dati pixel RGB a 24 bit, dati audio a 24 bit e segnali di controllo. I quattro token di controllo standard specificati nel protocollo HDMI vengono utilizzati per allineare in fase i dati durante la deserializzazione.
Riepilogo
La tabella seguente fornisce un riepilogo delle caratteristiche IP HDMI RX.
Tabella 1. Caratteristiche IP HDMI RX
| Versione principale | Questa guida per l'utente supporta HDMI RX IP v5.4. |
| Famiglie di dispositivi supportate |
|
| Flusso di strumenti supportato | Richiede Libero® SoC v12.0 o versioni successive. |
| Interfacce supportate | Le interfacce supportate dall'HDMI RX IP sono:
|
| Licenza | HDMI RX IP viene fornito con le seguenti due opzioni di licenza:
|
Caratteristiche
HDMI RX IP ha le seguenti caratteristiche:
- Compatibile con HDMI 2.0
- Supporta profondità colore a 8, 10, 12 e 16 bit
- Supporta formati colore come RGB, YUV 4:2:2 e YUV 4:4:4
- Supporta uno o quattro pixel per ingresso di clock
- Supporta risoluzioni fino a 1920 x 1080 a 60 Hz in modalità One Pixel e fino a 3840 x 2160 a 60 Hz in modalità Four Pixel.
- Rileva Hot-Plug
- Supporta lo schema di decodifica – TMDS
- Supporta l'ingresso DVI
- Supporta Display Data Channel (DDC) e Enhanced Display Data Channel (E-DDC)
- Supporta l'interfaccia video nativa e AXI4 Stream per il trasferimento dei dati video
- Supporta l'interfaccia audio nativa e AXI4 Stream per il trasferimento dei dati audio
Funzionalità non supportate
Di seguito sono elencate le funzionalità non supportate da HDMI RX IP:
- Il formato colore 4:2:0 non è supportato.
- Non sono supportati gli standard High Dynamic Range (HDR) e High-bandwidth Digital Content Protection (HDCP).
- La frequenza di aggiornamento variabile (VRR) e la modalità Auto Low Latency (ALLM) non sono supportate.
- I parametri di temporizzazione orizzontale che non sono divisibili per quattro nella modalità Quattro Pixel non sono supportati.
Istruzioni per l'installazione
Il core IP deve essere installato automaticamente nel catalogo IP del software Libero® SoC tramite la funzione di aggiornamento del catalogo IP nel software Libero SoC, oppure scaricato manualmente dal catalogo. Una volta installato il core IP nel catalogo IP del software Libero SoC, viene configurato, generato e istanziato in Smart Design per l'inclusione nel progetto Libero.
Dispositivi sorgente testati (Fai una domanda)
Nella tabella seguente sono elencati i dispositivi sorgente testati.
Tabella 1-1. Dispositivi sorgenti testati
| Dispositivi | Modalità Pixel | Risoluzioni testate | Profondità del colore (bit) | Modalità colore | Audio |
| Analizzatore HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS e 1080P 60 FPS | 8 | RGB, YUV444 e YUV422 | SÌ |
| Risoluzione 1080P 30 FPS | 8, 10, 12 e 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS e 4K 60 FPS | 8 | |||
| Risoluzione 1080P 60 FPS | 8, 12 e 16 | ||||
| Risoluzione 4K a 30 FPS | 8, 10, 12 e 16 | ||||
| Caricabatterie Lenovo™ 20U1A007IG | 1 | Risoluzione 1080P 60 FPS | 8 | Colore RGB | SÌ |
| 4 | 1080P 60 FPS e 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | Risoluzione 1080P 60 FPS | 8 | Colore RGB | SÌ |
| 4 | 4K 30 FPS e 4K 60 FPS | ||||
| Tester HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS e 1080P 60 FPS | 8 | RGB, YUV444 e YUV422 | SÌ |
| Risoluzione 1080P 30 FPS | 8, 10, 12 e 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS e 4K 30 FPS | 8 | |||
| Risoluzione 1080P 30 FPS | 8, 12 e 16 | ||||
| Kit NVIDIA® Jetson AGX Orin 32 GB H01 | 1 | Risoluzione 1080P 30 FPS | 8 | Colore RGB | NO |
| 4 | Risoluzione 4K a 60 FPS |
Configurazione IP HDMI RX (Fai una domanda)
Questa sezione fornisce una panoramicaview dell'interfaccia HDMI RX IP Configurator e dei suoi componenti. HDMI RX IP Configurator fornisce un'interfaccia grafica per impostare il core HDMI RX. Questo configuratore consente all'utente di selezionare parametri quali Numero di pixel, Numero di canali audio, Interfaccia video, Interfaccia audio, SCRAMBLER, Profondità colore, Formato colore, Testbench e Licenza. L'interfaccia del Configuratore include menu a discesa e opzioni per personalizzare le impostazioni. Le configurazioni chiave sono descritte nella Tabella 4-1. La figura seguente fornisce una panoramica dettagliata view dell'interfaccia HDMI RX IP Configurator.
Figura 2-1. Configuratore IP HDMI RX
L'interfaccia include anche i pulsanti OK e Annulla per confermare o annullare le configurazioni.
Implementazione hardware (fai una domanda)
Le figure seguenti descrivono l'interfaccia IP HDMI RX con transceiver (XCVR).
Figura 3-1. Diagramma a blocchi HDMI RX
Figura 3-2. Diagramma a blocchi dettagliato del ricevitore
HDMI RX è costituito da tre stages:
- L'allineatore di fase allinea i dati paralleli rispetto ai limiti del token di controllo utilizzando lo slittamento dei bit del transceiver.
- Il decoder TMDS converte i dati codificati a 10 bit in dati pixel video a 8 bit, dati pacchetto audio a 4 bit e segnali di controllo a 2 bit.
- I FIFO eliminano lo skew tra gli orologi delle corsie R, G e B.
Allineatore di fase (Fai una domanda)
I dati paralleli a 10 bit provenienti dall'XCVR non sono sempre allineati rispetto ai confini delle parole codificate TMDS. I dati paralleli devono essere spostati di bit e allineati per decodificarli. L'allineatore di fase allinea i dati paralleli in arrivo ai confini delle parole utilizzando la funzione di bit-slip nell'XCVR. L'XCVR nella modalità Per-Monitor DPI Awareness (PMA) consente la funzione di bit-slip, in cui regola l'allineamento della parola deserializzata a 10 bit di 1 bit. Ogni volta, dopo aver regolato la posizione di slittamento di 10 bit della parola a 1 bit, viene confrontata con uno qualsiasi dei quattro token di controllo del protocollo HDMI per bloccare la posizione durante il periodo di controllo. La parola a 10 bit è allineata correttamente e considerata valida per i successivi stages. Ogni canale colore ha il suo allineatore di fase, il decoder TMDS inizia la decodifica solo quando tutti gli allineatori di fase sono bloccati per correggere i confini delle parole.
Decoder TMDS (Fai una domanda)
Il decoder TMDS decodifica i 10 bit deserializzati dal transceiver in dati pixel a 8 bit durante il periodo video. HSYNC, VSYNC e PACKET HEADER vengono generati durante il periodo di controllo dai dati del canale blu a 10 bit. I dati del pacchetto audio vengono decodificati sui canali R e G, ciascuno con quattro bit. Il decoder TMDS di ciascun canale opera sul proprio clock. Quindi, può avere una certa distorsione tra i canali.
De-skew da canale a canale (fai una domanda)
Una logica di de-skew basata su FIFO viene utilizzata per rimuovere lo skew tra i canali. Ogni canale riceve un segnale valido dalle unità di allineamento di fase per indicare se i dati in arrivo a 10 bit dall'allineatore di fase sono validi. Se tutti i canali sono validi (hanno raggiunto l'allineamento di fase), il modulo FIFO inizia a passare i dati attraverso il modulo FIFO utilizzando segnali di abilitazione di lettura e scrittura (scrivendo e leggendo continuamente). Quando viene rilevato un token di controllo in una qualsiasi delle uscite FIFO, il flusso di lettura viene sospeso e viene generato un segnale di marcatore rilevato per indicare l'arrivo di un particolare marcatore nel flusso video. Il flusso di lettura riprende solo quando questo marcatore è arrivato su tutti e tre i canali. Di conseguenza, lo skew rilevante viene rimosso. I FIFO a doppio clock sincronizzano tutti e tre i flussi di dati con il clock del canale blu per rimuovere lo skew rilevante. La figura seguente descrive la tecnica di de-skew da canale a canale.
Figura 3-3. De-skew da canale a canale
DDC (Fai una domanda)
Il DDC è un canale di comunicazione basato sulla specifica del bus I2C. La sorgente utilizza i comandi I2C per leggere le informazioni dall'E-EDID di un sink con un indirizzo slave. L'HDMI RX IP utilizza EDID predefinito con risoluzioni multiple che supportano risoluzioni fino a 1920 ✕ 1080 a 60 Hz in modalità One Pixel e fino a 3840 ✕ 2160 a 60 Hz in modalità Four Pixel.
L'EDID rappresenta il nome del display come display Microchip HDMI.
Parametri HDMI RX e segnali di interfaccia (fai una domanda)
Questa sezione illustra i parametri nel configuratore GUI HDMI RX e i segnali I/O.
Parametri di configurazione (fai una domanda)
Nella tabella seguente sono elencati i parametri di configurazione nell'HDMI RX IP.
Tabella 4-1. Parametri di configurazione
| Nome del parametro | Descrizione |
| Formato colore | Definisce lo spazio colore. Supporta i seguenti formati di colore:
|
| Profondità del colore | Specifica il numero di bit per componente colore. Supporta 8, 10, 12 e 16 bit per componente. |
| Numero di pixel | Indica il numero di pixel per ingresso di clock:
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| SCRAMBLER | Supporto per la risoluzione 4K a 60 fotogrammi al secondo:
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| Numero di canali audio | Supporta il numero di canali audio:
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| Interfaccia video | Flusso nativo e AXI |
| Interfaccia audio | Flusso nativo e AXI |
| Banco di prova | Consente la selezione di un ambiente di banco di prova. Supporta le seguenti opzioni di banco di prova:
|
| Licenza | Specifica il tipo di licenza. Fornisce le due opzioni di licenza seguenti:
|
Porti (fai una domanda)
Nella tabella seguente sono elencate le porte di ingresso e di uscita dell'HDMI RX IP per l'interfaccia nativa quando il formato colore è RGB.
Tabella 4-2. Input e output per l'interfaccia nativa
| Nome del segnale | Direzione | Larghezza (bit) | Descrizione |
| RESET_N_I | Ingresso | 1 | Segnale di reset asincrono attivo-basso |
| R_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale “R” da XCVR |
| G_RX_CLK_I | Ingresso | 1 | Orologio parallelo per canale “G” da XCVR |
| B_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale “B” da XCVR |
| EDID_RESET_N_I | Ingresso | 1 | Segnale di reset edid asincrono attivo-basso |
| R_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli del canale “R” |
| G_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per dati paralleli del canale “G” |
| B_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli del canale "B" |
| Nome del segnale | Direzione | Larghezza (bit) | Descrizione |
| DATI_R_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli del canale "R" da XCVR |
| DATI_G_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli del canale "G" da XCVR |
| DATI_B_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli del canale "B" da XCVR |
| SCL_I | Ingresso | 1 | Ingresso clock seriale I2C per DDC |
| HPD_I | Ingresso | 1 | Segnale di ingresso di rilevamento hot plug. La sorgente è collegata al sink. Il segnale HPD dovrebbe essere alto. |
| SDA_I | Ingresso | 1 | Ingresso dati seriale I2C per DDC |
| EDID_CLK_I | Ingresso | 1 | Orologio di sistema per modulo I2C |
| BIT_SLIP_R_O | Produzione | 1 | Segnale di slittamento del bit al canale "R" del transceiver |
| BIT_SLIP_G_O | Produzione | 1 | Segnale di slittamento del bit al canale "G" del transceiver |
| BIT_SLIP_B_O | Produzione | 1 | Segnale di slittamento del bit al canale "B" del transceiver |
| VIDEO_DATI_VALIDO_O | Produzione | 1 | Dati video validi in uscita |
| DATI_AUDIO_VALID_O | Produzione | 1 | Dati audio validi in uscita |
| H_SYNC_O | Produzione | 1 | Impulso di sincronizzazione orizzontale |
| V_SYNC_O | Produzione | 1 | Impulso di sincronizzazione verticale attivo |
| R_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “R” decodificati |
| ANDARE | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “G” decodificati |
| B_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “B” decodificati |
| SDA_O | Produzione | 1 | Uscita dati seriale I2C per DDC |
| HPD_O | Produzione | 1 | Segnale di uscita di rilevamento hot plug |
| ACR_CTS_O | Produzione | 20 | Ciclo di rigenerazione dell'orologio audio Timestamp valore |
| ACR_N_O | Produzione | 20 | Parametro valore rigenerazione orologio audio (N) |
| ACR_VALID_O | Produzione | 1 | Segnale valido di rigenerazione dell'orologio audio |
| AUDIO_SAMPLE_CH1_O | Produzione | 24 | Canale 1 audioampdati |
| AUDIO_SAMPLE_CH2_O | Produzione | 24 | Canale 2 audioampdati |
| AUDIO_SAMPLE_CH3_O | Produzione | 24 | Canale 3 audioampdati |
| AUDIO_SAMPLE_CH4_O | Produzione | 24 | Canale 4 audioampdati |
| AUDIO_SAMPLE_CH5_O | Produzione | 24 | Canale 5 audioampdati |
| AUDIO_SAMPLE_CH6_O | Produzione | 24 | Canale 6 audioampdati |
| AUDIO_SAMPLE_CH7_O | Produzione | 24 | Canale 7 audioampdati |
| AUDIO_SAMPLE_CH8_O | Produzione | 24 | Canale 8 audioampdati |
| HDMI_DVI_MODE_O | Produzione | 1 | Le due modalità sono le seguenti:
|
La tabella seguente descrive le porte di ingresso e di uscita dell'HDMI RX IP per l'interfaccia video in streaming AXI4.
Tabella 4-3. Porte di ingresso e uscita per l'interfaccia video in streaming AXI4
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| TDATI_O | Produzione | NUMERO DI PIXEL ✕ Profondità colore ✕ 3 bit | Dati video in uscita [R, G, B] |
| TVALID_O | Produzione | 1 | Uscita video valida |
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| TLAST_O | Produzione | 1 | Uscita segnale di fine frame |
| TUSER_O | Produzione | 3 |
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| TSTRB_O | Produzione | 3 | Stroboscopio dati video in uscita |
| TTENERE_O | Produzione | 3 | I dati video in uscita vengono mantenuti |
La tabella seguente descrive le porte di ingresso e uscita dell'HDMI RX IP per l'interfaccia audio in streaming AXI4.
Tabella 4-4. Porte di ingresso e uscita per l'interfaccia audio in streaming AXI4
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| AUDIO_TDATA_O | Produzione | 24 | Dati audio in uscita |
| AUDIO_TID_O | Produzione | 3 | Canale audio in uscita |
| ID_AUDIO_TVALID_O | Produzione | 1 | Segnale audio valido in uscita |
Nella tabella seguente sono elencate le porte di ingresso e di uscita dell'HDMI RX IP per l'interfaccia nativa quando il formato colore è YUV444.
Tabella 4-5. Input e output per l'interfaccia nativa
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| RESET_N_I | Ingresso | 1 | Segnale di reset asincrono attivo-basso |
| LANE3_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale Lane 3 da XCVR |
| LANE2_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale Lane 2 da XCVR |
| LANE1_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale Lane 1 da XCVR |
| EDID_RESET_N_I | Ingresso | 1 | Segnale di reset edid asincrono attivo-basso |
| LANE3_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli della corsia 3 |
| LANE2_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli della corsia 2 |
| LANE1_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli della corsia 1 |
| DATA_LANE3_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli Lane 3 da XCVR |
| DATA_LANE2_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli Lane 2 da XCVR |
| DATA_LANE1_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli Lane 1 da XCVR |
| SCL_I | Ingresso | 1 | Ingresso clock seriale I2C per DDC |
| HPD_I | Ingresso | 1 | Segnale di ingresso di rilevamento hot plug. La sorgente è collegata al sink. Il segnale HPD dovrebbe essere alto. |
| SDA_I | Ingresso | 1 | Ingresso dati seriale I2C per DDC |
| EDID_CLK_I | Ingresso | 1 | Orologio di sistema per modulo I2C |
| BIT_SLIP_LANE3_O | Produzione | 1 | Segnale di slittamento di bit alla corsia 3 del trasmettitore |
| BIT_SLIP_LANE2_O | Produzione | 1 | Segnale di slittamento di bit alla corsia 2 del trasmettitore |
| BIT_SLIP_LANE1_O | Produzione | 1 | Segnale di slittamento di bit alla corsia 1 del trasmettitore |
| VIDEO_DATI_VALIDO_O | Produzione | 1 | Dati video validi in uscita |
| DATI_AUDIO_VALID_O | Produzione | 1 | Dati audio validi in uscita |
| H_SYNC_O | Produzione | 1 | Impulso di sincronizzazione orizzontale |
| V_SYNC_O | Produzione | 1 | Impulso di sincronizzazione verticale attivo |
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| E_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “Y” decodificati |
| Cb_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “Cb” decodificati |
| Cr_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “Cr” decodificati |
| SDA_O | Produzione | 1 | Uscita dati seriale I2C per DDC |
| HPD_O | Produzione | 1 | Segnale di uscita di rilevamento hot plug |
| ACR_CTS_O | Produzione | 20 | Ciclo di rigenerazione dell'orologio audio timestamp valore |
| ACR_N_O | Produzione | 20 | Parametro valore rigenerazione orologio audio (N) |
| ACR_VALID_O | Produzione | 1 | Segnale valido di rigenerazione dell'orologio audio |
| AUDIO_SAMPLE_CH1_O | Produzione | 24 | Canale 1 audioampdati |
| AUDIO_SAMPLE_CH2_O | Produzione | 24 | Canale 2 audioampdati |
| AUDIO_SAMPLE_CH3_O | Produzione | 24 | Canale 3 audioampdati |
| AUDIO_SAMPLE_CH4_O | Produzione | 24 | Canale 4 audioampdati |
| AUDIO_SAMPLE_CH5_O | Produzione | 24 | Canale 5 audioampdati |
| AUDIO_SAMPLE_CH6_O | Produzione | 24 | Canale 6 audioampdati |
| AUDIO_SAMPLE_CH7_O | Produzione | 24 | Canale 7 audioampdati |
| AUDIO_SAMPLE_CH8_O | Produzione | 24 | Canale 8 audioampdati |
Nella tabella seguente sono elencate le porte di ingresso e di uscita dell'HDMI RX IP per l'interfaccia nativa quando il formato colore è YUV422.
Tabella 4-6. Input e output per l'interfaccia nativa
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| RESET_N_I | Ingresso | 1 | Segnale di reset asincrono attivo-basso |
| LANE3_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale Lane 3 da XCVR |
| LANE2_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale Lane 2 da XCVR |
| LANE1_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale Lane 1 da XCVR |
| EDID_RESET_N_I | Ingresso | 1 | Segnale di reset edid asincrono attivo-basso |
| LANE3_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli della corsia 3 |
| LANE2_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli della corsia 2 |
| LANE1_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli della corsia 1 |
| DATA_LANE3_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli Lane 3 da XCVR |
| DATA_LANE2_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli Lane 2 da XCVR |
| DATA_LANE1_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli Lane 1 da XCVR |
| SCL_I | Ingresso | 1 | Ingresso clock seriale I2C per DDC |
| HPD_I | Ingresso | 1 | Segnale di ingresso di rilevamento hot plug. La sorgente è collegata al sink. Il segnale HPD dovrebbe essere alto. |
| SDA_I | Ingresso | 1 | Ingresso dati seriale I2C per DDC |
| EDID_CLK_I | Ingresso | 1 | Orologio di sistema per modulo I2C |
| BIT_SLIP_LANE3_O | Produzione | 1 | Segnale di slittamento di bit alla corsia 3 del trasmettitore |
| BIT_SLIP_LANE2_O | Produzione | 1 | Segnale di slittamento di bit alla corsia 2 del trasmettitore |
| BIT_SLIP_LANE1_O | Produzione | 1 | Segnale di slittamento di bit alla corsia 1 del trasmettitore |
| VIDEO_DATI_VALIDO_O | Produzione | 1 | Dati video validi in uscita |
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| DATI_AUDIO_VALID_O | Produzione | 1 | Dati audio validi in uscita |
| H_SYNC_O | Produzione | 1 | Impulso di sincronizzazione orizzontale |
| V_SYNC_O | Produzione | 1 | Impulso di sincronizzazione verticale attivo |
| E_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “Y” decodificati |
| C_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati "C" decodificati |
| SDA_O | Produzione | 1 | Uscita dati seriale I2C per DDC |
| HPD_O | Produzione | 1 | Segnale di uscita di rilevamento hot plug |
| ACR_CTS_O | Produzione | 20 | Ciclo di rigenerazione dell'orologio audio timestamp valore |
| ACR_N_O | Produzione | 20 | Parametro valore rigenerazione orologio audio (N) |
| ACR_VALID_O | Produzione | 1 | Segnale valido di rigenerazione dell'orologio audio |
| AUDIO_SAMPLE_CH1_O | Produzione | 24 | Canale 1 audioampdati |
| AUDIO_SAMPLE_CH2_O | Produzione | 24 | Canale 2 audioampdati |
| AUDIO_SAMPLE_CH3_O | Produzione | 24 | Canale 3 audioampdati |
| AUDIO_SAMPLE_CH4_O | Produzione | 24 | Canale 4 audioampdati |
| AUDIO_SAMPLE_CH5_O | Produzione | 24 | Canale 5 audioampdati |
| AUDIO_SAMPLE_CH6_O | Produzione | 24 | Canale 6 audioampdati |
| AUDIO_SAMPLE_CH7_O | Produzione | 24 | Canale 7 audioampdati |
| AUDIO_SAMPLE_CH8_O | Produzione | 24 | Canale 8 audioampdati |
Nella tabella seguente sono elencate le porte di ingresso e di uscita dell'HDMI RX IP per l'interfaccia nativa quando SCRAMBLER è abilitato.
Tabella 4-7. Input e output per l'interfaccia nativa
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| RESET_N_I | Ingresso | 1 | Segnale di reset asincrono attivo-basso |
| R_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale “R” da XCVR |
| G_RX_CLK_I | Ingresso | 1 | Orologio parallelo per canale “G” da XCVR |
| B_RX_CLK_I | Ingresso | 1 | Orologio parallelo per il canale “B” da XCVR |
| EDID_RESET_N_I | Ingresso | 1 | Segnale di reset edid asincrono attivo-basso |
| HDMI_CABLE_CLK_I | Ingresso | 1 | Orologio via cavo dalla sorgente HDMI |
| R_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli del canale “R” |
| G_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per dati paralleli del canale “G” |
| B_RX_VALID_I | Ingresso | 1 | Segnale valido da XCVR per i dati paralleli del canale "B" |
| DATI_R_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli del canale "R" da XCVR |
| DATI_G_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli del canale "G" da XCVR |
| DATI_B_I | Ingresso | NUMERO DI PIXEL ✕ 10 bit | Ricevuti dati paralleli del canale "B" da XCVR |
| SCL_I | Ingresso | 1 | Ingresso clock seriale I2C per DDC |
| HPD_I | Ingresso | 1 | Segnale di ingresso di rilevamento hot plug. La sorgente è collegata al sink e il segnale HPD dovrebbe essere alto. |
| SDA_I | Ingresso | 1 | Ingresso dati seriale I2C per DDC |
| EDID_CLK_I | Ingresso | 1 | Orologio di sistema per modulo I2C |
| BIT_SLIP_R_O | Produzione | 1 | Segnale di slittamento del bit al canale "R" del transceiver |
| BIT_SLIP_G_O | Produzione | 1 | Segnale di slittamento del bit al canale "G" del transceiver |
| Nome della porta | Direzione | Larghezza (bit) | Descrizione |
| BIT_SLIP_B_O | Produzione | 1 | Segnale di slittamento del bit al canale "B" del transceiver |
| VIDEO_DATI_VALIDO_O | Produzione | 1 | Dati video validi in uscita |
| DATI_AUDIO_VALID_O | Output1 | 1 | Dati audio validi in uscita |
| H_SYNC_O | Produzione | 1 | Impulso di sincronizzazione orizzontale |
| V_SYNC_O | Produzione | 1 | Impulso di sincronizzazione verticale attivo |
| DATA_ RATE_O | Produzione | 16 | Velocità dati Rx. I seguenti sono i valori della velocità dati:
|
| R_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “R” decodificati |
| ANDARE | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “G” decodificati |
| B_O | Produzione | NUMERO DI PIXEL ✕ Bit di profondità colore | Dati “B” decodificati |
| SDA_O | Produzione | 1 | Uscita dati seriale I2C per DDC |
| HPD_O | Produzione | 1 | Segnale di uscita di rilevamento hot plug |
| ACR_CTS_O | Produzione | 20 | Ciclo di rigenerazione dell'orologio audio timestamp valore |
| ACR_N_O | Produzione | 20 | Parametro valore rigenerazione orologio audio (N) |
| ACR_VALID_O | Produzione | 1 | Segnale valido di rigenerazione dell'orologio audio |
| AUDIO_SAMPLE_CH1_O | Produzione | 24 | Canale 1 audioampdati |
| AUDIO_SAMPLE_CH2_O | Produzione | 24 | Canale 2 audioampdati |
| AUDIO_SAMPLE_CH3_O | Produzione | 24 | Canale 3 audioampdati |
| AUDIO_SAMPLE_CH4_O | Produzione | 24 | Canale 4 audioampdati |
| AUDIO_SAMPLE_CH5_O | Produzione | 24 | Canale 5 audioampdati |
| AUDIO_SAMPLE_CH6_O | Produzione | 24 | Canale 6 audioampdati |
| AUDIO_SAMPLE_CH7_O | Produzione | 24 | Canale 7 audioampdati |
| AUDIO_SAMPLE_CH8_O | Produzione | 24 | Canale 8 audioampdati |
Simulazione del banco di prova (fai una domanda)
Testbench è fornito per verificare la funzionalità del core HDMI RX. Testbench funziona solo in Native Interface quando il numero di pixel è uno.
Per simulare il core utilizzando il banco di prova, eseguire i seguenti passaggi:
- Nella finestra Flusso di progettazione, espandere Crea progettazione.
- Fare clic con il pulsante destro del mouse su Crea SmartDesign Testbench, quindi fare clic su Esegui, come mostrato nella figura seguente.
Figura 5-1. Creazione del banco di prova SmartDesign
- Immettere un nome per il testbench SmartDesign, quindi fare clic su OK.
Figura 5-2. Denominazione di SmartDesign Testbench
Viene creato il banco di prova SmartDesign e viene visualizzato un canvas a destra del riquadro Flusso di progettazione. - Vai al catalogo SoC Libero®, seleziona View > Windows > Catalogo IP, quindi espandere Soluzioni-Video. Fare doppio clic su HDMI RX IP (v5.4.0) e quindi fare clic su OK.
- Selezionare tutte le porte, fare clic con il pulsante destro del mouse e selezionare Promuovi a livello superiore.
- Sulla barra degli strumenti SmartDesign, fare clic su Genera componente.
- Nella scheda Gerarchia stimoli, fare clic con il pulsante destro del mouse su HDMI_RX_TB testbench file, quindi fare clic su Simula progettazione pre-synth > Apri in modo interattivo.
Lo strumento ModelSim® si apre con il banco di prova, come mostrato nella figura seguente.
Figura 5-3. Strumento ModelSim con testbench HDMI RX File
Importante: ise la simulazione viene interrotta a causa del limite di tempo di esecuzione specificato nel DO file, utilizzare il comando run -all per completare la simulazione.
Licenza (Fai una domanda)
HDMI RX IP viene fornito con le seguenti due opzioni di licenza:
- Crittografato: viene fornito codice RTL completamente criptato per il core. È disponibile gratuitamente con una qualsiasi delle licenze Libero, consentendo l'istanziazione del core con SmartDesign. È possibile eseguire Simulazione, Sintesi, Layout e programmare il silicio FPGA utilizzando la suite di progettazione Libero.
- RTL: il codice sorgente completo di RTL è soggetto a licenza, che deve essere acquistata separatamente.
Risultati della simulazione (Fai una domanda)
Il seguente diagramma temporale per HDMI RX IP mostra i periodi dei dati video e dei dati di controllo.
Figura 6-1. Dati video
Il diagramma seguente mostra le uscite hsync e vsync per i corrispondenti ingressi dei dati di controllo.
Figura 6-2. Segnali di sincronizzazione orizzontale e verticale
Il diagramma seguente mostra la parte EDID.
Figura 6-3. Segnali EDID
Utilizzo delle risorse (fai una domanda)
HDMI RX IP è implementato in PolarFire® FPGA (MPF300T – Pacchetto 1FCG1152I). La seguente tabella elenca le risorse utilizzate quando Numero di pixel = 1 pixel.
Tabella 7-1. Utilizzo delle risorse per la modalità 1 pixel
| Formato colore | Profondità del colore | SCRAMBLER | Tessuto 4LUT | Tessuto DFF | Interfaccia 4LUT | Interfaccia DFF | uSRAM (64×12) | Memoria RAM (20k) |
| Colore RGB | 8 | Disabilitare | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Disabilitare | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Disabilitare | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Disabilitare | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Disabilitare | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Disabilitare | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Disabilitare | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Disabilitare | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Disabilitare | 1585 | 1327 | 492 | 492 | 14 | 9 |
Nella tabella seguente sono elencate le risorse utilizzate quando Numero di pixel = 4 pixel.
Tabella 7-2. Utilizzo delle risorse per la modalità 4 pixel
| Formato colore | Profondità del colore | SCRAMBLER | Tessuto 4LUT | Tessuto DFF | Interfaccia 4LUT | Interfaccia DFF | uSRAM (64×12) | Memoria RAM (20k) |
| Colore RGB | 8 | Disabilitare | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Disabilitare | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Disabilitare | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| Colore RGB | 10 | Abilitare | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Abilitare | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Abilitare | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Disabilitare | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Disabilitare | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Disabilitare | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Disabilitare | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Nella tabella seguente sono elencate le risorse utilizzate quando Numero di pixel = 4 pixel e SCRAMBLER è abilitato.
Tabella 7-3. Utilizzo delle risorse per la modalità 4 pixel e SCRAMBLER abilitato
| Formato colore | Profondità del colore | SCRAMBLER | Tessuto 4LUT | Tessuto DFF | Interfaccia 4LUT | Interfaccia DFF | uSRAM (64×12) | Memoria RAM (20k) |
| Colore RGB | 8 | Abilitare | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Abilitare | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Abilitare | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integrazione di sistema (fai una domanda)
Questa sezione mostra come integrare l'IP nella progettazione di Libero.
Nella tabella seguente sono elencate le configurazioni di PF XCVR, PF TX PLL e PF CCC richieste per diverse risoluzioni e larghezze di bit.
Tabella 8-1. Configurazioni PF XCVR, PF TX PLL e PF CCC
| Risoluzione | Larghezza in bit | Configurazione PF XCVR | CDR REF CLOCK PADS | Configurazione PF CCC | |||
| Velocità dati RX | Frequenza di clock di riferimento RX CDR | Larghezza del tessuto RX PCS | Frequenza di ingresso | Frequenza di uscita | |||
| 1PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
Ricevitore HDMIampil Design 1: Se configurato in modalità Profondità colore = 8 bit e Numero di pixel = 1 pixel, è mostrato nella figura seguente.
Figura 8-1. HDMI RX Sampil Design 1
Per esempioample, nelle configurazioni a 8 bit, i seguenti componenti fanno parte del progetto:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per la modalità full duplex TX e RX. Velocità dati RX di 1485 Mbps in modalità PMA, con larghezza dati configurata a 10 bit per la modalità 1 PXL e clock di riferimento CDR a 148.5 MHz. Velocità dati TX di 1485 Mbps in modalità PMA, con larghezza dati configurata a 10 bit con fattore di divisione clock 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK sono pilotati da PF_XCVR_REF_CLK con pin Pad AE27, AE28.
- Il pin EDID CLK_I dovrebbe essere pilotato con un clock da 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I sono rispettivamente controllati da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I sono rispettivamente controllati da LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL.
- DATA_R_I, DATA_G_I e DATA_B_I sono rispettivamente gestiti da LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA.
Ricevitore HDMIampil Design 2: Se configurato in modalità Profondità colore = 8 bit e Numero di pixel = 4 pixel, è mostrato nella figura seguente.
Figura 8-2. HDMI RX Sampil Design 2
Per esempioample, nelle configurazioni a 8 bit, i seguenti componenti fanno parte del progetto:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per la modalità full duplex TX e RX. Velocità dati RX di 1485 Mbps in modalità PMA, con larghezza dati configurata a 40 bit per la modalità 4 PXL e clock di riferimento CDR a 148.5 MHz. Velocità dati TX di 1485 Mbps in modalità PMA, con larghezza dati configurata a 40 bit con fattore di divisione clock 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK sono pilotati da PF_XCVR_REF_CLK con pin Pad AE27, AE28.
- Il pin EDID CLK_I dovrebbe essere pilotato con un clock da 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I sono rispettivamente controllati da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I sono rispettivamente controllati da LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL.
- DATA_R_I, DATA_G_I e DATA_B_I sono rispettivamente gestiti da LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA.
Ricevitore HDMIampil Design 3: Se configurato in modalità Profondità colore = 8 bit, Numero di pixel = 4 Pixel e SCRAMBLER = Abilitato, è mostrato nella figura seguente.
Figura 8-3. HDMI RX Sampil Design 3
Per esempioample, nelle configurazioni a 8 bit, i seguenti componenti fanno parte del progetto:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per la modalità TX e RX indipendente. Velocità dati RX di 5940 Mbps in modalità PMA, con larghezza dati configurata a 40 bit per la modalità 4 PXL e clock di riferimento CDR a 148.5 MHz. Velocità dati TX di 5940 Mbps in modalità PMA, con larghezza dati configurata a 40 bit con fattore di divisione del clock 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK sono pilotati da PF_XCVR_REF_CLK con pin Pad AF29, AF30.
- Il pin EDID CLK_I dovrebbe funzionare con un clock da 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I sono rispettivamente controllati da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I sono rispettivamente controllati da LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL.
- DATA_R_I, DATA_G_I e DATA_B_I sono rispettivamente gestiti da LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA.
Ricevitore HDMIampil Design 4: Se configurato in modalità Profondità colore = 12 bit, Numero di pixel = 4 Pixel e SCRAMBLER = Abilitato, è mostrato nella figura seguente.
Figura 8-4. HDMI RX Sampil Design 4
Per esempioample, nelle configurazioni a 12 bit, i seguenti componenti fanno parte del progetto:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per la modalità Solo RX. Velocità dati RX di 4455 Mbps in modalità PMA, con larghezza dati configurata a 40 bit per la modalità 4 PXL e clock di riferimento CDR di 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK sono pilotati da PF_XCVR_REF_CLK con pin Pad AF29, AF30.
- Il pin EDID CLK_I dovrebbe funzionare con un clock da 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I sono rispettivamente controllati da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I sono rispettivamente controllati da LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL.
- DATA_R_I, DATA_G_I e DATA_B_I sono rispettivamente gestiti da LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA.
- Il modulo PF_CCC_C0 genera un clock denominato OUT0_FABCLK_0 con una frequenza di 74.25 MHz, derivato da un clock di input di 111.375 MHz, pilotato da LANE1_RX_CLK_R.
Ricevitore HDMIampil Design 5: Quando configurato in Profondità colore = 8 bit, Numero di pixel = 4 Modalità pixel e SCRAMBLER = Abilitato è mostrato nella figura seguente. Questo design è una velocità dati dinamica con DRI.
Figura 8-5. HDMI RX Sampil Design 5
Per esempioample, nelle configurazioni a 8 bit, i seguenti componenti fanno parte del progetto:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) è configurato per la modalità Solo RX con interfaccia di riconfigurazione dinamica abilitata. Velocità dati RX di 5940 Mbps in modalità PMA, con larghezza dati configurata a 40 bit per la modalità 4 PXL e clock di riferimento CDR a 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK e LANE3_CDR_REF_CLK sono pilotati da PF_XCVR_REF_CLK con pin Pad AF29, AF30.
- Il pin EDID CLK_I dovrebbe funzionare con un clock da 150 MHz con CCC.
- R_RX_CLK_I, G_RX_CLK_I e B_RX_CLK_I sono rispettivamente controllati da LANE3_TX_CLK_R, LANE2_TX_CLK_R e LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I e B_RX_VALID_I sono rispettivamente controllati da LANE3_RX_VAL, LANE2_RX_VAL e LANE1_RX_VAL.
- DATA_R_I, DATA_G_I e DATA_B_I sono rispettivamente gestiti da LANE3_RX_DATA, LANE2_RX_DATA e LANE1_RX_DATA.
Cronologia delle revisioni (fai una domanda)
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Tabella 9-1. Cronologia delle revisioni
| Revisione | Data | Descrizione |
| D | 02/2025 | Di seguito l'elenco delle modifiche apportate nella revisione C del documento:
|
| C | 02/2023 | Di seguito l'elenco delle modifiche apportate nella revisione C del documento:
|
| B | 09/2022 | Di seguito l'elenco delle modifiche apportate alla revisione B del documento:
|
| A | 04/2022 | Di seguito è riportato l'elenco delle modifiche apportate alla revisione A del documento:
|
| 2.0 | — | Di seguito è riportato un riepilogo delle modifiche apportate in questa revisione.
|
| 1.0 | 08/2021 | Revisione iniziale. |
Supporto FPGA per microchip
Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici di vendita in tutto il mondo. Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto risposta. Contattare il Centro di assistenza tecnica tramite il websito a www.microchip.com/support. Menziona il numero di parte del dispositivo FPGA, seleziona la categoria di custodia appropriata e carica il design files durante la creazione di un caso di supporto tecnico. Contattare il servizio clienti per il supporto non tecnico del prodotto, come prezzi del prodotto, aggiornamenti del prodotto, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.
- Dal Nord America, chiamare 800.262.1060
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© 2025 Microchip Technology Inc. e le sue sussidiarie
Domande frequenti
- D: Come posso aggiornare il core IP HDMI RX?
R: Il core IP può essere aggiornato tramite il software Libero SoC o scaricato manualmente dal catalogo. Una volta installato nel catalogo IP del software Libero SoC, può essere configurato, generato e istanziato all'interno di SmartDesign per l'inclusione nel progetto.
Documenti / Risorse
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Ricevitore HDMI con interfaccia multimediale ad alta definizione FPGA PolarFire MICROCHIP [pdf] Guida utente PolarFire FPGA, PolarFire FPGA Ricevitore HDMI interfaccia multimediale ad alta definizione, Ricevitore HDMI interfaccia multimediale ad alta definizione, Ricevitore HDMI interfaccia multimediale, Ricevitore HDMI interfaccia, Ricevitore HDMI |
