MICROCHIP PolarFire FPGA Penerima HDMI Antara Muka Multimedia Definisi Tinggi
Pengenalan (Tanya Soalan)
IP penerima Antara Muka Multimedia Definisi Tinggi (HDMI) Microchip menyokong data video dan penerimaan data paket audio yang diterangkan dalam spesifikasi standard HDMI. HDMI RX IP direka khusus untuk peranti PolarFire® FPGA dan PolarFire System on Chip (SoC) FPGA yang menyokong HDMI 2.0 untuk resolusi sehingga 1920 × 1080 pada 60 Hz dalam mod satu piksel dan sehingga 3840 × 2160 pada 60 Hz dalam mod empat piksel. IP RX menyokong Pengesanan Palam Panas (HPD) untuk memantau kuasa hidup atau mati dan cabut atau palam peristiwa untuk menunjukkan komunikasi antara sumber HDMI dan sinki HDMI.
Sumber HDMI menggunakan saluran Data Paparan (DDC) untuk membaca Data Pengenalan Paparan Lanjutan (EDID) sinki untuk mengetahui konfigurasi dan/atau keupayaan Sinki. IP HDMI RX mempunyai EDID yang telah diprogramkan, yang boleh dibaca oleh sumber HDMI melalui saluran I2C standard. Transceiver peranti PolarFire FPGA dan PolarFire SoC FPGA digunakan bersama-sama dengan RX IP untuk menyahsiri data bersiri menjadi data 10-bit. Saluran data dalam HDMI dibenarkan mempunyai perbezaan yang besar di antara mereka. IP HDMI RX menghilangkan pencongan antara saluran data menggunakan First-In First-Out (FIFO). IP ini menukar data Transition Minimized Differential Signaling (TMDS) yang diterima daripada sumber HDMI melalui transceiver kepada data piksel RGB 24-bit, data audio 24-bit dan isyarat kawalan. Empat token kawalan standard yang dinyatakan dalam protokol HDMI digunakan untuk menjajarkan fasa data semasa penyahserikatan.
Ringkasan
Jadual berikut menyediakan ringkasan ciri HDMI RX IP.
Jadual 1. Ciri-ciri IP HDMI RX
| Versi Teras | Panduan pengguna ini menyokong HDMI RX IP v5.4. |
| Keluarga Peranti yang Disokong |
|
| Aliran Alat yang Disokong | Memerlukan Libero® SoC v12.0 atau keluaran yang lebih baru. |
| Antara Muka Disokong | Antara muka yang disokong oleh HDMI RX IP ialah:
|
| Pelesenan | HDMI RX IP disediakan dengan dua pilihan lesen berikut:
|
Ciri-ciri
HDMI RX IP mempunyai ciri-ciri berikut:
- Serasi untuk HDMI 2.0
- Menyokong Kedalaman Warna 8, 10, 12 dan 16 Bit
- Menyokong Format Warna seperti RGB, YUV 4:2:2 dan YUV 4:4:4
- Menyokong Satu atau Empat Piksel Setiap Input Jam
- Menyokong Resolusi sehingga 1920 ✕ 1080 pada 60 Hz dalam mod Satu Piksel dan sehingga 3840 ✕ 2160 pada 60 Hz dalam mod Empat Piksel.
- Mengesan Palam Panas
- Menyokong Skim Penyahkodan – TMDS
- Menyokong Input DVI
- Menyokong Saluran Data Paparan (DDC) dan Saluran Data Paparan Dipertingkat (E-DDC)
- Menyokong Native dan AXI4 Stream Video Interface untuk Pemindahan Data Video
- Menyokong Native dan AXI4 Stream Audio Interface untuk Pemindahan Data Audio
Ciri Tidak Disokong
Berikut ialah ciri HDMI RX IP yang tidak disokong:
- Format warna 4:2:0 tidak disokong.
- Julat Dinamik Tinggi (HDR) dan Perlindungan Kandungan Digital Lebar Jalur Tinggi (HDCP) tidak disokong.
- Kadar Segar Semula Pembolehubah (VRR) dan Mod Kependaman Rendah Auto (ALLM) tidak disokong.
- Parameter Pemasaan Mendatar yang tidak boleh dibahagikan dengan empat dalam mod Empat Piksel tidak disokong.
Arahan Pemasangan
Teras IP mesti dipasang pada Katalog IP perisian Libero® SoC secara automatik melalui fungsi kemas kini Katalog IP dalam perisian Libero SoC, atau ia dimuat turun secara manual daripada katalog. Setelah teras IP dipasang dalam Katalog IP perisian SoC Libero, ia dikonfigurasikan, dijana dan dijadikan instantiated dalam Reka Bentuk Pintar untuk dimasukkan dalam projek Libero.
Peranti Sumber Diuji (Tanya Soalan)
Jadual berikut menyenaraikan peranti sumber yang diuji.
Jadual 1-1. Peranti Sumber Diuji
| Peranti | Mod Piksel | Resolusi Diuji | Kedalaman Warna (Bit) | Mod Warna | Audio |
| quantumdata™ M41h Penganalisis HDMI | 1 | 720P 30 FPS, 720P 60 FPS dan 1080P 60 FPS | 8 | RGB, YUV444 dan YUV422 | ya |
| 1080P 30 FPS | 8, 10, 12 dan 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS dan 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 dan 16 | ||||
| 4K 30 FPS | 8, 10, 12 dan 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | ya |
| 4 | 1080P 60 FPS dan 4K 30 FPS | ||||
| Dell Latitud 3420 | 1 | 1080P 60 FPS | 8 | RGB | ya |
| 4 | 4K 30 FPS dan 4K 60 FPS | ||||
| Astro VA-1844A Penguji HDMI® | 1 | 720P 30 FPS, 720P 60 FPS dan 1080P 60 FPS | 8 | RGB, YUV444 dan YUV422 | ya |
| 1080P 30 FPS | 8, 10, 12 dan 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS dan 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 dan 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | Tidak |
| 4 | 4K 60 FPS |
Konfigurasi IP HDMI RX (Tanya Soalan)
Bahagian ini memberikan overview antara muka Konfigurator IP HDMI RX dan komponennya. HDMI RX IP Configurator menyediakan antara muka grafik untuk menyediakan teras HDMI RX. Konfigurator ini membolehkan pengguna memilih parameter seperti Bilangan Piksel, Bilangan saluran audio, Antara Muka Video, Antara Muka Audio, SCRAMBLER, Kedalaman Warna, Format Warna, Testbench dan Lesen. Antara muka Configurator termasuk menu lungsur turun dan pilihan untuk menyesuaikan tetapan. Konfigurasi utama diterangkan dalam Jadual 4-1. Rajah berikut memberikan butiran terperinci view antara muka HDMI RX IP Configurator.
Rajah 2-1. Konfigurator IP HDMI RX
Antara muka juga termasuk butang OK dan Batal untuk mengesahkan atau membuang konfigurasi.
Pelaksanaan Perkakasan (Tanya Soalan)
Angka berikut menerangkan antara muka HDMI RX IP dengan transceiver (XCVR).
Rajah 3-1. Rajah Blok RX HDMI
Rajah 3-2. Gambarajah Blok Terperinci Penerima
HDMI RX terdiri daripada tiga stages:
- Penjajar fasa menjajarkan data selari berkenaan dengan mengawal sempadan token menggunakan slip bit transceiver.
- Penyahkod TMDS menukarkan data yang dikodkan 10-bit kepada data piksel video 8-bit, data paket audio 4-bit dan isyarat kawalan 2-bit.
- FIFO mengeluarkan pencongan antara jam lorong R, G dan B.
Penjajaran Fasa (Tanya Soalan)
Data selari 10-bit daripada XCVR tidak sentiasa diselaraskan berkenaan dengan sempadan perkataan yang dikodkan TMDS. Data selari perlu sedikit dianjak dan diselaraskan untuk menyahkod data. Penjajaran fasa menjajarkan data selari yang masuk ke sempadan perkataan menggunakan ciri gelinciran bit dalam XCVR. XCVR dalam mod Per-Monitor DPI Awareness (PMA) membenarkan ciri gelinciran bit, di mana ia melaraskan penjajaran perkataan 10-bit yang dinyahsiri sebanyak 1-bit. Setiap kali, selepas melaraskan perkataan 10-bit dengan kedudukan gelinciran 1 bit, ia dibandingkan dengan mana-mana satu daripada empat token kawalan protokol HDMI untuk mengunci kedudukan semasa tempoh kawalan. Perkataan 10-bit diselaraskan dengan betul dan dianggap sah untuk s seterusnyatages. Setiap saluran warna mempunyai penjajar fasa sendiri, penyahkod TMDS mula menyahkod hanya apabila semua penjajar fasa dikunci untuk membetulkan sempadan perkataan.
Penyahkod TMDS (Tanya Soalan)
Penyahkod TMDS menyahkod 10-bit yang dinyahsiri daripada transceiver kepada data piksel 8-bit semasa tempoh video. HSYNC, VSYNC dan PACKET HEADER dijana semasa tempoh kawalan daripada data saluran biru 10-bit. Data paket audio dinyahkodkan ke saluran R dan G masing-masing dengan empat bit. Penyahkod TMDS setiap saluran beroperasi pada jamnya sendiri. Oleh itu, ia boleh mempunyai kecondongan tertentu antara saluran.
Saluran ke Saluran De-Skew (Tanya Soalan)
Logik de-skew berasaskan FIFO digunakan untuk mengeluarkan pencongan antara saluran. Setiap saluran menerima isyarat yang sah daripada unit penjajaran fasa untuk menunjukkan sama ada data 10-bit yang masuk daripada penjajar fasa adalah sah. Jika semua saluran adalah sah (telah mencapai penjajaran fasa), modul FIFO mula menghantar data melalui modul FIFO menggunakan isyarat daya baca dan tulis (tulis masuk dan baca keluar secara berterusan). Apabila token kawalan dikesan dalam mana-mana output FIFO, aliran baca keluar digantung dan isyarat yang dikesan penanda dijana untuk menunjukkan ketibaan penanda tertentu dalam strim video. Aliran baca keluar disambung semula hanya apabila penanda ini telah tiba pada ketiga-tiga saluran. Akibatnya, pencongan yang berkaitan dikeluarkan. FIFO dwi-jam menyegerakkan ketiga-tiga aliran data ke jam saluran biru untuk mengalih keluar pencongan yang berkaitan. Rajah berikut menerangkan teknik de-skew saluran ke saluran.
Rajah 3-3. Saluran ke Saluran De-Skew
DDC (Tanya Soalan)
DDC ialah saluran komunikasi berdasarkan spesifikasi bas I2C. Sumber menggunakan arahan I2C untuk membaca maklumat daripada E-EDID sinki dengan alamat hamba. HDMI RX IP menggunakan EDID yang dipratentukan dengan berbilang resolusi menyokong resolusi sehingga 1920 ✕ 1080 pada 60 Hz dalam mod Satu Piksel dan sehingga 3840 ✕ 2160 pada 60 Hz dalam mod Empat Piksel.
EDID mewakili nama paparan sebagai paparan Microchip HDMI.
Parameter HDMI RX dan Isyarat Antara Muka (Tanya Soalan)
Bahagian ini membincangkan parameter dalam konfigurator GUI HDMI RX dan isyarat I/O.
Parameter Konfigurasi (Tanya Soalan)
Jadual berikut menyenaraikan parameter konfigurasi dalam HDMI RX IP.
Jadual 4-1. Parameter Konfigurasi
| Nama Parameter | Penerangan |
| Format Warna | Mentakrifkan ruang warna. Menyokong format warna berikut:
|
| Kedalaman Warna | Menentukan bilangan bit bagi setiap komponen warna. Menyokong 8, 10, 12 dan 16 bit setiap komponen. |
| Bilangan Piksel | Menunjukkan bilangan piksel setiap input jam:
|
| PENANCANG | Sokongan untuk resolusi 4K pada 60 bingkai sesaat:
|
| Bilangan saluran audio | Menyokong bilangan saluran audio:
|
| Antara Muka Video | Aliran asli dan AXI |
| Antara Muka Audio | Aliran asli dan AXI |
| bangku ujian | Membenarkan pemilihan persekitaran bangku ujian. Menyokong pilihan bangku ujian berikut:
|
| Lesen | Nyatakan jenis lesen. Menyediakan dua pilihan lesen berikut:
|
Pelabuhan (Tanya Soalan)
Jadual berikut menyenaraikan port input dan output bagi HDMI RX IP untuk antara muka Asli apabila Format Warna ialah RGB.
Jadual 4-2. Input dan Output untuk Antara Muka Asli
| Nama Isyarat | Arah | Lebar (Bit) | Penerangan |
| RESET_N_I | Input | 1 | Isyarat tetapan semula tak segerak aktif-rendah |
| R_RX_CLK_I | Input | 1 | Jam selari untuk saluran "R" daripada XCVR |
| G_RX_CLK_I | Input | 1 | Jam selari untuk saluran "G" daripada XCVR |
| B_RX_CLK_I | Input | 1 | Jam selari untuk saluran "B" daripada XCVR |
| EDID_RESET_N_I | Input | 1 | Isyarat tetapan semula edid tak segerak rendah aktif |
| R_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari saluran "R". |
| G_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari saluran "G". |
| B_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari saluran "B". |
| Nama Isyarat | Arah | Lebar (Bit) | Penerangan |
| DATA_R_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari saluran "R" daripada XCVR |
| DATA_G_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari saluran "G" daripada XCVR |
| DATA_B_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari saluran "B" daripada XCVR |
| SCL_I | Input | 1 | Input jam bersiri I2C untuk DDC |
| HPD_I | Input | 1 | Palam panas mengesan isyarat input. Sumber disambungkan kepada isyarat HPD tenggelam harus tinggi. |
| SDA_I | Input | 1 | Input data bersiri I2C untuk DDC |
| EDID_CLK_I | Input | 1 | Jam sistem untuk modul I2C |
| BIT_SLIP_R_O | Keluaran | 1 | Isyarat gelincir bit ke saluran "R" transceiver |
| BIT_SLIP_G_O | Keluaran | 1 | Isyarat gelinciran bit ke saluran "G" transceiver |
| BIT_SLIP_B_O | Keluaran | 1 | Isyarat gelinciran bit ke saluran "B" transceiver |
| VIDEO_DATA_VALID_O | Keluaran | 1 | Data video output yang sah |
| AUDIO_DATA_VALID_O | Keluaran | 1 | Data audio output yang sah |
| H_SYNC_O | Keluaran | 1 | Nadi penyegerakan mendatar |
| V_SYNC_O | Keluaran | 1 | Nadi penyegerakan menegak aktif |
| R_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "R" dinyahkod |
| G_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "G" dinyahkod |
| B_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "B" dinyahkodkan |
| SDA_O | Keluaran | 1 | Output data bersiri I2C untuk DDC |
| HPD_O | Keluaran | 1 | Palam panas mengesan isyarat keluaran |
| ACR_CTS_O | Keluaran | 20 | Jadual Masa Kitaran Penjanaan Semula Jam Audioamp nilai |
| ACR_N_O | Keluaran | 20 | Parameter nilai Penjanaan Semula Jam Audio (N). |
| ACR_VALID_O | Keluaran | 1 | Isyarat sah Penjanaan Semula Jam Audio |
| AUDIO_SAMPLE_CH1_O | Keluaran | 24 | Audio saluran 1ample data |
| AUDIO_SAMPLE_CH2_O | Keluaran | 24 | Audio saluran 2ample data |
| AUDIO_SAMPLE_CH3_O | Keluaran | 24 | Audio saluran 3ample data |
| AUDIO_SAMPLE_CH4_O | Keluaran | 24 | Audio saluran 4ample data |
| AUDIO_SAMPLE_CH5_O | Keluaran | 24 | Audio saluran 5ample data |
| AUDIO_SAMPLE_CH6_O | Keluaran | 24 | Audio saluran 6ample data |
| AUDIO_SAMPLE_CH7_O | Keluaran | 24 | Audio saluran 7ample data |
| AUDIO_SAMPLE_CH8_O | Keluaran | 24 | Audio saluran 8ample data |
| HDMI_DVI_MODE_O | Keluaran | 1 | Berikut ialah dua mod:
|
Jadual berikut menerangkan port input dan output HDMI RX IP untuk Antara Muka Video Strim AXI4.
Jadual 4-3. Port Input dan Output untuk Antara Muka Video Strim AXI4
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| TDATA_O | Keluaran | BILANGAN PIKSEL ✕ Kedalaman Warna ✕ 3 bit | Data video output [R, G, B] |
| TVALID_O | Keluaran | 1 | Video output sah |
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| TLAST_O | Keluaran | 1 | Isyarat akhir bingkai output |
| TUSER_O | Keluaran | 3 |
|
| TSTRB_O | Keluaran | 3 | Keluaran strob data video |
| TKEEP_O | Keluaran | 3 | Simpan data video output |
Jadual berikut menerangkan port input dan output HDMI RX IP untuk Antara Muka Audio Strim AXI4.
Jadual 4-4. Port Input dan Output untuk Antara Muka Audio Strim AXI4
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| AUDIO_TDATA_O | Keluaran | 24 | Data audio output |
| AUDIO_TID_O | Keluaran | 3 | Saluran audio output |
| AUDIO_TVALID_O | Keluaran | 1 | Keluarkan isyarat audio yang sah |
Jadual berikut menyenaraikan port input dan output bagi HDMI RX IP untuk antara muka Asli apabila Format Warna ialah YUV444.
Jadual 4-5. Input dan Output untuk Antara Muka Asli
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| RESET_N_I | Input | 1 | Isyarat tetapan semula tak segerak aktif-rendah |
| LANE3_RX_CLK_I | Input | 1 | Jam selari untuk saluran Lane 3 dari XCVR |
| LANE2_RX_CLK_I | Input | 1 | Jam selari untuk saluran Lane 2 dari XCVR |
| LANE1_RX_CLK_I | Input | 1 | Jam selari untuk saluran Lane 1 dari XCVR |
| EDID_RESET_N_I | Input | 1 | Isyarat tetapan semula edid tak segerak rendah aktif |
| LANE3_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari Lorong 3 |
| LANE2_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari Lorong 2 |
| LANE1_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari Lorong 1 |
| DATA_LANE3_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari Lane 3 daripada XCVR |
| DATA_LANE2_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari Lane 2 daripada XCVR |
| DATA_LANE1_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari Lane 1 daripada XCVR |
| SCL_I | Input | 1 | Input jam bersiri I2C untuk DDC |
| HPD_I | Input | 1 | Palam panas mengesan isyarat input. Sumber disambungkan kepada isyarat HPD tenggelam harus tinggi. |
| SDA_I | Input | 1 | Input data bersiri I2C untuk DDC |
| EDID_CLK_I | Input | 1 | Jam sistem untuk modul I2C |
| BIT_SLIP_LANE3_O | Keluaran | 1 | Isyarat gelinciran bit ke Lorong 3 transceiver |
| BIT_SLIP_LANE2_O | Keluaran | 1 | Isyarat gelinciran bit ke Lorong 2 transceiver |
| BIT_SLIP_LANE1_O | Keluaran | 1 | Isyarat gelinciran bit ke Lorong 1 transceiver |
| VIDEO_DATA_VALID_O | Keluaran | 1 | Data video output yang sah |
| AUDIO_DATA_VALID_O | Keluaran | 1 | Data audio output yang sah |
| H_SYNC_O | Keluaran | 1 | Nadi penyegerakan mendatar |
| V_SYNC_O | Keluaran | 1 | Nadi penyegerakan menegak aktif |
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| Y_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "Y" dinyahkod |
| Cb_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "Cb" dinyahkod |
| Cr_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "Cr" dinyahkod |
| SDA_O | Keluaran | 1 | Output data bersiri I2C untuk DDC |
| HPD_O | Keluaran | 1 | Palam panas mengesan isyarat keluaran |
| ACR_CTS_O | Keluaran | 20 | Masa Kitaran Penjanaan Semula Jam Audioamp nilai |
| ACR_N_O | Keluaran | 20 | Parameter nilai Penjanaan Semula Jam Audio (N). |
| ACR_VALID_O | Keluaran | 1 | Isyarat sah Penjanaan Semula Jam Audio |
| AUDIO_SAMPLE_CH1_O | Keluaran | 24 | Audio saluran 1ample data |
| AUDIO_SAMPLE_CH2_O | Keluaran | 24 | Audio saluran 2ample data |
| AUDIO_SAMPLE_CH3_O | Keluaran | 24 | Audio saluran 3ample data |
| AUDIO_SAMPLE_CH4_O | Keluaran | 24 | Audio saluran 4ample data |
| AUDIO_SAMPLE_CH5_O | Keluaran | 24 | Audio saluran 5ample data |
| AUDIO_SAMPLE_CH6_O | Keluaran | 24 | Audio saluran 6ample data |
| AUDIO_SAMPLE_CH7_O | Keluaran | 24 | Audio saluran 7ample data |
| AUDIO_SAMPLE_CH8_O | Keluaran | 24 | Audio saluran 8ample data |
Jadual berikut menyenaraikan port input dan output bagi HDMI RX IP untuk antara muka Asli apabila Format Warna ialah YUV422.
Jadual 4-6. Input dan Output untuk Antara Muka Asli
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| RESET_N_I | Input | 1 | Isyarat tetapan semula tak segerak aktif-rendah |
| LANE3_RX_CLK_I | Input | 1 | Jam selari untuk saluran Lane 3 dari XCVR |
| LANE2_RX_CLK_I | Input | 1 | Jam selari untuk saluran Lane 2 dari XCVR |
| LANE1_RX_CLK_I | Input | 1 | Jam selari untuk saluran Lane 1 dari XCVR |
| EDID_RESET_N_I | Input | 1 | Isyarat tetapan semula edid tak segerak rendah aktif |
| LANE3_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari Lorong 3 |
| LANE2_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari Lorong 2 |
| LANE1_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari Lorong 1 |
| DATA_LANE3_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari Lane 3 daripada XCVR |
| DATA_LANE2_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari Lane 2 daripada XCVR |
| DATA_LANE1_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari Lane 1 daripada XCVR |
| SCL_I | Input | 1 | Input jam bersiri I2C untuk DDC |
| HPD_I | Input | 1 | Palam panas mengesan isyarat input. Sumber disambungkan kepada isyarat HPD tenggelam harus tinggi. |
| SDA_I | Input | 1 | Input data bersiri I2C untuk DDC |
| EDID_CLK_I | Input | 1 | Jam sistem untuk modul I2C |
| BIT_SLIP_LANE3_O | Keluaran | 1 | Isyarat gelinciran bit ke Lorong 3 transceiver |
| BIT_SLIP_LANE2_O | Keluaran | 1 | Isyarat gelinciran bit ke Lorong 2 transceiver |
| BIT_SLIP_LANE1_O | Keluaran | 1 | Isyarat gelinciran bit ke Lorong 1 transceiver |
| VIDEO_DATA_VALID_O | Keluaran | 1 | Data video output yang sah |
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| AUDIO_DATA_VALID_O | Keluaran | 1 | Data audio output yang sah |
| H_SYNC_O | Keluaran | 1 | Nadi penyegerakan mendatar |
| V_SYNC_O | Keluaran | 1 | Nadi penyegerakan menegak aktif |
| Y_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "Y" dinyahkod |
| C_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "C" dinyahkod |
| SDA_O | Keluaran | 1 | Output data bersiri I2C untuk DDC |
| HPD_O | Keluaran | 1 | Palam panas mengesan isyarat keluaran |
| ACR_CTS_O | Keluaran | 20 | Masa Kitaran Penjanaan Semula Jam Audioamp nilai |
| ACR_N_O | Keluaran | 20 | Parameter nilai Penjanaan Semula Jam Audio (N). |
| ACR_VALID_O | Keluaran | 1 | Isyarat sah Penjanaan Semula Jam Audio |
| AUDIO_SAMPLE_CH1_O | Keluaran | 24 | Audio saluran 1ample data |
| AUDIO_SAMPLE_CH2_O | Keluaran | 24 | Audio saluran 2ample data |
| AUDIO_SAMPLE_CH3_O | Keluaran | 24 | Audio saluran 3ample data |
| AUDIO_SAMPLE_CH4_O | Keluaran | 24 | Audio saluran 4ample data |
| AUDIO_SAMPLE_CH5_O | Keluaran | 24 | Audio saluran 5ample data |
| AUDIO_SAMPLE_CH6_O | Keluaran | 24 | Audio saluran 6ample data |
| AUDIO_SAMPLE_CH7_O | Keluaran | 24 | Audio saluran 7ample data |
| AUDIO_SAMPLE_CH8_O | Keluaran | 24 | Audio saluran 8ample data |
Jadual berikut menyenaraikan port input dan output bagi HDMI RX IP untuk antara muka Asli apabila SCRAMBLER Didayakan.
Jadual 4-7. Input dan Output untuk Antara Muka Asli
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| RESET_N_I | Input | 1 | Isyarat tetapan semula tak segerak aktif-rendah |
| R_RX_CLK_I | Input | 1 | Jam selari untuk saluran "R" daripada XCVR |
| G_RX_CLK_I | Input | 1 | Jam selari untuk saluran "G" daripada XCVR |
| B_RX_CLK_I | Input | 1 | Jam selari untuk saluran "B" daripada XCVR |
| EDID_RESET_N_I | Input | 1 | Isyarat tetapan semula edid tak segerak rendah aktif |
| HDMI_CABLE_CLK_I | Input | 1 | Jam kabel daripada sumber HDMI |
| R_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari saluran "R". |
| G_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari saluran "G". |
| B_RX_VALID_I | Input | 1 | Isyarat sah daripada XCVR untuk data selari saluran "B". |
| DATA_R_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari saluran "R" daripada XCVR |
| DATA_G_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari saluran "G" daripada XCVR |
| DATA_B_I | Input | BILANGAN PIKSEL ✕ 10 bit | Menerima data selari saluran "B" daripada XCVR |
| SCL_I | Input | 1 | Input jam bersiri I2C untuk DDC |
| HPD_I | Input | 1 | Palam panas mengesan isyarat input. Sumber disambungkan ke singki, dan isyarat HPD harus tinggi. |
| SDA_I | Input | 1 | Input data bersiri I2C untuk DDC |
| EDID_CLK_I | Input | 1 | Jam sistem untuk modul I2C |
| BIT_SLIP_R_O | Keluaran | 1 | Isyarat gelincir bit ke saluran "R" transceiver |
| BIT_SLIP_G_O | Keluaran | 1 | Isyarat gelinciran bit ke saluran "G" transceiver |
| Nama Pelabuhan | Arah | Lebar (Bit) | Penerangan |
| BIT_SLIP_B_O | Keluaran | 1 | Isyarat gelinciran bit ke saluran "B" transceiver |
| VIDEO_DATA_VALID_O | Keluaran | 1 | Data video output yang sah |
| AUDIO_DATA_VALID_O | Keluaran1 | 1 | Data audio output yang sah |
| H_SYNC_O | Keluaran | 1 | Nadi penyegerakan mendatar |
| V_SYNC_O | Keluaran | 1 | Nadi penyegerakan menegak aktif |
| DATA_ KADAR_O | Keluaran | 16 | Kadar data Rx. Berikut ialah nilai kadar data:
|
| R_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "R" dinyahkod |
| G_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "G" dinyahkod |
| B_O | Keluaran | BILANGAN PIKSEL ✕ Bit Kedalaman Warna | Data "B" dinyahkodkan |
| SDA_O | Keluaran | 1 | Output data bersiri I2C untuk DDC |
| HPD_O | Keluaran | 1 | Palam panas mengesan isyarat keluaran |
| ACR_CTS_O | Keluaran | 20 | Masa Kitaran Penjanaan Semula Jam Audioamp nilai |
| ACR_N_O | Keluaran | 20 | Parameter nilai Penjanaan Semula Jam Audio (N). |
| ACR_VALID_O | Keluaran | 1 | Isyarat sah Penjanaan Semula Jam Audio |
| AUDIO_SAMPLE_CH1_O | Keluaran | 24 | Audio saluran 1ample data |
| AUDIO_SAMPLE_CH2_O | Keluaran | 24 | Audio saluran 2ample data |
| AUDIO_SAMPLE_CH3_O | Keluaran | 24 | Audio saluran 3ample data |
| AUDIO_SAMPLE_CH4_O | Keluaran | 24 | Audio saluran 4ample data |
| AUDIO_SAMPLE_CH5_O | Keluaran | 24 | Audio saluran 5ample data |
| AUDIO_SAMPLE_CH6_O | Keluaran | 24 | Audio saluran 6ample data |
| AUDIO_SAMPLE_CH7_O | Keluaran | 24 | Audio saluran 7ample data |
| AUDIO_SAMPLE_CH8_O | Keluaran | 24 | Audio saluran 8ample data |
Simulasi Testbench (Tanya Soalan)
Testbench disediakan untuk menyemak kefungsian teras HDMI RX. Testbench hanya berfungsi dalam Antara Muka Asli apabila bilangan piksel ialah satu.
Untuk mensimulasikan teras menggunakan testbench, lakukan langkah berikut:
- Dalam tetingkap Aliran Reka Bentuk, kembangkan Cipta Reka Bentuk.
- Klik kanan Cipta SmartDesign Testbench, dan kemudian klik Jalankan, seperti yang ditunjukkan dalam rajah berikut.
Rajah 5-1. Mencipta SmartDesign Testbench
- Masukkan nama untuk meja ujian SmartDesign, dan kemudian klik OK.
Rajah 5-2. Menamakan SmartDesign Testbench
Meja ujian SmartDesign dibuat dan kanvas muncul di sebelah kanan anak tetingkap Aliran Reka Bentuk. - Navigasi ke Libero® SoC Catalog, pilih View > Windows > Katalog IP, dan kemudian kembangkan Solutions-Video. Klik dua kali HDMI RX IP (v5.4.0) dan kemudian klik OK.
- Pilih semua port, klik kanan dan pilih Naikkan ke Tahap Atas.
- Pada bar alat SmartDesign, klik Jana Komponen.
- Pada tab Hierarki Rangsangan, klik kanan meja ujian HDMI_RX_TB file, dan kemudian klik Simulate Pre-Synth Design > Open Interactively.
Alat ModelSim® dibuka dengan meja ujian, seperti yang ditunjukkan dalam rajah berikut.
Rajah 5-3. Alat ModelSim dengan HDMI RX Testbench File
Penting: If simulasi terganggu kerana had masa larian yang dinyatakan dalam DO file, gunakan perintah run -all untuk melengkapkan simulasi.
Lesen (Tanya Soalan)
HDMI RX IP disediakan dengan dua pilihan lesen berikut:
- Disulitkan: Kod RTL yang disulitkan lengkap disediakan untuk teras. Ia boleh didapati secara percuma dengan mana-mana lesen Libero, membolehkan teras dijadikan instantiated dengan SmartDesign. Anda boleh melakukan Simulasi, Sintesis, Reka Letak dan atur cara silikon FPGA menggunakan suite reka bentuk Libero.
- RTL: Kod sumber RTL yang lengkap dikunci lesen, yang perlu dibeli secara berasingan.
Keputusan Simulasi (Tanya Soalan)
Rajah pemasaan berikut untuk HDMI RX IP menunjukkan data video dan tempoh data kawalan.
Rajah 6-1. Data Video
Rajah berikut menunjukkan output hsync dan vsync untuk input data kawalan yang sepadan.
Rajah 6-2. Isyarat Penyegerakan Mendatar dan Penyegerakan Menegak
Rajah berikut menunjukkan bahagian EDID.
Rajah 6-3. Isyarat EDID
Penggunaan Sumber (Tanya Soalan)
HDMI RX IP dilaksanakan dalam PolarFire® FPGA (MPF300T – 1FCG1152I Package). Jadual berikut menyenaraikan sumber yang digunakan apabila Bilangan Piksel = 1 piksel.
Jadual 7-1. Penggunaan Sumber untuk 1 Mod Piksel
| Format Warna | Kedalaman Warna | PENANCANG | Fabrik 4LUT | Fabrik DFF | Antara muka 4LUT | Antara muka DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Lumpuhkan | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Lumpuhkan | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Lumpuhkan | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Lumpuhkan | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Lumpuhkan | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Lumpuhkan | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Lumpuhkan | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Lumpuhkan | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Lumpuhkan | 1585 | 1327 | 492 | 492 | 14 | 9 |
Jadual berikut menyenaraikan sumber yang digunakan apabila Bilangan Piksel = 4 piksel.
Jadual 7-2. Penggunaan Sumber untuk 4 Mod Piksel
| Format Warna | Kedalaman Warna | PENANCANG | Fabrik 4LUT | Fabrik DFF | Antara muka 4LUT | Antara muka DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Lumpuhkan | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Lumpuhkan | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Lumpuhkan | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Dayakan | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Dayakan | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Dayakan | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Lumpuhkan | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Lumpuhkan | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Lumpuhkan | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Lumpuhkan | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Jadual berikut menyenaraikan sumber yang digunakan apabila Bilangan Piksel = 4 piksel dan SCRAMBLER didayakan.
Jadual 7-3. Penggunaan Sumber untuk Mod 4 Piksel dan SCRAMBLER Didayakan
| Format Warna | Kedalaman Warna | PENANCANG | Fabrik 4LUT | Fabrik DFF | Antara muka 4LUT | Antara muka DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Dayakan | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Dayakan | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Dayakan | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integrasi Sistem (Tanya Soalan)
Bahagian ini menunjukkan cara untuk mengintegrasikan IP ke dalam reka bentuk Libero.
Jadual berikut menyenaraikan konfigurasi PF XCVR, PF TX PLL dan PF CCC yang diperlukan untuk resolusi dan lebar bit yang berbeza.
Jadual 8-1. PF XCVR, PF TX PLL dan PF CCC Konfigurasi
| Resolusi | Lebar Bit | Konfigurasi PF XCVR | PADS JAM RUJUK CDR | Konfigurasi PF CCC | |||
| Kadar Data RX | Kekerapan Jam Ref CDR RX | Lebar Kain RX PCS | Kekerapan Input | Kekerapan Output | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampReka Bentuk 1: Apabila dikonfigurasikan dalam mod Kedalaman Warna = 8-bit dan Bilangan Piksel = 1 Piksel, ditunjukkan dalam rajah berikut.
Rajah 8-1. HDMI RX SampReka bentuk 1
Untuk example, dalam konfigurasi 8-bit, komponen berikut adalah sebahagian daripada reka bentuk:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dikonfigurasikan untuk mod dupleks penuh TX dan RX. Kadar data RX 1485 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 10 bit untuk 1 mod PXL dan jam rujukan CDR 148.5 MHz. Kadar data TX 1485 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 10 bit dengan faktor pembahagian jam 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK dan LANE3_CDR_REF_CLK dipacu dari PF_XCVR_REF_CLK dengan pin Pad AE27, AE28.
- Pin EDID CLK_I harus didorong dengan jam 150 MHz dengan CCC.
- R_RX_CLK_I, G_RX_CLK_I dan B_RX_CLK_I didorong oleh LANE3_TX_CLK_R, LANE2_TX_CLK_R dan LANE1_TX_CLK_R, masing-masing.
- R_RX_VALID_I, G_RX_VALID_I dan B_RX_VALID_I masing-masing didorong oleh LANE3_RX_VAL, LANE2_RX_VAL dan LANE1_RX_VAL.
- DATA_R_I, DATA_G_I dan DATA_B_I masing-masing didorong oleh LANE3_RX_DATA, LANE2_RX_DATA dan LANE1_RX_DATA.
HDMI RX SampReka Bentuk 2: Apabila dikonfigurasikan dalam mod Kedalaman Warna = 8-bit dan Bilangan Piksel = 4 Piksel, ditunjukkan dalam rajah berikut.
Rajah 8-2. HDMI RX SampReka bentuk 2
Untuk example, dalam konfigurasi 8-bit, komponen berikut adalah sebahagian daripada reka bentuk:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dikonfigurasikan untuk mod dupleks penuh TX dan RX. Kadar data RX 1485 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 40 bit untuk 4 mod PXL dan jam rujukan CDR 148.5 MHz. Kadar data TX 1485 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 40 bit dengan faktor pembahagian jam 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK dan LANE3_CDR_REF_CLK dipacu dari PF_XCVR_REF_CLK dengan pin Pad AE27, AE28.
- Pin EDID CLK_I harus didorong dengan jam 150 MHz dengan CCC.
- R_RX_CLK_I, G_RX_CLK_I dan B_RX_CLK_I didorong oleh LANE3_TX_CLK_R, LANE2_TX_CLK_R dan LANE1_TX_CLK_R, masing-masing.
- R_RX_VALID_I, G_RX_VALID_I dan B_RX_VALID_I masing-masing didorong oleh LANE3_RX_VAL, LANE2_RX_VAL dan LANE1_RX_VAL.
- DATA_R_I, DATA_G_I dan DATA_B_I masing-masing didorong oleh LANE3_RX_DATA, LANE2_RX_DATA dan LANE1_RX_DATA.
HDMI RX SampReka Bentuk 3: Apabila dikonfigurasikan dalam Kedalaman Warna = 8-bit dan Bilangan Piksel = 4 mod Piksel dan SCRAMBLER = Didayakan, ditunjukkan dalam rajah berikut.
Rajah 8-3. HDMI RX SampReka bentuk 3
Untuk example, dalam konfigurasi 8-bit, komponen berikut adalah sebahagian daripada reka bentuk:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dikonfigurasikan untuk mod Bebas TX dan RX. Kadar data RX 5940 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 40 bit untuk mod 4 PXL dan jam rujukan CDR 148.5 MHz. Kadar data TX 5940 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 40 bit dengan faktor pembahagian jam 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK dan LANE3_CDR_REF_CLK dipacu dari PF_XCVR_REF_CLK dengan pin Pad AF29, AF30.
- Pin EDID CLK_I harus dipacu dengan jam 150 MHz dengan CCC.
- R_RX_CLK_I, G_RX_CLK_I dan B_RX_CLK_I didorong oleh LANE3_TX_CLK_R, LANE2_TX_CLK_R dan LANE1_TX_CLK_R, masing-masing.
- R_RX_VALID_I, G_RX_VALID_I dan B_RX_VALID_I masing-masing didorong oleh LANE3_RX_VAL, LANE2_RX_VAL dan LANE1_RX_VAL.
- DATA_R_I, DATA_G_I dan DATA_B_I masing-masing didorong oleh LANE3_RX_DATA, LANE2_RX_DATA dan LANE1_RX_DATA.
HDMI RX SampReka Bentuk 4: Apabila dikonfigurasikan dalam Kedalaman Warna = 12-bit dan Bilangan Piksel = 4 mod Piksel dan SCRAMBLER = Didayakan, ditunjukkan dalam rajah berikut.
Rajah 8-4. HDMI RX SampReka bentuk 4
Untuk example, dalam konfigurasi 12-bit, komponen berikut adalah sebahagian daripada reka bentuk:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dikonfigurasikan untuk mod RX Sahaja. Kadar data RX 4455 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 40 bit untuk mod 4 PXL dan jam rujukan CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK dan LANE3_CDR_REF_CLK dipacu dari PF_XCVR_REF_CLK dengan pin Pad AF29, AF30.
- Pin EDID CLK_I harus dipacu dengan jam 150 MHz dengan CCC.
- R_RX_CLK_I, G_RX_CLK_I dan B_RX_CLK_I didorong oleh LANE3_TX_CLK_R, LANE2_TX_CLK_R dan LANE1_TX_CLK_R, masing-masing.
- R_RX_VALID_I, G_RX_VALID_I dan B_RX_VALID_I masing-masing didorong oleh LANE3_RX_VAL, LANE2_RX_VAL dan LANE1_RX_VAL.
- DATA_R_I, DATA_G_I dan DATA_B_I masing-masing didorong oleh LANE3_RX_DATA, LANE2_RX_DATA dan LANE1_RX_DATA.
- Modul PF_CCC_C0 menjana jam bernama OUT0_FABCLK_0 dengan frekuensi 74.25 MHz, yang diperoleh daripada jam input 111.375 MHz, yang didorong oleh LANE1_RX_CLK_R.
HDMI RX SampReka Bentuk 5: Apabila dikonfigurasikan dalam Kedalaman Warna = 8-bit, Bilangan Piksel = 4 mod Piksel dan SCRAMBLER = Didayakan ditunjukkan dalam rajah berikut. Reka bentuk ini adalah kadar data dinamik dengan DRI.
Rajah 8-5. HDMI RX SampReka bentuk 5
Untuk example, dalam konfigurasi 8-bit, komponen berikut adalah sebahagian daripada reka bentuk:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dikonfigurasikan untuk mod RX Sahaja dengan antara muka konfigurasi semula dinamik yang didayakan. Kadar data RX 5940 Mbps dalam mod PMA, dengan lebar data dikonfigurasikan sebagai 40 bit untuk mod 4 PXL dan jam rujukan CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK dan LANE3_CDR_REF_CLK dipacu dari PF_XCVR_REF_CLK dengan pin Pad AF29, AF30.
- Pin EDID CLK_I harus dipacu dengan jam 150 MHz dengan CCC.
- R_RX_CLK_I, G_RX_CLK_I dan B_RX_CLK_I didorong oleh LANE3_TX_CLK_R, LANE2_TX_CLK_R dan LANE1_TX_CLK_R, masing-masing.
- R_RX_VALID_I, G_RX_VALID_I dan B_RX_VALID_I masing-masing didorong oleh LANE3_RX_VAL, LANE2_RX_VAL dan LANE1_RX_VAL.
- DATA_R_I, DATA_G_I dan DATA_B_I masing-masing didorong oleh LANE3_RX_DATA, LANE2_RX_DATA dan LANE1_RX_DATA.
Sejarah Semakan (Tanya Soalan)
Sejarah semakan menerangkan perubahan yang telah dilaksanakan dalam dokumen. Perubahan disenaraikan mengikut semakan, bermula dengan penerbitan terkini.
Jadual 9-1. Sejarah Semakan
| Semakan | tarikh | Penerangan |
| D | 02/2025 | Berikut ialah senarai perubahan yang dibuat dalam semakan C dokumen:
|
| C | 02/2023 | Berikut ialah senarai perubahan yang dibuat dalam semakan C dokumen:
|
| B | 09/2022 | Berikut ialah senarai perubahan yang dibuat dalam semakan B dokumen:
|
| A | 04/2022 | Berikut ialah senarai perubahan dalam semakan A dokumen:
|
| 2.0 | — | Berikut ialah ringkasan perubahan yang dibuat dalam semakan ini.
|
| 1.0 | 08/2021 | Semakan Awal. |
Sokongan FPGA mikrocip
Kumpulan produk Microchip FPGA menyokong produknya dengan pelbagai perkhidmatan sokongan, termasuk Khidmat Pelanggan, Pusat Sokongan Teknikal Pelanggan, a webtapak, dan pejabat jualan di seluruh dunia. Pelanggan dicadangkan untuk melawat sumber dalam talian Microchip sebelum menghubungi sokongan kerana kemungkinan besar pertanyaan mereka telah dijawab. Hubungi Pusat Sokongan Teknikal melalui webtapak di www.microchip.com/support. Sebutkan nombor Bahagian Peranti FPGA, pilih kategori kes yang sesuai dan muat naik reka bentuk files semasa mencipta kes sokongan teknikal. Hubungi Khidmat Pelanggan untuk mendapatkan sokongan produk bukan teknikal, seperti harga produk, peningkatan produk, maklumat kemas kini, status pesanan dan kebenaran.
- Dari Amerika Utara, hubungi 800.262.1060
- Dari seluruh dunia, hubungi 650.318.4460
- Faks, dari mana-mana sahaja di dunia, 650.318.8044
Maklumat Mikrocip
Tanda dagangan
Nama dan logo “Microchip”, logo “M” dan nama, logo dan jenama lain adalah tanda dagangan berdaftar dan tidak berdaftar bagi Microchip Technology Incorporated atau sekutunya dan/atau anak syarikatnya di Amerika Syarikat dan/atau negara lain (“Microchip Tanda dagangan”). Maklumat mengenai Cap Dagangan Microchip boleh didapati di https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Notis Undang-undang
Penerbitan ini dan maklumat di sini hanya boleh digunakan dengan produk Microchip, termasuk untuk mereka bentuk, menguji dan menyepadukan produk Microchip dengan aplikasi anda. Penggunaan maklumat ini dalam apa-apa cara lain melanggar syarat ini. Maklumat mengenai aplikasi peranti disediakan hanya untuk kemudahan anda dan mungkin digantikan dengan kemas kini. Adalah menjadi tanggungjawab anda untuk memastikan permohonan anda memenuhi spesifikasi anda. Hubungi pejabat jualan Microchip tempatan anda untuk mendapatkan sokongan tambahan atau, dapatkan sokongan tambahan di www.microchip.com/en-us/support/design-help/client-support-services.
MAKLUMAT INI DISEDIAKAN OLEH MICROCHIP "SEBAGAIMANA ADANYA". MICROCHIP TIDAK MEMBUAT SEBARANG JENIS PERWAKILAN ATAU WARANTI SAMA ADA TERNYATA MAUPUN TERSIRAT, BERTULIS ATAU LISAN, BERKANUN ATAU SEBALIKNYA, BERKAITAN DENGAN MAKLUMAT TERMASUK TETAPI TIDAK TERHAD KEPADA MANA-MANA WARANTI TERSIRAT, BUKAN PENYERTAAN DAN PEMESANAN TUJUAN ATAU WARANTI BERKAITAN DENGAN KEADAAN, KUALITI ATAU PRESTASINYA.
MICROCHIP TIDAK AKAN AKAN BERTANGGUNGJAWAB KE ATAS SEBARANG KERUGIAN, KEROSAKAN, KOS ATAU AKIBAT YANG TIDAK LANGSUNG, KHAS, PUNITIF, SAMPINGAN ATAU AKIBAT APA-APA JENIS APA SAJA YANG BERKAITAN DENGAN MAKLUMAT ATAU PENGGUNAANNYA, WALAUPUN BERPUNCA, WALAUPUN TERJADI. KEMUNGKINAN ATAU KEROSAKAN ADALAH BOLEH DIRAMALKAN. SEJAUH YANG DIBENARKAN OLEH UNDANG-UNDANG, JUMLAH LIABILITI MICROCHIP ATAS SEMUA TUNTUTAN DALAM APA-APA CARA BERKAITAN DENGAN MAKLUMAT ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH YURAN, JIKA ADA, YANG ANDA TELAH BAYAR TERUS KEPADA MICROCHIP UNTUK MAKLUMAT.
Penggunaan peranti Microchip dalam sokongan hayat dan/atau aplikasi keselamatan adalah sepenuhnya atas risiko pembeli, dan pembeli bersetuju untuk mempertahankan, menanggung rugi dan menahan Microchip yang tidak berbahaya daripada sebarang dan semua kerosakan, tuntutan, saman atau perbelanjaan akibat daripada penggunaan tersebut. Tiada lesen disampaikan, secara tersirat atau sebaliknya, di bawah mana-mana hak harta intelek Microchip melainkan dinyatakan sebaliknya.
Ciri Perlindungan Kod Peranti Mikrocip
Perhatikan butiran berikut tentang ciri perlindungan kod pada produk Microchip:
- Produk Microchip memenuhi spesifikasi yang terkandung dalam Helaian Data Microchip tertentu mereka.
- Microchip percaya bahawa keluarga produknya selamat apabila digunakan mengikut cara yang dimaksudkan, dalam spesifikasi operasi dan dalam keadaan biasa.
- Nilai mikrocip dan melindungi hak harta inteleknya secara agresif. Percubaan untuk melanggar ciri perlindungan kod produk Microchip adalah dilarang sama sekali dan mungkin melanggar Akta Hak Cipta Milenium Digital.
- Microchip mahupun pengeluar semikonduktor lain tidak boleh menjamin keselamatan kodnya. Perlindungan kod tidak bermakna kami menjamin produk itu "tidak boleh pecah". Perlindungan kod sentiasa berkembang. Microchip komited untuk terus menambah baik ciri perlindungan kod produk kami.
© 2025 Microchip Technology Inc. dan anak syarikatnya
Soalan Lazim
- S: Bagaimanakah cara saya mengemas kini teras IP HDMI RX?
J: Teras IP boleh dikemas kini melalui perisian Libero SoC atau dimuat turun secara manual daripada katalog. Setelah dipasang dalam Katalog IP perisian SoC Libero, ia boleh dikonfigurasikan, dijana dan dijadikan instantiated dalam SmartDesign untuk dimasukkan ke dalam projek.
Dokumen / Sumber
 |
MICROCHIP PolarFire FPGA Penerima HDMI Antara Muka Multimedia Definisi Tinggi [pdf] Panduan Pengguna PolarFire FPGA, PolarFire FPGA Penerima HDMI Antara Muka Multimedia Definisi Tinggi, Penerima HDMI Antara Muka Multimedia Definisi Tinggi, Penerima HDMI Antara Muka Multimedia, Penerima HDMI Antara Muka, Penerima HDMI |
