Receptor HDMI de interfaz multimedia de alta definición FPGA PolarFire de MICROCHIP

Introducción (Hacer una pregunta)
El receptor IP de Interfaz Multimedia de Alta Definición (HDMI) de Microchip admite la recepción de datos de vídeo y paquetes de audio descritos en la especificación del estándar HDMI. HDMI RX IP está diseñado específicamente para dispositivos FPGA PolarFire® y FPGA de Sistema en Chip (SoC) PolarFire compatibles con HDMI 2.0 para resoluciones de hasta 1920 × 1080 a 60 Hz en modo de un píxel y hasta 3840 × 2160 a 60 Hz en modo de cuatro píxeles. RX IP admite la detección de conexión en caliente (HPD) para monitorizar eventos de encendido, apagado y desconexión para indicar la comunicación entre la fuente HDMI y el receptor HDMI.

La fuente HDMI utiliza el canal de datos de visualización (DDC) para leer los datos de identificación de pantalla extendida (EDID) del receptor y así descubrir su configuración o capacidades. La interfaz HDMI RX IP cuenta con un EDID preprogramado, que una fuente HDMI puede leer a través de un canal I₂C estándar. Los transceptores PolarFire FPGA y PolarFire SoC FPGA se utilizan junto con la interfaz RX IP para deserializar datos seriales en datos de 2 bits. Los canales de datos en HDMI pueden tener una desviación considerable entre sí. La interfaz HDMI RX IP elimina esta desviación entre los canales de datos mediante el sistema FIFO (primero en entrar, primero en salir). Esta interfaz convierte los datos de señalización diferencial de transición minimizada (TMDS) recibidos desde la fuente HDMI a través del transceptor en datos de píxeles RGB de 10 bits, datos de audio de 24 bits y señales de control. Los cuatro tokens de control estándar especificados en el protocolo HDMI se utilizan para alinear la fase de los datos durante la deserialización.

Resumen

La siguiente tabla proporciona un resumen de las características de HDMI RX IP.

Tabla 1. Características de HDMI RX IP

Versión principal	Esta guía del usuario es compatible con HDMI RX IP v5.4.
Familias de dispositivos compatibles	SoC PolarFire® fuego polar
Flujo de herramientas admitido	Requiere Libero® SoC v12.0 o versiones posteriores.
Interfaces compatibles	Las interfaces compatibles con HDMI RX IP son: AXI4-Stream: Este núcleo admite AXI4-Stream en los puertos de salida. Al configurarse en este modo, IP emite señales compatibles con el estándar AXI4 Stream. Nativo: cuando se configura en este modo, IP emite señales de audio y video nativas.
Licencias	HDMI RX IP se proporciona con las siguientes dos opciones de licencia: Cifrado: Se proporciona código RTL completamente cifrado para el núcleo. Está disponible gratuitamente con cualquier licencia de Libero, lo que permite instanciar el núcleo con SmartDesign. Puede realizar simulación, síntesis, diseño y programar el silicio FPGA con la suite de diseño de Libero. RTL: El código fuente RTL completo tiene licencia bloqueada y debe comprarse por separado.

Características

HDMI RX IP tiene las siguientes características:

• Compatible con HDMI 2.0
• Admite profundidad de color de 8, 10, 12 y 16 bits
• Admite formatos de color como RGB, YUV 4:2:2 y YUV 4:4:4
• Admite uno o cuatro píxeles por entrada de reloj
• Admite resoluciones de hasta 1920 ✕ 1080 a 60 Hz en modo de un píxel y hasta 3840 ✕ 2160 a 60 Hz en modo de cuatro píxeles.
• Detecta conexión en caliente
• Admite el esquema de decodificación TMDS
• Admite entrada DVI
• Admite canal de datos de visualización (DDC) y canal de datos de visualización mejorado (E-DDC)
• Admite interfaz de vídeo de transmisión nativa y AXI4 para transferencia de datos de vídeo
• Admite interfaz de audio de transmisión nativa y AXI4 para transferencia de datos de audio

Funciones no admitidas

Las siguientes son las funciones no compatibles con HDMI RX IP:

• El formato de color 4:2:0 no es compatible.
• No se admiten alto rango dinámico (HDR) ni protección de contenido digital de alto ancho de banda (HDCP).
• La frecuencia de actualización variable (VRR) y el modo de latencia baja automática (ALLM) no son compatibles.
• No se admiten los parámetros de sincronización horizontal que no sean divisibles por cuatro en el modo de cuatro píxeles.

Instrucciones de instalación
El núcleo IP debe instalarse automáticamente en el Catálogo IP del software SoC Libero® mediante la función de actualización del Catálogo IP del software SoC Libero, o bien descargarse manualmente del catálogo. Una vez instalado, el núcleo IP se configura, genera e instancia en Smart Design para su inclusión en el proyecto Libero.

Dispositivos fuente probados (Haga una pregunta)

La siguiente tabla enumera los dispositivos fuente probados.

Tabla 1-1. Dispositivos de fuentes probados

Dispositivos	Modo píxel	Resoluciones probadas	Profundidad de color (bits)	Modo de color	Audio
Analizador HDMI quantumdata™ M41h	1	720P 30 FPS, 720P 60 FPS y 1080P 60 FPS	8	RGB, YUV444 y YUV422	Sí
		1080P 30 FPS	8, 10, 12 y 16
	4	720P 30 FPS, 1080P 30 FPS y 4K 60 FPS	8
		1080P 60 FPS	8, 12 y 16
		4K 30 FPS	8, 10, 12 y 16
Lenovo™ 20U1A007IG	1	1080P 60 FPS	8	RGB	Sí
	4	1080P 60 FPS y 4K 30 FPS
Dell Latitude 3420	1	1080P 60 FPS	8	RGB	Sí
	4	4K 30 FPS y 4K 60 FPS
Probador HDMI® Astro VA-1844A	1	720P 30 FPS, 720P 60 FPS y 1080P 60 FPS	8	RGB, YUV444 y YUV422	Sí
		1080P 30 FPS	8, 10, 12 y 16
	4	720P 30 FPS, 1080P 30 FPS y 4K 30 FPS	8
		1080P 30 FPS	8, 12 y 16
Kit NVIDIA® Jetson AGX Orin 32GB H01	1	1080P 30 FPS	8	RGB	No
	4	4K 60 FPS

Configuración de IP de HDMI RX (Haga una pregunta)

Esta sección proporciona una descripción generalview de la interfaz del Configurador HDMI RX IP y sus componentes. El Configurador HDMI RX IP proporciona una interfaz gráfica para configurar el núcleo HDMI RX. Este configurador permite al usuario seleccionar parámetros como Número de píxeles, Número de canales de audio, Interfaz de vídeo, Interfaz de audio, SCRAMBLER, Profundidad de color, Formato de color, Banco de pruebas y Licencia. La interfaz del Configurador incluye menús desplegables y opciones para personalizar la configuración. Las configuraciones principales se describen en la Tabla 4-1. La siguiente figura proporciona una descripción detallada. view de la interfaz del Configurador IP HDMI RX.

Figura 2-1. Configurador de IP HDMI RX

La interfaz también incluye botones Aceptar y Cancelar para confirmar o descartar las configuraciones.

Implementación de hardware (haga una pregunta)

Las siguientes figuras describen la interfaz HDMI RX IP con transceptor (XCVR).

Figura 3-1. Diagrama de bloques HDMI RX

Figura 3-2. Diagrama de bloques detallado del receptor

HDMI RX consta de trestages:

• El alineador de fase alinea los datos paralelos con respecto a los límites del token de control utilizando el deslizamiento de bits del transceptor.
• El decodificador TMDS convierte los datos codificados de 10 bits en datos de píxeles de vídeo de 8 bits, datos de paquetes de audio de 4 bits y señales de control de 2 bits.
• Los FIFO eliminan la desviación entre los relojes de los carriles R, G y B.

Alineador de fases (Haga una pregunta)
Los datos paralelos de 10 bits del XCVR no siempre están alineados con respecto a los límites de palabra codificados por TMDS. Es necesario desplazar y alinear los datos paralelos para decodificarlos. El alineador de fase alinea los datos paralelos entrantes con los límites de palabra mediante la función de deslizamiento de bits del XCVR. El XCVR, en el modo de reconocimiento de DPI por monitor (PMA), permite la función de deslizamiento de bits, ajustando la alineación de la palabra deserializada de 10 bits en 1 bit. Cada vez que se ajusta la posición de la palabra de 10 bits en un deslizamiento de 1 bit, se compara con cualquiera de los cuatro tokens de control del protocolo HDMI para bloquear la posición durante el período de control. La palabra de 10 bits se alinea correctamente y se considera válida para el siguiente s.tagCada canal de color tiene su propio alineador de fase, el decodificador TMDS comienza a decodificar solo cuando todos los alineadores de fase están bloqueados para corregir los límites de las palabras.

Decodificador TMDS (Haga una pregunta)
El decodificador TMDS decodifica los 10 bits deserializados del transceptor en datos de píxeles de 8 bits durante el periodo de vídeo. HSYNC, VSYNC y el encabezado de paquete se generan durante el periodo de control a partir de los datos de 10 bits del canal azul. Los datos del paquete de audio se decodifican en los canales R y G, cada uno con cuatro bits. El decodificador TMDS de cada canal opera con su propio reloj. Por lo tanto, puede presentar cierta desviación entre los canales.

Corrección de sesgo de canal a canal (haga una pregunta)
Se utiliza una lógica de desfase basada en FIFO para eliminar el desfase entre los canales. Cada canal recibe una señal válida de las unidades de alineación de fase para indicar si los datos entrantes de 10 bits del alineador de fase son válidos. Si todos los canales son válidos (han alcanzado la alineación de fase), el módulo FIFO comienza a pasar datos a través del módulo FIFO mediante señales de habilitación de lectura y escritura (escritura y lectura continuas). Cuando se detecta un token de control en cualquiera de las salidas FIFO, se suspende el flujo de lectura y se genera una señal de marcador detectado para indicar la llegada de un marcador específico en el flujo de video. El flujo de lectura se reanuda solo cuando este marcador ha llegado a los tres canales. Como resultado, se elimina el desfase relevante. Los FIFO de doble reloj sincronizan los tres flujos de datos con el reloj del canal azul para eliminar el desfase relevante. La siguiente figura describe la técnica de desfase canal a canal.

Figura 3-3. Corrección de sesgo de canal a canal

DDC (Haz una pregunta)
El DDC es un canal de comunicación basado en la especificación del bus I2C. La fuente utiliza comandos I2C para leer información del E-EDID de un receptor con una dirección esclava. La HDMI RX IP utiliza un EDID predefinido con múltiples resoluciones, compatible con resoluciones de hasta 1920 × 1080 a 60 Hz en modo de un píxel y hasta 3840 × 2160 a 60 Hz en modo de cuatro píxeles.
El EDID representa el nombre para mostrar como pantalla HDMI de Microchip.

Parámetros de HDMI RX y señales de interfaz (Preguntas frecuentes)

En esta sección se analizan los parámetros del configurador GUI HDMI RX y las señales de E/S.

Parámetros de configuración (Haga una pregunta)
La siguiente tabla enumera los parámetros de configuración en HDMI RX IP.

Tabla 4-1. Parámetros de configuración

Nombre del parámetro	Descripción
Formato de color	Define el espacio de color. Admite los siguientes formatos de color: RGB YCbCr422 YCbCr444
Profundidad de color	Especifica el número de bits por componente de color. Admite 8, 10, 12 y 16 bits por componente.
Número de píxeles	Indica el número de píxeles por entrada de reloj: Píxel por reloj = 1 Píxel por reloj = 4
Codificador	Soporte para resolución 4K a 60 fotogramas por segundo: Cuando 1, la compatibilidad con Scrambler está habilitada Cuando es 0, la compatibilidad con Scrambler está deshabilitada
Cantidad de canales de audio	Admite varios canales de audio: 2 canales de audio 8 canales de audio
Interfaz de vídeo	Transmisión nativa y AXI
Interfaz de audio	Transmisión nativa y AXI
Banco de pruebas	Permite seleccionar un entorno de banco de pruebas. Admite las siguientes opciones: Usuario Ninguno
Licencia	Especifica el tipo de licencia. Proporciona las siguientes dos opciones de licencia: Derecha-derecha Encriptado

Puertos (Haga una pregunta)
La siguiente tabla enumera los puertos de entrada y salida de la IP HDMI RX para la interfaz nativa cuando el formato de color es RGB.

Tabla 4-2. Entrada y salida para la interfaz nativa

Nombre de la señal	Dirección	Ancho (bits)	Descripción
RESET_N_I	Aporte	1	Señal de reinicio asíncrono activo bajo
R_RX_CLK_I	Aporte	1	Reloj paralelo para el canal “R” de XCVR
G_RX_CLK_I	Aporte	1	Reloj paralelo para el canal “G” de XCVR
B_RX_CLK_I	Aporte	1	Reloj paralelo para el canal “B” de XCVR
EDID_RESET_N_I	Aporte	1	Señal de reinicio de EDID asíncrona activa-baja
R_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del canal “R”
G_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del canal “G”
B_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del canal “B”

Nombre de la señal	Dirección	Ancho (bits)	Descripción
DATOS_R_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del canal “R” de XCVR
DATOS_G_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del canal “G” de XCVR
DATOS_B_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del canal “B” de XCVR
SCL_I	Aporte	1	Entrada de reloj serie I2C para DDC
HPD_I	Aporte	1	Señal de entrada de detección de conexión en caliente. La fuente está conectada al disipador. La señal HPD debe ser alta.
SDA_I	Aporte	1	Entrada de datos en serie I2C para DDC
EDID_CLK_I	Aporte	1	Reloj del sistema para el módulo I2C
DESLIZAMIENTO DE BIT R_O	Producción	1	Señal de deslizamiento de bits al canal “R” del transceptor
DESLIZABILIDAD DE BIT	Producción	1	Señal de deslizamiento de bits al canal “G” del transceptor
DESLIZABILIDAD DE BIT B_O	Producción	1	Señal de deslizamiento de bits al canal “B” del transceptor
DATOS DE VIDEO VÁLIDOS	Producción	1	Salida válida de datos de vídeo
DATOS DE AUDIO VÁLIDOS	Producción	1	Salida válida de datos de audio
H_SYNC_O	Producción	1	Pulso de sincronización horizontal
V_SYNC_O	Producción	1	Pulso de sincronización vertical activo
R_O	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “R” decodificados
IR	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “G” decodificados
B_O	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “B” decodificados
SDA_O	Producción	1	Salida de datos en serie I2C para DDC
HPD_O	Producción	1	Señal de salida de detección de conexión en caliente
ACR_CTS_O	Producción	20	Tiempos de ciclo de regeneración del reloj de audioamp valor
ACR_N_O	Producción	20	Parámetro de valor de regeneración del reloj de audio (N)
ACR_VALID_O	Producción	1	Señal válida de regeneración del reloj de audio
AUDIO_SAMPLE_CH1_O	Producción	24	Audio del canal 1 sampdatos de archivo
AUDIO_SAMPLE_CH2_O	Producción	24	Audio del canal 2 sampdatos de archivo
AUDIO_SAMPLE_CH3_O	Producción	24	Audio del canal 3 sampdatos de archivo
AUDIO_SAMPLE_CH4_O	Producción	24	Audio del canal 4 sampdatos de archivo
AUDIO_SAMPLE_CH5_O	Producción	24	Audio del canal 5 sampdatos de archivo
AUDIO_SAMPLE_CH6_O	Producción	24	Audio del canal 6 sampdatos de archivo
AUDIO_SAMPLE_CH7_O	Producción	24	Audio del canal 7 sampdatos de archivo
AUDIO_SAMPLE_CH8_O	Producción	24	Audio del canal 8 sampdatos de archivo
HDMI_DVI_MODE_O	Producción	1	Los siguientes son los dos modos: 1: Modo HDMI 0: modo DVI

La siguiente tabla describe los puertos de entrada y salida de HDMI RX IP para la interfaz de video de transmisión AXI4.
Tabla 4-3. Puertos de entrada y salida para la interfaz de video de transmisión AXI4

Nombre del puerto	Dirección	Ancho (bits)	Descripción
TDATA_O	Producción	NÚMERO DE PÍXELES ✕ Profundidad de color ✕ 3 bits	Datos de vídeo de salida [R, G, B]
TVALID_O	Producción	1	Vídeo de salida válido

Nombre del puerto	Dirección	Ancho (bits)	Descripción
TLAST_O	Producción	1	Señal de fin de cuadro de salida
TUSER_O	Producción	3	bit 0 = VSYNC bit 1 = Hsync  bit 2 = 0 bit 3 = 0
TSTRB_O	Producción	3	Salida de datos de vídeo estroboscópicos
TKEEP_O	Producción	3	Los datos de vídeo de salida se guardan

La siguiente tabla describe los puertos de entrada y salida de HDMI RX IP para la interfaz de audio de transmisión AXI4.

Tabla 4-4. Puertos de entrada y salida para la interfaz de audio de transmisión AXI4

Nombre del puerto	Dirección	Ancho (bits)	Descripción
AUDIO_TDATA_O	Producción	24	Datos de audio de salida
AUDIO_TID_O	Producción	3	Canal de audio de salida
AUDIO_TVALID_O	Producción	1	Señal de audio de salida válida

La siguiente tabla enumera los puertos de entrada y salida de la IP HDMI RX para la interfaz nativa cuando el formato de color es YUV444.

Tabla 4-5. Entrada y salida para la interfaz nativa

Nombre del puerto	Dirección	Ancho (bits)	Descripción
RESET_N_I	Aporte	1	Señal de reinicio asíncrono activo bajo
LANE3_RX_CLK_I	Aporte	1	Reloj paralelo para el canal Lane 3 de XCVR
LANE2_RX_CLK_I	Aporte	1	Reloj paralelo para el canal Lane 2 de XCVR
LANE1_RX_CLK_I	Aporte	1	Reloj paralelo para el canal Lane 1 de XCVR
EDID_RESET_N_I	Aporte	1	Señal de reinicio de EDID asíncrona activa-baja
LANE3_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del carril 3
LANE2_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del carril 2
LANE1_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del carril 1
DATOS_CARRIL3_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del carril 3 de XCVR
DATOS_CARRIL2_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del carril 2 de XCVR
DATOS_CARRIL1_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del carril 1 de XCVR
SCL_I	Aporte	1	Entrada de reloj serie I2C para DDC
HPD_I	Aporte	1	Señal de entrada de detección de conexión en caliente. La fuente está conectada al disipador. La señal HPD debe ser alta.
SDA_I	Aporte	1	Entrada de datos en serie I2C para DDC
EDID_CLK_I	Aporte	1	Reloj del sistema para el módulo I2C
CARRIL DE DESLIZAMIENTO DE BITS3_O	Producción	1	Señal de deslizamiento de bits al carril 3 del transceptor
CARRIL DE DESLIZAMIENTO DE BITS2_O	Producción	1	Señal de deslizamiento de bits al carril 2 del transceptor
CARRIL DE DESLIZAMIENTO DE BITS1_O	Producción	1	Señal de deslizamiento de bits al carril 1 del transceptor
DATOS DE VIDEO VÁLIDOS	Producción	1	Salida válida de datos de vídeo
DATOS DE AUDIO VÁLIDOS	Producción	1	Salida válida de datos de audio
H_SYNC_O	Producción	1	Pulso de sincronización horizontal
V_SYNC_O	Producción	1	Pulso de sincronización vertical activo

Nombre del puerto	Dirección	Ancho (bits)	Descripción
Tú	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “Y” decodificados
Cb_O	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “Cb” decodificados
Cr_O	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “Cr” decodificados
SDA_O	Producción	1	Salida de datos en serie I2C para DDC
HPD_O	Producción	1	Señal de salida de detección de conexión en caliente
ACR_CTS_O	Producción	20	Tiempos del ciclo de regeneración del reloj de audioamp valor
ACR_N_O	Producción	20	Parámetro de valor de regeneración del reloj de audio (N)
ACR_VALID_O	Producción	1	Señal válida de regeneración del reloj de audio
AUDIO_SAMPLE_CH1_O	Producción	24	Audio del canal 1 sampdatos de archivo
AUDIO_SAMPLE_CH2_O	Producción	24	Audio del canal 2 sampdatos de archivo
AUDIO_SAMPLE_CH3_O	Producción	24	Audio del canal 3 sampdatos de archivo
AUDIO_SAMPLE_CH4_O	Producción	24	Audio del canal 4 sampdatos de archivo
AUDIO_SAMPLE_CH5_O	Producción	24	Audio del canal 5 sampdatos de archivo
AUDIO_SAMPLE_CH6_O	Producción	24	Audio del canal 6 sampdatos de archivo
AUDIO_SAMPLE_CH7_O	Producción	24	Audio del canal 7 sampdatos de archivo
AUDIO_SAMPLE_CH8_O	Producción	24	Audio del canal 8 sampdatos de archivo

La siguiente tabla enumera los puertos de entrada y salida de la IP HDMI RX para la interfaz nativa cuando el formato de color es YUV422.

Tabla 4-6. Entrada y salida para la interfaz nativa

Nombre del puerto	Dirección	Ancho (bits)	Descripción
RESET_N_I	Aporte	1	Señal de reinicio asíncrono activo bajo
LANE3_RX_CLK_I	Aporte	1	Reloj paralelo para el canal Lane 3 de XCVR
LANE2_RX_CLK_I	Aporte	1	Reloj paralelo para el canal Lane 2 de XCVR
LANE1_RX_CLK_I	Aporte	1	Reloj paralelo para el canal Lane 1 de XCVR
EDID_RESET_N_I	Aporte	1	Señal de reinicio de EDID asíncrona activa-baja
LANE3_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del carril 3
LANE2_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del carril 2
LANE1_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del carril 1
DATOS_CARRIL3_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del carril 3 de XCVR
DATOS_CARRIL2_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del carril 2 de XCVR
DATOS_CARRIL1_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del carril 1 de XCVR
SCL_I	Aporte	1	Entrada de reloj serie I2C para DDC
HPD_I	Aporte	1	Señal de entrada de detección de conexión en caliente. La fuente está conectada al disipador. La señal HPD debe ser alta.
SDA_I	Aporte	1	Entrada de datos en serie I2C para DDC
EDID_CLK_I	Aporte	1	Reloj del sistema para el módulo I2C
CARRIL DE DESLIZAMIENTO DE BITS3_O	Producción	1	Señal de deslizamiento de bits al carril 3 del transceptor
CARRIL DE DESLIZAMIENTO DE BITS2_O	Producción	1	Señal de deslizamiento de bits al carril 2 del transceptor
CARRIL DE DESLIZAMIENTO DE BITS1_O	Producción	1	Señal de deslizamiento de bits al carril 1 del transceptor
DATOS DE VIDEO VÁLIDOS	Producción	1	Salida válida de datos de vídeo

Nombre del puerto	Dirección	Ancho (bits)	Descripción
DATOS DE AUDIO VÁLIDOS	Producción	1	Salida válida de datos de audio
H_SYNC_O	Producción	1	Pulso de sincronización horizontal
V_SYNC_O	Producción	1	Pulso de sincronización vertical activo
Tú	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “Y” decodificados
CO	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “C” decodificados
SDA_O	Producción	1	Salida de datos en serie I2C para DDC
HPD_O	Producción	1	Señal de salida de detección de conexión en caliente
ACR_CTS_O	Producción	20	Tiempos del ciclo de regeneración del reloj de audioamp valor
ACR_N_O	Producción	20	Parámetro de valor de regeneración del reloj de audio (N)
ACR_VALID_O	Producción	1	Señal válida de regeneración del reloj de audio
AUDIO_SAMPLE_CH1_O	Producción	24	Audio del canal 1 sampdatos de archivo
AUDIO_SAMPLE_CH2_O	Producción	24	Audio del canal 2 sampdatos de archivo
AUDIO_SAMPLE_CH3_O	Producción	24	Audio del canal 3 sampdatos de archivo
AUDIO_SAMPLE_CH4_O	Producción	24	Audio del canal 4 sampdatos de archivo
AUDIO_SAMPLE_CH5_O	Producción	24	Audio del canal 5 sampdatos de archivo
AUDIO_SAMPLE_CH6_O	Producción	24	Audio del canal 6 sampdatos de archivo
AUDIO_SAMPLE_CH7_O	Producción	24	Audio del canal 7 sampdatos de archivo
AUDIO_SAMPLE_CH8_O	Producción	24	Audio del canal 8 sampdatos de archivo

La siguiente tabla enumera los puertos de entrada y salida de la IP HDMI RX para la interfaz nativa cuando SCRAMBLER está habilitado.

Tabla 4-7. Entrada y salida para la interfaz nativa

Nombre del puerto	Dirección	Ancho (bits)	Descripción
RESET_N_I	Aporte	1	Señal de reinicio asíncrono activo bajo
R_RX_CLK_I	Aporte	1	Reloj paralelo para el canal “R” de XCVR
G_RX_CLK_I	Aporte	1	Reloj paralelo para el canal “G” de XCVR
B_RX_CLK_I	Aporte	1	Reloj paralelo para el canal “B” de XCVR
EDID_RESET_N_I	Aporte	1	Señal de reinicio de EDID asíncrona activa-baja
Cable HDMI CLK I	Aporte	1	Reloj de cable de la fuente HDMI
R_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del canal “R”
G_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del canal “G”
B_RX_VÁLIDO_I	Aporte	1	Señal válida de XCVR para datos paralelos del canal “B”
DATOS_R_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del canal “R” de XCVR
DATOS_G_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del canal “G” de XCVR
DATOS_B_I	Aporte	NÚMERO DE PÍXELES ✕ 10 bits	Se recibieron datos paralelos del canal “B” de XCVR
SCL_I	Aporte	1	Entrada de reloj serie I2C para DDC
HPD_I	Aporte	1	Señal de entrada de detección de conexión en caliente. La fuente está conectada al disipador y la señal HPD debe ser alta.
SDA_I	Aporte	1	Entrada de datos en serie I2C para DDC
EDID_CLK_I	Aporte	1	Reloj del sistema para el módulo I2C
DESLIZAMIENTO DE BIT R_O	Producción	1	Señal de deslizamiento de bits al canal “R” del transceptor
DESLIZABILIDAD DE BIT	Producción	1	Señal de deslizamiento de bits al canal “G” del transceptor

Nombre del puerto	Dirección	Ancho (bits)	Descripción
DESLIZABILIDAD DE BIT B_O	Producción	1	Señal de deslizamiento de bits al canal “B” del transceptor
DATOS DE VIDEO VÁLIDOS	Producción	1	Salida válida de datos de vídeo
DATOS DE AUDIO VÁLIDOS	Salida1	1	Salida válida de datos de audio
H_SYNC_O	Producción	1	Pulso de sincronización horizontal
V_SYNC_O	Producción	1	Pulso de sincronización vertical activo
TASA DE DATOS O	Producción	16	Velocidad de datos de recepción. Los siguientes son los valores de velocidad de datos: x1734 = 5940 Mbps x0B9A = 2960 Mbps  x05CD = 1485 Mbps x2E6 = 742.5 Mbps
R_O	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “R” decodificados
IR	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “G” decodificados
B_O	Producción	NÚMERO DE PÍXELES ✕ Bits de profundidad de color	Datos “B” decodificados
SDA_O	Producción	1	Salida de datos en serie I2C para DDC
HPD_O	Producción	1	Señal de salida de detección de conexión en caliente
ACR_CTS_O	Producción	20	Tiempos del ciclo de regeneración del reloj de audioamp valor
ACR_N_O	Producción	20	Parámetro de valor de regeneración del reloj de audio (N)
ACR_VALID_O	Producción	1	Señal válida de regeneración del reloj de audio
AUDIO_SAMPLE_CH1_O	Producción	24	Audio del canal 1 sampdatos de archivo
AUDIO_SAMPLE_CH2_O	Producción	24	Audio del canal 2 sampdatos de archivo
AUDIO_SAMPLE_CH3_O	Producción	24	Audio del canal 3 sampdatos de archivo
AUDIO_SAMPLE_CH4_O	Producción	24	Audio del canal 4 sampdatos de archivo
AUDIO_SAMPLE_CH5_O	Producción	24	Audio del canal 5 sampdatos de archivo
AUDIO_SAMPLE_CH6_O	Producción	24	Audio del canal 6 sampdatos de archivo
AUDIO_SAMPLE_CH7_O	Producción	24	Audio del canal 7 sampdatos de archivo
AUDIO_SAMPLE_CH8_O	Producción	24	Audio del canal 8 sampdatos de archivo

Simulación de banco de pruebas (haga una pregunta)

Se proporciona un banco de pruebas para comprobar el funcionamiento del núcleo HDMI RX. Este banco de pruebas solo funciona en la interfaz nativa cuando el número de píxeles es uno.

Para simular el núcleo utilizando el banco de pruebas, realice los siguientes pasos:

1. En la ventana Flujo de diseño, expanda Crear diseño.
2. Haga clic con el botón derecho en Crear SmartDesign Testbench y, a continuación, haga clic en Ejecutar, como se muestra en la siguiente figura.
   Figura 5-1. Creación del banco de pruebas SmartDesign
3. Introduzca un nombre para el banco de pruebas SmartDesign y haga clic en Aceptar.
   Figura 5-2. Nombramiento del banco de pruebas SmartDesignSe crea el banco de pruebas de SmartDesign y aparece un lienzo a la derecha del panel Flujo de diseño.
4. Navegue hasta el Catálogo de SoC Libero®, seleccione View > Ventanas > Catálogo de IP y, a continuación, expanda Soluciones > Vídeo. Haga doble clic en HDMI RX IP (v5.4.0) y, a continuación, haga clic en Aceptar.
5. Seleccione todos los puertos, haga clic derecho y seleccione Promocionar al nivel superior.
6. En la barra de herramientas SmartDesign, haga clic en Generar componente.
7. En la pestaña Jerarquía de estímulos, haga clic con el botón derecho en el banco de pruebas HDMI_RX_TB filey luego haga clic en Simular diseño previo al sintetizador > Abrir de forma interactiva.

La herramienta ModelSim® se abre con el banco de pruebas, como se muestra en la siguiente figura.

Figura 5-3. Herramienta ModelSim con banco de pruebas HDMI RX File

Importante: yoSi la simulación se interrumpe debido al límite de tiempo de ejecución especificado en la DO file, use el comando run -all para completar la simulación.

Licencia (Haga una pregunta)

HDMI RX IP se proporciona con las siguientes dos opciones de licencia:

• Cifrado: Se proporciona código RTL completamente cifrado para el núcleo. Está disponible gratuitamente con cualquier licencia de Libero, lo que permite instanciar el núcleo con SmartDesign. Puede realizar simulación, síntesis, diseño y programar el silicio FPGA con la suite de diseño de Libero.
• RTL: El código fuente RTL completo tiene licencia bloqueada y debe comprarse por separado.

Resultados de la simulación (Haga una pregunta)

El siguiente diagrama de tiempos para HDMI RX IP muestra datos de video y períodos de datos de control.

Figura 6-1. Datos de vídeo

El siguiente diagrama muestra las salidas hsync y vsync para las entradas de datos de control correspondientes.

Figura 6-2. Señales de sincronización horizontal y vertical

El siguiente diagrama muestra la parte EDID.

Figura 6-3. Señales EDID

Utilización de recursos (haga una pregunta)

HDMI RX IP se implementa en el FPGA PolarFire® (paquete MPF300T – 1FCG1152I). La siguiente tabla muestra los recursos utilizados cuando el número de píxeles es de 1 píxel.

Tabla 7-1. Utilización de recursos para el modo de 1 píxel

Formato de color	Profundidad de color	Codificador	Tela 4LUT	Tela DFF	Interfaz 4LUT	Interfaz DFF	uSRAM (64×12)	LSRAM (20k)
RGB	8	Desactivar	987	1867	360	360	0	10
	10	Desactivar	1585	1325	456	456	11	9
	12	Desactivar	1544	1323	456	456	11	9
	16	Desactivar	1599	1331	492	492	14	9
YCbCr422	8	Desactivar	1136	758	360	360	3	9
YCbCr444	8	Desactivar	1105	782	360	360	3	9
	10	Desactivar	1574	1321	456	456	11	9
	12	Desactivar	1517	1319	456	456	11	9
	16	Desactivar	1585	1327	492	492	14	9

La siguiente tabla enumera los recursos utilizados cuando el número de píxeles = 4 píxeles.

Tabla 7-2. Utilización de recursos para el modo de 4 píxel

Formato de color	Profundidad de color	Codificador	Tela 4LUT	Tela DFF	Interfaz 4LUT	Interfaz DFF	uSRAM (64×12)	LSRAM (20k)
RGB	8	Desactivar	1559	1631	1080	1080	9	27
	12	Desactivar	1975	2191	1344	1344	31	27
	16	Desactivar	1880	2462	1428	1428	38	27
RGB	10	Permitir	4231	3306	1008	1008	3	27
	12	Permitir	4253	3302	1008	1008	3	27
	16	Permitir	3764	3374	1416	1416	37	27
YCbCr422	8	Desactivar	1485	1433	912	912	7	23
YCbCr444	8	Desactivar	1513	1694	1080	1080	9	27
	12	Desactivar	2001	2099	1344	1344	31	27
	16	Desactivar	1988	2555	1437	1437	38	27

La siguiente tabla enumera los recursos utilizados cuando Número de píxeles = 4 píxeles y SCRAMBLER está habilitado.

Tabla 7-3. Utilización de recursos para el modo de 4 píxeles y el codificador habilitado

Formato de color	Profundidad de color	Codificador	Tela 4LUT	Tela DFF	Interfaz 4LUT	Interfaz DFF	uSRAM (64×12)	LSRAM (20k)
RGB	8	Permitir	5029	5243	1126	1126	9	28
YCbCr422	8	Permitir	4566	3625	1128	1128	13	27
YCbCr444	8	Permitir	4762	3844	1176	1176	17	27

Integración del sistema (haga una pregunta)

Esta sección muestra cómo integrar la IP en el diseño de Libero.
La siguiente tabla enumera las configuraciones de PF XCVR, PF TX PLL y PF CCC necesarias para diferentes resoluciones y anchos de bits.

Tabla 8-1. Configuraciones PF XCVR, PF TX PLL y PF CCC

Resolución	Ancho de bits	Configuración del PF XCVR			Almohadillas de reloj de referencia CDR	Configuración PF CCC
		Tasa de datos RX	Frecuencia de reloj de referencia RX CDR	Ancho de tela RX PCS		Frecuencia de entrada	Frecuencia de salida
1 PXL (1080p60)	8	1485	148.5	10	AE27, AE28	NA	NA
1 PXL (1080p30)	10	1485	148.5	10	AE27, AE28	92.5	74
	12	1485	148.5	10	AE27, AE28	74.25	111.375
	16	1485	148.5	10	AE27, AE28	74.25	148.5
4 PXL (1080p60)	8	1485	148.5	40	AE27, AE28	NA	NA
	12	1485	148.5	40	AE27, AE28	55.725	37.15
	16	1485	148.5	40	AE27, AE28	74.25	37.125
4 píxeles (4kp30)	8	1485	148.5	40	AE27, AE28	NA	NA
	10	3712.5	148.5	40	AE29, AE30	92.81	74.248
	12	4455	148.5	40	AE29, AE30	111.375	74.25
	16	5940	148.5	40	AE29, AE30	148.5	74.25
4 píxeles (4Kp60)	8	5940	148.5	40	AE29, AE30	NA	NA

HDMI RX SampEl diseño 1: Cuando se configura en modo Profundidad de color = 8 bits y Número de píxeles = 1 píxel, se muestra en la siguiente figura.

Figura 8-1. HDMI RX Sampel Diseño 1

Por ejemploampPor ejemplo, en configuraciones de 8 bits, los siguientes componentes son parte del diseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para el modo dúplex completo de transmisión y recepción. Velocidad de datos de recepción de 1485 Mbps en modo PMA, con un ancho de datos de 10 bits para el modo 1 PXL y un reloj de referencia CDR de 148.5 MHz. Velocidad de datos de transmisión de 1485 Mbps en modo PMA, con un ancho de datos de 10 bits y un factor de división de reloj de 4.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK y LANE3_CDR_REF_CLK se controlan desde PF_XCVR_REF_CLK con pines de almohadilla AE27, AE28.
• El pin EDID CLK_I debe controlarse con un reloj de 150 MHz con CCC.
• R_RX_CLK_I, G_RX_CLK_I y B_RX_CLK_I son controlados por LANE3_TX_CLK_R, LANE2_TX_CLK_R y LANE1_TX_CLK_R, respectivamente.
• R_RX_VALID_I, G_RX_VALID_I y B_RX_VALID_I son controlados por LANE3_RX_VAL, LANE2_RX_VAL y LANE1_RX_VAL, respectivamente.
• DATA_R_I, DATA_G_I y DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA y LANE1_RX_DATA, respectivamente.

HDMI RX SampEl diseño 2: Cuando se configura en modo Profundidad de color = 8 bits y Número de píxeles = 4 píxel, se muestra en la siguiente figura.

Figura 8-2. HDMI RX Sampel Diseño 2

Por ejemploampPor ejemplo, en configuraciones de 8 bits, los siguientes componentes son parte del diseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para el modo dúplex completo de transmisión y recepción. Velocidad de datos de recepción de 1485 Mbps en modo PMA, con un ancho de datos de 40 bits para el modo 4 PXL y un reloj de referencia CDR de 148.5 MHz. Velocidad de datos de transmisión de 1485 Mbps en modo PMA, con un ancho de datos de 40 bits y un factor de división de reloj de 4.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK y LANE3_CDR_REF_CLK se controlan desde PF_XCVR_REF_CLK con pines de almohadilla AE27, AE28.
• El pin EDID CLK_I debe controlarse con un reloj de 150 MHz con CCC.
• R_RX_CLK_I, G_RX_CLK_I y B_RX_CLK_I son controlados por LANE3_TX_CLK_R, LANE2_TX_CLK_R y LANE1_TX_CLK_R, respectivamente.
• R_RX_VALID_I, G_RX_VALID_I y B_RX_VALID_I son controlados por LANE3_RX_VAL, LANE2_RX_VAL y LANE1_RX_VAL, respectivamente.
• DATA_R_I, DATA_G_I y DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA y LANE1_RX_DATA, respectivamente.

HDMI RX SampEl diseño 3: Cuando se configura en modo Profundidad de color = 8 bits y Número de píxeles = 4 píxeles y SCRAMBLER = Habilitado, se muestra en la siguiente figura.

Figura 8-3. HDMI RX Sampel Diseño 3

Por ejemploampPor ejemplo, en configuraciones de 8 bits, los siguientes componentes son parte del diseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para el modo independiente de transmisión y recepción. Velocidad de datos de recepción de 5940 Mbps en modo PMA, con un ancho de datos de 40 bits para el modo 4 PXL y un reloj de referencia CDR de 148.5 MHz. Velocidad de datos de transmisión de 5940 Mbps en modo PMA, con un ancho de datos de 40 bits y un factor de división de reloj de 4.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK y LANE3_CDR_REF_CLK se controlan desde PF_XCVR_REF_CLK con pines de almohadilla AF29, AF30.
• El pin EDID CLK_I debe funcionar con un reloj de 150 MHz con CCC.
• R_RX_CLK_I, G_RX_CLK_I y B_RX_CLK_I son controlados por LANE3_TX_CLK_R, LANE2_TX_CLK_R y LANE1_TX_CLK_R, respectivamente.
• R_RX_VALID_I, G_RX_VALID_I y B_RX_VALID_I son controlados por LANE3_RX_VAL, LANE2_RX_VAL y LANE1_RX_VAL, respectivamente.
• DATA_R_I, DATA_G_I y DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA y LANE1_RX_DATA, respectivamente.

HDMI RX SampEl diseño 4: Cuando se configura en modo Profundidad de color = 12 bits y Número de píxeles = 4 píxeles y SCRAMBLER = Habilitado, se muestra en la siguiente figura.

Figura 8-4. HDMI RX Sampel Diseño 4

Por ejemploampPor ejemplo, en configuraciones de 12 bits, los siguientes componentes son parte del diseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para el modo Solo RX. Velocidad de datos RX de 4455 Mbps en modo PMA, con un ancho de datos configurado en 40 bits para el modo 4 PXL y un reloj de referencia CDR de 148.5 MHz.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK y LANE3_CDR_REF_CLK se controlan desde PF_XCVR_REF_CLK con pines de almohadilla AF29, AF30.
• El pin EDID CLK_I debe funcionar con un reloj de 150 MHz con CCC.
• R_RX_CLK_I, G_RX_CLK_I y B_RX_CLK_I son controlados por LANE3_TX_CLK_R, LANE2_TX_CLK_R y LANE1_TX_CLK_R, respectivamente.
• R_RX_VALID_I, G_RX_VALID_I y B_RX_VALID_I son controlados por LANE3_RX_VAL, LANE2_RX_VAL y LANE1_RX_VAL, respectivamente.
• DATA_R_I, DATA_G_I y DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA y LANE1_RX_DATA, respectivamente.
• El módulo PF_CCC_C0 genera un reloj llamado OUT0_FABCLK_0 con una frecuencia de 74.25 MHz, derivado de un reloj de entrada de 111.375 MHz, que es impulsado por LANE1_RX_CLK_R.

HDMI RX SampEl diseño 5: Cuando se configura en Profundidad de Color de 8 bits, Número de Píxeles de 4 píxeles y Codificador habilitado, como se muestra en la siguiente figura. Este diseño utiliza una velocidad de datos dinámica con DRI.

Figura 8-5. HDMI RX Sampel Diseño 5

Por ejemploampPor ejemplo, en configuraciones de 8 bits, los siguientes componentes son parte del diseño:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) está configurado para el modo Solo RX con la interfaz de reconfiguración dinámica habilitada. Velocidad de datos de RX de 5940 Mbps en modo PMA, con un ancho de datos configurado en 40 bits para el modo 4 PXL y un reloj de referencia CDR de 148.5 MHz.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK y LANE3_CDR_REF_CLK se controlan desde PF_XCVR_REF_CLK con pines de almohadilla AF29, AF30.
• El pin EDID CLK_I debe funcionar con un reloj de 150 MHz con CCC.
• R_RX_CLK_I, G_RX_CLK_I y B_RX_CLK_I son controlados por LANE3_TX_CLK_R, LANE2_TX_CLK_R y LANE1_TX_CLK_R, respectivamente.
• R_RX_VALID_I, G_RX_VALID_I y B_RX_VALID_I son controlados por LANE3_RX_VAL, LANE2_RX_VAL y LANE1_RX_VAL, respectivamente.
• DATA_R_I, DATA_G_I y DATA_B_I son controlados por LANE3_RX_DATA, LANE2_RX_DATA y LANE1_RX_DATA, respectivamente.

Historial de revisiones (hacer una pregunta)

El historial de revisiones describe los cambios que se implementaron en el documento. Los cambios se enumeran por revisión, comenzando con la publicación más reciente.

Tabla 9-1. Revisión histórica

Revisión	Fecha	Descripción
D	02/2025	La siguiente es la lista de cambios realizados en la revisión C del documento: Se actualizó la versión de HDMI RX IP a 5.4. Introducción actualizada con características y características no compatibles. Se agregó la sección Dispositivos fuente probados. Se actualizaron la Figura 3-1 y la Figura 3-3 en la sección Implementación de hardware. Se agregó la sección Parámetros de configuración. Se actualizaron las Tablas 4-2, 4-4, 4-5, 4-6 y 4-7 en la sección Puertos. Se actualizó la Figura 5-2 en la sección Simulación del banco de pruebas. Se actualizaron las Tablas 7-1 y 7-2 y se agregó la Tabla 7-3 en la sección Utilización de recursos. Se actualizaron las Figuras 8-1, 8-2, 8-3 y 8-4 en la sección Integración del sistema. Se agregó velocidad de datos dinámica con diseño DRI example en la Integración de Sistemasn sección.
C	02/2023	La siguiente es la lista de cambios realizados en la revisión C del documento: Se actualizó la versión de HDMI RX IP a 5.2 Se actualizó la resolución admitida en modo de cuatro píxeles en todo el documento. Figura 2-1 actualizada
B	09/2022	La siguiente es la lista de cambios realizados en la revisión B del documento: Se actualizó el documento para la versión v5.1 Tabla 4-2 y Tabla 4-3 actualizadas
A	04/2022	La siguiente es la lista de cambios en la revisión A del documento: El documento fue migrado a la plantilla de Microchip El número de documento se actualizó a DS50003298A desde 50200863 Sección actualizada Decodificador TMDS Tablas actualizadas Tabla 4-2 y Tabla 4-3  Figura actualizada 5-3, Figura 6-1, Figura 6-2
2.0	—	El siguiente es un resumen de los cambios realizados en esta revisión. Se agregó la Tabla 4-3 Tablas de utilización de recursos actualizadas
1.0	08/2021	Revisión Inicial.

Compatibilidad con microchips FPGA
El grupo de productos FPGA de Microchip respalda sus productos con varios servicios de soporte, incluido el Servicio al cliente, el Centro de soporte técnico al cliente, un websitio y oficinas de ventas en todo el mundo. Se sugiere a los clientes que visiten los recursos en línea de Microchip antes de ponerse en contacto con el soporte, ya que es muy probable que sus consultas ya hayan sido respondidas. Comuníquese con el Centro de Soporte Técnico a través del websitio en www.microchip.com/support. Mencione el número de pieza del dispositivo FPGA, seleccione la categoría de caso adecuada y cargue el diseño files al crear un caso de soporte técnico. Comuníquese con el Servicio de atención al cliente para obtener soporte no técnico del producto, como precios de productos, actualizaciones de productos, información actualizada, estado de pedidos y autorización.

• Desde América del Norte, llame al 800.262.1060
• Desde el resto del mundo, llame al 650.318.4460
• Fax, desde cualquier parte del mundo, 650.318.8044

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Característica de protección de código de dispositivos de microchip

Tenga en cuenta los siguientes detalles de la función de protección de código en los productos Microchip:

• Los productos de Microchip cumplen con las especificaciones contenidas en su hoja de datos de Microchip particular.
• Microchip cree que su familia de productos es segura cuando se utiliza de la manera prevista, dentro de las especificaciones de funcionamiento y en condiciones normales.
• Microchip valora y protege agresivamente sus derechos de propiedad intelectual. Los intentos de violar las características de protección del código de los productos Microchip están estrictamente prohibidos y pueden violar la Ley de Derechos de Autor del Milenio Digital.
• Ni Microchip ni ningún otro fabricante de semiconductores puede garantizar la seguridad de su código. La protección del código no significa que garanticemos que el producto sea “irrompible”. La protección del código evoluciona constantemente. Microchip se compromete a mejorar continuamente las características de protección del código de nuestros productos.

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Preguntas frecuentes

• P: ¿Cómo actualizo el núcleo IP HDMI RX?
  R: El núcleo IP puede actualizarse mediante el software Libero SoC o descargarse manualmente del catálogo. Una vez instalado en el Catálogo IP del software Libero SoC, puede configurarse, generarse e instanciarse en SmartDesign para su inclusión en el proyecto.

Documentos / Recursos

Receptor HDMI de interfaz multimedia de alta definición FPGA PolarFire de MICROCHIP [pdf] Guía del usuario FPGA PolarFire, Receptor HDMI con interfaz multimedia de alta definición FPGA PolarFire, Receptor HDMI con interfaz multimedia de alta definición, Receptor HDMI con interfaz multimedia, Receptor HDMI con interfaz, Receptor HDMI

Referencias

• Manual de usuario