Bộ thu HDMI giao diện đa phương tiện độ nét cao MICROCHIP PolarFire FPGA
Giới thiệu (Đặt câu hỏi)
Bộ thu IP Giao diện đa phương tiện độ nét cao (HDMI) của Microchip hỗ trợ dữ liệu video và dữ liệu gói âm thanh được mô tả trong thông số kỹ thuật chuẩn HDMI. HDMI RX IP được thiết kế riêng cho các thiết bị FPGA PolarFire® và PolarFire System on Chip (SoC) FPGA hỗ trợ HDMI 2.0 cho độ phân giải lên đến 1920 × 1080 ở tần số 60 Hz ở chế độ một pixel và lên đến 3840 × 2160 ở tần số 60 Hz ở chế độ bốn pixel. RX IP hỗ trợ Phát hiện cắm nóng (HPD) để theo dõi các sự kiện bật hoặc tắt nguồn và rút phích cắm hoặc cắm lại để chỉ ra sự giao tiếp giữa nguồn HDMI và bộ thu HDMI.
Nguồn HDMI sử dụng kênh Dữ liệu hiển thị (DDC) để đọc Dữ liệu nhận dạng hiển thị mở rộng (EDID) của bộ thu để khám phá cấu hình và/hoặc khả năng của bộ thu. HDMI RX IP có EDID được lập trình sẵn, mà nguồn HDMI có thể đọc thông qua kênh I2C chuẩn. Bộ thu phát thiết bị FPGA PolarFire và FPGA SoC PolarFire được sử dụng cùng với RX IP để giải tuần tự hóa dữ liệu tuần tự thành dữ liệu 10 bit. Các kênh dữ liệu trong HDMI được phép có độ lệch đáng kể giữa chúng. HDMI RX IP loại bỏ độ lệch giữa các kênh dữ liệu bằng cách sử dụng First-In First-Out (FIFO). IP này chuyển đổi dữ liệu Transition Minimumd Differential Signaling (TMDS) nhận được từ nguồn HDMI thông qua bộ thu thành dữ liệu pixel RGB 24 bit, dữ liệu âm thanh 24 bit và tín hiệu điều khiển. Bốn mã thông báo điều khiển chuẩn được chỉ định trong giao thức HDMI được sử dụng để căn chỉnh pha dữ liệu trong quá trình giải tuần tự hóa.
Bản tóm tắt
Bảng sau đây tóm tắt các đặc điểm IP của HDMI RX.
Bảng 1. Đặc điểm IP RX HDMI
| Phiên bản cốt lõi | Hướng dẫn sử dụng này hỗ trợ HDMI RX IP v5.4. |
| Các dòng thiết bị được hỗ trợ |
|
| Luồng công cụ được hỗ trợ | Yêu cầu bản phát hành Libero® SoC v12.0 trở lên. |
| Các giao diện được hỗ trợ | Các giao diện được HDMI RX IP hỗ trợ là:
|
| Cấp phép | HDMI RX IP được cung cấp với hai tùy chọn cấp phép sau:
|
Đặc trưng
HDMI RX IP có các tính năng sau:
- Tương thích với HDMI 2.0
- Hỗ trợ độ sâu màu 8, 10, 12 và 16 Bit
- Hỗ trợ các định dạng màu như RGB, YUV 4:2:2 và YUV 4:4:4
- Hỗ trợ một hoặc bốn điểm ảnh trên mỗi đồng hồ đầu vào
- Hỗ trợ độ phân giải lên tới 1920 ✕ 1080 ở tần số 60 Hz ở chế độ Một điểm ảnh và lên tới 3840 ✕ 2160 ở tần số 60 Hz ở chế độ Bốn điểm ảnh.
- Phát hiện Hot-Plug
- Hỗ trợ chương trình giải mã – TMDS
- Hỗ trợ đầu vào DVI
- Hỗ trợ Kênh dữ liệu hiển thị (DDC) và Kênh dữ liệu hiển thị nâng cao (E-DDC)
- Hỗ trợ giao diện video Native và AXI4 Stream để truyền dữ liệu video
- Hỗ trợ giao diện âm thanh Native và AXI4 Stream để truyền dữ liệu âm thanh
Các tính năng không được hỗ trợ
Sau đây là các tính năng không được hỗ trợ của HDMI RX IP:
- Định dạng màu 4:2:0 không được hỗ trợ.
- Không hỗ trợ HDR (High Dynamic Range) và Bảo vệ nội dung số băng thông cao (HDCP).
- Tốc độ làm mới thay đổi (VRR) và Chế độ độ trễ thấp tự động (ALLM) không được hỗ trợ.
- Các tham số thời gian theo chiều ngang không chia hết cho bốn ở chế độ Bốn điểm ảnh không được hỗ trợ.
Hướng dẫn cài đặt
Lõi IP phải được cài đặt vào IP Catalog của phần mềm Libero® SoC tự động thông qua chức năng cập nhật IP Catalog trong phần mềm Libero SoC hoặc được tải xuống thủ công từ catalog. Sau khi lõi IP được cài đặt trong IP Catalog của phần mềm Libero SoC, nó được cấu hình, tạo và khởi tạo trong Smart Design để đưa vào dự án Libero.
Thiết bị nguồn đã thử nghiệm (Đặt câu hỏi)
Bảng sau đây liệt kê các thiết bị nguồn đã được thử nghiệm.
Bảng 1-1. Các thiết bị nguồn được thử nghiệm
| Thiết bị | Chế độ Pixel | Độ phân giải đã được kiểm tra | Độ sâu màu (Bit) | Chế độ màu | Âm thanh |
| Máy phân tích HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS và 1080P 60 FPS | 8 | RGB, YUV444 và YUV422 | Đúng |
| 1080P 30 FPS | 8, 10, 12 và 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS và 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 và 16 | ||||
| 4K 30 FPS | 8, 10, 12 và 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Đúng |
| 4 | 1080P 60 FPS và 4K 30 FPS | ||||
| Máy tính xách tay Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Đúng |
| 4 | 4K 30 FPS và 4K 60 FPS | ||||
| Máy kiểm tra HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS và 1080P 60 FPS | 8 | RGB, YUV444 và YUV422 | Đúng |
| 1080P 30 FPS | 8, 10, 12 và 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS và 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 và 16 | ||||
| Bộ NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 FPS | 8 | RGB | KHÔNG |
| 4 | 4K 60 FPS |
Cấu hình IP HDMI RX (Đặt câu hỏi)
Phần này cung cấp một hơnview của giao diện HDMI RX IP Configurator và các thành phần của nó. HDMI RX IP Configurator cung cấp giao diện đồ họa để thiết lập lõi HDMI RX. Bộ cấu hình này cho phép người dùng chọn các thông số như Số lượng điểm ảnh, Số lượng kênh âm thanh, Giao diện video, Giao diện âm thanh, SCRAMBLER, Độ sâu màu, Định dạng màu, Testbench và Giấy phép. Giao diện Configurator bao gồm các menu thả xuống và các tùy chọn để tùy chỉnh các thiết lập. Các cấu hình chính được mô tả trong Bảng 4-1. Hình sau cung cấp thông tin chi tiết view của giao diện HDMI RX IP Configurator.
Hình 2-1. Bộ cấu hình IP RX HDMI
Giao diện cũng bao gồm các nút OK và Cancel để xác nhận hoặc hủy bỏ cấu hình.
Triển khai phần cứng (Đặt câu hỏi)
Các hình sau đây mô tả giao diện HDMI RX IP có bộ thu phát (XCVR).
Hình 3-1. Sơ đồ khối HDMI RX
Hình 3-2. Sơ đồ khối chi tiết của máy thu
HDMI RX bao gồm ba stagđó là:
- Bộ căn chỉnh pha căn chỉnh dữ liệu song song theo ranh giới mã thông báo điều khiển bằng cách sử dụng độ trượt bit của bộ thu phát.
- Bộ giải mã TMDS chuyển đổi dữ liệu được mã hóa 10 bit thành dữ liệu điểm ảnh video 8 bit, dữ liệu gói âm thanh 4 bit và tín hiệu điều khiển 2 bit.
- FIFO loại bỏ độ lệch giữa đồng hồ của các làn R, G và B.
Bộ căn chỉnh pha (Đặt câu hỏi)
Dữ liệu song song 10 bit từ XCVR không phải lúc nào cũng được căn chỉnh theo ranh giới từ được mã hóa TMDS. Dữ liệu song song cần được dịch chuyển bit và căn chỉnh để giải mã dữ liệu. Bộ căn chỉnh pha căn chỉnh dữ liệu song song đến với ranh giới từ bằng tính năng trượt bit trong XCVR. XCVR ở chế độ Nhận thức DPI theo màn hình (PMA) cho phép tính năng trượt bit, trong đó nó điều chỉnh sự căn chỉnh của từ đã giải tuần tự hóa 10 bit theo 1 bit. Mỗi lần, sau khi điều chỉnh vị trí trượt 10 bit theo 1 bit của từ 10 bit, nó được so sánh với bất kỳ một trong bốn mã thông báo điều khiển của giao thức HDMI để khóa vị trí trong thời gian điều khiển. Từ XNUMX bit được căn chỉnh chính xác và được coi là hợp lệ trong s tiếp theotagTức là. Mỗi kênh màu có bộ căn chỉnh pha riêng, bộ giải mã TMDS chỉ bắt đầu giải mã khi tất cả các bộ căn chỉnh pha được khóa để hiệu chỉnh ranh giới từ.
Bộ giải mã TMDS (Đặt câu hỏi)
Bộ giải mã TMDS giải mã 10 bit đã giải tuần tự hóa từ bộ thu phát thành dữ liệu pixel 8 bit trong suốt chu kỳ video. HSYNC, VSYNC và PACKET HEADER được tạo ra trong chu kỳ điều khiển từ dữ liệu kênh màu xanh 10 bit. Dữ liệu gói âm thanh được giải mã thành kênh R và G, mỗi kênh có bốn bit. Bộ giải mã TMDS của mỗi kênh hoạt động trên đồng hồ riêng của nó. Do đó, nó có thể có độ lệch nhất định giữa các kênh.
Giảm độ lệch kênh sang kênh (Đặt câu hỏi)
Logic khử lệch dựa trên FIFO được sử dụng để loại bỏ độ lệch giữa các kênh. Mỗi kênh nhận được tín hiệu hợp lệ từ các đơn vị căn chỉnh pha để chỉ ra liệu dữ liệu 10 bit đến từ bộ căn chỉnh pha có hợp lệ hay không. Nếu tất cả các kênh đều hợp lệ (đã đạt được sự căn chỉnh pha), mô-đun FIFO bắt đầu truyền dữ liệu qua mô-đun FIFO bằng các tín hiệu cho phép đọc và ghi (liên tục ghi vào và đọc ra). Khi phát hiện thấy mã thông báo điều khiển ở bất kỳ đầu ra FIFO nào, luồng đọc ra sẽ bị tạm dừng và tín hiệu phát hiện ra dấu hiệu được tạo ra để chỉ ra sự xuất hiện của một dấu hiệu cụ thể trong luồng video. Luồng đọc ra chỉ tiếp tục khi dấu hiệu này đã đến trên cả ba kênh. Do đó, độ lệch có liên quan sẽ bị loại bỏ. Các FIFO xung nhịp kép đồng bộ hóa cả ba luồng dữ liệu với xung nhịp kênh màu xanh lam để loại bỏ độ lệch có liên quan. Hình sau đây mô tả kỹ thuật khử lệch kênh sang kênh.
Hình 3-3. Độ lệch kênh với kênh
DDC (Hỏi một câu hỏi)
DDC là kênh truyền thông dựa trên thông số kỹ thuật bus I2C. Nguồn sử dụng lệnh I2C để đọc thông tin từ E-EDID của bộ thu với địa chỉ slave. HDMI RX IP sử dụng EDID được xác định trước với nhiều độ phân giải hỗ trợ độ phân giải lên đến 1920 ✕ 1080 ở tần số 60 Hz ở chế độ Một Pixel và lên đến 3840 ✕ 2160 ở tần số 60 Hz ở chế độ Bốn Pixel.
EDID biểu thị tên hiển thị là màn hình Microchip HDMI.
Thông số HDMI RX và tín hiệu giao diện (Đặt câu hỏi)
Phần này thảo luận về các thông số trong trình cấu hình HDMI RX GUI và tín hiệu I/O.
Thông số cấu hình (Đặt câu hỏi)
Bảng sau liệt kê các thông số cấu hình trong HDMI RX IP.
Bảng 4-1. Thông số cấu hình
| Tên tham số | Sự miêu tả |
| Định dạng màu | Xác định không gian màu. Hỗ trợ các định dạng màu sau:
|
| Độ sâu màu | Chỉ định số bit cho mỗi thành phần màu. Hỗ trợ 8, 10, 12 và 16 bit cho mỗi thành phần. |
| Số lượng pixel | Cho biết số lượng pixel trên mỗi đầu vào đồng hồ:
|
| MÁY XÉO ĐỔ | Hỗ trợ độ phân giải 4K ở 60 khung hình mỗi giây:
|
| Số kênh âm thanh | Hỗ trợ số kênh âm thanh:
|
| Giao diện video | Luồng gốc và AXI |
| Giao diện âm thanh | Luồng gốc và AXI |
| Bàn thử nghiệm | Cho phép lựa chọn môi trường băng ghế thử nghiệm. Hỗ trợ các tùy chọn băng ghế thử nghiệm sau:
|
| Giấy phép | Chỉ định loại giấy phép. Cung cấp hai tùy chọn giấy phép sau:
|
Cổng (Đặt câu hỏi)
Bảng sau liệt kê các cổng đầu vào và đầu ra của HDMI RX IP cho giao diện gốc khi Định dạng màu là RGB.
Bảng 4-2. Đầu vào và đầu ra cho giao diện gốc
| Tên tín hiệu | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset không đồng bộ hoạt động ở mức thấp |
| R_RX_CLK_Tôi | Đầu vào | 1 | Đồng hồ song song cho kênh “R” từ XCVR |
| G_RX_CLK_Tôi | Đầu vào | 1 | Đồng hồ song song cho kênh “G” từ XCVR |
| B_RX_CLK_Tôi | Đầu vào | 1 | Đồng hồ song song cho kênh “B” từ XCVR |
| EDID_ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset edid không đồng bộ hoạt động ở mức thấp |
| R_RX_HỢP_LỆ | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song kênh “R” |
| G_RX_HỢP_LỆ | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song kênh “G” |
| B_RX_HỢP_LỆ | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song kênh “B” |
| Tên tín hiệu | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| DATA_R_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song kênh “R” từ XCVR |
| DATA_G_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song kênh “G” từ XCVR |
| DATA_B_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song kênh “B” từ XCVR |
| SCL_I | Đầu vào | 1 | Đầu vào xung nhịp nối tiếp I2C cho DDC |
| HPD_Tôi | Đầu vào | 1 | Cắm nóng phát hiện tín hiệu đầu vào. Nguồn được kết nối với bộ tản tín hiệu HPD phải cao. |
| SDA_Tôi | Đầu vào | 1 | Đầu vào dữ liệu nối tiếp I2C cho DDC |
| EDID_CLK_I | Đầu vào | 1 | Đồng hồ hệ thống cho mô-đun I2C |
| BIT_SLIP_R_O | Đầu ra | 1 | Tín hiệu trượt bit đến kênh “R” của máy thu phát |
| BIT_SLIP_G_O | Đầu ra | 1 | Tín hiệu trượt bit đến kênh “G” của máy thu phát |
| BIT_SLIP_B_O | Đầu ra | 1 | Tín hiệu trượt bit đến kênh “B” của máy thu phát |
| VIDEO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu video đầu ra hợp lệ |
| AUDIO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu âm thanh đầu ra hợp lệ |
| H_SYNC_O | Đầu ra | 1 | Xung đồng bộ ngang |
| V_SYNC_O | Đầu ra | 1 | Xung đồng bộ dọc đang hoạt động |
| R_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “R” đã giải mã |
| ĐI | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “G” đã giải mã |
| B_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “B” đã giải mã |
| SDA_O | Đầu ra | 1 | Đầu ra dữ liệu nối tiếp I2C cho DDC |
| HPD_O | Đầu ra | 1 | Tín hiệu đầu ra phát hiện cắm nóng |
| ACR_CTS_O | Đầu ra | 20 | Chu kỳ tái tạo đồng hồ âm thanhamp giá trị |
| ACR_N_O | Đầu ra | 20 | Tham số giá trị tái tạo đồng hồ âm thanh (N) |
| ACR_HỢP_LỆ_O | Đầu ra | 1 | Đồng hồ âm thanh Tái tạo tín hiệu hợp lệ |
| ÂM THANH_SAMPLE_CH1_O | Đầu ra | 24 | Kênh 1 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH2_O | Đầu ra | 24 | Kênh 2 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH3_O | Đầu ra | 24 | Kênh 3 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH4_O | Đầu ra | 24 | Kênh 4 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH5_O | Đầu ra | 24 | Kênh 5 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH6_O | Đầu ra | 24 | Kênh 6 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH7_O | Đầu ra | 24 | Kênh 7 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH8_O | Đầu ra | 24 | Kênh 8 âm thanh samptập tin dữ liệu |
| CHẾ ĐỘ HDMI_DVI_O | Đầu ra | 1 | Sau đây là hai chế độ:
|
Bảng sau đây mô tả các cổng đầu vào và đầu ra của HDMI RX IP cho Giao diện video luồng AXI4.
Bảng 4-3. Cổng vào và ra cho Giao diện Video Stream AXI4
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| TDATA_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Độ sâu màu ✕ 3 bit | Xuất dữ liệu video [R, G, B] |
| TVALID_O | Đầu ra | 1 | Video đầu ra hợp lệ |
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| TLAST_O | Đầu ra | 1 | Tín hiệu kết thúc khung đầu ra |
| TUSER_O | Đầu ra | 3 |
|
| TSTRB_O | Đầu ra | 3 | Đầu ra dữ liệu video nhấp nháy |
| TKEEP_O | Đầu ra | 3 | Lưu giữ dữ liệu video đầu ra |
Bảng sau đây mô tả các cổng đầu vào và đầu ra của HDMI RX IP cho Giao diện âm thanh luồng AXI4.
Bảng 4-4. Cổng vào và ra cho Giao diện âm thanh AXI4 Stream
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| AUDIO_TDATA_O | Đầu ra | 24 | Xuất dữ liệu âm thanh |
| AUDIO_TID_O | Đầu ra | 3 | Kênh âm thanh đầu ra |
| AUDIO_TVALID_O | Đầu ra | 1 | Đầu ra tín hiệu âm thanh hợp lệ |
Bảng sau liệt kê các cổng đầu vào và đầu ra của HDMI RX IP cho giao diện gốc khi Định dạng màu là YUV444.
Bảng 4-5. Đầu vào và đầu ra cho giao diện gốc
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset không đồng bộ hoạt động ở mức thấp |
| LANE3_RX_CLK_I | Đầu vào | 1 | Đồng hồ song song cho kênh Lane 3 từ XCVR |
| LANE2_RX_CLK_I | Đầu vào | 1 | Đồng hồ song song cho kênh Lane 2 từ XCVR |
| LANE1_RX_CLK_I | Đầu vào | 1 | Đồng hồ song song cho kênh Lane 1 từ XCVR |
| EDID_ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset edid không đồng bộ hoạt động ở mức thấp |
| LANE3_RX_HỢP_LỆ_I | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song Lane 3 |
| LANE2_RX_HỢP_LỆ_I | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song Lane 2 |
| LANE1_RX_HỢP_LỆ_I | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song Lane 1 |
| DỮ LIỆU_LANE3_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song Lane 3 từ XCVR |
| DỮ LIỆU_LANE2_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song Lane 2 từ XCVR |
| DỮ LIỆU_LANE1_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song Lane 1 từ XCVR |
| SCL_I | Đầu vào | 1 | Đầu vào xung nhịp nối tiếp I2C cho DDC |
| HPD_Tôi | Đầu vào | 1 | Cắm nóng phát hiện tín hiệu đầu vào. Nguồn được kết nối với bộ tản tín hiệu HPD phải cao. |
| SDA_Tôi | Đầu vào | 1 | Đầu vào dữ liệu nối tiếp I2C cho DDC |
| EDID_CLK_I | Đầu vào | 1 | Đồng hồ hệ thống cho mô-đun I2C |
| BIT_SLIP_LANE3_O | Đầu ra | 1 | Tín hiệu trượt bit đến làn 3 của máy thu phát |
| BIT_SLIP_LANE2_O | Đầu ra | 1 | Tín hiệu trượt bit đến làn 2 của máy thu phát |
| BIT_SLIP_LANE1_O | Đầu ra | 1 | Tín hiệu trượt bit đến làn 1 của máy thu phát |
| VIDEO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu video đầu ra hợp lệ |
| AUDIO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu âm thanh đầu ra hợp lệ |
| H_SYNC_O | Đầu ra | 1 | Xung đồng bộ ngang |
| V_SYNC_O | Đầu ra | 1 | Xung đồng bộ dọc đang hoạt động |
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| Bạn ơi | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “Y” đã giải mã |
| Cb_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “Cb” đã giải mã |
| Cr_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “Cr” đã giải mã |
| SDA_O | Đầu ra | 1 | Đầu ra dữ liệu nối tiếp I2C cho DDC |
| HPD_O | Đầu ra | 1 | Tín hiệu đầu ra phát hiện cắm nóng |
| ACR_CTS_O | Đầu ra | 20 | Chu kỳ tái tạo đồng hồ âm thanhamp giá trị |
| ACR_N_O | Đầu ra | 20 | Tham số giá trị tái tạo đồng hồ âm thanh (N) |
| ACR_HỢP_LỆ_O | Đầu ra | 1 | Đồng hồ âm thanh Tái tạo tín hiệu hợp lệ |
| ÂM THANH_SAMPLE_CH1_O | Đầu ra | 24 | Kênh 1 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH2_O | Đầu ra | 24 | Kênh 2 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH3_O | Đầu ra | 24 | Kênh 3 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH4_O | Đầu ra | 24 | Kênh 4 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH5_O | Đầu ra | 24 | Kênh 5 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH6_O | Đầu ra | 24 | Kênh 6 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH7_O | Đầu ra | 24 | Kênh 7 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH8_O | Đầu ra | 24 | Kênh 8 âm thanh samptập tin dữ liệu |
Bảng sau liệt kê các cổng đầu vào và đầu ra của HDMI RX IP cho giao diện gốc khi Định dạng màu là YUV422.
Bảng 4-6. Đầu vào và đầu ra cho giao diện gốc
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset không đồng bộ hoạt động ở mức thấp |
| LANE3_RX_CLK_I | Đầu vào | 1 | Đồng hồ song song cho kênh Lane 3 từ XCVR |
| LANE2_RX_CLK_I | Đầu vào | 1 | Đồng hồ song song cho kênh Lane 2 từ XCVR |
| LANE1_RX_CLK_I | Đầu vào | 1 | Đồng hồ song song cho kênh Lane 1 từ XCVR |
| EDID_ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset edid không đồng bộ hoạt động ở mức thấp |
| LANE3_RX_HỢP_LỆ_I | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song Lane 3 |
| LANE2_RX_HỢP_LỆ_I | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song Lane 2 |
| LANE1_RX_HỢP_LỆ_I | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song Lane 1 |
| DỮ LIỆU_LANE3_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song Lane 3 từ XCVR |
| DỮ LIỆU_LANE2_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song Lane 2 từ XCVR |
| DỮ LIỆU_LANE1_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song Lane 1 từ XCVR |
| SCL_I | Đầu vào | 1 | Đầu vào xung nhịp nối tiếp I2C cho DDC |
| HPD_Tôi | Đầu vào | 1 | Cắm nóng phát hiện tín hiệu đầu vào. Nguồn được kết nối với bộ tản tín hiệu HPD phải cao. |
| SDA_Tôi | Đầu vào | 1 | Đầu vào dữ liệu nối tiếp I2C cho DDC |
| EDID_CLK_I | Đầu vào | 1 | Đồng hồ hệ thống cho mô-đun I2C |
| BIT_SLIP_LANE3_O | Đầu ra | 1 | Tín hiệu trượt bit đến làn 3 của máy thu phát |
| BIT_SLIP_LANE2_O | Đầu ra | 1 | Tín hiệu trượt bit đến làn 2 của máy thu phát |
| BIT_SLIP_LANE1_O | Đầu ra | 1 | Tín hiệu trượt bit đến làn 1 của máy thu phát |
| VIDEO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu video đầu ra hợp lệ |
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| AUDIO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu âm thanh đầu ra hợp lệ |
| H_SYNC_O | Đầu ra | 1 | Xung đồng bộ ngang |
| V_SYNC_O | Đầu ra | 1 | Xung đồng bộ dọc đang hoạt động |
| Bạn ơi | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “Y” đã giải mã |
| C_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “C” đã giải mã |
| SDA_O | Đầu ra | 1 | Đầu ra dữ liệu nối tiếp I2C cho DDC |
| HPD_O | Đầu ra | 1 | Tín hiệu đầu ra phát hiện cắm nóng |
| ACR_CTS_O | Đầu ra | 20 | Chu kỳ tái tạo đồng hồ âm thanhamp giá trị |
| ACR_N_O | Đầu ra | 20 | Tham số giá trị tái tạo đồng hồ âm thanh (N) |
| ACR_HỢP_LỆ_O | Đầu ra | 1 | Đồng hồ âm thanh Tái tạo tín hiệu hợp lệ |
| ÂM THANH_SAMPLE_CH1_O | Đầu ra | 24 | Kênh 1 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH2_O | Đầu ra | 24 | Kênh 2 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH3_O | Đầu ra | 24 | Kênh 3 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH4_O | Đầu ra | 24 | Kênh 4 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH5_O | Đầu ra | 24 | Kênh 5 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH6_O | Đầu ra | 24 | Kênh 6 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH7_O | Đầu ra | 24 | Kênh 7 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH8_O | Đầu ra | 24 | Kênh 8 âm thanh samptập tin dữ liệu |
Bảng sau liệt kê các cổng đầu vào và đầu ra của HDMI RX IP cho giao diện gốc khi SCRAMBLER được bật.
Bảng 4-7. Đầu vào và đầu ra cho giao diện gốc
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset không đồng bộ hoạt động ở mức thấp |
| R_RX_CLK_Tôi | Đầu vào | 1 | Đồng hồ song song cho kênh “R” từ XCVR |
| G_RX_CLK_Tôi | Đầu vào | 1 | Đồng hồ song song cho kênh “G” từ XCVR |
| B_RX_CLK_Tôi | Đầu vào | 1 | Đồng hồ song song cho kênh “B” từ XCVR |
| EDID_ĐẶT LẠI_N_I | Đầu vào | 1 | Tín hiệu reset edid không đồng bộ hoạt động ở mức thấp |
| CÁP HDMI_CLK_I | Đầu vào | 1 | Đồng hồ cáp từ nguồn HDMI |
| R_RX_HỢP_LỆ | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song kênh “R” |
| G_RX_HỢP_LỆ | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song kênh “G” |
| B_RX_HỢP_LỆ | Đầu vào | 1 | Tín hiệu hợp lệ từ XCVR cho dữ liệu song song kênh “B” |
| DATA_R_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song kênh “R” từ XCVR |
| DATA_G_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song kênh “G” từ XCVR |
| DATA_B_I | Đầu vào | SỐ ĐIỂM ẢNH ✕ 10 bit | Đã nhận dữ liệu song song kênh “B” từ XCVR |
| SCL_I | Đầu vào | 1 | Đầu vào xung nhịp nối tiếp I2C cho DDC |
| HPD_Tôi | Đầu vào | 1 | Tín hiệu đầu vào phát hiện phích cắm nóng. Nguồn được kết nối với bộ thu và tín hiệu HPD phải cao. |
| SDA_Tôi | Đầu vào | 1 | Đầu vào dữ liệu nối tiếp I2C cho DDC |
| EDID_CLK_I | Đầu vào | 1 | Đồng hồ hệ thống cho mô-đun I2C |
| BIT_SLIP_R_O | Đầu ra | 1 | Tín hiệu trượt bit đến kênh “R” của máy thu phát |
| BIT_SLIP_G_O | Đầu ra | 1 | Tín hiệu trượt bit đến kênh “G” của máy thu phát |
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| BIT_SLIP_B_O | Đầu ra | 1 | Tín hiệu trượt bit đến kênh “B” của máy thu phát |
| VIDEO_DATA_VALID_O | Đầu ra | 1 | Dữ liệu video đầu ra hợp lệ |
| AUDIO_DATA_VALID_O | Đầu ra1 | 1 | Dữ liệu âm thanh đầu ra hợp lệ |
| H_SYNC_O | Đầu ra | 1 | Xung đồng bộ ngang |
| V_SYNC_O | Đầu ra | 1 | Xung đồng bộ dọc đang hoạt động |
| DỮ LIỆU_TỶ LỆ_O | Đầu ra | 16 | Tốc độ dữ liệu Rx. Sau đây là các giá trị tốc độ dữ liệu:
|
| R_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “R” đã giải mã |
| ĐI | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “G” đã giải mã |
| B_O | Đầu ra | SỐ ĐIỂM ẢNH ✕ Bit độ sâu màu | Dữ liệu “B” đã giải mã |
| SDA_O | Đầu ra | 1 | Đầu ra dữ liệu nối tiếp I2C cho DDC |
| HPD_O | Đầu ra | 1 | Tín hiệu đầu ra phát hiện cắm nóng |
| ACR_CTS_O | Đầu ra | 20 | Chu kỳ tái tạo đồng hồ âm thanhamp giá trị |
| ACR_N_O | Đầu ra | 20 | Tham số giá trị tái tạo đồng hồ âm thanh (N) |
| ACR_HỢP_LỆ_O | Đầu ra | 1 | Đồng hồ âm thanh Tái tạo tín hiệu hợp lệ |
| ÂM THANH_SAMPLE_CH1_O | Đầu ra | 24 | Kênh 1 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH2_O | Đầu ra | 24 | Kênh 2 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH3_O | Đầu ra | 24 | Kênh 3 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH4_O | Đầu ra | 24 | Kênh 4 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH5_O | Đầu ra | 24 | Kênh 5 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH6_O | Đầu ra | 24 | Kênh 6 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH7_O | Đầu ra | 24 | Kênh 7 âm thanh samptập tin dữ liệu |
| ÂM THANH_SAMPLE_CH8_O | Đầu ra | 24 | Kênh 8 âm thanh samptập tin dữ liệu |
Mô phỏng Testbench (Đặt câu hỏi)
Testbench được cung cấp để kiểm tra chức năng của lõi HDMI RX. Testbench chỉ hoạt động trong Giao diện gốc khi số lượng pixel là một.
Để mô phỏng lõi bằng testbench, hãy thực hiện các bước sau:
- Trong cửa sổ Thiết kế luồng, hãy mở rộng Tạo thiết kế.
- Nhấp chuột phải vào Create SmartDesign Testbench, rồi nhấp vào Run, như thể hiện trong hình sau.
Hình 5-1. Tạo Testbench SmartDesign
- Nhập tên cho SmartDesign testbench, sau đó nhấp vào OK.
Hình 5-2. Đặt tên cho SmartDesign Testbench
SmartDesign testbench được tạo và canvas xuất hiện ở bên phải của ngăn Quy trình thiết kế. - Điều hướng đến Libero® SoC Catalog, chọn View > Windows > IP Catalog, sau đó mở rộng Solutions-Video. Nhấp đúp vào HDMI RX IP (v5.4.0) rồi nhấp vào OK.
- Chọn tất cả các cổng, nhấp chuột phải và chọn Thăng cấp lên cấp cao nhất.
- Trên thanh công cụ SmartDesign, nhấp vào Tạo thành phần.
- Trên tab Stimulus Hierarchy, nhấp chuột phải vào HDMI_RX_TB testbench file, rồi bấm vào Mô phỏng thiết kế tiền Synth > Mở tương tác.
Công cụ ModelSim® mở ra với testbench, như minh họa trong hình sau.
Hình 5-3. Công cụ ModelSim với HDMI RX Testbench File
quan trọng: tôinếu mô phỏng bị gián đoạn do giới hạn thời gian chạy được chỉ định trong DO file, sử dụng lệnh run -all để hoàn thành mô phỏng.
Giấy phép (Đặt câu hỏi)
HDMI RX IP được cung cấp với hai tùy chọn cấp phép sau:
- Mã hóa: Mã RTL được mã hóa hoàn chỉnh được cung cấp cho lõi. Mã này có sẵn miễn phí với bất kỳ giấy phép Libero nào, cho phép lõi được khởi tạo bằng SmartDesign. Bạn có thể thực hiện Mô phỏng, Tổng hợp, Bố trí và lập trình silicon FPGA bằng bộ thiết kế Libero.
- RTL: Toàn bộ mã nguồn RTL bị khóa bản quyền, cần phải mua riêng.
Kết quả mô phỏng (Đặt câu hỏi)
Biểu đồ thời gian sau đây cho HDMI RX IP hiển thị dữ liệu video và thời gian dữ liệu điều khiển.
Hình 6-1. Dữ liệu video
Sơ đồ sau đây hiển thị đầu ra hsync và vsync cho các đầu vào dữ liệu điều khiển tương ứng.
Hình 6-2. Tín hiệu đồng bộ ngang và đồng bộ dọc
Sơ đồ sau đây hiển thị phần EDID.
Hình 6-3. Tín hiệu EDID
Sử dụng tài nguyên (Đặt câu hỏi)
HDMI RX IP được triển khai trong PolarFire® FPGA (Gói MPF300T – 1FCG1152I). Bảng sau đây liệt kê các tài nguyên được sử dụng khi Số lượng điểm ảnh = 1 điểm ảnh.
Bảng 7-1. Sử dụng tài nguyên cho chế độ 1 pixel
| Định dạng màu | Độ sâu màu | MÁY XÉO ĐỔ | Vải 4LUT | DFF vải | Giao diện 4LUT | Giao diện DFF | uSRAM (64×12) | Bộ nhớ RAM (20k) |
| RGB | 8 | Vô hiệu hóa | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Vô hiệu hóa | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Vô hiệu hóa | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Vô hiệu hóa | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Vô hiệu hóa | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Vô hiệu hóa | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Vô hiệu hóa | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Vô hiệu hóa | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Vô hiệu hóa | 1585 | 1327 | 492 | 492 | 14 | 9 |
Bảng sau đây liệt kê các tài nguyên được sử dụng khi Số điểm ảnh = 4 điểm ảnh.
Bảng 7-2. Sử dụng tài nguyên cho chế độ 4 pixel
| Định dạng màu | Độ sâu màu | MÁY XÉO ĐỔ | Vải 4LUT | DFF vải | Giao diện 4LUT | Giao diện DFF | uSRAM (64×12) | Bộ nhớ RAM (20k) |
| RGB | 8 | Vô hiệu hóa | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Vô hiệu hóa | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Vô hiệu hóa | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Cho phép | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Cho phép | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Cho phép | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Vô hiệu hóa | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Vô hiệu hóa | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Vô hiệu hóa | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Vô hiệu hóa | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Bảng sau đây liệt kê các tài nguyên được sử dụng khi Số điểm ảnh = 4 điểm ảnh và SCRAMBLER được bật.
Bảng 7-3. Sử dụng tài nguyên cho chế độ 4 pixel và SCRAMBLER được bật
| Định dạng màu | Độ sâu màu | MÁY XÉO ĐỔ | Vải 4LUT | DFF vải | Giao diện 4LUT | Giao diện DFF | uSRAM (64×12) | Bộ nhớ RAM (20k) |
| RGB | 8 | Cho phép | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Cho phép | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Cho phép | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Tích hợp hệ thống (Đặt câu hỏi)
Phần này trình bày cách tích hợp IP vào thiết kế Libero.
Bảng sau đây liệt kê các cấu hình của PF XCVR, PF TX PLL và PF CCC cần thiết cho các độ phân giải và độ rộng bit khác nhau.
Bảng 8-1. Cấu hình PF XCVR, PF TX PLL và PF CCC
| Nghị quyết | Chiều rộng bit | Cấu hình PF XCVR | CDR REF CLOCK PADS | Cấu hình PF CCC | |||
| Tốc độ dữ liệu RX | Tần số đồng hồ tham chiếu RX CDR | Chiều rộng vải RX PCS | Tần số đầu vào | Tần số đầu ra | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
Đầu thu HDMI RX SampThiết kế 1: Khi được cấu hình ở chế độ Độ sâu màu = 8 bit và Số điểm ảnh = 1 điểm ảnh, sẽ hiển thị như hình sau.
Hình 8-1. HDMI RX SampThiết kế 1
Ví dụample, trong cấu hình 8-bit, các thành phần sau đây là một phần của thiết kế:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) được cấu hình cho chế độ song công toàn phần TX và RX. Tốc độ dữ liệu RX là 1485 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 10 bit cho chế độ 1 PXL và xung nhịp tham chiếu CDR 148.5 MHz. Tốc độ dữ liệu TX là 1485 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 10 bit với hệ số chia xung nhịp là 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK và LANE3_CDR_REF_CLK được điều khiển từ PF_XCVR_REF_CLK bằng chân Pad AE27, AE28.
- Chân EDID CLK_I phải được điều khiển bằng xung nhịp 150 MHz với CCC.
- R_RX_CLK_I, G_RX_CLK_I và B_RX_CLK_I được điều khiển bởi LANE3_TX_CLK_R, LANE2_TX_CLK_R và LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I và B_RX_VALID_I được điều khiển bởi LANE3_RX_VAL, LANE2_RX_VAL và LANE1_RX_VAL.
- DATA_R_I, DATA_G_I và DATA_B_I được điều khiển bởi LANE3_RX_DATA, LANE2_RX_DATA và LANE1_RX_DATA.
Đầu thu HDMI RX SampThiết kế 2: Khi được cấu hình ở chế độ Độ sâu màu = 8 bit và Số điểm ảnh = 4 điểm ảnh, sẽ hiển thị như hình sau.
Hình 8-2. HDMI RX SampThiết kế 2
Ví dụample, trong cấu hình 8-bit, các thành phần sau đây là một phần của thiết kế:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) được cấu hình cho chế độ song công toàn phần TX và RX. Tốc độ dữ liệu RX là 1485 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 40 bit cho chế độ 4 PXL và xung nhịp tham chiếu CDR 148.5 MHz. Tốc độ dữ liệu TX là 1485 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 40 bit với hệ số chia xung nhịp là 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK và LANE3_CDR_REF_CLK được điều khiển từ PF_XCVR_REF_CLK bằng chân Pad AE27, AE28.
- Chân EDID CLK_I phải được điều khiển bằng xung nhịp 150 MHz với CCC.
- R_RX_CLK_I, G_RX_CLK_I và B_RX_CLK_I được điều khiển bởi LANE3_TX_CLK_R, LANE2_TX_CLK_R và LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I và B_RX_VALID_I được điều khiển bởi LANE3_RX_VAL, LANE2_RX_VAL và LANE1_RX_VAL.
- DATA_R_I, DATA_G_I và DATA_B_I được điều khiển bởi LANE3_RX_DATA, LANE2_RX_DATA và LANE1_RX_DATA.
Đầu thu HDMI RX SampThiết kế 3: Khi được cấu hình ở Độ sâu màu = 8 bit và Số điểm ảnh = 4 chế độ Điểm ảnh và SCRAMBLER = Đã bật, sẽ được hiển thị trong hình sau.
Hình 8-3. HDMI RX SampThiết kế 3
Ví dụample, trong cấu hình 8-bit, các thành phần sau đây là một phần của thiết kế:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) được cấu hình cho chế độ TX và RX độc lập. Tốc độ dữ liệu RX là 5940 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 40 bit cho chế độ 4 PXL và đồng hồ tham chiếu CDR 148.5 MHz. Tốc độ dữ liệu TX là 5940 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 40 bit với hệ số chia đồng hồ là 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK và LANE3_CDR_REF_CLK được điều khiển từ PF_XCVR_REF_CLK bằng chân Pad AF29, AF30.
- Chân EDID CLK_I phải chạy với xung nhịp 150 MHz với CCC.
- R_RX_CLK_I, G_RX_CLK_I và B_RX_CLK_I được điều khiển bởi LANE3_TX_CLK_R, LANE2_TX_CLK_R và LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I và B_RX_VALID_I được điều khiển bởi LANE3_RX_VAL, LANE2_RX_VAL và LANE1_RX_VAL.
- DATA_R_I, DATA_G_I và DATA_B_I được điều khiển bởi LANE3_RX_DATA, LANE2_RX_DATA và LANE1_RX_DATA.
Đầu thu HDMI RX SampThiết kế 4: Khi được cấu hình ở Độ sâu màu = 12 bit và Số điểm ảnh = 4 chế độ Điểm ảnh và SCRAMBLER = Đã bật, sẽ được hiển thị trong hình sau.
Hình 8-4. HDMI RX SampThiết kế 4
Ví dụample, trong cấu hình 12-bit, các thành phần sau đây là một phần của thiết kế:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) được cấu hình cho chế độ Chỉ RX. Tốc độ dữ liệu RX là 4455 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 40 bit cho chế độ 4 PXL và xung nhịp tham chiếu CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK và LANE3_CDR_REF_CLK được điều khiển từ PF_XCVR_REF_CLK bằng chân Pad AF29, AF30.
- Chân EDID CLK_I phải chạy với xung nhịp 150 MHz với CCC.
- R_RX_CLK_I, G_RX_CLK_I và B_RX_CLK_I được điều khiển bởi LANE3_TX_CLK_R, LANE2_TX_CLK_R và LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I và B_RX_VALID_I được điều khiển bởi LANE3_RX_VAL, LANE2_RX_VAL và LANE1_RX_VAL.
- DATA_R_I, DATA_G_I và DATA_B_I được điều khiển bởi LANE3_RX_DATA, LANE2_RX_DATA và LANE1_RX_DATA.
- Mô-đun PF_CCC_C0 tạo ra xung nhịp có tên OUT0_FABCLK_0 với tần số 74.25 MHz, lấy từ xung nhịp đầu vào 111.375 MHz, được điều khiển bởi LANE1_RX_CLK_R.
Đầu thu HDMI RX SampThiết kế 5: Khi được cấu hình ở Độ sâu màu = 8 bit, Số điểm ảnh = 4 chế độ điểm ảnh và SCRAMBLER = Đã bật được hiển thị trong hình sau. Thiết kế này là tốc độ dữ liệu động với DRI.
Hình 8-5. HDMI RX SampThiết kế 5
Ví dụample, trong cấu hình 8-bit, các thành phần sau đây là một phần của thiết kế:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) được cấu hình cho chế độ Chỉ RX với giao diện cấu hình lại động được bật. Tốc độ dữ liệu RX là 5940 Mbps ở chế độ PMA, với độ rộng dữ liệu được cấu hình là 40 bit cho chế độ 4 PXL và xung nhịp tham chiếu CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK và LANE3_CDR_REF_CLK được điều khiển từ PF_XCVR_REF_CLK bằng chân Pad AF29, AF30.
- Chân EDID CLK_I phải chạy với xung nhịp 150 MHz với CCC.
- R_RX_CLK_I, G_RX_CLK_I và B_RX_CLK_I được điều khiển bởi LANE3_TX_CLK_R, LANE2_TX_CLK_R và LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I và B_RX_VALID_I được điều khiển bởi LANE3_RX_VAL, LANE2_RX_VAL và LANE1_RX_VAL.
- DATA_R_I, DATA_G_I và DATA_B_I được điều khiển bởi LANE3_RX_DATA, LANE2_RX_DATA và LANE1_RX_DATA.
Lịch sử sửa đổi (Đặt câu hỏi)
Lịch sử sửa đổi mô tả những thay đổi đã được thực hiện trong tài liệu. Những thay đổi được liệt kê theo bản sửa đổi, bắt đầu từ ấn phẩm mới nhất.
Bảng 9-1. Lịch sử sửa đổi
| Ôn tập | Ngày | Sự miêu tả |
| D | 02/2025 | Sau đây là danh sách những thay đổi được thực hiện trong bản sửa đổi C của tài liệu:
|
| C | 02/2023 | Sau đây là danh sách những thay đổi được thực hiện trong bản sửa đổi C của tài liệu:
|
| B | 09/2022 | Sau đây là danh sách các thay đổi được thực hiện trong bản sửa đổi B của tài liệu:
|
| A | 04/2022 | Sau đây là danh sách các thay đổi trong phiên bản A của tài liệu:
|
| 2.0 | — | Sau đây là tóm tắt những thay đổi được thực hiện trong bản sửa đổi này.
|
| 1.0 | 08/2021 | Sửa đổi ban đầu. |
Hỗ trợ FPGA vi mạch
Nhóm sản phẩm Microchip FPGA hỗ trợ các sản phẩm của mình bằng các dịch vụ hỗ trợ khác nhau, bao gồm Dịch vụ khách hàng, Trung tâm hỗ trợ kỹ thuật khách hàng, webtrang web, và các văn phòng bán hàng trên toàn thế giới. Khách hàng nên truy cập các tài nguyên trực tuyến của Microchip trước khi liên hệ với bộ phận hỗ trợ vì rất có thể các truy vấn của họ đã được trả lời. Liên hệ với Trung tâm hỗ trợ kỹ thuật qua webtrang web tại www.microchip.com/support. Đề cập đến số Bộ phận thiết bị FPGA, chọn danh mục trường hợp thích hợp và tải lên thiết kế files trong khi tạo trường hợp hỗ trợ kỹ thuật. Liên hệ với Dịch vụ khách hàng để được hỗ trợ về sản phẩm phi kỹ thuật, chẳng hạn như giá sản phẩm, nâng cấp sản phẩm, thông tin cập nhật, trạng thái đơn hàng và ủy quyền.
- Từ Bắc Mỹ, gọi 800.262.1060
- Từ phần còn lại của thế giới, hãy gọi 650.318.4460
- Fax, từ bất cứ nơi nào trên thế giới, 650.318.8044
Thông tin vi mạch
Nhãn hiệu
Tên và logo “Microchip”, logo “M” và các tên, logo và thương hiệu khác là các nhãn hiệu đã đăng ký và chưa đăng ký của Microchip Technology Incorporated hoặc các chi nhánh và/hoặc công ty con của công ty này tại Hoa Kỳ và/hoặc các quốc gia khác (“Nhãn hiệu Microchip”). Thông tin liên quan đến Nhãn hiệu Microchip có thể được tìm thấy tại https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
Mã số định danh quốc tế: 979-8-3371-0744-8
Thông báo pháp lý
Ấn phẩm này và thông tin ở đây chỉ có thể được sử dụng với các sản phẩm Vi mạch, bao gồm cả để thiết kế, kiểm tra và tích hợp các sản phẩm Vi mạch với ứng dụng của bạn. Sử dụng thông tin này theo bất kỳ cách nào khác vi phạm các điều khoản này. Thông tin liên quan đến các ứng dụng thiết bị chỉ được cung cấp để thuận tiện cho bạn và có thể được thay thế bằng các bản cập nhật. Bạn có trách nhiệm đảm bảo rằng ứng dụng của bạn đáp ứng các thông số kỹ thuật của bạn. Liên hệ với văn phòng kinh doanh Microchip tại địa phương của bạn để được hỗ trợ thêm hoặc nhận hỗ trợ bổ sung tại www.microchip.com/en-us/support/design-help/client-support-services.
THÔNG TIN NÀY ĐƯỢC MICROCHIP CUNG CẤP “NGUYÊN TRẠNG”. MICROCHIP KHÔNG ĐẠI DIỆN HOẶC BẢO ĐẢM NÀO, DÙ RÕ RÀNG HAY NGỤ Ý, BẰNG VĂN BẢN HOẶC MIỆNG, THEO LUẬT ĐỊNH HOẶC CÁCH KHÁC, LIÊN QUAN ĐẾN THÔNG TIN BAO GỒM NHƯNG KHÔNG GIỚI HẠN Ở BẤT KỲ BẢO ĐẢM NGỤ Ý NÀO VỀ VIỆC KHÔNG VI PHẠM, KHẢ NĂNG THƯƠNG MẠI VÀ SỰ PHÙ HỢP CHO MỘT MỤC ĐÍCH CỤ THỂ, HOẶC BẢO ĐẢM LIÊN QUAN ĐẾN TÌNH TRẠNG, CHẤT LƯỢNG HOẶC HIỆU SUẤT CỦA THÔNG TIN.
TRONG MỌI TRƯỜNG HỢP, MICROCHIP SẼ KHÔNG CHỊU TRÁCH NHIỆM ĐỐI VỚI BẤT KỲ MẤT MÁT, THIỆT HẠI, CHI PHÍ HOẶC PHÍ PHẠT GIÁN TIẾP, ĐẶC BIỆT, TRỪNG PHẠT, NGẪU NHIÊN HOẶC HẬU QUẢ NÀO LIÊN QUAN ĐẾN THÔNG TIN HOẶC VIỆC SỬ DỤNG THÔNG TIN, DÙ DO NGUYÊN NHÂN NÀO, NGAY CẢ KHI MICROCHIP ĐÃ ĐƯỢC THÔNG BÁO VỀ KHẢ NĂNG HOẶC THIỆT HẠI CÓ THỂ THẤY TRƯỚC. Ở MỨC ĐẦY ĐỦ NHẤT ĐƯỢC LUẬT PHÁP CHO PHÉP, TỔNG TRÁCH NHIỆM PHÁP LÝ CỦA MICROCHIP ĐỐI VỚI TẤT CẢ CÁC KHIẾU NẠI BẤT KỲ CÁCH NÀO LIÊN QUAN ĐẾN THÔNG TIN HOẶC VIỆC SỬ DỤNG THÔNG TIN SẼ KHÔNG VƯỢT QUÁ SỐ TIỀN PHÍ, NẾU CÓ, MÀ BẠN ĐÃ TRẢ TRỰC TIẾP CHO MICROCHIP ĐỂ CÓ THÔNG TIN.
Việc sử dụng các thiết bị Microchip trong các ứng dụng hỗ trợ sự sống và/hoặc an toàn hoàn toàn do người mua chịu rủi ro và người mua đồng ý bảo vệ, bồi thường và giữ cho Microchip vô hại khỏi mọi thiệt hại, khiếu nại, vụ kiện hoặc chi phí phát sinh từ việc sử dụng đó. Không có giấy phép nào được chuyển giao, ngầm định hoặc theo cách khác, theo bất kỳ quyền sở hữu trí tuệ nào của Microchip trừ khi có quy định khác.
Tính năng bảo vệ mã thiết bị vi mạch
Lưu ý các chi tiết sau đây về tính năng bảo vệ mã trên các sản phẩm của Microchip:
- Các sản phẩm Microchip đáp ứng các thông số kỹ thuật có trong Bảng dữ liệu Microchip cụ thể của sản phẩm đó.
- Microchip tin rằng dòng sản phẩm của mình an toàn khi sử dụng đúng mục đích, trong thông số kỹ thuật vận hành và trong điều kiện bình thường.
- Microchip coi trọng và tích cực bảo vệ quyền sở hữu trí tuệ của mình. Các nỗ lực vi phạm tính năng bảo vệ mã của các sản phẩm Microchip đều bị nghiêm cấm và có thể vi phạm Đạo luật bản quyền kỹ thuật số thiên niên kỷ.
- Cả Microchip và bất kỳ nhà sản xuất chất bán dẫn nào khác đều không thể đảm bảo tính bảo mật của mã của mình. Bảo vệ mã không có nghĩa là chúng tôi đảm bảo sản phẩm là "không thể phá vỡ". Bảo vệ mã liên tục phát triển. Microchip cam kết liên tục cải thiện các tính năng bảo vệ mã của sản phẩm của chúng tôi.
© 2025 Microchip Technology Inc. và các công ty con của nó
Câu hỏi thường gặp
- H: Làm thế nào để cập nhật lõi HDMI RX IP?
A: Lõi IP có thể được cập nhật thông qua phần mềm Libero SoC hoặc tải xuống thủ công từ danh mục. Sau khi cài đặt trong phần mềm Libero SoC IP Catalog, nó có thể được cấu hình, tạo và khởi tạo trong SmartDesign để đưa vào dự án.
Tài liệu / Tài nguyên
 |
Bộ thu HDMI giao diện đa phương tiện độ nét cao MICROCHIP PolarFire FPGA [tập tin pdf] Hướng dẫn sử dụng PolarFire FPGA, Bộ thu HDMI giao diện đa phương tiện độ nét cao PolarFire FPGA, Bộ thu HDMI giao diện đa phương tiện độ nét cao, Bộ thu HDMI giao diện đa phương tiện, Bộ thu HDMI giao diện, Bộ thu HDMI |
