MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI-Empfänger
Einführung (Stellen Sie eine Frage)
Die High-Definition Multimedia Interface (HDMI)-Receiver-IP von Microchip unterstützt den Empfang von Video- und Audiopaketdaten gemäß der HDMI-Standardspezifikation. HDMI RX IP wurde speziell für PolarFire® FPGA- und PolarFire System-on-Chip (SoC) FPGA-Geräte entwickelt, die HDMI 2.0 für Auflösungen bis zu 1920 × 1080 bei 60 Hz im Ein-Pixel-Modus und bis zu 3840 × 2160 bei 60 Hz im Vier-Pixel-Modus unterstützen. RX IP unterstützt Hot Plug Detect (HPD) zur Überwachung von Ein- und Ausschaltvorgängen sowie zum Trennen und Einstecken von Geräten, um die Kommunikation zwischen HDMI-Quelle und HDMI-Senke anzuzeigen.
Die HDMI-Quelle verwendet den Display Data Channel (DDC), um die Extended Display Identification Data (EDID) des Senks zu lesen und so die Konfiguration und/oder Fähigkeiten des Senks zu ermitteln. Die HDMI RX IP verfügt über vorprogrammierte EDID, die eine HDMI-Quelle über einen Standard-I2C-Kanal lesen kann. PolarFire FPGA- und PolarFire SoC FPGA-Gerätetransceiver werden zusammen mit RX IP verwendet, um serielle Daten in 10-Bit-Daten zu deserialisieren. Zwischen den Datenkanälen in HDMI darf ein erheblicher Zeitversatz bestehen. Die HDMI RX IP beseitigt den Zeitversatz zwischen den Datenkanälen mithilfe von First-In First-Out (FIFOs). Diese IP wandelt die von der HDMI-Quelle über den Transceiver empfangenen Transition Minimized Differential Signaling (TMDS)-Daten in 24-Bit-RGB-Pixeldaten, 24-Bit-Audiodaten und Steuersignale um. Die vier im HDMI-Protokoll angegebenen Standard-Steuertoken werden verwendet, um die Daten während der Deserialisierung phasenrichtig auszurichten.
Zusammenfassung
Die folgende Tabelle bietet eine Zusammenfassung der HDMI RX IP-Eigenschaften.
Tabelle 1. HDMI RX IP-Eigenschaften
| Core-Version | Dieses Benutzerhandbuch unterstützt HDMI RX IP v5.4. |
| Unterstützte Gerätefamilien |
|
| Unterstützter Tool-Flow | Erfordert Libero® SoC v12.0 oder spätere Versionen. |
| Unterstützte Schnittstellen | Von HDMI RX IP unterstützte Schnittstellen sind:
|
| Lizenzierung | HDMI RX IP wird mit den folgenden zwei Lizenzoptionen bereitgestellt:
|
Merkmale
HDMI RX IP verfügt über die folgenden Funktionen:
- Kompatibel mit HDMI 2.0
- Unterstützt 8, 10, 12 und 16 Bit Farbtiefe
- Unterstützt Farbformate wie RGB, YUV 4:2:2 und YUV 4:4:4
- Unterstützt ein oder vier Pixel pro Takteingang
- Unterstützt Auflösungen bis zu 1920 × 1080 bei 60 Hz im Ein-Pixel-Modus und bis zu 3840 × 2160 bei 60 Hz im Vier-Pixel-Modus.
- Erkennt Hot-Plug
- Unterstützt das Dekodierungsschema – TMDS
- Unterstützt DVI-Eingang
- Unterstützt Display Data Channel (DDC) und Enhanced Display Data Channel (E-DDC)
- Unterstützt native und AXI4 Stream Video-Schnittstellen für die Videodatenübertragung
- Unterstützt native und AXI4 Stream Audio-Schnittstellen für die Audiodatenübertragung
Nicht unterstützte Funktionen
Die folgenden Funktionen werden von HDMI RX IP nicht unterstützt:
- Das Farbformat 4:2:0 wird nicht unterstützt.
- High Dynamic Range (HDR) und High-bandwidth Digital Content Protection (HDCP) werden nicht unterstützt.
- Variable Refresh Rate (VRR) und Auto Low Latency Mode (ALLM) werden nicht unterstützt.
- Horizontale Timing-Parameter, die im Vier-Pixel-Modus nicht durch vier teilbar sind, werden nicht unterstützt.
Installationsanleitung
Der IP-Core muss automatisch über die IP-Katalog-Updatefunktion der Libero® SoC-Software im IP-Katalog der Libero® SoC-Software installiert oder manuell aus dem Katalog heruntergeladen werden. Sobald der IP-Core im IP-Katalog der Libero® SoC-Software installiert ist, wird er in Smart Design für die Integration in das Libero®-Projekt konfiguriert, generiert und instanziiert.
Getestete Quellgeräte (Stellen Sie eine Frage)
In der folgenden Tabelle sind die getesteten Quellgeräte aufgelistet.
Tabelle 1-1. Getestete Quellgeräte
| Geräte | Pixelmodus | Getestete Auflösungen | Farbtiefe (Bit) | Farbmodus | Audio |
| quantumdata™ M41h HDMI-Analysator | 1 | 720P 30 FPS, 720P 60 FPS und 1080P 60 FPS | 8 | RGB, YUV444 und YUV422 | Ja |
| 1080P 30 FPS | 8, 10, 12 und 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS und 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 und 16 | ||||
| 4K 30 FPS | 8, 10, 12 und 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Ja |
| 4 | 1080P 60 FPS und 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Ja |
| 4 | 4K 30 FPS und 4K 60 FPS | ||||
| Astro VA-1844A HDMI®-Tester | 1 | 720P 30 FPS, 720P 60 FPS und 1080P 60 FPS | 8 | RGB, YUV444 und YUV422 | Ja |
| 1080P 30 FPS | 8, 10, 12 und 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS und 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 und 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | NEIN |
| 4 | 4K 60 FPS |
HDMI RX IP-Konfiguration (Stellen Sie eine Frage)
Dieser Abschnitt bietet einen Überblickview Die HDMI RX IP-Konfigurator-Oberfläche und ihre Komponenten. Der HDMI RX IP-Konfigurator bietet eine grafische Oberfläche zur Einrichtung des HDMI RX-Kerns. Dieser Konfigurator ermöglicht die Auswahl von Parametern wie Pixelanzahl, Anzahl der Audiokanäle, Videoschnittstelle, Audioschnittstelle, SCRAMBLER, Farbtiefe, Farbformat, Testbench und Lizenz. Die Konfigurator-Oberfläche enthält Dropdown-Menüs und Optionen zur Anpassung der Einstellungen. Die wichtigsten Konfigurationen sind in Tabelle 4-1 beschrieben. Die folgende Abbildung bietet eine detaillierte view der HDMI RX IP Configurator-Schnittstelle.
Abbildung 2-1. HDMI RX IP-Konfigurator
Die Schnittstelle umfasst außerdem die Schaltflächen „OK“ und „Abbrechen“, um die Konfigurationen zu bestätigen oder zu verwerfen.
Hardwareimplementierung (Stellen Sie eine Frage)
Die folgenden Abbildungen beschreiben die HDMI RX IP-Schnittstelle mit Transceiver (XCVR).
Abbildung 3-1. HDMI RX-Blockdiagramm
Abbildung 3-2. Detailliertes Blockdiagramm des Empfängers
HDMI RX besteht aus drei stages:
- Der Phasenausrichter richtet die parallelen Daten unter Verwendung des Transceiver-Bit-Slips in Bezug auf die Grenzen der Steuertoken aus.
- Der TMDS-Decoder wandelt die 10-Bit-codierten Daten in 8-Bit-Videopixeldaten, 4-Bit-Audiopaketdaten und 2-Bit-Steuersignale um.
- Die FIFOs beseitigen die Abweichung zwischen den Takten der R-, G- und B-Spuren.
Phasenausrichter (Stellen Sie eine Frage)
Die 10-Bit-Paralleldaten des XCVR sind nicht immer an den TMDS-kodierten Wortgrenzen ausgerichtet. Um die Daten dekodieren zu können, müssen die parallelen Daten bitweise verschoben und ausgerichtet werden. Der Phasenaligner richtet die eingehenden parallelen Daten mithilfe der Bit-Slip-Funktion des XCVR an den Wortgrenzen aus. XCVR im Per-Monitor DPI Awareness (PMA)-Modus ermöglicht die Bit-Slip-Funktion, bei der die Ausrichtung des deserialisierten 10-Bit-Worts um 1 Bit angepasst wird. Nach jeder Anpassung des 10-Bit-Worts um 1 Bit wird es mit einem der vier Steuertoken des HDMI-Protokolls verglichen, um die Position während der Steuerperiode zu fixieren. Das 10-Bit-Wort ist korrekt ausgerichtet und gilt für die nächste s.tagja. Jeder Farbkanal verfügt über einen eigenen Phasenausrichter. Der TMDS-Decoder beginnt erst mit der Dekodierung, wenn alle Phasenausrichter gesperrt sind, um die Wortgrenzen zu korrigieren.
TMDS-Decoder (Stellen Sie eine Frage)
Der TMDS-Decoder dekodiert die vom Transceiver deserialisierten 10-Bit-Daten während der Videoperiode in 8-Bit-Pixeldaten. HSYNC, VSYNC und PACKET HEADER werden während der Steuerperiode aus den 10-Bit-Daten des blauen Kanals generiert. Die Audiopaketdaten werden mit jeweils vier Bit auf den R- und G-Kanal dekodiert. Der TMDS-Decoder jedes Kanals arbeitet mit einem eigenen Takt. Daher kann es zu einem gewissen Versatz zwischen den Kanälen kommen.
Kanal-zu-Kanal-Entzerrung (Stellen Sie eine Frage)
Eine FIFO-basierte De-Skew-Logik wird verwendet, um den Versatz zwischen den Kanälen zu beseitigen. Jeder Kanal erhält ein gültiges Signal von den Phasenangleichungseinheiten, um anzuzeigen, ob die eingehenden 10-Bit-Daten vom Phasenangleicher gültig sind. Wenn alle Kanäle gültig sind (Phasenangleichung erreicht wurde), beginnt das FIFO-Modul, Daten mithilfe von Lese- und Schreibfreigabesignalen durch das FIFO-Modul zu leiten (kontinuierliches Ein- und Auslesen). Wird an einem der FIFO-Ausgänge ein Steuertoken erkannt, wird der Lesefluss unterbrochen und ein Markierungssignal erzeugt, um das Eintreffen einer bestimmten Markierung im Videostream anzuzeigen. Der Lesefluss wird erst fortgesetzt, wenn diese Markierung auf allen drei Kanälen angekommen ist. Dadurch wird der relevante Versatz beseitigt. Die Dual-Clock-FIFOs synchronisieren alle drei Datenströme mit dem Takt des blauen Kanals, um den relevanten Versatz zu beseitigen. Die folgende Abbildung beschreibt die Kanal-zu-Kanal-De-Skew-Technik.
Abbildung 3-3. Kanal-zu-Kanal-Entzerrung
DDC (Stellen Sie eine Frage)
Der DDC ist ein Kommunikationskanal, der auf der I²C-Busspezifikation basiert. Die Quelle nutzt I²C-Befehle, um Informationen aus der E-EDID eines Empfängers mit einer Slave-Adresse zu lesen. Der HDMI RX IP verwendet vordefinierte EDIDs mit mehreren Auflösungen und unterstützt Auflösungen bis zu 2 × 2 bei 1920 Hz im Ein-Pixel-Modus und bis zu 1080 × 60 bei 3840 Hz im Vier-Pixel-Modus.
Die EDID stellt den Anzeigenamen als Microchip HDMI-Display dar.
HDMI-RX-Parameter und Schnittstellensignale (Stellen Sie eine Frage)
In diesem Abschnitt werden die Parameter im HDMI RX-GUI-Konfigurator und die E/A-Signale erläutert.
Konfigurationsparameter (Stellen Sie eine Frage)
In der folgenden Tabelle sind die Konfigurationsparameter im HDMI RX IP aufgeführt.
Tabelle 4-1. Konfigurationsparameter
| Parametername | Beschreibung |
| Farbformat | Definiert den Farbraum. Unterstützt die folgenden Farbformate:
|
| Farbtiefe | Gibt die Anzahl der Bits pro Farbkomponente an. Unterstützt werden 8, 10, 12 und 16 Bit pro Komponente. |
| Anzahl der Pixel | Gibt die Anzahl der Pixel pro Takteingang an:
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| SCRAMBLER | Unterstützung für 4K-Auflösung bei 60 Bildern pro Sekunde:
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| Anzahl der Audiokanäle | Unterstützte Anzahl von Audiokanälen:
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| Video Interface | Nativer und AXI-Stream |
| Audio-Schnittstelle | Nativer und AXI-Stream |
| Prüfstand | Ermöglicht die Auswahl einer Prüfstandsumgebung. Unterstützt die folgenden Prüfstandsoptionen:
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| Lizenz | Gibt den Lizenztyp an. Bietet die folgenden zwei Lizenzoptionen:
|
Häfen (Stellen Sie eine Frage)
In der folgenden Tabelle sind die Eingangs- und Ausgangsanschlüsse der HDMI RX IP für die native Schnittstelle aufgeführt, wenn das Farbformat RGB ist.
Tabelle 4-2. Eingabe und Ausgabe für die native Schnittstelle
| Signalname | Richtung | Breite (Bits) | Beschreibung |
| RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones Rücksetzsignal |
| R_RX_CLK_I | Eingang | 1 | Paralleltakt für „R“-Kanal von XCVR |
| G_RX_CLK_I | Eingang | 1 | Paralleltakt für „G“-Kanal von XCVR |
| B_RX_CLK_I | Eingang | 1 | Paralleltakt für „B“-Kanal von XCVR |
| EDID_RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones EDID-Reset-Signal |
| R_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten des „R“-Kanals |
| G_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten des „G“-Kanals |
| B_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten des „B“-Kanals |
| Signalname | Richtung | Breite (Bits) | Beschreibung |
| DATEN_R_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten des „R“-Kanals von XCVR |
| DATA_G_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten des „G“-Kanals von XCVR |
| DATEN_B_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten des „B“-Kanals von XCVR |
| SCL_I | Eingang | 1 | Serieller I2C-Takteingang für DDC |
| HPD_I | Eingang | 1 | Hot-Plug-Erkennungs-Eingangssignal. Die Quelle ist mit der Senke verbunden. Das HPD-Signal sollte hoch sein. |
| SDA_I | Eingang | 1 | Serieller I2C-Dateneingang für DDC |
| EDID_CLK_I | Eingang | 1 | Systemuhr für I2C-Modul |
| BIT_SLIP_R_O | Ausgabe | 1 | Bit-Slip-Signal zum „R“-Kanal des Transceivers |
| BIT_SLIP_G_O | Ausgabe | 1 | Bit-Slip-Signal zum „G“-Kanal des Transceivers |
| BIT_SLIP_B_O | Ausgabe | 1 | Bit-Slip-Signal zum „B“-Kanal des Transceivers |
| VIDEO_DATA_VALID_O | Ausgabe | 1 | Gültige Videodatenausgabe |
| AUDIO_DATA_VALID_O | Ausgabe | 1 | Gültige Audiodatenausgabe |
| H_SYNC_O | Ausgabe | 1 | Horizontaler Synchronimpuls |
| V_SYNC_O | Ausgabe | 1 | Aktiver vertikaler Synchronisationsimpuls |
| R_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „R“-Daten |
| GEHEN | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „G“-Daten |
| B_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „B“-Daten |
| SDA_O | Ausgabe | 1 | Serieller I2C-Datenausgang für DDC |
| HPD_O | Ausgabe | 1 | Hot-Plug-Erkennungsausgangssignal |
| ACR_CTS_O | Ausgabe | 20 | Audio-Takt-Regenerationszyklus-Zeitenamp Wert |
| ACR_N_O | Ausgabe | 20 | Parameter „Audio Clock Regenerationswert (N)“ |
| ACR_VALID_O | Ausgabe | 1 | Gültiges Signal für die Audio-Taktregenerierung |
| AUDIO_SAMPLE_CH1_O | Ausgabe | 24 | Audiosignale von Kanal 1ample daten |
| AUDIO_SAMPLE_CH2_O | Ausgabe | 24 | Audiosignale von Kanal 2ample daten |
| AUDIO_SAMPLE_CH3_O | Ausgabe | 24 | Audiosignale von Kanal 3ample daten |
| AUDIO_SAMPLE_CH4_O | Ausgabe | 24 | Audiosignale von Kanal 4ample daten |
| AUDIO_SAMPLE_CH5_O | Ausgabe | 24 | Audiosignale von Kanal 5ample daten |
| AUDIO_SAMPLE_CH6_O | Ausgabe | 24 | Audiosignale von Kanal 6ample daten |
| AUDIO_SAMPLE_CH7_O | Ausgabe | 24 | Audiosignale von Kanal 7ample daten |
| AUDIO_SAMPLE_CH8_O | Ausgabe | 24 | Audiosignale von Kanal 8ample daten |
| HDMI_DVI_MODE_O | Ausgabe | 1 | Es gibt die folgenden zwei Modi:
|
Die folgende Tabelle beschreibt die Eingangs- und Ausgangsports von HDMI RX IP für die AXI4 Stream Video Interface.
Tabelle 4-3. Eingangs- und Ausgangsports für die AXI4 Stream Video-Schnittstelle
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| TDATA_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe ✕ 3 Bit | Ausgabevideodaten [R, G, B] |
| TVALID_O | Ausgabe | 1 | Ausgabevideo gültig |
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| TLAST_O | Ausgabe | 1 | Ausgangs-Frame-Endsignal |
| TUSER_O | Ausgabe | 3 |
|
| TSTRB_O | Ausgabe | 3 | Ausgabe-Videodaten-Strobe |
| TKEEP_O | Ausgabe | 3 | Ausgabevideodaten behalten |
Die folgende Tabelle beschreibt die Eingangs- und Ausgangsanschlüsse von HDMI RX IP für die AXI4 Stream Audio-Schnittstelle.
Tabelle 4-4. Eingangs- und Ausgangsports für die AXI4 Stream Audio-Schnittstelle
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| AUDIO_TDATA_O | Ausgabe | 24 | Audiodaten ausgeben |
| AUDIO_TID_O | Ausgabe | 3 | Audioausgangskanal |
| AUDIO_TVALID_O | Ausgabe | 1 | Audio-Gültigkeitssignal ausgeben |
In der folgenden Tabelle sind die Eingangs- und Ausgangsanschlüsse der HDMI RX IP für die native Schnittstelle aufgeführt, wenn das Farbformat YUV444 ist.
Tabelle 4-5. Eingabe und Ausgabe für die native Schnittstelle
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones Rücksetzsignal |
| LANE3_RX_CLK_I | Eingang | 1 | Paralleltakt für Lane 3-Kanal von XCVR |
| LANE2_RX_CLK_I | Eingang | 1 | Paralleltakt für Lane 2-Kanal von XCVR |
| LANE1_RX_CLK_I | Eingang | 1 | Paralleltakt für Lane 1-Kanal von XCVR |
| EDID_RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones EDID-Reset-Signal |
| LANE3_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten der Spur 3 |
| LANE2_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten der Spur 2 |
| LANE1_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten der Spur 1 |
| DATA_LANE3_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten für Spur 3 von XCVR |
| DATA_LANE2_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten für Spur 2 von XCVR |
| DATA_LANE1_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten für Spur 1 von XCVR |
| SCL_I | Eingang | 1 | Serieller I2C-Takteingang für DDC |
| HPD_I | Eingang | 1 | Hot-Plug-Erkennungs-Eingangssignal. Die Quelle ist mit der Senke verbunden. Das HPD-Signal sollte hoch sein. |
| SDA_I | Eingang | 1 | Serieller I2C-Dateneingang für DDC |
| EDID_CLK_I | Eingang | 1 | Systemuhr für I2C-Modul |
| BIT_SLIP_LANE3_O | Ausgabe | 1 | Bit-Slip-Signal an Spur 3 des Transceivers |
| BIT_SLIP_LANE2_O | Ausgabe | 1 | Bit-Slip-Signal an Spur 2 des Transceivers |
| BIT_SLIP_LANE1_O | Ausgabe | 1 | Bit-Slip-Signal an Spur 1 des Transceivers |
| VIDEO_DATA_VALID_O | Ausgabe | 1 | Gültige Videodatenausgabe |
| AUDIO_DATA_VALID_O | Ausgabe | 1 | Gültige Audiodatenausgabe |
| H_SYNC_O | Ausgabe | 1 | Horizontaler Synchronimpuls |
| V_SYNC_O | Ausgabe | 1 | Aktiver vertikaler Synchronisationsimpuls |
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| Y_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „Y“-Daten |
| Cb_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „Cb“-Daten |
| Cr_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „Cr“-Daten |
| SDA_O | Ausgabe | 1 | Serieller I2C-Datenausgang für DDC |
| HPD_O | Ausgabe | 1 | Hot-Plug-Erkennungsausgangssignal |
| ACR_CTS_O | Ausgabe | 20 | Audio-Takt-Regenerationszykluszeitenamp Wert |
| ACR_N_O | Ausgabe | 20 | Parameter „Audio Clock Regenerationswert (N)“ |
| ACR_VALID_O | Ausgabe | 1 | Gültiges Signal für die Audio-Taktregenerierung |
| AUDIO_SAMPLE_CH1_O | Ausgabe | 24 | Audiosignale von Kanal 1ample daten |
| AUDIO_SAMPLE_CH2_O | Ausgabe | 24 | Audiosignale von Kanal 2ample daten |
| AUDIO_SAMPLE_CH3_O | Ausgabe | 24 | Audiosignale von Kanal 3ample daten |
| AUDIO_SAMPLE_CH4_O | Ausgabe | 24 | Audiosignale von Kanal 4ample daten |
| AUDIO_SAMPLE_CH5_O | Ausgabe | 24 | Audiosignale von Kanal 5ample daten |
| AUDIO_SAMPLE_CH6_O | Ausgabe | 24 | Audiosignale von Kanal 6ample daten |
| AUDIO_SAMPLE_CH7_O | Ausgabe | 24 | Audiosignale von Kanal 7ample daten |
| AUDIO_SAMPLE_CH8_O | Ausgabe | 24 | Audiosignale von Kanal 8ample daten |
In der folgenden Tabelle sind die Eingangs- und Ausgangsanschlüsse der HDMI RX IP für die native Schnittstelle aufgeführt, wenn das Farbformat YUV422 ist.
Tabelle 4-6. Eingabe und Ausgabe für die native Schnittstelle
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones Rücksetzsignal |
| LANE3_RX_CLK_I | Eingang | 1 | Paralleltakt für Lane 3-Kanal von XCVR |
| LANE2_RX_CLK_I | Eingang | 1 | Paralleltakt für Lane 2-Kanal von XCVR |
| LANE1_RX_CLK_I | Eingang | 1 | Paralleltakt für Lane 1-Kanal von XCVR |
| EDID_RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones EDID-Reset-Signal |
| LANE3_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten der Spur 3 |
| LANE2_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten der Spur 2 |
| LANE1_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten der Spur 1 |
| DATA_LANE3_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten für Spur 3 von XCVR |
| DATA_LANE2_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten für Spur 2 von XCVR |
| DATA_LANE1_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten für Spur 1 von XCVR |
| SCL_I | Eingang | 1 | Serieller I2C-Takteingang für DDC |
| HPD_I | Eingang | 1 | Hot-Plug-Erkennungs-Eingangssignal. Die Quelle ist mit der Senke verbunden. Das HPD-Signal sollte hoch sein. |
| SDA_I | Eingang | 1 | Serieller I2C-Dateneingang für DDC |
| EDID_CLK_I | Eingang | 1 | Systemuhr für I2C-Modul |
| BIT_SLIP_LANE3_O | Ausgabe | 1 | Bit-Slip-Signal an Spur 3 des Transceivers |
| BIT_SLIP_LANE2_O | Ausgabe | 1 | Bit-Slip-Signal an Spur 2 des Transceivers |
| BIT_SLIP_LANE1_O | Ausgabe | 1 | Bit-Slip-Signal an Spur 1 des Transceivers |
| VIDEO_DATA_VALID_O | Ausgabe | 1 | Gültige Videodatenausgabe |
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| AUDIO_DATA_VALID_O | Ausgabe | 1 | Gültige Audiodatenausgabe |
| H_SYNC_O | Ausgabe | 1 | Horizontaler Synchronimpuls |
| V_SYNC_O | Ausgabe | 1 | Aktiver vertikaler Synchronisationsimpuls |
| Y_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „Y“-Daten |
| C_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „C“-Daten |
| SDA_O | Ausgabe | 1 | Serieller I2C-Datenausgang für DDC |
| HPD_O | Ausgabe | 1 | Hot-Plug-Erkennungsausgangssignal |
| ACR_CTS_O | Ausgabe | 20 | Audio-Takt-Regenerationszykluszeitenamp Wert |
| ACR_N_O | Ausgabe | 20 | Parameter „Audio Clock Regenerationswert (N)“ |
| ACR_VALID_O | Ausgabe | 1 | Gültiges Signal für die Audio-Taktregenerierung |
| AUDIO_SAMPLE_CH1_O | Ausgabe | 24 | Audiosignale von Kanal 1ample daten |
| AUDIO_SAMPLE_CH2_O | Ausgabe | 24 | Audiosignale von Kanal 2ample daten |
| AUDIO_SAMPLE_CH3_O | Ausgabe | 24 | Audiosignale von Kanal 3ample daten |
| AUDIO_SAMPLE_CH4_O | Ausgabe | 24 | Audiosignale von Kanal 4ample daten |
| AUDIO_SAMPLE_CH5_O | Ausgabe | 24 | Audiosignale von Kanal 5ample daten |
| AUDIO_SAMPLE_CH6_O | Ausgabe | 24 | Audiosignale von Kanal 6ample daten |
| AUDIO_SAMPLE_CH7_O | Ausgabe | 24 | Audiosignale von Kanal 7ample daten |
| AUDIO_SAMPLE_CH8_O | Ausgabe | 24 | Audiosignale von Kanal 8ample daten |
In der folgenden Tabelle sind die Eingangs- und Ausgangsports der HDMI RX IP für die native Schnittstelle aufgeführt, wenn SCRAMBLER aktiviert ist.
Tabelle 4-7. Eingabe und Ausgabe für die native Schnittstelle
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones Rücksetzsignal |
| R_RX_CLK_I | Eingang | 1 | Paralleltakt für „R“-Kanal von XCVR |
| G_RX_CLK_I | Eingang | 1 | Paralleltakt für „G“-Kanal von XCVR |
| B_RX_CLK_I | Eingang | 1 | Paralleltakt für „B“-Kanal von XCVR |
| EDID_RESET_N_I | Eingang | 1 | Aktiv-niedriges asynchrones EDID-Reset-Signal |
| HDMI_CABLE_CLK_I | Eingang | 1 | Kabeltakt von der HDMI-Quelle |
| R_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten des „R“-Kanals |
| G_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten des „G“-Kanals |
| B_RX_VALID_I | Eingang | 1 | Gültiges Signal von XCVR für parallele Daten des „B“-Kanals |
| DATEN_R_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten des „R“-Kanals von XCVR |
| DATA_G_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten des „G“-Kanals von XCVR |
| DATEN_B_I | Eingang | ANZAHL DER PIXEL ✕ 10 Bit | Empfangene parallele Daten des „B“-Kanals von XCVR |
| SCL_I | Eingang | 1 | Serieller I2C-Takteingang für DDC |
| HPD_I | Eingang | 1 | Eingangssignal zur Hot-Plug-Erkennung. Die Quelle ist mit der Senke verbunden und das HPD-Signal sollte hoch sein. |
| SDA_I | Eingang | 1 | Serieller I2C-Dateneingang für DDC |
| EDID_CLK_I | Eingang | 1 | Systemuhr für I2C-Modul |
| BIT_SLIP_R_O | Ausgabe | 1 | Bit-Slip-Signal zum „R“-Kanal des Transceivers |
| BIT_SLIP_G_O | Ausgabe | 1 | Bit-Slip-Signal zum „G“-Kanal des Transceivers |
| Anschlussname | Richtung | Breite (Bits) | Beschreibung |
| BIT_SLIP_B_O | Ausgabe | 1 | Bit-Slip-Signal zum „B“-Kanal des Transceivers |
| VIDEO_DATA_VALID_O | Ausgabe | 1 | Gültige Videodatenausgabe |
| AUDIO_DATA_VALID_O | Output1 | 1 | Gültige Audiodatenausgabe |
| H_SYNC_O | Ausgabe | 1 | Horizontaler Synchronimpuls |
| V_SYNC_O | Ausgabe | 1 | Aktiver vertikaler Synchronisationsimpuls |
| DATENRATE_O | Ausgabe | 16 | Rx-Datenrate. Die Datenratenwerte sind wie folgt:
|
| R_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „R“-Daten |
| GEHEN | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „G“-Daten |
| B_O | Ausgabe | ANZAHL DER PIXEL ✕ Farbtiefe Bits | Dekodierte „B“-Daten |
| SDA_O | Ausgabe | 1 | Serieller I2C-Datenausgang für DDC |
| HPD_O | Ausgabe | 1 | Hot-Plug-Erkennungsausgangssignal |
| ACR_CTS_O | Ausgabe | 20 | Audio-Takt-Regenerationszykluszeitenamp Wert |
| ACR_N_O | Ausgabe | 20 | Parameter „Audio Clock Regenerationswert (N)“ |
| ACR_VALID_O | Ausgabe | 1 | Gültiges Signal für die Audio-Taktregenerierung |
| AUDIO_SAMPLE_CH1_O | Ausgabe | 24 | Audiosignale von Kanal 1ample daten |
| AUDIO_SAMPLE_CH2_O | Ausgabe | 24 | Audiosignale von Kanal 2ample daten |
| AUDIO_SAMPLE_CH3_O | Ausgabe | 24 | Audiosignale von Kanal 3ample daten |
| AUDIO_SAMPLE_CH4_O | Ausgabe | 24 | Audiosignale von Kanal 4ample daten |
| AUDIO_SAMPLE_CH5_O | Ausgabe | 24 | Audiosignale von Kanal 5ample daten |
| AUDIO_SAMPLE_CH6_O | Ausgabe | 24 | Audiosignale von Kanal 6ample daten |
| AUDIO_SAMPLE_CH7_O | Ausgabe | 24 | Audiosignale von Kanal 7ample daten |
| AUDIO_SAMPLE_CH8_O | Ausgabe | 24 | Audiosignale von Kanal 8ample daten |
Testbench-Simulation (Stellen Sie eine Frage)
Testbench dient zur Überprüfung der Funktionalität des HDMI RX-Kerns. Testbench funktioniert nur in der nativen Schnittstelle, wenn die Anzahl der Pixel eins beträgt.
Um den Kern mithilfe des Testbench zu simulieren, führen Sie die folgenden Schritte aus:
- Erweitern Sie im Fenster „Design Flow“ die Option „Design erstellen“.
- Klicken Sie mit der rechten Maustaste auf „SmartDesign Testbench erstellen“ und klicken Sie dann auf „Ausführen“, wie in der folgenden Abbildung gezeigt.
Abbildung 5-1. SmartDesign Testbench erstellen
- Geben Sie einen Namen für die SmartDesign-Testbench ein und klicken Sie dann auf OK.
Abbildung 5-2. Benennung der SmartDesign Testbench
Die SmartDesign-Testbench wird erstellt, und rechts neben dem Design-Flow-Bereich wird eine Leinwand angezeigt. - Navigieren Sie zum Libero® SoC-Katalog, wählen Sie View > Windows > IP-Katalog und erweitern Sie dann Lösungen – Video. Doppelklicken Sie auf HDMI RX IP (v5.4.0) und klicken Sie dann auf OK.
- Wählen Sie alle Ports aus, klicken Sie mit der rechten Maustaste und wählen Sie „Auf oberste Ebene befördern“.
- Klicken Sie in der SmartDesign-Symbolleiste auf Komponente generieren.
- Klicken Sie auf der Registerkarte Stimulus Hierarchy mit der rechten Maustaste auf HDMI_RX_TB testbench fileund klicken Sie dann auf „Pre-Synth-Design simulieren“ > „Interaktiv öffnen“.
Das ModelSim®-Tool wird mit dem Testbench geöffnet, wie in der folgenden Abbildung dargestellt.
Abbildung 5-3. ModelSim-Tool mit HDMI RX-Testbench File
Wichtig: Ichf) die Simulation aufgrund der im DO angegebenen Laufzeitbegrenzung unterbrochen wird fileverwenden Sie den Befehl run -all, um die Simulation abzuschließen.
Lizenz (Stellen Sie eine Frage)
HDMI RX IP wird mit den folgenden zwei Lizenzoptionen bereitgestellt:
- Verschlüsselt: Für den Kern wird vollständig verschlüsselter RTL-Code bereitgestellt. Dieser ist kostenlos mit jeder Libero-Lizenz verfügbar und ermöglicht die Instanziierung des Kerns mit SmartDesign. Mit der Libero Design Suite können Sie Simulation, Synthese, Layout und die Programmierung des FPGA-Chips durchführen.
- RTL: Der vollständige RTL-Quellcode ist lizenzgebunden und muss separat erworben werden.
Simulationsergebnisse (Stellen Sie eine Frage)
Das folgende Zeitdiagramm für HDMI RX IP zeigt die Zeiträume der Videodaten und Steuerdaten.
Abbildung 6-1. Videodaten
Das folgende Diagramm zeigt die Hsync- und Vsync-Ausgänge für die entsprechenden Steuerdateneingänge.
Abbildung 6-2. Horizontale und vertikale Synchronisationssignale
Das folgende Diagramm zeigt den EDID-Teil.
Abbildung 6-3. EDID-Signale
Ressourcennutzung (Stellen Sie eine Frage)
HDMI RX IP ist im PolarFire® FPGA (MPF300T – 1FCG1152I-Paket) implementiert. Die folgende Tabelle listet die verwendeten Ressourcen auf, wenn die Anzahl der Pixel = 1 Pixel ist.
Tabelle 7-1. Ressourcennutzung im 1-Pixel-Modus
| Farbformat | Farbtiefe | SCRAMBLER | Stoff 4LUT | Stoff DFF | Schnittstelle 4LUT | Schnittstelle DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Deaktivieren | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Deaktivieren | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Deaktivieren | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Deaktivieren | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Deaktivieren | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Deaktivieren | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Deaktivieren | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Deaktivieren | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Deaktivieren | 1585 | 1327 | 492 | 492 | 14 | 9 |
In der folgenden Tabelle sind die verwendeten Ressourcen aufgeführt, wenn die Pixelanzahl 4 Pixel beträgt.
Tabelle 7-2. Ressourcennutzung im 4-Pixel-Modus
| Farbformat | Farbtiefe | SCRAMBLER | Stoff 4LUT | Stoff DFF | Schnittstelle 4LUT | Schnittstelle DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Deaktivieren | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Deaktivieren | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Deaktivieren | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Aktivieren | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Aktivieren | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Aktivieren | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Deaktivieren | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Deaktivieren | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Deaktivieren | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Deaktivieren | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
In der folgenden Tabelle sind die verwendeten Ressourcen aufgeführt, wenn die Pixelanzahl 4 Pixel beträgt und SCRAMBLER aktiviert ist.
Tabelle 7-3. Ressourcennutzung im 4-Pixel-Modus und bei aktiviertem SCRAMBLER
| Farbformat | Farbtiefe | SCRAMBLER | Stoff 4LUT | Stoff DFF | Schnittstelle 4LUT | Schnittstelle DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Aktivieren | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Aktivieren | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Aktivieren | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Systemintegration (Stellen Sie eine Frage)
In diesem Abschnitt wird gezeigt, wie das IP in das Libero-Design integriert wird.
In der folgenden Tabelle sind die für unterschiedliche Auflösungen und Bitbreiten erforderlichen Konfigurationen von PF XCVR, PF TX PLL und PF CCC aufgeführt.
Tabelle 8-1. PF XCVR-, PF TX PLL- und PF CCC-Konfigurationen
| Auflösung | Bitbreite | PF XCVR-Konfiguration | CDR-REF-CLOCK-PADS | PF CCC-Konfiguration | |||
| RX-Datenrate | RX CDR Ref Taktfrequenz | RX PCS Stoffbreite | Eingangsfrequenz | Ausgangsfrequenz | |||
| 1 Pixel (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 Pixel (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 Pixel (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 Pixel (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sample Design 1: Bei Konfiguration im Modus „Farbtiefe = 8 Bit“ und „Anzahl der Pixel = 1 Pixel“ wird dies in der folgenden Abbildung angezeigt.
Abbildung 8-1. HDMI RX Sample Design 1
Zum BeispielampBei 8-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für den TX- und RX-Vollduplex-Modus konfiguriert. RX-Datenrate von 1485 Mbit/s im PMA-Modus, mit einer Datenbreite von 10 Bit für 1 PXL-Modus und 148.5 MHz CDR-Referenztakt. TX-Datenrate von 1485 Mbit/s im PMA-Modus, mit einer Datenbreite von 10 Bit mit Taktteilungsfaktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK und LANE3_CDR_REF_CLK werden vom PF_XCVR_REF_CLK mit den Pad-Pins AE27 und AE28 angesteuert.
- Der EDID CLK_I-Pin sollte mit 150 MHz Takt und CCC angesteuert werden.
- R_RX_CLK_I, G_RX_CLK_I und B_RX_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.
- R_RX_VALID_I, G_RX_VALID_I und B_RX_VALID_I werden jeweils von LANE3_RX_VAL, LANE2_RX_VAL und LANE1_RX_VAL gesteuert.
- DATA_R_I, DATA_G_I und DATA_B_I werden jeweils von LANE3_RX_DATA, LANE2_RX_DATA und LANE1_RX_DATA gesteuert.
HDMI RX Sample Design 2: Bei Konfiguration im Modus „Farbtiefe = 8 Bit“ und „Anzahl der Pixel = 4 Pixel“ wird dies in der folgenden Abbildung angezeigt.
Abbildung 8-2. HDMI RX Sample Design 2
Zum BeispielampBei 8-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für den TX- und RX-Vollduplex-Modus konfiguriert. RX-Datenrate von 1485 Mbit/s im PMA-Modus, mit einer Datenbreite von 40 Bit für 4 PXL-Modus und 148.5 MHz CDR-Referenztakt. TX-Datenrate von 1485 Mbit/s im PMA-Modus, mit einer Datenbreite von 40 Bit mit Taktteilungsfaktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK und LANE3_CDR_REF_CLK werden vom PF_XCVR_REF_CLK mit den Pad-Pins AE27 und AE28 angesteuert.
- Der EDID CLK_I-Pin sollte mit 150 MHz Takt und CCC angesteuert werden.
- R_RX_CLK_I, G_RX_CLK_I und B_RX_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.
- R_RX_VALID_I, G_RX_VALID_I und B_RX_VALID_I werden jeweils von LANE3_RX_VAL, LANE2_RX_VAL und LANE1_RX_VAL gesteuert.
- DATA_R_I, DATA_G_I und DATA_B_I werden jeweils von LANE3_RX_DATA, LANE2_RX_DATA und LANE1_RX_DATA gesteuert.
HDMI RX Sample Design 3: Bei der Konfiguration im Pixelmodus „Farbtiefe = 8 Bit“, „Anzahl der Pixel = 4“ und „SCRAMBLER = Aktiviert“ wird dies in der folgenden Abbildung angezeigt.
Abbildung 8-3. HDMI RX Sample Design 3
Zum BeispielampBei 8-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für den unabhängigen TX- und RX-Modus konfiguriert. Die RX-Datenrate beträgt 5940 Mbit/s im PMA-Modus, die Datenbreite ist auf 40 Bit für den 4-PXL-Modus und einen CDR-Referenztakt von 148.5 MHz konfiguriert. Die TX-Datenrate beträgt 5940 Mbit/s im PMA-Modus, die Datenbreite ist auf 40 Bit mit Taktteilungsfaktor 4 konfiguriert.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK und LANE3_CDR_REF_CLK werden vom PF_XCVR_REF_CLK mit den Pad-Pins AF29 und AF30 angesteuert.
- Der EDID CLK_I-Pin sollte mit 150 MHz Takt und CCC betrieben werden.
- R_RX_CLK_I, G_RX_CLK_I und B_RX_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.
- R_RX_VALID_I, G_RX_VALID_I und B_RX_VALID_I werden jeweils von LANE3_RX_VAL, LANE2_RX_VAL und LANE1_RX_VAL gesteuert.
- DATA_R_I, DATA_G_I und DATA_B_I werden jeweils von LANE3_RX_DATA, LANE2_RX_DATA und LANE1_RX_DATA gesteuert.
HDMI RX Sample Design 4: Bei der Konfiguration im Pixelmodus „Farbtiefe = 12 Bit“, „Anzahl der Pixel = 4“ und „SCRAMBLER = Aktiviert“ wird dies in der folgenden Abbildung angezeigt.
Abbildung 8-4. HDMI RX Sample Design 4
Zum BeispielampBei 12-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für den Nur-RX-Modus konfiguriert. RX-Datenrate von 4455 Mbit/s im PMA-Modus, mit einer Datenbreite von 40 Bit für den 4-PXL-Modus und 148.5 MHz CDR-Referenztakt.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK und LANE3_CDR_REF_CLK werden vom PF_XCVR_REF_CLK mit den Pad-Pins AF29 und AF30 angesteuert.
- Der EDID CLK_I-Pin sollte mit 150 MHz Takt und CCC betrieben werden.
- R_RX_CLK_I, G_RX_CLK_I und B_RX_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.
- R_RX_VALID_I, G_RX_VALID_I und B_RX_VALID_I werden jeweils von LANE3_RX_VAL, LANE2_RX_VAL und LANE1_RX_VAL gesteuert.
- DATA_R_I, DATA_G_I und DATA_B_I werden jeweils von LANE3_RX_DATA, LANE2_RX_DATA und LANE1_RX_DATA gesteuert.
- Das Modul PF_CCC_C0 generiert einen Takt mit dem Namen OUT0_FABCLK_0 mit einer Frequenz von 74.25 MHz, abgeleitet von einem Eingangstakt von 111.375 MHz, der von LANE1_RX_CLK_R gesteuert wird.
HDMI RX Sample Design 5: Bei der Konfiguration mit Farbtiefe = 8 Bit, Pixelanzahl = 4, Pixelmodus und SCRAMBLER = Aktiviert ist dies in der folgenden Abbildung dargestellt. Dieses Design basiert auf dynamischer Datenrate mit DRI.
Abbildung 8-5. HDMI RX Sample Design 5
Zum BeispielampBei 8-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für den Nur-RX-Modus mit aktivierter dynamischer Neukonfigurationsschnittstelle konfiguriert. RX-Datenrate von 5940 Mbit/s im PMA-Modus, mit einer Datenbreite von 40 Bit für den 4-PXL-Modus und 148.5 MHz CDR-Referenztakt.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK und LANE3_CDR_REF_CLK werden vom PF_XCVR_REF_CLK mit den Pad-Pins AF29 und AF30 angesteuert.
- Der EDID CLK_I-Pin sollte mit 150 MHz Takt und CCC betrieben werden.
- R_RX_CLK_I, G_RX_CLK_I und B_RX_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.
- R_RX_VALID_I, G_RX_VALID_I und B_RX_VALID_I werden jeweils von LANE3_RX_VAL, LANE2_RX_VAL und LANE1_RX_VAL gesteuert.
- DATA_R_I, DATA_G_I und DATA_B_I werden jeweils von LANE3_RX_DATA, LANE2_RX_DATA und LANE1_RX_DATA gesteuert.
Revisionsverlauf (Stellen Sie eine Frage)
Der Revisionsverlauf beschreibt die Änderungen, die im Dokument vorgenommen wurden. Die Änderungen werden nach Revision aufgelistet, beginnend mit der aktuellsten Veröffentlichung.
Tabelle 9-1. Revisionsverlauf
| Revision | Datum | Beschreibung |
| D | 02/2025 | Nachfolgend finden Sie die Liste der in Revision C des Dokuments vorgenommenen Änderungen:
|
| C | 02/2023 | Nachfolgend finden Sie die Liste der in Revision C des Dokuments vorgenommenen Änderungen:
|
| B | 09/2022 | Nachfolgend finden Sie die Liste der in Revision B des Dokuments vorgenommenen Änderungen:
|
| A | 04/2022 | Im Folgenden finden Sie die Liste der Änderungen in Revision A des Dokuments:
|
| 2.0 | — | Im Folgenden finden Sie eine Zusammenfassung der Änderungen, die in dieser Revision vorgenommen wurden.
|
| 1.0 | 08/2021 | Erstrevision. |
Microchip FPGA-Unterstützung
Die Microchip FPGA-Produktgruppe unterstützt ihre Produkte mit verschiedenen Support-Services, darunter Kundendienst, technisches Kunden-Support-Center, a webStandort und weltweite Vertriebsniederlassungen. Kunden wird empfohlen, die Online-Ressourcen von Microchip zu besuchen, bevor sie sich an den Support wenden, da ihre Fragen sehr wahrscheinlich bereits beantwortet wurden. Wenden Sie sich über das Technical Support Center an webSeite unter www.microchip.com/support. Geben Sie die Teilenummer des FPGA-Geräts an, wählen Sie die entsprechende Gehäusekategorie aus und laden Sie das Design hoch files beim Erstellen eines technischen Support-Falls. Wenden Sie sich für nicht technischen Produktsupport an den Kundendienst, z. B. Produktpreise, Produkt-Upgrades, Aktualisierungsinformationen, Bestellstatus und Autorisierung.
- Rufen Sie aus Nordamerika die Nummer 800.262.1060 an.
- Aus dem Rest der Welt rufen Sie 650.318.4460 an
- Fax, von überall auf der Welt, 650.318.8044
Mikrochip-Informationen
Handelsmarken
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ISBN-Nummer: 979-8-3371-0744-8
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Codeschutzfunktion von Microchip Devices
Beachten Sie die folgenden Details zur Codeschutzfunktion bei Microchip-Produkten:
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- Microchip ist davon überzeugt, dass seine Produktfamilie sicher ist, wenn sie bestimmungsgemäß, innerhalb der Betriebsspezifikationen und unter normalen Bedingungen verwendet wird.
- Microchip schätzt seine geistigen Eigentumsrechte und schützt sie aggressiv. Versuche, die Code-Schutzfunktionen von Microchip-Produkten zu verletzen, sind strengstens untersagt und können einen Verstoß gegen den Digital Millennium Copyright Act darstellen.
- Weder Microchip noch ein anderer Halbleiterhersteller kann die Sicherheit seines Codes garantieren. Codeschutz bedeutet nicht, dass wir garantieren, dass das Produkt „unknackbar“ ist. Der Codeschutz entwickelt sich ständig weiter. Microchip ist bestrebt, die Codeschutzfunktionen unserer Produkte kontinuierlich zu verbessern.
© 2025 Microchip Technology Inc. und seine Tochtergesellschaften
Häufig gestellte Fragen
- F: Wie aktualisiere ich den HDMI RX IP-Core?
A: Der IP-Core kann über die Libero SoC-Software aktualisiert oder manuell aus dem Katalog heruntergeladen werden. Nach der Installation im IP-Katalog der Libero SoC-Software kann er in SmartDesign konfiguriert, generiert und instanziiert werden, um in das Projekt integriert zu werden.
Dokumente / Ressourcen
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MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI-Empfänger [pdf] Benutzerhandbuch PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI-Empfänger, High Definition Multimedia Interface HDMI-Empfänger, Multimedia Interface HDMI-Empfänger, Interface HDMI-Empfänger, HDMI-Empfänger |
